CN102918645A - 电子器件和系统，以及用于该电子器件和系统的制造和使用方法 - Google Patents

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Abstract

提供了一系列新的结构和方法以减少宽阵列的电子器件和系统的功耗。这些结构和方法中的一些可以大部分通过重新使用块CMOS工艺流程和制造技术来实施，允许半导体工业以及更广泛的电子工业避免昂贵地且有风险地切换到替换技术。如将要讨论的，这些结构和方法中的一些涉及深度耗尽沟道设计(DDC)设计，允许CMOS基器件相比于传统的块CMOS具有减小的σVT，并且能够允许在沟道区域中具有掺杂剂的FET的阈值电压VT被更精确地设定。DDC设计与传统的块CMOS晶体管相比还具有强体效应，其允许对DDC晶体管中的功耗进行重要的动态控制。存在很多方式来配置DDC以实现不同的益处，并且本文所呈现的附加结构和方法可单独地或者与DDC相结合地使用，以产生附加的益处。

Description

电子器件和系统,以及用于该电子器件和系统的制造和使用方法
背景技术
电子设备已经空前地成为日常生活不可切割的一部分。诸如个人计算机和移动电话等系统已经从根本上改造了我们如何工作、如何玩以及如何通信。过去的每一年都带来了诸如数宁音乐播放器、电子书阅读器和平板电脑等的新设备，以及对现有产品系列的改进。这些新设备显示了持续改变我们怎样进行我们的生活的日益增加的创新。
到今天为止，电子系统对世界经济和现代文化的日益增加的重要性，很大程度上是通过半导体工业对摩尔定律的竖持来实现的。以首先发现该现象的英特尔的创始人戈登摩尔(Gordon Moore)命名的摩尔定律提供了，可以在集成电路(或芯片)上的相同面积内廉价制造的晶体管的数目随着时间的推移而稳定的增加。一些行业专家量化了该定律，并指出例如在相同面积内的晶体管的数目近似每隔两年大致翻倍。没有摩尔定律所提供的功能的增加以及成本和尺寸上的相关减少，当今广泛使用的很多电子系统将不会付诸实践或可负担得起。
有一段时间，半导体工业通过使用块CMOS技术(bulk CMOStechnology)制造芯片中的电路而成功地竖持了摩尔定律。已经证明了块CMOS技术尤其地“可缩小”(“scalable”)，意思是在优化和重复利用现有的制造工艺和设备以维持可接受的生产成本的同时，可以将块CMOS晶体管制造得越来越小。历史上，随着块CMOS晶体管的尺寸的减小，功耗也减小，这有助于工业在保持摩尔定律的同时以降低的成本提供增大的晶体管密度。因此，半导体工业已经能够利用块CMOS晶体管的尺寸来度量其功耗，从而降低使晶体管以及晶体管所存在的系统工作的成本。
然而，近年来，降低块CMOS晶体管的功耗同时减小其尺寸变得越来越难。晶体管功耗直接影响芯片功耗，芯片功耗接着影响使系统工作的成本，并且在某些情况下影响系统的效用。例如，如果在相同芯片面积上的晶体管数目翻倍而每个晶体管的功耗保持不变或增加，那么芯片的功耗将多余两倍。这部分是因为需要冷却所得到的芯片，因而需要更多的能量。结果，这会使归于操作该芯片的末端用户的能量成本翻更多倍。这种增大的功耗还会例如通过降低移动设备的电池寿命而显著地降低消费者的电子产品的使用性。还具有诸如增加热的产生和对散热的需求，潜在地减小系统的可靠性以及负面地影响环境等其他效果。
在半导体工程师当中已经有广泛的认识：持续地降低块CMOS的功耗是不可行的，部分是因为晶体管的操作电压VDD不能再随着晶体管尺寸的减小而降低。CMOS晶体管导通或者关断。CMOS晶体管的状态由施加到晶体管的栅极的电压相对于晶体管的阈值电压VT的值来确定。当晶体管导通时，其消耗动态功率，该动态功率可以由以下方程来表示：
P动态＝CVDD 2f
其中，VDD是供应到晶体管的操作电压，C是当晶体管打开时晶体管的负载电容，并且f是晶体管工作时的频率。在晶体管关断的同时，其消耗静态电力，该静态电力由公式：P静态＝IOFFVDD来表示，其中，IoFF是当晶体管关断时的泄漏电流。从历史上看，该工业已经主要通过降低操作电压VDD(其降低动态和静态功率两者)来降低晶体管的功耗。
降低操作电压VDD的能力部分取决于能够精确地设定阈值电压VT，但精确地设定阈值电压VT由于各种因素(包括例如随机掺杂波动(RDF))、随着晶体管尺寸的减小变得越来越难。对于使用块CMOS工艺制造的晶体管，设定阈值电压VT的主要参数是沟道中的掺杂剂的量。影响VT的其他因素是环状注入(halo implantation)、源极和漏极延伸以及其他因素。理论上，这能精确地完成，使得在相同芯片上的相同晶体管具有相同的VT，但实际上阈值电压能显著地变化。这意味着这些晶体管响应于相同的栅极电压将不会同时导通，并且有些可能不会导通。对于具有小于等于100nm的沟道长度的晶体管，RDF是VT变化(通常称为西格玛VT或者σVT)的主要决定因素，并且由RDF引起的σVT的量仅随着沟道长度的减小而增加。如图1(其基于由英特尔公司提供的信息)所示，估计的实验数据，连同在2009年IEEE国际固态电路会议上由Kiyoo Itoh，Hitachi Ltd进行的基调展示，半导体工程师的传统智慧已经发现纳米级块CMOS中增大的σVT设定1.0V作为用于正向的操作电压VDD的实际下限。VDD图示为随着工业目标而降低到目标(TARGET)区域的下降斜坡函数(downward-sloping function)。然而，用于σVT的曲线随着减小的器件特征尺寸而增大，其中，RDF实际地造成Vmin增大。动态和静态功率的功函数是功率＝CVDD 2f+IVDD。因而，整个功率增大。
由于这些和其他的原因，尽管存在很多已知的用于减小短沟道器件中的σVT的技术半导体工业的工程师广泛地相信在将来的工艺节点中必须放弃块CMOS。例如，一个减小块CMOS中σVT的传统方法涉及提供随着沟道垂直向下延伸(朝向衬底远离栅极)而增大沟道中的掺杂剂浓度的非均匀掺杂分布。尽管该类型的后退掺杂分布不降低对掺杂变化的灵敏度，但是其增大对短沟道效应的灵敏度，从而不利地影响器件的操作。由于短沟道效应，这些掺杂参数一般不针对纳米级器件缩小，使得该方式一般不适合用于纳米级短沟道晶体管。利用朝着在45nm或者甚至22nm工艺节点处形成的短沟道器件移动的技术，后退方法在这些器件中的益处被认为是有限的。
工作以克服这些技术障碍的半导体工程师也已经试图使用超陡后退阱(SSRW)以解决与按比较缩小到纳米区域相关的性能问题。与用于纳米级器件的后退掺杂一样，SSRW技术使用特殊的掺杂分布，在轻掺杂沟道下方形成重掺杂层。SSRW分布与后退掺杂的不同在于掺杂剂水平具有很陡的增大以将沟道掺杂降低到尽可能低的水平。这种陡的掺杂分布能造成短沟道效应的降低，沟道区域中的迁移率的增大以及更小的寄生电容。然而，当制造这些用于高容积、纳米级集成电路应用的器件时，很难实现这些结构。该困难部分是由于后退阱和SSRW掺杂剂物种进入到沟道区域中的扩散，尤其是对于诸如NMOS晶体管的p阱器件。此外，使用SSRW不会消除随机掺杂剂密度波动(其能将σVT增大到不可接受的水平)的问题。
除了这些和其他克服现有块CMOS实施的缺点的尝试，该工业已经变得重点聚焦于在沟道中没有掺杂剂的CMOS晶体管结构。这种晶体管结构例如包括全耗尽绝缘体上硅(SOI)和各种FINFET，或者欧米伽栅极器件。SOI器件通常具有限定在薄顶部硅层上的晶体管，该薄顶部硅层通过玻璃或者二氧化硅的薄绝缘层(公知为埋置氧化物(BOX)层)而与硅衬底分开。FINFET器件使用多个栅极以控制硅沟道中的电场。这能通过在硅沟道中具有低掺杂剂而具有减小的σVT。这使得注入在沟道中的掺杂剂原子的数量或者位置的原子水平变化不重要。然而，这些类型的器件需要比在块CMOS中使用的更复杂和昂贵的晶片和相关的处理。工艺
给定与过渡到新的技术相关的大致成本和风险，半导体和电子系统的制造商已经长久地寻求一种延长块CMOS的使用的方法。这些努力至今证明是不成功的。持续地降低块CMOS中的功耗已经在半导体工业中越来越被认为是不可逾越的问题。
附图说明
图1示出了用于器件缩小的功率限制和σVT限制的趋势的示例。
图2A示出了根据一个实施例具有深度耗尽沟道(DDC)的场效应晶体管的视图。
图2B示出了根据一个实施例的具有深度耗尽区域的沟道的视图。
图2C示出了根据一个实施例具有不同掺杂剂浓度的三个区域的沟道的另一示例。
图2D示出了根据一个实施例具有深度耗尽区域的沟道的另一示例。
图3示出了根据一个实施例掺杂剂浓度与沟道深度的曲线图。
图4示出了根据一个实施例掺杂剂浓度的变化与器件深度的曲线图。
图5示出了根据一个实施例以供应电压为背景绘制的来自各种器件的不同阈值电压的提炼图的示例。
图6图示根据一个示例的改善的σVT的示例。
图7A示出了根据传统工艺和结构而形成的块CMOS晶体管的示例。
图7B示出了根据一个实施例的DDC晶体管，其与图7A的传统块CMOS器件相比具有深很多的耗尽区域。
图8A示出了与图7A中图示的传统块CMOS结构对应的FET的示例。
图8B示出了与图7B图示的新颖深阱结构对应的FET的示例。
图9示出了用于NMOS器件的通用迁移率曲线的示例。
图10示出了DDC结构和均匀沟道的阈值电压和本体偏置电压之间的比较的示例。
图11示出了DDC结构与均匀沟道的σVT与本体偏置电压之间的比较。
图12示出了新颖的DDC结构的分布和具有SSRW的传统块CMOS的分布之间的比较的示例。
图13示出了传统的CMOS器件与根据本文所公开的实施例配置的结构的比较示例。
图14A-I示出了用于制造具有DDC掺杂分布的沟道的器件的工艺流程的示例。
图15示出了具有高掺杂屏蔽区域和将本体偏置电压施加到本体的机构的多模式器件的示例。
图16示出了n沟道DDC器件和传统的n沟道器件之间阈值电压VT与偏置电压VBS的比较的示例。
图17A示出了在传统器件中器件之间阈值电压的变化如何造成延迟时间的宽扩散的示例。
图17B示出了用于根据实施例的DDC器件的改善的延迟时间特性的示例。
图18示出了针对根据一个实施例的器件设定的静态VT曲线的图。
图19示出了根据一个实施例的具有各自本体的多组晶体管的示例。
图20A和20B示出了根据个实施例的n沟道4端子晶体管布局的示例。
图21A、21B和21C示出了根据一个实施例具有浅P阱(SPW)的沟道4端子晶体管的示例。
图22A和22B示出了根据一个实施例具有本体存取晶体管的动态多模式晶体管的示例。
图23A和23B示出了根据一个实施例具有局部沟槽隔离(PTI)的动态多模式晶体管的另一示例。
图24A、24B和24C示出了根据一个实施例具有PTI的4端子晶体管的示例。
图25A、25B和25C示出了根据一个实施例具有局部互连部的3端子晶体管的示例。
图26A、26B和26C示出了根据一个实施例用PGC将本体连接到栅极的3端子晶体管的另一示例。
图27A、27B和27C示出了根据一个实施例具有在栅极延伸的下方延伸的有源区域中形成的本体接触部的3端子晶体管的另一示例。
图28A、28B和28C示出了根据一个实施例具有本体接触部的3端子晶体管的另一示例。
图29A、29B和29C示出了根据一个实施例可编程的4/3端子晶体管的示例。
图30示出了能使用根据一个实施例的4端子晶体管进行动态模式切换的电路的示例。
图31示出了使用根据一个实施例的4端子晶体管的动态模式切换的示例。
图32A示出了根据一个实施例能进行动态模式切换的电路的示例。
图32B示出了用于图32A中的电路模块的横截面的示例。
图33A示出了根据一个实施例能进行动态模式切换的电路的示例。
图33B示出了用于图33A中的电路模块的横截面的示例。
图34Ai和34Aii示出了配置有不同的常用部件的电路的示例。
图34B示出了根据一个实施例使用本体存取多晶硅的晶体管组的示例。
图34C示出了根据一个实施例使用本体存取晶体管的晶体管组的示例。
图34D示出了根据一个实施例使用带有单独连接部的本体存取晶体管的晶体管组的示例。
图34Ei、34Eii和34Eiii示出了与图34D对应的横截面视图的示例。
图35A、35B和35C示出了使用混合的老式器件和根据一个实施例的新的器件的多模式切换电路的示例。
图36示出了基于老式方式的另一多模式切换电路的示例。
图37A、37B和37C示出了根据一个实施例基于局部耗尽(PD)SOI技术的多模式切换电路的示例。
图38示出出了根据一个实施例的6T SRAM单元的示例。
图39示出了用于图38的6T SRAM的布局示例的示例。
图40Ai、40Aii和40Aiii示出了图39的布局的横截面的示例。
图40B示出了与图39对应的6T SRAM单元的立体视图的示例。
图41A示出了与图39对应的阱的俯视图的示例。
图41B示出了根据一个实施例堆叠起来形成2×2阵列的6T SRAM单元的示例。
图42示出了可结合本文所描述的实施例使用的连接部阱的布局示例。
图43A、43B和43C示出了与图42对应的横截面视图的示例。
图44示出了图42的连接部阱的俯视图的示例。
图45示出了根据一个实施例形成2×2SRAM的示例。
图46示出了根据一个实施例使用用于SPW隔离的连接部单元的4×4SRAM的示例。
图47示出了根据一个实施例用于每排VSS的6T SRAM阵列的示例。
图48示出了与图47对应的SRAM单元的布局的示例。
图49A示出了与图48对应的SRAM布局的SPW和SNW的示例。
图49B示出了根据一个实施例具有每排VSS的技术的2×2SRAM阵列。
图49C示出了根据一个实施例具有每排VSS的技术的4×4SRAM阵列。
图50示出了与图47对应的SRAM单元的布局的另一示例。
图51A示出了与图50对应的SRAM布局的SPW和SNW的示例。
图51B示出了根据一个实施例具有每排VSS的2×2SRAM阵列的示例。
图51C示出了根据一个实施例具有每排VSS的4×4SRAM阵列。
图52至图54图示本文所讨论的DDC器件和实施例的系统应用。
具体实施方式
提供一组新颖结构和方法，其降低宽阵列的电子器件和系统的功耗。这些结构和方法中的一些能够大部分通过重新使用现有的块CMOS工艺流程和制造技术来实施，从而允许半导体工业以及更宽的电子工业避免有成本地和有风险地切换到替换技术。
如将所论述的，一些结构和方法涉及深度耗尽沟道(DDC)设计。DDC能允许CMOS器件与传统的块CMOS相比具有减小的σVT，并能允许在沟道区域中具有掺杂剂的FET的阈值电压VT设定得更加精确。DDC设计与传统的块CMOS晶体管相比还能具有强本体效应，从而能允许对DDC晶体管中的功耗进行重要的动态控制。存在很多方式去构造DDC以实现不同的益处，并且此处呈现的附加结构和方法能单独地或者与DDC结合使用以产生附加的益处。
还提供用于将晶体管集成在芯片上的有利的方法和结构，例如包括能利用DDC以提供改善的芯片功耗的实施。此外，晶体管和集成电路在一些实施例中能够使能各种其他益处，包括较低的散热、改善的可靠性、小型化和/或更有利的制造成本。存在各种方法来静态和动态地突出新晶体管结构的一些或者全部优点。在集成电路水平处的很多开发甚至在没有本文所讨论的新颖晶体管的情况下也提供优点。很多方法和结构可以在除了块CMOS晶体管以外的器件类型中使用，例如，在沟道和/或本体中具有掺杂剂的其他类型的晶体管。
还提供用于在系统中(诸如在电子产品中)结合和使用本文所描述的创新的方法和结构以提供以下益处，在一些实施方式中包括系统水平上的改善的功耗、改善的系统性能、改善的系统成本、改善的系统制造能力和/或改善的系统可靠性。如将所展示的，创新能有利地用在宽范围的电子系统中，在一些实施例中包括在诸如个人计算机、移动电话机、电视、数字音乐播放器、机顶盒、膝上型和掌上型计算器件、电子书阅读器、数宁相机、GPS系统、平板显示器、便携式数据存储器件和平板电脑的消费品器件以及在各种其他电子器件中。在这些实施方式的一些当中，晶体管和集成电路能实质上地提高作为整体的电子系统的操作，并且因此提高该电子系统的商业适配性。在一些实施例中，创新晶体管、包含本文所描述的晶体管的集成电路和系统还可以比替换的方法进行更加环境友好的实施。
在一个实施例中，提供了一种新颖场效应晶体管(FET)结构，其与传统的短沟道器件的相比具有精确控制的阈值电压。其还能具有改善的迁移率和其他重要的晶体管特性。该结构和制造该结构的方法能允许FET晶体管与传统器件相比具有低的操作电压。附加地或者可选地，它们能允许在操作期间动态地控制这种器件的阈值电压。一些实施方式中的FET能为设计者提供设计具有FET器件的集成电路的能力，该FET器件能在电路处于操作中的同时被动态地调节。在一些实施例中，集成电路中的FET结构能设计有名义上的相同结构，并且附加地或者可选地能被控制、调制或者编程以响应于不同的偏置电压在不同的操作电压下操作。这些结构能使电路以有效和可靠的方式静态地指定和/或动态地改变操作模式。此外，在一些实施方式中，这些结构能构造成针对电路内的不同应用进行后制造。
这些和其他器处提供了满足设计者、生产商和消费者的很多需要的数宁电路的改进。这些益处能提供由能对集成电路的持续和进一步改善的新颖结构组成的系统，得到具有改进性能的器件和系统。在一些实施方式中，块CMOS可以持续额外的一段时间，以保持摩尔定律，并且基于电路和系统的块CMOS的进一步创新能持续以先进的性能而改进。在本文中将参考晶体管、集成电路、电子系统和相关方法来描述实施例和示例，并且将强调新颖结构和方法在制造工艺和商业链(包括电子产品的终端用户)的各个水平处提供的特征和益处。在这些示例中对产生集成电路和电子系统的结构和方法的固有的原理的应用将证明是能缩小的。因而，将理解，本发明的精神和范围不限于这些实施例和示例，而仅由本文所附的以及在相关和共同转让的申请中的权利要求限制。
具有小于90纳米的栅极长度的纳米级场效应晶体管(FET)设置有比传统的纳米级FET器件更精确的可控制的阈值电压。其他益处包括改善的载流子迁移率和减小的由RDF造成的阈值电压的变化。一个实施例包括可操作来具有耗尽区域的纳米级FET结构，该耗尽区域延伸到栅极下方设定成大于栅极长度的一半的深度。FET结构具有至少两个不同掺杂剂浓度的区域，以帮助在栅极下方的耗尽区域中限定DDC。在一个示例中，栅极附近的第一区域具有比与第一区域分开且位于栅极下方一定距离处的第二区域更低的掺杂剂浓度。这提供了与第二掺杂屏蔽区域成对的第一低掺杂沟道区域(通常是基本未掺杂的外延生长沟道层)，该第二掺杂屏蔽区域能用来通过在阈值电压或者更大的电压施加到栅极时终止从栅极发射的电场来限定DDC。深度耗尽区域能可选地称为DDC或者深度耗尽区域，并且将取决于晶体管结构和电子操作条件而在空间范围和特性上变化。这些结构和区域的精确几何尺寸和位置上存在很多变化，并且一些在下面更详细地描述。
这些结构和制造该结构的方法允许FET晶体管与传统纳米级器件相比具有低操作电压和低阈值电压两者。此外，它们允许这种器件的阈值电压在操作期间被动态地控制。最终，这些结构和制造结构的方法提供来用于设计具有FET器件的集成电路，该FET器件能在电路处于操作状态的同时被动态地调节。因而，集成电路中的晶体管能设计有名义上相同的结构，并能被控制、调制或者编程以响应于不同的偏置电压而在不同的操作电压下操作，或者响应于不同的偏置电压和操作电压而在不同的操作模式下操作。此外，这些能构造成针对电路内的不同应用而后制造。
在本文中参考晶体管描述某些实施例和特征，并且这些实施例和特征强调新颖结构和方法提供晶体管的特征和益处。然而，这些示例中针对结构和制造集成电路的方法所固有的原理的适用性是可扩展的，并且不限于晶体管或者块CMOS。因而，本领域将理解到本发明的精神和范围不限于这些实施例和示例或者在本文中以及在相关和共同转让的申请中所附的权利要求，而是可以有利地应用在其他数宁电路环境中。
在下面的描述中，很多具体的细节以本发明可被实施的优选方式给出。显然，本发明能在没有这些具体细节的情况下实践。在其他情况下，公知的电路、部件、运算和处理尚未详细地示出，或者尚未以示意或者框图的形式示出，以便于在不必要的细节方面使得本发明不模糊。此外，对于大部分，关于材料、工具、工艺时间、电路布局和模具设计的细节已经省略，这是因为由于这些细节被认为在相关技术领域的一般技术人员的理解范围内，因此这些细节对于获得本发明的完整理解而言是不必要的。在下面的整个说明书和权利要求书中使用某些术语来指代特定的系统部件。类似地，将理解，部件可以由不同的名称指代，并且本文中的描述不意在区分在名称上而不是在功能上不同的部件。在下面的讨论和权利要求书中，术语“包括”以开放端的方式使用，因而例如应该理解为意思是“包括但不限于”。
本文所描述了以上提及的方法和结构的各种实施例和示例。将认识到该详细的描述仅仅是说明性的，并且不意在以任何方式进行限制。其他实施例对于受益于此公开的本领域的一般技术人员是容易的。将详细参考在附图中图示的实施例。将在整个附图和下面的详细描述中使用相同的参考标记来指代相同或者类似的部件。
为了清楚的目的，没有示出和描述本文所描述的实施方式和实施例的所有的常规特征。当然，将理解，在本发明的任何实际实施方式的开发中，为了实现开发者的特定目标，将做出很多实施特定决定。而且，将理解，这种开发努力会是复杂的和费时的，但是不管怎样，是对于受益于此公开的本领域的一般技术人员是常规的工程任务。
此外，将在物理和功能区域或层的方面描述注入或者以其他方式存在于半导体的衬底或者结晶层中以修改半导体的物理和电气特性的原子的浓度。本领域的技术人员可以将这些理解为具有特定平均浓度的材料的三维质量。或者，可以将它们理解为具有不同或者空间变化的浓度的子区域或子层。它们还可以作为掺杂剂原子的小组、基本类似的掺杂剂原子等的区域或者其他物理实施例而存在。对基于这些特性的区域的描述不意在限制形状、准确的位置或者取向。它们还不意在将这些区域或层限制到工艺步骤、层的类型或数目(例如，复合或者单一)、半导体沉积、蚀刻技术或者所利用的生长技术的任何特定类型或者数目。这些工艺可以包括外延形成区域或原子层沉积、掺杂剂注入方法学或者特定的竖直或横向掺杂分布、包括线性、单调增长、后退或者其他适合空间改变掺杂剂浓度。本文所包括的实施例和示例可以示出特定的处理技术或者所使用的材料，诸如以下描述的和在图14A-I中图示的外延和其他处理。这些示例仅仅意在作为说明性示例，并且不应该理解为限制性的。掺杂分布可以具有掺杂剂浓度不同的一个或多个区域或层。不管工艺如何，浓度的变化和该区域或层如何限定可以或不可以经由包括红外光谱、卢瑟福背散射(RBS)、二次离子质谱(SIMS)的光学技术或者使用不同定量或者定性掺杂剂浓度确定方法学的其他掺杂剂分析工具而检测。
图2A示出了根据一个实施例而配置的场效应晶体管(FET)。FET100包括栅电极102、源极104、漏极106和位于沟道110上方的栅极堆叠部108。沟道110可以深度耗尽，意思是指一般从栅极堆叠到屏蔽区域测量的沟道的深度显著地深于传统的沟道深度(如下面更详细地描述的)。沟道110图示为在屏蔽区域112上方，但如果掺杂物的变化从包括屏蔽区域的区域到区域(或层到层)，则可以以不同的掺杂剂浓度成层(如下面所讨论的)。在操作中，偏置电压122VBS可以施加到源极104，并且P+端子126在连接处124连接到P阱114以关闭电路。栅极堆叠108包括栅极102、栅极接触118和栅极电介质128。包括栅间隔器130以将栅极与源极和漏极分开。源极/漏极延伸(SDE)132在电介质128的下方延长源极和漏极。
FET 100示出为N沟道晶体管，其具有由N型掺杂材料制成的源极和漏极，并形成在设置有P阱114的作为P型掺杂硅衬底的衬底上，其中P阱114形成在衬底116上。然而，将理解，利用对衬底或掺杂材料的适当的改变，可以用由诸如镓砷基材料等的其他适合衬底形成的非硅P型半导体晶体管来替换。
源极104和漏极106能使用传统的掺杂剂注入工艺和材料来形成，并可以包括例如诸如应力感应源极/漏极结构、升高的和/或凹入的源极/漏极、非对称掺杂、对掺杂或晶体结构修改的源极/漏极或者根据HDD(高掺杂漏极)技术对源极/漏极延伸区域的注入掺杂等的修改。延伸区域132一般形成在衬底内，并便于吸收一些与漏极相关的电势。还能使用修改源极/漏极操作特性的各种其他技术，包括源极漏极沟道延伸(末端)或者通过在源极/漏极(S/D)附近形成局部化掺杂剂分布而便于缩小器件沟道长度的环状注入，其中，分布可以在沟道的下方延伸。在一些实施例中，不同成分的掺杂剂材料能用作补偿掺杂剂以修改电气特性。
栅电极102能由传统材料形成，包括但不限于某些金属、金属合金、金属氮化物和金属硅化物以及其层叠物和其复合物。栅电极102还可以由多晶硅形成，包括例如高掺杂多晶硅和多晶硅锗合金。金属或金属合金可以包括含有铝、钛、钽的金属或金属合金，或者其氮化物，包括诸如氮化钛等的含钛化合物。栅电极102的形成能包括硅化方法、化学气相沉积方法和物理气相沉积方法，诸如但不限于蒸发方法和溅射方法。通常，栅电极102具有从约1到约500纳米的总厚度。
栅极电介质128可以包括诸如氧化物、氮化物或者氮氧化物等的传统介质材料。可选地，栅极电介质128通常可以包括较高介电常数的介质材料，包括但不限于氧化铪、硅化铪、氧化锆、氧化镧、氧化钛、钛酸锶钡和钛酸铅锆、金属基介质材料和具有介电性质的其他材料。优选的含铪氧化物包括HfO2、HfZrOx、HfSiOx、HfTiOx、HfAlOx等。取决于成分和可用的沉积处理设备，栅极电介质128可以通过诸如热或等离子体氧化、氮化方法、化学气相沉积方法(包括原子层沉积方法)和物理气相沉积方法等的方法来形成。在一些实施例中，可以使用介电材料的多个或复合层、层叠体或复合结构。例如，栅极电介质能由厚度在约0.3nm到1nm之间的SiO2基绝缘体和厚度在0.5nm到4nm之间的氧化铪基绝缘体形成。通常，栅极电介质具有从约0.5纳米到约5纳米的总厚度。
在栅极电介质128下方，沟道区域110形成在屏蔽层112的上方，沟道区域110接触源极104和漏极112并在源极104和漏极106之间延伸。优选地，沟道区域包括基本未掺杂的硅，或者诸如来自SiGe族等的先进材料，或者掺杂到很低水平的硅。沟道厚度通常能在从5纳米到50纳米的范围。
下面紧接的讨论将集中在块CMOS器件。在很多纳米级块CMOSFET器件中，载流子迁移率受到设定阈值电压VT所需的沟道掺杂剂的高浓度的不利影响。虽然高掺杂剂浓度水平可以防止显著的功率泄漏，但当掺杂剂以高浓度存在时，它们可以用作极大地降低移动载流子(诸如电子等)的沟道迁移率的散射中心。在此情况下，沟道区域中的电子被散射，并且不能有效地移动通过源极与漏极之间的空间。这有效地限制了沟道能承载的电流(Idsat)的最大量。此外，很薄的栅极和在栅极电介质/沟道界面处产生的高电场可以导致严重的量子力学效应，该效应降低给定栅电压下的反转层电荷密度，而反转层电荷密度与迁移率的降低和阈值电压VT的大小的增加相关，从而再次降低了器件的性能。由于这些特性，认为将块CMOS器件常规地缩小到期望的更小尺寸越来越困难。
作为其他益处，使用基本未掺杂的沟道区域能增强通常用来提高晶体管性能的某些传统技术的有效性。例如，位于沟道区域110的相对两侧上的源极104和漏极106能构造成修改在沟道区域中施加的应力。可选地，沟道区域能通过将晶格匹配的且有应变的硅锗(SiGe)结晶体薄膜晶格布置成在沟道的面内方向上产生压缩应变而进行修改。这能造成带结构的变化，使得空穴的迁移率与本征硅相比增大。应力条件能通过改变锗(Ge)成分来修改(更高的锗使应变增大，并且空穴的迁移率变得更高)。对于拉伸应变，沟道区域Si能形成在具有更大晶格常数的晶格弛豫的SiGe上。这使得与未应变的Si沟道区域相比电子迁移率和空穴迁移率都增大。再次，随着基体SiGe的锗成分增大，有应变的Si沟道区域中的应变量和载流子迁移率趋于增大。如将理解的，将应力施加到沟道区域不要求连续应力层，非连续或者多个单独的应力层(包括上方、下方、横向布置或抵接的应力层)可用于将压缩力或拉伸力施加到沿着通沟道区域的各种位置，从而有效地允许对施加的应力进行更大的控制。
在一些实施例中，应力层可以表示当与沟道相邻或抵接地施加应力时、适合于将应力施加到沟道区域的任何材料的层。作为一个示例，在特定实施例中，应力层可以包括与半导体衬底的剩余部分的一些或全部相比具有不同热膨胀率的材料。在这样的实施例的制造期间，随着半导体衬底的温度降低，某些部分有差别地收缩，造成沟道区域的伸展或收缩。结果，沟道区域的至少一部分可以变得有应变，提高了载流子的迁移率。在特定实施例中，应力层可以包括与半导体衬底的一些或全部相比具有更大热膨胀系数的诸如氮化硅等的材料。附加地或者可选地，不同应力层可以应用到FET 100的不同部分，以选择性地提高沟道区域中空穴或电子的迁移率。例如，在特定实施例中，在互补n型和p型晶体管对经由适合的p型阱结构和n型阱结构而彼此隔离的情况下，应力层可以应用到n型晶体管以对n型晶体管的沟道区域施加拉伸应力。该拉伸应力可以诱导沟道区域中的应变，该应变提高电子通过沟道区域的迁移率。另一应力层可以应用到p型晶体管以对p型晶体管的沟道区域施加压缩应力。该压缩应力可以诱导p型沟道区域中的应变，该应变提高了空穴的迁移率。
设置具有基本未掺杂沟道的晶体管在施加应力时带来其他优点。例如，应力可以通过经由源极/漏极或沟道应力技术施加的压缩或拉伸应力来施加。与具有均匀或高掺杂沟道的传统纳米级晶体管相比，有应变的沟道区域FET晶体管由于栅极电介质附近低浓度的掺杂剂(降低电离杂质散射)和较低的电场(降低表面粗糙度散射)、将提供较大的应变增强迁移率。由于降低的散射，应力增强迁移率将显著地大于传统器件。由于应变而得到的该迁移率优势将随着晶体管的尺寸规模下降而实际上增大。
图2A是根据一个实施例配置的晶体管的示意图，其示出了屏蔽区域112和沟道110。图2B大致图示了耗尽沟道和屏蔽区域的相对掺杂剂浓度。图2C和2D示出了进一步图示可以与图2A的沟道110和屏蔽区域112互换的DDC晶体管沟道的两个不同示例的示意图。其他区域和层是可行的，并且本领域的技术人员将理解，考虑到本文所图示和描述的一般结构，对区域、层、不同掺杂剂浓度和其他浓度和几何形状的其他变化是可行的。不同的区域可以包括沟道中的深度耗尽区域，该深度耗尽区域将位于栅极电介质(诸如图2A所示的电介质128)、阈值电压调节区域和高掺杂屏敝区域附近。图2B图示紧挨着栅极电介质布置并具有掺杂剂浓度不同的两个区域(沟道区域110和屏蔽区域112)的DDC晶体管沟道的截面的一个示例。该沟道截面的轮廓包括位于栅极电介质(未示出)和屏蔽区域204之间的耗尽区域202。掺杂原子206被图示，屏蔽区域204中的掺杂剂密度与相较于屏蔽区域204的耗尽沟道区域202中的相对掺杂剂原子密度对应。
图2C示出了沟道区域208的另一示例，该示例具有掺杂剂浓度不同的三个区域。在该示例中，耗尽掺杂剂沟道区域214具有最小量的掺杂剂206，阈值调节区域212一般比耗尽掺杂剂沟道区域214具有更高浓度的掺杂剂原子，并且屏蔽区域210具有最高浓度的掺杂剂原子。
图2D示出又一变体，其中沟道截面从顶部沟道到底部沟道具有渐增的掺杂剂原子浓度224。在不同的应用和实施例中，沟道顶部的掺杂剂范围能变化，但是另要处理和退火条件允许、将通常朝着沟道的顶部变低。朝着沟道中心的掺杂剂范围能增大并且通过沟道的底部，以进入具有更高掺杂剂浓度的屏蔽区域。
在这些配置的任一者中，阈值电压调节区域能形成为单独的外延生长硅层，或者形成为还包括耗尽沟道区域的单个硅外延层的一部分。阈值调节区域厚度通常能在从5纳米到50纳米厚度的范围内。当基本未掺杂时，适合选择区域本身的厚度略微调节阈值电压，同时对于更典型的应用，阈值电压调节区域被掺杂为具有范围在5×1017到2×1019个原子(atoms)/cm3之间的平均浓度。在某些实施例中，能够在阈值电压调节区域的上方和/或下方涂覆碳、锗等的掺杂剂迁移阻挡层，以防止掺杂剂迁移到沟道区域中，或者可选地防止屏蔽区域进入阈值电压调节区域。
屏蔽区域是埋置在沟道区域和阈值电压调节区域(如果设置的话)下方的高掺杂区域。屏蔽层一般定位在一定的距离处以避免与源极和漏极直接接触。在某些其他实施例中，它可以形成为在多个源极/漏极/沟道区域的下方延伸的板，而在其他实施例中，它可以是与沟道区域共同延伸的自对准注入物或层。屏蔽区域厚度通常能够在从5纳米到50纳米的范围内。屏蔽区域相对于沟道、阈值电压调节区域(如果设置的话)和P阱高掺杂。在实践中，屏蔽区域被掺杂为具有在1×1018和1×1020个原子/cm3之间的浓度。在某些实施例中，能够在屏蔽区域的上方涂覆碳、锗等的掺杂剂迁移阻挡层，以防止掺杂剂迁移到阈值电压调节区域中。
在操作中，当大于阈值电压的预定电压施加到导电栅极时，在栅极堆叠和屏蔽区域之间形成深度耗尽区域。在导电栅极下方，深度耗尽区域通常向下延伸到屏蔽区域中，不过在某些高掺杂实施例中，深度耗尽区域可以在阈值电压调节区域(如果设置的话)中终止。如将理解的，耗尽区域在导电栅极下方的准确深度由能够通过FET的设计而调节的很多因素确定。例如，耗尽区域深度可以由空间定位和FET的其他元素的绝对或相对掺杂剂浓度确定。例如，FET可以具有限定在源极区域和漏极区域之间并且在具有栅极长度LG的栅极下方的沟道。DDC深度(Xd)可以设定为大于栅极长度的一半，可能为栅极长度一半的倍数或分数。在一个示例中，此DDC深度可以设定为约等于沟道长度的一半，这在操作中即使在低于一伏特的低操作电压下也允许精确地设定阈值电压。取决于特定应用的要求，不同的深度可以提供不同的有益结果。在该公开下，将理解，不同DDC深度在不同的应用、不同的器件几何形状和特定设计的各种参数中是可行的。取决于特定应用的参数，在形成DDC晶体管中使用的不同区域厚度、掺杂剂浓度和操作条件可以提供不同的有益结果。
例如，根据另一实施例，耗尽深度能维持从1/3栅极长度到约等于栅极长度的深度。然而，如本领域的技术人员将理解的，如果晶体管的结构和操作使得耗尽深度变成小于栅极长度的一半，则器件在功耗方面的性能将逐渐恶化，并且DDC的益处将消失。当耗尽深度Xd在栅极长度的1/3和1/2之间时，诸如例如在栅极下方的耗尽深度被设定为约0.4×LG的DDC晶体管等，器件仍然能够相对于传统器件取得适度的改进。在该示例中，用于屏蔽区域的适合厚度范围在5纳米至50纳米之间，且掺杂剂浓度范围从1×1018到1×1020个原子/cm3。用于阈值电压调节区域的适合厚度范围在5nm到50nm之间，且掺杂剂浓度范围从5×1017和2×1019个原子/cm3。未掺杂沟道区域被选择为足够深以满足Xd＞1/2×LG的约束，并且具有小于5×1017个原子/cm3的浓度。
实际上，为DDC晶体管设置深度耗尽区域能允许显著地收紧设定具有多个晶体管和相关器件的电路的阈值电压的公差，并且能进一步减小由RDF引起的变化。结果是，能在集成电路中的多个器件上设定更可预测和更可靠的阈值电压。该益处能用来降低器件或系统中的功率，并且能导致更好的整体性能。
该实施例的潜在的一个其他益处是可调节的阈值电压，该可调节的阈值电压能够在配置有一个或多个所述晶体管结构的器件或系统的操作期间静态设定或动态可变。在图2A中还图示了，能够在晶体管源极104上以及连接到P阱114的相反电荷掺杂剂材料126上施加偏置电压。传统的电路通常被偏置为供应电压，使得当操作电压施加到栅极时，电流能从源极流到漏极。虽然之前已经提出使用偏置为动态设定地阈值电压的可调节体，但由于其倾向于诱发明显的芯片面积损失，因此已经大致证明了其不实用。根据该实施例，电路可以配置为通过改变施加到阱的偏置电压来改变晶体管(如果共用共同的阱则为晶体管组)的阈值电压，而不管它们是配置在一个集成电路或系统内还是配置在单独的电路中。如下面所进一步详细描述的，将阈值电压可靠地控制在封闭范围内的能力与在减小芯片面积损失的条件下在操作期间可靠且动态地改变阈值电压的能力一起，使得器件或系统能动态地改变器件或系统内的晶体管或晶体管组的操作模式。
图3示出了掺杂剂原子浓度与栅极电介质下方沟道深度的关系的曲线图300，以图示对于根据一个实施例的沟道中的各种深度范围掺杂剂浓度范围。示出了两条曲线，一条比较实际的曲线308和一条理想曲线310。如图所示，示出了三个水平：在第一个5-20纳米中的沟道区域、与沟道区域开始下一个5-20纳米中的阈值电压调节区域以及从阈值电压调节区域开始的下一个5-20纳米中的屏蔽区域。不同水平处的浓度(可能但不一定)在图中各自浓度水平处的拐点处分别达到某个水平312、314、316，并且这些对应于某掺杂剂浓度水平302、304和306，其中掺杂剂浓度水平302具有小于5×1017个原子/cm3的沟道掺杂剂浓度“d”，掺杂剂浓度水平304具有在5×1017到5×1018个原子/cm3的之间的阈值电压调节区域浓度“d”，并且掺杂剂浓度水平306具有大于5×1018个原子/cm3的屏蔽区域掺杂剂浓度。根据一些实施例，在这些掺杂剂浓度范围内，能够在支持深度耗尽区域操作的纳米级FET中实现一些最佳益处。
根据各种实施例的掺杂剂分布被限定为产生三个区域。这三个区域在表1中限定，区域1对应于位于栅极电介质附近的沟道区域，区域2对应于阈值电压调节区域，并且区域3对应于屏蔽层，并且其中LG是栅极长度。如将理解的，栅极长度大致等于沟道长度，并且t1、t2和t3是三个区域的各自长度。这些区域中的每个能经由代表性的厚度和以每立方厘米的原子数测量的掺杂剂剂量来表示。这些厚度和剂量的值在表1中给出。
表1
Figure BDA00002274154700191
层厚度是取决于工艺节点，且它们各自厚度t1、t2和t3与器件的栅极长度(LG)和所关注的工艺节点相关。表2包含针对90纳米至15纳米的工艺节点的代表性数目，图示了在区域的厚度要求上缩小LG的效果。
表2
  节点(nm)   90   65   45   32   22   15
  LG(nm)   60   50   40   35   30   25
  沟道区域最大厚度-t1(nm)   30   25   20   18   15   13
  VT调节区域最大厚度-t2(nm)   60   50   40   35   30   25
  屏蔽区域最小厚度-t3(nm)   6.0   5.0   4.0   3.5   3.0   2.5
图4是根据示例实施方式中的器件深度的不同硼掺杂剂原子/cm3的变化的曲线图400。在该示例中，掺杂剂浓度在从零到约20纳米(nm)的深度下晶体管栅极附近的低掺杂剂区域处最低(小于1×1017)，并且在从约20nm到45nm的阈值电压调节区域处略高(约5×1018)。该示例在从约45nm到75nm的屏蔽区域处达到更高(约5×1019)。此特定示例示出了三个不同模拟器件(其示出为利用不同工艺完成的叠置的图)。一个在975℃下使用15秒的退火，一个在800℃下使用15秒退火，并且第三是完全不使用退火。曲线图的结果基本相似，说明了不同工艺环境下掺杂剂浓度的可靠性。本领域的技术人员将理解，不同的设计参数和应用可以要求掺杂剂浓度不同的区域的不同变化或数目。
实践中，设计者和制造商从数学模型和来自实际电路的样品测量收集统计数据，以确定电路设计的阈值电压的方差。将晶体管之间的电压差失配确定为σVT，而不管其是由制造方差还是RDF产生的。在图5中图示了来自各种器件的不同阈值电压与供应电压的关系的提炼图(rendering)的一个示例。为了使电路作为整体来操作，操作电压VDD必须考虑σVT来选择。一般地，方差越大，σVT就越高，使得对于晶体管来说操作电压VDD必须设定得越高，以适当地操作。鉴于在电路上实施的多个器件，为了使电路适合地操作，可能需要将VDD设定为最高的整体值。
提供了一种结构及其制造方法，其降低σVT，从而降低在集成电路上晶体管的阈值电压的方差的范围。利用降低的σVT，VT的静态值能设定得更精确，并且甚至能响应于变化的偏置电压而变化。在图6中反映了根据一个实施例的改进的σVT的一个示例，其示出了通过从不同器件所取的阈值电压的下方差明显可见的阈值电压提炼图(rendering)的改进范围。利用降低的σVT，标称相同器件的电路上的阈值电压可以更精确地设定，从而允许器件使用较低的操作电压VDD操作，并且因此消耗较少的功率。而且，利用更多的动态余量(headroom)以改变针对给定晶体管或晶体管组的VT，器件能在与用于特定模式的不同偏置电压对应的不同模式下操作。这可以对很多器件和系统增加功能性，并且在对器件功率模式的细微控制有用情况下尤其对器件有益。
图7A示出了根据传统工艺和结构制造的晶体管700的示例。该示例被图示为N型FET，其具有源极702、漏极704以及包括导电栅极706和绝缘层708的栅极堆叠部。通常，栅极706由高掺杂多晶硅形成，并且绝缘层由诸如氧化硅等的栅极电介质形成。栅极堆叠部706电控制源极702与漏极704之间的电流流动。沟道710通常包括掺杂剂，并向下延伸到P阱712，并且可以绕源极和漏极卷绕。沟道深度Xd 714是从栅极电介质708向下到沟道720底部的距离。在操作中，存在很多诸如E 716等的沿着该沟道深度714向下延伸并朝向源极702和漏极704弯曲的多个电场线。这些场线通常不是如附图所示那样是直的，而是由于器件构造和操作能够弯曲。诸如电子e-718等的移动的载流子通过电场E 716在源极702和漏极704之间行进。还图示了栅极间隔器724和SDE 722。
相反，图7B示出了DDC晶体管700’的实施例，其以相较于图7A的传统器件700深得多的耗尽区域进行操作。这提供了在不使用应力诱导层的情况下改进的迁移率的特征和益处，以及改进的阈值电压设置。该示例被图示为N型FET，具有源极702’、漏极704’和栅极706’。晶体管包括形成在栅极电介质708’上的栅极706’，并控制在源极702’和漏极704’之间的电流流动，其中，当栅极到源极的电压被偏置为大于阈值电压时，形成耗尽区域710’。耗尽区域710’间下延伸到作为P阱712’中的层注入的屏蔽层720’，并且如图所示地可以绕源极702’和漏极704’两者卷绕。还图示了栅极间隔器724’、720’和SDE 722’。耗尽深度Xd’714’是从栅极电介质向下到屏蔽区域720’的距离，并且比图7A的传统器件的耗尽区域深很多。与图7A的传统器件不同，器件700’中的屏蔽区域720’为诸如E 716’等向下延伸到屏蔽层的电场提供了重掺杂终止。在更深的耗尽Xd’714’的情况下，这些场线一般比传统结构700中的那些电场E 716更长和更直。类似于传统的器件，当被偏置时，电流从源极702’流向漏极704’，并且电子e-718’通过电场E 716’在漏极704’和源极702’之间行进。然而，相比于传统器件，电子更自由地在这些电场E 716’中流动，提供了改进的电流流动和更好的性能。此外，该构造通过降低短沟道效应、降低由随机的掺杂剂波动而引起的变化来改善σVT。
参考图8A，示出了FET 800，其对应于图7A所示的传统结构。在整个晶体管结构的各种位置处发生，即使当FET没有主动切换时也造成电力损失。图8A具体地图示了在源极702和阱712之间发生的泄漏的原理。由于正离子802留在阱712中，它们趋于经由泄漏路径Xi806迁移到空穴804。在相对短的路径806的情况下，泄漏在传统的纳米级器件中是比较普遍的。
图8B示出了利用类似于图7B图示的深度耗尽区域进行操作的FET800’，并且还图示了在源极702’和阱712’之间发生的泄漏的原理。正离子802’留在阱712’中。然而，利用具有更深阱的新颖构造，路径Xj 806’显著地更长，并且它们趋于经由泄漏路径Xi’806’更少地迁移到空穴804’。在相对长的路径806’的情况下，在此处泄露相比于传统器件不太普遍。此外，在新颖结构中的低电场E 716’以及在栅极706’和绝缘体708’处的泄漏的情况下，激发电子的能力被极大地降低。结果是在栅极处泄漏的实质减少。因此，具有DDC的新颖结构提供了在传统器件的很多位置发生的泄漏的显著减少。
DDC晶体管还优选地提供改进的载流子迁移率(其为该行业中极大关注的一个特征)。迁移率是当对栅极施加大于阈值电压VT的电压时移动载流子从源极越过晶体管沟道移动到漏极的迁移能力的定量测量。最佳器件的一个目标是通常根据栅极施加的电场和测得的迁移率之间的关系(公知为通用迁移率曲线)使电子或移动载流子以最小的阻碍从源极移动到漏极。该通用迁移率曲线是在沟道的反转区域中的载流子迁移率与诱导该反转区域的电场(或反转电荷)之间在MOSFET中可见的良好建立的关系。图9示出了用于NMOS晶体管的该通用曲线(实线)，不过对于PMOS也存在类似的曲线。在该图中，绘制了用于未掺杂沟道的通用迁移率曲线。区域A对应于技术MOSFET晶体管的通常电流状态的迁移率/电场操作状况，并图示这些器件在高功率区域中以相对于低电场/低功率区域中的迁移率而恶化的迁移率操作。
第二迁移率曲线(虚线)适合于具有高掺杂沟道(经常需要补偿缩小效应)和成比例向下缩小的栅极电压和随之发生的低电场的纳米级栅极长度晶体管。这些曲线能在支持沟道中的高电场的操作条件下匹配，这是因为迁移率受与栅极电介质和沟道硅之间的界面相关联的表面粗糙度支配。当以较低的栅极电压(和随之发生的较低电场)操作晶体管时，这两条曲线由于掺杂剂原子的存在以及沟道掺杂剂散射(普遍称为电离杂质散射，其降低电子迁移率)的支配而分歧。这能作为区域C而可见。虽然能够构造以落在区域C内的电场操作的低功率器件，但所要求的高沟道掺杂由于在图9中以区域A标记的区域中的掺杂剂散射而造成迁移率的恶化。
DDC晶体管的操作点沿着图9中的区域B所示的通用迁移率曲线布置。DDC晶体管不仅在低电场的低功率状况下操作，而且能够受益于作为具有基本低掺杂剂散射以降低其迁移率的深度耗尽器件。因此，在一些优选实施例中，DDC晶体管相对于传统的高功率器件能实现高达120％迁移率增强。
利用这些新颖结构和形成它们的方法，电路现在能生产并配置有动态地改变VT的能力。相比于传统器件，该结构优选地配置有小的σVT，使得该器件不仅具有较低标称阈值电压VT和较低操作电压VDD的能力，还具有能响应于偏置电压而变化的精确的可调节VT的能力。在操作中，偏置电压能布置在操作来升高和降低器件的VT的晶体管上。这使得电路能以有效和可靠的方式(尤其是如果操作电压VDD还被动态地控制)静态地指定和/或动态地改变操作模式。此外，VT的调节能在一个或多个晶体管、晶体管组和电路的不同部分或区域上完成。这种突破使得设计者能够使用能被调节来在电路中发挥不同功能的通用晶体管。附加地，存在很多由于这些集成电路结构的特征和益处而产生的电路和系统水平创新。
在一个实施例中，半导体结构设置有具有DDC深度的DDC，其中，沟道形成在源极区域和漏极区域之间。在一个示例中，DDC深度至少是器件的沟道长度的一半大。这些结构能在比传统器件低的电压下操作，并不受器件沟道中的RDF的效应限制。新颖的结构还能够使用传统的块CMOS处理工具和工艺步骤来制造。
根据一个实施例，晶体管的沟道区域能配置有具有不同掺杂剂浓度的多个区域。在一个示例中，DDC晶体管构造成使得三个不同区域存在于栅极的下方。从栅极电介质行进深入到衬底中，这些区域包括沟道、阈值电压调节区域和屏蔽区域。本领域的技术人员将理解，可以存在这些区域的不同组合或排列。
沟道区域是在集成电路的操作期间少数载流子从源极行进到漏极的区域。这构成流经器件的电流。该区域中的掺杂剂的量影响器件经由杂质散射的迁移率。越低的掺杂剂浓度造成越高的迁移率。附加地，RDF还随着掺杂剂浓度的减小而减小。该未掺杂(低掺杂)沟道区域能允许DDC晶体管实现高迁移率和低RDF两者。
阈值电压调节区域允许将互补掺杂剂(诸如PMOS的N型掺杂剂和NMOS中的P型掺杂剂等)引入到沟道区域的下方。引入该VT调节区域(其耦合到沟道区域的近端和掺杂剂水平)的引入，优选地在不直接掺杂沟道的情况下允许阈值电压调节区域改变沟道内的耗尽区域。该耗尽控制允许改变器件的VT以实现期望的结果。附加地，VT调节区域能辅助防止子沟道贯穿和泄漏。在一些实施例，这提供了改善的短沟道效应、DIBL和子阈值斜坡。
在传统工艺中，其他人通过改变特定结构和浓度来解决晶体管的不同性能指标。例如，可以使用栅极金属合金或多晶硅来调节掺杂剂浓度以改善短沟道效应或其他参数。还可以调节位于栅极下方和沟道上方的栅极电介质。还存在能设定晶体管的沟道中或者周围的掺杂剂浓度的其他工艺。与改善短沟道效应和器件的其他参数的这些之前的尝试不同，本文所述的一些实施例不仅提高器件的更多的参数，而且它们还能改善为器件设置阈值电压的精确度和可靠性。此外，在一些实施中，改进的器件还能对器件的阈值电压进行动态控制以增强性能，并当采用时还提供器件或系统的新的特征和操作。
在一个实施例中，晶体管器件设置有从栅极附近的沟道顶部向下到沟道中的单调增加掺杂剂浓度。在一个示例中，存在从栅极电介质开始的掺杂剂的线性增大。这可以通过在距栅极一定距离处形成屏蔽区域并在屏蔽区域和栅极之间具有耗尽区域而完成。耗尽区域可以采取不同的形式，包括不同掺杂剂浓度的一个或多个区域。这些区域致力于对晶体管器件的不同改进，包括改进设置特定阈值电压的可靠性、改进晶体管沟道中的迁移率，以及使能阈值电压的动态调节以改进和扩展器件的不同操作模式。这些掺杂剂浓度可以以诸如在图4所示并且相对于器件的沟道深度进行描述的浓度曲线图来表示，它从栅极附近的结构的顶部开始，通过不同的层向下通过屏蔽层。
耗尽沟道区域提供用于使电子自由地从晶体管的源极移动到漏极的区域，从而提高了迁移率和整体性能。阈值电压调节区域与屏蔽区域结合使用以设定器件的标称本征阈值电压。屏蔽区域是增大FET器件的体系数的高掺杂区域。较高的体系数允许本体偏压以具有动态改变FET的阈值电压的更大效果。这些三个区域能协调使用，以实现多个专用器件。能够使用两个或三个区域的多个组合来实现各种设计益处。例如，所有区域能够与多带边沿和非带边沿金属(off-band edge metal)栅极一起使用来实现具有各种本征VT值(通过阈值电压调节掺杂来实现)和动态操作模式(经由本体效应)的低功率器件。
沟道和屏蔽区域能够与非带边沿金属栅极堆叠使用以实现超低功率器件(其中，非带边沿金属用来在没有阈值电压调节区域的辅助的情况下提高阈值电压)。沟道和屏蔽区域能够与双功函数金属栅极堆叠使用以实现超低功率器件。此外，能够以多个方式实现这些区域的形成。在一些实施方式中，可以使用单个外延流程，由此在生长期间被控制和调制的原位掺杂在没有附加注入的情况下实现期望的分布，并且其中可以使用在未掺杂外延区域之后的多个注入来实现该分布。可选地，可以使用具有类似于期望浓度的注入的双外延流程。或者，可以使用由任何数目的外延和注入组成的多个外延流程实现期望的分布。然而，这样的变化不会脱离所附权利要求书的精神和范围。
在器件的另一示例中，除了形成在衬底上的DDC区域之外，还可以在衬底的顶部上沟道区域的上方形成氧化物区域或其他栅极绝缘体。器件可以包括形成在氧化物区域上的金属栅极区域。在该示例中得到的器件是具有动态可控阈值电压同时仍然对沟道区域中的RDF不敏感的晶体管。在该示例中，在操作中，DDC区域具有很低的σVT，而低的VDD将保持深度耗尽区域中的较低泄漏。此外，可以提供注入以使得老式器件能要求晶体管以一伏特以上进行操作。
在以下示例中，在附图中讨论和进一步图示了各种器件配置、结合这种器件的系统和制造这种器件和系统的方法。这些示例以该器件、系统和制造该系统和系统的方法的领域的技术人员很好理解的示意方式图示。这些示例连同对下面的系统的可行和可能的操作特性和性能进行论述来描述和图示器件的细节。
在图10和图11中图示了与传统结构的进一步比较。图10图示了具有低掺杂沟道(约1×1017个原子/cm3)的DDC晶体管与具有均匀掺杂沟道(不具有屏蔽区域)的类似尺寸的传统晶体管的阈值电压和本体偏压之间的示例比较。可见，即使DDC晶体管不具有强本体系数所要求的显著的沟道掺杂剂，由DDC中的本体偏压进行的阈值电压调制仍然可比于均匀掺杂沟道MOS。
因而，在具体实施例中，DDC结构能在短沟道器件中提供当前仅仅在长沟道器件(其置换短沟道器件是不切实际的)中实现的相当的益处。参考图11，示出了用于与DDC器件的示例相比的均匀沟道MOS器件的、σVT与本体偏压的比较。相对于长沟道器件，短沟道器件的阈值电压的显著恶化是明显的。在该DDC器件中，随着本体偏压的增大，阈值电压存在明显较少的恶化。极大地降低短沟道效应的高掺杂屏蔽区域促进了这种降低。
如在背景技术中所论述，某些晶体管能形成为具有根据超陡后退阱(SSRW)分布而掺杂的沟道层。该技术使用特定的掺杂分布以在轻掺杂沟道的下方形成重掺杂区域。参考图12，示出了DDC结构的示例与传统SSRW的比较。可见，SSRW在与沟道相邻、限定沟道(未示出)顶部的晶体管栅极电介质附近具有很高的掺杂剂浓度。在沟道和栅极电介质附近的这种高掺杂剂浓度通常在传统器件中造成差的泄漏性能，并且在将该方法缩小到纳米级栅极长度晶体管方面存在严重困难。因而，一般不给降低电子器件的功率并提高其性能的整体需要提供适合的商业方案。DDC晶体管的实施例能够包括深度耗尽的沟道，并且还包括重掺杂并且与沟道分离的屏蔽区域。这种结构能够对电路性能提供显著的改进，并且能够比实施SSRW的电路更简单地生产。
能够使用很多传统CMOS制造工艺制造DDC晶体管。图13是用于制造传统器件的传统CMOS工艺与根据本文公开的实施例配置的结构的比较1300的示意图。在新颖CMOS器件的一个实施例中，与浅沟槽隔离(STI)1302、1302A、阱和沟道注入部1304、1304A、接触部1308、1308A、和金属互连部1310、1310A相关的处理步骤能够标准化。仅传统的CMOS栅极堆叠工艺1306与改进结构的栅极堆叠1306A不同。这为引入诸如DDC器件等的新颖CMOS结构提供了显著的优点。主要地，这避免了开发用于制造新器件的危险的或昂贵的新处理步骤的要求。因而，能重新使用现有的制造工艺和相关的IP库，节约了成本并允许制造商更快地将这种新颖和先进的器件带入市场。
根据图13中的示例的DDC晶体管工艺将在高掺杂N型和P型区域的顶部上形成未掺杂外延硅区域以形成DDC掺杂分布。在一些实施例方式中，未掺杂外延硅区域厚度是器件性能的显著因素。在另一示例中，使用双外延硅区域，以提供具有高度、中度和低掺杂(或未掺杂)的最终栅极堆叠。可选地，可以形成在衬底水平附近用于最终堆叠的具有一个高掺杂区域的一个外延硅区域，随后在栅极和高掺杂屏蔽区域之间形成中度至低掺杂的外延生长层。在一些实施方式中，为了防止层之间的掺杂剂迁移或扩散，可以采用各种掺杂剂迁移阻挡技术或掺杂剂迁移阻挡层。例如，在P型外延硅中，可以使用碳掺杂来降低硼(B)扩散。然而，在N型外延硅中，碳可以对As掺杂具有负面影响。碳可以位于整个硅外延或者限制到每个界面处的薄区域。可以使用原位掺杂碳或注入的碳。如果使用原位掺杂碳，碳可以存在于N型和P型两者中。如果碳是注入的，在一些实施例中，它仅能够用在P型中。
DDC晶体管能使用可用的块CMOS处理技术来形成，包括用于沉积掺杂剂迁移阻挡层的技术、先进外延层生长、ALD或先进CVD和PVD或者退火，这些都可以在先进集成电路工艺节点技术(诸如65nm、45nm、32nm和22nm的技术)上使用。尽管这些工艺节点对于STI隔离、栅极处理和退火一般具有低热预算，但它们仍然适合于DDC晶体管的形成。
图14A到图14I示出了用于制造具有DDC掺杂分布的沟道的器件的工艺流程。这些附图图示两个器件的制造示例，以示出NMOS和PMOS晶体管如何能各配置有DDC和屏蔽区域以提供新颖DDC晶体管和器件的先进特征和操作。在每个步骤中的结构以顺序的方式示出，以图示形成这两个晶体管器件的样本工艺。可选地，可以使用其他工艺流程制造DDC器件，并且该具体工艺和相关步骤为了图示的目的而示出。工艺以被形成、沉积或以其他的方式制成以形成晶体管结构的“区域”的术语进行描述，但是意在还包括不同形状、尺寸、深度、宽度和高度的区域和不同形式或分布或层。
首先，参考图14A，结构1400以例如P型衬底1406的衬底来开始。NMOS或PMOS器件能形成在P型衬底上。为了简明和为了描述这些和其他附图中可能的实施例和示例，针对NMOS和PMOS器件连同将某些特征分离的浅和局部沟槽隔离的示例来描述DDC器件的工艺流程的示例。不管怎样，与其他公开的结构或者器件相关的相应流程将是容易理解的。此外，尽管未示出，这些工艺能用现有技术中公知的各种技术执行，诸如在形成并排结构(作为不同区域以及在彼此的顶部上形成的区域)中使用的掩膜等。
在p衬底1406上形成可选择的N阱注入部1402和P阱注入部1404。然后，在N阱1402上形成浅P阱注入部1408，并且在P阱1404上形成浅N阱注入部1410。这些不同的区域可以通过首先将氧化物垫形成到P衬底1406上然后使用光刻胶对N阱1402进行第一N阱注入来形成。P阱1404可以用另一光刻胶来注入。浅N阱1410可以通过用另一光刻胶进行注入来形成。浅P阱1408然后可以用另一光刻胶进行注入。然后，工艺可以跟随着退火处理。
进行到图14B，工艺以在浅P阱1408上形成NMOS RDF屏蔽区域1412来继续。根据该实施例，NMOS RDF区域1412是诸如之前所述的用于降低RDF并提供改进阈值电压设置和可靠性以及使能晶体管的阈值电压的动态调节的很多益处等的高掺杂剂浓度的屏蔽区域。该屏蔽区域可以形成为使用另一光刻胶而进行的RDF屏蔽注入。PMOS RDF屏蔽区域1414形成在浅N阱1410的上方。该区域可以形成为使用另一光刻胶进行的PMOS RDF屏蔽注入。
接着参考图14C，在移除初始氧化物之后，使用光刻胶在屏蔽区域1412上形成NMOS阈值电压调节区域1416，其中可以使用外延生长或其他类似技术的方法来沉积该阈值电压调节区域。类似地，使用光刻胶在PMOS RDF屏蔽区域1414的上方形成PMOS阈值电压调节区域1418。然后在阈值电压调节区域的各个上沉积未掺杂区域或低掺杂区域1420、1422，其中阈值电压调节区域被掺杂在NMOS VT调节区域1416和PMOSVT调节区域1418的上方。可以使用外延生长或者其他类似技术的方法来沉积这些未掺杂或低掺杂区域。通过以上步骤，形成符合DDC的沟道。尽管在这些示例中使用两个外延区域以针对每个晶体管形成期望的DDC分布，但是也可以替代地在各个晶体管上使用单个外延区域来形成DDC器件。
以上工艺流程通过形成的沟道来制备器件，以用于随后的处理来制造两个晶体管或其他更复杂的电路。然而，以下工艺流程公开了用于形成图14D至图14E中图示的n沟道和p沟道晶体管的其余步骤的示例。
参考图14D，然后通过将晶体管与相邻的晶体管隔离，来应用浅沟槽隔离(STI)工艺以形成STI晶体管边界。此处，适合地设定每个STI1424、1426和1428的深度，使得STI将进入P阱中。可见，STI沟槽在浅P阱1408和浅N阱1410各个的下方延伸。这允许改进晶体管之间的隔离。
此外，可以可选择地应用局部沟槽隔离(PTI)1430、1434以形成阱连接部能被连接的区域。PTI 1430、1434的深度设定成使得PTI将局部进入浅P阱中。如图14E所示，诸如氧化物区域1438、1422等的绝缘体然后被沉积在将形成沟道的区域中。此处，二氧化硅可以用作绝缘体，但是还可以使用其他类型的绝缘体。栅极电极1436、1440然后被安装到各个栅极绝缘体，以在操作期间使能供应栅极电压。
参考图14F，在形成源极和漏极延伸1448、1450的NMOS和PMOS栅极和绝缘区域中每个的一侧上，形成间隔器1446。可选地，。可选地，可以在老式模式器件上执行NMOS和PMOS环状注入工艺(下面描述)。此外，本体接触部区域1444和1464分别受到p+型掺杂和n+型掺杂以形成对晶体管的本体的接触。在形成源极和漏极区域以后，然后形成NMOS和PMOS区域，并且可以设置接触以向源极区域和漏极区域提供必要的电压来操作器件。这在图14G中示出，其中分别形成源极和漏极区域1454/1556和1458/1460。在图14G中还示出了第二间隔器1452，其限定源极/漏极1454/1556和1458/1460的边界。然后使用光刻胶形成接触部和金属，使得与器件电接触。取决于处理将源极和漏极定位在何处，电场可以被极大地影响。
尽管以上描述制造DDC器件的某些步骤，但是可以包括其他可选的步骤，以进一步提高器件的性能，或者符合不同应用规格。例如，如图14G所示，能应用在现有技术中作为源极/漏极延伸公知的技术以降低泄漏电流。本领域的技术人员将理解，很多不同的区域组合是可行的，并且区域组合可以重新布置，并且可以用与此处的教导一致的不同区域置换。
阈值电压调节区域和屏蔽区域掺杂水平被限制到沟道下方间隔器边缘之间的区域。在一个方法中，使用由各个栅极1436和1440周围的间隔器所限定的掩模和栅极上的硬掩模对外侧间隔器1452蚀刻硅。被蚀刻的硅深度大于屏蔽区域的深度。在该示例中，在相同或不同的步骤中对NMOS和PMOS两者蚀刻硅。在硅蚀刻之后，如图14H所示，硅1466外延生长到略高于栅极电介质的水平。如图14I所示，外延生长硅的掺杂能在原位或者使用源极/漏极注入掩模以形成源极/漏极区域1468、1470、1472和1474来完成。首先，层叠栅极电介质1438和第二栅极电介质1437。层1435和1436是设计有适当N+或P+功函数的金属栅电极。在图14I中，多晶硅利用结合有栅极电介质的金属栅电极置换。为了利用金属栅极置换多晶硅，需要具有适当功函数的两个不同的金属。需要约4.2和约5.2eV的功函数金属以调节与N+/P+掺杂多晶硅(其传统地用在CMOS处理中)相兼容的NMOS和PMOS器件的VT。栅极周围的间隔器1452和栅极上的硬掩模形成自对准源极/漏极区域。这造成较低的源极/漏极到本体的电容。在另一方法中，可以执行补偿源极/漏极注入。在此方法中，栅极周围的间隔器和栅极上的硬掩模允许栅极自对准。
如将理解的，期望能够以多个功率模式有效地操作电路。此外，能在不同的功率模式之间快速和有效地切换能显著提高晶体管、以及使用这种晶体管制造的芯片、还有实施这种芯片的系统的省电能力和整体性能。利用有效改变操作模式的能力，器件能够在需要时输出高性能，并且在待用时通过进入睡眠模式而保存电力。根据一个实施例，各个子电路和各个器是具有公共阱。因而，用于NAND23503和TAP 3506的浅阱不能通过STI隔离。该布置仅仅可以使得用于INV 3504的浅阱能够被隔离。取决于设计，INV 3504本体能浮置(即，没有本体连接部被设置成连接到各个浅阱或者本体连接部不被连接)或者连接到本体偏压。然而，由于使用两个单独的阱，两个单独的本体偏置电压能施加到P阱上的n沟道器件和N阱上的p沟道器件。
图35A-C还分别图示了在位置3510和3512处的横截面视图3550和3560的示例。横截面视图3550示出了在浅P阱3522和3521上的n沟道晶体管和连接部3516两者。浅P阱3522和3521两者在P阱3526上，P阱3526在P衬底3528上。本体连接部3516提供了与用于n沟道晶体管的本体的连接。在下部中用于p沟道的浅N阱3532被隔离和左浮置。横截面3560示出了浅N阱3533和3535上的p沟道晶体管和连接部3514两者。浅N阱3533和3535两者在N阱3536上，N阱3536在P衬底3538上。本体连接部3514提供与用于p沟道晶体管的本体的连接。在上部中用于n沟道的浅P阱3523被隔离和左浮置。如前所述，用于浅N阱3523中的p沟道器件和浅P阱中的n沟道器件的本体连接部能添加有本体存取晶体管。
图36图示了基于其中使用两个单独的阱的老式方式的实施方式的示例。n沟道晶体管在被STI 3623和3624隔离的浅P阱3622上。由于用于所有n沟道晶体管的浅P阱3622在P阱3626上，因此浅P阱3632将与STI 3624和STI 3625之间的相邻电路隔离，这是因为P阱提供其他浅P阱上n沟道晶体管之间的导电性。P阱3636和N阱3636两者在深N阱3628上，深N阱3628在P衬底3630上。还示出了本体存取接触部3612和3614。
前述示例图示了使用块CMOS的各种动态模式切换实施方式。不管怎样，新颖本体连接部设计还能应用到使用非CMOS块器件的半导体器件。例如，本体连接部能形成在如图37所示的包括NAND23722、INV 3724和TAP 3746的局部耗尽(PD)SOI技术上，如图37A、37B和37C所示，其包括NAND23722、INV 3724和TAP 3746。电路3700类似于其中件的模式能被动态地控制。利用动态地改变器件的阈值电压的能力，还能动态地改变器件的模式。
深度耗尽沟道器件能具有宽范围的标称阈值电压，并能使用宽范围的操作电压而操作。一些实施例可以在从1.0伏特到1.1伏特的当前标准块CMOS操作电压内实施，并且还可以在低很多的操作电压(诸如0.3V至0.7V)下操作。这些为低功率操作提供电路配置。此外，DDC器件由于它们的强的本体效应而能够比传统的器件更有响应性。在此方面，强本体效应能允许器件通过经由共用的阱而大致直接连接到其他器件而影响电路的变化。在一个示例中，共用的阱可以包括在器件组下方的共同P阱或N阱。在操作中，这些器件能够通过修改器件的各自本体偏置电压和/或操作电压的设置而改变模式。这使得单个器件或者一个或多个器件组的切换能够更快，并且能够比传统器件使用更少的能量。因而，模式的动态变化能够快速地发生，并且系统能更好地管理电力节省和整体系统性能。
此外，在一些应用中，可以要求对现存环境的向后兼容，使得DDC基器件能与传统器件无缝操作。例如，可以将新的DDC基器件和在操作电压1.1伏特下运行的传统器件混合。为了将DDC基器件与传统器件连接，可能需要执行水平转换。很期望DDC基器件与老式器件无缝操作。
屏蔽区域提供高本体效应，这对于晶体管中响应性多模式切换具有杠杆(leverage)作用。具有屏蔽区域的晶体管的响应能够在较宽范围内变化到本体偏压的变化。更具体地，高掺杂屏蔽区域能允许器件电流导通和电流关断以在各种本体偏压下更宽地变化，并能由此促进动态模式切换。这是因为DDC器件能配置有比传统器件低的σVT、以及较低的设定阈值电压方差。因而，阈值电压能设定为不同的值VT。此外，为了改变阈值电压，器件或器件组能本体偏压，因而VT自身能响应于变化的本体偏置电压而变化。因而，较低的σVT提供较低的最小操作电压VDD，和更宽范围的可用标称本征值VT。增大的本体效应允许在那更宽的范围内动态控制VT。
此外，如果需要，还能期望将器件配置成最大性能，即使这种性能可以造成功率消耗的增大。在可选实施例中，可以期望，当器件不在高性能激活的操作条件下，将器件布置在显著低的功率模式(睡眠模式)中。在电路利用DDC晶体管时，模式切换可以设置有足够快的切换时间，以不影响整体系统响应时间。
期望在根据此处图示和描述的不同DDC实施例和示例配置的晶体管或晶体管组中可以有若干不同类型的模式。一个模式是低功率模式，其中，本体和源极电压之间的偏压VBS是零。在此模式中，器件以低操作电压VDD和比非DDC器件更低的有源/无源功率但是以与任何传统器件相当的性能操作。另一模式是加强(turbo)模式，其中，器件的偏置电压VBS是正向偏压。在此模式中，器件以低Vcc和具有高性能的匹配无源功率操作。另一个模式时睡眠模式，其中偏置电压VBS是反向偏置。在该模式中，器件以低Vcc和大致低的无源功率操作。在老式模式中，工艺流程被修改以允许非DDC MOSFET器件以与老式器件大致相同地操作。
DDC构造的器件相对于传统器件提供了很大的性能优势，同时其还能够使得动态模式切换由于屏蔽区域提供的强本体效应而增强。本体连接部允许施加到器件的期望本体偏压的应用，以实现期望的模式。这可以利用如上所述具有低掺杂沟道和屏蔽区域的DDC，或者可选地利用具有不同掺杂剂浓度的多个区域或层的DDC来实现。当多模式切换用于诸如存储器模块或逻辑模块等的晶体管组时，使用传统的块CMOS技术的各个晶体管控制会不切实际，并且会对控制电路造成实质的额外负担(overhead)。需要实施额外的控制电路，用于控制不同器件或不同器件组的广泛的专用布线和所有这些将显著地添加到集成电路的整个成本中。
因而，期望开发能用来形成用于动态模式切换的一组或多组晶体管的子电路或者单元。此外，还期望提供一种方案，其可以向老式器件提供本体偏压控制技术，使得仅仅单个(standing)或在混合的环境中，老式器件还可以受益于动态控制。
附加地，具有屏蔽区域的晶体管的相对高的本体效应使得其在某些实施例中不管在静态设计还是动态地都适合于使用本体偏压作为用于控制用于在各种模式下进行操作的器件，同时，传统的块CMOS器件可以要求物理设计替换。
在图15中示出具有高掺杂屏蔽区域和将本体偏压施加到本体的机构的基本多模式器件，从图2A连同图示不同模式的相应表格而再现。如结合图2A所讨论的，偏置电压VBS可以施加在阱连接部和源极之间，以控制器件的电场，包括源极和器件本体之间的场。图15图示n沟道4端子MOSFET的样本结构。端子106指定为漏极，而端子104指定为源极。在操作期间，电流在这两个端子之间流动。端子102称为栅电极，并且电压经常施加到此端子以控制在漏极和源极之间的电流流动。端子126提供对晶体管的本体(在该示例中是P阱114)的连接。施加到漏极的电压是正供应电压(称为VDD)，并且施加到源极端子的电压是低供应电压。电场影响器件的特性。根据本文所描述的各种实施例，器件能通过适合地选择偏置电压VBS和供应电压VDD而构造成多个和不同的模式。
在传统块CMOS器件中，衬底经常连接到源极以维持相同的源极本体电压。因而，本体偏压对于衬底上的所有器件通常相同。这类似于DDC器件用在以上所述的正常的低功率/低泄漏模式的状况，其中施加正常的操作电压，并施加零偏置电压，使得VBS＝0。然而，根据本文所描述的各种实施例配置的多模式器件可以提供代替本体连接部的有效模式控制手段。这在如上所述器件在距栅极一定距离处包括重度掺杂屏蔽区域的情况中尤其是这样。与绝缘体上硅偏压器件(其具有低的本体效应)不同，DDC偏压器件能配置在块硅上以产生具有高本体效应的器件。因而，DDC配置的器件能利用变化的本体偏压作为使能多模式操作的手段。如在图15的示例中所示的多模式晶体管在P阱上方具有n沟道。P+型区域形成在P阱上。本体连接部(未示出但是以下论述)耦合到P+区域以使能与P阱(其为n沟道器件的本体)的导电接触。由于本体连接部是p+掺杂，与本体连接部的连接将能与器件的P阱(即，器件的本体)连接。本体偏置电压然后可以施加在源极和本体连接部之间，其中本体偏置电压能有效地控制n沟道器件的操作模式。如在n沟道器件中那样，动态模式切换技术能应用到N阱上方的p沟道器件，其中，形成n+区域以容纳本体连接部。此外，具有本文所描述的强本体偏压的新颖结构能应用到其中n沟道和p沟道器件存在于相同衬底或阱上的CMOS器件。这种实施例的示例在下面图示和描述。
施加在源极和本体之间的器件偏置电压能有效地改变CMOS器件的行为。对于前述具有本体连接部的器件，能独立于栅极源极和漏极源极电压而施加源极本体电压。使用本体偏压来作为用于多模式控制的控制手段的一个优点是器件可以像它是传统器件那样连接，例如，在传统器件中栅极-源极电压和漏极-源极电压被以相同方式构造。在此情况下，模式选择能响应于本体偏压而进行。因而，器件能在零偏压下正常地操作，这与传统器件相同。当期望更高的性能模式(加强模式)时，正向偏置电压可以施加在阱连接部和源极之间，即，VBS＞0。用于加强模式的操作电压可与正常模式的操作电压相同或略高于该操作电压。另一方面，当期望睡眠模式时，反向偏置电压可以施加在阱连接部和源极之间，即，VBS＜0。用于睡眠模式的操作电压可与正常模式的操作相同或略低于该操作电压。
当施加零本体偏压时，多模式器件在正常低功率模式下操作。本体偏压能正向偏置，正电压如图15的示例所示施加在本体和源极之间以增大器件的性能。该正向偏压模式称为“加强”模式，其用于以高驱动电流的形式提高性能。然而，性能的增强是以增大的泄漏电流为代价的。在深睡眠模式中，本体被反向偏置，其中负电压如图15的示例所示施加在本体和源极之间以降低泄漏电流。当器件处于空闲状态或者待用状态时期望该模式。
图16图示在n沟道DDC器件的示例和传统的n沟道器件之间阈值电压VT与偏置电压VBS的比较。曲线1610表示DDC器件，而曲线1612表示传统器件。图16示出在一些实施方式中DDC器件的阈值电压比传统器件对于偏置电压更具有响应性。DDC器件还能提供响应于本体偏压的宽的延迟范围。对于传统器件，阈值电压从器件到器件的变化如图17A所示造成延迟时间的广泛扩散。带1702、1704和1706分别表示-0.5V、0.0V和+0.5V的偏置电压VBS的延迟变化，其中，延迟时间以与在VDD＝1.1V、VBS＝0.0V、σVT＝0.0V和温度＝85℃的情况下的传统器件的归一化为1的延迟时间相对比例示出。水平轴对应于3σVT值。传统器件的σVT通常是约15mV，这造成3σVT＝45mV。如图17A所示，三个带1702、1704和1706大致重叠，使得难以根据延迟时间区分模式。图17B示出DDC器件的示例的改进延迟时间。在图17B中，三个带不仅不重叠，而且还具有小很多的扩散。在三个不同偏置电压-0.5V、0.0V和+0.5V(反向偏压、零偏压和正向偏压)下，DDC器件图示三个很大不同的带1708、1710和1712。三个明显不同的带图示在一些实施例中的DDC器件很有效地在多操作模式下使用。
能提供降低的σVT并且因而提供能更精确地被控制的VT的晶体管的一个其他益处是动态地控制VT的能力。在传统器件中，σVT是如此大，使得需要考虑VT横跨宽的范围。根据本文所描述的实施例，能通过调节本体偏置电压而动态地改变VT。通过增大的本体效应而提供VT的动态调节，并且动态控制的范围由降低的σVT提供。参考图18，图示一个图解示例，其示出针对器件设定的静态VT，VT0，还进一步示出能调节器件的多个VT。每个具有相应的ΔVT，或者用于每个相应VT值的单独ΔVT。根据本文所描述的实施例，器件能配置成具有在要求电压范围内调节本体偏置电压并具有适合的电压调节速度的动态可调节的VT。在某些实施例中，能以预定的步骤进行电压调节，或者电压调节可能连续地变化。
根据另一实施例，尽管图15图示能在各种模式进行操作的样本多模式器件，但是针对晶体管组，器件包括隔离本体的结构也是有用的。这可以提供器件在各种模式下有效地独立操作的能力。如果多模式晶体管组的本体被连接，整个组将同时切换，限制了促进模式切换的能力。另一方面，如果两组多模式晶体管的本体未被连接，两组能被单独地控制。因而，图15中示出的基本多模式晶体管能进一步提供能分成每组具有单独本体偏压的多个模块的晶体管组。这些将在下面描述。
因而，能利用DDC结构(诸如图14A至图14I图示并在以上论述的晶体管结构)来配置改进的系统。这些结构的变化可以实施到在性能方面具有明显优点的集成电路和系统。已经示出该结构如何能配置成缩小晶体管，并且现在将示出这些结构如何能用作模块以缩小更广泛的集成电路和系统。利用DDC结构，能针对新的和改进的系统性能来配置结合在例如集成电路和系统中的STI、PTI、浅阱和/或共用阱此外，利用本体连接部和/或本体存取晶体管的新创新能与DDC结构均匀地间隔开使用，以为集成电路和系统提供新的特征和益处。因而，这些块CMOS和其他新颖的结构和工艺的创新能用来以极大改进的操作构建新的缩小的集成电路。
尽管至此描述的晶体管实施例可以提供块CMOS晶体管和其他器件等的连续功率缩小，但是通过根据本文所讨论的晶体管实施例而适合地修改电路模块的布局和布线，允分利用处于芯片水平的DDC结构的一些益处和特征的期望也能这样做。例如，如之前论述的，知道动态地调节晶体管的本体偏置电压以调节它们的阈值电压的原理，但是该原理在纳米级器件中尚未被实践证明可实施。原因是在一些实施方式中，(1)传统块CMOS纳米级器件的大的σVT不会提供关于现有纳米级器件的晶体管之间的足够的区别；(2)传统块CMOS纳米级器件的相对低的本体系数不会提供在操作模式之间足够快地切换以避免影响芯片操作的能力；以及(3)将本体偏压线布线到每个晶体管或者电路模块能显著地降低能集成在芯片上的晶体管的数量，因而禁止以芯片水平进行缩小。一些DDC晶体管实施例能通过以下方式解决第一两个问题：(1)通过提供显著降低的σVT，从而允许要设计的相同晶体管不仅以不同阈值电压工作而且以不同的操作电压工作；和/或(2)通过提供显著增大的本体系数，从而允许晶体管和电路模块快速和有效地在操作模式之间切换。DDC晶体管在一些实施例中能作为变色龙状(chameleon-like)场可编程晶体管(FPT)处理，其中一些或者全部具有相同的标称结构和特性，但是可独立地配置成作为必须已经在传统块CMOS中不同制造的晶体管而操作。本体偏压线的改进的布线是以下论述的另一要素，其提供了如何使用多模式晶体管的其他示例。
图19是图示晶体管组的多模式操作的原理的简化图，其中每个模块或者电路可以基于所供应的本体偏置电压和操作电压在不同的模式下操作。在一些实施方式中，向各个模块施加单独的本体偏压能允许通过动态地调节其阈值电压、允许共同连接的部件在共同模式下操作并允许单独连接的部件或系统在单独控制的模式下操作来控制系统。在图19描述的示例情况中，器件1900分成具有单独本体偏压接触部的五组晶体管或者电路模块1910、1920、1930、1940和1950。根据本文所描述的实施例，五个电路模块的本体彼此隔离，使得不同的本体偏压能独立地施加到每个模块。在该示例中，每个电路模块具有与其他组隔离的本体，并且本体通过各个本体连接部(1915、1925、1935、1945和1955)而连接。五个模块意在图示促进晶体管组之间的隔离以形成隔离模块的需要。图19还图示了每个模块分别连接到各个本体偏压VB1、VB2、VB3、VB4和VB5。如本领域的技术人员能理解的，每个模块还将要求其他供应电压，诸如漏极的VDD、源极的VSS、栅极的VG和其他信号。附加地，不同的操作电压VDD可以单独地施加到每个电路模块。每个电路模块的模式可以通过设计(例如，通过将不同电路模块连接到不同的本体偏置电压和操作电压以彼此独立地建立它们的操作模式)而静态设定，和/或它可以通过控制电路和在操作过程中调节每个电路模块的本体偏压和/或操作电压以设定其操作模式的运算而动态地设定。利用低的σVT和在相对宽范围的值上调节阈值电压VT的能力，各个晶体管和晶体管组的操作模式可以单独地控制。
在以下示例中，将描述各种晶体管。这些晶体管意在用作模块以将晶体管组形成到具有隔离本体的模块中。例如再次参考图14G，示出一对配置有新颖的DDC结构的CMOS晶体管的一个实施例，该晶体管具有本体连接部，其中n沟道器件和p沟道器件在相同衬底上。这些结构可以用来开发性能得到极大提高的电路和系统，包括以下描述的实施例。其他晶体管可以与新颖DDC构造的晶体管组合利用，并且此处的一些实施例可以在没有DDC构造的晶体管的情况下进行构造。
图20A和20B图示了具有阱结构的n沟道4端子晶体管布局的示例，其中单个P阱2060在P衬底2080上。4端子晶体管的布局2000示出源极/漏极对2020和2030、栅极2040和本体连接部2050。还示出位置2010处的横截面，其中，浅沟槽隔离(S TI)2070深度小于P阱深度。P阱2060对于P衬底2080上的所有n沟道晶体管是公共的。因而，4端子晶体管可以不设置n沟道晶体管之间的隔离。如在该示例中所示，本体连接部是P+掺杂的并且紧接着晶体管横向地布置(参考所示出的栅极取向)。此外，本体连接部通过STI 2070与晶体管隔离。
图21A、21B和21C图示了具有新颖浅沟槽P阱(SPW)的n沟道4端子晶体管的示例，其中，SPW深度小于STI深度。该4端子n沟道晶体管的布局2100示出了源极和漏极对2020和2030、栅极2040和本体连接部2050。截面视图2180图示了位置2110，并且截面视图2190图示了位置2112。浅阱能进行本体隔离，并且因此能在某些实施方式中允许针对器件组(诸如存储器单元或其他数宁电路等)进行动态模式切换，从而降减少必须在集成电路上进行布线的本体偏置电压线的数目。如横截面视图2180和2190所示，晶体管在互补N阱2164上具有浅P阱2160。由于p-n结，N阱2164没有导电地连接到浅P阱2160，并且N阱没有导电地连接到P衬底2080。因而，晶体管能够与在相同衬底上、在N阱2164上具有浅P阱2160的其他n沟道晶体管隔离。有源区域在栅极下方延伸。最小有源区域临界尺寸(CD)用于在栅极下方延伸的有源部分。延伸的有源区域边缘可以布置在间隔器边缘之间以避免由于硅化而短路。本体接触可以在栅极外部延伸有源区域的上方进行。N+注入边缘可以在栅极延伸(端帽)区域的下方。该示例图示了形成n沟道4端子晶体管的一个方法，同时布局还能应用来形成p沟道4端子晶体管。如图21A-C所示，在一些实施中，STI能比SPW更深。在一些实施例中，如果两个相邻晶体管不具有公共的SPW，它们能彼此独立地偏压。可选地，相邻晶体管组可以共用共同的SPW，并且能通过施加相同的本体偏压而以相同的模式操作。
在动态多模式晶体管的又一实施例中，如图22A和22B所示，能够在实际晶体管和本体连接部之间形成本体存取晶体管。图22A-B图示了n沟道4端子晶体管布局2200和相关的横截面视图2280，其中，浅P阱(SPW)2160通过STI 2070隔离。本体存取晶体管能将本体连接部与晶体管隔离。本体存取晶体管能够像存在一种其中栅极2041用作本体存取晶体管的栅极并且本体连接部作为源极/漏极的晶体管那样，来形成。这能够简化工艺，并降低进行本体连接部连接所需的区域。本体存取晶体管与浅阱组合使用变成有用的模块，以能够以细微的粒度进行动态模式切换。对于要一起切换的晶体管组或电路组，它们能布置成共用相同的浅阱。此外，一个或多个栅极连接部能够通过使用本体存取晶体管来形成，以提供与本体的连接并供应本体偏压。
如上所述，局部沟槽隔离(PTI)是将本体连接部与晶体管隔离的另一优选方式。根据图23A和23B图示的另一实施例，用于n沟道4端子晶体管的示例布局2300和横截面视图2380包括浅P阱(SPW)和局部沟槽隔离(PTI)。横截面视图2380对应于位置2310处的横截面。SPW深度能小于STI深度。PTI氧化物能防止n型源极/漏极和p型块连接部之间硅化物短路。PTI深度可以小于浅阱深度，以维持浅阱在晶体管内的连续性。PTI方式在一些实施方式中能提供防止本体连接部和源极/漏极之间由于硅化物的而产生的可能的短路的优良保护。然而，PTI在器件的制造过程中会要求一个或多个附加处理步骤。PTI深度在一些实施例中优选地大于源极/漏极结以将P+块连接部与N+源极/漏极分开，由此使N+/P+结泄漏最小。
用于源极/漏极的有源区域和用于阱连接部的有源区域的相对平面位置可以不同地布置，以形成如图24A、24B和24C 中的示例所示的具有PTI的4端子晶体管2400的变体。横截面视图2480和2490分别对应于位置2410和2412。如所示，浅P阱通过STI隔离。
尽管以上示例图示了设置有用于施加本体偏置电压的本体连接部的4端子晶体管，但是存在可以不需要用于本体偏压的第四端子的情况。例如，当CMOS晶体管在公共的N阱上具有浅P阱和N阱时，在N阱上具有浅N阱的p沟道晶体管将总是具有公共的N阱。在这种实施方式中，可以不需要设置连接到本体的单独的第四端子。因此，这里图示了3端子晶体管的若干示例，并且这些示例将用作模块以形成具有本体隔离模块的晶体管组。在另一情况下，晶体管可以在其中所述晶体管意在以本体浮置进行操作的互补阱上具有浅阱。在此实施中，不需要使用第四端子。
对于3端子结构2500的一个示例，如图25A、25B和25C所示，局部互连部将栅极和本体连接以将端子的数目从四个减少为三个。横截面视图2580和2590分别对应于位置2510和2512。在2580中，局部互连部(LI)接触部2551用来将本体接触部连接到延伸的栅极。在该示例中，使用金属接触部在延伸的有源区域的上方进行栅极到本体的接触。在SRAM单元中使用的矩形接触部还可以用来将栅极连接到本体。
在另一实施例中，3端子动态多模式晶体管通过在多晶硅的下方使用本体接触部而形成。使用GA(栅极到有源层)接触掩模而移除栅极下方的氧化物。在栅极电介质移除区域上方，可以进行多晶硅栅极接触(PGC)注入，其具有与SPW相同的极性。如图26A、26B和26C的结构2600所示，使用PGC 2650将本体连接到栅极。横截面视图2680和2690对应于位置2612和2614。该局部方案可以具有若干潜在的优点，包括使栅极接触与本体自对准的能力和/或进行自对准GC(栅极接触)注入的能力。由于GC注入能具有与SPW(P+掺杂)相同的极性，因此在一些实施例中，在有源区域中没有弯曲，这是友好制造的设计(DFM)。使用PGC进行连接可以对本体造成更高的接触电阻。然而，对于一些实施例中的静态模式控制，接触电阻不是关键的。因而，当需要静态控制时，可以使用PGC。
可选地，如图27A-C所示，类似于3端子单个栅极晶体管2700，本体接触能在栅极延伸的下方延伸的有源区域中进行。横截面视图2780和2790对应于位置2712和2714。最小有源区域临界尺寸(CD)可以用于延伸的有源部分。延伸的有源区域边缘能够位于栅极的下方有源区域的间隔器边缘之间。栅极下方的氧化物可以使用GA接触掩模而移除。在栅极已经移除的区域的上方，可以进行与SPW具有相同极性的GC注入，并且然后可以使用本体来将本体连接到栅极。在一些实施方式中，该方式能提供类似的优点，包括使用与本体的自对准栅极接触或自对准GC注入的能力，这是因为GC注入具有与SPW相同的极性(P+掺杂)。
尽管如图27A-C中的示例所示用于栅极和阱连接部的接触部能沿着多晶硅位于不同位置处，它们能如图28A-C中的结构2800所示以相同的位置取向。横截面视图2880和2890分别对应于位置2812和2814。
在另一实施例中，布局将允许可编程的4端子/3端子晶体管。如图29A-C的结构2900所示，栅极和本体可以不连接或者使用金属区域2950连接，从而分别得到4端子或3端子。横截面视图2980和2990分别对应于位置2912和2914。结果，金属区域连接有助于可编程的4端子/3端子晶体管布局。
本文已经描述了各种晶体管，并且在各种实施例和示例中描述的不同结构能用在不同的组合和子结构中以形成有用的系统，其在许多情况下相对于传统的系统具有改进的性能。这些晶体管结构还可以用作用于形成分成多个模块的晶体管组并具有用于动态模式切换的各个本体偏压连接的模块。一些示例在下面描述。
根据本文所述的一些实施例配置的晶体管的一个优选优点是动态模式切换的能力。这能通过施加受控制的本体偏置电压来设定或调节可变操作电压来进行。图30图示了能使用4端子晶体管进行动态模式切换的电路3000的一个示例，其中，示出了各种偏置电压和操作电压。电路模块a1-a4分别对应于标准模式、低泄漏模式以及两个加强模式。每个电路模块使用一对4端子晶体管、p沟道4端子晶体管3010和n沟道4端子晶体管3020，其中，4端子指定为S(源极)、D(漏极)、G(栅极)和B(本体)。在模块a1中，具有本体连接部的4端子晶体管用作传统晶体管。用于n沟道器件(所示的下晶体管)的本体连接到源极电压VSS。用于p沟道器件(所示的上晶体管)的本体连接到操作电压VDD。在模块a2中，当器件未被激活使用时，器件被反向偏置以实现低泄漏。反向偏置能够通过将用于n沟道器件的本体连接到用于n沟道的反向偏压VBBN(其低于VSS)、并且将用于p沟道器件的本体连接到用于p沟道的反向偏压VBBP(其高于VDD)来实现。如果期望更高的性能，则如模块a3和a4所示能够将器件置于正向偏压条件中。在a3(i)中，p沟道本体和n沟道分别连接到专用正向偏置电压VFBP和VFBN，其中，VFBP小于VDD并且VFBN高于VSS。可选地，能够通过消除正向偏置电压所要求的附加供应，使源极和漏极用于正向偏压以节省系统成本。如a3(ii)所示，p沟道的本体连接到VSS，并且用于n沟道器件的本体连接到VDD。除了高操作电压VDDH被连接以外，a4(i)和a4(ii)中的电路类似于a3(i)和a3(ii)中的电路。
如图31所示，还有在动态切换环境中使用4端子器件的若干其他变体。在图31中，电路模块a1图示4端子器件的本体未被连接以形成本体浮置的情况。存在两个形式的图31所图示的浮置本体3100，其中子模块a1(i)使用VDD作为操作电压，而子模块a1(ii)使用VDDH作为操作电压。这将输送中等的性能。在电路模块a2中，p沟道和n沟道器件的本体和漏极都连接在一起以实现加强模式。相同动态模式切换特征根据本文所描述的一个实施例能延伸到具有更多晶体管的大规模电路。
图32A图示了使用简化壳体的动态模式切换的实施方式。图32A示出了电路3200，其中，两个电路模块3220和3230具有隔离的本体，使得能够施加独立的本体偏压。用于电路模块3220的本体偏压能经由本体接触部3225施加，同时用于电路模块3230的本体偏压能经由本体连接部3235施加。没有示出类似于图30所示的用于其他电压的电源架。然而，本领域的技术人员将容易理解用于图32中的系统的电源架的实施方式。用于这种电路模块的示例横截面3250在图32B中示出，其与电路模块3220和3230相对应地描述在N阱3264上具有浅P阱3260和3261的n沟道器件。浅P阱3260和3261通过S TI 3263在两个电路模块之间隔离以形成用于两个电路模块的单独的浅阱。两个浅P阱3260和3261由于p-n结效应而没有被位于P衬底3266上方的下方N阱3264连接。本体存取晶体管用来形成连接部，并还将连接部与共用SPW阱的有源晶体管隔离。p型接触区域3210用于本体接触部以提供与浅P阱的连接。图32B中的示例图示了浅沟道STI 3262与本体连接部一起使用以形成用于动态模式切换的隔离多模式模块。尽管该示例针对n沟道器件而图示，但是它能容易地应用到p沟道器件。
此外，它还能延伸到图33A中的示例所示的器件3300，其在结构3310中具有p沟道和n沟道器件。图33B表示CMOS器件具有带有各个本体接触部3325、3335和3345的两个浅P阱3260、3261以及浅N阱3360的情况。这些浅阱全部都在N阱3264上。示出了三个电路模块：电路模块3320和电路模块3330是n沟道器件，并且电路模块3340是p沟道器件。每个电路模块能共用相同的N阱3264。由于p-n结效应，用于电路模块3320和3330的浅P阱在一些实施方式中总是与p沟道器件隔离。可以有一个以上的p沟道电路模块。然而，由于浅N阱总是连接到下方的N阱，因此每个p沟道器件能具有相同的本体偏压。因而，在一些应用中，诸如用于p沟道器件的3360等浅N阱不能与其他浅N阱器件共用公共的N阱。在这样的应用中，当使用公共阱时，N阱器件不能分成隔离的浅阱。因而，从动态功率模式切换观点来看，不需要形成用于p沟道器件的各个电路模块。在一些实施例中，在单个N阱的情况下，仅n沟道器件可以经由本体偏压而单独地受控制。当下面的晶体管配置有本文所描述的高本体效应晶体管时，本体的使用能变成促进动态模式切换的有效方式。对于p沟道器件，N阱中的浅N阱是可选的。
下面的附图图示了可以使用多个方法和结构形成的很多的电路示例，其能用作根据本文所讨论的实施例的用于集成电路的模块。将从使用了当前在工业中使用的一些模块处理和结构的示例开始讨论。后述附图将图示使用了极大地改进传统方式的模块结构和工艺的示例。
图34Ai和34Aii示出了配置有不同的常用电路部件的电路的示例，该电路示例将在后述附图中用来图示动态模式切换的实施方式。在图34Ai和Aii中，示出了组合电路3410，其具有NAND门NAND23402、逆变器INV 3403(逆变器)和本体连接部TAP 3406。这些有用的结构可以根据本文所描述的各种实施例来使用，以提供具有新的和增强特征的更好构造和有用的电路。
在图34B中，布局3420示出了使用虚拟多晶硅(dummy poly)3428实施晶体管组以将连接部3427和3429形成到各个阱中的传统方式。本体连接部提供了与所有器件共用的阱或衬底的连接。图34B示出了延伸到阱中的本体连接部。布局的下部示出了在N阱上具有浅P阱的n沟道中实施的器件的这部分。浅P阱通过STI与相邻的器件隔离，这是因为浅P阱的深度小于S TI深度。布局的上部示出了在P阱上具有浅N阱的p沟道中实施的器件的这部分。再次，浅N阱通过STI与相邻器件隔离。由于使用了两个单独的阱(P阱和N阱)和各个浅阱，全互补器件允许对n沟道器件以及p沟道器件的单独的各个动态控制。在包括NAND门NAND23422、逆变器INV 3424和TAP 3426的图34B中，器件的上部和下部具有各自的本体连接部3427和3429。布局的下部示出了在P阱上具有浅P阱的n沟道中实施的器件的这部分。布局的上部示出了在N阱上具有浅N阱的p沟道中实施的器件的这部分。除了单个本体连接部3437和3439基于新颖的本体存取晶体管3438而实施之外，包括NAND门NAND23422、逆变器INV 3424和本体存取晶体管TAP 3426的图34C类似于图34B。这些新颖本体存取晶体管提供允许对晶体管本体进行存取的新颖配置。与传统器件设计不同，这些结构对器件和电路提供有意义的操作能力。
图34D图示了包括NAND门NAND23422、逆变器INV 3424和本体存取晶体管TAP 3446的电路布局3440的示例，其使用本体存取晶体管3450以形成通过STI分开的两个本体连接部3437或3439，以提供与各个阱的连接。对于图34D，本体存取多晶硅用来实施与本体的连接。具有两个单独的本体连接部的本体存取晶体管通过STI隔离；STI的左侧和右侧具有隔离的浅阱以允许各个本体偏压连接到左侧和右侧。图34Ei、34Eii和34Eiii分别示出了与位置3482和3484对应的横截面视图3490和3495。在横截面视图3490中，n沟道晶体管(例如，3460)在通过STI3464和3465在两侧隔离的浅P阱3462上。浅P阱3462在N阱3466上，并且N阱在P衬底3468上。本体连接部3439连接到浅P阱3462。器件3440的上部包括在浅N阱3472上通过STI 3474和STI 3475隔离的p沟道晶体管(例如，3470)。浅N阱3472在P阱3476上，P阱3476在相同的P衬底3468上。本体连接部3437提供与浅N阱3472的连接。器件3440图示了具有全互补多晶体管的实施例的示例，该多晶体管具有带有用于动态模式控制的单独的本体连接部(3439和3437)的隔离浅阱(3462和3472)。
尽管图34D示出了基于配置有DDC的晶体管的动态模式切换实施方式，但是该动态模式切换还能应用到具有老式器件和新的器件的混合环境中。图35A、35B和35C图示了对于由NAND门NAND23502、INV 3504和TAP 3506组成的相同电路使用混合老式器件和新的器件的实施方式示例，该示例包括STI 3524和3534以将浅阱分开。再次，使用N阱和P阱两者。然而，NAND2和TAP两者使用其中浅阱在相同掺杂类型的阱上的老式方式来实施。NAND23502和TAP 3506或者在N阱上或者P阱上总本体存取晶体管用来形成单独的本体连接部3712和3714的图34D。图37A-C还示出与沿着位置3716和3718的布局对应的横截面视图3740和3760。电路3700的下部与在由STI 3743和3745隔离的P阱3744上的n沟道器件相关联。因而，它能允许在SOI上形成多个隔离的P阱，使得本体偏压能独立地施加到各个电路模块。电路3700的上部与在由STI 3747和3749隔离的N阱3764上的p沟道器件相关联。因而，它能允许在SOI上形成多个隔离的N阱，使得本体偏压能独立地施加到各个电路模块。P阱3744和N阱3764两者在埋置氧化物(BOX)3748上。根据本文所描述的各种实施例，该构造促进单独地偏置晶体管组或相关可切换器件的能力。
静态随机存取存储器广泛地用在诸如中央处理单元(CPU)、微处理器/微控制器、数字信号处理器(DSP)、场可编程门阵列(FPGA)和其他器件等的各种数字处理器中或者与之相关地使用。存在在工业中广泛使用的若干个器件结构。在它们当中，6T-SRAM(6-晶体管SRAM)单元是最经常使用的，这是因为它能使用通用CMOS工艺来实施。因此，它能容易地嵌入到任何数宁处理器中。利用以上讨论的新颖结构，改进的SRAM能配置有更好的性能和减小的电路面积。通过实施新颖的本体连接部、本体存取晶体管和/或新颖的DDC结构，能使用公知的处理设备和设施来生产显著改进的SRAM。此外，可以使用新颖DDC构造的晶体管以及与新颖DDC构造的晶体管组合的其他类型的晶体管来形成这些SRAM电路实施例中的一些。此外，本文的一些实施例可以在没有DDC配置晶体管的情况下构造，但仍然受益于改进SRAM性能和特征。
在一个实施例中，基本6T-SRAM单元包括存取一位数据并使用两个通门(PG)晶体管以控制位线和反相位线的两个上拉(PU)晶体管和两个下拉(PD)晶体管。其示例结构3800在图38中示出。通门晶体管切换能通过字线控制，允许具有低操作功耗以及低泄漏电流的SRAM设计。在图38中的6T SRAM的示例中，PU晶体管使用p沟道4端子晶体管3010来实施，而其他的使用n沟道4端子晶体管3020来实施。图38还示出了用于6T SRAM的各种信号和电源，包括字线(WL)、位线(BL)、位线否定(BLN)、VSS和VDD。图38还示出了能设置与用于n沟道晶体管的本体(浅P阱，SPW)和用于p沟道晶体管的本体(N阱，NW)的连接。
存储器存取能消耗电子系统中很大量的电力。在技术领域中已经努力开发用于在存储器存取期间以及在数据保持期间降低功耗的实施方式和系统。SRAM通常用在用于程序以及数据存储的计算机系统中。在程序执行或数据存取期间，存储器的一部分可以活跃地存取，而其他部分可以不工作。如果用于SRAM的操作模式以细微的粒度动态地切换，则是有益的。在一个实施中，每个单元的本体可以在结构上隔离，使得单元的偏压能单独地受控制。在实践中，通过连接用于排的源极电压，一排单元可以一起受到控制。除了上述基于VSS的6T SRAM模式切换控制以及本体连接部和本体存取晶体管技术之外，这个形成多模式使能的SRAM的另一个方式。该方式例如通过使用本体存取晶体管技术中断用于单元模块的浅阱扩散而在SRAM中实施。能经由本体连接部对SRAM单元的模块选择性地施加期期望的本体偏压，以确定期望的操作模式。
为了形成动态多模式SRAM阵列，提供使用部件模块的实施例示例。这些模块包括各种4端子、3端子和可编程3/4端子晶体管。这些模块连同各种本体连接结构一起可以组合来构建更有效地操作的改进SRAM电路。例如，本体存取晶体管能通过将S TI上的多晶硅转换成晶体管、同时将本体连接部作为源极/漏极对当中的一者而形成。本体存取单元能添加到周围区域以隔离SRAM阵列的浅阱，使得本体偏压能单独地施加到SRAM阵列。6T SRAM实施方式和相关联的本体存取晶体管的示例连同将SRAM单元和本体存取单元连接以形成动态多模式SRAM阵列的工艺描述如下。
图39图示了用于图38的6T SRAM的布局示例。6T SRAM单元包含6个晶体管，其中PG表示通门晶体管的位置，PD表示下拉晶体管的位置，并且PU表示上拉晶体管的位置。PD和PG晶体管是n沟道晶体管，并且形成在N+注入区域3910中，并且PU晶体管是形成在P+注入区域3920中的p沟道晶体管。n沟道晶体管形成在浅P阱3940上，而p沟道晶体管形成在N阱3950上。在该实施例的实施方式中，在N阱3950中使用浅N阱是可选的。信号线和电源线在图38和其他附图中示出。
用于SRAM单元结构3900的一个优选布局的横截面在图40Ai、40Aii和40Aiii中示出。横截面视图4010对应于PG晶体管和PD晶体管所在的线4015。附加PG和PD晶体管朝着SRAM单元的另一端定位，并具有类似的横截面视图。横截面视图4010还示出晶体管在N阱4040上具有浅P阱3940。N阱在P型衬底4050上。横截面视图4020对应于PU晶体管所在的线4025。横截面示出PU晶体管在N阱4040上具有浅N阱3950。用于p沟道晶体管的浅N阱3950在具有相同类型的掺杂剂的阱(N阱)上。因而，浅N阱和N阱可以导电地连接。在N阱中的浅N阱是可选的。然而，对于n沟道器件，浅P阱3940可以与在其下方的N阱4040隔离。与图39对应的6T SRAM单元的3D视图在图40B中示出，其中阱结构和晶体管类型被标示。
图41A图示了一个优选阱结构的俯视图的示例(N阱由于其延伸通过整个单元区域而未示出)。对于图39的6T SRAM布局，浅P阱在y方向上从一端延伸到一端，其中x和y表示表征6T SRAM单元的相对方位的任意方向。图41B图示堆叠起来以形成2×2阵列的6T SRAM单元，其中y方向上的两个相邻单元中的一者在y方向上被倒装以形成该单元的镜面图像。如图41B所示，浅阱P阱3940变得在y方向上从单元到单元连续。因而，如果在y方向上连接大量的单元，所有的单元将共用相同的浅P阱。为了增加用于动态模式切换的粒度，需要使用中断浅P阱3940的连续性的结构。连接部单元用作隔离浅P阱并且提供与浅P阱的连接的目的。
图42图示了可以与本文所描述的实施例结合使用的连接部单元的布局示例。布局设计成与以下描述的SRAM单元布局匹配。连接部单元的上部和下部具有隔离的浅P阱，使得它们能单独地连接到用于本体偏压的各个供应(示出为VSPW0和VSPW1)。图43A、43B和43C图示了在虚线所表示的两个位置处的横截面视图的示例，其中附图被旋转。横截面视图4210对应于位置4215处的剂视图。左侧的浅P阱3940能与STI右侧的浅P阱3940导电隔离。该浅阱隔离能允许不同的本体偏压施加到这两个浅阱。为了对浅P阱形成接触，对本体存取晶体管源极/漏极区域使用p型注入。由于该p型源极/漏极区域具有与浅P阱相同的掺杂类型，因此可以形成从p型源极/漏极(即，本体连接部)到浅P阱的导电。横截面视图4220对应于位置4225。由于本体连接部区域掺杂有与浅N阱相同的掺杂类型，因此本体连接部形成与浅N阱的连接。横截面4210和4220的阱结构分别类似于横截面4010和4020的阱结构。
图44图示了图42的连接部单元的俯视图的示例。与其中浅P阱3940从一端延伸到一端的SRAM单元不同，在上侧的用于连接部单元的浅P阱3940能在分开线4480处与下侧的那些隔离。浅N阱3950的隔离如之前那样并不是一个顾虑，因为浅N阱导电地连接到其下方的N阱区域，并且N阱延伸通过整个单元。连接部单元还提供通过SPW连接部4460与浅P阱3940的连接和通过SNW连接部4470与浅N阱3950的连接。图45图示了形成体现根据本文所描述的实施例的动态模式控制特征的2×2SRAM阵列4500的示例。SRAM阵列由2×2SRAM单元和在y边界的每侧上用以形成SPW连接部和隔离的两个连接部单元组成。再次，x-y方向是示出阵列方位的相对方向。如图45所示，在y方向上两个相邻SRAM单元具有连续的SPW。SPW在y方向上超过两个相邻单元的连续被连接部单元4200中的STI终止。因而，本体偏压VSPWn能施加到2×2SRAM阵列，而本体偏压VSPW(n-1)能施加到顶部上的相邻阵列(未完全示出)，并且本体偏压VSP(n+1)能施加到底部上的相邻阵列(未完全示出出)。图46图示了使用用于SPW隔离的连接部单元的4×4SRAM阵列4600的示例。图45和图46图示了在y方向上具有SPW连接性的SRAM单元的使用以及终止SPW的连续性的本体存取单元(也称为连接部单元)的使用。因而，能相应地形成具有期望尺寸的动态模式切换SRAM阵列。
尽管图45和图46聚焦在SPW连续性和隔离的示例，但是如上所述需要许多其他信号和供应电压以形成完整的阵列。这些信号和供应电压到SRAM阵列的连接对于本领域的技术人员是公知的，并且其细节将不在这里提供。在与图46对应的完全连接的4×4SRAM中，宁线(WL)信号能连接到每排SRAM阵列，并且位线(BL)信号能连接到每列SRAM阵列。
本体控制信号(VSPWn)能平行于宁线而行进。在SRAM阵列的操作期间，如果选择了在所选宁组中的任何宁，则所选宁组的本体偏压能被切换到正。这有助于提高读写性能。当从特定的字组读取或者写入时，子阵列中的所有其他字组能具有反向偏压(或者零偏压)的本体，以减少泄露。
在使用本体连接部/本体存取单元以促进模式切换的6T SRAM的一些使用中，浅P阱本体能用于动态地切换，同时p沟道本体(N阱)能用于静态偏压。在组中选择的任何字能够使所选的字组中所有n沟道晶体管的浅P阱本体切换。用于p沟道和n沟道的偏压能设定为零，然后根据期望的模式正向或反向地偏压。
以上所述的基于本体存取单元的动态模式切换SRAM阵列在可缩小的细微粒度控制上具有优势。然而，除了SRAM单元之外，该方式还将要求本体存取单元。存在不要求额外的本体存储单元的其他方法和系统。这些方式之一使用每排VSS，而在基于本体存取单元的方式中SRAM阵列的所有单元共用公共的VSS。如果VSS能每排单独地受控制，则可对每排施加独特的VSS以为每排形成期望本体偏压。在此情况下，本体电压可不受控制。然而，VSS能单独地被控制，以造成不同的VSS电压(本体和源极之间的电压)，并实现动态模式切换。
图47图示了用于基于每排VSS的多模式切换的6T-SRAM电路4700的一个示例。再次，SRAM单元由两个上拉(PU)晶体管和两个下拉(PD)晶体管和两个通门(PG)晶体管组成。图47图示的示例和图38的6T SRAM之间的一个区别是，在图47中使用的通门(PG)是n沟道3端子双栅极晶体管4710。3端子双栅极晶体管的布局和相应的横截面在图26和图27中示出。双栅极晶体管具有连接到本体的栅极，即，PG晶体管(即，WL)的栅极连接到单元的本体。PU和PD晶体管是与图38中的示例相同的类型。图48图示了图47的SRAM单元的布局4800的示例，其中示出了单元的边界4860。在p沟道器件用于PU晶体管的同时，使用用于浅P阱中的PG和PD晶体管的n沟道器件。该SRAM单元的阱结构非常类似于图39的结构。因而，示出了横截面视图。SPW和SNW两者在公共的N阱上，并且N阱遍及单元使用。
图49A图示了示出图48的SRAM布局的SPW和SNW的结构4900。VSS接触部4910针对此布局而被明显示出。当连接多SRAM单元时，经常使用金属区域连接接触部。图49B图示了使用图48的SRAM单元的2×2SRAM阵列4920，其中，SPW 3940没有像图45或图46的SRAM阵列那样连续地形成。图49B还图示了针对每排单独地连接VSS(VSS04921和VSS14922)。图49C图示了基于每排VSS技术的4×4SRAM阵列4930，其中，针对每排使用独特的VSS(VSS04931、VSS14932、VSS24933和VSS34934)。
在与图49C对应的4×4SRAM阵列的全部布局中，类似于基于本体存取单元技术的动态模式切换4×4SRAM阵列，可以逐排地连接字线(WL)，同时逐列地连接位线(BL)。用于每排的字线可以连接到SPW(即，各个器件的本体)。还可以逐排地连接VSS。因而，能逐排地实现单独本体偏压。每16(或32)宁线可以发生N阱本体连接部。
在图50中示出了用于6T SRAM 5000的基于VSS的模式切换的可选实施，其中3端子双栅极晶体管的外延接触部形成在PG沟道上，其中示出了单元边界5060。图51A图示了图50的SRAM布局的SPW和SNW。针对此布局明显地示出了VSS接触部。图51B图示了使用图50的SRAM单元的2×2SRAM阵列5120，其中SPW 3940没有像图45或图46的SRAM阵列那样连续地形成。图51B还在结构5110中图示了针对每排单独地连接VSS(VSS04921和VSS14922)。图51C图示了基于每排VSS技术的4×4SRAM阵列5130，其中针对每排使用独特的VSS0(VSS04931、VSS14932、VSS24933和VSS34934)。该单元和区域的特性与图48的示例相同。
根据包括VSS、n沟道偏压、字线(WL)状态、位线(BL)状态、VDD和p沟道本体偏压的若干条件确定用于单元的操作模式。VSS、n沟道偏压、宁线(WL)状态、位线(BL)状态能用于动态控制，而VDD和p沟道本体偏压能用于静态模式控制。对于SRAM阵列，对每排使用专用的VSS(VSS0、VSS2、VSS3)。类似地，连接到浅P阱以动态地控制n沟道本体偏压的WL也以每排一个WL(WL0-WL3)进行组织。BL和VDD线用与在垂直方向上连接单元。如所示，组织BL和VDD两者以每列提供一个BL和一个VDD来组织。通常的SRAM可以包括读取/写入、NOP(非操作)和深睡眠模式。下面将讨论这些模式的进一步细节。
在待机和数据保持模式(对应于深睡眠模式)中，VSS能被正偏置，以使得n沟道器件的本体反向偏置并且降低有效的VDS。该配置降低待机泄漏。例如，VSS能被设定为0.3V，并且VDD设定为不大于0.6V，使得VDS≤0.3V。在该条件下，PG和PD晶体管将被反向偏置。p沟道器件被零偏置或反向偏置，以保持PU晶体管电流1000×PD关断电流。在NOP的模式下，PG和PD n沟道器件两者具有带有反向偏压的偏压本体，并且PU p沟道器件本体以零偏压或者反向偏压而被偏置。作为示例，VDD设定为1.0V，并且VSS和BL设定为0.6V，使得VDS≤0.4V，并实现低待机电流。
在读取模式中，PG和PD n沟道器件两者能具有正向偏远。动态VDS切换可以被限制到选择的宁(或排)。对于PG器件，VGS＝VBS≤0.6V，并且VDS≤0.6V。对于PD器件，VGS＝1.0V，并且VBS≤0.6V。由于更大的PD VDS能实现有利的PD/PGβ比。PG器件宽度能与PD器件宽度相同。这能实现有利的读取静态噪音余量和低的读取单元电流。
在写入模式中，PG和PD n沟道器件两者能具有正向偏压。动态VSS切换可以被限制到选择的宁(或排)。对于PG器件，VGS＝VBS≤0.6V。尽管在以上示例中使用了浅P阱中的n沟道PG晶体管和PD晶体管以及p沟道PU晶体管，但是也能够使用浅N阱中的p沟道PG晶体管和PD晶体管以及n沟道PU晶体管，来实现相同的设计目标。
尽管每排VSS技术不要求用于浅阱隔离的本体存取，但是每个SRAM单元大于基于本体存取单元技术的SRAM。为了将单元与相邻的单元隔离以促进每排的基于VSS本体偏压的控制，不工作区域能添加到单元的周围。结果，单元高度在该示例中可以增大130nm。这对应于单元面积约增大38％。所有的晶体管沿着相同方向取向。作为设计示例，晶体管的尺寸如下：
通门(PG)：W/L＝70nm/40nm
下拉(PD)：W/L＝85nm/35nm
上拉(PU)：W/L＝65nm/35nm
此示例在45nm工艺节点中得到x*y＝0.72μm*0.475μm＝0.342μM2。
图52示出了包括根据需要使用互连部5210互连的一定数量的功能单元的系统5200。例如，在一些情况下，互连部5210提供用于所有功能单元5204-1、5204-2、5204-3至5204-n之间通信的公共路径。在其他情况下，互连部提供一组功能单元之间点到点通信，同时提供在另一组功能单元之间公共的通信路径。互连部5210因而可以以适合于满足系统设计者使用用于使用在目标系统中可用的功能单元(包括例如有线、无线广播和点到点)进行的通信的传统技术的目标的任何方式而构造。5204-n中的“n”意思是表示可以存在和系统设计者认为需要的一样多的功能单元，并且没有暗示存在最多九个的功能单元。
根据一些实施例，系统5200是具有多个独立封装部件和/或子组件的电子系统。当今这种系统的示例包括个人计算机、移动电话机、数宁音乐播放器、电子书阅读器、游戏操作台、便携式游戏系统、线缆套上箱、电视、立体设备和类似于可以从本文公开的技术所提供的功耗的增强控制而受益的电子系统的任何其他电子设备。在这样的系统中，功能单元5201、5201、5203、5204-1至5204-n是用于这种系统的典型系统部件，并且互连部5210通常使用印刷板或后连线板(未示出)设置。例如，在个人计算机的情况下，功能部件包括CPU、系统存取器和诸如硬盘驱动器或固态盘驱动器等的大容量存储器件，所有这些可以根据需要通过在母板上实施的系统互连而互连。类似地，移动电话机例如包括各种一个或多个芯片和显示面板，所有这些通常使用可以包括柔性连接器的一个或多个印刷电路板(PWB)而互连。
根据其他实施例，系统5210是系统级封装(SIP)，其中每个功能单元是集成电路，所有功能单元一起封装在单个多芯片封装中。在SIP系统中，互连部5210可以通过诸如线缆结合、引线结合、焊球或金柱凸点等的直接芯片到芯片互连，以及通过封装衬底提供的互连来设置，封装衬底可以例如包括公共的母线型互连、点对点互连、电压平面和接地平面。
根据另一实施例，系统5200是诸如系统上芯片(SOC)等的单个芯片，并且功能单元实施为公共半导体衬底或半导体上绝缘体衬底上(例如，当块CMOS和SOI结构在SOI衬底上实施时)的晶体管组(例如，电路模块或单元)。在这样的实施例中，互连部5210可以使用可用于将集成电路中的电路模块互连的任何技术来提供。
如上所述，所讨论的晶体管和集成电路技术允许在公共半导体衬底上制造和使用能独立地指定、静态地设计和/或动态地调节本体偏压和/或者操作电压的多模式晶体管。这些相同的技术还能以系统水平提供相同的益处，即使仅仅其中一个功能单元实施该技术。例如，功能单元5202可以包括动态地调节DDC晶体管的操作模式以降低功耗的逻辑(未示出)。这可以例如通过在功能单元5202上实施的数字或者模拟技术而完成。可选地，功能单元5202可以响应于来自另一功能单元(例如，功能单元5201)的外部控制信号而控制功耗。不管每个功能单元的功耗是由功能单元局部地控制、由控制器功能单元中心地控制或者以混合方式控制，能实现对功耗更多的控制。
功耗的系统水平控制是已知的，尤其在计算系统中。例如，先进构造和功率界面(ACPI)规格是操作系统进行的系统部件的电力管理的开放标准。以上所述的深度耗尽沟道、晶体管和集成电路技术通过允许系统中的每个功能单元中的个别电路模块的系统控制而补充和延伸这种电力管理方式的能力。例如，由ACPI提供的最低水平的控制是器件水平，其对应于诸如个人计算机的多部件系统的功能单元(例如，芯片或者硬盘驱动器)。通过提供对器件内的个别电路模块的功耗的粒度个别控制，许多更多的器件和系统功率状态是可行的。
系统水平电力管理在使用DDC结构的SOC系统中特别有益。如之前所述，DDC结构允许纳米级晶体管中高水平的可编程能力。因为可用的标称阈值电压VT的相对宽的范围，相对低的σVT以及DDC结构的相对高的本体系数，在电路模块上通过电路模块偏压而使用不同的实际VT和潜在地不同的实际操作电压VDD，在功率上升以在明显的操作模式下进行操作之后能配置都被制造成具有相同本征VT并以相同的操作电压VDD操作的晶体管。这种柔性允许相同的芯片被设计用在各种目标系统和操作条件下，并动态地构造用于现场的操作。这对系统特别有用，而不管有时连接到AC电源并在其他时间使用电池电源的SOC如何。
图53示出包括根据需要使用互连部5310而互连的一定数量的系统5301、5302和5303的网络5300。例如，在一些情况下，互连部5310提供用于系统5304-1至5304-n之间通信的公共路径。在其他情况下，互连部提供一组系统之间点到点的通信，同时提供另一组系统之间公共的通信路径。互连部5310因而可以以适合于满足网络设计者使用用于使用能连接到目标网络(包括例如有线、无线广播、点到点和端对端)的系统进行通信的传统技术的目标的任何方式而构造。5304-n中的“n”意思是表示可以允许和网络一样多的系统，并且没有暗示存在最多九个的功能单元。
以上所述的深度耗尽沟道、晶体管、集成电路和系统技术提供了对连接到网络的系统的高度粒度控制的能力。对网络化系统具有这种高水平控制对企业网络降低能量成本(其由待机但未使用的设备造成)方面尤其有用。不管辅助控制功耗、取决于订阅方面面开启或者关闭系统能力、选择性地将某功能单元或者其部分置于更高执行的操作模式(例如，“加强模式”)以增强性能。
图54图示使用诸如参照图52所述的系统的示例方法，不管单独地还是结合诸如参照图53所示的网络。在步骤5410系统通电之后，系统响应于通过网络提供的外部信号、由系统内的功能单元提供的中央模式控制信号或者在能进行多模式操作的每个功能单元中单独地产生的局部模式控制信号而设定使用本文所讨论的各个类型的晶体管、晶体管组和/或集成电路而形成的系统部件(例如，功能单元)的功率模式。如上所述，单个部件可以具有配置成在不同模式中操作的不同部分；例如，部件的一部分可以配置成在老式模式中操作，而相同部件的另一部分可以配置成在低功率、低泄漏模式中操作。在步骤5430，系统监视其使用以确定是否改变其功率模式。监视功能可以由一个功能单元在中央执行，可以分配给多个功能单元，每个功能单元可以基于监视特定条件进行关于模式的局部判定，或者两者都进行(例如，一个功能单元可以基于自身的标准判定应该进入睡眠模式，而不管中央监视器尚未判定将整个系统置于深睡眠中；类似地，中央监视器可以判定将整个系统置于深睡眠中，而不管为了增强性能在初始模式设定之后一个部件已经判定将自身置于加强模式中)。步骤5430重复，直到判定为系统或者功能单元的状态已经变化，使得要求新的功率模式，在此情况下，执行步骤5440。如所示，如果在步骤5440判定为要求系统功率下降，则系统在步骤5450关闭。否则，取决于要求何种状态变化，针对一个或者多个功能单元重复步骤5420。以此方式，使用本文所描述的技术的系统或者芯片的用户可以从其优点受益。
尽管已经描述并在附图中示出某些示例实施例，要理解到，这些实施例仅仅是示例性的，并不是对宽的发明限制，并且本发明不受限制于所示出和所描述的特定的构造和布置，因为本领域的技术人员可以想到各种其他修改。因而，说明书和附图视为图示性的而不是限制性的。

Claims (21)

1.一种场效应晶体管，其包括：
掺杂阱；
栅极，其布置在所述掺杂阱的上方以控制漏极和源极之间的导通；
未掺杂沟道，其具有小于5×1017原子/em3的掺杂剂浓度，所述未掺杂沟道位于所述漏极和所述源极之间并且位于所述栅极的下方；以及
屏蔽区域，其具有大于所述未掺杂沟道的掺杂剂浓度的十倍的掺杂剂浓度；以及
阈值电压调节区域，其布置在所述未掺杂沟道和所述屏蔽区域之间以修改所述场效应晶体管的所述阈值电压。
2.根据权利要求1所述的场效应晶体管，其中所述掺杂阱在所述屏蔽区域的下方没有绝缘层，所述阈值电压调节区域具有在屏蔽区域掺杂剂浓度的1/50至1/2之间的掺杂剂浓度。
3.根据权利要求1或2所述的场效应晶体管，其中所述屏蔽区域在所述漏极和所述源极之间延伸并且分别接触所述漏极和所述源极。
4.根据权利要求1或2所述的场效应晶体管，其中所述屏蔽区域不接触所述漏极和所述源极。
5.根据权利要求1-4中的任一项所述的场效应晶体管，其中所述屏蔽区域的厚度在约2.5nm到50nm之间，以设定所述栅极下方的耗尽深度。
6.根据权利要求1-5中的任一项所述的场效应晶体管，其中所述阈值电压调节区域形成为第一外延层并且所述未掺杂沟道形成为第二外延层。
7.根据权利要求1-5中的任一项所述的场效应晶体管，其中所述阈值电压调节区域和所述未掺杂沟道由单个外延层形成。
8.根据权利要求1-7中的任一项所述的场效应晶体管，其中所述未掺杂沟道的厚度小于30nm并且由硅形成。
9.根据权利要求1-8中的任一项所述的场效应晶体管，其中所述阈值电压调节区域还包括具有大于5nm且小于50nm的厚度的大致平坦的层。
10.一种用于形成场效应晶体管的工艺，其包括以下步骤：
在块硅中掺杂阱；
将掺杂剂注入到所述阱中，以形成与所掺杂的阱接触的屏蔽区域；
外延地生长阈值电压调节区域，所述阈值电压调节区域具有在屏蔽区域掺杂剂浓度的约1/50至1/2之间的掺杂剂浓度；
外延地生长未掺杂沟道，所述未掺杂沟道被维持为具有小于所述屏蔽区域的掺杂剂浓度的十分之一的退火后掺杂剂浓度；以及
在所掺杂的阱、所述屏蔽区域和所述未掺杂沟道的上方形成栅极，以控制漏极和源极之间的导通。
11.根据权利要求10所述的场效应晶体管，还包括以下步骤：在第一外延层中形成所述阈值电压调节区域，仅在掺杂剂被注入到所述阈值电压调节区域中以后生长所述未掺杂沟道，并且维持所述未掺杂沟道以使其具有小于5×1017原子/cm3的退火后掺杂剂浓度。
12.根据权利要求10或11的场效应晶体管，还包括以下步骤：
在单个外延层中形成所述未掺杂沟道和所述阈值电压调节区域。
13.一种场效应晶体管，其包括：
掺杂阱；
屏蔽区域，其布置成至少部分地在栅极的下方和所述掺杂阱的上方延伸；
源极和漏极，其具有未掺杂沟道在它们之间延伸，并且所述未掺杂沟道具有小于5×1017原子/cm3的退火后掺杂剂浓度；
阈值电压调节区域，其具有在屏蔽区域掺杂剂浓度的约1/50至1/2的掺杂剂浓度，并且布置在所述未掺杂沟道和所述屏蔽区域之间以在操作时修改所述场效应晶体管的所述阈值电压；
其中，当对所述栅极施加至少预定阈值电压时深度耗尽沟道(DDC)可形成在所述栅极和所述屏蔽区域之间，，当反转区域在所述栅极附近形成时，所述深度耗尽沟道允许所述源极和所述漏极之间的电流。
14.根据权利要求13所述的场效应晶体管，其中所述掺杂阱形成在块硅中并且在所述屏蔽区域的下方没有支撑绝缘层。
15.一种支撑多个PMOS和NMOS场效应晶体管的封装，其包括：
缺少绝缘层的在块硅中的掺杂阱；
屏蔽区域，其在至少一个PMOS和NMOS场效应晶体管对的下方延伸，其与掺杂阱接触并且布置在各个PMOS和NMOS晶体管栅极的下方；
未掺杂沟道层，其外延地生长为延伸遍及至少一个PMOS和NMOS场效应晶体管对，所述未掺杂沟道层具有小于5×1017原子/cm3的退火后掺杂剂浓度，其中各个PMOS和NMOS晶体管未掺杂沟道由所述未掺杂层形成，并且所述PMOS和NMOS晶体管通过浅沟槽隔离而彼此分开；并且
其中，所述屏蔽区域具有大于所述未掺杂层的所述退火后掺杂剂浓度的十倍的掺杂剂浓度。
16.根据权利要求15所述的封装，还包括阈值电压调节区域，所述阈值电压调节区域具有在屏蔽区域掺杂剂浓度的1/50至1/2之间的掺杂剂浓度，并且所述阈值电压调节区域布置在所述未掺杂沟道层和所述屏蔽区域之间。
17.根据权利要求16所述的封装，其中所述未掺杂沟道层形成为第一外延层并且所述阈值电压调节区域形成为第二外延层。
18.根据权利要求16所述的封装，其中所述未掺杂沟道层和所述阈值电压调节区域由单个外延层形成。
19.根据权利要求15-18中的任一项所述的封装，其中所述各个PMOS和NMOS晶体管的所述未掺杂沟道层的厚度小于30nm，并且所述屏蔽区域被注入和/或被外延生长为厚度在约2.5nm到约50nm之间。
20.根据权利要求15-18中的任一项所述的封装，其中所述屏蔽区域还包括具有大于2.5nm的厚度的大致平坦的注入层。
21.根据权利要求15-18中的任一项所述的封装，其中所述未掺杂沟道层还包括被生长为具有小于30nm的厚度的大致平坦的层。
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