CN105575877A - 半导体衬底、器件及其制造方法 - Google Patents
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Abstract
本发明提供了一种半导体衬底的制造方法，包括：提供体衬底；刻蚀衬底，以形成有源区和沟槽，有源区的表面上形成有掩膜层；继续刻蚀衬底，以在有源区下形成开口；填充沟槽及开口，以形成隔离和绝缘层。由于绝缘层的存在，明显减小了器件的漏电流和功耗，增加了器件的集成度，起到类似SOI器件的效果。
Description
技术领域
本发明涉及半导体器件领域，特别涉及一种半导体衬底、器件及其制造方法。
背景技术
随着器件尺寸的不断缩小，单位面积芯片上的器件数目越来越多，这会导致动态功耗的增加，同时，器件尺寸的不断缩小必然引起漏电流的增加，进而引起静态功耗的增加，而随着半导体器件的高度集成，MOSFET沟道长度不断缩短，一系列在MOSFET长沟道模型中可以忽略的效应变得愈发显著，甚至成为影响器件性能的主导因素，这种现象统称为短沟道效应。短沟道效应会恶化器件的电学性能，如造成栅极阈值电压下降、功耗增加以及信噪比下降等问题。
SOI衬底是在硅的下方嵌入了二氧化硅层，相对于体硅器件，SOI衬底形成的器件可以明显减小漏电流和功耗，改善短沟道效应，具有明显的性能优势。然而，SOI衬底的造价较高，并需要更大的器件面积以避免浮体效应(FloatingBodyEffect)，难以满足器件高度集成化的要求，此外，由于嵌入了二氧化硅层，其器件的散热性能受到影响。
发明内容
本发明的目的旨在至少解决上述技术缺陷之一，提供一种半导体衬底、器件及其制造方法。
一种半导体衬底的制造方法，包括：
提供体衬底；
刻蚀衬底，以形成有源区和沟槽，有源区的表面上形成有掩膜层；
继续刻蚀衬底，以在有源区下形成开口；
填充沟槽及开口，以形成隔离和绝缘层。
可选的，刻蚀衬底，以形成有源区和沟槽，有源区的表面上形成有掩膜层的步骤包括：
在衬底上形成第一掩膜层；
刻蚀衬底，以形成有源区和沟槽；
在有源区的侧壁上形成第二掩膜层的侧墙。
可选的，体衬底为体硅衬底，继续刻蚀衬底，以在有源区下形成开口的步骤包括：先进行各向同性的干法刻蚀；而后至少进行一次选择性刻蚀，选择性刻蚀的步骤包括：进行带角度的锗离子注入，并选用对锗具有高选择性的硅锗刻蚀剂进行湿法腐蚀。
可选的，湿法刻蚀的刻蚀剂为HF、H2O2、CH3COOH和H2O的混合溶液。
可选的，在填充沟槽之前，还包括步骤：去除有源区侧壁上的掩膜层；进行氧化工艺。
可选的，采用HARP、TEOS或HDP氧化物填充沟槽及开口，以形成隔离和绝缘层。
此外，本发明还提供了利用半导体衬底形成半导体器件的方法，在利用上述任一方法形成半导体衬底后，去除有源区的上表面上的掩膜层；在有源区上形成器件结构。
此外，本发明还提供了利用上述方法形成的半导体衬底，包括：
体衬底；
体衬底中的有源区；
有源区间的沟槽中的隔离；
有源区端部下、与隔离相接的绝缘层。
可选的，还包括：氧化物层，位于衬底与隔离及绝缘层之间。
此外，本发明还提供了一种半导体器件，包括上述半导体衬底，以及有源区上的器件结构。
本发明实施例提供的半导体衬底、器件及其制造方法，利用体衬底在有源区端部的下方刻蚀出开口，在进行填充后，在有源区端部的下方形成绝缘层，这样，在有源区上形成器件后，由于绝缘层的存在，明显减小了器件的漏电流和功耗，增加了器件的集成度，起到类似SOI器件的效果。而与SOI器件相比，具有更好的散热性能且避免了浮体效应的产生，且避免了SOI晶圆成本过高的限制。
附图说明
本发明上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，其中：
图1示出了根据本发明实施例的半导体器件的制造方法的流程图；
图2-图10示出了根据本发明实施例的半导体器件的各个形成阶段的示意图。
具体实施方式
下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施例的限制。
其次，本发明结合示意图进行详细描述，在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
本发明提出了一种半导体衬底的制造方法，包括步骤：提供体衬底；刻蚀衬底，以形成有源区和沟槽，有源区的表面上形成有掩膜层；继续刻蚀衬底，以在有源区下形成开口；填充沟槽和开口，以形成隔离和绝缘层。
在本发明中，利用体衬底在有源区端部的下方刻蚀出开口，在进行填充后，在有源区端部的下方形成绝缘层，这样，在有源区上形成器件后，由于绝缘层的存在，明显减小了器件的漏电流和功耗，增加了器件的集成度，起到类似SOI器件的效果。而与SOI器件相比，具有更好的散热性能且避免了浮体效应的产生，且避免了SOI晶圆成本过高的限制。
此外，本发明方法形成的器件可适用于强辐射的环境，如战略武器等，由于沟道下的绝缘层减小了辐照敏感区域面积，并可以通过背栅进行调节，释放部分辐照引起的电子空穴对，避免辐照引起的浮体效应。
为了更好的理解本发明的技术方案以及技术效果，以下将结合流程图1对具体的实施例进行详细描述。
首先，在步骤S01，提供体衬底10，参考图2所示。
在本发明中的衬底为体衬底(bulksubstrate),该体衬底为相对于SOI(SiliconOnInsulator)的衬底，即非形成在绝缘层上的衬底，例如可以为Si衬底、Ge衬底、SiGe衬底，还可以为包括其他元素半导体或化合物半导体的衬底，例如GaAs、InP或SiC等，在本实施例中，所述衬底为体硅衬底(bulksilicon/silicononnothing)。
接着，在步骤S02，刻蚀衬底10，以形成有源区21和沟槽20，有源区21的表面上形成有掩膜层11、13，参考图5所示。
在本实施例中，具体的，首先，在衬底10上淀积第一掩膜材料11，如硬掩膜材料，例如可以为氮化硅、氧化硅、氮氧化硅或他们的叠层，而后在第一硬掩膜材料11上涂抹光敏刻蚀剂(photoresist)12，如图2所示；接着，进行刻蚀，形成图案化的第一掩膜层11，并去除光敏刻蚀剂(photoresist)12，如图3所示，此时，在体衬底10中形成了沟槽20和沟槽间的有源区21，有源区21的上表面上覆盖着第一掩膜层11；而后，淀积第二掩膜材料13，该第二掩膜材料13也可以为硬掩膜材料，如图4所示；接着，进行各向异性刻蚀，例如采用RIE(反应离子刻蚀)的方法进行刻蚀，仅在有源区21的侧壁的表面上形成侧墙的第二掩膜层13，如图5所示，这样，在有源区的表面上覆盖了掩膜层，即在有源区21的上表面上覆盖了第一掩膜层11，在有源区21的侧壁上覆盖了第二掩膜层13。
而后，在步骤S03，采用各项同性刻蚀继续刻蚀衬底10，以在有源区21下形成开口22，参考图7所示。
在本实施例中，采用干法和湿法交替的混合刻蚀方法，混合刻蚀的步骤为：先采用各项同性干法刻蚀，如RIE(反应离子刻蚀)的方法，从沟槽20继续刻蚀衬底，如图6所示，干法刻蚀后，沟槽20继续加深且横向朝向有源区内腐蚀一部分，使得有源区的一部分侧壁暴露出来；而后，希望进一步向有源内横向腐蚀，本实施例中，进行选择性刻蚀的步骤：首先，进行带角度的锗离子的注入，可以采用大角度的注入，入射角度大于45°，使得有源区暴露出的侧壁部分注入更多的锗；接着，采用对锗具有高选择性的硅锗刻蚀剂进行湿法腐蚀，这样，由于有源区暴露出的侧壁部分注入了更多的锗，此时，刻蚀剂对锗具有高选择性，横向刻蚀具有更高的刻蚀选择比，利于横向的进一步刻蚀，本实施例中，可以采用HF、H2O2、CH3COOH和H2O的混合溶液为溶剂，在一个具体的实施例中，溶剂采用49％的HF、30％的H2O2、99.8％的CH3COOH和H2O，比例为:1:18:27:8，此湿法刻蚀中，横向朝向有源区内腐蚀，通过控制时间，达到所需深度和宽度的开口22，如图7所示。在一些实施例中，可以反复多次锗的注入以及湿法腐蚀的步骤，以形成所需深宽的开口。
在其他实施例中，可以根据开口深度和横向宽度的需要，选择其他合适的刻蚀方法，如单一的各项同性干法刻蚀或湿法刻蚀的方法等，选择合适的刻蚀剂和刻蚀时间进行刻蚀，以腐蚀出所需深度和宽度的开口。
接着，可以进一步的将该第二掩膜层13去除，并进行氧化工艺，如进行干氧化工艺，氧化工艺后，在暴露的半导体材料的表面上，即开口22和沟槽20的表面上形成了氧化物层14，如图8所示，该氧化物层15可以为超薄的氧化物层，厚度在该氧化物层的形成，能够消除刻蚀等工艺过程中形成的表面缺陷，使得表面平坦化。
而后，在步骤S04，填充沟槽20，以形成隔离15和绝缘层24，参考图9所示。
在本实施例中，选择横向填充能力较强的方法进行淀积，以使得开口内也进行填充，以使得填充后在有源区下形成绝缘层24，在一个具体的实施例中，可以采用HARP、TEOS或HDP氧化物进行氧化硅的淀积，并进行平坦化，从而在沟槽中形成隔离15以及在开口中形成绝缘层24，如图9所示。至此，形成了本实施例的半导体衬底，在衬底中有源区的端部形成有绝缘层。
在平坦化时，可以进一步将第一掩膜层11去除，以暴露有源区21的表面，以进行后续器件的加工。
而后，进行器件的加工，在有源区上形成器件结构30，参考图10所示。
可以按照传统的工艺来形成器件结构，本实施例中，形成了CMOS器件30，如图10所示，阱掺杂31形成在有源区的衬底10中，该掺杂可以在形成有源区之前进行，也可以在绝缘层24形成之后进行；栅极结构32的侧壁上形成了侧墙34，栅极结构31包括栅介质层和栅电极，该栅极结构31可以为高k/金属栅的结构或其他合适材料的结构；在栅极两侧的衬底中形成了源漏区36，该源漏区36位于绝缘层24之上；在源漏区36之上还形成有金属硅化物层38。之后，还可以形成器件的其他部件，如源漏接触、栅极接触和互连结构等等。
至此，利用体硅衬底形成了本发明实施例的半导体器件。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制。
此外，本发明还提供了上述方法形成的半导体衬底及器件，参考图10所示，该半导体衬底包括：体衬底10；体衬底10中的有源区21；有源区间的沟槽中的隔离15；有源区端部下、与隔离相接的绝缘层24。
优选的，还包括：氧化物层14，位于衬底10与隔离15及绝缘层24之间。
此外，还提供了包括上述半导体衬底的半导体器件，器件结构30形成在有源区上，可以为传统器件结构。
本发明的器件，在有源区下有绝缘层的存在，明显减小了器件的漏电流和功耗，增加了器件的集成度，起到类似SOI器件的效果。而与SOI器件相比，具有更好的散热性能且避免了浮体效应的产生，且避免了SOI晶圆成本过高的限制。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制。
虽然本发明已以较佳实施例披露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
Claims (10)
1.一种半导体衬底的制造方法，其特征在于，包括：
提供体衬底；
刻蚀衬底，以形成有源区和沟槽，有源区的表面上形成有掩膜层；
继续刻蚀衬底，以在有源区下形成开口；
填充沟槽及开口，以形成隔离和绝缘层。
2.根据权利要求1所述的制造方法，其特征在于，刻蚀衬底，以形成有源区和沟槽，有源区的表面上形成有掩膜层的步骤包括：
在衬底上形成第一掩膜层；
刻蚀衬底，以形成有源区和沟槽；
在有源区的侧壁上形成第二掩膜层的侧墙。
3.根据权利要求1所述的制造方法，其特征在于，体衬底为体硅衬底，继续刻蚀衬底，以在有源区下形成开口的步骤包括：先进行各向同性的干法刻蚀；而后至少进行一次选择性刻蚀，选择性刻蚀的步骤包括：进行带角度的锗离子注入，并选用对锗具有高选择性的硅锗刻蚀剂进行湿法腐蚀。
4.根据权利要求3所述的制造方法，其特征在于，湿法刻蚀的刻蚀剂为HF、H2O2、CH3COOH和H2O的混合溶液。
5.根据权利要求1所述的制造方法，其特征在于，在填充沟槽之前，还包括步骤：去除有源区侧壁上的掩膜层；进行氧化工艺。
6.根据权利要求1所述的制造方法，其特征在于，采用HARP、TEOS或HDP氧化物填充沟槽及开口，以形成隔离和绝缘层。
7.一种半导体器件的制造方法，其特征在于，包括：
利用权利要求1-6中任一项形成半导体衬底；
去除有源区的上表面上的掩膜层；
在有源区上形成器件结构。
8.一种半导体衬底，其特征在于，包括：
体衬底；
体衬底中的有源区；
有源区间的沟槽中的隔离；
有源区端部下、与隔离相接的绝缘层。
9.根据权利要求8所述的半导体衬底，其特征在于，还包括：氧化物层，位于衬底与隔离及绝缘层之间。
10.一种半导体器件，其特征在于，包括：权利要求8或9所述的半导体衬底；以及，有源区上的器件结构。
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| CN110352495A (zh) * | 2017-01-31 | 2019-10-18 | 超威半导体公司 | 采用混合晶片键合技术的全包围栅极器件架构 |
| CN110352495B (zh) * | 2017-01-31 | 2024-01-02 | 超威半导体公司 | 采用混合晶片键合技术的全包围栅极器件架构 |
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Legal Events
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| C06 | Publication | ||
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| RJ01 | Rejection of invention patent application after publication |