CN105322010A

CN105322010A - 半导体器件的制造方法

Info

Publication number: CN105322010A
Application number: CN201410339799.7A
Authority: CN
Inventors: 唐波; 许静; 闫江; 王红丽; 唐兆云; 徐烨锋; 李春龙; 陈邦明; 杨萌萌
Original assignee: Institute of Microelectronics of CAS
Current assignee: Institute of Microelectronics of CAS
Priority date: 2014-07-16
Filing date: 2014-07-16
Publication date: 2016-02-10
Anticipated expiration: 2034-07-16
Also published as: CN105322010B

Abstract

本发明提供了一种半导体器件的制造方法，包括步骤：提供衬底，所述衬底具有第一半导体层；在第一半导体层上形成图案化的第二半导体层和第三半导体层堆叠，堆叠上具有第一氧化阻挡层，堆叠两侧为隔离沟槽；从第二半导体层的端部去除部分的第二半导体层，以形成开口；在隔离沟槽的侧壁以及开口的内表面上依次形成氧化物层和第二氧化阻挡层；形成隔离结构，包括：氧化工艺，使得第一半导体层的氧化物填充部分隔离沟槽；填充工艺，以氧化物材料填满隔离沟槽；去除第一氧化阻挡层；在第三半导体层上形成器件结构，开口上为器件结构的源漏区。该方法形成了源漏区下带有空腔的器件，工艺简单且易于集成。

Description

半导体器件的制造方法

技术领域

本发明涉及半导体器件领域，特别涉及一种半导体器件的制造方法。

背景技术

随着器件尺寸的不断缩小，单位面积芯片上的器件数目越来越多，这会导致动态功耗的增加，同时，器件尺寸的不断缩小必然引起漏电流的增加，进而引起静态功耗的增加，而随着半导体器件的高度集成，MOSFET沟道长度不断缩短，一系列在MOSFET长沟道模型中可以忽略的效应变得愈发显著，甚至成为影响器件性能的主导因素，这种现象统称为短沟道效应。短沟道效应会恶化器件的电学性能，如造成栅极阈值电压下降、功耗增加以及信噪比下降等问题。

SOI衬底是在硅的下方嵌入了二氧化硅层，相对于体硅器件，SOI衬底形成的器件可以明显减小漏电流和功耗，改善短沟道效应，具有明显的性能优势。然而，SOI衬底的造价较高，并需要更大的器件面积以避免浮体效应(FloatingBodyEffect)，难以满足器件高度集成化的要求，此外，由于嵌入了二氧化硅层，其器件的散热性能受到影响。

发明内容

本发明的目的旨在至少解决上述技术缺陷之一，提供一种半导体器件的制造方法。

本发明提供了一种半导体器件的制造方法，包括：

提供衬底，所述衬底具有第一半导体层；

在第一半导体层上形成图案化的第二半导体层和第三半导体层堆叠，堆叠上具有第一氧化阻挡层，堆叠两侧为隔离沟槽；

从第二半导体层的端部去除部分的第二半导体层，以形成开口；

在隔离沟槽的侧壁以及开口的内表面上依次形成氧化物层和第二氧化阻挡层；

形成隔离结构，包括：氧化工艺，使得第一半导体层的氧化物填充部分隔离沟槽；填充工艺，以氧化物材料填满隔离沟槽；

去除第一氧化阻挡层；

在第三半导体层上形成器件结构，开口上为器件结构的源漏区。

可选的，所述衬底为体硅衬底，形成第二半导体层和第三半导体层的步骤具体为：

在衬底上外延生长Ge_xSi_1-x的第二半导体层，0<x<1；

在第二半导体层上外延生长硅的第三半导体层；

在第三半导体层上形成第一氧化阻挡层，该第一氧化阻挡层为掩膜层；

进行图案化，形成第二半导体层及第三半导体层的堆叠，堆叠两侧为隔离沟槽。

可选的，从第二半导体层的端部去除部分的第二半导体层，以形成开口的步骤具体包括：

采用湿法刻蚀，选择性去除第二半导体层，以在第二半导体层的端部形成开口。

可选的，湿法刻蚀的刻蚀剂为HF、H₂O₂、CH₃COOH和H₂O的混合液。

可选的，形成隔离结构的氧化工艺的步骤具体为：进行湿氧化工艺，使得第一半导体层的氧化物填充部分隔离沟槽。

可选的，形成隔离结构的填充工艺的步骤具体为：进行高密度等离子体氧化硅的淀积，并进行平坦化，以使得氧化硅填满隔离沟槽。

可选的，在隔离沟槽的侧壁以及开口的内表面上形成氧化物层的步骤具体为：进行干氧化工艺，以在隔离沟槽的内壁以及开口的内表面上形成氧化物层。

本发明实施例提供的半导体器件的制造方法，在形成器件的第三半导体层的源漏区域之下形成有空腔的结构，且第三半导体层的沟道区域之下为半导体层。这样的器件结构，同时具有体硅器件和SOI器件的各自优势，具有低成本、漏电小、功耗低、速度快、工艺较为简单且集成度高的特点。同时，与SOI器件相比，消除了浮体效应和自热效应，空腔处较低的介电常数，使得其可承受较高的电压。此外，空腔的内表面和隔离沟槽的侧壁上都覆盖有氧化阻挡层，使得隔离结构可以通过传统的氧化工艺形成，工艺简单且易于集成。

附图说明

本发明上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，其中：

图1-图7示出了根据本发明实施例的半导体器件的各个形成阶段的示意图；

图8示出了根据本发明实施例的半导体器件的制造方法的流程图。

具体实施方式

下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。

本发明提出了一种源漏区下具有空腔的结构的半导体器件的制造方法，并进一步在空腔及沟槽的内壁上形成氧化阻挡层，使得形成隔离结构时的工艺与现有的隔离工艺兼容，工艺简单且易于集成。

为了更好的理解本发明的技术方案以及技术效果，以下将结合流程图8对具体的实施例进行详细描述。

首先，在步骤S01，提供衬底，所述衬底具有第一半导体层10，参考图1所示。

在本发明中所述衬底为半导体衬底，优选可以为具有单一半导体材料的体衬底，例如可以为Si衬底、Ge衬底、SiGe衬底，还可以为包括其他元素半导体或化合物半导体的衬底，例如GaAs、InP或SiC等，在本实施例中，所述衬底为体硅衬底。

接着，在步骤S02，在第一半导体层10上形成图案化的第二半导体层11和第三半导体层12的堆叠，堆叠上具有第一氧化阻挡层13，堆叠两侧为隔离沟槽15，参考图2所示。

在本实施例中，第一半导体层为体硅衬底，具体的，首先，如图1所示，在衬底10上淀积第二半导体层11和第三半导体层12，可以采用外延生长的方式形成该第二半导体层11和第三半导体层12，第二半导体层11例如为外延生长的Ge_xSi_1-x，第三半导体层例如为外延生长的Si，其中，0<x<1；而后，在第三半导体层12上淀积硬掩膜13，该硬掩膜13同时为第一氧化阻挡层或至少包括一层氧化阻挡层，例如可以为氮化硅或氮化硅与氧化硅、氮氧化硅的叠层等，而后，涂抹光敏刻蚀剂(photoresist)14并进行刻蚀，形成图案化的硬掩膜13，参考图2所示；而后，将该光敏刻蚀剂14去除；而后，在该硬掩膜13的掩盖下，继续进行刻蚀，形成图案化的第二半导体层11和第三半导体层12，如图2所示，第三半导体层12的区域即为有源区的区域，其两侧的开口为隔离沟槽15，如图2所示，在该图案化步骤中，根据具体的需要，可以将衬底也刻蚀掉部分的厚度，以形成所需的隔离沟槽。

在本实施例中，采用选择性外延生长的方式形成第二半导体层，这样，可以使第一区域的器件与传统器件一致，避免由于第二半导体层的存在带来的附加应力而导致的器件迁移率的降低，提高器件的性能。

接着，在步骤S03，从第二半导体层11的端部去除部分的第二半导体层，以形成开口20，如图3所示。

在本实施例中，可以采用湿法刻蚀，选择性的去除部分的第二半导体层11，具体的，在一个优选实施例中，溶剂可以采用49％的HF、30％H₂O₂、99.8％的CH₃COOH和H₂O的混合溶液，比例为1:18:27:8，通过控制时间，去除两端部分的第二半导体体层，也即在有源区的源漏区下没有第二半导体层的支撑，为空的部分，从而形成开口20，如图3所示。

而后，在步骤S04，在隔离沟槽的侧壁以及开口的内表面上依次形成氧化物层16和第二氧化阻挡层17，如图4所示。

在本实施例中，首先，通过干氧化法来形成氧化物层16，如快速热氧化法，来形成超薄的氧化物层，厚度可以为热氧化后，在暴露的半导体材料的表面上都形成了氧化物层，即在隔离沟槽15的侧壁和底面上、开口20的内表面上都形成了氧化物层16。该氧化工艺，一方面使得刻蚀过程中在半导体层表面形成的缺陷得以修复，暴露的半导体材料的表面更平坦，另一方面也避免了后续形成的氧化阻挡层直接与第二半导体层11及第三半导体层12直接接触。

接着，形成第二氧化阻挡层17，例如为氮化硅或氮化硅的叠层等，本实施例中该第二氧化阻挡层为氮化硅，首先，可以采用低压化学气相沉积(LPCVD)的方法来淀积氮化硅的氧化阻挡层，而后，进行刻蚀，可以采用反应离子刻蚀(RIE)进行刻蚀，从而在隔离沟槽15的侧壁以及开口20内表面上形成第二氧化阻挡层17，如图4所示。

而后，在步骤S05，形成隔离结构，包括：氧化工艺，使得第一半导体层的氧化物18填充部分隔离沟槽；填充工艺，以氧化物材料19填满隔离沟槽，参考图5-6所示。

在本发明实施例中，首先，可以采用湿氧化工艺来进行氧化，由于隔离沟槽的侧壁以及开口的内表面上都由第二氧化阻挡层17覆盖，在氧化中，器件的有源区不会受到氧化，该工艺与传统的器件隔离工艺兼容，湿氧化工艺的氧化速度快，效率高，通过控制氧化时间，使得衬底的硅氧化后的氧化硅18填充部分的隔离沟槽，如图5所示。接着，可以采用高密度等离子体(HDP)的方法进行氧化物材料的淀积，例如氧化硅，而后进行平坦化，如采用化学机械研磨(CMP)的方法，研磨停止在第一氧化阻挡层17上，以使得氧化物材料19填满隔离沟槽，形成隔离结构，如图6所示。

接着，在步骤S06，去除第一氧化阻挡层13，参考图7所示。

可以采用湿法刻蚀，选择性去除第一氧化阻挡层13，暴露出有源区的第三半导体层12，参考图7所示。

最后，在第三半导体层上形成器件结构30，开口20上为器件结构的源漏区31，如图7所示。

可以按照传统的工艺来形成器件，本实施例中，形成了CMOS器件30，如图7所示，阱掺杂形成在第二半导体层11和第三半导体层12中，也可以进一步形成至第二半导体层下的部分衬底中，在第三半导体层12之上形成了栅极结构33；所述栅极结构33的侧壁上形成了侧墙34；在栅极两侧的第三半导体层中形成了源漏区31，该源漏区位于开口20之上；在源漏区31之上还形成有金属硅化物层35。之后，还可以形成器件的其他部件，如源漏接触、栅极接触和互连结构等等。

至此，形成了本发明实施例的半导体器件，以上仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制。

在本发明方法形成的半导体器件，在衬底之上形成了第二半导体层，该第二半导体层之上有用于形成器件的第三半导体层，该第二半导体仅形成在第三半导体层的沟道区域的下方，而在第二半导体层与隔离之间、源漏区域的下方形成有空腔的结构，这样，由于空腔的存在，明显减小了器件的漏电流和功耗，增加了器件的集成度。与SOI器件相比，沟道区域下方与衬底相连，具有更好的散热性能且避免了浮体效应的产生。同时，由于器件可以采用体硅为衬底，避免了SOI晶圆成本过高的限制。此外，空腔处较低的空气介电常数，使得器件可承受较高的电压。

此外，本发明的器件可适用于强辐射的环境，如战略武器等，由于沟道下并无氧化硅的绝缘层，减小了辐照敏感区域面积，并可以通过背栅进行调节，释放部分辐照引起的电子空穴对，避免辐照引起的浮体效应。

虽然本发明已以较佳实施例披露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。

Claims

1.一种半导体器件的制造方法，其特征在于，包括步骤：

提供衬底，所述衬底具有第一半导体层；

去除第一氧化阻挡层；

2.根据权利要求1所述的制造方法，其特征在于，所述衬底为体硅衬底，形成第二半导体层和第三半导体层的步骤具体为：

在衬底上外延生长Ge_xSi_1-x的第二半导体层，0<x<1；

在第二半导体层上外延生长硅的第三半导体层；

3.根据权利要求2所述的制造方法，其特征在于，从第二半导体层的端部去除部分的第二半导体层，以形成开口的步骤具体包括：

4.根据权利要求3所述的制造方法，其特征在于，湿法刻蚀的刻蚀剂为HF、H₂O₂、CH₃COOH和H₂O的混合液。

5.根据权利要求1所述的制造方法，其特征在于，形成隔离结构的氧化工艺的步骤具体为：进行湿氧化工艺，使得第一半导体层的氧化物填充部分隔离沟槽。

6.根据权利要求1或6所述的制造方法，其特征在于，形成隔离结构的填充工艺的步骤具体为：进行高密度等离子体氧化硅的淀积，并进行平坦化，以使得氧化硅填满隔离沟槽。

7.根据权利要求1所述的制造方法，其特征在于，在隔离沟槽的侧壁以及开口的内表面上形成氧化物层的步骤具体为：进行干氧化工艺，以在隔离沟槽的内壁以及开口的内表面上形成氧化物层。