KR101630387B1 - 벌크 기판 상에 형성된 이중 게이트 및 삼중 게이트 트랜지스터와 이 트랜지스터를 형성하는 방법 - Google Patents

벌크 기판 상에 형성된 이중 게이트 및 삼중 게이트 트랜지스터와 이 트랜지스터를 형성하는 방법 Download PDF

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Abstract

FinFET들 및 삼중 게이트 트랜지스터들과 같은 3차원 트랜지스터 구조들이 개선된 마스킹 방식을 기반으로 하여 형성될 수 있고, 그럼으로써 벌크 반도체 물지 내에 자기-정렬 방식으로 드레인 및 소스 구역들(211D, 211S), 핀들(210), 및 격리 구조들(208A)을 형성할 수 있다. 기본적인 핀 구조들(210)을 정의한 이후, 평면 트랜지스터 구성을 매우 효과적으로 제조하는 기술이 사용될 수 있고, 그럼으로써 삼차원 트랜지스터 구성의 전체 성능이 훨씬 더 개선될 수 있다.

Description

벌크 기판 상에 형성된 이중 게이트 및 삼중 게이트 트랜지스터와 이 트랜지스터를 형성하는 방법{DOUBLE GATE AND TRI-GATE TRANSISTOR FORMED ON A BULK SUBSTRATE AND METHOD FOR FORMING THE TRANSISTOR}
일반적으로, 본 개시내용은 이중 게이트(FinFET) 혹은 삼중 게이트 아키텍처를 갖는 스케일링도가 높은 트랜지스터 소자들을 포함하는 매우 정교한 집적 회로의 제조에 관한 것이다.
CPU들, 저장 디바이스들, ASIC(Application Specific Integrated Circuit)들, 등과 같은 진보된 집적 회로의 제조를 위해서는 특정된 회로 레이아웃에 따라 소정의 칩 영역 상에 다수의 회로 소자들을 형성할 필요가 있고, 여기서 전계 효과 트랜지스터들은 이 집적 회로들의 성능을 실질적으로 결정하는 하나의 중요한 타입의 회로 소자들을 나타낸다. 일반적으로, 복수의 프로세스 기술들이 현재 실시되고 있고, 여기서 전계 효과 트랜지스터들을 포함하는 많은 타입의 복합 회로에 있어서, MOS 기술은, 동작 속도 및/또는 전력 소비 및/또는 비용 효율 면에서의 그 월등한 특성으로 인해 현재 가장 유망한 방법들 중 하나이다. 예를 들어, MOS 기술을 사용하는 복합 집적 회로의 제조 동안, 수백만 개의 트랜지스터들, 예를 들어 N-채널 트랜지스터들 및/또는 P-채널 트랜지스터들이 결정성 반도체 층을 포함하는 기판 상에 형성된다. N-채널 트랜지스터인지 혹은 P-채널 트랜지스터인지 여부에 상관없이, 전계 효과 트랜지스터는 전형적으로 소위 PN 접합을 포함하는바, 이 PN 접합은 드레인 및 소스 영역들로 언급되는 고농도로 도핑된 영역과 이 고농도로 도핑된 영역들에 인접하여 배치되면 아울러 채널 영역으로 언급되는 저농도로 도핑되거나 도핑되지 않은 영역과의 계면에 의해 형성된다. 전계 효과 트랜지스터에서, 채널 영역의 전도도, 즉 전도성 채널의 구동 전류 능력은 채널 영역에 인접하여 형성됨과 아울러 얇은 절연층에 의해 이로부터 분리되는 게이트 전극에 의해 제어된다. 게이트 전극에 적절한 제어 전압의 인가로 인해 전도성 채널이 형성될 때, 채널 영역의 전도도는 도펀드 농도, 전하 캐리어의 이동도에 의존하고, 그리고 평면 트랜지스터 아키텍처의 경우에는, 채널 길이로도 언급되는 소스와 드레인 영역들 간의 거리에 의존한다.
현재, 대부분의 집적 회로들은 실리콘에 기반을 두고 있는데, 왜냐하면 실질적으로 한정되지 않는 이용가능성, 및 지난 50년 동안 축적된 실리콘 특성 및 관련 물질과 프로세스의 충분한 이해와 경험이 있기 때문이다. 따라서, 실리콘은 대량 생산용으로 설계되는 장래 회로 세대에 있어서 선택될 수 있는 물질로 남아 있을 확률이 높다. 반도체 디바이스들의 제조에 있어 실리콘이 우월적으로 중요한 한 가지 이유는, 서로 다른 영역들을 신뢰가능하게 서로 전기적으로 절연시킬 수 있는 실리콘/실리콘 다이옥사이드 계면의 뛰어난 특성 때문이다. 실리콘/실리콘 다이옥사이드 계면은 고온에서 안정적이고, 따라서 필요한 경우, 예를 들어, 계면의 전기적 특성을 희생시킴 없이 도펀트를 활성화시키고 결정 손상을 치료하기 위한 어닐링 싸이클 동안 후속의 고온 프로세스의 실행이 가능하도록 한다.
앞서 지적된 이유에 대해, 실리콘 다이옥사이드는 바람직하게는 전계 효과 트랜지스터들에서 게이트 절연 층으로서 사용되며, 이 게이트 절연 층은, 폴리실리콘 혹은 다른 금속 함유 물질들로 종종 구성되는 게이트 전극을 실리콘 채널 영역으로부터 분리시킨다. 전계 효과 트랜지스터의 디바이스 성능을 꾸준히 개선시킴에 있어, 스위칭 속도 및 구동 전류 능력을 개선하기 위해 채널 영역의 길이는 계속적으로 감소되고 있다. 트랜지스터 성능은 게이트 전극에 공급되는 전압에 의해 제어되기 때문에(이 전압은 소정의 공급 전압에 대해 원하는 구동 전류를 제공하도록 채널 영역의 표면을 충분히 높은 전하 밀도로 전환시킴), 게이트 전극과, 채널 영역과, 그리고 이들 사이에 배치되는 실리콘 다이옥사이드에 의해 형성되는 커패시터에 의해 제공되는 어느 정도의 용량성 커플링이 유지돼야만 한다. 평면 트랜지스터 구성에 있어 채널 길이를 증가시키기 위해서는 트랜지스터 동작 동안 소위 단채널 동작을 피하기 위해 용량성 커플링을 증가시킬 필요가 있음이 판명되었다. 이 단채널 동작은 누설 전류 증가를 일으킬 수 있고, 임계 전압이 채널 길이에 종속되도록 할 수 있다. 상대적으로 낮은 공급 전압을 갖고 이에 따라 임계 전압이 감소된 과감하게 스케일링된 트랜지스터 디바이스는 누설 전류가 지수적으로 증가할 수 있고, 게이트 전극 대 채널 영역의 용량성 커플링이 또한 강화될 것을 요구한다. 따라서, 실리콘 다이옥사이드 층의 두께는 게이트와 채널 영역 간의 원하는 커패시턴스를 제공하기 위해 대응하여 감소돼야만 한다. 예를 들어, 대략 0.08 ㎛의 채널 길이는 대략 1.2 nm만큼 얇은 실리콘 다이옥사이드로 만들어진 게이트 절연체를 요구할 수 있다. 일반적으로, 극히 짧은 채널을 가진 고속 트랜지스터 소자들이 바람직하게는 고속 애플리케이션을 위해 사용될 수 있고, 반면에 더 긴 채널을 가진 트랜지스터 소자가 덜 중요한 애플리케이션, 예를 들어, 저장 트랜지스터 소자들을 위해 사용될 수 있지만, 극도로 얇은 실리콘 다이옥사이드 게이트 절연 층을 통과하는 전하 캐리어들의 다이렉트 터닐링(direct tunneling)에 의해 야기되는 상대적으로 높은 누설 전류는, 1-2 nm 범위의 옥사이드 두께에 대해, 구동 전류 성능에 대한 요건과 호환가능하지 않는 값에 도달할 수 있다.
따라서, 게이트 절연 층들에 대한 물질로서 실리콘 다이옥사이드를 교체하는 것이 고려된다(특히, 극히 얇은 실리콘 다이옥사이드 게이트 층들에 대해서). 가능한 대안적 물질들로는 매우 큰 유전율(permittivity)을 나타내는 물질이 있으며, 유전율이 큰 물질을 사용함으로써, 이에 대응하여 형성되는 게이트 절연 층의 물리적으로 큰 두께가, 극히 얇은 실리콘 다이옥사이드 층에 의해 획득될 수 있는 용량성 커플링을 제공한다. 통상적으로, 실리콘 다이옥사이드로 특정 용량성 커플링을 달성하기 위해 요구되는 두께는 커패시턴스 등가 두께(Capacitance Equivalent Thickness, CET)로 언급된다.
따라서, 실리콘 다이옥사이드를 유전율이 높은 물질, 예를 들어, k가 대략 25인 탄탈륨 옥사이드(tantalum oxide)(Ta2O5), k가 대략 150인 스트롬튬 티타늄 옥사이드(strontium titanium oxide)(SrTiO3), 하프늄 옥사이드(hafnium oxide)(HfO2), HfSiO, 지르코늄 옥사이드(zirconium oxide)(ZrO2) 등으로 대체시키는 것이 제안되어 오고 있다.
추가적 디바이스 스케일링을 고려하면, 앞서 특정된 방법에 근거하여 정교한 평면 트랜지스터 아키텍처의 성능 및 제어가능도에 있어 상당한 이점이 획득될 수 있지만, 원하는 채널 폭을 획득하는 동시에 채널 영역을 통해 흐르는 전류 흐름의 양호한 제어가능도를 유지시키기 위하여 "3차원" 아키텍처가 제공될 수 있는 새로운 트랜지스터 구성이 제안되어 오고 있다. 이러한 목적으로, 소위 FinFET가 제안되고 있으며, 이 FinFET에서 실리콘으로 된 얇은 슬리버(sliver) 혹은 핀(fin)이 실리콘-온-절연체(Silicon-On-Insulator, SOI) 기판의 얇은 활성 층에 형성될 수 있고, 여기서 양쪽 측벽들 상에 게이트 유전체 물질 및 게이트 전극 물질이 제공될 수 있고, 그럼으로써 이중 게이트 트랜지스터가 실현될 수 있으며, 그 채널 영역은 완전히 공핍될 수 있다. 전형적으로, 정교한 애플리케이션에 있어, 실리콘 핀의 폭은 약 10 nm이고, 그 높이는 약 30 nm이다. 기본적인 이중 게이트 트랜지스터 아키텍처의 수정된 버전으로서, 게이트 유전체 물질 및 게이트 전극이 또한 핀의 상부 표면 상에 형성될 수도 있어, 삼중 게이트 트랜지스터 아키텍처가 실현될 수 있다. 도 1a 및 1b를 참조하여, 종래의 FinFET의 기본적인 구성 및 종래 제조 기술과 관련된 특징들이 보다 상세히 설명될 수 있다.
도 1a는 종래의 이중 게이트 혹은 핀 전계 효과 트랜지스터(FinFET)(150)를 포함하는 반도체 디바이스(100)의 사시도를 도식적으로 나타낸다. 도시된 바와 같이, 디바이스(100)는 기판(101), 예를 들어 실리콘 기판을 포함할 수 있고, 그 위에는 매립된 절연 층(102)이 형성되는바, 예를 들어 실리콘 다이옥사이드 물질의 형태로 형성될 수 있다. 더욱이, 도 1a에서, 매립된 옥사이드 층(102) 상에 형성되는 실리콘 층(미도시)의 잔존 부분을 나타내는 핀(110)이 예시되며, 그럼으로써 SOI 구성이 정의된다. 핀(110)은 드레인 및 소스 영역들(111)의 부분을 포함할 수 있고, 그리고 채널 영역(미도시)을 또한 포함할 수 있으며, 이 채널 영역은 게이트 전극 구조(120A, 120B)에 의해 덮여있을 수 있고, 이 전극 구조는 핀(100)의 각각의 측벽들(110A, 110B) 상에 형성될 수 있으며 아울러 다결정성 실리콘과 같은 전극 물질과 결합된 실리콘 다이옥사이드와 같은 적절한 게이트 유전체 물질을 포함할 수 있다. 핀(110)의 상부 표면이 캡 층(112)에 의해 덮여 있을 수 있고, 이 캡 층(112)은 실리콘 나이트라이드 등으로 구성될 수 있다. 도시된 바와 같이, 게이트 전극 구조(120A, 120B) 양쪽 모두는 캡 층(112) 상에 형성되는 전극 물질에 의해 결합될 수 있다. 핀(110)은 전체 디바이스 요건에 대응하는 높이(110H), 폭(110W), 및 길이(110L)를 가질 수 있고, 여기서 핀(110) 내의 유효 채널 길이는, 핀(110)에 의해 정의되는 길이 방향을 따르는 게이트 전극 구조(120A, 120B)의 연장에 의해 실질적으로 결정될 수 있다.
전형적으로, FinFET(150)를 포함하는 반도체 디바이스(100)는 매립된 절연 층(102) 상에 형성된 활성 실리콘 층을 패터닝하고, 이후 적절하게 설계된 제조 프로세스를 수행하여 게이트 전극 구조(120A, 120B)를 형성하고, 드레인 및 소스 영역들(111)과 채널 영역에 대한 적절한 도펀트 프로파일들을 정의하며, 이후 적절한 콘택 층을 형성함으로써, 형성된다.
동작하는 동안, 적절한 공급 전압을 인가함으로써, 그리고 게이트 전극(120A, 120B)에 적절한 제어 전압을 또한 인가함으로써, 드레인으로부터 소스로 전류 흐름이 확립될 수 있다. 결과적으로, 채널 영역, 즉 게이트 전극 구조(120A, 120B)로 둘러싸인 핀(110)의 부분은 핀(110)의 양쪽 측면으로부터 제어될 수 있고, 그럼으로써 완전히 공핍된 구성이 획득되는바, 이는 개선된 채널 제어를 제공할 것으로 예측된다.
도 1b는 디바이스(100)의 상면을 도식적으로 나타내고 있으며, 여기에는 세 개의 FET 트랜지스터들(150)이 제공되어 있다. 도시된 바와 같이, 트랜지스터들(150)의 드레인 영역들 및 소스 영역들은 에피택셜 재성장된 실리콘 물질에 의해 결합될 수 있고, 그럼으로써 드레인 면과 소스 면에 각각 실리콘 층(103)이 형성된다. 전형적으로, 드레인 면 및 소스 면에서의 실리콘 물질은 선택적 에피택셜 성장 기술에 의해 형성될 수 있고, 그럼으로써 다양한 이중 게이트 구조들(120A, 120B)의 게이트 전극 물질에 대한 원하는 오프셋을 제공하기 위해 스페이서 요소들(104)이 또한 요구될 수 있다. 반도체 층들(103)이 드레인 면과 소스 면에 제공되어 개별 트랜지스터 셀들(150)의 드레인 및 소스 영역들로서 동작하지만, 그럼에도 불구하고, 영역들(111)(도 1a 참조)과 같은 드레인 및 소스 영역들의 부분이 제공돼야만 하는바, 그 이유는 스페이서 요소들(104)이 존재하기 때문이며, 그럼으로써 적당하게 높은 직렬 저항이 생성되는데, 왜냐하면 핀들에서의 실리콘 체적의 양이 제한되기 때문이며, 매립된 옥사이드로 도펀트가 확산되기 때문이다. 결과적으로, 이러한 트랜지스터들이, 채널의 완전한 공핍으로 인해 그리고 두 개 혹은 세 개의 게이트들부터의 제어로 인해, 월등한 단채널 동작을 제공하지만, 캡 층(112)(도 1a 참조)이 없어지고 게이트 유전체 물질로 대체될 때, 구동 전류는 각각의 개별 트랜지스터(150) 내의 핀들(110)에서의 드레인 및 소스 영역들(111)의 높은 직렬 저항에 의해 제한되고, 그래서 현재 이 기술은, 벌크 구성으로 제공될 수 있음과 아울러 부분적으로 공핍된 SOI 구성으로 제공될 수 있는 표준 평면 트랜지스터 아키텍처와 경쟁할 수 없다.
본 개시내용은 앞서 확인된 문제들 중 하나 이상의 영향을 없애거나 적어도 감소시킬 수 있는 다양한 방법 및 디바이스에 관한 것이다.
다음은 본 발명의 일부 실시형태의 기본적 이해를 제공하기 위해 본 발명의 간략한 개요를 제공한다. 이 개요는 본 발명을 빠짐없이 개관하는 것이 아니다. 이것은 또한 본 발명의 핵심적이거나 중요한 요소들을 식별하려 하거나 본 발명의 범위를 규정하려는 것도 아니다. 그 유일한 목적은 이후 설명되는 보다 상세한 설명에 대한 서문으로서 간략한 형태로 어떤 개념들을 제공하려는 것이다.
일반적으로, 본 개시내용은 반도체 디바이스 및 이 반도체 디바이스를 형성하는 기술에 관한 것으로, 여기서 이중 게이트 혹은 삼중 게이트 트랜지스터가 잘 확립된 종래의 "2차원" 프로세스 기술을 사용하여 실리콘 벌크 기판 상에 형성될 수 있는바, 이는 실리콘 물질로 트랜지스터 셀들의 대응하는 핀들을 형성한 이후에 행해진다. 결과적으로, 증가된 실리콘 체적이 핀들에 제공될 수 있고, 잘 확립된 2차원 프로세스 기술이 핀들을 형성한 이후에 사용될 수 있으며, 그럼으로써 전체 직렬 저항을 감소시키는 효과적인 수단을 제공할 수 있고 동시에 훨씬 덜 비용 집약적인 기판 물질로부터 시작하여 매우 효율적인 전체 제조 흐름을 제공할 수 있다.
본 명세서에서 개시되는 일 예시적 방법은 반도체 디바이스의 반도체 층 위에 층 스택(layer stack)을 형성하는 것을 포함하고, 여기서 이 층 스택은 반도체 층 위에 형성되는 에칭 정지 층과, 그리고 이 에칭 정지 층 위에 형성되는 제 1 마스크 층을 포함한다. 본 방법은 또한 마스크 피처(mask feature)가 획득되도록 제 1 마스크 층을 패터닝하는 것 및 이 마스크 피처의 측벽들 상에 스페이서 요소를 형성하는 것을 더 포함한다. 더욱이, 이 마스크 피처는 측벽 스페이서 요소에 대해 선택적으로 제거되고, 그리고 채널 구역과 드레인 및 소스 구역들이 정의되도록 측벽 스페이서 요소의 부분을 노출시키는 제 1 개구를 갖는 제 2 마스트 층이 제공된다. 이 방법은 또한, 반도체 층 내에 핀이 형성되도록, 측벽 스페이서 요소와 제 2 마스크 층을 에칭 마스크로서 사용함으로써 반도체 층에 트렌치들을 형성하는 것을 더 포함하며, 여기서 핀은 채널 구역에 대응한다. 더욱이, 게이트 전극 구조가 적어도 핀의 측벽들 상에 형성되고, 그리고 드레인 및 소스 영역들이 드레인 및 소스 구역들에 형성되며, 여기서 드레인 및 소스 영역들은 핀에 겹합된다.
본 명세서에서 설명되는 또 다른 예시적 방법은 트랜지스터를 형성하는 것에 관한 것이다. 이 방법은 반도체 층 위에 마스크 피처를 형성하는 것을 포함하고, 여기서 이 마스크 피처는 반도체 층에 형성될 핀의 측면 치수를 정의한다. 이 방법은 추가적으로 제 1 개구 및 제 2 개구를 구비하는 마스크 층을 형성하는 것을 포함하고, 제 1 개구는 핀의 길이를 정의하고 제 2 개구는 격리 구조의 측면 크기 및 위치를 정의한다. 더욱이, 핀 및 격리 트렌치가, 마스크 층을 에칭 마스크로서 사용함으로써, 공통 에칭 프로세스로 반도체 층에 형성된다. 이 방법은 또한 핀의 제 1 측벽의 일부 상에 제 1 게이트 전극 구조를 형성하는 것과, 그리고 핀의 제 2 측벽의 부분 상에 제 2 게이트 전극 구조를 형성하는 것을 더 포함한다. 마지막으로, 이 방법은 드레인 및 소스 영역들을 반도체 층 내에, 핀의 말단 부분들에 인접하도록 하여 형성하는 것을 포함한다.
본 명세서에서 개시되는 하나의 예시적 반도체 디바이스는, 반도체 층과 이 반도체 층에 형성되는 제 1 리세스 및 제 2 리세스를 포함하고, 여기서 제 1 리세스 및 제 2 리세스는 핀을 정의하기 위한 공통 경계를 가지며, 이 핀의 높이는 반도체 층의 두께보다 더 작다. 이 반도체 디바이스는 또한 핀의 제 1 측벽 상에 형성되는 제 1 게이트 전극 구조와, 그리고 핀의 제 2 측벽 상에 형성되는 제 2 게이트 전극 구조를 포함한다. 마지막으로, 반도체 디바이스는 핀에 결합되는 드레인 및 소스 영역들을 포함한다.
본 개시내용은 첨부되는 도면과 연계하여 기술되는 다음의 설명을 참조함으로써 이해될 수 있고, 도면에서 동일한 참조 번호는 동일한 요소를 식별한다.
도 1a 및 도 1b는 SOI 기판을 기반으로 하는 종래의 FinFET 트랜지스터 셀을 포함하는 반도체 디바이스의 사시도 및 상면도를 각각 도식적으로 나타낸 것이다.
도 2a는 예시적 실시예에 따른, 벌크 기판에 형성되는 핀을 포함하는 "3차원" 트랜지스터 구성의 사시도를 도식적으로 나타낸 것이고, 여기서 드레인 및 소스 영역들과 핀은 게이트 전극 구조에 대해, 자기 정렬 프로세스 기술을 제공함으로써 공통 제조 프로세스로 형성될 수 있다.
도 2b-2i는 예시적 실시예에 따른, 벌크 반도체 층에 핀들을 형성하는 다양한 제조 단계 동안 복수의 FinFET 트랜지스터 셀들을 포함하는 반도체 디바이스의 사시도를 도식적으로 나타낸 것이다.
도 2j는 예시적 실시예에 따른, 웰 주입 프로세스를 수행하기 전의 핀들의 단면도를 도식적으로 나타낸 것이다.
도 2k 및 도 2l은 각각, 웰 주입 프로세스 이후, 사시도 및 단면도를 각각 도식적으로 나타낸 것이다.
도 2m-2o는 예시적 실시예에 따른, 자기 정렬된 게이트 전극 구조들을 형성함에 있어서의 다양한 제조 단계 동안의 반도체 디바이스의 사시도를 도식적으로 나타낸 것이다.
도 2p는 핀 방향을 따라 절단된 단면도를 도식적으로 나타낸 것이다.
도 2q는 반도체 디바이스의 상면도를 도식적으로 나타낸 것이다.
도 2r-2v는 예시적 실시예에 따른, 다양한 제조 단계 동안의 핀의 길이 방향을 따라 절단된 각각의 단면도를 도식적으로 나타낸 것이다.
도 2w는 예시적 실시예에 따른, 핀의 폭 방향을 따라 절단된 단면도를 도식적으로 나타낸 것이며, 금속 대체 게이트 및 하이-k 유전체 물질이 함께 도시되어 있다.
도 3a-3c는 또 다른 예시적 실시예에 따른, 복수의 이중 채널 트랜지스터 셀들을 포함하는 반도체 디바이스의 단면도들과 사시도들을 각각 도식적으로 각각 나타낸 것이다.
본 명세서에서 개시되는 것에 대한 다양한 수정물 및 대안적 형태가 있을 수 있고, 그 특정 실시예가 도면에서 예시적으로 도시되며, 본 명세서에서 세부적으로 설명된다. 그러나, 특정 실시예들에 관한 본 명세서의 설명이 본 발명을 개시되는 이러한 특정 형태로만 한정하려는 것이 아니고, 그 반대로, 첨부되는 특허청구범위에 의해 정의되는 바와 같이 본 발명의 사상 및 범위 내에 있는 모든 변경물, 등가물, 및 대안물을 포괄하도록 의도된 것임이 이해돼야 한다.
본 발명의 다양한 예시적 실시예들이 아래에서 설명된다. 명확한 설명을 위해, 실제 구현시의 모든 특징들이 본 명세서에서 설명되지는 않는다. 임의의 이러한 실제 구현의 개발에 있어서, 수많은 구현별 결정이, 개발자의 특정 목표, 예를 들어, 구현별로 달라지는, 시스템 관련 제약 및 비즈니스 관련 제약을 따르는 것과 같은 목표를 달성하기 위해 수행돼야만 함이 당연히 이해돼야 한다. 더욱이, 이러한 개발 노력이 복잡하고 시간 소모적이지만, 그럼에도 불구하고 본 개시내용에 의해 혜택을 갖는 통상의 기술자들이 해야만 하는 과정임을 이해해야 한다.
본 개시 내용이 이제 첨부되는 도면을 참조하여 설명될 것이다. 다양한 구조, 시스템 및 디바이스가 단지 설명 목적으로, 그리고 본 발명의 기술 분야에서 숙련된 기술을 가진 자들에게는 잘 알려진 세부적 사항들로 본 개시내용을 모호하게 하지 않도록 하기 위해, 도면에서 도식적으로 제시된다. 그럼에도 불구하고, 첨부되는 도면들은 본 개시내용의 예시적 예들을 기술하고 설명하기 위해 포함되었다. 본 명세서에서 사용되는 단어 및 어구는 관련 기술 분야에서 숙련된 자들이 이해하고 있는 해당 단어 및 어구의 의미와 일치하는 의미를 갖도록 이해되고 해석되야만 한다. 용어 혹은 어구의 특별한 정의, 즉 본 발명의 기술분야에서 숙련된 자들에 의해 이해되는 보통의 통상적 의미와 다른 정의가 본 명세서에서 해당 용어 혹은 어구의 일관된 사용에 의해 암시되도록 의도되지 않았다. 임의의 용어 혹은 어구가 특별한 의미, 즉 숙련된 기술자들이 이해하는 바와 다른 의미를 갖도록 의도되는 경우에는, 이러한 특별한 정의는 본 명세서에서 이 용어 혹은 어구에 대한 특별한 정의를 직접적으로 모호하지 않게 제공하는 정의하는 방식으로 명확하게 설명될 것이다.
일반적으로, 본 개시내용은 방법 및 반도체 디바이스에 관한 것으로, 여기서 FinFET로 언급될 수도 있는 이중 게이트 트랜지스터 혹은 삼중 게이트 트랜지스터가 벌크 기판 상에 형성될 수 있다. 즉, 트랜지스터의 채널 영역을 수용하기 위한 핀 요소가 반도체 층 내에 형성될 수 있고, 여기서 핀의 높이는 대응하는 반도체 층의 두께보다 작다. 따라서, 이러한 의미에서, 실리콘 체적과 같은 추가적인 반도체 체적이 실제 핀 요소들 아래에서 제공될 수 있는 임의의 트랜지스터 구성이, 임의의 추가적인 매립된 절연 층이 벌크 반도체 층의 "깊이"에 제공될 수 있는지 여부에 상관없이, 벌크 구성으로서 고려될 수 있다. 핀들과, 그리고 두 개 혹은 세 개의 게이트 전극 구조에 대한 기본적인 구조가 낮은 저항의 드레인 및 소스 구역들과 함께 완성된 이후(일부 예시적 실시예들에서, 이것은 자기 정렬 제조 시퀀스로 달성될 수 있음), 잘 확립된 평면 프로세스 기술이 드레인 및 소스 도펀트 프로파일을 조정하기 위해 사용될 수 있어, 예를 들어, 스트레인 유발 매커니즘 등을 적용함으로써, 채널 영역의 전체 직렬 저항을 증진시킨다. 결과적으로, 3차원 트랜지스터 구성의 장점이, 종래 FinFET들 혹은 삼중 게이트 트랜지스터의 구동 전류 제한을 크게 감소시키면서, 동시에 매우 효율적인 전체 제조 프로세스 흐름을 제공하면서 유지될 수 있다.
도 2a는 반도체 디바이스(200)의 사시도를 도식적으로 나타낸 것으로, 이 반도체 디바이스는 기판(201)을 포함할 수 있는바, 이 기판은 그 위에 반도체 층(203)을 형성하기 위한 실리콘 기판 혹은 임의의 다른 적절한 캐리어 물질일 수 있고, 이 반도체 층은, 실리콘 층을 나타낼 수 있으며, 가능하게는 게르마늄, 탄소 등과 같은 추가적인 컴포넌트들을 포함할 수 있고, 다른 경우에 임의의 다른 적절한 반도체 합성물이 사용될 수 있다. 하나의 예시적 실시예에서, 반도체 층(203)은 실리콘 기반의 물질을 나타낼 수 있고, 이는 디바이스 구역에 적어도 국부적으로 있는, 기판(201)의 실질적으로 결정성인 물질의 부분을 나타낼 수 있으며, 이 디바이스 구역에 복수의 이중 게이트 혹은 삼중 게이트 트랜지스터들(250)이 형성된다. 반도체 디바이스(200)가, 전체 요건들에 따라, 다른 디바이스 구역들에 SOI 구성을 가질 수 있음을 이해해야 한다. 예시된 바와 같이, 하나 이상의 트랜지스터들(250)이 반도체 층(203)에 형성되는 공통 드레인 영역(211D) 및 공통 소스 영역(211S)을 가질 수 있고, 여기서 드레인 및 소스 영역들(211D, 211S)은 각각의 핀들(210)에 의해 결합될 수 있으며, 핀들 각각은 트랜지스터들(250) 중 하나의 채널 영역을 나타낼 수 있다. 결과적으로, 핀들(210)이 또한 반도체 층(203)에 형성될 수 있는바, 인접하는 핀들(210) 사이에 각각의 리세스들(203R)을 제공하여 핀들(210)의 3차원 치수, 예를 들어, 그 높이, 폭, 및 길이를 정의함으로써, 형성될 수 있다. 더욱이, 리세스들(203R)은 또한, 적어도 핀들(210)의 측벽들 상에 그리고 일부 예시적 실시예에서는 또한 그 상부 표면 상에, 형성될 각각의 게이트 전극 구조들의 부분을 정의할 수 있다. 이후 더 상세히 설명되는 바와 같이, 드레인 및 소스 영역들(211D, 211S), 핀들(210), 그리고 리세스들(203R) 및 앞서의 핀들(210)에서의 각각의 전극 구조들이 각각의 격리 구조들(미도시)과 함께 자기 정렬 방식으로 제공될 수 있고, 이 격리 구조들은, 이후 더 상세히 설명되는 바와 같이, 하나 이상의 트랜지스터들(250)을 둘러쌀 수 있으며, 아울러 리세스들 내에 형성될 게이트 전극 물질에 대해 리세스들의 절연을 제공할 수 있다.
도 2b는 초기 제조 단계에서의 반도체 디바이스(200)를 도식적으로 나타낸 것이다. 예시된 바와 같이, 층 스택(204)이 반도체 층(203) 상에 형성될 수 있고, 그리고 이 반도체 층(203) 상에 형성되는 에칭 정지 층(204A)과, 그리고 이 에칭 정지 층(204A) 상에 형성되는 마스크 층(204B)으로 구성될 수 있다. 예를 들어, 에칭 정지 층(204A)은 실리콘 다이옥사이드 물질의 형태로 제공될 수 있고, 마스크 층(204B)은 실리콘으로 구성될 수 있다. 더욱이, 고려되는 기술 표준을 따르는 폭과 간격을 갖는 라인(line)형 피처들의 형태로, 레지스트 피처들(205)이 제공될 있다. 즉, 레지스트 피처들(205)에 의해 정의되는 폭 및 간격은, 대응하는 기술 표준의 임계 치수를 나타낼 수 있고, 이는 대응하는 리소그래피 기술을 기반으로 하여 일관적으로 그리고 재현가능하게 패턴닝될 수 있다.
도 2b에 도시된 바와 같은 반도체 디바이스(200)는 다음의 프로세스들을 기반으로 하여 형성될 수 있다. 반도체 층(203)을 포함하는 기판(201)이 예를 들어 실리콘 벌크 기판의 형태로 제공될 수 있고, 반면 다른 경우에 있어서, 기판(201) 및 층(203)에 대한 다른 구성이 앞서 설명된 바와 같이 사용될 수 있다. 이후, 에칭 정지 층(204A)이, 예를 들어, 잘 확립된 기술을 기반으로 하여 적절한 두께, 예를 들어, 대략 2-5 nm를 갖도록 옥사이드 층을 성장시킴으로써, 형성될 수 있다. 이후, 마스크 층(204B)이, 예를 들어 대략 60-80 nm의 두께를 갖도록, 잘 확립된 플라즈마 보조 혹은 열적으로 활성화된 증착 방식을 사용하여, 증착될 수 있다. 층 스택(204)에 실리콘 다이옥사이드 물질 및 실리콘을 사용함으로써, 반도체 층(203)에 형성될 핀들에 마스크 피처들을 제공하기 위한 적절한 하드 마스크를 형성할 때, 스택(204)을 패터닝하기 위한 잘 확립된 방식이 사용될 수 있다. 후속 프로세스 동안 원하는 에칭 정지 능력이 획득될 수 있는 한, 층 스택(204)에 대해 다른 물질들이 사용될 수 있음을 이해해야만 한다. 에칭 정지 층(204A)은, 실리콘 다이옥사이드로 구성될 때, 적절한 두께로 제공될 수 있어, 예를 들어 마스크 층(204B)에 의해 층(204A)이 캡핑(capping)될 때, 하이드로플로릭산(hydrofluoric acid)(HF)과 같은 습식 화학적 에칭 화학물질들과 접촉시, 측면 에칭을 피할 수 있다. 이러한 방식으로, 각각의 습식 화학적 에칭 프로세스 동안 각각의 피처들의 임의의 원하는 언더-에칭(under-etching)이 억제될 수 있다. 반면, 마스크 층(204B)이, 핀들(210)의 원하는 최종 폭과 동일하거나 혹은 이보다 큰 두께를 갖도록 제공될 수 있는데, 왜냐하면 이러한 핀들은, 이후 제조 단계에서 마스크 층(204B)으로부터 형성될 마스크 피처들의 측벽들 상에 컨포멀(conformal)하게 형성될 측벽 스페이서 요소들을 기반으로 하여 형성될 수 있기 때문이다. 더욱이, 층 스택(204)의 제공 이후, 레지스트 피처들(205)이 잘 확립된 리소그래피 기술을 기반으로 하여 제공될 수 있다.
도 2c는 마스크 피처들(204M)을 갖는 반도체 디바이스(200)를 도식적으로 나타내고 있으며, 마스크 피처들(204M)은 이들의 측면 치수들에 대해 레지스트 피처들(205)(도 2b)에 실질적으로 대응할 수 있고, 반면에 피처들(204M)의 높이는 마스크 층(204B)(도 2b)의 초기 두께에 의해 정의된다. 적절하게 설계된 에칭 프로세스를 기반으로 하여 피처들(204M)이 형성될 수 있고, 여기서 일부 예시적 실시예들에서, 다결정성 게이트 전극들을 패터닝하기 위한 잘 확립된 에칭 방식이, 층들(204B, 204A)이 각각 실리콘 및 실리콘 다이옥사이드로 구성될 때, 임의의 기반으로서 사용될 수 있다. 이후 레지스트 피처들(205)이 임의의 적절한 기술을 기반으로 하여 제거될 수 있다.
도 2d는 마스크 피처들(204M)의 노출된 측벽 부분들 상에 측벽 스페이서 요소들(206)이 형성된 디바이스(200)를 도식적으로 나타낸다. 예를 들어, 스페이서 요소들(206)은 실리콘 나이트라이드(silicon nitride)로 구성될 수 있고, 반면 다른 적절한 물질들(예를 들어, 실리콘 카바이드(silicon carbide), 질소 함유 실리콘 카바이드(nitrogen-containing silicon carbide) 등)이, 원하는 에칭 선택도 및 후속 프로세스들과의 호환성이 보장될 수 있는 한, 사용될 수 있다. 스페이서들(206)이 예를 들어, 열적으로 활성화된 화학적 기상 증착(Chemical Vapor Deposition, CVD) 기술에 의해 실리콘 나이트라이드 물질을 증착시킴으로써, 동시에 증착 두께를 제어함으로써 형성될 수 있고, 이 증착 두께는 스페이서 요소들(206)을 기반으로 하여 형성될 핀들의 원하는 최종 폭에 실질적으로 대응할 수 있다. 스페이서 물질의 증착 이후, 이방성 에칭 프로세스가 수행될 수 있고, 이 이방성 에칭 프로세스는 에칭 정지 층(204A)에 대해 선택적일 수 있다. 일부 예시적 실시예들에서, 마스크 피처들(204M)에 대해 선택적일 수 있는 에칭 방식이 사용될 수 있으며, 이는 잘 확립된 프로세스 기술을 사용함으로써 달성될 수 있고, 반면, 다른 경우에 있어서, 층(204A)의 에칭 정지 능력의 정도가 높게 유지되는 한, 스페이서 물질 및 마스크 피처(204M)에 대해 비선택적인 에칭 방식이 또한 사용될 수도 있다.
도 2e는 마스크 피처들(204M)의 선택적 제거 이후의 디바이스(200)를 도식적으로 나타낸 것으로, 이 선택적 제거는 에칭 정지 층(204A) 및 스페이서 요소(206)에 대해 충분히 높은 선택도를 제공할 수 있는 임의의 적절한 선택적 에칭 화학에 의해 달성될 수 있다. 예를 들어, 하이드로젠 브로마이드(hydrogen bromide)(HBr)를 기반으로 하는 복수의 플라즈마 보조 에칭 방식들이 사용될 수 있고, 반면에 다른 경우에 있어, 실리콘 다이옥사이드, 실리콘 나이트라이드 및 실리콘이 에칭 정지 층(204A), 스페이서들(206), 및 마스크 피처들(204M)에 대한 물질로서 사용될 수 있을 때, 예를 들어 TMAH(tetra methyl ammonium hydroxide)를 기반으로 하여, 습식 화학적 기술이 사용될 수 있다. TMAH는 옥사이드에 대한 선택성(2000-3000:1) 및 나이트라이드에 대한 선택성(약 10000:1)이 높아, 노출된 마스크 피처들(204M)을 효과적으로 제거함과 아울러 스페이서들(206)의 물질을 부적절하게 소비하지 않으며, 이 스페이서들의 물질은 반도체 층(203)에 핀들을 형성하기 위한 하드 마스크 요소들을 나타낸다. 예를 들어 TMAH를 기반으로 하는 습식 화학적 에칭 프로세스는 또한, 플라즈마 보조 프로세스와 결합될 수 있고, 그리고 예를 들어, 마스크 피처들(204M)의 노출된 표면 부분 상에 형성될 수 있는 네이티브 옥사이드를 제거하기 위해, 플라즈마 보조 프로세스와 결합될 수 있다.
도 2f는 채널 구역에서의 반도체 층(203)에 핀을 형성하기 위한 후속 마스크를 형성하고 동시에 각각의 드레인 및 소스 구역들(도 2a 참조)을 정의함에 있어, 더 진행된 제조 단계에서의 반도체 디바이스(200)를 도식적으로 나타낸다. 예시된 바와 같이, 마스크 층(207)은 마스킹 요소들(207A, 207B)을 포함할 수 있고, 이 마스킹 요소들(207A, 207B)은 도 2a에 예시된 바와 같이 드레인 및 소스 영역들(211D, 211S)과 같은 드레인 및 소스 구역들에 대응할 수 있다. 더욱이, 마스킹 요소(207C)는 채널 구역을 나타낼 수 있음과 아울러 이중 게이트 혹은 삼중 게이트 트랜지스터를 위해 게이트 전극 구조들이 형성될 영역을 나타낼 수 있고, 반면, 마스크 피처들(207D)은, 반도체 층(203)에서 격리 트렌치들이 형성될 각각의 구역들을 나타낼 수 있다. 한쪽에 있는 마스크 피처들(207A, 207B) 및 다른 쪽에 있는 마스크 피처들(207C, 207D)은 서로 다른 물질들로 구성될 수 있어 이후 제조 단계에서 마스크 요소들(207C, 207D)의 선택적 제거를 가능하게 한다. 예를 들어, 피처들(207A, 207B)은 실리콘 나이트라이드로 구성될 수 있고, 반면 피처들(207C, 207D)은 실리콘 물질로 구성될 수 있다.
마스크 층(207)이 실리콘과 같은 적절한 물질의 층을 증착시킴으로써 형성될 수 있고, 그 두께는, 반도체 층(203) 내에 또한 형성될 핀들의 상부로부터의 소스/드레인 주입 종을 차단하기 위해 필요한 최종 게이트 높이와 동일하거나 이 높이보다 더 크도록 선택될 수 있다. 예를 들어, 마스크 층(207)의 두께는 대략 70-90 nm일 수 있다. 이후, 층(207)이 리소그래피 프로세스에 의해 패터닝될 수 있고, 이 리소그래피 프로세스에서 마스크 피처들(207C, 207D)의 위치가 동시에 정의될 수 있으며, 그럼으로써 자기 정렬 방식으로, 드레인 및 소스 구역들, 게이트 전극들, 및 격리 구조들의 측면 크기와 위치가 또한 제공될 수 있다. 대응하는 리소그래피 프로세스를 수행한 이후, 마스크 층(207)은 잘 확립된 에칭 방식을 사용하여, 예를 들어, 앞서 설명된 바와 같이, 실리콘 다이옥사이드에 대해 실리콘을 선택적으로 에칭하기 위해, 이방성으로 에칭될 수 있다. 이후, 마스크 요소들(207A, 207B)을 형성하기 위한 적절한 충진 물질(fill material)이 예를 들어, 실리콘 나이트라이드의 형태로 증착될 수 있고, 여기서 대응하는 결과적 표면 토폴로지는, 화학적 기계적 연마(Chemical Mechanical Polishing, CMP)와 같은 평탄화 프로세스를 수행함으로써 평탄화될 수 있고, 여기서 잔존 마스크 피처들(207C, 207D)은 평탄화 프로세스의 향상된 제어를 제공하기 위해 CMP 정지 층으로서 사용될 수 있다. 다음으로, 게이트 전극들 및 채널 구역들, 그리고 격리 구조들에 대응하는 마스크 요소들(207C, 207D)이, 예를 들어, 이전에 설명된 바와 같이 유사한 프로세스 기술을 사용하여 선택적으로 제거될 수 있다. 예를 들어, TMAH는 나이트라이드 및 옥사이드에 대해 선택적으로 실리콘을 효과적으로 제거하기 위해 사용될 수 있다.
도 2g는 앞서 설명된 프로세스 시퀀스의 끝 이후의 반도체 디바이스(200)를 도식적으로 나타낸다. 따라서, 각각의 개구들(207N, 207M)이 마스크 층(207)에 형성되고, 그럼으로써 채널 구역들, 즉 핀들이 형성될 구역들이 정의되며, 또한 격리 트렌치 구역들이 정의되고, 반면 잔존 마스크 요소들(207A, 207B)은, 또한 형성될 드레인 및 소스 구역들을 나타낼 수 있다. 개구들(207N, 207M)을 기반으로 하여, 이방성 에칭 프로세스가 수행될 수 있어, 먼저, 격리 트렌치들을 형성하기 위해 요구되는 바와 같이, 원하는 깊이까지 에칭 정지 층(204A)을 통과해 반도체 층(203)으로 진행되는 에칭이 행해진다. 예를 들어, 대략 250-350 nm의 에칭 깊이가 사용될 수 있고, 여기서 에칭 프로세스는 잘 확립된 플라즈만 보조 방식을 기반으로 하여 수행될 수 있다. 이후, 반도체 층(200)에 형성된 대응하는 트렌치들이, 실리콘 다이옥사이드와 같은 적절한 유전체 물질에 의해 채워질 수 있고, 여기서 개구들(207N, 207M)이 채워질 수 있다. 추가적으로, 유전체 충진 물질의 밀도를 높이기 위해 어닐링 프로세스들이 수행될 수 있고, 그리고 임의의 과다 물질이 CMP에 의해 제거될 수 있으며, 그럼으로써 평면 표면 토폴로지가 제공되는바, 여기서 마스크 요소들(207A, 207B)은 CMP 정지 층으로서 동작할 수 있다.
도 2h는 앞서 설명된 프로세스 시퀀스가 끝난 이후의 반도체 디바이스(200)를 도식적으로 나타낸 것이다. 앞서 설명된 바와 같이, 격리 구조들(208)이 개구들(207M)(도 2g 참조)에 대응하는 반도체 층(203) 내에 형성될 수 있고, 이 경우 본 제조 단계에서, 격리 구조들(208)의 유전체 물질은 마스크 요소들(207A, 207B)에 의해 정의된 표면까지 연장될 수 있다. 마찬가지로, 격리 구조들(208A)이, 또한형성될 핀들의 각각의 하위 부분들(210L)에 인접하여 형성될 수 있는데, 왜냐하면 마스크 층(207)을 기반으로 하여 수행된 이전의 트렌치 에칭 프로세스 동안, 스페이서 요소들(206)(도 2e 참조)이 또한, 개구(207N) 내의 하드 마스크로서 동작할 수 있기 때문이며, 그럼으로써 "깊숙한" 핀들(210L)이 제공될 수 있다.
도 2i는 더 진행된 제조 단계에서의 반도체 디바이스(200)를 도식적으로 나타낸다. 예시된 바와 같이, 격리 구조들(208) 위에 그리고 격리 구조들(208A)과 깊숙한 핀들(210L)(도 2h를 참조) 위에 형성된 유전체 물질이 제거될 수 있고, 또한 격리 구조들(208, 208A)에 원하는 리세스(208R)가 생성되어, 구조들(208, 208A)에 유전체 물질들의 리세스의 정도를 정의함으로써 실제로 핀들(210)이 형성될 수 있다. 이에 대응하여 제어되는 물질 제거가 크게 희석된 HF 용액을 사용함으로 달성될 수 있으며, 이 경우, 소정의 에칭 속도에 대해 리세스들(208R)의 깊이가 조정될 수 있어, 깊숙한 핀들(210L)의 상위 부분들을 나타내는 핀들(210)의 높이(210H)가 조정될 수 있다. 더욱이, 일부 예시적 실시예들에서, "캡 층" 즉, 스페이서 요소들(206)(도 2e 참조)이, 예를 들어 선택적 이방성 에칭 프로세스를 기반으로 하여, 핀들(210)의 상위 표면이 노출되도록, 제거될 수 있다. 이 경우, 핀들(210)은 삼중 게이트 트랜지스터 소자의 채널 영역을 나타낼 수 있다.
도 2j는 개구(207C)(도 2i 참조)를 따라 절단된 단면도를 도식적으로 나타낸 것이다. 예시된 바와 같이, 분리 영역들(208A)이 반도체 층(203) 내에 형성되어, 격리 구조들(208)(도 2i 참조)에 의해 요구된 바와 같이, 특정 깊이까지 확장되며, 이 경우 깊숙한 핀들(210A)은 각각의 격리 영역들(208A)을 분리시킨다. 더욱이, 리세스들(208R)은 핀들(210)의 유효 높이를 정의하고, 이 높이는 일부 예시적 실시예들에서, 전체 디바이스 요건에 따라, 대략 20-30 nm이도록 선택될 수 있다. 반면에, 핀들(210)의 폭(210W)은 스페이서 요소들(206)(도 2i 참조)에 의해 결정될 수 있고, 이 스페이서 요소들은 리세스들(208R)을 형성하는 동안 에칭 마스크로서 사용될 수 있다. 반면에, 핀들의 길이(즉, 도 2j에서, 도면 평면에 직교하는 치수)가 개구(207C)(도 2i 참조)의 폭에 의해 결정될 수 있다. 더욱이, 이 제조 단계에서, 에칭 정지 층(204A)의 잔존 부분들이 또한 핀들(210)의 상부 표면 상에 제공될 수 있다. 결과적으로, 트랜지스터 소자들의 기본적인 구성이 핀들(210)의 형태로 제공될 수 있고, 이 경우 도 2a에 도시된 바와 같은 기본적 구성과는 달리, 리세스들(208R)이 층(203)의 반도체 물질 내가 아닌 각각의 격리 영역들(208A)에 제공될 수 있다.
도 2k는 더 진행된 제조 단계에서의 반도체 디바이스(200)를 도식적으로 나타낸 것으로, 여기서 적절하게 설계된 "평면" 프로세스 기술이 삼중 트랜지스터 구성을 완성시키기 위해 적용될 수 있다. 도 2k에서, 주입 시퀀스(209)는 N-채널 트랜지스터들 및 P-채널 트랜지스터들에 대한 기본 트랜지스터 특성을 정의하기 위해 수행될 수 있다. N-채널 트랜지스터들에 대해, P-타입 도펀트 종이 펀치 쓰루(punch through)를 방지하기 위해 도입될 수 있고, 이는 경사각 0도 하에서의 주입(209)을 수행함으로써 달성될 수 있고, 여기서 다른 타입의 트랜지스터들은 잘 확립된 포토리소그래피 기술에 따라 레지스트 마스크에 의해 마스킹될 수 있다. 일부 예시적 실시예들에서, 주입 프로세스(209)는 경사 주입 단계(209A)를 포함할 수 있고, 여기서 이온 빔은 핀들(210)의 폭 방향에 실질적으로 평행한 회전 축에 대응하여 편향될 수 있다. 결과적으로, 경사 주입 단계(209A) 동안, N-채널 트랜지스터들에 대한 카운터 도펀트(counter dopant)를 나타내는 P-타입 도펀트가 드레인 및 소스 구역들(211S, 211D)의 노출된 측벽들(211F)에 통합될 수 있다. 반면, 도펀트 종을 핀들(210)에 상당량 통합시키는 것은, 경사각 5-10도를 사용함과 아울러 적절한 주입 스캔 방식을 사용함으로써, 억제될 수 있다. 마찬가지로, N-타입 도펀트 종이 P-채널 트랜지스터에 도입될 수 있고, 반면 대응하는 N-채널 트랜지스터들은 마스킹될 수 있다. 따라서, 드레인 및 소스 구역들(211S, 211D)의 노출된 측벽 부분들(211F)에서 카운터 도펀트 종을 통합시키는 것은, 이후 제조 단계에서 리세스들(208R) 내에 형성될 수 있는 게이트 유전체 물질 및 게이트 전극 물질에 대해 증가된 "격리 구역"을 제공할 수 있고, 이 증가된 격리 구역은 감소된 기생 게이트-소스/드레인 커패시턴스를 제공할 수 있다. 결과적으로, 주입 프로세스(209 및 209A)의 도즈(dose) 및 에너지는 이후 제조 단계에서 수행될 대응하는 소스/드레인 주입 프로세스에 적합하도록 적절하게 조절될 수 있다.
도 2l은 주입 프로세스(209) 이후의 디바이스(200)의 단면도를 도식적으로 나타낸 것이다. 예시된 바와 같이, 209W로 표시된 웰 주입 종은, 디바이스 요건에 따라 원하는 깊이까지 아래로 깊숙한 핀들(200L)에 통합될 수 있다. 대응하는 웰 주입(209W)이 또한 격리 영역들(208A)에 도입될 수 있음을 이해해야만 한다. 다음으로, 디바이스(200)가 게이트 옥사이드와 같은 게이트 유전체 물질의 형성을 위해 준비될 수 있는바, 이는, 잘 확립된 세정 프로세스를 수행하고 이후 유전체 물질의 증착 및/또는 산화를 행함으로써, 예를 들어 핀들(210)의 노출된 표면 부분들 상에 실리콘 다이옥사이드 물질을 성장시키는 것과 같은 것을 행함으로써, 이루어질 수 있다. 이후, 게이트 전극 물질이, 예를 들어 폴리실리콘의 형태로, 잘 확립된 "평면" 프로세스 방식을 기반으로 하여, 증착될 수 있다.
도 2m은, 앞서 설명된 프로세스 시퀀스 이후에, 그리고 예를 들어 CMP를 기반으로 하여 임의의 과다 게이트 전극 물질을 제거하고, CMP 정지 물질로서 마스크 요소들(207A, 207B)을 사용함으로써 결과적인 표면 토폴리지를 평탄화시킨 이후의 반도체 디바이스(200)를 도식적으로 나타낸 것이다. 결과적으로, 복수의 개별 게이트 전극 구조들(미도시)을 포함할 수 있는 게이트 전극 구조(220)가 마스크 요소들(207A, 207B) 사이에 형성될 수 있고, 반면에 각각의 희생 "게이트 전극 구조들"(220S)이 격리 구조들(208) 위에 형성될 수 있다. 일부 예시적 실시예들에서, 게이트 전극 구조(220)는 게이트 유전체들과 결합된 실제 게이트 전극을 나타낼 수 있고, 결과적으로 유전체 물질의 두께 등에 대한 적절한 파라미터들이 선택될 수 있음을 이해해야만 한다. 다른 경우에, 도 2m에 도시된 바와 같은 게이트 전극 구조(220)는 플레이스 홀더 구조로서 사용될 수 있는바, 여기서 플레이스 홀더 구조는 이후 제조 단계에서 금속 함유 전극 물질 및 하이-k 유전체 물질을 기반으로 하여 정교한 게이트 전극 구조로 대체될 수 있는 그러한 구조를 말한다.
도 2n은 더 진행된 단계에서의 반도체 디바이스(200)를 도식적으로 나타낸 것이고, 여기서 마스크 물질(230)이 예를 들어, 옥사이드 층의 형태로 각각의 전극 물질(220, 220S)의 상부에 형성될 수 있는바, 이는 산화 프로세스 등을 기반으로 하여 생성될 수 있다. 더욱이, 에칭 마스크(231)가 디바이스(200) 위에 형성될 수 있어 이 노출된 부분이 보호될 수 있고, 여기에 게이트 전극 구조는 형성되지 않는다. 즉, 에칭 마스크(231)는 희생 구조들(220S)에 대응하는 부분들을 노출시킬 수 있고 그리고 구조(220)를 덮을 수 있다. 이후, 적절하게 설계된 에칭 시퀀스가, 예를 들어 노출된 마스크 물질들(230)을 제거하기 위해 하이드로플로릭산을 사용함으로써 수행될 수 있고, 이후 선택적 플라즈마 보조 에칭 프로세스가 수행될 수 있어 예를 들어 플리실리콘 형태의 구조들(220S)의 물질을 선택적으로, 나이트라이드 및 옥사이드에 대해 선택적으로 제거할 수 있다. 또한, 이 경우에, 평면 트랜지스터 구성에서 사용된 기술과 유사한 에칭 방식이 사용될 수 있다. 다른 경우에, 이전에 설명된 바와 같이, 습식 화학적 에칭 화학이 사용될 수 있다.
도 2o는 앞서 설명된 프로세스 시퀀스 및 에칭 마스크(231)의 제거 이후의 반도체 디바이스(200)를 도식적으로 나타낸 것이다. 따라서, 격리 구조들(208)이 노출되고, 반면 마스크 요소들(207A, 207B)이 또한 드레인 및 소스 구역들(211S, 211D)을 덮을 수 있다. 이후, 마스크 요소들(207A, 207B)이 마스크 물질(230) 및 격리 구조들(208)에 대해 선택적으로 제거될 수 있다. 이것은, 마스크 요소들(207A, 207B)이 실리콘 나이트라이드로 구성될 때, 고온의 인산(phosphoric acid)을 사용하여 달성될 수 있다.
도 2p는 마스크 요소들(207A, 207B)을 제거한 이후 핀들(210)의 폭 방향을 따라 절단된 단면도를 도식적으로 나타낸 것이다. 따라서, 예시된 바와 같이, 게이트 전극 구조(220)가 리세스들(208R) 내에 그리고 그 위에 형성됨과 아울러 핀들(210) 주변에 그리고 그 위에 형성되고, 각각의 게이트 유전체들(221A, 221B, 221C)이 핀들(210)의 표면들 위에 제공된다. 즉, 제시된 실시예에서, 삼중 게이트 구성이 제공될 수 있고, 여기서 핀(210)의 양쪽 측벽들은 그 위에 형성되는 게이트 유전체들(221A, 221C)을 가질 수 있으며, 핀들(210)의 상부 표면도 또한 그 위에 형성되는 게이트 유전체 물질(221B)을 가질 수 있다. 더욱이, 마스크 물질(230)이 또한 게이트 전극 구조(220) 상에, 즉 그 게이트 전극 물질(222)(예를 들어, 폴리실리콘 물질) 상에 형성될 수 있다.
도 2q는 도 2p에 도시된 바와 같이 디바이스(200)의 상면도를 도식적으로 나타낸 것이다. 따라서, 드레인 및 소스 구역들(211D, 211S)과, 그리고 핀들(210)의 형태인 각각의 채널 영역들을 포함하는 삼중 게이트 트랜지스터(250)가 격리 구조(208)에 의해 측면으로 둘러싸여 있다. 예시된 바와 같이, 채널들의 길이, 즉 핀들(210)의 길이, 따라서 게이트 전극 구조(220)의 길이가 이전에 수행된 마스킹 방식에 의해 정의될 수 있고, 그럼으로써 드레인 및 소스 구역들(211D, 211S)과 격리 구조(208)의 자기 정렬된 패터닝 및 위치결정이 제공될 수 있습니다.
도 2r은 좌측면에서 도 2q의 라인 "Ⅱ 좌측"을 따라 절단된 단면을 도식적으로 나타내고, 우측면에서 도 2q의 라인 "Ⅱ 우측"을 따라 절단된 단면을 도식적으로 나타낸 것이다. 따라서, 도 2r의 좌측면에서 도시된 바와 같이, 게이트 전극 물질(222)이, 핀(210)의 상부에 형성된 게이트 유전체 물질(221B)과 결합되고, 드레인 및 소스 구역들(211D, 211S)과 결합되어, 평면 트랜지스터 아키텍처와 비교하는 경우 매우 유사한 구성을 가질 수 있다. 우측면에서, "갭(gap)" 구역, 즉 도 2q에 도시된 바와 같은 인접하는 핀들(210) 간의 구역의 각각의 단면도가, 핀들(210)의 높이(도 2r의 좌측면 참조)가 격리 영역들의 리세스의 정도에 의해 정의되는 기본 개념을 나타내고 있다. 결과적으로, 도 2r의 좌측면에 도시되는 바와 같은 트랜지스터(250)의 구성은 잘 확립된 평면 프로세스 기술의 이용을 가능하게 할 수 있고, 그럼으로써 핀(210)에서의 큰 실리콘 체적을 제공하는 것에 추가하여, 트랜지스터(250)의 전체 전기적 특성을 적절하게 조절하는 향상된 효율이 제공될 수 있다. 이러한 목적을 위해, 잘 확립된 주입 기술, 스트레스 유발 매커니즘 등이 실행될 수 있다.
도 2s-2v를 참조하면, P-채널 트랜지스터들 및 N-채널 트랜지스터들에 대해 원하는 트랜지스터 성능이 획득되도록 하기 위해, 예시적 실시예들에 따른 각각의 프로세스 기술이 설명될 수 있다.
도 2s는 도 2q에 예시된 바와 같은 절단선을 따라 절단된 단면도를 도식적으로 나타낸 것으로, 즉, 도 2s의 좌측면에는, 핀들(210)의 길이 방향 절단을 나타낸 도면이 예시되고, 반면 우측면에는, 갭 구역 내에서의 각각의 단면도가 예시될 수 있다. 도시된 바와 같이, 트랜지스터 구성(250N)은, N-채널 트랜지스터를 나타낼 수 있고, 그리고 드레인 및 소스 영역들(211)을 정의하기 위해 드레인 및 소스 구역들(211S, 211D)(도 2r을 참조) 내에 핀(210)에 인접하는 정교한 도펀트 프로파일을 포함할 수 있다. 예를 들어, 핀(210)에 의해 나타내질 수 있는 채널 영역(213)으로 적절한 PN 접합이 형성되도록 하기 위해, 평면 트랜지스터 구성에서와 유사하게, 연장 영역(211E)이 제공될 수 있다. 더욱이, 드레인 및 소스 영역들(211)에 도펀트 농도를 적절히 정의하기 위해, 스페이서 구조(223)가 적절한 폭을 갖도록 게이트 전극 물질(222)의 측벽들 상에 형성될 수 있다.
도 2s의 우측면에서, 갭 구역에서의 대응하는 구성이 예시된다. 이 경우에, 게이트 전극 물질(222)이 앞서 설명된 바와 같이, 격리 영역(208A) 내에 형성된 리세스로 연장하고, 일부 예시적 실시예들에서, 게이트 전극 물질(222)에 대한 드레인 및 소스 영역들(211)의 증가된 오프셋이 주입 프로세스(209)(도 2k 참조) 동안 카운터 도핑으로 인해 달성될 수 있는바, 여기서 반도체 층(203)의 노출된 측벽 부분들이 웰 도펀트 종에 대응하는 도펀트 종을 수용할 수 있고, 그럼으로써 드레인 및 소스 영영들(211)에 대한 "후퇴된(withdrawn)" PN 접합이 제공되어, 드레인 및 소스 영역들(211)과 게이트 전극 물질(222) 간의 기생 커패시턴스가 이 증가된 오프셋으로 인해 감소된다.
도 2s에 예시된 바와 같이 트랜지스터 구성(250N)은, P-채널 트랜지스터들을 마스킹하면서 적절한 주입 프로세스를 수행함으로써, 예를 들어 할로 주입 프로세스를 사용함으로써, 달성될 수 있어, 잘 확립된 방식에 따라 핀(210)과 드레인 및 소스 영역들(211) 사이의 영역에서 웰 도펀트 농도를 적절히 증가시킬 수 있다. 이후, 연장 영역(211E)이, 예를 들어, 구조(223)의 적절히 설계된 오프셋 스페이서를 사용함으로써 형성될 수 있고, 그리고 이후 스페이서 구조(223)가 적절한 폭을 갖도록 형성될 수 있어, 원하는 농도 프로파일을 확립하기 위해 깊숙한 드레인 및 소스 구역들의 후속 주입 동안 주입 마스크로서 동작할 수 있다. 스페이서 구조(223)가 복수의 개별 스페이서 요소들을 포함할 수 있음을 이해해야만 하며, 이 스페이서 요소들은 대응하는 주입 프로세스 이후 형성될 수 있다.
도 2t는 일부 예시적 실시예들에 다른 P-채널 트랜지스터에 대한 대응하는 트랜지스터 구성(250P)을 도식적으로 나타낸 것이다. 예시된 바와 같이, 트랜지스터(250P)는, 예를 들어, 실리콘/게르마늄 합금 등의 형태로 스트레인 유발 물질(214)을 포함할 수 있고, 이것은 물질(203) 내에 핀(210)에 인접하여 매립될 수 있어 핀(210) 내에서의 전류 흐름 방향을 따라 압축성 스트레인이 확립될 수 있고, 그럼으로써 핀 내의 정공 이동도가 증가될 수 있다. 스트레인 유발 물질(214)이, 예를 들어 스페이서 구조(223) 혹은 임의의 다른 적절한 마스크 물질을 기반으로 하여 반도체 층(203)에 캐비티를 에칭하고, 이후 원하는 반도체 합금(214)을 성장시키기 위해 선택적 에피택셜 성장 프로세스를 행함으로써, 형성될 수 있는바, 이 는 또한 고농도로 도핑된 물질의 형태로 제공될 수도 있어, 가능하게는 깊숙한 드레인 및 소스 영역들을 형성하기 위한 하나의 주입 프로세스를 피할 수 있다. 예시된 바와 같이, 스트레인 유발 물질(214)이, 만약 적절한 것으로 고려된다면, 어느 정도의 과다 높이를 갖도록 제공될 수 있다. 더욱이, 각각의 연장 영역들(211E)이 채널 영역, 즉 핀(210)에 결합되도록 형성될 수 있다.
도 2t의 우측면에서, 대응하는 구성이 갭 영역에 대해 예시되어 있다. 예시된 바와 같이, 이 경우에도, 경사 주입(209A)(도 2k 참조)을 포함하는 주입 프로세스(209) 동안 형성될 수 있는 카운터 도핑된 영역(203C)으로 인해, 게이트 전극 물질(222)과 드레인 및 소스 영역들(211) 간의 증가된 오프셋이 또한 획득될 수 있다.
각각의 스트레인 유발 매커니즘이 또한, N-채널 트랜지스터(250N)에, 예를 들어, 실리콘/카본과 같은 적절한 반도체 합금의 형태로 제공될 수 있거나, 혹은 드레인 및 소스 영역들(211)의 형성 동안 각각의 스트레스 기억 기술을 적용함으로써 제공될 수 있다. 즉, 적어도 드레인 및 소스 영역들(211)의 부분이, 실리콘 나이트라이드 층과 같은 위에 놓이는 강체 물질 층을 기반으로 하여 실질적으로 비정질화된 상태에서 재성장될 수 있어, 드레인 및 소스 영역들의 재성장된 부분이 스트레인된 상태로 생성될 수 있다. 다른 예시적 실시예에서, 드레인 및 소스 영역들(211)을 형성한 이후, 이 영역들은, 가능하게는 스트레스 유발 물질, 예를 들어, 인장성 스트레스받은 콘택 물질 등과 결합되어, 후속 실리사이드화 프로세스에 대해 이점을 제공하기 위해, 리세스될 수 있다.
트랜지스터들(250N, 250P)의 드레인 및 소스 영역들(211)을 형성하기 위한 도펀트 종의 통합 이후, 도펀트들을 활성화시키고 주입으로 유발된 손상을 재결정화하기 위해 최종 어닐링 프로세스가 수행될 수 있으며, 그럼으로써 최종적으로 원하는 도펀드 프로파일을 또한 조정할 수 있다.
도 2u는 더 진행된 제조 단계에서의 트랜지스터 구성(250N)을 도식적으로 나타낸 것이다. 제시된 바와 같이, 콘택 구조(240)가 제공될 수 있고, 이 콘택 구조는 실리콘 다이옥사이드 등과 같은 층간 유전체 물질(241)을 포함할 수 있으며, 여기에 하나 이상의 콘택 요소들(242)이 매립될 수 있다. 콘택 요소들(242)은, 전체 프로세스 및 디바이스 요건에 따라, 가능하게는 적절한 전도성 장벽 물질들과 결합되어, 임의의 적절한 금속, 예를 들어 텅스텐, 구리, 알루미늄, 등으로 구성될 수 있다. 일부 예시적 실시예들에서, 콘택 요소들(242)은 높은 내부 인장성 스트레스 레벨을 갖는 금속 함유 물질을 포함할 수 있는바, 이는 예를 들어 텅스텐 물질을 형성하기 위한 잘 확립된 증착 방식을 기반으로 하여 달성될 수 있고, 그럼으로써 채널 혹은 핀(210)에 원하는 인장성 스트레스 레벨이 제공될 수 있다.
도 2u의 우측면은 갭 구역에서의 콘택 레벨(240)의 구성을 도식적으로 나타낸 것이다. 예시된 바와 같이, 이 구역에서, 하나 이상의 콘택 요소들(242) 혹은 연속적으로 연장된 콘택 요소가 제공될 수 있어, 드레인 및 소스 영역들(211)에 대한 전체 콘택 저항이 감소될 수 있다.
전형적으로, 콘택 레벨(240)은 잘 확립된 "평면" 프로세스 기술을 기반으로 하여 형성될 수 있는바, 이는 예를 들어 내화 금속을 증착시키고, 가열처리 동안 실리콘 다이옥사이드와 같은 적절한 유전체 물질의 후속 증착과의 화학적 반응을 개시시키고, 이것이 CMP 등에 의해 평탄화될 수 있는 것에 의해 행해질 수 있다. 이후, 유전체 물질은 리소그래피 및 이방성 에칭 기술에 의해 패터닝될 수 있어, 각각의 콘택 개구들이 획득될 수 있으며, 이후 이 개구들은 텅스텐 등과 같은 원하는 콘택 금속으로 채워질 수 있다.
도 2v는 P-채널 트랜지스터(250P)의 콘택 구조(240)를 도식적으로 나타낸 것이고, 이는 앞서 설명된 바와 유사한 구성을 가질 수 있다.
다음으로, 금속화 체계가 형성될 수 있는바, 이는 예를 들어 유전체 물질을, 예를 들어 로우-k 유전체 물질의 형태로 제공하고, 여기에 제 1 금속화 층의 금속 라인들에 결합될 수 있는 비아를 형성함으로써 행해질 수 있다.
일부 예시적 실시예에서, 게이트 전극 구조(220)는, 하이-k 유전체 물질과 결합된 금속 함유 전극 물질을 포함하는 정교한 구조에 의해 대체될 수 있다. 이러한 목적을 위해, 유전체 물질(241) 내에 콘택 요소들(242)을 형성하기 전에, 게이트 전극 물질(222)이, 예를 들어 TMAH를 기반으로 하여 선택적으로 제거될 수 있는바, 이 TMAH는 실리콘 다이옥사이드 및 실리콘 나이트라이드에 대해 상대적으로 실리콘을 효과적으로 제거할 수 있다. 다른 경우에 있어, 다른 선택적 에칭 방식, 예를 들어 HBr를 기반으로 하는 플라즈마 보조 프로세스가 사용될 수 있고, 반면에 다른 예시적 실시예들에서는, 게이트 전극 구조(220) 및 주변 유전체 물질의 물질 성분에 따라, 임의의 선택적 에칭 프로세스가 사용될 수 있다. 이후, 게이트 유전체, 예를 들어 유전체 물질(221B)이 핀(210)의 노출된 측벽 부분들로부터 제거될 수 있다. 이것은 만약 게이트 유전체가 실질적으로 실리콘 다이옥사이드로 구성될 수 있는 경우, HF를 사용함으로써 달성될 수 있다.
도 2w는 앞서 설명된 프로세스 시퀀스 이후, 더 진행된 제조 단계에서, 핀의 폭 방향을 따라 절단된 단면도를 도식적으로 나타낸 것이다. 예시된 바와 같이, 디바이스(200)는 대체 게이트 전극 구조(220R)를 포함할 수 있고, 이 대체 게이트 전극 구조는 하이-k 유전체 물질(221R)과 결합된 티타늄 나이트라이드 등과 같은 금속 함유 물질(222R)을 포함할 수 있으며, 핀들(210)의 측벽 부분들 및 상부 표면을 덮을 수 있다. 따라서, 핀(210)의 측벽들 상에 형성되는 각각의 게이트 전극 구조들(220A, 220C) 및 핀(210)의 상부 상에 형성되는 게이트 전극 구조(220B)를 포함하는 삼중 게이트 구성이 제공될 수 있고, 그럼으로써 복수의 트랜지스터 셀들(250A...250D)이 또한 제공될 수 있다. 결과적으로, 트랜지스터 셀들(250A...250D) 각각 혹은 그 결합은, 적절하게 선택된 금속 물질(222R) 및 대응하는 드레인 및 소스 영역들을 형성하기 위한 제조 시퀀스를 기반으로 하여, 각각의 전도성 타입에 대해 특정의 임계 전압을 제공하는 삼중 게이트 트랜지스터를 나타낸다. 만약 더 큰 임계 전압들이 요구된다면, 서로 다른 일함수들을 갖는 복수의 게이트 금속들이 통합될 수 있어, 임계 전압에서의 적당하게 큰 시프트가 생성되도록 하며, 반면 다른 경우에 있어서, 적절하게 설계된 할로 주입들이 수행될 수 있어 임계 전압의 약간의 시프트가 생성되도록 할 수 있다.
결과적으로, 평면 트랜지스터 구성에 대해 잘 확립된 바와 같은 잘 확립된 그리고 효과적인 제조 기술 및 매커니즘의 사용 및 감소된 직렬 저항으로 인해, 트랜지스터 성능이 향상된 효과적인 삼차원 트랜지스터 구성이 획득될 수 있다. 더욱이, 드레인 및 소스 영역들, 채널 영역들 혹은 핀들(210), 그리고 각각의 격리 구조들의 자기 정렬 구성은 앞서 설명된 마스킹 방식을 기반으로 하여 달성될 수 있다. 더욱이, 종래 방식과 비교하여, 복수의 트랜지스터들에 대해 연속적인 드레인 및 소스 영역들을 제공하기 위한 복합 에피택셜 성장 프로세스를 피할 수 있고, 그럼으로써 전체 프로세스 효율이 향상될 수 있다.
도 3a-3c를 참조하면, 이중 게이트 혹은 FinFET 트랜지스터 구성을 형성하기 위한 대응하는 프로세스 시퀀스가 더 상세히 설명될 수 있다. 일반적으로, 삼중 게이트 트랜지스터 구성(250)에 대해 앞서 설명된 바와 매우 유사한 프로세스 시퀀스가 사용될 수 있고, 그러나, 여기서 적당하게 두꺼운 캡 층(cap layer)이 핀의 상부에 제공될 수 있는바, 이는 반도체 물질에서의 핀들을 패터닝하기 위해 사용되는 대응하는 하드 마스크를 제거하지 않음으로써 달성될 수 있다. 따라서, 대응하는 게이트 전극 물질은 두꺼운 절연체에 의해 핀의 상부로부터 결리될 수 있고, 전류 흐름이 단지 핀의 측면 표면 상에서만 일어난다. 일반적으로, 삼중 게이트 구성과 비교하여 동일한 유효 트랜지스터 폭에 대해, FinFET는 증가된 높이의 핀을 요구하고, 반면에 그 폭은 감소돼야만 하는바, 왜냐하면 상부 표면 위에 제공되는 게이트 전극이 핀 내에서의 공핍에 실질적으로 어떠한 영향도 미칠 수 없기 때문이다.
도 3a는, 도 2j에 도시된 바와 같은 반도체 디바이스(200)와 비교하여 매우 유사한 구성을 가질 수 있는 반도체 디바이스(300)의 단면도를 도식적으로 나타낸 것이다. 이러한 이유로, 유사한 컴포넌트들이, 첫 번째 숫자가 "2"대신 "3"으로 되어 있다는 점을 제외하면, 동일한 참조 번호로 표기되어 있다. 따라서, 디바이스(300)는 각각의 깊숙한 핀들(310L)에 의해 분리된 격리 영역들(308A)을 포함하는 반도체 층(303)을 포함할 수 있고, 이 깊숙한 핀들 상에 핀들(310)이 제공되고, 이 핀들(310)은, 예를 들어 실리콘 다이옥사이드의 형태인 에칭 정지 물질(304A)과 결합된, 실리콘 나이트라이드 요소들과 같은 캡 요소들(306)에 의해 캡핑된다. 앞서 설명된 바와 같이, 핀들(210)과 비교하여, 핀들(310)은 대략 30-40 nm의 증가된 높이를 가질 수 있는 반면, 그 폭은 감소될 수 있으며 대략 10-15 nm 범위를 가질 수 있다.
반도체 디바이스(300)는 도 2b-2j에 대응하는 설명에 따라 디바이스(200)를 참조하여 앞서 설명된 바와 동일한 제조 기술을 기반으로 하여 형성될 수 있다. 따라서, 각각의 설명이 생략될 것이다. 그러나, 이해해야만 하는 것으로, 도 2b-2j를 참조하여 설명된 프로세스 방식과는 달리, 캡 요소들(306)은, 스페이서 요소들(206)(예를 들어, 도 2g 참조)를 참조하여 또한 설명된 바와 같이, 핀들(310)을 패터닝하기 위해 하드 마스크로서 앞서 형성된 대응하는 스페이서 요소들을 나타낼 수 있다. 또한 이해해야만 하는 것으로, 캡 요소들(306)은, 핀들(310)에 대한 요건들을 따르기 위해, 폭이 감소되도록 형성될 수 있다. 마찬가지로, 반도체 디바이스(200)를 참조하는 경우, 도 2i를 참조하여 또한 설명된 바와 같이, 격리 영역(308A) 내에 리세스들(308R)을 형성하는 프로세스는, 핀들(310)의 원하는 높이 증가가 획득되도록 하기 위해 적절하게 조정될 수 있다.
도 3b는, 반도체 디바이스(200)를 참조하는 경우, 도 2k-2l을 참조하여 앞서 설명된 바와 같이 주입될 수 있는, 기본적인 웰 주입 종(309W)을 갖는 디바이스(300)의 단면도를 도식적으로 나타낸 것이다. 이후, 후속 프로세싱이, 디바이스(200)을 참조하여 앞서 설명된 바와 같이, 계속될 수 있다. 즉, 각각의 게이트 전극 구조들 혹은 더미 게이트 전극 구조들이, 적절한 유전체 물질을 제공함과 아울러 게이트 전극 물질을 증착시킴으로써 형성될 수 있다. 이후, 드레인 및 소스 구역들이 노출될 수 있고, 대응하는 "평면" 제조 프로세스들이 적용될 수 있어, 기본적인 트랜지스터 구성이 완성될 수 있다. 더욱이, 필요한 경우, 게이트 전극 구조는, 앞서 설명된 바와 같이, 금속 함유 전극 물질과 결합된 하이-k 유전체 물질에 의해 대체될 수 있다.
도 3c는 더 진행된 제조 단계에서의 반도체 디바이스(300)를 도식적으로 나타낸 것으로, 여기서 대체 게이트 전극 구조(320R)는 하이-k 유전체 물질(321)과 결합되어, 핀들(310) 주변에 제공될 수 있다. 결과적으로, 이중 게이트 구성이 트랜지스터 셀(350A...350D) 각각에 대해 확립될 수 있는바, 즉, 제 1 게이트 전극 구조(320A)가 핀(310)의 일 측벽 상에 제공될 수 있고, 그리고 제 2 게이트 전극 구조(320C)가 반대편 측벽 상에 제공될 수 있다. 반면, 핀(310)의 상부 표면은 여전히, 에칭 정지 층(304A)(도 3b 참조)과 결합된 캡 요소(306)에 의해 덮여있을 수 있다.
결과적으로, 본 개시내용은 향상된 3차원 트랜지스터 구성, 즉 이중 게이트 및 삼중 게이트 트랜지스터 구성을 제공하는바, 여기서, 트랜지스터들의 핀들은 벌크 반도체 물질을 기반으로 하여 제공될 수 있고, 그럼으로써 증가된 반도체 체적이 제공되며, 동시에 종래 FinFET 및 삼중 게이트 트랜지스터 아키텍처에서의 전형적 경우에서와 같이, 높은 저항의 드레인 및 소스 부분으로서 동작할 수 있는 중간 핀 부분을 필요로 함이 없이, 연속적인 드레인 및 소스 구역들이 핀의 채널 영역들에 결합될 수 있다. 더욱이, 채널 구역, 즉 핀들 그리고 게이트 전극 구조, 드레인 및 소스 영역들 그리고 격리 구조는, 연속적인 드레인 및 소스 구역들을 제공하기 위한 복잡한 선택적 에피택셜 성장 프로세스를 피하면서, 자기 정렬 프로세스 시퀀스를 가능하게 하는 마스킹 방식을 기반으로 하여 제공될 수 있다. 더욱이, 핀들을 형성한 이후에, 이차원 혹은 평면 트랜지스터 제조 프로세스로부터의 잘 확립되고 효율적인 프로세스 기술(가능하게는 효과적인 스트레인 유발 매커니즘을 포함함)이 적용될 수 있어, 핀들에 증가된 반도체 체적을 제공하는 것과, 그리고 핀들에서의 높은 저항의 드레인 및 소스 부분들을 피할 수 있는 것에 추가하여, 추가적 성능 향선 매커니즘들이 유리하게 적용될 수 있다.
앞서 설명된 특정 실시예들은 단지 예시적인 것인데, 왜냐하면 본 발명은 본 명세서의 가르침으로 혜택을 받는 본 발명의 기술분야에서 숙련된 자들에게는 명백한 것으로서 다른지만 등가적인 방식으로 수정 및 실시될 수 있기 때문이다. 예를 들어, 앞서 설명된 프로세스 단계들은 다른 순서로 수행될 수 있다. 더욱이, 본 명세서에서 도시된 구조 혹은 설계의 세부적 사항들을, 아래의 특허청구범위에 설명되는 것과는 다르게, 한정하려는 것이 아니다. 따라서, 앞서 설명된 특정 실시예들은 변경될 수 있거나 수정될 수 있고 이러한 모든 변경이 본 발명의 범위 및 사상 내에 있는 것으로 고려됨은 명백하다. 따라서, 본 명세서에서 구하고자 하는 보호 범위가 아래의 특허청구범위에서 기술된다.

Claims (16)

  1. 트랜지스터를 형성하는 방법으로서,
    반도체 디바이스의 반도체 층(203) 위에 층 스택(layer stack )(204)을 형성하는 단계와, 여기서 상기 층 스택은 상기 반도체 층(203) 위에 형성되는 에칭 정지 층(etch stop layer)(204A) 및 상기 에칭 정지 층 위에 형성되는 제 1 마스크 층(mask layer)(204B)을 포함하고;
    마스크 피처(mask feature)(204M)가 획득되도록 상기 제 1 마스크 층(204B)을 패터닝하는 단계와;
    상기 마스크 피처(204M)의 측벽들 상에 스페이서 요소(spacer element)(206)를 형성하는 단계와;
    상기 마스크 피처(204M)를 상기 측벽 스페이서 요소(206)에 대해 선택적으로 제거하는 단계와;
    채널 구역과 그리고 드레인 및 소스 구역들이 정의되도록 상기 측벽 스페이서 요소(206)의 일부분을 노출시키는 제 1 개구(opening)(207N)를 갖는 제 2 마스크 층(207)을 제공하는 단계와, 여기서 상기 제 2 마스크 층(207)은 격리 구조(isolation structure)(208)의 위치 및 측면 크기를 정의하기 위한 제 2 개구(207M)를 가지며;
    상기 반도체 층(203)에 핀(fin)(210)이 형성되도록, 상기 측벽 스페이서 요소(206)와 상기 제 2 마스크 층(207)을 에칭 마스크(etch mask)로서 사용하여 상기 반도체 층(203) 내에 트렌치(trench)들을 형성하는 단계와, 여기서 상기 핀(210)은 상기 채널 구역에 대응하고;
    적어도 상기 핀(210)의 측벽들 상에 게이트 전극 구조(gate electrode structure)(220)를 형성하는 단계와; 그리고
    상기 드레인 및 소스 구역들에 드레인(211D) 및 소스 영역들(211S)을 형성하는 단계를 포함하여 구성되며,
    상기 드레인 및 소스 영역들이 상기 핀(210)에 결합되는 것을 특징으로 하는 트랜지스터를 형성하는 방법.
  2. 삭제
  3. 제1항에 있어서,
    상기 트렌치들을 형성하는 단계는 상기 제 1 개구(207N) 및 상기 제 2 개구(207M)를 기반으로 하여 상기 트렌치들을 형성하는 것을 포함하는 것을 특징으로 하는 트랜지스터를 형성하는 방법.
  4. 제3항에 있어서,
    상기 트렌치들과 상기 제 1 개구(207N)와 그리고 상기 제 2 개구(207M)를 유전체 물질로 채우는 단계를 더 포함하는 것을 특징으로 하는 트랜지스터를 형성하는 방법.
  5. 제4항에 있어서,
    상기 핀(210)의 유효 높이(effective height)를 조정하기 위해, 상기 개구들 내의 상기 유전체 물질을 상기 반도체 층(203)의 표면에 대응하는 높이 레벨(height level) 아래로 리세스(recess)시키는 단계를 더 포함하는 것을 특징으로 하는 트랜지스터를 형성하는 방법.
  6. 제5항에 있어서,
    상기 유전체 물질을 리세스시킨 이후에 상기 제 2 마스크 층을 기반으로 하여 웰 주입 프로세스(well implantation process)를 수행하는 단계를 더 포함하는 것을 특징으로 하는 트랜지스터를 형성하는 방법.
  7. 제6항에 있어서,
    상기 반도체 층의 노출된 측벽 구역들에서의 상기 드레인 및 소스 영역들에 대해 카운터 도핑 도펀트 종(counter doping dopant species)이 도입되도록 경사각(tilt angle)을 사용하여 카운터 도핑 주입 프로세스(counter-doping implantation process)를 수행하는 단계를 더 포함하는 것을 특징으로 하는 트랜지스터를 형성하는 방법.
  8. 제1항에 있어서,
    상기 게이트 전극 구조(220)를 형성하는 단계는,
    상기 드레인 및 소스 영역들을 형성하기 전에, 상기 제 2 마스크 층(207)의 상기 제 1 개구(207N) 내에서 상기 핀(210)의 노출된 측벽 구역들 상에 유전체 물질을 형성하고 상기 제 1 개구(207N) 내에 게이트 전극 물질(222)을 증착시키는 것과; 그리고
    상기 드레인 및 소스 영역들을 형성한 이후에, 상기 유전체 물질 및 상기 게이트 전극 물질(222)을 대체 게이트 전극 구조(replacement gate electrode structure)(220R)로 대체(replace)시켜 상기 대체 게이트 전극 구조(220R)가 형성되도록 하는 것을 포함하는 것을 특징으로 하는 트랜지스터를 형성하는 방법.
  9. 제8항에 있어서,
    상기 제 2 마스크 층을 제거하고, 그리고 상기 게이트 전극 구조(220)의 상기 게이트 전극 물질(222)을 주입 마스크로서 사용하면서 상기 드레인 및 소스 영역들을 형성하는 단계를 더 포함하는 것을 특징으로 하는 트랜지스터를 형성하는 방법.
  10. 제1항에 있어서,
    상기 드레인 및 소스 영역들을 형성하기 전에 상기 드레인 및 소스 구역들에서의 상기 반도체 층(203)에 캐비티(cavity)를 형성하고, 상기 캐비티들을 스트레인 유발 반도체 물질(strain-inducing semiconductor material)로 채우는 단계를 더 포함하는 것을 특징으로 하는 트랜지스터를 형성하는 방법.
  11. 트랜지스터를 형성하는 방법으로서,
    반도체 층(203) 위에 마스크 피처(204M) 및 스페이서 요소(206)를 형성하는 단계와, 상기 마스크 피처는 상기 반도체 층(203)에 형성될 인접하는 핀들(310) 간의 측면 거리를 정의하며, 상기 스페이서 요소(206)는 상기 반도체 층(203)에 형성될 인접하는 핀들(310) 중 임의의 핀(310)의 측면 치수를 정의하고;
    제 1 개구(207N) 및 제 2 개구(207M)를 구비한 마스크 층(207)을 형성하는 단계와, 상기 제 1 개구(207N)는 상기 핀(310)의 길이를 정의하고, 상기 제 2 개구(207M)는 격리 구조(208)의 측면 크기 및 위치를 정의하며;
    상기 마스크 층(207) 및 상기 스페이서 요소(206)를 에칭 마스크로서 사용함으로써 공통 에칭 프로세스로 상기 반도체 층(203) 내에 상기 핀(310) 및 격리 트렌치를 형성하는 단계와;
    상기 핀(310)의 제 1 측벽의 일부분 상에 제 1 게이트 전극 구조(320A)를 형성하고, 그리고 상기 핀(310)의 제 2 측벽의 일부분 상에 제 2 게이트 전극 구조(320C)를 형성하는 단계와; 그리고
    상기 반도체 층 내에 상기 핀(310)의 말단 부분에 인접하여 드레인 및 소스 영역들을 형성하는 단계를 포함하는 것을 특징으로 하는 트랜지스터를 형성하는 방법.
  12. 제11항에 있어서,
    상기 마스크 피처를 형성하는 단계는 상기 반도체 층(203) 상에 에칭 정지 층(204A)을 형성하는 것과, 상기 에칭 정지 층 상에 희생 마스크 층(sacrificial mask layer)을 형성하는 것과, 그리고 라인 피처(line feature)가 형성되도록 상기 희생 마스크 층을 패터닝하는 것과, 상기 라인 피처의 측벽들 상에 스페이서 요소를 형성하는 것과, 그리고 상기 라인 피처를 선택적으로 제거하는 것을 포함하는 것을 특징으로 하는 트랜지스터를 형성하는 방법.
  13. 제11항에 있어서,
    상기 제 1 게이트 전극(320A) 및 상기 제 2 게이트 전극(320C)을 형성하는 단계는, 상기 핀(310)을 형성한 이후에 상기 제 1 개구 및 상기 제 2 개구를 임의의 구조로 채우는 것과, 그리고 상기 드레인 및 소스 영역들을 형성한 이후에 상기 구조를 하이-k 유전체 물질 및 금속 함유 전극 물질로 대체시켜 대체 게이트 전극 구조(330R)가 형성되도록 하는 것을 포함하는 것을 특징으로 하는 트랜지스터를 형성하는 방법.
  14. 제13항에 있어서,
    상기 핀의 상부 표면 상에 제 3 게이트 전극이 형성되는 것을 특징으로 하는 트랜지스터를 형성하는 방법.
  15. 삭제
  16. 삭제
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