KR20110097886A - 균질하게 실리사이드화된 핀 끝부분들을 가지는 다중 게이트 트랜지스터 - Google Patents

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Abstract

다중 게이트 트랜지스터에 있어서, 트랜지스터(200)의 복수의 핀들의 드레인이나 소오스(211)가 공통의 컨택 소자(243)에 의하여 서로에게 전기적으로 연결되며, 해당 컨택 영역들(235)의 향상된 균일도가 향상된 실리사이드화 공정 시퀀스에 의해 이루어질 수 있다. 이런 목적으로, 핀들이 유전체 물질(230)에 내장될 수 있고, 유전체 물질 내에 적절한 컨택 개구(230A)가 핀들(210)의 끝면들(210F)을 노출하도록 형성될 수 있으며, 그런 다음 끝면들은 실리사이드화 표면 영역들로서 역할할 수 있다.

Description

균질하게 실리사이드화된 핀 끝부분들을 가지는 다중 게이트 트랜지스터{MULTIPLE GATE TRANSISTOR HAVING HOMOGENOUSLY SILICIDED FIN END PORTIONS}
개괄적으로, 본 개시는 이중 게이트(double gate)나 삼중 게이트 아키텍처(triple gate architecture)를 가지는 트랜지스터 소자들(FinFET)을 포함하는 고도로 정밀한 집적 회로들의 제조에 관한 것이다.
CPU들, 저장 장치들, ASIC들(application specific integrated circuits) 등과 같은 정밀한 집적 회로들의 제조는 특정된 회로 레이아웃(layout)에 따라 주어진 칩 영역 상에 수많은 개수의 회로 소자들의 형성을 요하며, 전계 효과 트랜지스터(field effect transistor)들은 집적 회로들의 성능을 실질적으로 결정하는 하나의 중요한 유형의 회로 소자들에 해당한다. 일반적으로, 복수의 공정 기술들이 현재 실시되며, 전계 효과 트랜지스터들을 포함하여 많은 유형들의 복합 회로에 대하여, MOS 기술은 현재 동작 속도 및/또는 전력 소모 및/또는 비용 효율성의 관점에서 우월한 특성들로 인해 가장 유망한 접근법들 중 하나이다. 예컨대 MOS 기술을 이용하여 복합 집적 회로들을 제조하는 동안에, 수백만 개의 트랜지스터들, 예컨대 N-채널 트랜지스터들 및/또는 P-채널 트랜지스터들이 결정질 반도체층(crystalline semiconductor layer)을 포함하는 기판 위에 형성된다. N-채널 트랜지스터를 고려하든 P-채널 트랜지스터를 고려하든 지에 관계없이, 전계 효과 트랜지스터는 전형적으로 드레인(drain) 및 소오스(source) 영역들이라고 지칭되는 고도핑된(highly doped) 영역들과 채널 영역과 같이 고도핑된 영역들에 인접하여 배치되는 저도핑되거나(slightly doped) 도핑되지 않은 영역과의 계면(interface)에 의해 형성되는 소위 PN 접합(PN junction)들을 포함한다. 전계 효과 트랜지스터에 있어서, 채널의 전도도(conductivity), 즉 전도성 채널의 구동 전류 용량(drive current capability)은 채널 영역에 인접하여 형성되고 얇은 절연층(insulating layer)에 의해 그와 분리되는 게이트 전극(gate electrode)에 의해 제어된다. 게이트 전극에 적절한 제어 전압의 인가로 인해 전도성 채널이 일단 형성되면, 채널 영역의 전도도는 도펀트 농도(dopant concentration), 전하 캐리어(charge carrier)들의 이동도(mobility), 및 평면(planar) 트랜지스터 아키텍처에 대하여 소오스와 드레인 영역들 사이의 거리에 따라 결정되며, 이는 또한 채널 길이(channel length)라고 지칭된다.
현재, 실질적으로 무제한의 이용가능성, 실리콘과 관련 물질들 및 공정들의 잘 알려진 특성들, 그리고 지난 50년 동안 집대성된 경험으로 인해 방대한 대다수의 집적 회로들은 실리콘을 기반으로 한다. 그러므로, 실리콘은 양산 제품들을 위해 설계되는 장래의 회로 세대들에 대해 선택되는 물질로 아마도 남아있을 것이다. 반도체 장치들을 제조하는데 있어서 실리콘이 지배적으로 중요한 하나의 이유는 서로 다른 영역들을 서로 간에 신뢰성있게 전기적으로 절연할 수 있게 해주는 실리콘/실리콘 다이옥사이드(silicon dioxide) 계면의 우수한 특성들이었다. 실리콘/실리콘 다이옥사이드 계면은 고온에서 안정적이므로 예컨대 도펀트들을 활성화하고 상기 계면의 전기적 특성들을 희생시키지 않고 결정 손상(crystal damage)을 치유하는 어닐링 사이클(anneal cycle)들을 위해 필수적인 후속의 고온 공정들을 수행할 수 있게 해준다.
위에서 지적된 이유들 때문에, 전계 효과 트랜지스터들에 있어서, 실리콘 다이옥사이드는 바람직하게는 종종 폴리실리콘이나 다른 금속-함유 물질들을 포함하는 게이트 전극을 실리콘 채널 영역으로부터 분리하는 기본적인 게이트 절연층으로서 사용된다. 전계 효과 트랜지스터들의 디바이스 성능을 꾸준히 개선시킴에 있어서, 스위칭 속도와 구동 전류 용량을 개선시키기 위하여 채널 영역의 길이는 지속적으로 감소되어져 왔다. 트랜지스터 성능은 주어진 전원 전압에 대하여 원하는 구동 전류를 제공하기 위한 충분히 높은 전하 밀도로 채널 영역의 표면을 반전시키는 게이트 전극에 공급되는 전압에 의해 제어되기 때문에, 게이트 전극, 채널 영역, 및 그 사이에 위치하는 실리콘 다이옥사이드에 의해 형성되는 커패시터에 의해 제공되는 어느 정도의 용량성 결합(capacitive coupling)이 유지되어야 한다. 평면 트랜지스터 구성에 대하여 채널 길이를 감소시키는 것은 트랜지스터 작동 중에 소위 단채널 동작(short channel behavior)을 방지하기 위하여 증가된 용량성 결합을 필요로 한다는 것이 판명되어 있다. 단채널 동작은 누설 전류의 증가와 역치 전압(threshold voltage)의 채널 길이에 대한 의존도로 이어질 수 있다. 상대적으로 낮은 전원 전압과 그에 따른 감소된 역치 전압을 갖는 공격적으로 스케일링된(scaled) 트랜지스터 디바이스들은 누설 전류의 기하급수적 증가(exponential increase)를 겪는 동시에, 또한 채널 영역에 대한 게이트 전극의 용량성 결합이 향상될 것을 요한다. 따라서, 실리콘 다이옥사이드 층의 두께는 게이트와 채널 영역 사이에 요구되는 커패시턴스(capacitance)를 제공하도록 그에 상응하게 감소되어야 한다. 예를 들면, 대략 0.08 μm의 채널 길이는 실리콘 다이옥사이드로 만들어진 게이트 유전체가 대략 1.2 nm 만큼 얇을 것을 요할 수 있다. 긴 채널을 갖는 트랜지스터 소자들은 저장 트랜지스터 소자들과 같은 덜 중요한 애플리케이션들에 사용될 수 있는 반면, 극히 짧은 채널을 가지는 고속 트랜지스터 소자들의 이용은 전형적으로 고속 애플리케이션들에 제한될 수 있지만, 초박형(ultra-thin) 실리콘 다이옥사이드 게이트 절연층을 통한 전하 캐리어들의 직접 터널링(direct tunneling)에 의해 유발되는 상대적으로 높은 누설 전류는 옥사이드 두께에 대한 값이 성능-지향적 회로들의 요구 조건들과 호환되지 않을 수 있는 범위나 1-2 nm에 이르게 할 수 있다.
그러므로, 특히 극히 얇은 실리콘 다이옥사이드 게이트 층들에 대해 게이트 절연층을 위한 물질로서 실리콘 다이옥사이드를 대체하는 것이 고려되어져 왔다. 대체가능한 물질들은 상당히 높은 유전율(permittivity)을 보여주어 그에 상응하게 형성된 게이트 절연층의 물리적으로 더 큰 두께로 극히 얇은 실리콘 다이옥사이드 층에 의해 얻어질 용량성 결합을 제공하는 물질들을 포함한다. 그러므로, 대략 25의 k를 갖는 탄탈럼 옥사이드(tantalum oxide, Ta2O5), 대략 150의 k를 가지는 스트론티움 티타늄 옥사이드(strontium titanium oxide, SrTiO3), 하프늄 옥사이드(hafnium oxide, HfO2), HfSiO, 지르코니움 옥사이드(zirconium oxide, ZrO2) 등과 같은 고유전율 물질들로 실리콘 다이옥사이드를 대체하는 것이 제안되어져 왔다.
위에서 특정된 방식들을 기반으로 정밀한 평면 트랜지스터 아키텍처들의 성능과 제어도(controllability)에 관한 상당한 장점들을 얻을 수 있지만, 추가적인 디바이스 스케일링의 측면에서, 새로운 트랜지스터 구성들이 제안되어져 왔으며, 이에 있어서 원하는 채널폭을 얻고 동시에 채널 영역을 통한 전류 흐름에 대해 훌륭한 제어도를 유지하기 위한 시도로 "삼차원" 아키텍처가 제공될 수 있다. 이를 위해, 소위 FinFET 들이 제안되어져 왔으며, 이에 있어서 실리콘의 얇은 조각(sliver) 또는 핀(fin)이 SOI(silicon-on-insulator) 기판의 얇은 활성층(active layer)에 형성될 수 있고, 양 측벽들 상에 게이트 유전체 물질과 게이트 전극 물질이 제공됨으로써 이중 게이트 트랜지스터를 실현할 수 있고, 그 채널 영역이 완전히 공핍될(fully depleted) 수 있다. 전형적으로, 정밀한 애플리케이션들에 있어서, 실리콘 핀들의 폭은 10 nm의 단위 정도이고 그 높이는 30 nm의 단위 정도이다. 기본적인 이중 게이트 트랜지스터 아키텍처의 수정된 버전에서는, 게이트 유전체 물질과 게이트 전극이 또한 핀의 상부 표면(top surface) 위에 형성됨으로써 삼중-게이트 트랜지스터 아키텍처를 실현할 수도 있다. 도 1a와 도 1b를 참조하여, 종래의 FinFET들의 기본 구성과 종래의 제조 기법들과 관련된 특성들이 더욱 상세히 서술될 수 있다.
도 1a는 반도체 디바이스(100)의 사시도를 도식적으로 예시한 것이며, 복수의 개별 트랜지스터 셀들(150)을 포함하는 종래의 이중 게이트 또는 FinFET 전계 효과 트랜지스터(FinFET)를 나타낸 것이다. 예시된 바와 같이, 디바이스(100)는 예컨대 실리콘 다이옥사이드 물질의 형태의 매립 절연층(buried insulating layer)을 그 위에 형성한 실리콘 기판과 같은 기판(101)을 포함한다. 게다가, 트랜지스터 셀들(150) 각각은 핀(110)을 포함하며, 이는 최초에 매립 옥사이드 층(102) 위에 형성됨으로써 SOI 구성을 정의하는 실리콘 층(미도시됨)의 남은 부분에 해당할 수 있다. 핀(110)은 드레인과 소오스 영역들에 해당하는 부분(111)과 게이트 전극 구조(120)에 의해 덮여지는 채널 영역(미도시됨)을 또한 포함할 수 있으며, 이는 핀들(110) 각각의 중앙 부분을 둘러쌀 수 있다. 즉, 게이트 전극 구조(120)는 핀들(110) 각각의 중앙 부분의 각각의 측벽들(110A, 110B) 위에 형성될 수 있고 다결정 실리콘(polycrystalline silicon)과 같은 전극 물질과 결합하여 실리콘 다이옥사이드와 같은 적절한 게이트 유전체 물질을 포함할 수 있다. 핀들(110)의 상부 표면은 캡층(112)에 의해 덮여질 수 있으며, 이는 실리콘 나이트라이드(silicon nitride), 실리콘 다이옥사이드 등을 포함할 수 있다. 측벽 표면들(110A, 110B) 외에도 핀들의 상부 표면이 또한 채널 영역으로 사용되어야 한다면 캡층(112)도 또한 게이트 유전체 물질에 해당할 수 있음을 인지하여야 한다. 핀들(110)은 높이(110H), 폭(110W), 및 길이, 즉 게이트 전극 구조(120)의 폭에 의해 실질적으로 정의되는 유효 채널 길이를 가질 수 있다.
전형적으로, 복수의 트랜지스터 셀들(150)을 포함하는 반도체 디바이스(100)는 매립 절연층(102) 위에 형성되는 활성 실리콘층을 패터닝(patterning)하고 게이트 전극 구조(120)를 제공하기 위해 적절히 설계된 제조 공정들을 수행함으로써 형성된다. 예를 들면, 캡층(112)은 활성 실리콘층에 형성될 수 있으며, 이는 핀들(110)을 얻기 위하여 정밀한 리소그래피(lithography) 및 에칭(etch) 기법들을 기초로 하여 그 뒤에 패터닝될 수 있다. 그 후에, 실리콘 다이옥사이드 등과 같은 적절한 게이트 유전체 물질이 예컨대 산화(oxidation) 등에 의해 형성될 수 있으며, 폴리실리콘 등과 같은 적절한 게이트 전극 물질의 증착이 뒤따를 수 있다. 다음으로, 게이트 전극 구조(120)가 예컨대 확립된 고도로 선택적인 에칭 기법들을 이용하여 게이트 전극 물질을 패터닝함으로써 얻어질 수 있으며, 이들은 또한 평면 트랜지스터 구성들에 있어서 폴리실리콘 게이트 전극들을 제조하기 위해서도 잘 정립되어 있다. 그 후에, 가능하다면 적절한 스페이서(spacer) 구조들(미도시됨)과 결합하여 적절한 도펀트 프로파일들이 드레인과 소오스 영역들(111)에 대해 설정될 수 있으며, 이는 상응하는 이온 임플란트(ion implantation) 기법들에 의해 이루어질 수 있다.
도 1b는 더 진행된 제조 단계에서 디바이스(100)의 평면도를 도식적으로 예시한 것이다. 예시된 바와 같이, 개별 트랜지스터 셀들(150)의 드레인 영역들과 해당 소오스 영역들은 에피택셜 재-성장된(epitaxially re-grown) 실리콘 물질에 의해 연결됨으로써 드레인 측과 소오스 측에서 각각 실리콘층(103)을 형성할 수 있다. 전형적으로, 드레인 측과 소오스 측에서의 실리콘 물질은 선택적 에피택셜 성장 기법들에 의해 형성됨으로써 게이트 전극 구조(120)의 게이트 전극 물질에 대하여 물질(103)의 필수적인 옵셋을 제공하기 위하여 해당 스페이서 소자들(104)을 요구할 수 있다. 전체 공정 전략에 따라, 핀들(110)의 중앙 부분들의 측벽들 상에 형성된 해당 채널 영역들에 적절히 연결하기 위하여 스페이서 구조들(104)은 또한 감소된 도펀트 농도로 드레인과 소오스의 확장 영역들(미도시됨)을 형성한 후에 해당 고도핑된 드레인과 소오스 영역들을 정의하는데 이용될 수도 있다. 반도체 물질(103)을 형성하여 디바이스(100)의 분리된 드레인과 소오스 영역들을 제공한 후에, 예컨대 금속 실리사이드(metal silicide)를 포함하는 해당 컨택(contact) 영역들(미도시됨)이 확립된 금속 실리사이드 공정 레짐(regime)을 기반으로 반도체 물질(103)에 형성될 수 있다. 그 후에, 디바이스(100)를 적절한 유전체 물질에 매립하고 전반적인 회로 구성에 따라 드레인과 소오스 영역들(103) 및 게이트 전극 구조(120)에 연결하기 위하여 해당 컨택 소자들을 형성함으로써 적절한 컨택 구조가 형성될 수 있다.
동작 동안에, 적절한 제어 전압을 게이트 전극 구조(120)에 인가할 때 드레인으로부터 소오스로 전류 흐름을 설정하기 위하여 적절한 전압들이 디바이스에 인가될 수 있다. 따라서, 전도성 채널이 게이트 전극 구조(120)에 의해 덮여지는 핀들(110)의 측벽들에서 생성될 수 있으며, 전반적인 디바이스 치수들에 따라 완전히 공핍된 반도체 영역이 핀(110) 내에 만들어질 수 있다. 캡층(112)의 특성들에 따라 게이트 전극 구조(120)에 의해 덮여지는 핀들(110)의 상부 표면이 또한 채널 영역으로서 역할하여 훨씬 더 증가된 유효 트랜지스터 폭을 제공할 수 있는 동시에, 또한 실질적으로 완전 공핍된 상태를 여전히 유지하면서 핀들(110)의 높이가 증가될 수 있게 해줄 수 있다. 도 1a와 도 1b에서 예시된 바와 같이 다중 게이트 트랜지스터 디바이스(100)는 증가된 구동 전류 용량을 제공하면서 드레인과 소오스 영역들(103) 사이의 전류 흐름에 대해 높은 제어도를 여전히 유지하는 것과 관련하여 유리할 수도 있지만, 디바이스 특성들의 고도의 가변성이 발생할 수 있다고 밝혀졌으며, 이는 다른 것들 중에서도 공통 드레인과 소오스 영역들(103)의 구성에 의해 유발되는 것으로 가정된다. 예를 들면, 이전 제조 단계에서 에피택셜 형성된 반도체층들(103)을 기반으로 실리사이드화 과정을 수행하는 것은 인접 채널 영역들에 대하여 해당 금속 실리사이드 영역들의 어느 정도의 비-균일성(non-uniformity)을 초래할 수 있으며, 따라서 결과적인 전체 구동 전류의 상당한 가변성에 기여할 수 있다.
본 개시는 위에서 확인된 문제들 중 하나 이상의 영향을 방지하거나 최소한 감소시킬 수 있는 다양한 방법들과 디바이스들에 대한 것이다.
다음은 본 발명의 일부 양상들에 대해 기본적인 이해를 제공하기 위하여 본 발명의 간략화된 요약을 제공한다. 이 내용은 본 발명의 완전한 개요인 것은 아니다. 본 발명의 중요 요소들이나 결정적인 요소들을 확인하고자 하거나 본 발명의 범위를 기술하고자 하는 의도는 아니다. 그 유일한 목적은 나중에 논의되는 더욱 상세한 설명의 서막으로서 간략화된 형태로 일부 개념들을 제공하기 위한 것이다.
일반적으로, 본 명세서에서 개시되는 주요 내용은 이중 게이트 트랜지스터들과 삼중 게이트 트랜지스터들과 같은 다중 게이트 트랜지스터(multiple gate transistor)들과 해당 제조 기법들에 관한 것이고, 이에 있어서 트랜지스터 소자의 하나 이상의 핀들을 직접 컨택 소자와 전기적으로 연결하면서 해당 선택적 에피택셜 성장 기법들과 에피택셜 성장된 반도체 물질의 불균일한 실리사이드화 공정을 방지하기 위하여 향상된 컨택 레짐을 제공함으로써 디바이스 변동성이 감소될 수 있다. 이런 목적으로, 본 명세서에서 개시된 하나의 양상에 따라, 예컨대 실리사이드화 공정을 기반으로 그 안에 컨택 영역을 형성하여 실질적으로 균질한 컨택 영역을 만드는데 이용가능하도록 하나 이상의 핀들의 끝면이 적절하게 노출될 수 있고, 따라서 균질한 컨택 영역은 컨택 소자로부터 핀들의 해당 드레인 및 소오스 영역들 안으로 전류 흐름의 균일도를 향상시킬 수 있는 동시에, 복수의 핀들이 컨택 소자에 공통으로 연결될 수 있다. 본 명세서에서 개시된 다른 예시적인 양상들에서는, 핀들 각각의 끝부분들 각각에 직접 연결하는 컨택 개구를 형성하기 위한 에칭 공정 동안에 핀들의 끝부분들의 적절한 표면 영역들이 노출될 수 있다. 또한, 이 경우에, 공통 컨택 소자로부터 핀들의 개별 드레인 및 소오스 영역들로 더욱 효율적이고 균일한 전도성 경로가 만들어질 수 있음으로써, 또한 다중 게이트 트랜지스터 소자들의 전반적인 동작 안정도를 향상시킬 수 있다.
본 명세서에서 개시되는 하나의 예시적인 방법은 다중 게이트 트랜지스터의 복수의 핀들의 끝부분들 위에 유전체 물질을 형성하는 것과 상기 끝부분들을 통하여 확장되도록 상기 유전체 물질에서 개구를 형성하는 것을 포함한다. 상기 방법은 상기 개구에서 노출된 상기 끝부분들 각각의 단면 영역에 컨택 영역을 형성하는 것을 더 포함한다. 마지막으로, 상기 방법은 상기 개구에 컨택 소자를 형성하는 것을 포함하며, 상기 컨택 소자는 상기 컨택 영역들 각각에 연결한다.
본 명세서에서 개시되는 추가의 예시적인 방법은 다중 게이트 트랜지스터에 연결하는 컨택 소자를 형성하는 것에 관한 것이다. 상기 방법은 상기 다중 게이트 트랜지스터의 하나 이상의 핀들의 끝부분을 감싸도록 유전체 물질을 형성하는 것을 포함한다. 뿐만 아니라, 상기 방법은 상기 유전체 물질에 컨택 개구를 형성하는 것을 포함하며, 상기 컨택 개구는 상기 하나 이상의 핀들의 적어도 일부분을 노출한다. 마지막으로, 상기 방법은 상기 하나 이상의 핀들의 상기 적어도 일부분에 연결하는 컨택 소자를 제공하기 위하여 금속-함유 물질로 상기 컨택 개구를 채우는 것을 포함한다.
본 명세서에서 개시되는 하나의 예시적인 반도체 디바이스는 다중 게이트 트랜지스터의 복수의 핀들과 상기 복수의 핀들의 중앙 부분 위에 형성되는 게이트 전극 구조를 포함한다. 뿐만 아니라, 유전체 물질이 상기 복수의 핀들 각각의 끝부분을 감싸고, 금속-함유 컨택 소자가 상기 유전체 물질에 형성되고 상기 복수의 핀들의 각각의 끝부분의 적어도 하나의 표면 영역과 계면을 가진다.
본 개시는 동반되는 도면들과 함께 서술된 다음의 설명들을 참조함으로써 이해될 수 있으며, 도면들에서 유사한 참조 번호들은 유사한 요소들을 식별한다.
도 1a-1b는 종래의 방식들에 따라 복수의 핀 끝부분들을 전기적으로 연결하기 위한 그리고 컨택 소자에 연결하기 위한 에피택셜 성장된 공통의 드레인과 소오스 영역을 제공함에 있어 다양한 제조 단계들 동안에 종래의 다중 게이트 트랜지스터 소자의 사시도 및 평면도를 각각 도식적으로 예시한 것이다.
도 2a-2b는 예시적인 실시예들에 따라 초기 제조 단계에서 다중 게이트 트랜지스터의 사시도와 단면도를 각각 도식적으로 예시한 것이다.
도 2c-2d는 추가의 예시적인 실시예들에 따라 더 진행된 제조 단계에서 다중 게이트 트랜지스터의 사시도들을 도식적으로 예시한 것이다.
도 2e는 도 2d의 디바이스의 단면도를 도식적으로 예시한 것이다.
도 2f-2g는 예시적인 실시예들에 따라 컨택 개구(contact opening)가 유전체 물질에 형성되는 제조 단계에서 사시도와 단면도를 각각 도식적으로 예시한 것이다.
도 2h-2i는 예시적인 실시예들에 따라 더 진행된 제조 단계들에서 반도체 디바이스의 사시도들을 도식적으로 예시한 것이다.
도 2j는 도 2i의 디바이스의 단면도를 도식적으로 예시한 것이다.
도 2k-2l은 더 진행된 제조 단계에서 디바이스의 사시도와 단면도를 각각 도식적으로 예시한 것이다.
도 2m은 각각의 핀들의 컨택 영역의 증가된 부분이 노출될 수 있는 추가의 예시적인 실시예에 따라 단면도를 도식적으로 예시한 것이다.
도 2n-2o는 예시적인 실시예들에 따라 더 진행된 제조 단계에서 사시도와 단면도를 각각 도식적으로 예시한 것이다.
도 2p-2r은 다른 추가의 예시적인 실시예들에 따라 다양한 제조 단계들에서 다중 게이트 트랜지스터 소자들의 단면도들을 도식적으로 예시한 것이다.
본 명세서에서 개시된 주요 내용은 다양하게 수정들이 가능하고 대체가능한 형태들이 가능하지만, 주요 내용의 특정 실시예들이 도면들에서 예로 도시되었고 본 명세서에서 상세히 서술된다. 하지만, 특정 실시예들에 대한 본 명세서의 설명은 본 발명을 개시된 특정 형태들로 제한하고자 하는 의도가 아니라, 그 반대로 첨부된 청구항들에 의해 정의되는 바와 같은 본 발명의 정신과 범위 내에 속하는 모든 수정들, 균등물들, 그리고 대체가능한 것들을 커버하고자 의도된 것이다.
본 발명의 다양한 예시적인 실시예들이 아래에서 서술된다. 명확히 하기 위해, 이 명세서에서 실제 구현예의 모든 특징들이 서술되는 것은 아니다. 이러한 실제 실시예를 개발함에 있어서 시스템-관련 및 비즈니스-관련 제한 조건들에 부합하는 것과 같은 개발자들의 특정 목적들을 달성하기 위해 수많은 구현예 특유의 결정들이 내려져야 하며, 이들은 구현예마다 바뀔 것이라는 점이 물론 인지될 것이다. 게다가, 이러한 개발 노력은 복잡할 수 있고 시간 소모적일 수 있지만, 그래도 본 개시의 혜택을 가지는 당해 기술 분야의 통상의 기술을 가진 자들에 대해서는 의례적인 작업일 것이라는 점이 인지될 것이다.
이제 주요 내용이 첨부된 도면들을 참조하여 서술될 것이다. 단지 설명만을 위한 목적으로 그리고 당해 기술 분야의 숙련된 자들에 잘 알려진 자세한 내용들로 본 개시를 모호하지 않게 하기 위하여 다양한 구조들, 시스템들 및 디바이스들이 도면들에서 도식적으로 도시되어 있다. 하지만, 첨부된 도면들은 본 개시의 예시적인 예들을 서술하고 설명하기 위하여 포함된다. 본 명세서에서 이용되는 단어들과 어구들은 그 단어들과 어구들에 대해 관련 기술 분야의 숙련된 자들에 의해 이해되는 것과 일치하는 의미를 가지도록 이해되고 해석되어야 한다. 본 명세서에서의 용어나 어구의 일관된 사용에 의해 그 용어나 어구의 특별한 정의, 즉 당해 기술 분야의 숙련된 자들에 의해 이해되는 보통의 의례적인 의미와 다른 정의를 의미하도록 의도된 것이 아니다. 용어나 어구가 특별한 의미, 즉 숙련된 장인들에 의해 이해되는 것과 다른 의미를 가지는 것으로 의도되는 한, 그 용어나 어구에 대한 특별한 의미를 직접적으로 그리고 분명히 제공하는 정의 방식으로 이러한 특별한 정의가 명시적으로 제시될 것이다.
개괄적으로, 본 개시는 전반적인 제품 변동성을 감소시키기 위하여 개별 드레인 및 소오스 부분들에 대한 드레인 및 소오스 단자들과 그에 연결되는 채널 영역들의 컨택 저항(contact resistance)이 향상될 수 있는 기법들과 다중 게이트 트랜지스터들을 제공한다. 이런 목적으로, 일부 예시적인 실시예들에서는, 다양한 채널 영역들에서 컨택 저항에 대하여 향상된 정도의 균질성(homogeneity)이 달성될 수 있도록 컨택 영역이 다중 게이트 트랜지스터의 해당 핀들 각각의 개별 끝부분에 형성될 수 있다. 이를 위해, 한 예시적인 실시예에서는, 금속 실리사이드가 핀들 각각의 해당 끝면(end face) 안에 그리고 그 상에 형성됨으로써 다양한 채널 영역들에 대하여 실질적으로 동일한 실리사이드화 조건들을 제공할 수 있다. 이는 일부 예시적인 실시예들에서 핀들을 통하여 "절단(cut)"함으로써 개구 내에 핀들의 각각의 끝면들을 노출하기 위하여 개별 핀들을 유전체 물질 안에 내장하고(embed) 그 안에 해당 개구를 형성함으로써 달성될 수 있다. 결과적으로, 매우 균질한 실리사이드화 공정이 핀들 각각의 노출된 단면 영역 내지 끝면 내에서 수행될 수 있으며, 이는 해당 핀들의 각각의 채널 영역의 전체 "채널 폭"을 가로질러 컨택 저항의 향상된 균일도를 가져올 수 있다. 일부 예시적인 실시예들에서는, 해당 개구가 또한 컨택 개구로서 이용될 수 있으며, 이는 그 뒤에 적절한 컨택 금속으로 채워짐으로써 개별 핀들의 컨택 영역들 각각을 컨택 소자와 연결할 수 있으므로 핀들의 모든 끝부분들 간에 낮은 저항의 전기적 연결이 만들어질 수 있다.
또 다른 예시적인 실시예들에서는, 핀들의 끝부분들의 적어도 측벽 표면들이 컨택 개구 내에서 노출될 수 있으며, 이는 그 뒤에 적절한 금속-함유 물질로 채워짐으로써 해당 채널 영역들 각각에 균질한 전기적 연결을 만들어주는 동시에 또한 공통 드레인 단자 및/또는 소오스 단자를 만들기 위해 핀들의 해당 끝부분들을 전기적으로 단락(short)시킬 수 있다. 결과적으로, 확립된 실리사이드화 기법들, 인레이드(inlaid) 기법들의 증착 공정들 등이 이용될 수 있음에도, 해당 트랜지스터 변동성들의 감소로 인해 상당히 향상된 제품 안정도를 제공할 수 있으며, 이 변동성들은 전형적으로 실리사이드화 과정 전에 에피택셜 성장 기법들을 이용하는 종래의 컨택 레짐(regime)들에 의해 유발될 수 있다.
도 2a-2r과 관련하여, 추가의 예시적인 실시예들이 이제 더욱 상세히 서술될 것이며, 적절하다면 도 1a-1b도 또한 참조될 것이다.
도 2a는 반도체 디바이스(200)의 사시도를 도식적으로 예시한 것이며, 이는 반도체 디바이스(100)와 관련하여 위에서도 또한 설명된 바와 같이 적어도 2개의 별도의 채널 영역들이 게이트 전극의 각각의 부분들에 의해 제어될 수 있으므로 다중 게이트 트랜지스터로도 역시 지칭될 수 있다. 도시된 제조 단계에서는, 디바이스(200)가 실리콘 기판이나 임의의 다른 적절한 캐리어 물질과 같은 기판(201)을 포함하며, 그 위에 일부 예시적인 실시예들에서 실리콘 다이옥사이드층, 실리콘 나이트라이드층, 실리콘 옥시나이트라이드층 등과 같은 절연층에 해당할 수 있는 적절한 베이스층(202)이 형성될 수 있다. 예를 들어, 기판(201)이 실질적으로 결정질 반도체 물질을 포함할 수 있다면, 베이스층(202)(절연 물질의 형태로 제공되면)과 기판(201)은 SOI 구성을 정의할 수 있다. 게다가, 복수의 핀들(210)은 층(202) 위에 형성되고 각각의 끝부분들(210E)과 중앙 부분(210C)을 포함하며, 게이트 전극 구조(220)에 의해 덮여진다. 뿐만 아니라, 게이트 절연 물질이 적어도 핀들(210)의 측벽들 위에 형성될 수 있는 반면, 삼중-게이트 트랜지스터 아키텍처가 고려된다면 해당 게이트 절연층이 핀들(210)의 상부 표면 위에 형성될 수 있다. 다른 경우들에서는, 핀들(210)의 불충분한 용량성 결합을 일으킬 수 있는 캡층(미도시됨)에 의해 핀들(210)이 덮여질 수 있으며, 그 상부 표면은 채널 영역으로서 효과적으로 역할하지 않을 수도 있다. 핀들의 임의의 물질 조성에 대하여, 전반적인 디바이스 요구조건들에 따라 실리콘, 실리콘/게르마늄(germanium), 게르마늄, 또는 임의의 다른 적절한 반도체 화합물들과 같은 임의의 적절한 물질이 이용될 수 있다는 것이 인지되어야 한다. 유사하게, 핀들(210)의 해당 치수는 고려중인 해당 기술 노드(technology node)의 설계 규칙들(design rules)에 따라 선택될 수 있다.
도 2b는 도 2a의 IIb 구역을 따라 절취된 단면도를 도식적으로 예시한 것이다. 예시된 바와 같이, 실리콘 나이트라이드층 등과 같은 캡층(212)이 핀들(210) 위에 형성될 수 있고, 폴리실리콘, 금속-함유 물질 등과 같은 임의의 적절한 물질을 포함할 수 있는 게이트 전극 구조(220)가 캡층(212) 위에 형성될 수 있으며, 또한 핀(210)의 해당 측벽들을 따라 층(202)까지 아래로 확장될 수 있다(도 2b의 단면에서는 미도시됨). 도 2a와 도 2b에서 도시된 바와 같은 반도체 디바이스(200)는 예컨대 디바이스(100)와 관련하여 위에서도 또한 설명된 바와 같은 확립된 공정 기법들을 기반으로 형성될 수 있다.
도 2c는 더 진행된 제조 단계에서 트랜지스터(200)의 사시도를 도식적으로 예시한 것이다. 예시된 바와 같이, 게이트 전극 구조(220)는 측벽 스페이서 구조(sidewall spacer structure)(221)를 포함할 수 있으며, 이는 실리콘 나이트라이드, 실리콘 다이옥사이드 등과 같은 임의의 적절한 물질을 포함할 수 있다. 스페이서 구조는 확립된 증착 및 에칭 기법들을 기반으로 형성될 수 있으며, 스페이서 구조(220)의 폭은 핀들(210)의 끝부분들(210E) 각각에서 원하는 도펀트 프로파일에 따라 선택될 수 있다. 즉, 가능하다면 옵셋 스페이서 소자(미도시됨)를 이용함으로써 적정하게 높은 도펀트 농도가 게이트 전극 구조(220)에 인접한 끝부분들에 만들어질 수 있고, 그 후에 게이트 전극 구조(220)의 게이트 전극 물질(222)까지의 측면 거리를 갖는 끝부분들(210E)에서 소기의 높은 도펀트 농도를 제공하는 하나 이상의 후속 임플란트 단계들 동안에 구조(221)의 하나 이상의 스페이서 소자들이 제공될 수 있고 임플란트 마스크로서 이용될 수 있다. 구조(221)에서 상응하는 개수의 스페이서 소자들을 적절하게 형성함으로써 전극 물질(222)로부터 확장되는 임의의 적절한 농도 프로파일이 구성될 수 있다는 것이 인지되어야 한다. 또한 예컨대 실제 채널 영역에 해당하는 중앙 부분(210C)의 부근에 반대로 도핑된(counter-doped) 영역을 정의하는 것과 관련하여 임의의 다른 임플란트 공정들이 수행될 수 있음이 인지되어야 한다. 드레인과 소오스 영역들(211)은 중앙 부분(210C)에 대하여 원하는 도펀트 농도와 농도 경사(gradient)를 가지고 서로 반대 위치에 있는 끝부분들(210E)에서 형성될 수 있다.
도 2d는 더 진행된 제조 단계에서 반도체 디바이스(200)를 도식적으로 예시한 것이다. 예시된 바와 같이, 실리콘 다이옥사이드, 실리콘 나이트라이드, 실리콘 카바이드 등과 같은 유전체 물질(230)이 핀들(210)과 게이트 전극 구조(220) 위에 형성될 수 있다. 일부 예시적인 실시예들에서는, 물질 특성들을 디바이스(200)의 이후 처리에 맞도록 하기 위해 유전체 물질(230)이 둘 이상의 물질 층들을 포함할 수 있다. 예를 들면, 에칭 정지 라이너(etch stop liner)가 형성될 수 있고, 그 후에 원하는 물질 특성들을 가지는 실제 채움재(fill material)가 증착될 수 있다. 다른 예시적인 실시예들에서는, 적절한 반사-방지 코팅(anti-reflective coating, ARC), 하드 마스크 물질들 등이 적어도 유전체 물질(230)의 상부에 제공될 수 있다. 물질(230)의 증착은 요구되는 물질 특성들에 따라 플라즈마 화학 기상 증착(plasma enhanced chemical vapor deposition, plasma enhanced CVD), 열 활성화 CVD(thermally activated CVD), 스핀-온(spin-on) 기법들과 같은 확립된 증착 기법들을 기반으로 이루어질 수 있다. 예를 들면, 디바이스(200) 위에 형성될 추가적인 배선 레벨(wiring level)들에 대하여 증가된 프린징 커패시턴스(fringing capacitance)나 임의의 다른 기생 커패시턴스(parasitic capacitance)가 부적절하다고 여겨지면 감소된 비유전율(relative permittivity)의 물질들이 선택될 수도 있다.
도 2e는 도 2d의 디바이스(200)의 단면도를 도식적으로 예시한 것이다. 예시된 바와 같이, 물질(230)은 게이트 전극 구조(220)와 핀들(210)의 끝부분들(210E)을 감쌀 수 있다. 유전체 물질(230)의 증착 후에, 유전체 물질(230)에 형성될 해당 개구들의 측면(lateral) 위치와 크기를 정의하는 에칭 마스크(etch mask)를 제공하기 위해 리소그래피 공정이 수행될 수 있다.
도 2f는 디바이스(200)의 사시도를 도식적으로 예시한 것이며, 에칭 마스크(205)가 물질(230) 위에 형성된다.
도 2g는 제조 단계에서 디바이스의 단면도를 도식적으로 예시한 것이다. 예시된 바와 같이, 디바이스(200)가 유전체 물질(230)을 통해 이방성 에칭(anisotropically etch)하고, 도시된 실시예에서는 또한 핀들(210)의 끝부분들(210E)을 통하여 에칭하도록 설계된 에칭 환경(etch ambient)(206)에 노출될 수 있다. 즉, 한 예시적인 실시예에서는, 층(230)의 물질과 핀들(210)의 물질에 대하여 이방성 에칭 동작을 일으킬 수 있는 에칭 화학물질(etch chemistry)과 해당 에칭 파라미터들을 기반으로 에칭 공정(206)이 수행될 수 있다. 예를 들면, 복수의 플라즈마 에칭 레시피(recipe)들이 현저한 선택비(selectivity) 없이 실리콘 다이옥사이드 물질과 실리콘 물질을 통해 에칭하는데 이용가능하며, 캡층(212)의 물질도 또한 효율적으로 제거될 수 있다. 다른 경우들에서, 물질(230)과 비교하여 상당히 낮은 에칭 속도(etch rate)를 가질 수 있는 물질의 형태로 제공되면, 캡층(212)을 노출할 때 적절한 중간 에칭 단계가 수행될 수 있다. 다른 예시적인 실시예들에서는, 에칭 공정(206)이 확립된 에칭 레시피들을 기반으로 수행되어 층(230)의 물질을 효율적으로 제거할 수 있으며, 핀들(210)은 선택비의 정도에 따라 유지될 수도 있다. 그 후에, 끝부분들(210E)을 지나 효율적으로 에칭하기 위하여 에칭 화학물질이 적절하게 수정될 수 있다. 앞서 설명된 바와 같이, 에칭 공정(206) 동안에 형성되는 개구(230A)의 바닥에서 층(202)에 대한 현저한 물질 제거가 부적절하다고 여겨지면, 해당 에칭 정지 라이너가 층(230)의 제1 물질층으로서 형성될 수 있다. 결과적으로, 끝부분들(210E)의 단면 영역 내지 끝면(210F)이 개구들(230A) 내에서 노출될 수 있으므로 끝부분들(210E)에서 균질한(homogeneous) 컨택 영역을 형성하는데 이용가능할 수 있다.
도 2h는 에칭 마스크(205)를 제거한 후에 반도체 디바이스(200)의 사시도를 도식적으로 예시한 것이며, 에칭 마스크의 제거는 예컨대 적절한 컨택 영역을 그 위에 형성하기 위한 끝면들 내지 단면 영역들(210F)과 같은 노출된 표면 부분들을 가공(prepare)하기 위한 임의의 세정 공정(cleaning process)을 포함할 수 있다. 한 예시적인 실시예에서는, 핀들(210)이 니켈(nickel) 실리사이드, 니켈/플래티늄(platinum) 실리사이드, 코발트(cobalt) 실리사이드 등과 같은 금속 실리사이드 물질의 생성을 가능하게 해줄 수 있는 상당한 양의 실리콘을 포함할 때, 끝면들(210F)이 그 안에 금속 실리사이드를 형성하도록 가공될 수 있다. 이런 목적으로, 확립된 습식 화학적 세정(wet chemical cleaning)과 표면 가공(surface preparation) 공정들이 이용될 수 있는 반면, 다른 디바이스 영역들은 유전체 물질(230)에 의해 보호될 수 있다.
도 2i는 더 진행된 제조 단계에서 반도체 디바이스(200)를 도식적으로 예시한 것이며, 이 단계에서는 층(231)에 의해 표시되는 바와 같이 개구(230A)의 적어도 측면들을 덮기 위하여 니켈, 플래티늄, 코발트, 티타늄 또는 그들의 임의의 조합과 같은 적절한 금속이 증착될 수 있다.
도 2j는 더 진행된 제조 단계에서 단면도로 디바이스(200)를 도식적으로 예시한 것이다. 예시된 바와 같이, 도시된 실시예에서는, 디바이스(200)가 열 처리(heat treatment)(232)에 노출될 수 있으며, 이는 층(231)의 물질과 층(231)에 의해 덮여지는 끝면들(210F) 사이의 화학 반응을 시작하게 하도록 설계된다. 열 처리(232)는 확립된 실리사이드화 과정들에 따라 수행될 수 있으며, 이 과정에서 금속 실리사이드가 끝면들(210F) 안에 그리고 그 상에 형성되어야 한다. 따라서, 열 처리(232) 동안에, 실질적으로 균일한 확산이 끝면들(210F)의 전체 영역을 가로질러 발생할 수 있으며, 그럼으로써 또한 처리(232) 동안에 형성되는 금속 실리사이드 물질의 실질적으로 균질한 분포를 제공할 수 있다. 중앙 영역(210C)(이는 또한 채널 영역으로 고려될 수도 있음)에 대하여 끝면들(210F)의 측면 거리(lateral distance)(210D)는 개구(230A)의 폭을 기반으로 조절되거나 또는 일반적으로 중앙 부분(210C)에 대하여 개구(230A)의 거리를 기반으로 조절될 수 있다. 따라서, 끝면들(210F) 안에 그리고 그 상에 형성되는 금속 실리사이드 물질의 최종 거리는 끝면들(210F)의 측면 위치에 의해 그리고 또한 해당 공정 파라미터들, 즉 층(231)의 물질의 확산 특성들과 함께 열 처리(232) 파라미터들에 의해 결정될 수 있다. 해당 파라미터들은 복수의 실리사이드화 공정들과 물질들에 대하여 당해 기술 분야에서 잘 알려져 있기 때문에, 끝부분들과 중앙 영역(210C) 사이의 해당 컨택 저항이 효율적으로 조절될 수 있으면서, 추가로 해당 균질성이 끝면들(210F)의 전체 영역을 가로질러 달성될 수 있으므로 컨택 비저항(contact resistivity)에 대하여 실질적으로 유사한 조건들이 중앙 영역 내지 채널 영역(210C)의 전체 수직 확장을 따라 얻어질 수 있다.
열 처리(232) 후에, 층(231)의 반응하지 않은 물질을 제거하기 위하여 예컨대 선택적 에칭 공정(selective etch process)에 의해 추가적인 처리가 계속될 수 있으며, 이에 대하여 확립된 습식 화학적 에칭 화학물질들이 이용가능하다. 그 후에, 필요하다면, 해당 금속 실리사이드의 원하는 물질 특성들을 제공하기 위하여 및/또는 그 열 안정도(thermal stability)를 향상시키기 위하여 열 처리들과 같은 임의의 추가 처리들이 수행될 수 있다.
도 2k는 전술된 공정 시퀀스 후에 반도체 디바이스(200)의 사시도를 도식적으로 예시한 것이다. 따라서, 끝부분들(210E) 안에 그리고 그 상에 컨택 영역(235)을 형성하였을 수 있으며, 이는 적절한 금속 실리사이드 물질을 포함할 수 있다.
도 2l은 도 2k의 디바이스의 단면도를 도식적으로 예시한 것이며, 컨택 영역들(235)은 길이(235L)에 맞춰 끝부분들(210E)을 따라 확장될 수 있고, 이는 위에서도 또한 설명된 바와 같이 공정 파라미터들과 사용된 금속의 물질 특성들에 의해 결정될 수 있다. 이전의 실리사이드화 반응의 특성들에 따라, 컨택 영역들(235)은 또한 개구들(230A) 안으로 확장될 수 있다는 것(미도시됨)이 인지되어야 한다. 결과적으로, 컨택 영역들(235)은 개구들(230A)에 형성되는 컨택 금속에 연결하는데 이용가능한 표면 영역을 제공할 수 있고, 그럼으로써 핀들(210) 각각의 채널 영역(210C)에 대하여 컨택 비저항의 향상된 균질성을 제공할 수 있으면서, 또한 핀들(210) 각각의 효율적인 전기적 단락을 가능하게 해줄 수 있다.
도 2m은 하나의 추가 예시적인 실시예에 따라 반도체 디바이스(200)를 도식적으로 예시한 것이며, 이 실시예에서는 디바이스(200)가 층(230)의 물질에 대하여 등방성 에칭 동작(isotropic etch behavior)이 얻어질 수 있도록 설계된 추가의 에칭 환경(207)에 노출될 수 있다. 예를 들면, 컨택 영역들(235)에 대하여 층(230)의 물질을 선택적으로 제거하기 위하여 공정(207) 동안에 희석된 플루오르화 수소산(diluted hydrofluoric acid) 또는 임의의 다른 습식 화학적이나 플라즈마 보조 등방성 에칭 환경이 만들어질 수 있다. 따라서, 점선(230D)에 의해 예시된 바와 같이, 해당 물질 제거는 전면(235E) 외에도 컨택 영역(235)의 추가적인 표면 영역들을 노출할 수 있다. 예를 들면, 상부 표면(235T)이 부분적으로 노출될 수 있고 또한 해당 측벽 표면들(235S)이 노출될 수 있으므로, 이 경우에 훨씬 더 향상된 전체 표면 영역이 개구(230A)에 형성될 컨택 소자에 연결하는데 이용가능할 수 있다. 따라서, 도 2l에 도시된 제조 단계나 도 2m에 도시된 제조 단계에 의거하여, 해당 컨택 소자를 형성하기 위하여 금속-함유 물질로 개구들(230A)을 채움으로써 추가의 처리가 계속될 수 있다.
도 2n은 금속-함유 물질(240)이 디바이스(200) 위에 형성되어 해당 컨택 영역들(235)(도 2l과 도 2m을 볼 것)에 전기적 컨택을 제공하는 반도체 디바이스(200)의 사시도를 도식적으로 예시한 것이다.
도 2o는 도 2n의 디바이스(200)의 단면도를 도식적으로 예시한 것이다. 도시된 실시예에서는, 금속-함유 물질(240)이 전도성 배리어 물질(conductive barrier material)(241)과 우수한 전도도의 금속(242)를 포함할 수 있다. 예를 들면, 일부 예시적인 실시예들에서는, 물질(242)로서 텅스텐과 함께 전도성 배리어 물질(241)이 티타늄, 티타늄 나이트라이드 등과 같은 확립된 배리어 물질들의 형태로 제공될 수 있다. 다른 예시적인 실시예들에서는, 전도성과 디바이스(200)의 추가 처리와의 호환성에 대한 전반적인 요구조건들에 따라 구리, 구리 합금, 알루미늄 등의 형태로 높은 전도성 물질(242)이 제공될 수 있다. 예를 들면, 전도성 배리어 물질(241)은 구리와 같은 민감한 금속들 때문에 필수적인 확산 방지 효과(diffusion blocking effect)를 제공할 수 있고, 그럼으로써 핀들(210)과 같은 민감한 디바이스 영역들 안으로 구리 원자들의 부당한 확산을 실질적으로 억누를 수 있다. 이 경우에, 구리 물질이나 구리 합금이 확립된 전기화학적 증착(electrochemical deposition) 공정들에 의해 제공될 수 있으며, 필요하다면 예컨대 구리 등의 형태로 시드 물질(seed material)이 전도성 배리어 물질(241) 위에 형성될 수 있다. 다른 경우들에서는, 물질(242)이 어떤 시드 물질도 없이 직접 전도성 배리어 물질(241) 위에 증착될 수도 있다.
전도성 배리어 물질(241)과 따라서 물질(242)은 예컨대 적어도 전면(235E, 도 2m)을 통해 컨택 영역들(235)에 전기적으로 연결할 수 있으면서, 다른 경우들에서는 추가적인 표면 영역들(235T, 235S, 도 2m)도 또한 물질(241)과 직접 접촉할 수 있고, 그럼으로써 해당 계면(interface)(241J)을 정의한다는 것이 인지되어야 한다. 결과적으로, 균질의 그리고 효율적인 전기적 컨택이 컨택 영역(235)을 통해 드레인과 소오스 영역들(211)로 만들어질 수 있다. 개구(230A)의 측면 위치와 그 폭에 따라, 끝부분들(210E)이 개구(230A)와 "교차(intersect)"되었을 수 있고, 그럼으로써 또한 잔여 핀 부분(210R)을 남길 수 있으며, 이는 또한 선행 단계들 동안에 해당 컨택 영역이 잔여 끝부분들(210R)에 형성되었을 수 있기 때문에 전도성 배리어 물질(241)에 연결할 수 있다는 것이 인지되어야 한다. 이들 잔여 끝부분들(210R)은 디바이스(200)의 전반적인 성능에 부정적인 영향을 주지않을 수 있으므로, 개구들(230A)의 치수와 위치를 정함에 있어서 핀들(210)의 초기 길이에 관계없이 고도의 유연성(flexibility)이 제공될 수 있다.
도 2p는 더 진행된 제조 단계에서 반도체 디바이스(200)를 도식적으로 예시한 것이며, 이 단계에서 디바이스(200)는 디바이스(200)의 전반적인 높이 레벨의 조절을 가능하게 해주기 위하여 가능하다면 층(230)의 물질과 함께 층들(240, 241)(도 2o)의 과잉 물질이 제거될 수 있는 제거 공정(removal process)(208)에 노출될 수 있다. 제거 공정(208)은 화학적 기계적 연마(chemical mechanical polishing, CMP) 공정 등을 포함하며, 여기서는 해당 컨택 소자들(243)이 계면(241J)을 통해 핀들(210) 각각에 연결하는 전기적으로 격리된(isolated) 금속 영역들로서 구해질 수 있다. 앞서 설명된 바와 같이, 계면(241J)은 또한 컨택 영역들(235)의 해당 증가된 노출이 요구된다면 표면들(235T, 235S, 도 2m)과 같은 상부 표면과 각각의 측벽 표면들에서 형성될 수 있다. 게다가, 일부 예시적인 실시예들에서는, 게이트 전극 물질(222)을 노출하기 위하여 제거 공정(208)이 계속될 수 있고, 따라서 이는 전반적인 디바이스 요구조건들에 따라 디바이스(200) 위에 형성될 추가의 메탈리제이션층(metallization layer)에 연결하는데 이용가능할 수 있다. 따라서, 게이트 전극 구조(220)에 대한 임의의 적절한 컨택 레짐(regime)이 이 제조 단계에서 이용될 수 있다.
도 2q-2r과 관련하여, 컨택 소자들(243)과 게이트 전극 구조(220)에 대한 해당 컨택 소자가 공통 제조 시퀀스에서 형성될 수 있는 추가의 예시적인 실시예들이 이제 서술될 것이다.
도 2q는 도 2g와 관련하여 앞에서 논의된 바와 같은 제조 단계와 유사한 제조 단계에서 디바이스(200)의 단면도를 도식적으로 예시한 것이다. 예시된 바와 같이, 디바이스(200)는 에칭 프로세스(206) 동안에 사용되는 에칭 마스크(205A)를 그 위에 형성하였을 수 있으며, 에칭 마스크(205A)는 또한 물질(230)에 게이트 전극 구조(220)의 적어도 일부분을 노출하는 개구(230B)를 정의할 수 있다. 예를 들면, 에칭 공정(206)은 선택적인 이방성 에칭 레시피를 기반으로 수행될 수 있고, 이 공정에서 층(230A)의 물질이 게이트 전극 구조(220)와 핀들(210)의 물질에 대하여 선택적으로 제거될 수 있다. 예를 들면, 실리콘 다이옥사이드가 실리콘 물질에 대하여 선택적으로 제거될 수 있는 반면, 다른 경우들에서는 게이트 전극 물질(222)과 핀들(210)의 상당한 물질 제거를 방지하기 위하여 캡층(212)과 스페이서 구조(221)를 기초로 하여 에칭 공정(206)이 제어될 수 있다. 또 다른 예시적인 실시예들에서는, 에칭 공정(206)이 스페이서 구조(221)를 기초로 하여 제어될 수 있고, 이는 적정하게 두꺼운 탑층(top layer)(221T)을 포함할 수 있고, 그럼으로써 게이트 전극(222)의 상당한 물질 제거를 방지할 수 있는 반면, 앞에서도 또한 서술된 바와 같이 핀들(210)의 끝부분을 통하여 에칭할 수 있게 해준다. 해당 에칭 동작이 점선들(210F)에 의해 도식적으로 예시되어 있다. 그 후에, 캡층(221T)의 잔여부가 에칭 공정(206)의 최종 단계에서 제거될 수 있고, 그럼으로써 게이트 전극(222)을 노출할 수 있다. 또 다른 실시예들에서는, 점선(210F)에 의해 표시된 바와 같이 끝부분들(210E)을 통하여 에칭하기 위하여 에칭 공정(206)이 수행될 수 있으면서, 또한 점선(222R)에 의해 표시된 바와 같이 게이트 전극 물질(222) 안으로 에칭할 수 있고, 그럼으로써 해당 리세스(recess)를 형성할 수 있다. 결과적으로, 에칭 공정(206) 후에, 끝부분들(210E)의 표면 영역들이 적절한 금속에 의해 접촉되는데 이용가능하면서, 또한 게이트 전극 물질(222)의 적어도 일부분이 그 안과 그 상에 컨택 소자를 형성하는데 이용가능하다. 예를 들면, 앞에서도 역시 서술된 바와 같이, 에칭 마스크(205A)를 제거한 후에 노출된 표면 부분들이 실리사이드화 공정을 위해 가공될 수 있다. 다른 경우들에서는, 핀들(210)에 그리고 게이트 전극 물질(222)에 연결하기 위해 이용가능한 표면 영역들이 적절하다고 여겨지면 해당 개구들(230A, 230B)이 전도성 배리어 물질과 고전도성 금속으로 직접 채워질 수 있다.
도 2r은 더 진행된 제조 단계에서 반도체 디바이스(200)를 도식적으로 예시한 것이다. 예시된 바와 같이, 컨택 소자들(243)이 앞에서도 역시 논의된 것처럼 개구들(230A)에 형성될 수 있고 임의의 적절한 물질을 포함할 수 있다. 뿐만 아니라, 도시된 실시예에서, 각각의 컨택 영역들(235)은 적절하다고 여겨지면 끝부분들(210E)에 형성될 수 있다. 다른 경우들에서는(미도시됨), 컨택 영역들(235)이 제공되지 않을 수도 있다. 선행하는 에칭 공정(206, 도 2q) 동안에 끝부분들(210E)의 일부가 제거되거나 에칭되었는지 여부에 따라 끝부분들(210E)이 컨택 소자들(243) 안으로 확장될 수도 있다는 것도 또한 인지되어야 한다. 게다가, 디바이스(200)는 게이트 전극 물질(222)에 연결하는 추가의 컨택 소자(244)를 포함할 수 있으며, 원하는 공정 방식에 따라 예컨대 금속 실리사이드를 포함하는 해당 컨택 영역(236)이 물질(222)에서 제공될 수 있다. 도 2r에서 예시된 바와 같이 디바이스(200)는 도 2n-2p와 관련하여 앞서 서술된 것과 유사한 공정 기법들을 기반으로 형성될 수 있지만, 이 경우에는 가능하다면 컨택 영역(236)과 함께 컨택 소자들(244)도 또한 얻어질 수 있다. 따라서, 게이트 전극 구조(220)가 전술된 시퀀스와 비교하여 어떠한 추가적인 공정들 없이 컨택될 수 있으며, 또한 컨택 소자들(243)과 해당 드레인 및 소오스 영역들(211) 사이의 균질한 전기적 연결도 이루어질 수 있다. 따라서, 전반적인 회로 레이아웃에 의해 요구되는 바와 같이 적절한 유전체 물질을 증착하고 컨택 소자들(243, 244)에 연결하는 금속 라인들이나 금속 영역들을 그 안에 형성함으로써 추가의 메탈리제이션 레벨이 형성될 수 있다.
결과적으로, 본 개시는 복수의 해당 핀들의 드레인 및 소오스 영역들 각각에 대하여 컨택 비저항의 향상된 균일성이 달성될 수 있지만 그럼에도 확립된 컨택 공정 기법들에 대하여 고도의 호환성을 유지할 수 있는 다중 게이트 트랜지스터들과 각각의 제조 기법들을 제공한다. 예를 들면, 확립된 실리사이드화 과정들이 해당 핀들의 노출된 끝면에 적용될 수 있고, 그럼으로써 해당 실리사이드 영역의 고도의 균질성을 제공하는 동시에, 공통의 컨택 소자를 형성함으로써 금속 실리사이드 영역들을 통해 핀 끝부분들의 효율적인 전기적 단락을 가능하게 해줄 수 있다. 다른 실시예들에서는, 향상된 균일성을 갖는 컨택 소자들이 다중 게이트 트랜지스터의 드레인 및 소오스 영역들에 대해 형성될 수 있는 동시에 컨택 소자를 게이트 전극 구조에 제공할 수 있다.
본 발명은 본 명세서에서 교시되는 내용들의 혜택을 받는 기술 분야의 숙련된 자들에게 자명하게 서로 다르지만 균등한 방식들로 수정되고 실시될 수 있기 때문에 위에서 개시된 특정 실시예들은 단지 예시적일 뿐이다. 예를 들면, 위에서 제시된 공정 단계들은 서로 다른 순서로 수행될 수도 있다. 뿐만 아니라, 아래의 청구항들에서 서술된 바와 같은 것을 제외하고, 본 명세서에서 개시된 구조나 설계의 자세한 사항들에 대해 어떠한 제한들을 두려고 의도된 것이 아니다. 그러므로 위에서 개시된 특정 실시예들은 변경되거나 수정될 수 있고 이러한 모든 변형들이 본 발명의 범위와 정신 내에 있는 것으로 여겨진다는 것은 자명하다. 이에 따라, 본 명세서에서 추구하고자 하는 보호범위는 아래의 청구항들에서 제시된 바와 같다.

Claims (16)

  1. 다중 게이트 트랜지스터(multiple gate transistor)(200)의 복수의 핀들(fins)(210)의 끝부분들(end portions)(210E) 위에 유전체 물질(dielectric material)(230)을 형성하는 단계와;
    상기 끝부분들(210E)을 통하여 확장되도록 상기 유전체 물질(230)에 개구(opening)(230A)를 형성하는 단계와;
    상기 개구(230A)에서 노출된 상기 끝부분들(210E) 각각의 단면 영역(cross-sectional area)(210F)에 컨택 영역(contact region)(235)을 형성하는 단계와; 그리고
    상기 개구에, 상기 컨택 영역들(235) 각각에 연결하는 컨택 소자(contact element)(243)를 형성하는 단계
    를 포함하는 방법.
  2. 제1항에 있어서,
    상기 끝부분들(210E) 각각의 단면 영역(210F)에 상기 컨택 영역(235)을 형성하는 단계는 금속(231)을 증착하는 것과 상기 단면 영역들(210F)의 물질과 상기 금속(231)의 화학 반응을 시작하게 하는 것을 포함하는 것인 방법.
  3. 제1항에 있어서,
    상기 개구(230A)를 형성하는 단계 전에 상기 끝부분들(210E)에 드레인 및 소오스 영역들(211) 중 적어도 하나를 형성하는 단계를 더 포함하는 방법.
  4. 제1항에 있어서,
    상기 컨택 영역들(235)의 증가된 부분(235T, 235S)을 노출하도록 상기 컨택 영역들(235)을 형성하는 단계 후에 상기 유전체 물질(230)의 물질을 제거하는 단계를 더 포함하는 방법.
  5. 제1항에 있어서,
    상기 유전체 물질(230)을 형성하는 단계 전에 상기 핀들 위에 게이트 전극 구조(gate electrode structure)(220)를 형성하는 단계를 더 포함하며, 상기 게이트 전극 구조(220)는 상기 끝부분들(210E)을 노출하는 것인 방법.
  6. 제5항에 있어서,
    상기 끝부분들(210E)의 상기 단면 영역들(210F)에 상기 컨택 영역들(235)을 형성하는 단계 전에 상기 게이트 전극 구조(220)의 게이트 전극 물질(222)의 일부분을 노출하기 위하여 상기 유전체 물질(230)의 물질을 제거하는 단계와; 그리고
    게이트 컨택 영역(236)과 상기 끝부분들(210E)의 상기 컨택 영역들(235)을 공통 제조 공정에서 형성하는 단계를 더 포함하는 방법.
  7. 제5항에 있어서,
    상기 컨택 소자(235)를 형성하는 단계 후에 상기 게이트 전극 구조(220)의 게이트 전극 물질(222)의 일부분을 노출하기 위하여 상기 유전체 물질(230)의 일부분을 제거하는 단계를 더 포함하는 방법.
  8. 다중 게이트 트랜지스터(200)에 연결하는 컨택 소자(243)를 형성하는 방법으로서,
    상기 다중 게이트 트랜지스터(200)의 하나 이상의 핀들(210)의 끝부분(210E)을 감싸도록 유전체 물질(230)을 형성하는 단계와;
    상기 유전체 물질(230)에, 상기 하나 이상의 핀들(210)의 적어도 일부분을 노출하는 컨택 개구(230A)를 형성하는 단계와; 그리고
    상기 하나 이상의 핀들(210)의 상기 적어도 일부분에 연결하는 컨택 소자(243)를 제공하기 위하여 금속-함유 물질(240)로 상기 컨택 개구(230A)를 채우는 단계
    를 포함하는 컨택 소자 형성 방법.
  9. 제8항에 있어서,
    상기 컨택 개구(230A)는 상기 끝부분(210E)을 통하여 확장되도록 그리고 그 단면 영역(210F)을 노출하도록 형성되며,
    상기 방법은 상기 노출된 단면 영역(210F) 상에 컨택 영역(235)을 형성하는 단계를 더 포함하는 컨택 소자 형성 방법.
  10. 제9항에 있어서,
    상기 컨택 영역(235)은 실리사이드화 공정(silicidation process)을 기반으로 형성되는 것인 컨택 소자 형성 방법.
  11. 제9항에 있어서,
    등방성 에칭 공정(isotropic etch process)(207)을 수행함으로써 상기 컨택 영역(235)의 증가된 부분(235T, 235S)을 노출하는 단계를 더 포함하는 컨택 소자 형성 방법.
  12. 제8항에 있어서,
    상기 컨택 개구(230A)를 형성하는 단계는 상기 끝부분(210E)의 적어도 일부의 적어도 측벽 표면들(235S)을 노출하는 것을 포함하는 것인 컨택 소자 형성 방법.
  13. 제8항에 있어서,
    상기 유전체 물질(230)과 상기 컨택 소자(243)의 물질을 제거함으로써 상기 게이트 전극 구조(220)의 게이트 전극 물질(222)을 노출하는 단계를 더 포함하는 컨택 소자 형성 방법.
  14. 다중 게이트 트랜지스터(200)의 복수의 핀들(210)과;
    상기 복수의 핀들(210)의 중앙 부분(210C) 위에 형성되는 게이트 전극 구조(220)와;
    상기 복수의 핀들(210) 각각의 끝부분(210E)을 감싸는 유전체 물질(230)과; 그리고
    상기 유전체 물질(230)에 형성되고 상기 복수의 핀들(210)의 각각의 끝부분(210E)의 적어도 하나의 표면 영역(235)과 계면(interface)을 가지는 금속-함유 컨택 소자(243)
    를 포함하는 반도체 디바이스.
  15. 제14항에 있어서,
    상기 끝부분(210E)의 끝면(end face)(210F)에 형성되는 금속 실리사이드 물질(235)을 더 포함하며, 상기 끝면(210F)은 상기 계면을 형성하고 상기 핀들(210)의 길이 방향(length direction)에 대하여 상기 끝부분(210E)의 단자면(terminal face)인 것인 반도체 디바이스.
  16. 제15항에 있어서,
    상기 컨택 소자(243)는 상기 끝부분(210E)의 상기 표면들의 일부분 상에 형성되는 금속 실리사이드 물질로 형성되는 제2 계면(235T, 235S)을 가지는 것인 반도체 디바이스.
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