TWI723878B - 多閘極電晶體及應用其之記憶體裝置 - Google Patents

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Abstract

多閘極電晶體包括：一摻雜汲極區；一摻雜源極區；一閘極群組，包括一第一閘極與一第二閘極；一通道，該摻雜汲極區與該摻雜源極區位於該通道的兩側；以及一中間層，形成於該通道與該閘極群組之間。其中，對該閘極群組的該第一閘極與該第二閘極分別施加一第一閘極電壓與一第二閘極電壓後，該通道被感應出至少一P子通道與至少一N子通道，且該多閘極電晶體等效於具有一正負正負(PNPN)結構。

Description

多閘極電晶體及應用其之記憶體裝置
本發明是有關於一種多閘極電晶體及應用其之記憶體裝置。
隨著人工智慧(artificial intelligent，AI)、大數據分析等的快速發展，硬體加速器(hardware accelerator)已吸引愈來愈多的注意。以硬體加速器而言，仿神經計算(neuromorphic computing)變成主流架構，因其具有高運算量與低功耗。
整合發放(Integrate-and-Fire，IF)電路在仿神經計算中具有重要角色。整合發放電路的主要功能是產生精準脈衝，以利用脈衝數量來表示資料。以目前而言，整合發放電路需要大量的電容與差動放大器，而且，整合發放電路需要增加額外電路來改善錯誤容忍率與調整脈衝頻率。故而，整合發放電路的電路面積不易縮小。
根據本案一實施例，提出一種多閘極電晶體，包括：一摻雜汲極區；一摻雜源極區；一閘極群組，包括一第一閘極與一第二閘極；一通道，該摻雜汲極區與該摻雜源極區位於該通道的兩側；以及一中間層，形成於該通道與該閘極群組之間。其中，對該閘極群組的該第一閘極與該第二閘極分別施加一第一閘極電壓與一第二閘極電壓後，該通道被感應出至少一P子通道與至少一N子通道，且該多閘極電晶體等效於具有一正負正負(PNPN)結構。
根據本案另一實施例，提出一種記憶體裝置包括：一記憶體陣列，包括複數個記憶體晶胞、複數條字元線與複數條位元線；一資料傳送電路，耦接至該記憶體陣列；一整合發放電路，耦接至該資料傳送電路，該資料傳送電路將該記憶體陣列的該些晶胞的複數個運算結果送至該整合發放電路，該整合發放電路根據該記憶體陣列的該些晶胞的該些運算結果產生複數個脈衝，其中，該些脈衝的一數量代表該些晶胞的該些運算結果；以及一控制電路，耦接至該整合發放電路與該記憶體陣列，該控制電路根據該整合發放電路所產生的該些脈衝來發出一控制信號給該整合發放電路與該記憶體陣列，其中，該整合發放電路包括如上所述之一多閘極電晶體。
根據本案又一實施例，提出一種多閘極電晶體，包括：一摻雜汲極區；一摻雜源極區；一閘極群組，包括一第一閘極與一第二閘極；一摻雜通道，該摻雜汲極區與該摻雜源極區位於該摻雜通道的兩側；以及一中間層，形成於該摻雜通道與該閘極群組之間，其中，對該閘極群組的該第一閘極與該第二閘極分別施加一第一閘極電壓與一第二閘極電壓以加強該摻雜通道之通道感應能力，且該多閘極電晶體等效於具有一正負正負(PNPN)結構。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式詳細說明如下：
本說明書的技術用語係參照本技術領域之習慣用語，如本說明書對部分用語有加以說明或定義，該部分用語之解釋係以本說明書之說明或定義為準。本揭露之各個實施例分別具有一或多個技術特徵。在可能實施的前提下，本技術領域具有通常知識者可選擇性地實施任一實施例中部分或全部的技術特徵，或者選擇性地將這些實施例中部分或全部的技術特徵加以組合。
請參照第1圖，其繪示根據本案一實施例的記憶體裝置的功能方塊圖。第1圖的記憶體裝置100可當成仿神經硬體加速器，當然，本案並不受限於此。記憶體裝置100包括：記憶體陣列110、資料傳送電路(data transporting circuit)120、整合發放電路130與控制電路140。
記憶體陣列110包括複數個記憶體晶胞、複數條字元線與複數條位元線。記憶體陣列110的架構在此可不特別限定之。記憶體陣列110的記憶體晶胞可用以執行運算，例如但不受限於，乘積(Multiplication and accumulation，MAC)運算。
資料傳送電路120耦接至記憶體陣列110，用以將記憶體陣列110的該些晶胞的運算結果送至整合發放電路130。
整合發放電路130耦接至資料傳送電路120，用以根據記憶體陣列110的該些晶胞的運算結果產生脈衝，其中，該些脈衝的數量可以代表該些晶胞的運算結果。
控制電路140耦接至整合發放電路130與記憶體陣列110。控制電路140可根據整合發放電路130所產生的脈衝來發出控制信號給整合發放電路130與記憶體陣列110，以調整脈衝頻率，進而改善錯誤容忍率。
整合發放電路130包括：電容C、多閘極電晶體T1、抑制電晶體(inhibitory transistor)T2、反相器INV與偏壓電晶體T3。
電容C耦接至資料傳送電路120，用以暫存由資料傳送電路120所傳來的資料。
多閘極電晶體T1為具有至少2個或更多個閘極的電晶體。多閘極電晶體T1的細節將於底下另外說明之。多閘極電晶體T1耦接至資料傳送電路120、反相器INV與偏壓電晶體T3。特別是，多閘極電晶體T1的其中一個閘極耦接至電容C，其源極接地，其汲極耦接至反相器INV。
抑制電晶體T2耦接至控制電路140，受控於控制電路140所傳的控制信號。當控制信號控制該抑制電晶體T2為導通時，該抑制電晶體T2可形成放電路徑，使得電容C放電。
反相器INV的輸入端耦接至多閘極電晶體T1與偏壓電晶體T3，其輸出端則耦接至控制電路140。反相器INV可輸出脈衝至控制電路140。
偏壓電晶體T3的閘極接收偏壓VA，其源極耦接至操作電壓VDD，其汲極耦接至反相器INV。
現請參照第2A圖至第2F圖，其顯示根據本案一實施例的多閘極電晶體T1的示意圖。如第2A圖至第2F圖所示，多閘極電晶體T1包括：閘極G1、G2與G3，汲極區(D)、源極區(S)、中間層(interlayer)210與無摻雜通道220。汲極區(D)被摻雜成P+區，而源極區(S)被摻雜成N+區。施加至汲極區(D)與源極區(S)的汲極電壓VD與源極電壓VS例如但不受限於，分別為+3V與0V。於第2A圖至第2F圖中，多閘極電晶體T1的閘極G1耦接至電容C。閘極G1、G2與G3亦可稱為閘極群組。汲極區(D)與源極區(S)位於無摻雜通道220的兩側。在底下說明中，以通道是無摻雜通道為例做說明，但當知本案並不受限於此。在本案其他可能實施例中，通道亦可為摻雜通道，此亦在本案精神範圍內。
中間層210例如但不受限於，可為閘極氧化層或電荷儲存層。電荷儲存層例如但不受限於，可為浮接閘(floating gate)或者是電荷捕捉結構(charge trapping structure)。電荷捕捉結構例如但不受限於，可為矽-氧化物-氮化物-氧化物-矽(SONOS，Silicon-Oxide-Nitride-Oxide-Silicon)層或者是錐形能帶矽-氧化物-氮化物-氧化物-矽(BESONOS，Bandgap Engineered Silicon Oxide Nitride Oxide Silicon)層。
根據施加至閘極G1、G2與G3的閘極電壓VG1、VG2與VG3，無摻雜通道220被感應(induce)出三個子通道220_1、220_2與220_3。詳細來說，施加至閘極G1的閘極電壓VG1可在閘極G1的下方感應出子通道220_1；施加至閘極G2的閘極電壓VG2可在閘極G2的下方感應出子通道220_2；以及施加至閘極G3的閘極電壓VG3可在閘極G3的下方感應出子通道220_3。
特別是，如果閘極電壓小於臨界電壓(Vth)，則將在該閘極下方感應出P子通道；以及如果閘極電壓大於臨界電壓(Vth)，則將在該閘極下方感應出N子通道。
如第2C圖，VG1＜Vth，VG2＞Vth，VG3＞Vth，所以，所感應出的三個子通道220_1、220_2與220_3分別為P子通道，N子通道與N子通道。故而，以第2C圖來看，多閘極電晶體T1的行為如同是PNPN結構，也就是說，由圖式的右方往左方，汲極區、三個子通道與源極區分別為P+區、N子通道、P子通道、N子通道與N+區，故而，可以等效視為是PNPN(正負正負)結構。
進一步說，於本案實施例中，以第2C圖為例，先施加VG1＜Vth，VG2＞Vth，VG3＞Vth，以感應出分別為P子通道，N子通道與N子通道的三個子通道220_1、220_2與220_3。感應出這三個子通道後，所施加的電壓VG1即可移除(但電壓VG2與VG3仍需維持，以保持通道感應)。之後，當記憶體裝置100應用於AI運算時，多閘極電晶體T1的閘極G1的閘極電壓則由電容C與抑制電晶體T2所決定。亦即，當抑制電晶體T2斷開時，電容C的跨電壓即為多閘極電晶體T1的閘極G1的閘極電壓；以及當抑制電晶體T2導通時，電容C被放電且多閘極電晶體T1的閘極G1的閘極電壓則為0V。故而，當多閘極電晶體T1的閘極G1的閘極電壓(亦即電容C的跨電壓)超過臨界電壓時，則多閘極電晶體T1為導通，以從汲極輸出脈衝至反相器INV；以及，當多閘極電晶體T1的閘極G1的閘極電壓(亦即電容C的跨電壓)未超過臨界電壓時，則多閘極電晶體T1為斷開，不從汲極輸出脈衝至反相器INV。
如第2D圖，VG1＜Vth，VG2＜Vth，VG3＞Vth，所以，所感應出的三個子通道220_1、220_2與220_3分別為P子通道，P子通道與N子通道。故而，以第2D圖來看，多閘極電晶體T1的行為如同是PNPN結構，也就是說，由圖式的右方往左方，汲極區、三個子通道與源極區分別為P+區、N子通道、P子通道、P子通道與N+區，故而，可以視為是PNPN結構。
如第2E圖，VG1＞Vth，VG2＜Vth，VG3＞Vth，所以，所感應出的三個子通道220_1、220_2與220_3分別為N子通道，P子通道與N子通道。故而，以第2E圖來看，多閘極電晶體T1的行為如同是PNPN結構，也就是說，由圖式的右方往左方，汲極區、三個子通道與源極區分別為P+區、N子通道、N子通道、P子通道與N+區，故而，可以視為是PNPN結構。
如第2F圖，VG1＞Vth，VG2＜Vth，VG3＜Vth，所以，所感應出的三個子通道220_1、220_2與220_3分別為N子通道，P子通道與P子通道。故而，以第2F圖來看，多閘極電晶體T1的行為如同是PNPN結構，也就是說，由圖式的右方往左方，汲極區、三個子通道與源極區分別為P+區、N子通道、P子通道、P子通道與N+區，故而，可以視為是PNPN結構。
現請參照第3A圖至第3C圖，其顯示根據本案另一實施例的多閘極電晶體T1的示意圖。如第3A圖至第3C圖所示，多閘極電晶體T1包括：閘極G1~G2，汲極區(D)、源極區(S)、中間層310與無摻雜通道320。於第3A圖至第3C圖中，多閘極電晶體T1的閘極G1耦接至電容C。
根據施加至閘極G1與G2的閘極電壓VG1與VG2，無摻雜通道320被感應出二個子通道320_1與320_2。詳細來說，施加至閘極G1的閘極電壓VG1可在閘極G1的下方感應出子通道320_1；以及施加至閘極G2的閘極電壓VG2可在閘極G2的下方感應出子通道320_2。
特別是，如果閘極電壓小於臨界電壓(Vth)，則將在該閘極下方感應出P子通道；以及如果閘極電壓大於臨界電壓(Vth)，則將在該閘極下方感應出N子通道。
如第3C圖，VG1＞Vth，VG2＜Vth，所以，所感應出的二個子通道320_1與320_2分別為N子通道與P子通道。故而，以第3C圖來看，多閘極電晶體T1的行為如同是PNPN結構，也就是說，由圖式的右方往左方，汲極區、二個子通道與源極區分別為P+區、N子通道、P子通道與N+區，故而，可以視為是PNPN結構。
當然，本案並不受限於上述例子，習知此技者當可由上述描述來推論出如何控制閘極電壓，以使得多閘極電晶體T1的行為如同是PNPN結構。
在本案其他可能實施例中，通道亦可為摻雜通道，此亦在本案精神範圍內。當通道為摻雜通道時，亦可藉由控制施加至多閘極電晶體的該些閘極電壓，來加強通道感應能力，且使得多閘極電晶體(包括摻雜通道)的行為如同是PNPN結構。此外，在本案其他可能實施例中，不論多閘極電晶體的摻雜通道的摻雜態樣為何，透過控制閘極電壓，可使得多閘極電晶體(包括摻雜通道)的行為如同是PNPN結構。
此外，於本案其他可能實施例中，多閘極電晶體T1可以包括4個閘極或更多個閘極，其原則如上所述，故不重述。
在本案實施例中，多閘極電晶體T1具有至少2個閘極，且其通道沒有摻雜，但用電壓控制閘極來形成N子通道與P子通道於無摻雜通道內。
在本案實施例中，多閘極電晶體T1可產生具有超陡斜率(super-steep slope)的V-I(電壓-電流)關係圖。當多閘極電晶體T1為導通時，多閘極電晶體T1可產生脈衝(該脈衝的電位為電容C的跨電壓)給後端的反相器INV。控制電路140可輸出控制信號給下一級或者回傳至本級做後續處理。
在本案實施例中，多閘極電晶體T1具有非常小的次臨界擺幅(subthreshold swing，SS)，所以其能耗亦會小。
本案實施例的記憶體裝置可應用於AI辨識、穩態(Homeostasis)操作中，具有高辨識率，低功耗等優點。
在本案實施例中，整合發射電路由於具有超陡次臨界擺幅多閘極電晶體，故而可以完全取代大電路面積的差動放大器，也可以產生時序精準脈衝(precise timing pulses)。另外，藉由調整多閘極電晶體的臨界電壓，多閘極電晶體本身可以實現頻率正規化(frequency normalization)，所以不需要額外電路。故而，本案實施例的記憶體裝置(可用於實現硬體加速器)具有電路面積小的優點。
另外，超陡次臨界擺幅多閘極電晶體具有對製程差異(process variation)與電路雜訊(circuit noise)的高容忍度(high tolerance)。
綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100:記憶體裝置 110:記憶體陣列 120:資料傳送電路 130:整合發放電路 140:控制電路 C:電容 T1:多閘極電晶體 T2:抑制電晶體 INV:反相器 T3:偏壓電晶體 G1~G3:閘極 D:汲極區 S:源極區 210:中間層 220:無摻雜通道 220_1~220_3:子通道 310:中間層 320:無摻雜通道 320_1~320_2:子通道
第1圖繪示根據本案一實施例的記憶體裝置的功能方塊圖。 第2A圖至第2F圖顯示根據本案一實施例的多閘極電晶體的示意圖。 第3A圖至第3C圖顯示根據本案另一實施例的多閘極電晶體的示意圖。
100:記憶體裝置
110:記憶體陣列
120:資料傳送電路
130:整合發放電路
140:控制電路
C:電容
T1:多閘極電晶體
T2:抑制電晶體
INV:反相器
T3:偏壓電晶體

Claims (9)

  1. 一種多閘極電晶體，包括： 一摻雜汲極區； 一摻雜源極區； 一閘極群組，包括一第一閘極與一第二閘極； 一通道，該摻雜汲極區與該摻雜源極區位於該通道的兩側；以及 一中間層，形成於該通道與該閘極群組之間， 其中，對該閘極群組的該第一閘極與該第二閘極分別施加一第一閘極電壓與一第二閘極電壓後，該通道被感應出至少一P子通道與至少一N子通道，且該多閘極電晶體等效於具有一正負正負(PNPN)結構。
  2. 如請求項1所述之多閘極電晶體，其中， 當第一閘極電壓大於一臨界電壓時，於該通道中，對應於該第一閘極的一第一子通道感應出一N子通道；以及 當該第二閘極電壓小於該臨界電壓時，於該通道中，對應於該第二閘極的一第二子通道感應出一P子通道。
  3. 如請求項1所述之多閘極電晶體，其中，該閘極群組更包括一第三閘極， 當第一閘極電壓小於一臨界電壓時，於該通道中，對應於該第一閘極的一第一子通道感應出一P子通道； 當該第二閘極電壓大於該臨界電壓時，於該通道中，對應於該第二閘極的一第二子通道感應出一N子通道；以及 當施加至該第三閘極的一第三閘極電壓大於該臨界電壓時，於該通道中，對應於該第三閘極的一第三子通道感應出一N子通道。
  4. 如請求項1所述之多閘極電晶體，其中，該閘極群組更包括一第三閘極， 當第一閘極電壓小於一臨界電壓時，於該通道中，對應於該第一閘極的一第一子通道感應出一P子通道； 當該第二閘極電壓小於該臨界電壓時，於該通道中，對應於該第二閘極的一第二子通道感應出一P子通道；以及 當施加至該第三閘極的一第三閘極電壓大於該臨界電壓時，於該通道中，對應於該第三閘極的一第三子通道感應出一N子通道。
  5. 如請求項1所述之多閘極電晶體，其中，該閘極群組更包括一第三閘極， 當第一閘極電壓大於一臨界電壓時，於該通道中，對應於該第一閘極的一第一子通道感應出一N子通道； 當該第二閘極電壓小於該臨界電壓時，於該通道中，對應於該第二閘極的一第二子通道感應出一P子通道；以及 當施加至該第三閘極的一第三閘極電壓大於該臨界電壓時，於該通道中，對應於該第三閘極的一第三子通道感應出一N子通道。
  6. 如請求項1所述之多閘極電晶體，其中，該閘極群組更包括一第三閘極， 當第一閘極電壓大於一臨界電壓時，於該通道中，對應於該第一閘極的一第一子通道感應出一N子通道； 當該第二閘極電壓小於該臨界電壓時，於該通道中，對應於該第二閘極的一第二子通道感應出一P子通道；以及 當施加至該第三閘極的一第三閘極電壓小於該臨界電壓時，於該通道中，對應於該第三閘極的一第三子通道感應出一P子通道。
  7. 如請求項1所述之多閘極電晶體，其中，該中間層為一閘極氧化層或一電荷儲存層，該電荷儲存層為一浮接閘或一電荷捕捉結構。
  8. 一種記憶體裝置包括： 一記憶體陣列，包括複數個記憶體晶胞、複數條字元線與複數條位元線； 一資料傳送電路，耦接至該記憶體陣列； 一整合發放電路，耦接至該資料傳送電路，該資料傳送電路將該記憶體陣列的該些晶胞的複數個運算結果送至該整合發放電路，該整合發放電路根據該記憶體陣列的該些晶胞的該些運算結果產生複數個脈衝，其中，該些脈衝的一數量代表該些晶胞的該些運算結果；以及 一控制電路，耦接至該整合發放電路與該記憶體陣列，該控制電路根據該整合發放電路所產生的該些脈衝來發出一控制信號給該整合發放電路與該記憶體陣列， 其中，該整合發放電路包括如請求項1所述之一多閘極電晶體。
  9. 一種多閘極電晶體，包括： 一摻雜汲極區； 一摻雜源極區； 一閘極群組，包括一第一閘極與一第二閘極； 一摻雜通道，該摻雜汲極區與該摻雜源極區位於該摻雜通道的兩側；以及 一中間層，形成於該摻雜通道與該閘極群組之間， 其中，對該閘極群組的該第一閘極與該第二閘極分別施加一第一閘極電壓與一第二閘極電壓以加強該摻雜通道之通道感應能力，且該多閘極電晶體等效於具有一正負正負(PNPN)結構。
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