KR101655590B1 - 변형층을 구비한 반도체 디바이스 - Google Patents

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Abstract

본원에는 반도체 디바이스와 그 제조 방법이 기술되어 있는데, 상기 반도체 디바이스는, 적어도 하나의 핀, 이 적어도 하나의 핀의 상면에 형성된 적어도 하나의 게이트 스택, 상기 적어도 하나의 핀의 상면 상에 형성된 제1 층간 유전체(ILD)층, 및 적어도 상기 적어도 하나의 게이트 스택의 상면 상에 형성된 변형층을 포함하고, 상기 변형층은 상기 적어도 하나의 게이트 스택에 변형력을 제공하도록 되어 있는 것이다.

Description

변형층을 구비한 반도체 디바이스{SEMICONDUCTOR DEVICE WITH STRAINED LAYER}
반도체 집적 회로(IC) 산업은 급속한 성장을 이루었다. 이러한 성장 과정에서, 디바이스 피처의 크기 또는 기하학적 구조는 줄어들고 있는 반면에, 디바이스의 기능 밀도는 일반적으로 증대되고 있다. 이러한 크기 축소 프로세스는 일반적으로 생산 효율성을 증대시키거나, 비용을 낮추거나, 및/또는 성능을 향상시킴으로써 이점을 제공한다. 또한, 이와 같은 크기 축소는 IC 제조 및 처리의 복잡성을 증가시키고, 이러한 진보를 실현하기 위해서는, IC 제작에서 유사한 발달이 요구된다.
마찬가지로, IC에서의 성능 향상 및 기하학적 구조의 수축에 대한 요구로 인해 멀티-게이트 디바이스가 도입되었다. 이러한 멀티-게이트 디바이스는, FinFET 디바이스라고도 하는 멀티-게이트 핀-타입 트랜지스터를 포함하는데, 이는 기판으로부터 연장되는 "핀(fin)"에 채널이 형성되어 있기 때문이다. FinFET 디바이스는, 채널 영역을 포함하는 핀의 측면 및/또는 상부에 게이트를 마련하면서 디바이스의 게이트 폭을 수축할 수 있게 한다.
반도체 디바이스의 성능 향상을 위한 다른 방식으로는, 디바이스의 관련 영역에 응력 또는 스트레인을 제공하는 것이 있다. 소정 영역에 제공된 응력을 조작하는 것은, FET 디바이스에 있어서 소수 캐리어의 이동성을 향상시키는 효과적인 방식이다. 응력이 반도체 디바이스의 채널에 인가되면, 캐리어의 이동성이 영향을 받을 수 있고, 이에 따라 디바이스에 대한 온전류 및 상호 컨덕턴스가 달라진다. 예를 들어, 인장 응력은, 채널 영역을 통한 캐리어(예컨대, 홀)의 이동성이 향상될 수 있게 한다는 점에서 NFET 디바이스에 유익할 수 있다. 이와는 달리, 압축 응력은 PFET 디바이스에 유익할 수 있다.
본원의 양태는 첨부 도면들과 함께 아래의 상세한 설명을 읽음으로써 가장 잘 이해된다. 본 산업계에서의 표준적인 실시에 따라, 다양한 피처(feature)들은 실척도로 도시되지 않았음을 강조한다. 사실, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 본원의 하나 이상의 양태에 따른 반도체 디바이스의 일 실시형태의 사시도이다.
도 2는 본원의 여러 양태에 따른 FinFET 제조 방법을 보여주는 흐름도이다.
도 3a 내지 도 9는 본원의 실시형태에 따른 여러 제조 단계에 있는 FinFET의 여러 사시도와 단면도이다.
이하에 개시된 내용은 본 발명의 여러 피처를 구현하는 다수의 서로 다른 실시형태, 또는 예를 제공하는 것으로 이해된다. 본원을 간략히 보여주는 구성요소 및 배치 구성의 특정 예가 이하에 설명되어 있다. 물론, 이러한 설명은 단지 예일 뿐 제한을 의도로 한 것은 아니다. 예를 들어, 이어지는 설명에서, 제2 피처 상에 또는 위에 제1 피처를 형성하는 것은, 제1 피처 및 제2 피처가 직접 접촉하여 형성되는 실시형태를 포함할 수 있고, 제1 피처 및 제2 피처가 직접 접촉하지 않을 수 있도록 제1 피처와 제2 피처 사이에 부가적인 피처들이 형성되는 실시형태도 또한 포함할 수 있다. 게다가, 본원은 여러 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은, 간단명료성을 위한 것으로, 본질적으로 이하에 기술된 여러 실시형태 및/또는 구성 사이의 관계를 지시하고 있지는 않다.
도 1에는 반도체 디바이스(100)가 도시되어 있다. 반도체 디바이스(100)는 FinFET 타입 디바이스를 포함한다. 반도체 디바이스(100)는 n형 FinFET 또는 p형 FinFET일 수 있다. 반도체 디바이스(100)는 마이크로프로세서 등과 같은 IC, 메모리 디바이스, 및/또는 그 밖의 IC에 포함될 수 있다. 반도체 디바이스(100)는 기판(102), 복수 개의 핀(104), 복수 개의 분리 구조(106), 및 각 핀(104)에 배치된 게이트 구조(108)를 포함한다. 각 핀(104)은 도면부호 110으로 표시된 소스/드레인 영역을 포함하는데, 이 소스/드레인 영역에서는 핀(104) 내에, 상에, 및/또는 주위에 소스 또는 드레인 피처가 형성되어 있다. 도면부호 112로 표시되어 있는 핀(104)의 채널 영역이 게이트 구조(108)의 기저를 이룬다.
기판(102)은 실리콘 기판일 수 있다. 대안으로서, 기판(202)은, 게르마늄 등과 같은 다른 원소 반도체; 탄화규소, 갈륨비소, 갈륨인, 인듐인, 인듐비소, 및/또는 안티몬화 인듐을 비롯한 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 비롯한 혼정 반도체; 또는 이들의 조합을 포함할 수 있다. 또 다른 대안으로서, 기판(102)은 SOI(semiconductor on insulator) 기판이다.
분리 구조(106)는, 산화규소, 질화규소, 산질화규소, FSG(fluoride-doped silicate glass), 저 유전율(low-k) 유전체, 및/또는 그 밖의 적절한 절연 재료로 형성될 수 있다. 분리 영역(106)은 STI(shallow trench isolation) 피처일 수 있다. 일 실시형태에서, 분리 구조(106)는 STI 피처이며, 기판(102)에 트렌치를 에칭함으로써 형성된다. 그 후에, 트렌치에 절연 재료를 충전할 수 있고, 뒤이어 화학적 기계적 연마(CMP)를 행할 수 있다. 분리 구조(106) 및/또는 핀 구조(104)에 관한 그 밖의 제조 기술도 가능하다. 분리 구조(106)는, 예를 들어, 하나 이상의 라이너층을 갖는 다층 구조를 포함할 수 있다.
핀 구조(104)는, 하나 이상의 디바이스가 형성되는 활성 영역을 제공할 수 있다. 일 실시형태에서는, 트랜지스터 디바이스의 채널이 핀(104)에 형성되어 있다. 핀(104)은, 실리콘 또는 게르마늄 등과 같은 다른 원소 반도체; 탄화규소, 갈륨비소, 갈륨인, 인듐인, 인듐비소, 및/또는 안티몬화 인듐을 비롯한 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 비롯한 혼정 반도체; 또는 이들의 조합을 포함할 수 있다. 핀(104)은 포토리소그래피 및 에칭 프로세스를 비롯한 적절한 프로세스를 이용하여 제조될 수 있다. 포토리소그래피 프로세스는, 기판 위에 (예컨대, 실리콘층 상에) 덮이는 포토레지스트층(레지스트)을 형성하는 단계와, 레지스트를 패턴에 노광시키는 단계와, 노광후 베이킹 프로세스를 행하는 단계, 및 레지스트를 포함하는 마스킹 요소를 형성하도록 레지스트를 현상하는 단계를 포함할 수 있다. 이때, 마스킹 요소는, 에칭 프로세스가 실리콘층에 리세스를 형성하여 연장 핀이 남겨지게 되는 동안에, 기판의 영역을 보호하는 데 이용될 수 있다. 리세스는 반응성 이온 에칭(reactive ion etch; RIE) 및/또는 그 밖의 적절한 프로세스를 이용하여 에칭될 수 있다. 기판(102)에 핀(104)을 형성하는 방법의 많은 다른 실시형태가 적합할 수 있다.
일 실시형태에서, 핀(104)은 폭이 약 10 나노미터(㎚)이고 [분리 영역(106)보다 위에서의 핀(104)의 높이로부터 측정되는 바와 같이] 높이가 약 15 ㎚ 내지 40 ㎚이다. 그러나, 핀(104)에 대해 다른 치수도 사용될 수 있음은 물론이다. 핀(104)은 n형 및/또는 p형 도펀트를 이용하여 도핑될 수 있다.
게이트 구조(108)는 게이트 유전체층, 일 함수층, 및/또는 하나 이상의 추가층을 포함할 수 있다. 일 실시형태에서, 게이트 구조(108)는 이하의 실시형태에 기재된 것과 같이 규화물층을 포함한다. 규화물층은 게이트 유전체층 및/또는 일 함수층의 위에 놓일 수 있다.
일 실시형태에서, 반도체 디바이스(100)는 제조 과정에서 제공되고, 게이트 구조(108)는 금속 게이트 구조를 형성하는 데 사용되는 치환 게이트 프로세스에서 형성되는 것과 같은 희생 게이트 구조이다. 일 실시형태에서, 게이트 구조(108)는 폴리실리콘을 포함한다. 다른 실시형태에서, 게이트 구조(108)는 금속 게이트 구조를 포함한다.
게이트 구조(108)의 게이트 유전체층은 이산화규소를 포함할 수 있다. 산화규소는 적절한 산화 및/또는 증착 방법에 의해 형성될 수 있다. 별법으로서, 게이트 구조(108)의 게이트 유전체층은 산화하프늄(HfO2) 등과 같은 고 유전율(high-k) 유전체층을 포함할 수 있다. 대안적으로, 고 유전율 유전체층은 TiO2, HfZrO, Ta2O3, HfSiO4, ZrO2, ZrSiO2 등과 같은 다른 고 유전율 유전체, 이들의 조합, 또는 그 밖의 적절한 재료를 선택적으로 포함할 수 있다. 고 유전율 유전체층은 원자층 증착(ALD) 및/또는 그 밖의 적절한 방법에 의해 형성될 수 있다.
일 실시형태에서, 게이트 구조(108)는 금속 게이트 구조일 수 있다. 금속 게이트 구조는 계면층, 게이트 유전체층, 일 함수층, 규화물, 이하에 기재된 것과 같은 규화물층, 충전 금속층, 및/또는 금속 게이트 구조용으로 적절한 그 밖의 재료를 포함할 수 있다. 다른 실시형태에서, 금속 게이트 구조(108)는 캐핑층(capping layer), 에칭 정지층, 및/또는 그 밖의 적절한 재료를 더 포함할 수 있다. 계면층은 산화규소(SiO2) 또는 산질화규소(SiON) 등과 같은 유전체 재료를 포함할 수 있다. 계면 유전체층은 화학적 산화, 열산화, 원자층 증착(ALD), CVD, 및/또는 그 밖의 적절한 유전체 형성 방법에 의해 형성될 수 있다.
게이트 구조(108)에 포함될 수 있는 예시적인 p형 일 함수 금속으로는, TiN, TaN, Ru, Mo, Al, WN, ZrSi2, MoSi2, TaSi2, NiSi2, 그 밖의 적절한 p형 일 함수 재료, 또는 이들의 조합 등이 있다. 게이트 구조(108)에 포함될 수 있는 예시적인 n형 일 함수 금속으로는, Ti, Ag, TaAl, TaAlC, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, 그 밖의 적절한 n형 일 함수 재료, 또는 이들의 조합 등이 있다. 일 함수의 값은 일 함수층의 재료 조성과 관련이 있고, 따라서 각 영역에 형성되는 디바이스에서 소기의 문턱 전압 Vt이 얻어지도록, 일 함수층의 재료를 선택하여 일 함수의 값을 맞춘다. 일 함수층은 CVD, PVD, 및/또는 그 밖의 적절한 프로세스에 의해 증착될 수 있다. 충전 금속층은 Al, W, 또는 Cu, 및/또는 그 밖의 적절한 재료를 포함할 수 있다. 충전 금속은 CVD, PVD, 도금, 및/또는 그 밖의 적절한 프로세스에 의해 형성될 수 있다. 충전 금속은 일 함수 금속층의 위에 증착되어, 더미 게이트 구조의 제거를 통해 형성된 트렌치 또는 개구의 잔여 부분에 충전될 수 있다. 규화물층은 일 함수층과 충전 금속의 사이에 개재될 수 있다.
반도체 디바이스(100)는 구체적으로 예시되어 있지 않은 그 밖의 층 및/또는 피처, 예컨대 추가적인 소스/드레인 영역, 층간 유전체(ILD)층, 접점, 배선 구조부, 및/또는 그 밖의 적절한 피처 등을 포함할 수 있다.
반도체 디바이스(100)는 채널 영역(112)에 있는 핀(104)에 제공되는 응력으로 인해 성능면에서 이익을 얻을 수 있다. 일 실시형태에서는, 인장 응력이 발생될 수 있다. 다른 실시형태에서는, 압축 응력이 발생될 수 있다. 도 2를 참조로 하여 이하에 기술되는 방법(200)을 이용하여 스트레인이 얻어질 수 있다. 본원의 일 실시형태에서는, 게이트 구조 위에 변형층을 형성하는 것을 통해 응력이 게이트에 제공된다.
도 2를 참조해 보면, 본원의 실시형태에 따라 FinFET(fin field effect transistor)을 제조하는 방법(200)의 흐름도가 예시되어 있다. 방법(200)은, 기판을 제공하는 단계 210으로 시작된다. 방법(200)은, 기판에 핀을 형성하는 단계 220으로 이어진다. 방법(200)은, 기판 위에 폴리실리콘 스택을 증착하는 단계 230으로 이어진다. 방법(200)은, 기판 위에 소스/드레인 영역을 형성하는 단계 240으로 이어진다. 방법(200)은, 기판 위에 게이트 스택과 제1 층간 유전체(ILD)층을 형성하는 단계 250으로 이어진다. 방법(200)은, 기판 상의 게이트 스택과 제1 ILD층의 위에 사전 변형층을 증착하는 단계 260으로 이어진다. 방법(200)은, 사전 변형층 위에 제2 ILD층을 증착하는 단계 270으로 이어진다. 방법(200)은, 변형층을 형성하도록 상기 사전 변형층을 처리하는 단계 280으로 이어진다. 방법(200)은, 후속 제조 프로세스를 행하는 단계 290으로 이어진다.
본원에 채용된 바와 같이, FinFET은 임의의 핀-베이스, 멀티-게이트 트랜지스터와 관련이 있다. 본원의 여러 실시형태에서, FinFET은 마이크로프로세서, 메모리 셀, 및/또는 그 밖의 집적 회로(IC)에 포함될 수 있다. 도 2의 방법은 완성된 FinFET를 생산하지 않는다고 한다. 본원의 여러 실시형태에서, 완성된 FinFET은 상보형 금속 산화막 반도체(CMOS) 기술 처리를 이용하여 제조될 수 있다. 따라서, 도 2의 방법(200) 이전에, 방법 동안에, 및/또는 방법 이후에 추가적인 프로세스가 제공될 수 있고, 몇몇 다른 프로세스가 본원에 간단히 기술될 수 있는 것으로 이해된다. 또한, 도 1 내지 도 9는 본원의 발명 개념이 보다 잘 이해되도록 단순화되어 있다. 예를 들어, 도면들은 FinFET을 보여주지만, IC는 저항, 커패시터, 인덕터, 퓨즈 등을 포함하는 다수의 다른 디바이스를 포함할 수 있는 것으로 이해된다.
도 3 내지 도 9를 참조해 보면, 본원의 실시형태에 따른 여러 제조 단계에 있는 FinFET 구조의 여러 도면이 도시되어 있다.
도 3a 및 도 3b는 본원의 실시형태에 따른 여러 제조 단계 중의 한 단계에 있는 기판을 구비한 FinFET 구조를 보여주는 두 도면이다. 도 2를 다시 참조해 보면, 본원의 여러 실시형태의 방법(200)은, 기판(도 3a와 도 3b에는 도시되어 있지 않음)을 제공하는 단계 210으로 시작된다. 본원의 몇몇 실시형태에서, 기판은 도 1의 기판일 수 있다.
도 2를 다시 참조해 보면, 본원의 실시형태의 방법(200)은, 도 3a 및 도 3b에 도시된 바와 같이, 핀(310)을 형성하는 단계 220으로 이어진다. 본원의 일 실시형태에서, 핀(310)은 기판에의 에칭에 의해 형성된다. 도 3a 및 도 3b는 본원의 여러 실시형태의 FinFET 구조를 보여주는 두 단면도임을 주목해야 할 필요가 있다. 도 3a는 제1 방향을 따라 취한 FinFET 구조의 단면도를 보여주고, 도 3b는 제1 방향에 수직한 제2 방향을 따라 취한 FinFET 구조의 다른 단면도를 보여준다. 본원의 실시형태에서, 도 3a는 도 1에 도시된 반도체 디바이스(100)의 X-방향에서 취한 단면도를 보여주고, 도 3b는 도 1에 도시된 반도체 디바이스(100)의 Y-방향에서 취한 다른 단면도를 보여준다. 따라서, 도 3a에 도시된 제1 방향은 핀(310)의 폭의 방향과 평행하고, 도 3b에 도시된 제2 방향은 핀(310)의 길이의 방향과 평행하다.
핀(310)의 수는 도 3a 및 도 3b에 도시된 반도체 구조에 의해 한정되지 않고, 도 3a 및 도 3b에 도시된 것보다 많거나 적을 수 있다는 점을 주목해야 할 필요가 있다. 본원의 실시형태에서는, 각 핀(310)이 동일한 재료 또는 층을 포함할 수 있도록, 핀(310)이 동시에 형성될 수 있다.
본원의 실시형태에서는, 도 3a 및 도 3b에 도시된 바와 같이, 핀(310) 사이의 공간에 STI(shallow trench isolation) 층(320)이 충전되도록, STI 층(320)이 기판 위에 형성되어 있다. 본원의 실시형태에서, STI 층(320)은 도 1의 분리 구조(106)에 상당할 수 있다. 본원의 실시형태에서, STI 층(320)은 산화규소, 질화규소, 산질화규소, 다른 적절한 재료, 또는 이들의 조합을 포함할 수 있다. STI 층(320)은 임의의 적절한 프로세스에 의해 형성될 수 있다. 본원의 실시형태에서, STI 층(320)을 형성하는 것은, (예컨대, 화학 기상 증착 프로세스를 이용하여) 트렌치에 하나 이상의 유전체 재료를 충전하는 것을 포함할 수 있다. 본원의 실시형태에서, STI 층(320)은 질화규소 또는 산화규소로 충전된 열 산화물 라이너 층과 같은 다층 구조를 가질 수 있다.
도 4a 및 도 4b는 본원의 실시형태에 따른 여러 제조 단계 중의 한 단계에 있는 기판을 구비한 FinFET 구조를 보여주는 두 도면이다. 도 4a 및 도 4b는 본원의 여러 실시형태의 FinFET 구조를 보여주는 두 단면도임을 주목해야 할 필요가 있다. 도 4a는 제1 방향을 따라 취한 FinFET 구조의 단면도를 보여주고, 도 4b는 제1 방향에 수직한 제2 방향을 따라 취한 FinFET 구조의 다른 단면도를 보여준다. 본원의 실시형태에서, 도 4a는 도 1에 도시된 반도체 디바이스(100)의 X-방향에서 취한 단면도를 보여주고, 도 4b는 도 1에 도시된 반도체 디바이스(100)의 Y-방향에서 취한 다른 단면도를 보여준다. 따라서, 도 4a에 도시된 제1 방향은 핀(310)의 폭의 방향과 평행하고, 도 4b에 도시된 제2 방향은 핀(310)의 길이의 방향과 평행하다.
도 2를 다시 참조해 보면, 본원의 실시형태의 방법(200)은, 도 4a 및 도 4b에 도시된 바와 같이, 핀(310)과 STI 층(320)의 위에 폴리실리콘 스택(410)을 증착하는 단계 230으로 이어진다.
도 4a 및 도 4b를 참조해 보면, 본원의 실시형태에서는, 도 4a에 도시된 바와 같이 각 폴리실리콘 스택(410)의 길이의 방향이 각 핀(310)의 폭의 방향에 평행하고, 도 4b에 도시된 바와 같이 각 폴리실리콘 스택(410)의 폭의 방향이 각 핀(310)의 길이의 방향에 평행하도록, 폴리실리콘 스택(410)을 증착한다.
폴리실리콘 스택(410)의 수는 도 4a 및 도 4b에 도시된 반도체 구조에 의해 한정되지 않고, 도 4a 및 도 4b에 도시된 것보다 많거나 적을 수 있다는 점을 주목해야 할 필요가 있다. 본원의 실시형태에서는, 각 폴리실리콘 스택(410)이 동일한 재료 또는 층을 포함할 수 있도록, 폴리실리콘 스택(410)이 동시에 형성될 수 있다.
도 5a 및 도 5b는 본원의 실시형태에 따른 여러 제조 단계 중의 한 단계에 있는 기판을 구비한 FinFET 구조를 보여주는 두 도면이다. 도 5a 및 도 5b는 본원의 실시형태의 FinFET 구조를 보여주는 두 단면도임을 주목해야 할 필요가 있다. 도 5a는 제1 방향을 따라 취한 FinFET 구조의 단면도를 보여주고, 도 5b는 제1 방향에 수직한 제2 방향을 따라 취한 FinFET 구조의 다른 단면도를 보여준다. 본원의 실시형태에서, 도 5a는 도 1에 도시된 반도체 디바이스(100)의 X-방향에서 취한 단면도를 보여주고, 도 5b는 도 1에 도시된 반도체 디바이스(100)의 Y-방향에서 취한 다른 단면도를 보여준다. 따라서, 도 5a에 도시된 제1 방향은 핀(310)의 폭의 방향과 평행하고, 도 5b에 도시된 제2 방향은 핀(310)의 길이의 방향과 평행하다.
도 2를 다시 참조해 보면, 본원의 실시형태의 방법(200)은, 도 5a 및 도 5b에 도시된 바와 같이, 핀(310)에 소스/드레인 영역을 형성하는 단계 240으로 이어진다.
도 5a 및 도 5b를 참조해 보면, 소스/드레인 영역(510)은 본원의 실시형태에 따른 적어도 하나의 폴리실리콘 스택(410)의 양측에 형성된다. 본원의 실시형태에서, 소스/드레인 영역(510)은 핀(310) 내에 형성된 에피택시 영역일 수 있다. 본원의 실시형태에서, 소스/드레인 영역(510)은 실리콘 에피택시 영역일 수 있다. 본원의 실시형태에서, 소스/드레인 영역(510)은 실리콘 게르마늄 에피택시 영역일 수 있다. 그러나, 에피택셜 성장되는 재료의 많은 다른 실시형태로는, 예컨대 실리콘, 실리콘 게르마늄, 탄화규소, 게르마늄, 갈륨비소, 인듐인, 및/또는 그 밖의 적절한 재료를 들 수 있다.
본원의 실시형태에서는, 핀(310)에서 소스/드레인 영역(510)을 획정하도록, 폴리실리콘 스택(410)의 측벽 위에 스페이서층(도시 생략)을 증착할 수 있다. 스페이서층을 증착한 후, 에피택시(에피) 프로세스를 행하여 핀(310) 내에 소스/드레인 영역(510)을 형성한다.
본원의 실시형태에서는, 핀(310)에 리세스 영역을 형성하도록 에칭 프로세스를 행하고 나서, 상기 리세스 영역에 반도체 재료를 증착하도록 에피택시(에피) 프로세스를 행함으로써, 단계 240이 실시될 수 있다. 에칭 프로세스는, HBr/Cl2/O2/He의 조합과, 약 1 mT 내지 약 1000 mT 범위의 압력과, 약 50 W 내지 약 1000 W 범위의 전력과, 약 100 V 내지 약 500 V 범위의 바이어스 전압과, 약 10 sccm 내지 약 500 sccm 범위의 HBr 유량과, 약 0 sccm 내지 약 500 sccm 범위의 Cl2 유량과, 약 0 sccm 내지 약 100 sccm 범위의 O2 유량, 그리고 약 0 sccm 내지 약 1000 sccm 범위의 He 유량을 이용하는 건식 에칭 프로세스를 포함한다. 이 건식 에칭 프로세스는, 핀(310)에 있어서 보호받지 못하거나 또는 노출되는 부분을 제거한다. 따라서, 리세스 영역은 방향성/이방성 에칭으로 인해 폴리실리콘 스택(400)과 가지런하게 만들어지는 수직 측벽을 포함한다. 리세스 영역은 약 400 내지 약 800 옹스트롬(Å) 범위의 깊이를 가질 수 있다. 리세스 영역에 반도체 재료를 증착하기 위해 에피택시(에피) 프로세스를 행하는 경우에는, HF 또는 다른 적절한 용액으로 리세스 영역을 세척하는 사전-세척 프로세스가 행해질 수 있다. 에피택시 또는 에피택셜(에피) 프로세스 등과 같은 적절한 프로세스에 의해, 반도체 재료를 S/D 영역의 위에 증착한다. 에피택시 프로세스는 CVD 증착 기술[예컨대, 기상 에피택시(vapor-phase epitaxy; VPE) 및/또는 초고진공 CVD(UHV-CVD)), 분자 빔 에피택시, 및/또는 다른 적절한 프로세스를 포함할 수 있다. 에피택시 공정은 기판(210)의 조성(예컨대, 실리콘)과 상호 작용하는 기체 및/또는 액체 전구체를 이용할 수 있다. 상기 반도체 재료는 Si, SiP, SiC, SiCP, 이들의 조합, 또는 임의의 다른 적절한 반도체 재료를 포함할 수 있다.
도 6a 및 도 6b는 본원의 실시형태에 따른 여러 제조 단계 중의 한 단계에 있는 기판을 구비한 FinFET 구조를 보여주는 두 도면이다. 도 6a 및 도 6b는 본원의 실시형태의 FinFET 구조를 보여주는 두 단면도임을 주목해야 할 필요가 있다. 도 6a는 제1 방향을 따라 취한 FinFET 구조의 단면도를 보여주고, 도 6b는 제1 방향에 수직한 제2 방향을 따라 취한 FinFET 구조의 다른 단면도를 보여준다. 본원의 실시형태에서, 도 6a는 도 1에 도시된 반도체 디바이스(100)의 X-방향에서 취한 단면도를 보여주고, 도 6b는 도 1에 도시된 반도체 디바이스(100)의 Y-방향에서 취한 다른 단면도를 보여준다. 따라서, 도 6a에 도시된 제1 방향은 핀(310)의 폭의 방향과 평행하고, 도 6b에 도시된 제2 방향은 핀(310)의 길이의 방향과 평행하다.
도 2를 다시 참조해 보면, 본원의 실시형태의 방법(200)은, 도 6a 및 도 6b에 도시된 바와 같이, 핀(310)과 STI 층(320)의 위에 게이트 스택(610)과 제1 층간 유전체(ILD)층(620)을 증착하는 단계 250으로 이어진다.
앞서 개시된 본원의 실시형태에서는, 도 4a 및 도 4b의 폴리실리콘 스택(410)이 치환 폴리실리콘 게이트(RPG)일 수 있도록, 게이트-라스트 프로세스가 행해질 수 있다. 본원의 실시형태로서 개시된 게이트-라스트 프로세스 도중에, 폴리실리콘 스택(410)은 도 6a 및 도 6b의 금속 게이트 스택(610)으로 치환될 수 있고, 이러한 치환은 소스/드레인 영역(510)이 형성(단계 240)된 이후에 행해진다. 본원의 실시형태에서, 단계 250은, 폴리실리콘 스택(410) 사이의 공간을 충전하도록 기판 위에 제1 ILD층(620)을 증착하고; 이어서 각 폴리실리콘 스택(410)의 상면이 제1 ILD층(620)에 의해 덮여있지 않도록 제1 ILD층(620)을 연마하며; 이어서 게이트 스택 형성용 트렌치를 형성하도록 폴리실리콘 스택(410)을 제거하고; 이어서 트렌치의 측벽 상에 게이트 유전체 재료를 증착하며; 이어서 게이트 유전체 재료 위에 게이트 전극층을 증착하고; 이어서 게이트 스택(610)을 형성하도록 제1 ILD층(620), 게이트 유전체 재료 및 게이트 전극층을 연마하는 것에 의해 실행될 수 있다.
몇몇 실시형태에서, 제1 ILD층(620)은 산화규소, 질화규소, 산질화규소, TEOS 형성 산화물, PSG(phosphosilicate glass), BPSG(borophosphosilicate glass), 저유전율(low-k) 유전체 등과 같은 유전체 재료, 다른 적절한 유전체 재료, 및/또는 이들의 조합을 포함한다. 예시적인 저유전율 유전체 재료로는 FSG(fluorinated silica glass), 탄소 도핑된 산화규소, Black Diamond?(캘리포니아주, 산타 클라라 소재의 Applied Materials), 크세로겔, 에어로겔, 비정질 플루오린화 탄소, 패럴린(Parylene), BCB(bis-benzocyclobutenes), SiLK?(미시간주, 미들랜드 소재의 Dow Chemical), 폴리이미드, 다른 적절한 재료, 및/또는 이들의 조합 등이 있다. 제1 ILD층(620)은 복수의 유전체 재료를 갖는 다층 구조를 포함할 수 있다.
일부 실시형태에서, 게이트 유전체 재료는 산화규소, 질화규소, 산질화규소, 또는 고 유전율(high-k) 유전체를 포함할 수 있다. 고 유전율 유전체는 금속 산화물을 포함한다. 고 유전율 유전체에 이용되는 금속 산화물의 예로는, Li, Be, Mg, Ca, Sr, Sc, Y, Zr, Hf, Al, La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu, 및/또는 이들의 혼합물의 산화물 등이 있다. 본원의 몇몇 실시형태에서, 게이트 유전체 재료는 약 10~30 옹스트롬 범위의 두께를 갖는 고 유전율 유전체층일 수 있다. 본원의 실시형태에서, 게이트 유전체 재료는, 원자층 증착(ALD), 화학적 기상 증착(CVD), 물리적 기상 증착(PVD), 열산화, UV-오존 산화, 또는 이들의 조합 등과 같은 적절한 프로세스를 이용하여 형성될 수 있다. 게이트 유전체 재료는, 손상을 줄이는 계면층(도시 생략)을, 게이트 유전체 재료와 핀(310)의 상측 부분(즉, FinFET의 채널 영역)과의 사이에 더 포함할 수 있다. 계면층은 산화규소를 포함할 수 있다.
본원의 실시형태에서는, 개별 FinFET를 형성하기 위해, 핀(310)의 상측 부분을 덮는 게이트 전극층을 증착한다. 본원의 실시형태에서는, 도 6a에 도시된 바와 같이, 게이트 전극층이 하나 이상의 핀(310)의 상측 부분을 덮고 있고, 그 결과 얻어지는 FinFET은 하나 이상의 핀(31)을 포함한다.
본원의 실시형태에서, 게이트 전극층은 단층 구조 또는 다층 구조를 포함할 수 있다. 실시형태에서, 게이트 전극층은 폴리실리콘을 포함한다. 또한, 게이트 전극층에는 폴리실리콘이 균일 도핑 또는 불균일 도핑으로 도핑될 수 있다. 다른 실시형태에서, 게이트 전극층은 W, Cu, Ti, Ag, Al, TiAl, TiAlN, TaC, TaCN, TaSiN, Mn 및 Zr로 이루어진 군에서 선택된 금속을 포함한다. 다른 실시형태에서, 게이트 전극층은 TiN, Wn, TaN 및 Ru로 이루어진 군에서 선택된 금속을 포함한다. 또 다른 실시형태에서, 게이트 전극층은 약 30 ㎚ 내지 약 60 ㎚ 범위의 두께를 갖는다. 게이트 전극층은 ALD, CVD, PVD, 도금, 또는 이들의 조합 등과 같은 적절한 프로세스에 의해 형성될 수 있다.
이 시점까지의 프로세스 단계들은, 게이트 스택(610) 형성용 트렌치의 측벽을 덮고 있는 게이트 유전체 재료와, 이 게이트 유전체 재료 위에 형성된 게이트 전극층을 갖는 기판을 제공하고 있다. 본원의 실시형태에서는, 게이트 전극층 위에, 스핀-온 코팅 등과 같은 적절한 프로세스에 의해 포토레지스트의 층이 형성되고, 게이트 전극층의 위에 패터닝된 포토레지스트 피처를 형성하도록 적절한 리소그래피 패터닝 방법에 의해 패터닝된다. 이후에, 패터닝된 포토레지스트 피처는, 건식 에칭 프로세스를 이용하여 하위층(즉, 게이트 유전체 재료 및 게이트 전극층)에 전사될 수 있고, 그 결과 핀(310)의 길이 방향을 따라 게이트 스택(610)이 형성된다. 패터닝된 게이트 전극층을 전도성 게이트 스트립이라 한다. 따라서, 전도성 게이트 스트립은 핀(310)의 노출된 상측 부분에 있어서 채널 부분을 둘러싼다.
본원의 실시형태에서는, 제1 ILD층(620)을 증착하기 전에 게이트 스택(610)을 증착하도록 게이트-퍼스트 프로세스가 행해질 수 있다.
도 2를 다시 참조해 보면, 본원의 실시형태의 방법(200)은, 도 7a 및 도 7b에 도시된 바와 같이, 게이트 스택(610)과 제1 ILD층(620)의 위에 사전 변형층(710)을 증착하는 단계 260으로 이어진다.
도 7a 및 도 7b는 본원의 실시형태에 따른 여러 제조 단계 중의 한 단계에 있는 기판을 구비한 FinFET 구조를 보여주는 두 도면이다. 도 7a 및 도 7b는 본원의 실시형태의 FinFET 구조를 보여주는 두 단면도임을 주목해야 할 필요가 있다. 도 7a는 제1 방향을 따라 취한 FinFET 구조의 단면도를 보여주고, 도 7b는 제1 방향에 수직한 제2 방향을 따라 취한 FinFET 구조의 다른 단면도를 보여준다. 본원의 실시형태에서, 도 7a는 도 1에 도시된 반도체 디바이스(100)의 X-방향에서 취한 단면도를 보여주고, 도 7b는 도 1에 도시된 반도체 디바이스(100)의 Y-방향에서 취한 다른 단면도를 보여준다. 따라서, 도 7a에 도시된 제1 방향은 핀(310)의 폭의 방향과 평행하고, 도 7b에 도시된 제2 방향은 핀(310)의 길이의 방향과 평행하다.
도 7a 및 도 7b를 참조해 보면, 본원의 실시형태에서, 사전 변형층(710)은 PECVD에 의해 증착된 실리콘층일 수 있다. 본원의 실시형태에서, 사전 변형층(710)은 RPCVD에 의해 증착된 게르마늄층일 수 있다. 본원의 실시형태에서, 사전 변형층(710)의 두께는 30 옹스트롬 내지 50 옹스트롬 범위일 수 있다.
도 2를 다시 참조해 보면, 본원의 실시형태의 방법(200)은, 도 7a 및 도 7b에 도시된 바와 같이, 사전 변형층(710)의 위에 제2 ILD층(720)을 증착하는 단계 270으로 이어진다.
본원의 실시형태에서, 제2 ILD층(720)은 산화규소, 질화규소, 산질화규소, TEOS 형성 산화물, PSG(phosphosilicate glass), BPSG(borophosphosilicate glass), 저유전율(low-k) 유전체 등과 같은 유전체 재료, 다른 적절한 유전체 재료, 및/또는 이들의 조합을 포함한다. 예시적인 저유전율 유전체 재료로는 FSG(fluorinated silica glass), 탄소 도핑된 산화규소, Black Diamond?(캘리포니아주, 산타 클라라 소재의 Applied Materials), 크세로겔, 에어로겔, 비정질 플루오린화 탄소, 패럴린(Parylene), BCB(bis-benzocyclobutenes), SiLK?(미시간주, 미들랜드 소재의 Dow Chemical), 폴리이미드, 다른 적절한 재료, 및/또는 이들의 조합 등이 있다. 본원의 실시형태에서, 제2 ILD층(720)은 복수의 유전체 재료를 갖는 다층 구조를 포함할 수 있다.
도 2를 다시 참조해 보면, 본원의 실시형태의 방법(200)은, 도 8a 및 도 8b에 도시된 바와 같이, 변형층(810)을 형성하도록 사전 변형층(710)을 처리하는 단계 280으로 이어진다.
도 8a 및 도 8b를 참조해 보면, 본원의 실시형태에서는, 실리콘, 게르마늄, 또는 이들의 조합으로 구성된 사전 변형층(710)이, 과산화수소에 의해 산화되어 산화규소(SiO2), 산화게르마늄(GeO2), 또는 이들의 조합으로 각각 구성된 변형층(810)이 형성될 수 있도록, 제2 ILD층(720)의 위에 PECVD에 의해 과산화수소(H2O2)가 제공될 수 있다. 변형층(810)과 게이트 스택(610) 간의 격자 부정합으로 인해, 변형층(810)이 도 9에 도시된 바와 같이 제3 방향으로 기계적인 힘을 제공하여, FinFET의 채널 영역에서의 캐리어 이동성이 향상된다. 도 9에 도시된 바와 같이, 제3 방향은 핀(310)의 폭의 방향에 평행한 제1 방향과, 핀(310)의 길이의 방향에 평행한 제2 방향에 수직하다. 제3 방향은 도 1에 도시된 반도체 디바이스(100)의 Z-방향에 평행할 수 있다. 변형층(810)에 의해 변형력이 제공됨으로써, 본원의 실시형태에 개시된 FinFET의 성능이 향상될 수 있다. 본원의 실시형태에서, 변형층(810)은 압축력을 제공하는 압축 변형층이거나 인장 변형력을 제공하는 인장 변형층일 수 있다.
도 2를 다시 참조해 보면, 본원의 실시형태의 방법(200)은, 후속 제조 프로세스를 행하는 단계 290으로 이어진다. 본원의 실시형태에서, 상기 방법(200)은 당업계에 알려져 있는 여러 피처를 형성하는 CMOS 또는 MOS 기술 처리를 더 포함하도록 이어질 수 있다. 수행될 수 있는 예시적인 프로세스로는, 충전 금속층을 포함하는 게이튼 구조에 결합되는 접점 피처와, 기판 상에 형성된 하나 이상의 반도체 디바이스를 상호 접속할 수 있는 비아 및 상호 접속 라인을 갖는 다층 배선 구조(multi-layer interconnect; MLI)를 형성하는 것을 포함한다.
본 발명을 예를 들면서 바람직한 실시형태와 관련하여 설명하였지만, 본 발명은 개시된 실시형태에 국한되지 않는 것으로 이해되어야 한다. 이와는 달리, 본 발명은 (당업자에게 자명할) 다양한 변형 및 유사한 배치 구성을 커버하도록 되어 있다. 따라서, 첨부된 청구범위의 범위는 이와 같은 모든 변형 및 유사한 배치 구성을 모두 망라하도록 가장 넓은 범위의 해석에 부합되어야 한다.

Claims (20)

  1. 반도체 디바이스에 있어서,
    적어도 하나의 핀(fin)을 구비하는 기판;
    상기 적어도 하나의 핀의 상면 상에 형성된 적어도 하나의 게이트 스택;
    상기 적어도 하나의 핀의 상면 상에 형성된 제1 층간 유전체(ILD)층; 및
    적어도, 상기 적어도 하나의 게이트 스택의 상면 및 상기 제1 ILD층의 상면 상에 형성된 변형 절연층(strained insulating layer); 및
    상기 변형 절연층 위에 형성된 제2 ILD층
    을 포함하고,
    상기 변형 절연층은 상기 적어도 하나의 게이트 스택 밑에 있는(underlying) 상기 적어도 하나의 핀 내의 적어도 하나의 채널 영역 각각에 변형력을 제공하도록 구성되고, 상기 변형 절연층은 상기 제2 ILD층을 통한 처리에 의해 사전 변형층으로부터 변환된 것인, 반도체 디바이스.
  2. 삭제
  3. 제1항에 있어서, 상기 변형 절연층은, 상기 적어도 하나의 핀의 상면에 대해 수직한 방향으로, 상기 적어도 하나의 게이트 스택에 변형력을 제공하도록 구성되는 것인 반도체 디바이스.
  4. 제1항에 있어서, 상기 변형 절연층은 산화규소와 산화게르마늄 중 적어도 하나를 포함하는 것인 반도체 디바이스.
  5. 제1항에 있어서, 상기 적어도 하나의 핀에 배치된 적어도 하나의 소스/드레인 영역을 더 포함하는 반도체 디바이스.
  6. 제1항에 있어서, 상기 적어도 하나의 게이트 스택은 게이트 유전체 재료와 게이트 전극층을 포함하는 것인 반도체 디바이스.
  7. 반도체 제조 방법으로서,
    반도체 기판을 제공하는 단계;
    상기 반도체 기판에 적어도 하나의 핀을 형성하는 단계;
    상기 적어도 하나의 핀 위에 적어도 하나의 게이트 스택을 형성하는 단계;
    상기 반도체 기판 위에 제1 ILD층을 형성하는 단계;
    상기 적어도 하나의 게이트 스택의 상면 및 상기 제1 ILD층의 상면 위에 사전 변형층을 형성하는 단계;
    상기 사전 변형층 위에 제2 ILD층을 형성하는 단계; 및
    상기 제2 ILD층에 대한 처리에 의해 상기 사전 변형층이 변형 절연층이 되도록 변환시키는 단계로서, 상기 변형 절연층은 상기 적어도 하나의 게이트 스택의 상면 및 상기 제1 ILD층의 상면 상에 존재하는 것인, 상기 변환 단계
    를 포함하고,
    상기 변형 절연층은 상기 적어도 하나의 게이트 스택에 변형력을 제공하도록 구성된 것인, 반도체 제조 방법.
  8. 삭제
  9. 제7항에 있어서, 상기 처리는 상기 제2 ILD층 위에 과산화수소를 제공하는 것을 포함하는 것인, 반도체 제조 방법.
  10. 제7항에 있어서, 상기 제1 ILD층을 형성한 후, 상기 적어도 하나의 게이트 스택을 형성하고,
    상기 적어도 하나의 게이트 스택을 형성하는 단계는,
    상기 반도체 기판 위에 적어도 하나의 폴리실리콘 스택을 형성하는 단계;
    상기 제1 ILD층을 형성한 후, 상기 적어도 하나의 폴리실리콘 스택과 상기 제1 ILD층을 연마하는 단계;
    적어도 하나의 트렌치를 형성하도록 상기 적어도 하나의 폴리실리콘 스택을 제거하는 단계; 및
    상기 적어도 하나의 트렌치 내에 상기 적어도 하나의 게이트 스택을 형성하는 단계를 더 포함하는 것인, 반도체 제조 방법.
  11. 삭제
  12. 삭제
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