KR101885242B1 - 발광장치 및 그 제조방법 - Google Patents
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Abstract
본 발명은 발광장치 및 그 제조방법에 관한 것으로, 개구율을 높여서 발광 면적을 증대시킬 수 있는 발명에 관한 것이다.
이러한 목적을 달성하기 위한 본 발명은 베이스가 되는 기판과; 상기 기판에 마련되며 서로 이격되어 마련되는 복수의 게이트 전극과, 상기 게이트 전극 상부에 마련되며 서로 이격되는 복수의 게이트 절연막과; 상기 게이트 절연막 상부에 마련되며 서로 이격되는 복수의 소스 전극 및 복스의 드레인 전극과; 상기 소스 전극 및 드레인 전극 상부에 마련되며 서로 이격되는 복수의 반도체층을 포함하되, 상기 복수의 게이트 전극간의 거리 또는 복수의 게이트 절연막 또는 복수의 소스 전극 및 복수의 드레인 전극간의 거리 또는 복수의 반도체층 간의 거리 중 적어도 하나는 하나의 마스크에 복수의 패턴을 동시에 인접하게 형성하였을 때 쇼트를 방지하는 복수의 패턴 간의 거리가 한계 거리 범위에 속하는 것을 특징으로 하는 발광장치 및 그 제조방법을 제공한다.
이러한 본 발명에 의하여 픽셀 내에서 발광면적의 상대 비율이 높아짐으로써 개구율이 개선될 수 있다.
이러한 목적을 달성하기 위한 본 발명은 베이스가 되는 기판과; 상기 기판에 마련되며 서로 이격되어 마련되는 복수의 게이트 전극과, 상기 게이트 전극 상부에 마련되며 서로 이격되는 복수의 게이트 절연막과; 상기 게이트 절연막 상부에 마련되며 서로 이격되는 복수의 소스 전극 및 복스의 드레인 전극과; 상기 소스 전극 및 드레인 전극 상부에 마련되며 서로 이격되는 복수의 반도체층을 포함하되, 상기 복수의 게이트 전극간의 거리 또는 복수의 게이트 절연막 또는 복수의 소스 전극 및 복수의 드레인 전극간의 거리 또는 복수의 반도체층 간의 거리 중 적어도 하나는 하나의 마스크에 복수의 패턴을 동시에 인접하게 형성하였을 때 쇼트를 방지하는 복수의 패턴 간의 거리가 한계 거리 범위에 속하는 것을 특징으로 하는 발광장치 및 그 제조방법을 제공한다.
이러한 본 발명에 의하여 픽셀 내에서 발광면적의 상대 비율이 높아짐으로써 개구율이 개선될 수 있다.
Description
본 발명은 발광장치 및 그 제조방법에 관한 것으로, 개구율을 높여서 발광 면적을 증대시킬 수 있는 발명에 관한 것이다.
일반적으로, 반도체 소자 또는 액정 디스플레이 소자 또는 발광 디스플레이 소자 등의 평판 디스플레이 소자 등은 신호가 공급되는 박막 패턴 및 스위칭 신호에 따라서 스위칭 되는 박막 트랜지스터를 포함하여 구성된다.
이러한 박막 트랜지스터의 구성을 보면, 기판과, 상기 기판에 형성되는 게이트 라인 및 게이트 라인에서 연장되는 게이트 전극과, 상기 게이트 전극 상부에 형성되는 게이트 절연막과, 상기 게이트 절연막 상부에 형성되는 데이터 라인 및 상기 데이터 라인으로부터 분기되는 소스 및 드레인 전극을 포함한다.
또한, 박막 트랜지스터는 상기 소스 및 드레인 전극 상부에 마련되는 반도체층으로 구성되는 활성층과, 활성층 및 다른 층의 상부에 패시베이션 되는 보호층이 형성된다.
상기 박막트랜지스터는 OLED와 같은 광원에 연결되어, 게이트 라인 및 데이터 라인의 신호에 따라서 광원에서 발광 작용이 이루어지도록 한다.
이러한 박막 트랜지스터의 구성은 공개특허 2011-0071594나 공개특허 2008-0049256에서 개시되어 있다.
박 막트랜지스터를 구성하는 각 층은 포토 리소그래피 공정으로 형성될 수 있고, 각 층의 형상에 대응되는 패턴을 구비하는 마스크 및 증착 가스를 이용하여 형성할 수 있다.
마스크 및 증착 가스를 사용하는 경우, CVD공정이나, ALD 또는 스퍼터링 공정이 적용될 수 있는데, 통상적으로 하나의 층을 형성하는 경우, 복수의 패턴이 형성되는 하나의 마스크를 이용한다.
그런데, 하나의 마스크에 복수의 패턴이 형성되어있고, 이러한 패턴 간에 이격되는 경우에, 패턴 간의 간격을 줄이는 데는 물리적인 한계가 있었다.
특히, 하나의 층(예를 들면 게이트 전극)을 구성하는 복수의 패턴 간에 간격이 넓어지게 되면, 개구율이 작아지게 되어 픽셀에서의 발광영역이 상대적으로 줄어드는 문제점이 있었다.
본 발명은 이러한 문제점을 해결하기 위한 것으로서, 픽셀의 개구율을 높여서 픽셀의 발광영역을 증대시켜 고휘도의 패널을 구현하는데 그 목적이 있다.
이러한 목적을 구현하기 위한 본 발명은, 게이트 전극과, 게이트 절연막과, 소스 및 드레인 전극과, 반도체층과, 발광모듈을 구비하는 발광장치의 제조방법에 있어서,
상기 게이트 전극 또는 상기 게이트 절연막 또는 상기 소스 전극 또는 상기 드레인 전극 중 적어도 하나를 구성하는 제1부분에 대응되는 제1패턴이 형성되는 마스크를 이용하여 일부분을 형성하는 단계와;
상기 제1부분과 다른 제2부분에 대응되는 제2패턴이 형성되는 별도의 다른 마스크를 이용하여 다른 부분을 형성하는 단계를 포함하되,
상기 제1부분과 상기 제2부분의 간격은 하나의 마스크에 상기 제1패턴 및 상기 제2패턴을 동시에 인접하게 형성하였을 때 상기 제1패턴과 상기 제2패턴간의 쇼트를 방지할 수 있는 한계 거리 범위에 속하는 것을 특징으로 하는 발광장치의 제조방법을 제공한다.
상기 게이트 전극을 형성하는 단계는 상기 제1게이트 전극을 형성하되, 상기 제1게이트 전극 형상에 대응되는 제1패턴을 구비하는 제1마스크를 이용하여 형성하는 단계와; 상기 게이트 전극을 구성하는 제2게이트 전극을 형성하되, 상기 제2게이트 전극의 형상에 대응되는 제2패턴을 구비하는 제2마스크를 이용하여 형성하는 단계를 포함하되, 상기 제1게이트 전극과 상기 제2게이트 전극 간격이 상기 한계 거리 범위에 속하도록 형성하는 것을 특징으로 한다.
상기 게이트 절연막을 형성하는 단계는, 상기 게이트 절연막을 구성하는 제1게이트 절연막을 상기 게이트 전극 상면에 형성하되, 상기 제1게이트 절연막의 형상에 대응되는 제1패턴을 구비하는 마스크를 이용하여 형성하는 단계와;
상기 게이트 절연막을 구성하는 제2게이트 절연막 상기 게이트 전극 상면에 형성하되, 상기 제2게이트 절연막 형상에 대응되는 제2패턴을 구비하는 다른 마스크를 이용하여 형성하는 단계를 포함하되,
상기 제1게이트 절연막과 상기 제2게이트 절연막 간의 간격이 상기 한계 거리 범위에 속하도록 형성하는 것을 특징으로 한다.
상기 소스 전극과 드레인 전극을 형성하는 단계는,
상기 소스 전극을 상기 게이트 절연막 상면에 형성하되, 상기 소스 전극 형상에 대응되는 제1패턴을 구비하는 마스크를 이용하여 형성하는 단계와;
상기 드레인 전극을 상기 게이트 절연막 상면에 형성하되, 상기 드레인 전극형상에 대응되는 제2패턴을 구비하는 다른 마스크를 이용하여 형성하는 단계를 포함하되,
상기 소스 전극과 상기 드레인 전극 간의 간격이 상기 한계 거리 범위에 속하도록 형성하는 것을 특징으로 한다.
상기 반도체 층을 형성하는 단계는, 상기 반도체층을 구성하는 제1반도체층을 상기 소스 및 드레인 전극 상면에 형성하되, 상기 제1반도체층 형상에 대응되는 제1패턴을 구비하는 제1마스크를 이용하여 형성하는 단계와;
상기 반도체층을 구성하는 제2반도체층을 상기 소스 및 드레인 전극 상면에 형성하되, 상기 제2반도체층 형상에 대응되는 제2패턴을 구비하는 제2 마스크를 이용하여 형성하는 단계를 포함하되,
상기 제1반도체층과 상기 제2반도체 층 간격이 상기 한계 거리 범위에 속하도록 형성하는 것을 특징으로 한다.
상기 한계거리 범위는 1~10μm 인 것을 특징으로 한다.
상기 제1부분과 상기 제2부분은 서로 이웃한 부분인 것을 특징으로 한다.
또한, 본 발명은 베이스가 되는 기판과; 상기 기판에 마련되며 서로 이격되어 마련되는 복수의 게이트 전극과, 상기 게이트 전극 상부에 마련되며 서로 이격되는 복수의 게이트 절연막과; 상기 게이트 절연막 상부에 마련되며 서로 이격되는 복수의 소스 전극 및 복스의 드레인 전극과; 상기 소스 전극 및 드레인 전극 상부에 마련되며 서로 이격되는 복수의 반도체층을 포함하되,
상기 복수의 게이트 전극간의 거리 또는 복수의 게이트 절연막 또는 복수의 소스 전극 및 복수의 드레인 전극간의 거리 또는 복수의 반도체층 간의 거리 중 적어도 하나는 하나의 마스크에 복수의 패턴을 동시에 인접하게 형성하였을 때 쇼트를 방지하는 복수의 패턴 간의 거리가 한계 거리 범위에 속하는 것을 특징으로 한다.
상기 한계거리 범위는 1~10μm 인 것을 특징으로 한다.
이러한 본 발명에 의하여 단일 종류의 층을 구성하는 복수의 전극 또는 절연막 간의 간격이 줄어들게 될 수 있다.
특히, 하나의 마스크에 복수의 패턴을 형성하여 단일 종류의 층을 구성하는 경우, 신속하게 만들수 있다는 장점은 있으나, 인접한 복수의 패턴 간의 거리를 줄이는 데는 한계가 있었다.
즉, 인접한 패턴 들이 너무 가까이 위치하면, 그 사이에 있는 마스크 부분의 강도가 급격하게 저하되어 물리적인 손상을 유발할 수 있기 때문이며, 이로 인하여 패턴 간의 간격을 줄이는데 한계가 있어서 픽셀의 구동영역의 상대적인 비율을 줄이는데 한계가 있었고, 이로 인하여 발광영역의 비율을 늘리기 어려웠다.
즉, 개구율을 일정 수준 이상으로 올리지 못한다는 문제가 있었다.
그러나, 본 발명의 경우, 하나의 층을 구성하는 복수의 구성요소를 그 수량에 대응되는 마스크를 이용하여 형성함으로써, 각 구성요소 간의 간격을 최소화 할 수 있고, 이로 인해 구동영역의 전체적인 사이즈가 축소될 수 있었다.
이는 동일한 픽셀 내에서 발광영역의 사이즈가 커지는 것을 의미하고, 이는 개구율의 상승을 구현할 수 있다.
또한, 복잡한 형상의 경우, 하나의 마스크로 형성하기 어려운 문제가 있으나, 복수의 마스크를 사용하여 복잡한 형상도 구현할 수 있다는 장점이 있다.
도1은 본 발명에 의한 발광장치의 평면도이다.
도2는 본 발명에 의한 발광장치의 측단면도이다
도3은 본 발명에 의한 발광장치의 제1게이트 전극을 형성하는 과정을 도시한 사시도이다.
도4는 본 발명에 의한 발광장치의 제2게이트 전극을 형성하는 과정을 도시한 사시도이다.
도5는 본 발명에 의한 발광장치의 제1게이트 전극을 형성하는 과정을 도시한 측단면도이다.
도6은 본 발명에 의한 발광장치의 제2게이트 전극을 형성하는 과정을 도시한 측단면도이다.
도7는 본 발명에 의한 발광장치의 제1게이트 절연막을 형성하는 과정을 도시한 측단면도이다.
도8은 본 발명에 의한 발광장치의 제2게이트 절연막을 형성하는 과정을 도시한 측단면도이다.
도9는 본 발명에 의한 발광장치의 제1소스전극을 형성하는 과정을 도시한 측단면도이다.
도10은 본 발명에 의한 발광장치의 제1드레인 전극을 형성하는 과정을 도시한 측단면도이다.
도11은 본 발명에 의한 발광장치의 제2소스 전극을 형성하는 과정을 도시한 측단면도이다.
도12는 본 발명에 의한 발광장치의 제2드레인 전극을 형성하는 과정을 도시한 측단면도이다.
도13는 본 발명에 의한 발광장치의 제1,2소스 전극을 동시에 형성하는 과정을 도시한 측단면도이다.
도14는 본 발명에 의한 발광장치의 제1,2드레인 전극을 동시에 형성하는 과정을 도시한 측단면도이다.
도15는 본 발명에 의한 발광장치의 제1반도체 층을 동시에 형성하는 과정을 도시한 측단면도이다.
도16은 본 발명에 의한 발광장치의 제2반도체 층을 형성하는 과정을 도시한 측단면도이다.
도17은 본 발명에 의한 발광장치의 제1,2반도체층을 동시에 형성하는 과정을 도시한 측단면도이다.
도18은 본 발명에 의한 발광장치의 패시베이션 층을 형성하는 과정을 도시한 측단면도이다.
도2는 본 발명에 의한 발광장치의 측단면도이다
도3은 본 발명에 의한 발광장치의 제1게이트 전극을 형성하는 과정을 도시한 사시도이다.
도4는 본 발명에 의한 발광장치의 제2게이트 전극을 형성하는 과정을 도시한 사시도이다.
도5는 본 발명에 의한 발광장치의 제1게이트 전극을 형성하는 과정을 도시한 측단면도이다.
도6은 본 발명에 의한 발광장치의 제2게이트 전극을 형성하는 과정을 도시한 측단면도이다.
도7는 본 발명에 의한 발광장치의 제1게이트 절연막을 형성하는 과정을 도시한 측단면도이다.
도8은 본 발명에 의한 발광장치의 제2게이트 절연막을 형성하는 과정을 도시한 측단면도이다.
도9는 본 발명에 의한 발광장치의 제1소스전극을 형성하는 과정을 도시한 측단면도이다.
도10은 본 발명에 의한 발광장치의 제1드레인 전극을 형성하는 과정을 도시한 측단면도이다.
도11은 본 발명에 의한 발광장치의 제2소스 전극을 형성하는 과정을 도시한 측단면도이다.
도12는 본 발명에 의한 발광장치의 제2드레인 전극을 형성하는 과정을 도시한 측단면도이다.
도13는 본 발명에 의한 발광장치의 제1,2소스 전극을 동시에 형성하는 과정을 도시한 측단면도이다.
도14는 본 발명에 의한 발광장치의 제1,2드레인 전극을 동시에 형성하는 과정을 도시한 측단면도이다.
도15는 본 발명에 의한 발광장치의 제1반도체 층을 동시에 형성하는 과정을 도시한 측단면도이다.
도16은 본 발명에 의한 발광장치의 제2반도체 층을 형성하는 과정을 도시한 측단면도이다.
도17은 본 발명에 의한 발광장치의 제1,2반도체층을 동시에 형성하는 과정을 도시한 측단면도이다.
도18은 본 발명에 의한 발광장치의 패시베이션 층을 형성하는 과정을 도시한 측단면도이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예에 대하여 알아보도록 하겠다.
도1에서 도시한 바와 같이, 본 발명에 의한 발광 장치(1)는 발광영역(L)과 구동영역(D)을 구비하는 픽셀을 포함한다.
복수개의 픽셀이 상하좌우 방향으로 어레이를 구현하면서 발광장치(1)의 화소 수를 결정한다.
본 발명의 발광장치(1)는 기판위에 배치된 게이트 라인(10)과, 상기 게이트 라인(10)과 교차되는 데이터 라인(20)과, 게이트 라인(10)과 교차하며, 데이터 라인(20)과 평행하게 형성되는 전원라인(30)과, 상기 게이트 라인(10) 및 상기 데이터 라인(20)과 접속되는 스위치 박막 트랜지스터(T1)와, 스위치 박막 트랜지스터(T1) 및 전원 라인(30)과 발광모듈(40)의 양극이 되는 제1전극과 접속된 구동박막 트랜지스터(T2)와, 구동 박막 트랜지스터(T2)와 접속된 발광모듈(40)을 구비한다.
상기 게이트 라인(10)은 스위치 박막 트랜지스터(T1)에 스캔 신호를 공급하며, 데이터 라인(20)은 스위치 박막 트랜지스터(T1)에 데이터 신호를 공급하며, 전원 라인(30)은 구동 박막 트랜지스터(T2)에 전원 신호를 공급한다.
스위치 박막 트랜지스터(T1)는 게이트 라인(10)에 스캔 펄스가 공급되면 턴-온되어 데이터 라인(20)에 공급된 데이터 신호를 구동 박막 트랜지스터(T2)의 제1 게이트 전극(111)으로 공급한다.
이를 위해, 스위치 박막 트랜지스터(T1)는 게이트 라인(10)과 접속된 제2 게이트 전극(112), 데이터 라인(20)과 접속된 제1 소스 전극(211), 제1 소스 전극(211)과 마주하며 구동 박막 트랜지스터(T2)의 제1 게이트 전극(111)과 연결된 제1 드레인전극(221), 제1 소스 전극(211) 및 제1 드레인 전극(221) 사이에 마련되어 채널부를 형성하는 제1반도체층(51)을 구비한다.
여기서, 제1 반도체층(51)은 활성층과 오믹 접촉층을 구비한다.
상기 구동 박막 트랜지스터(T2)는 제1게이트 전극(111)으로 공급되는 데이터 신호에 응답하여 전원 라인(30)으로부터 발광모듈(40)로 공급되는 전류를 제어함으로써 발광모듈(40)의 발광량을 조절하게 된다.
이를 위해, 구동 박막 트랜지스터(T2)는 스위치 박막 트랜지스터(T1)의 제1 드레인 전극(221)이 연장되어 접속된 제1 게이트 전극(111), 전원라인(30)과 접속된 제2 소스 전극(212), 제2 소스 전극(212)과 마주하며 발광모듈(40)의 양극인 제1전극(도2참조, 41)과 접속된 제2 드레인 전극(222), 제2 소스 전극(212) 및 제2 드레인 전극(222) 사이를 따라 채널부를 형성하는 제2반도체층(52)을 구비한다.
제2 반도체 층(52)은 활성층 및 오믹 접촉층을 구비한다.
한편, 데이터 라인(20)은 게이트 라인(10)과 전원 라인(30)과 동일 재질로 형성될 수 있다.
상기 데이터 라인(20)은 게이트 라인(10) 및 전원 라인(30)과 쇼트되지 않도록 형성되어야 한다. 예를 들면, 게이트 라인(10)은 도 1 및 도 2에 도시된 바와 같이 데이터 라인(20)과 전원 라인(30)과 쇼트되지 않도록 분리된다.
상기 발광모듈(40)은 제2드레인 전극(222) 위에 형성된 투명 도전 물질로 구성되며 양극이 되는 제1전극부(도2참조, 41)와, 발광층을 포함하는 유기 발광층(도2참조, 43)과, 유기발광층(43)위에 형성되며 음극이 되는 제2전극부(42)으로 구성된다.
도2를 참조하여 본 발명에 의한 발광장치의 단면 구조에 대해 상세하게 알아보도록 하겠다,.
상기 기판(5)은 투명 기판을 사용할 수 있다. 예를 들어 실리콘 기판, 글래스 기판이 사용될 수 있으며, 플렉서블 디스플레이를 구현하는 경우에는 플라스틱 기판(PE, PES, PET, PEN)이 사용될 수 있다.
메탈 기판은 스테인리스 스틸, 티타늄, 몰리브덴, 또는 이들의 합금으로 형성될 수 있다. 한편, 기판으로 메탈기판을 사용하는 경우, 메탈 기판 상부에 절연막을 형성하는 것이 바람직하다.
이는 메탈기판과 게이트 라인의 단락을 방지하기 위함이다.
이러한 절연막으로는 티타늄 나이트 라이드(TiN), 티타늄 알루미늄나이트 라이드(TiAlN), 실리콘 카바이드(SiC) 또는 이들의 화합물 중 적어도 하나를 포함하는 무기물질을 이용할 수 있다.
게이트 라인(도1참조, 10)은 일방향, 예를 들어 가로 방향으로 연장되도록 형성된다.
상기 게이트 라인(도1 참조, 10)의 일부가 상부 또는 하부로 돌출되어 게이트 전극(11)을 이루도록 형성한다.
상기 게이트 전극(11)은 2개로 이루어지고 상호 이격되는데, 단면도에서 우측의 게이트 전극을 제1게이트 전극(111), 좌측의 게이트 전극을 제2게이트 전극(112)이라고 정의한다.
상기 게이트 전극(11)은 도전물질을 이용하여 형성할 수 있는데, 예를 들어 알루미늄(Al), 네오디뮴(Nd), 은(Ag), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta) 및 몰리브덴 (Mo) 중 적어도 어느 하나의 금속 또는 이들을 포함하는 합금으로 형성할 수 있다.
상기 게이트 전극(11)은 단일층 뿐만 아니라 복수의 금속층의 다중층으로 형성할 수 있다. 즉, 물리화학적 특성이 우수한 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 몰리브덴(Mo) 등의 금속층과 비저항이 작은 알루미늄(Al) 계열 또는 은(Ag) 계열의 금속층을 포함하는 이중층으로 형성할 수도 있다.
게이트 절연막(12)은 적어도 게이트 전극(11) 및 게이트 라인(10) 상에 형성될 수 있고, 전체 상부에 형성될 수도 있다.
게이트 절연막(12)은 상기 게이트 라인(10)과 데이터 라인(20) 및 상기 전원라인(30)을 절연시킨다.
이러한 게이트 절연막(12)은 금속 물질과의 밀착성이 우수하며 절연 내압이 우수한 실리콘 옥사이드(SiO2) 또는 실리콘 나이트라이드(SiN)를 포함하는 무기절연막 중 하나 또는 그 이상의 절연 물질을 이용하여 형성할 수 있다.
상기 게이트 절연막(12)의 상부에는 상기 데이터 라인(도1참조, 20)과 상기 전원라인(도1참조, 30)이 형성된다.
상기 데이터 라인(20)과 상기 전원라인(30)은 게이트 라인(10) 과 교차하는 방향으로 연장 형성된다.
상기 데이터 라인(20) 중 일부가 돌출되어 소스 전극(21)을 형성한다.
이러한 데이터 라인(20)과 전원라인(30)은 도전성 물질을 이용하여 형성할 수 있는데, 예를들어 알루미늄(Al), 네오디뮴(Nd), 은(Ag), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta) 및 몰리브덴(Mo) 중 적어도 어느 하나의 금속 또는 이들을 포함하는 합금으로 형성할 수 있다.
즉, 게이트 라인(10)과 동일 물질로 형성할 수 있으나, 다른 물질로 형성할 수도 있다. 또한, 데이터 라인(20)과 전원라인(30)은 단일층뿐만 아니라 복수 금속층의 다중층으로 형성할 수 있다.
한편, 데이터 라인(20) 형성시 소스 전극(21)과 소정 간격 이격되어 드레인 전극(22)이 형성된다.
소스 전극(21) 및 드레인 전극(22)은 게이트 전극(122)과 일부 중첩되고
게이트 절연막(12) 상에서 이격되어 형성된다.
상기 소스전극(21)은 제1소스전극(211)와, 제2소스전극(212)으로 구성되고, 상기 드레인 전극(22)은 제1드레인 전극(221)과 제2드레인 전극(222)으로 구성된다.
상기 제1소스전극(211)은 상기 제1드레인 전극(221)과 이격되며 마주보도록 형성되고, 상기 제2소스전극(212)은 상기 제2드레인 전극(222)과 이격되며 마주보도록 형성된다.
상기 게이트 절연막(12)에는 컨택홀(h)이 형성되며, 상기 컨택홀(h)에 의하여 상기 제1게이트 전극(111)과, 상기 제1드레인 전극(221)이 연결된다.
한편, 상기 제1게이트 절연막(121)을 사이에 두고 상기 제1드레인 전극(221)과 상기 제2게이트 전극(111)이 배치되면, 스토리지 캐패시터가 형성된다.
상기 소스 전극(21) 및 상기 드레인 전극(22) 상부에는 반도체층(50)이 마련된다.
이에 의하여 상기 제1소스전극(211)과 상기 제1드레인 전극(221) 사이에는 제1반도체층(51)이 형성되고, 상기 제2소스전극(212)과 상기 제2드레인 전극(222) 사이에는 제2반도체층(52)이 형성된다.
상기 제1소스 전극(211) 및 상기 제1드레인 전극(221), 상기 제1반도체층(52)은 스위칭 박막 트랜지스터(T1)를 구성한다.
또한, 상기 제2소스 전극(212) 및 상기 제2드레인 전극(222), 상기 제2반도체층(51)은 구동 박막 트랜지스터(T2)를 구성한다.
상기 제1,2반도체층(51,52) 및 상기 소스 전극 및 드레인 전극(21,22) 상부에는 보호막 역할을 하는 패시베이션 층(60)이 형성된다.
SiH4 가스를 이용하여 실리콘 질화막(SiNx) 또는 실리콘 산화막(SiO2)로 형성된 패시베이션층(60)을 형성한다.
상기 패시베이션 층(60)은 본 발명에 의한 발광장치(1) 전체에 형성되는 것은 아니며, 제2드레인 전극(222)에는 상기 패시베이션 층(60)이 형성되지 않고, 그 부분에는 상기 발광모듈(40)이 형성된다.
상기 발광모듈(40)은 상기 제2드레인전극(222)과 면접하도록 마련되는 양극인 제1전극부(41)와, 상기 제1전극부(41) 상부에 마련되는 유기발광층(43)과, 상기 유기발광층(43)에 마련되는 제2전극부(42)를 구성한다.
상기 유기발광층(43)은 상기 제1전극부(41)에 상부에 마련되는 정공 주입층, 정공 수송층, 발광층, 전자 수송층, 전자 주입층으로 구성된다.
여기서 유기발광층(43)은 적색(R), 녹색(G) 및 청색(B)를 각각 구현하는 발광층들이 순차적으로 적층되어 3층 구조를 이루거나, 보색관계를 가지는 발광층들이 적층되어 2층 구조로 형성되거나, 백색을 구현하는 발광층으로 이루어진 단층구조를 형성한다.
따라서, 상기 유기발광층(43)에 마련되는 발광층은 양극인 제1전극부(41)에 공급된 전류량에 따라서 백색광을 방출할 수 있다.
도3과 도4는 제1게이트 전극(111)과 제2게이트 전극(112)을 형성하기 위하여 각각 서로 다른 마스크를 이용하는 것을 도시하고 있다.
도3에서 도시한 바와 같이, 상기 기판(5)에 대하여 제1게이트 전극(111)의 형상에 대응되는 제1패턴(P1)을 구비하는 제1마스크(M1)를 이용하여 상기 기판(5)에 상기 제1게이트 전극(111)을 형성한다.
상기 제1게이트 전극(111)이 형성된 이후에는 상기 제2게이트 전극(112)을 형성하기 위하여 상기 제2게이트 전극(112)의 형상에 대응되는 제2패턴(P2)을 구비하는 제2마스크(M2)를 이용하여 상기 기판(5)에 상기 제2게이트 전극(112)을 형성한다.
상기 제1게이트 전극(111)과 상기 제2게이트 전극(112) 간의 최단 거리(S)는 대략 1~10μm 정도가 되는 것이 바람직하다.
즉, 종전 기술과 같이 하나의 층(예를 들어 게이트 전극층)을 형성하는 경우, 하나의 마스크에 복수의 패턴을 형성하여 한번에 적층하는 방법을 취했는데, 이 경우, 마스크의 강도의 한계와 물리적 가공의 한계에 의하여 패턴과 패턴 간의 간격을 줄이는데 어려움이 있었다.
즉, 종전의 기술에 의하면 제1게이트 전극과 상기 제2게이트 전극 간의 거리를 최소로 줄여도 40μm가 허용치였고, 이에 의해 비 발광영역 즉 구동영역의 넓이가 넓어져서 상대적으로 발광영역이 줄어들어 개구율이 낮아진다는 문제가 있었다.
그러나, 본 발명의 경우, 복수의 패턴을 갖는 하나의 층을 형성할 때, 각각의 패턴을 구비하는 서로 다른 마스크를 사용하여 순차적으로 해당 층을 형성하기 때문에, 하나의 마스크에 복수개의 패턴을 형성할 필요가 없어서 종래 기술이 갖는 물리적 한계점을 극복할 수 있다.
이하에서는 첨부된 도면을 참조하여 본 발명에 의한 발광장치를 제조하는 방법에 대하여 알아보도록 하겠다.
도5에서 도시한 바와 같이, 상기 기판(5)에 제1게이트 전극(111)의 형상에 대응되는 제1패턴(P1)이 형성되는 마스크(M1)를 이용하여 상기 기판(5)상에 제1게이트 전극(111)을 형성하고, 도6에서 도시한 바와 같이, 상기 기판(5)에 상기 제1게이트 전극(111)으로부터 소정간격 이격되는 지점에 상기 제2게이트 전극(112)을 형성한다.
상기 제2게이트 전극(112)은 상기 제2게이트 전극(112)의 형상에 대응되는 제2패턴(P2)이 형성되는 마스크(M2)를 이용하여 형성한다.
상기 제1게이트 전극(111)과 상기 제2게이트 전극(112) 간격은 하나의 마스크에 제1,2패턴을 동시에 인접하게 형성하였을 때 상기 제1게이트 전극(111)과 상기 제2게이트 전극(112)의 쇼트, 단락, 합선을 방지하기 위해 한계 거리 범위가 필요하며, 상기 제1패턴과 상기 제2패턴을 형성시에 물리적인 간섭에 의한 손상을 유발할 수 있는 한계 거리 범위에 대응된다.
한계거리란 마스크의 상기 제1패턴과 상기 제2패턴을 분리해야 형성시에 물리적 특성의 이상을 유발하지 않으면서, 인접한 두 개의 패턴이 최대로 인접할 수 있는 거리를 말한다. 또한, 한계거리는 상기 제1패턴과 상기 제2패턴을 형성시에 패턴 막의 에지가 90도의 각도로 형성되는 것이 아니라, 타원형으로 형성되어 상기 두개의 패턴이 일정 거리 이상이 되어야 쇼트를 방지하는 거리를 말한다
여기서 물리적 특성의 이상 또는 손상이라 함은 하나의 마스크에 제1,2패턴을 동시에 형성한 경우 제1,2패턴 사이의 부분에 균열이 생기거나 부러지는 상태를 의미한다. .즉, 하나의 마스크에 형성되어 서로 인접한 상기 제1패턴과 상기 제2패턴 사이의 간격 또는 거리가 상기 한계거리보다 작게 되면 그 사이의 부분의 강도가 현저하게 감소하기 때문에 그러한 이상 또는 손상이 발생할 수 있다.
상기 마스크는 금속 마스크로 구성되는 것이 바람직하며, 그 재질은 구체적으로 스테인리스 또는 인바(Invar)와 같은 물질로 구성되는 것이 바람직하다.
상술한 바와 같이, 상기 게이트 전극(11)을 구성하는 물질은 알루미늄(Al), 네오디뮴(Nd), 은(Ag), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta) 및 몰리브덴 (Mo) 중 적어도 어느 하나의 금속 또는 이들을 포함하는 합금으로 형성할 수 있다.
상기 게이트 전극(11)은 단일층 뿐만 아니라 복수의 금속층의 다중층으로 형성할 수 있다.
즉, 물리화학적 특성이 우수한 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta),몰리브덴(Mo) 등의 금속층과 비저항이 작은 알루미늄(Al) 계열 또는 은(Ag) 계열의 금속층을 포함하는 이중층으로 형성할 수도 있다.
상기 게이트 전극(11)은 스퍼터링(Sputtering) 공정, CVD(Chemical Vapor Deposition) 공정, 증발기(Evaporator)를 이용한 진공 증착 공정에 의하여 형성될 수 있다.
도7과 도8은 게이트 절연막(12)을 형성하는 것을 도시한 것이다.
도7에서 도시한 바와 같이, 제1게이트 절연막(121)의 형상에 대응되는 제1패턴(P11)을 구비하는 마스크(M11)를 이용한다.
상기 제1패턴(P11)이 상기 제1게이트 절연막(121)이 형성될 부분, 즉 제1게이트 전극(111) 및 기판(5)의 상면에 위치시킨다.
다만, 상기 제1패턴(P11)의 일측부가 상기 제1게이트 전극(111)의 테두리 부분으로부터 안쪽으로 일정 거리만큼 이격된 거리 지점의 위에 배치되도록 한다.
이 상태에서 상기 게이트 절연막(12)을 구성하는 물질을 증착하여 상기 제1게이트 절연막(121)을 형성한다.
그리고, 도8에서 도시한 바와 같이, 상기 제2게이트 절연막(122)의 형상에 대응되는 제2패턴(P12)을 구비하는 마스크(M12)를 이용하여 상기 제2게이트 절연막(122)을 형성한다.
상기 제2패턴(P12)은 상기 제2게이트 전극(112) 및 상기 제11,2게이트 전극(111,112)사이의 공간 및, 상기 제1게이트 전극(111)의 테두리 부분에 위치한다.
이 상태에서 상기 게이트 절연막(12)을 구성하는 물질을 증착하여 상기 제2게이트 절연막(122)을 형성한다.
이로 인하여 상기 제1게이트 절연막(121)과 상기 제2게이트 절연막(122)은 상호 이격되어 배치되는데, 이 이격된 부분이 상기 콘택홀(h)을 형성한다.
이와 같은 방법에 의하여 콘택홀(h)을 형성하기 위해 상기 게이트 절연막(12)을 식각액을 이용하여 식각하거나 레이저 스크라이빙 공정을 이용하여 깎아내는 과정이 생략될 수 있다.
상기 게이트 절연막(12)을 구성하는 물질은 실리콘 질화물(SiNx), 또는 실리콘 산화물(SiOx) 등의 무기물질이 될 수 있으며, 스퍼터링(Sputtering) 공정, CVD(Chemical Vapor Deposition) 공정, 증발기(Evaporator)를 이용한 진공 증착 공정을 이용하여 상기 제1,2게이트 절연막(121,122)을 증착할 수 있다.
이로 인하여 상기 제1게이트 절연막(121)과 상기 제2게이트 절연막(122)의 사이도 최소화 할 수 있다.
즉, 상기 제1게이트 전극(111)과 상기 제2게이트 전극(112) 간의 거리가 최소화가 되면, 상기 제1,2게이트 절연막(121,122) 간의 거리도 최소가 되어야 한다.
여기서 상기 제1,2게이트 절연막(121,122) 간의 이격 거리도 상술한 한계 거리 범위에 속하는 것이 바람직하다.
따라서, 제1게이트 절연막(121)에 대응되는 제1패턴(P11)이 속하는 마스크(M11)와, 제2게이트 절연막(122)에 대응되는 제2패턴(P12)이 속하는 마스크(M12)를 별도로 마련하고, 상기 제1패턴(P11)이 배치될 위치와, 상기 제2패턴(P12)이 배치될 위치를 조정하여 그 간격을 최소화 함으로써, 상기 제1,2게이트 절연막(121,122) 사이의 거리를 최소화 할 수 있다.
도9 내지 도12는 소스 전극(21)과 드레인 전극(22)을 형성하는 과정을 도시한 것이다.
상기 게이트 절연막(12)이 증착된 상태에서 도9에서 도시한 바와 같이, 상기 제1소스 전극(211)의 형상에 대응되는 제1패턴(P21)이 구비된 마스크(M21)를 이용하여 상기 제1소스 전극(211)을 형성한다.
상기 제1패턴(P1)은 상기 제2게이트 절연막(122) 위에 증착되도록 한다.
도10에서 도시한 바와 같이, 상기 제1소스 전극(211)이 형성되면, 상기 제1드레인 전극(221)을 상기 제1소스 전극(211)과 일정 간격 이격될 수 있도록 형성한다.
상기 제1드레인 전극(221)의 형상에 대응되는 제2패턴(P22)이 구비된 마스크(M22)를 이용하여 상기 제1드레인 전극(221)을 형성하는데, 상기 제1드레인전극(221)은 상기 제1게이트 절연막(121) 일부와, 콘택홀(h), 그리고 상기 제2게이트 절연막(122) 상부에 증착된다.
이로 인하여, 상기 콘택홀(h)에 의하여 상기 제1드레인 전극(221)과 상기 제1게이트 전극(111)이 연결되어 도통된다.
그리고, 도11에서 도시한 바와 같이, 상기 제1드레인 전극(221)이 형성되면, 상기 제2소스 전극(212)을 상기 제1드레인 전극(221)과 일정 간격 이격될 수 있도록 형성한다.
상기 제2소스 전극(212)의 형상에 대응되는 제3패턴(P23)이 구비된 마스크(M23)를 이용하여 상기 제2소스 전극(212)을 형성하는데, 상기 제2소스 전극(212)은 상기 제1게이트 절연막(121) 상부에 증착된다.
도12에서 도시한 바와 같이, 상기 제2소스 전극(212)이 형성되면, 상기 제2드레인 전극(222)을 상기 제2소스 전극(212)과 일정 간격 이격될 수 있도록 형성한다.
상기 제2드레인 전극(222)의 형상에 대응되는 제4패턴(P24)이 구비된 마스크(M24)를 이용하여 상기 제2드레인 전극(222)을 형성하는데, 상기 제2드레인전극(222)은 상기 제1게이트 절연막 일부(121)와 상기 기판(5) 상부에 증착된다.
상기 제2드레인 전극(222)의 일부는 상술한 발광모듈(도2참조, 40)의 제1전극부(도2참조, 41)가 형성될 수 있는 위치를 정의한다.
여기서 상기 제1소스전극(211)과 상기 제1드레인 전극(221)간의 거리, 그리고 상기 제1드레인 전극(221)과 상기 제2소스전극(212) 간의 거리, 또한, 상기 제2소스전극(212)과 상기 제2드레인 전극(222)간의 거리는 상기 한계거리범위에 속하는 것이 바람직하다.
도9 내지 도12에서는 제1소스전극(211), 제1드레인전극(221), 제2소스 전극(212), 제2드레인 전극(222)을 각각 다른 마스크를 이용하여 순차적으로 형성하는 과정을 도시하였으나, 이와 달리 상기 제1,2소스전극(211,212)에 대응된 패턴을 하나의 마스크에 배치하고, 상기 제1,2드레인 전극(221,222)에 대응된 패턴을 또 다른 하나의 마스크에 배치하는 것도 가능하다.
즉, 도13에서 도시한 바와 같이, 상기 제1,2소스 전극(211,212) 간의 거리는 본 발명이 추구하는 미세 간격보다는 현저하게 긴 거리이기 때문에, 굳이 복수의 마스크를 사용하지 않아도 무방하다.
따라서, 하나의 마스크(M31)에 상기 제1,2소스전극의 패턴(P31,P32)을 형성하고, 증착과정을 거쳐서 상기 제1,2소스전극(211,212)을 동시에 형성할 수 있다.
그 이후, 도14에서 도시한 바와 같이, 상기 제1,2드레인 전극(221,222)에 대응되는 패턴(P33,P34)이 형성되는 다른 마스크(M33)를 이용하여 상기 제1,2드레인 전극(221,222)을 동시에 형성할 수 있다.
이 경우, 상기 제1드레인 전극(221)과 상기 제1소스 전극(211) 간의 거리 및 상기 제2드레인 전극(222)과 상기 제2소스 전극(211)간의 거리, 그리고 상기 제1드레인 전극(221)과 상기 제2소스전극(212) 사이의 거리는 도9 내지 도12에서 도시한 거리와 동일하거나 유사하다.
따라서, 도13 내지 도14에서 도시한 방법에 의하여도 소스 전극(21) 및 상기 드레인 전극(22)간의 간격이 한계거리범위 내에서 유지될 수 있다.
상기 소스 및 드레인 전극(21,22)은 몰리브덴(Mo), 니켈(Ni), 크롬(Cr), 텅스텐(W) 중 어느 하나의 금속물질로 형성되는 단층 또는 다층 구조를 가질 수 있다.
이러한 소스 및 드레인 전극은 스퍼터링(Sputtering) 공정, CVD(Chemical Vapor Deposition) 공정, 증발기(Evaporator)를 이용한 진공 증착 공정을 이용하여 증착될 수 있다.
도15와 도16은 반도체 층(50)을 형성하는 과정을 도시한다.
도15에서 도시한 바와 같이, 상기 제1반도체층(51)의 형상에 대응되는 제1패턴(P41)을 구비하는 마스크(M41)를 이용하여 상기 제1반도체층(51)을 형성한다.
상기 제1패턴(P41)이 상기 제1소스 전극(211)과 상기 제1드레인 전극(221) 사이에 배치되도록 하고, 증착공정을 수행하면, 상기 제1반도체 층(51)은 상기 제1소스전극(211)과 상기 제1드레인 전극(221)의 테두리 및 그 사이 공간에 형성된다.
또한, 도16에서 도시한 바와 같이, 상기 제2반도체층(52)의 형상에 대응되는 제2패턴(P42)을 구비하는 마스크(M42)를 이용하여 상기 제2반도체층(52)을 형성한다.
상기 제2패턴(P42)이 상기 제2소스 전극(212)과 상기 제2드레인 전극(222) 사이에 배치되도록 하고, 증착공정을 수행하면, 상기 제2반도체 층(52)은 상기 제2소스전극(212)과 상기 제2드레인 전극(222)의 테두리 및 그 사이 공간에 형성된다.
상기 제1반도체층(51)과, 상기 제1소스 전극(211) 및 상기 제1드레인 전극(221)에 의하여 스위칭 박막 트랜지스터(T1)가 구현되고, 상기 제2반도체층(52)과, 상기 제2소스 전극(212) 및 상기 제2드레인 전극(222)에 의하여 구동 박막 트랜지스터(T2)가 구현된다.
도15 및 도16에서 상기 제1,2반도체 층(51,52)을 순차적으로 형성하는 것과 달리 상기 제1,2반도체 층(51,52)을 하나의 마스크를 이용하여 동시에 형성할 수 도 있다.
즉, 상기 제1,2반도체(51,52)간의 거리가 본 발명이 구현하고자 하는 미세간격보다 큰 경우, 제1,2패턴(P41,P42)간에 상호 이격되어도 물리적으로 큰 문제점이 없다면 동시 형성이 가능하다.
도17에서 도시한 바와 같이, 상기 제1패턴(P51)과 상기 제2패턴(P52)이 형성되는 하나의 마스크(M51)를 이용하여 상기 제1,2반도체 층(51,52)을 형성함으로써, 상기 스위칭 박막 트랜지스터(T1)와 상기 구동 박막 트랜지스터(T2)가 형성된다.
상기 반도체층(50)은 비정징 실리콘(a-Si:H)을 고온에서 증착함으로써 형성한다. 다만, 상기 반도체층(50)에는 소스 드레인 전극과의 콘택 저항을 낮추기 위해서 비정질 실리콘에 불순물을 도핑한 오믹 콘택층과 활성층이 포함되는 것이 바람직하다.
상기 반도체층(50)이 형성되면, 패시베이션(60) 층의 형태에 대응되는 패턴(P61)이 형성되는 마스크(M61)를 이용하여 상기 패시베이션 층(60)을 형성한다.
상기 패시베이션 층(60) 상기 반도체층(50)과 상기 제1,2소스전극(211,212) 및 제1,2드레인 전극(221,222)을 커버하는 보호막 역할을 한다.
다만, 상기 제2드레인 전극(222)의 일부에는 상기 패시베이션 층(60)이 형성되지 않으며, 나중에 이 부분에 상기 발광모듈(도2참조, 40)을 구성하는 상기 제1전극부(도2참조, 41), 유기발광층(도2참조, 43), 제2전극부(도2참조, 42)가 형성된다.
상기 패시베이션 층(60)은 SiH4가스를 증착하여 실리콘 질화막(SiNx) 또는 실리콘 산화막(SiO2)로 구성될 수 있다.
또는 수소가스를 형성하지 않도록 알루미늄 산화막(Al2O3)로 구성되는 제1패시베이션 층과, SiH4가스와 NH3 가스의 반응에 의하여 실리콘 질화막(SiNx)로 구성되는 제2패시베이션 층으로 구성될 수도 있다.
상기 패시베이션 층(60)은 스퍼터, CVD,.PECVD, MOCVD, ALD 의 방법 등으로 형성될 수 있다.
상기 패시베이션 층(60)이 형성되면, 도2에서 도시한 바와 같이, 상기 제2드레인 전극(222) 상부에 상기 발광모듈(40)을 구성하는 제1전극부(41), 상기 유기 발광층(43)과, 상기 제2전극부(43)을 형성함으로써 같은 능동형 유기 발광 장치(1)를 완성하는 것이다.
이하에는 구체적인 수치를 예로 들어 종래 기술과 본 발명을 비교하도록 하겠다.
종전의 경우, 제1,2게이트 전극간의 거리가 40μm이고, 제1,2소스 및 드레인 전극 간의 거리가 40μm이며, 픽셀의 크기(가로*세로)가 450μm x 450 μm 인 경우에서는, 유효 발광영역의 크기(가로*세로)는 155 μm x 350μm이 었다.
따라서 개구율은 155 x 350 / 450 x 450 = 26.7 % 였다.
이러한 경우, 제1,2게이트 전극이 하나의 마스크로 형성되고, 각 전극 패턴간의 거리는 40μm 였는데, 이 거리가 그 이하가 되면 마스크가 물리적으로 손상을 입었다. 즉, 40μm 이하의 거리는 한계 거리가 되어 마스크의 손상을 유발하였다.
즉, 종래 기술의 패턴간의 한계거리의 범위는 1~40μm 라고 할 수 있는 것이다.
그러나, 본 발명의 경우, 제1,2게이트 전극간의 거리가 10μm이고, 제1,2소스 및 드레인 전극 간의 거리가 10μm이 될 수 있고, 종전 픽셀의 크기와 동일한 경우에도( 가로 * 세로 = 450μm x 450 μm) , 유효 발광영역의 크기(가로 * 세로)가 190 μm x 380μm이 되어, 개구율은 190 X 380 / 450 x 450 = 35.6 % 가 됨으로써, 개구율이 현저하게 증가할 수 있게 되었다.
즉, 복수의 마스크를 순차적으로 사용하여, 종래 한계거리 범위에 속하는 거리를 두고 이웃한 전극층 들이 인접하게 배치될 수 있는 것이다.
5 : 기판 10: 게이트 라인
20: 데이터 라인 30: 전원라인
51: 제1반도체층 52: 제2반도체층
111: 제1게이트 전극 112: 제2게이트 전극
211: 제1소스 전극 212: 제2소스전극
221: 제1드레인 전극 222: 제2드레인 전극
20: 데이터 라인 30: 전원라인
51: 제1반도체층 52: 제2반도체층
111: 제1게이트 전극 112: 제2게이트 전극
211: 제1소스 전극 212: 제2소스전극
221: 제1드레인 전극 222: 제2드레인 전극
Claims (9)
- 게이트 전극과, 게이트 절연막과, 소스 및 드레인 전극과, 반도체층과, 발광모듈을 구비하는 발광장치의 제조방법에 있어서,
상기 게이트 전극 또는 상기 게이트 절연막 또는 상기 소스 전극 또는 상기 드레인 전극 중 적어도 하나를 구성하는 제1부분에 대응되는 제1패턴이 형성되는 마스크를 이용하여 일부분을 형성하는 단계와;
상기 제1부분과 다른 제2부분에 대응되는 제2패턴이 형성되는 별도의 다른 마스크를 이용하여 다른 부분을 형성하는 단계를 포함하되,
상기 제1부분과 상기 제2부분의 간격은 하나의 마스크에 상기 제1패턴 및 상기 제2패턴을 동시에 인접하게 형성하였을 때 상기 제1패턴과 상기 제2패턴간의 쇼트를 방지할 수 있는 한계 거리 범위에 속하고,
상기 제1부분과 상기 제2부분은,
상하방향으로 보아 면적, 형상 및 배치위치가 서로 다른 것을 특징으로 하는 발광장치의 제조방법. - 제1항에 있어서,
상기 게이트 전극을 형성하는 단계는
상기 게이트 전극을 구성하는 제1게이트 전극을 형성하되, 상기 제1게이트 전극 형상에 대응되는 제1패턴을 구비하는 제1마스크를 이용하여 형성하는 단계와;
상기 게이트 전극을 구성하는 제2게이트 전극을 형성하되, 상기 제2게이트 전극의 형상에 대응되는 제2패턴을 구비하는 제2마스크를 이용하여 형성하는 단계를 포함하되,
상기 제1게이트 전극과 상기 제2게이트 전극 간격이 상기 한계 거리 범위에 속하도록 형성하는 것을 특징으로 하는 발광장치의 제조방법. - 제1항에 있어서,
상기 게이트 절연막을 형성하는 단계는,
상기 게이트 절연막을 구성하는 제1게이트 절연막을 상기 게이트 전극 상면에 형성하되, 상기 제1게이트 절연막의 형상에 대응되는 제1패턴을 구비하는 마스크를 이용하여 형성하는 단계와;
상기 게이트 절연막을 구성하는 제2게이트 절연막 상기 게이트 전극 상면에 형성하되, 상기 제2게이트 절연막 형상에 대응되는 제2패턴을 구비하는 다른 마스크를 이용하여 형성하는 단계를 포함하되,
상기 제1게이트 절연막과 상기 제2게이트 절연막 간의 간격이 상기 한계 거리 범위에 속하도록 형성하는 것을 특징으로 하는 발광장치의 제조방법. - 제1항에 있어서,
상기 소스 전극과 드레인 전극을 형성하는 단계는,
상기 소스 전극을 상기 게이트 절연막 상면에 형성하되, 상기 소스 전극 형상에 대응되는 제1패턴을 구비하는 마스크를 이용하여 형성하는 단계와;
상기 드레인 전극을 상기 게이트 절연막 상면에 형성하되, 상기 드레인 전극형상에 대응되는 제2패턴을 구비하는 다른 마스크를 이용하여 형성하는 단계를 포함하되,
상기 소스 전극과 상기 드레인 전극 간의 간격이 상기 한계 거리 범위에 속하도록 형성하는 것을 특징으로 하는 발광장치의 제조방법. - 제1항에 있어서
상기 반도체 층을 형성하는 단계는,
상기 반도체층을 구성하는 제1반도체층을 상기 소스 및 드레인 전극 상면에 형성하되, 상기 제1반도체층 형상에 대응되는 제1패턴을 구비하는 제1마스크를 이용하여 형성하는 단계와;
상기 반도체층을 구성하는 제2반도체층을 상기 소스 및 드레인 전극 상면에 형성하되, 상기 제2반도체층 형상에 대응되는 제2패턴을 구비하는 제2 마스크를 이용하여 형성하는 단계를 포함하되,
상기 제1반도체층과 상기 제2반도체 층 간격이 상기 한계 거리 범위에 속하도록 형성하는 것을 특징으로 하는 발광장치의 제조방법. - 제1항 내지 제5항 중 어느 한 항에 있어서,
상기 한계거리 범위는 1~10μm 인 것을 특징으로 하는 발광장치의 제조방법. - 제1항에 있어서,
상기 제1부분과 상기 제2부분은 서로 이웃한 부분인 것을 특징으로 하는 발광장치의 제조방법. - 베이스가 되는 기판과;
상기 기판에 마련되며 서로 이격되어 마련되는 복수의 게이트 전극과,
상기 게이트 전극 상부에 마련되며 서로 이격되는 복수의 게이트 절연막과;
상기 게이트 절연막 상부에 마련되며 서로 이격되는 복수의 소스 전극 및 복스의 드레인 전극과;
상기 소스 전극 및 드레인 전극 상부에 마련되며 서로 이격되는 복수의 반도체층을 포함하되,
상기 복수의 게이트 전극간의 거리 또는 복수의 게이트 절연막 또는 복수의 소스 전극 및 복수의 드레인 전극간의 거리 또는 복수의 반도체층 간의 거리 중 적어도 하나는 하나의 마스크에 복수의 패턴을 동시에 인접하게 형성하였을 때 쇼트를 방지하는 복수의 패턴 간의 거리가 한계 거리 범위에 속하고,
상기 복수의 게이트 전극은 서로 이격되는 제1부분과 제2부분을 포함하고,
상기 제1부분과 상기 제2부분은 상하방향으로 보아 면적, 형상 및 배치위치가 서로 다르고,
상기 제1부분은 상기 제1부분에 대응되는 제1패턴이 형성되는 마스크를 이용하여 형성하고,
상기 제2부분은 상기 제2부분에 대응되는 제2패턴이 형성되는 별도의 다른 마스크를 이용하여 형성하는 것을 특징으로 하는 발광장치. - 제8항에 있어서,
상기 한계거리 범위는 1~10μm 인 것을 특징으로 하는 발광장치.
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| JP2010226134A (ja) | 2002-09-29 | 2010-10-07 | Advanced Analogic Technologies Inc | 半導体デバイス、半導体基板に分離されたポケットを形成する方法、半導体構成、ｐｎｐトランジスタ、横型ｎチャネルｄｍｏｓトランジスタ、横型トレンチｄｍｏｓトランジスタ |
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