KR20150047743A - 박막 트랜지스터 기판, 박막 트랜지스터 기판의 제조 방법 및 박막트랜지스터 기판을 포함하는 표시 장치 - Google Patents

박막 트랜지스터 기판, 박막 트랜지스터 기판의 제조 방법 및 박막트랜지스터 기판을 포함하는 표시 장치 Download PDF

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Abstract

박막 트랜지스터 기판은 베이스 기판 상에서 서로 교차하는 데이터 라인 및 게이트 라인을 포함한다. 게이트 전극 및 소스 전극은 각각 게이트 라인 및 데이터 라인과 연결된다. 제1 드레인 전극은 소스 전극과 마주보도록 배치된다. 반도체층은 소스 전극 및 제1 드레인 전극 사이에서 채널로 제공된다. 제2 드레인 전극은 제1 드레인 전극 상부에 배치되어 제1 드레인 전극과 전기적으로 연결된다. 제2 드레인 전극을 제1 드레인 전극과 다른 레벨에 배치하므로 박막 트랜지스터가 차지하는 면적을 감소시킬 수 있다.

Description

박막 트랜지스터 기판, 박막 트랜지스터 기판의 제조 방법 및 박막트랜지스터 기판을 포함하는 표시 장치{THIN FILM TRANSISTOR SUBSTRATE, METHOD OF MANUFACTURING THE SAME, AND DISPLAY DEVICE INCLUDING THE SAME}
본 발명은 박막 트랜지스터 기판, 박막 트랜지스터 기판의 제조 방법 및 박막 트랜지스터 기판을 포함하는 표시 장치에 관한 것이다. 보다 상세하게는, 고해상도 구현이 가능한 박막 트랜지스터 기판, 박막 트랜지스터 기판의 제조 방법 및 박막 트랜지스터를 포함한 표시 장치에 관한 것이다.
박막 트랜지스터(Thin Film Transistor: TFT)는 액정 표시((Liquid Crystal Display: LCD) 장치, 유기 발광 표시(Organic Light Emitting Display: OLED) 장치 등과 같은 표시 장치의 스위칭 소자로서 널리 이용되고 있다. 상기 박막 트랜지스터는 게이트 라인과 연결된 게이트 전극, 상기 게이트 전극과 절연된 반도체층, 상기 데이터 라인과 연결되어 상기 반도체층과 전기적으로 연결된 소스 전극 및 상기 소스 전극과 이격되어 상기 반도체층과 전기적으로 연결된 드레인 전극을 포함한다.
상기 표시 장치에 있어서, 상기 박막 트랜지스터가 차지하는 면적이 증가하는 경우 표시 장치의 개구율이 감소하고 고해상도 구현이 곤란한 문제점이 있다.
본 발명의 일 목적은 소형화, 집적화에 유리한 박막 트랜지스터 기판을 제공하는 것이다.
본 발명의 다른 목적은 소형화, 집적화에 유리한 박막 트랜지스터 기판의 제조방법을 제공하는 것이다.
본 발명의 또 다른 목적은 소형화, 집적화에 유리한 박막 트랜지스터 기판을 포함하는 표시장치를 제공하는 것이다.
본 발명이 해결하고자 하는 과제가 상술한 과제들에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 예시적인 실시예들에 따른 박막 트랜지스터 기판은 베이스 기판 상에서 서로 교차하는 데이터 라인 및 게이트 라인을 포함한다. 게이트 전극 및 소스 전극은 각각 상기 게이트 라인 및 상기 데이터 라인과 연결된다. 제1 드레인 전극은 상기 소스 전극과 마주보도록 배치된다. 반도체층은 상기 소스 전극 및 상기 제1 드레인 전극 사이에서 채널로 제공된다. 제2 드레인 전극은 상기 제1 드레인 전극 상부에 배치되어 상기 제1 드레인 전극과 전기적으로 연결된다.
예시적인 실시예들에 있어서, 상기 제2 드레인 전극은 표시 장치의 화소 전극 콘택과 접촉하는 랜드로 제공될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 드레인 전극 및 상기 제2 드레인 전극은 서로 다른 절연층 상에 배치될 수 있다.
예시적인 실시예들에 있어서, 상기 박막 트랜지스터 기판은 상기 제1 드레인 전극과 상기 제2 드레인 전극을 서로 전기적으로 연결시키는 제1 콘택을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 채널은 상기 게이트 라인의 연장 방향과 평행한 방향으로 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 채널은 상기 게이트 라인의 연장 방향과 수직한 방향으로 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 소스 전극은 상기 데이터 라인으로부터 돌출된 연결부에 의해 상기 데이터 라인과 연결될 수 있다.
예시적인 실시예들에 있어서, 상기 제2 드레인 전극은 상기 제1 드레인 전극의 상면과 전체적으로 중첩될 수 있다.
예시적인 실시예들에 있어서, 상기 박막 트랜지스터 기판은 상기 제1 드레인 전극과 상기 제2 드레인 전극을 서로 전기적으로 연결시키는 제1 콘택을 더 포함하며, 상기 제1 콘택과 상기 제1 드레인 전극은 상기 베이스 기판의 상면에 대해 수직한 동일 직선 상에 배치될 수 있다.
예시적인 실시예들에 있어서, 상기 박막 트랜지스터 기판은 상기 베이스 기판 상에 구비되어 상기 반도체층을 덮는 게이트 절연층을 더 포함하며, 상기 게이트 전극은 상기 게이트 절연층 상에 배치될 수 있다.
예시적인 실시예들에 있어서, 상기 박막 트랜지스터 기판은 상기 베이스 기판 상에 구비되어 상기 게이트 전극을 덮는 게이트 절연층을 더 포함하며, 상기 반도체층은 상기 게이트 절연층 상에 배치될 수 있다.
상술한 본 발명의 다른 목적을 달성하기 위하여, 본 발명의 예시적인 실시예들에 따른 박막 트랜지스터의 제조방법에 있어서, 베이스 기판 상에 채널로 기능하는 반도체층을 형성한다. 상기 반도체 층을 덮는 게이트 절연층을 형성한다. 상기 게이트 절연층 상에 상기 반도체 층과 중첩되는 게이트 전극을 형성한다. 상기 반도체 층의 양 단부와 접촉하는 소스 전극 및 제1 드레인 전극을 형성한다. 상기 제1 드레인 전극의 상부에서 상기 제1 드레인 전극과 전기적으로 연결되는 제2 드레인 전극을 형성한다.
예시적인 실시예들에 있어서, 상기 소스 전극, 상기 제1 드레인 전극 및 상기 게이트 전극을 커버하는 층간 절연막을 형성할 수 있다. 상기 층간 절연막을 관통하여 상기 제1 드레인 전극과 접촉하는 제1 콘택을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 드레인 전극은 상기 층간 절연막 상에 형성되며, 상기 제1 콘택과 접촉할 수 있다.
예시적인 실시예들에 있어서, 상기 베이스 기판 상에 서로 교차하는 게이트 라인 및 데이터 라인을 형성할 수 있다. 상기 게이트 라인은 상기 게이트 전극과 동시에 형성되며, 상기 데이터 라인은 상기 소스 전극 및 상기 제1 드레인 전극과 동시에 형성될 수 있다.
상술한 본 발명의 또 다른 목적을 달성하기 위하여, 본 발명의 예시적인 실시예들에 따른 표시장치는 베이스 기판 및 상기 베이스 기판 상에 형성되는 박막 트랜지스터를 포함한다. 상기 박막 트랜지스터는 게이트 전극, 게이트 절연층, 반도체층, 소스 전극 및 제1 드레인 전극을 포함한다. 제2 드레인 전극은 상기 제1 드레인 전극 상부에서 상기 제1 드레인 전극과 전기적으로 연결된다. 제1 전극은 상기 제2 드레인 전극과 전기적으로 연결된다. 유기 발광층은 상기 제1 전극 상에 배치된다. 제2 전극은 상기 유기 발광층 상에 배치된다.
예시적인 실시예들에 있어서, 상기 표시 장치는 상기 제1 드레인 전극 및 상기 제2 드레인 전극과 서로 접촉하는 제1 콘택을 더 포함할 수 있다. 또한, 상기 제2 드레인 전극 및 상기 제1 전극과 서로 접촉하는 제2 콘택을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 콘택은 상기 제1 콘택보다 더 큰 지름 또는 단면적을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 표시 장치는 상기 박막 트랜지스터를 덮는 층간 절연막을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 콘택은 상기 층간 절연막을 관통하며 상기 제2 드레인 전극은 상기 층간 절연막 상에 배치될 수 있다.
전술한 바와 같이 본 발명의 예시적인 실시예들에 따르면, 박막 트랜지스터 기판에서 화소 전극 콘택과 접촉하는 제2 드레인 전극이 제1 드레인 전극과 서로 다른 층 또는 다른 레벨에 형성될 수 있다. 따라서, 상기 제2 드레인 전극이 배치될 수 있는 공간이 추가로 확보되며, 상기 제2 드레인 전극을 최대한 데이터 라인 혹은 게이트 라인과 인접하도록 배치함으로써 표시 장치의 화소 영역에 있어서 박막 트랜지스터가 차지하는 공간 또는 면적을 최소화할 수 있다.
따라서, 상기 화소 영역의 개구율을 향상시킬 수 있고, 각 화소들을 보다 미소한 크기로 형성하여 상기 표시 장치의 해상도, 집적도를 향상시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판을 나타내는 평면도이다.
도 2a 및 도 2b는 각각 도 1에 도시된 박막 트랜지스터 기판을 I-I' 라인 및 II-II' 라인을 따라 절단한 단면도들이다.
도 3 은 비교예에 따른 박막 트랜지스터 기판을 나타내는 평면도이다.
도 4a 및 도 4b는 각각 도 3에 도시된 박막 트랜지스터 기판을 I-I' 라인 및 II-II' 라인을 따라 절단한 단면도들이다.
도 5 내지 도 9는 도 1, 도 2a 및 도2를 참조로 설명한 박막 트랜지스터 기판의 제조 방법을 설명하기 위한 단면도들이다.
도 10은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판을 설명하기 위한 평면도이다.
도 11은 도 10에 도시된 박막 트랜지스터 기판을 III-III' 라인을 따라 절단한 단면도이다.
도 12는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판을 설명하기 위한 평면도이다.
도 13은 도 12에 도시된 박막 트랜지스터 기판을 III-III' 라인을 따라 절단한 단면도이다.
도 14는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판을 나타내는 평면도이다.
도 15a 및 도 15b는 각각 도 14에 도시된 박막 트랜지스터 기판을 IV-IV' 라인 및 V-V' 라인을 따라 절단한 단면도들이다.
도 16 내지 도 19는 도 14, 도 15a 및 도 15b로 참조로 설명한 박막 트랜지스터 기판의 제조 방법을 설명하기 위한 단면도들이다.
도 20 예시적인 실시예들에 따른 표시 장치를 나타내는 평면도이다.
도 21은 도 20에 도시된 표시 장치를 VI-VI' 라인을 따라 절단한 단면도이다.
도 22 내지 도 24는 도 20 및 도 21을 참조로 설명한 표시 장치의 제조 방법을 설명하기 위한 단면도들이다.
이하, 본 발명의 예시적인 실시예들에 따른 표시장치 및 그 제조방법에 대하여 첨부된 도면들을 참조하여 상세하게 설명하지만, 본 발명이 하기 실시예들에 의해 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다.
본 명세서에 있어서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예들을 설명하기 위한 목적으로 예시된 것이며, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본 명세서에 설명된 실시예들에 한정되는 것으로 해석되지 않으며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 어떤 구성 요소가 다른 구성 요소에 "연결되어" 있다거나 "접촉되어"있다고 기재된 경우, 다른 구성 요소에 직접적으로 연결되어 있거나 또는 접촉되어 있을 수도 있지만, 중간에 또 다른 구성 요소가 존재할 수도 있다고 이해되어야 할 것이다. 또한, 어떤 구성 요소가 다른 구성 요소에 "직접 연결되어" 있다거나 "직접 접촉되어"있다고 기재된 경우에는, 중간에 또 다른 구성 요소가 존재하지 않는 것으로 이해될 수 있다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 예를 들면, "~사이에"와 "직접 ~사이에" 또는 "~에 인접하는"과 "~에 직접 인접하는" 등도 마찬가지로 해석될 수 있다.
본 명세서에서 사용되는 용어는 단지 예시적인 실시예들을 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도는 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다", "구비하다" 또는 "가지다" 등의 용어는 실시된 특징, 숫자, 단계, 동작, 구성 요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지는 않는다.
제1, 제2 및 제3 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 이러한 구성 요소들은 상기 용어들에 의해 한정되는 것은 아니다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로 사용된다. 예를 들면, 본 발명의 권리 범위로부터 벗어나지 않고, 제1 구성 요소가 제2 또는 제3 구성 요소 등으로 명명될 수 있으며, 유사하게 제2 또는 제3 구성 요소도 교호적으로 명명될 수 있다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판을 나타내는 평면도이다. 도 2a 및 도 2b는 각각 도 1에 도시된 박막 트랜지스터 기판을 I-I' 라인 및 II-II' 라인을 따라 절단한 단면도들이다.
설명의 편의를 위해 도 1에서는 상기 박막 트랜지스터 기판의 모든 구성을 도시하지는 않았으며, 일부 구성만을 도시하고 있다. 예를 들어, 도 1에서 절연성 구조물은 생략되어 있으며 반도체층, 데이터 라인, 게이트 라인, 게이트 전극, 소스 전극, 드레인 전극 등만을 도시하고 있다. 한편, 도 1에서 베이스 기판 상면에 평행하면서 서로 실질적으로 수직한 두 방향을 각각 제1 방향 및 제2 방향으로 정의한다. 전술한 방향에 대한 정의는 이후 모든 도면들에서 동일하게 적용된다.
도 1을 참조하면, 상기 박막 트랜지스터 기판은 베이스 기판 상에 구비되는 데이터 라인(DL), 게이트 라인(GL), 반도체층(110), 소스 전극(150), 제1 드레인 전극(155), 제2 드레인 전극(175) 및 제1 콘택(170)을 포함한다.
게이트 라인(GL)은 상기 제1 방향으로 연장될 수 있다. 또한, 상기 제2 방향을 따라 복수의 게이트 라인들(GL)이 배치될 수 있다. 데이터 라인(DL)은 상기 제2 방향으로 연장될 수 있다. 또한 상기 제1 방향을 따라 복수의 데이터 라인들(DL)이 배치될 수 있다.
상기 게이트 라인들(GL) 및 상기 데이터 라인들(DL)이 교차하는 영역에 의해 후술하는 표시장치의 화소 영역이 정의될 수 있다.
게이트 전극(130)은 게이트 라인(GL) 로부터 상기 제2 방향으로 돌출하는 형상을 가질 수 있다. 게이트 전극(130)은 게이트 라인(GL)과 일체로 형성될 수 있다.
소스 전극(150)은 데이터 라인(DL)로부터 상기 제1 방향으로 돌출하는 형상을 가질 수 있다. 소스 전극(150)은 데이터 라인(DL)과 일체로 형성될 수 있다.
제1 드레인 전극(155)은 소스 전극(150)과 상기 제1 방향을 따라 소정의 간격으로 이격되어 서로 마주보는 형상을 가질 수 있다. 제1 드레인 전극(155)은 소스 전극(150)과 동시에 패터닝되어 형성될 수 있다.
반도체층(110)은 도 1에서 점선으로 표시된 바와 같이 소스 전극(150), 제1 드레인 전극(155) 및 게이트 전극(130)과 중첩되도록 배치될 수 있다.
상술한 반도체층(110), 게이트 전극(130), 소스 전극(150) 및 제1 드레인 전극(155)에 의해 박막 트랜지스터가 정의될 수 있다.
한편, 제1 드레인 전극(155) 상부에는 제1 콘택(170)을 통해 제1 드레인 전극(155)과 전기적으로 연결되는 제2 드레인 전극(175)이 배치될 수 있다.
이하에서는, 도 2a 및 도 2b를 참조로 상기 박막 트랜지스터 기판을 보다 상세하게 설명하고자 한다. 도 2a 및 도 2b는 게이트 전극(130)이 반도체층(110) 상부에 위치하는 탑 게이트(Top Gate) 구조를 예시적으로 도시하고 있다.
도 2a를 참조하면, 베이스 기판(100) 상에 반도체층(110) 및 게이트 전극(130)이 구비되고, 게이트 전극(130) 상부에서 반도체층(110)과 접촉하는 소스 전극(150) 및 제1 드레인 전극(155)이 구비된다.
베이스 기판(100)은 유리, 플라스틱과 같은 절연 기판을 포함할 수 있다. 예시적인 실시예들에 따르면, 베이스 기판(100) 상에 버퍼층(105)이 더 구비될 수 있다. 버퍼층(105)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등과 같은 실리콘 화합물을 포함할 수 있다.
반도체층(110)은 비정질 실리콘, 폴리실리콘, 산화물 반도체 등을 포함할 수 있다. 반도체층(110)이 산화물 반도체를 포함하는 경우, 상기 산화물 반도체는 인듐-갈륨-아연 산화물(Indium Gallium Zinc Oxide: IGZO), 아연-주석 산화물(Zinc Tin Oxide: ZTO), 인듐-주석 산화물(Indium Tin Oxide: ITO) 등을 포함할 수 있다. 반도체층(110)은 소스 전극(150) 및 제1 드레인 전극(155) 사이에서 전자가 이동하는 채널로서 기능할 수 있다.
베이스 기판(100) 상부에는 반도체 층을 커버하는 게이트 절연층(120)이 배치된다. 게이트 절연층(120)은 실리콘 질화물 또는 실리콘 산화물을 포함할 수 있으며, 상기 실리콘 질화물 및 상기 실리콘 산화물을 포함하는 다층막 구조를 가질 수도 있다.
게이트 절연층(120) 상에는 게이트 라인(GL) 및 게이트 전극(130)이 배치된다. 게이트 전극(130)은 도 2a에 도시된 바와 같이 직사각형 단면을 가질 수도 있으나, 사다리꼴 형상의 단면을 가질 수도 있다. 또한, 게이트 전극(130)은 단층 구조 또는 복수의 도전층이 적층된 복층 구조를 가질 수 있다.
도 1을 참조로 설명한 바와 게이트 라인(GL) 및 게이트 전극(130)은 일체로 형성되며 동일한 물질을 포함할 수 있다. 예를 들어, 게이트 전극(130)은 알루미늄(Al), 구리(Cu), 몰리브덴(Mo), 티타늄(Ti), 은(Ag) 등의 금속 또는 이들이 합금을 포함할 수 있다. 이와는 달리, 게이트 전극(130)은 인듐-주석 산화물(Indium Tin Oxide: ITO), 인듐-아연 산화물(Indium Zinc Oxide: IZO), 알루미늄 도핑된 아연 산화물(Aluminum doped Zinc Oxide: AZO) 등과 같은 투명 도전 물질을 포함할 수도 있다.
게이트 절연막(120) 상에 게이트 라인(GL) 및 게이트 전극(130)을 커버하는 제1 층간 절연막(140)이 구비되며, 제1 층간 절연막(140) 및 게이트 절연막(120)을 관통하여 반도체층(110)과 접촉하는 소스 전극(150) 및 제1 드레인 전극(155)이 배치된다.
제1 층간 절연막(140)은 실리콘 산화물 또는 실리콘 질화물과 같은 절연 물질을 포함할 수 있다. 제1 층간 절연막(140)은 게이트 전극(130)의 형상에 대응하여 게이트 전극(130)을 커버하는 부분에서 돌출된 형상을 가질 수 있다. 이와는 달리, 제1 층간 절연막(140)을 보다 두껍게 형성하는 경우 제1 층간 절연막(140)은 평탄한 상면을 가질 수도 있다.
소스 전극(150) 및 제1 드레인 전극(155)은 제1 층간 절연막(140) 및 게이트 절연막(120)을 관통하는 소정의 콘택홀을 통해 반도체층(110)과 접촉할 수 있다.
도 1을 참조로 설명한 바와 같이, 소스 전극(150) 및 제1 드레인 전극(155)은 데이터 라인(DL)과 동일 물질을 포함할 수 있다. 예를 들어, 소스 전극(150) 및 제1 드레인 전극(155)은 알루미늄, 구리, 몰리브덴, 티타늄 등의 금속 또는 이들의 합금을 포함할 수 있다. 이와는 달리, 소스 전극(150) 및 제1 드레인 전극(155)은 ITO, IZO, AZO 등과 같은 투명 도전성 물질을 포함할 수도 있다.
예시적인 실시예들에 따르면, 소스 전극(150) 및 제1 드레인 전극(155)과 접촉하는 반도체층(110)의 양 단부에는 오믹(Ohmic) 콘택층(도시되지 않음)이 형성될 수 있다. 상기 오믹 콘택층은 n형 또는 p형 불순물을 포함할 수 있다.
제1 층간 절연막(140) 상에는 소스 전극(150) 및 제1 드레인 전극(155)을 덮는 제2 층간 절연막(160)이 배치될 수 있다. 제2 층간 절연막(160)은 실리콘 산화물 또는 실리콘 질화물과 같은 절연물질을 포함할 수 있다.
도 1 및 도 2b에 도시된 바와 같이, 제2 층간 절연막(160) 상에는 제2 드레인 전극(175)이 배치되어 제2 층간 절연막(160)을 관통하는 제1 콘택(170)을 통해 제1 드레인 전극(155)과 전기적으로 연결될 수 있다. 예시적인 실시예들에 따르면, 제2 드레인 전극(175) 및 제1 콘택(170)은 일체로 형성될 수 있다.
제2 드레인 전극(175) 및 제1 콘택(170)은 알루미늄, 구리, 몰리브덴, 티타늄 등의 금속 또는 이들의 합금을 포함할 수 있다. 이와는 달리, 제2 드레인 전극(175) 및 제1 콘택(170)은 ITO, IZO, AZO 등과 같은 투명 도전성 물질을 포함할 수도 있다. 일 실시예에 있어서, 제2 드레인 전극(175) 및 제1 콘택(170) 및 제1 드레인 전극(155)은 모두 동일한 도전 물질을 포함함으로써, 접촉 계면에서의 저항을 감소시킬 수 있다.
예시적인 실시예들에 따르면, 제2 드레인 전극(175)은 표시 장치에 있어서 화소 전극의 비아 또는 콘택이 접촉하는 랜드(land) 로서 제공될 수 있다.
도 3 은 비교예에 따른 박막 트랜지스터 기판을 나타내는 평면도이다. 도 4a 및 도 4b는 각각 도 3의 I-I' 라인 및 II-II' 라인을 따라 절단한 단면도이다. 비교예에 따른 상기 박박 트랜지스터는 도 1, 도 2a 및 도 2b를 참조로 설명한 박막 트랜지스터 기판과 제2 드레인 전극의 배치를 제외하고는 실질적으로 동일하거나 유사한 구조를 갖는다. 따라서, 중복되는 구조 및/또는 구성에 대한 상세한 설명은 생략한다. 또한 상기 동일하거나 유사한 구성에는 동일하거나 유사한 참조부호를 사용한다.
도 3, 도 4a 및 도 4b를 참조하면, 비교예에 따른 박막 트랜지스터 기판은 제1 드레인 전극(155a) 및 제2 드레인 전극(175a)이 실질적으로 동일 층 또는 동일 레벨 상에 배치된다. 구체적으로, 본 발명의 실시예에 따른 박막 트랜지스터 기판에서는 도 2b에 도시된 바와 같이 제2 드레인 전극(175)이 제2 층간 절연막(160) 상에 배치되어 제1 콘택(170)을 통해 제1 드레인 전극(155)와 전기적으로 연결될 수 있다. 그러나, 비교예에 따른 박막 트랜지스터 기판에서는 제2 드레인 전극(175a)이 제1 드레인 전극(155a)과 일체로 형성되어 제1 층간 절연막(140) 상에 배치된다.
비교예에 따르면, 데이터 라인(DL), 제1 드레인 전극(155a) 및 제2 드레인 전극(175a)이 모두 실질적으로 동일 평면 또는 동일 레벨 상에 형성되므로 박막 트랜지스터를 소형화 하는 것에 한계가 있다. 예를 들어, 데이터 라인(DL) 및 제2 드레인 전극(175a)을 하나의 마스크를 사용하여 동시에 패터닝 하기 위해서는 공정 오차를 고려하여 소정의 이격거리("D2"로 표시함)가 필요하다.
그러나 본 발명의 실시예에 따르면, 제2 드레인 전극(175)이 데이터 라인(DL) 및 제1 드레인 전극(155)과 서로 다른 층 또는 다른 레벨에 배치되므로 상술한 공정 오차의 고려 없이 데이터 라인(DL)과의 이격 거리("D1"으로 표시함)를 최소화 할 수 있다. 따라서, 표시 장치에 있어서 박막 트랜지스터가 차지하는 면적을 최소화함으로써 화소 영역의 개구율 및 상기 표시장치의 해상도를 향상시킬 수 있다.
예시적인 실시예들에 따르면, 제2 드레인 전극(175)은 데이터 라인(DL)과 일부 중첩되게 형성될 수도 있다. 또한, 데이터 라인(DL)과 제2 드레인 전극(175) 사이에 발생할 수 있는 기생 커패시턴스(parasitic capacitance)를 고려하여 도 3 및 도 4b에 표시된 소정의 이격 거리(D2) 보다 작은 이격 거리(D1)로 제2 드레인 전극(175)이 배치될 수도 있다.
도 5 내지 도 9는 도 1, 도 2a 및 도2b에 도시된 박막 트랜지스터 기판의 제조 방법을 설명하기 위한 단면도들이다. 구체적으로, 도 5 내지 도 8은 도 1의 I-I' 라인 방향에 따라 절단한 단면도들이며, 도 9는 도 1의 II-II' 라인 방향에 따라 절단한 단면도이다.
도 5를 참조하면, 베이스 기판(100) 상에 버퍼층(105)을 형성하고, 버퍼층(105) 상에 반도체층(110)을 형성한 후, 버퍼층(105) 상에 반도체층(110)을 커버하는 게이트 절연층(120)을 형성한다.
베이스 기판(100)으로서 유리, 플라스틱과 같은 절연 기판을 사용할 수 있다. 버퍼층(105)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등과 같은 실리콘 화합물을 사용하여 화학 기상 증착(chemical vapor deposition: CVD) 공정, 플라즈마 증대 화학 기상 증착(plasma enhanced chemical vapor deposition: PECVD) 공정, 고밀도 플라즈마-화학 기상 증착(high density plasma-chemical vapor deposition: HDP-CVD) 공정 등을 통해 형성할 수 있다.
반도체층(110)은 버퍼층(105) 상에 비정질 실리콘, 폴리실리콘, 산화물 반도체 물질 등을 스퍼터링(sputtering) 공정, CVD 공정, 저압 화학 기상 증착 공정(low pressure chemical vapor deposition: LPCVD) 공정, 진공 증착 공정 등을 통해 증착한 후 이를 패터닝함으로써 형성될 수 있다. 예시적인 실시예들에 따르면, 버퍼층(105) 상에 비정질 실리콘층을 형성한 후, 이를 레이저 결정화 공정 또는 열 결정화 공정 등을 통해 결정화함으로써 반도체층(110)을 수득할 수 있다. 반도체층(110)이 산화물 반도체를 포함하는 경우, IGZO, ZTO, ITO 등과 같은 산화물 반도체 물질을 스퍼터링 공정 등을 통해 증착한 후 이를 패터닝함으로써 반도체층(110)을 수득할 수 있다.
게이트 절연층(120)은 실리콘 질화물 또는 실리콘 산화물 등을 사용하여 CVD 공정, PECVD 공정, 진공 증착 공정 등을 통해 형성될 수 있다. 게이트 절연층(120)은 상기 실리콘 질화물 및 상기 실리콘 산화물을 포함하는 다층막 구조로 형성될 수도 있다.
도 5에서는, 게이트 절연층(120)의 상면이 평탄하게 형성된 것으로 도시하였으나, 반도체층(110)과 중첩되는 부분에서 돌출되도록 형성될 수도 있다.
도 6을 참조하면, 게이트 절연층(120) 상에 게이트 전극(130) 및 게이트 라인(GL)을 형성한다.
예시적인 실시예들에 따르면, 게이트 절연층(120) 상에 제1 도전막을 형성한 후, 사진 식각 공정 등을 통해 상기 제1 도전막을 패터닝함으로써 게이트 전극(130) 및 게이트 라인(GL)을 형성할 수 있다. 상기 제1 도전막은 알루미늄, 몰리브덴, 티타늄, 구리, 은 등의 금속 또는 이들의 합금 등을 스퍼터링 공정, CVD 공정, ALD 공정, 진공 증착 공정, 프린팅(printing) 공정 등으로 증착하여 형성될 수 있다. 이와는 달리, 상기 제1 도전막은 ITO, IZO, AZO 등과 같은 투명 도전 물질 사용하여 형성될 수도 있다.
도 1을 참조로 설명한 바와 같이, 게이트 라인(GL)과 게이트 전극(130)은 서로 연결되도록 일체로 형성될 수 있으며, 동시에 패터닝되어 형성될 수 있다.
일 실시예에 있어서, 게이트 전극(130)을 마스크로 사용하여 반도체층(110)에 불순물을 주입함으로써, 반도체층(110)의 양 단부에 오믹 콘택층(도시되지 않음)을 형성할 수 있다. 상기 오믹 콘택층은 n형 또는 p형 불순물을 포함할 수 있다. 상기 오믹 콘택층들은 반도체층(110)의 소스 영역 및 드레인 영역으로 제공될 수 있으며, 상기 오믹 콘택층들 사이의 반도체층(110) 부분은 게이트 전극(130)과 실질적으로 중첩되어 채널로서 기능할 수 있다.
도 7을 참조하면, 게이트 절연막(120) 상에 게이트 라인(GL) 및 게이트 전극(130)을 덮는 제1 층간 절연막(140)을 형성하고, 제1 층간 절연막(140) 및 게이트 절연층(120)을 부분적으로 식각하여 반도체층(110)을 부분적으로 노출시키는 개구부들(145)을 형성한다. 예시적인 실시예들에 따르면, 개구부들(145)에 의해 상술한 오믹 콘택층들이 노출될 수 있다.
제1 층간 절연막(140)은 실리콘 산화물, 실리콘 질화물과 같은 절연 물질을 사용하여 CVD 공정, PECVD 공정, 스핀 코팅 공정 등을 통해 형성될 수 있다. 제1 층간 절연막(140)은 게이트 전극(130)의 형상에 대응하여 게이트 전극(130)을 커버하는 부분에서 돌출되도록 형성될 수 있다. 이와는 달리, 제1 층간 절연막(140)을 보다 두껍게 형성하는 경우 제1 층간 절연막(140)은 평탄한 상면을 가질 수도 있다.
도 8을 참조하면, 제1 층간 절연막(140) 상에 개구부들(145)을 채우며 반도체층(110)과 접촉하는 소스 전극(150) 및 제1 드레인 전극(155)을 형성한다. 이후, 제1 층간 절연막(140) 상에 소스 전극(150) 및 제1 드레인 전극(155)을 덮는 제2 층간 절연막(160)을 형성한다.
예시적인 실시예들에 따르면, 제1 층간 절연막(140) 상에 상기 제1 콘택홀들을 매립하는 제2 도전막을 형성한다. 이어서, 포토레지스트 패턴이나 기타 마스크 패턴을 이용하여 상기 제2 도전막을 패터닝함으로써, 반도체층(110)과 접촉하는 소스 전극(150) 및 제1 드레인 전극(155)을 형성할 수 있다. 소스 전극(150) 및 제1 드레인 전극(155)은 각각 반도체층(110)의 상술한 소스 영역 및 드레인 영역과 접촉할 수 있다.
상기 제2 도전막은 알루미늄, 몰리브덴, 티타늄, 구리, 은 등의 금속 또는 이들의 합금 등을 스퍼터링 공정, CVD 공정, ALD 공정, 진공 증착 공정, 프린팅(printing) 공정 등으로 증착하여 형성될 수 있다. 이와는 달리, 상기 제2 도전막은 ITO, IZO, AZO 등을 사용하여 형성될 수도 있다.
도 1을 참조로 설명한 바와 같이, 데이터 라인(DL)과 소스 전극(150)은 서로 연결되도록 일체로 형성될 수 있으며, 동시에 패터닝되어 형성될 수 있다.
한편, 소스 전극(150) 및 제1 드레인 전극(155)이 형성됨에 따라, 반도체층(110), 게이트 절연층(120), 게이트 전극(130), 소스 전극(150) 및 제1 드레인 전극(155)을 포함하는 박막 트랜지스터가 정의될 수 있다.
제2 층간 절연막(160)은 실리콘 산화물, 실리콘 질화물과 같은 절연 물질을 사용하여 CVD 공정, PECVD 공정, 스핀 코팅 공정 등을 통해 형성될 수 있다.
도 9를 참조하면, 제2 층간 절연막(160) 상에 제1 콘택(170)을 매개로 제1 드레인 전극(155)과 전기적으로 연결되는 제2 드레인 전극(175)을 형성한다.
예시적인 실시예들에 따르면, 제2 층간 절연막(160)을 부분적으로 식각하여 제1 드레인 전극(155)을 부분적으로 노출시키는 제1 콘택홀(165)을 형성한다. 이어서, 제2 층간 절연막(160) 상에 제1 콘택홀(165)을 채우는 제3 도전막을 형성하고 상기 제3 도전막을 패터닝한다. 이에 따라, 제1 드레인 전극(155)과 접촉하며 제1 콘택홀(165)을 채우는 제1 콘택(170) 이 형성되며, 제2 층간 절연막(160) 상에 제1 콘택(170)과 접촉하는 제2 드레인 전극(175)을 형성할 수 있다.
상기 제3 도전막은 알루미늄, 몰리브덴, 티타늄, 구리, 은 등의 금속 또는 이들의 합금 등을 스퍼터링 공정, CVD 공정, ALD 공정, 진공 증착 공정, 프린팅(printing) 공정 등으로 증착하여 형성될 수 있다. 이와는 달리, 상기 제2 도전막은 ITO, IZO, AZO 등을 사용하여 형성될 수도 있다. 예시적인 실시예들에 따르면, 제1 드레인 전극(155), 제1 콘택(170) 및 제2 드레인 전극(175)은 서로 동일한 도전 물질을 사용하여 형성될 수 있다.
제1 콘택(170)과 제2 드레인 전극(175)은 일체로 형성될 수 있다. 이와는 달리, 제1 콘택(170)을 먼저 형성한 후 별도의 증착 및 패터닝 공정을 통해 제2 드레인 전극(175)을 형성할 수도 있다.
상술한 바와 같이, 제2 드레인 전극(175)을 제1 드레인 전극(155)과 서로 다른 층 또는 서로 다른 레벨에 위치하도록 형성함으로써, 제2 드레인 전극(175)을 최소한의 이격 거리(D1)를 두고 데이터 라인(DL)에 근접하게 형성할 수 있다. 일 실시예에 있어서, 제2 드레인 전극(175)은 데이터 라인(DL)과 일부 중첩되게 형성될 수도 있다. 따라서, 상기 박막 트랜지스터 기판을 포함하는 표시 장치에 있어서 박막 트랜지스터가 차지하는 면적을 최소화할 수 있다.
도 10은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판을 설명하기 위한 평면도이다. 도 11은 도 10의 III-III' 라인을 따라 절단한 단면도이다. 도 1, 도 2a 및 도 2b를 참조로 설명한 박막 트랜지스터 기판의 구성, 구조 및 재료들과 실질적으로 동일하거나 유사한 구성, 구조 및 재료들에 대해서는 상세한 설명을 생략한다.
도 10 및 도 11을 참조하면, 상기 박막 트랜지스터 기판은 베이스 기판(200), 버퍼층(205), 반도체층(210), 게이트 전극(230), 게이트 절연층(220), 제1 층간 절연막(240), 소스 전극(250), 제1 드레인 전극(255), 제1 콘택(270), 제2 층간 절연막(260) 및 제2 드레인 전극(275)을 포함할 수 있다.
게이트 라인(GL)은 상기 제1 방향으로 연장되며 반도체층(210)과 중첩되는 게이트 라인(GL) 부분이 게이트 전극(230)으로 제공될 수 있다. 이에 따라, 게이트 전극(230)은 게이트 라인(GL)과 일체로 상기 제1 방향을 따라 연장되는 형상을 가질 수 있다.
데이터 라인(DL)은 상기 제2 방향으로 연장될 수 있다. 소스 전극(250)은 연결부(245)를 통해 데이터 라인(DL)과 일체로 형성되며 데이터 라인(DL)의 연장방향과 실질적으로 동일한 상기 제2 방향으로 연장될 수 있다. 연결부(245)는 데이터 라인(DL)으로부터 상기 제1 방향으로 돌출되어 데이터 라인(DL)과 소스 전극(250)을 서로 연결시킬 수 있다.
제1 드레인 전극(255)은 소스 전극(250)과 상기 제2 방향을 따라 소정의 간격으로 이격되어 서로 마주보는 형상을 가질 수 있다. 데이터 라인(DL), 연결부(245), 소스 전극(250) 및 드레인 전극(255)은 동시에 패터닝되어 형성될 수 있다.
게이트 전극(230)과 중첩되며 소스 전극(250)과 제1 드레인 전극(255) 사이의 반도체층(210) 부분은 채널의 역할을 수행할 수 있다. 도 1에 도시된 박막 트랜지스터 기판에서는 게이트 라인(GL)의 연장 방향과 실질적으로 동일하거나 평행한 상기 제1 방향으로 채널이 형성되었으나, 도 10에 도시된 박막 트랜지스터 기판에서는 게이트 라인(GL)의 연장 방향과 실질적으로 수직한 상기 제2 방향을 따라 상기 채널이 형성된다. 이 경우, 상기 채널의 길이가 상기 제2 방향을 따라 충분히 확보될 수 있으므로, 박막 트랜지스터가 차지하는 상기 제1 방향으로의 너비를 단축시킬 수 있다.
도 11을 참조하면, 제2 드레인 전극(275)이 제2 층간 절연막(260) 상에 구비되어 제1 콘택(270)을 통해 제1 드레인 전극(255)과 전기적으로 연결될 수 있다. 상술한 바와 같이, 제2 드레인 전극(275)이 제1 드레인 전극(255)과 서로 다른 층 또는 레벨에 위치하므로 데이터 라인(DL)과 보다 근접하게 형성될 수 있다.
예시적인 실시예들에 따르면, 제1 드레인 전극(255)은 콘택부(253)와 랜드부(254)로 구분될 수 있다. 콘택부(253)는 제1 층간 절연막(240) 및 게이트 절연층(220)을 관통하여 반도체층(210)과 접촉하는 부분으로 정의될 수 있다. 랜드부(254)는 제1 층간 절연막(240) 상에서 콘택부(253)로부터 연장되어 제1 콘택(270)이 접촉하는 부분으로 정의될 수 있다. 도 11에 도시된 바와 같이, 제1 콘택(270)은 제1 드레인 전극(255)의 랜드부(254)에 안착되어 제2 드레인 전극(275)과 연결될 수 있다.
도 12는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판을 설명하기 위한 평면도이다. 도 13은 도 12의 III-III' 라인을 따라 절단한 단면도이다. 상기 박막 트랜지스터 기판은 도 10 및 도 11을 참조로 설명한 박막 트랜지스터 기판과 제2 드레인 전극의 배치를 제외하고는 실질적으로 동일한 구성 및 구조를 가지므로 중복되는 구성 및 구조에 대해서는 상세한 설명을 생략한다. 또한, 도 10 및 도 11에 도시된 구성과 동일하거나 유사한 구성에 대해서는 동일하거나 유사한 참조부호를 사용한다.
도 12 및 도 13을 참조하면, 제2 드레인 전극(275a)은 게이트 전극(230)에 보다 인접하도록 형성될 수 있다. 이에 따라, 제1 드레인 전극(255)의 상면이 전체적으로 제2 드레인 전극(275a)과 중첩되도록 형성될 수 있다.
예시적인 실시예들에 따르면, 제1 콘택(270)은 제1 드레인 전극(255)의 콘택부(253)와 접촉할 수 있다. 이 경우, 제1 콘택(270)은 콘택부(253)와 베이스 기판(200)에 수직한 방향으로 연장하는 동일한 직선 상에 배치될 수 있다.
일 실시예에 있어서, 제1 콘택(270)이 제1 드레인 전극(255)의 콘택부(253)에 안착되므로, 제1 드레인 전극(255)의 랜드부(254)는 형성되지 않을 수도 있다. 이 경우, 제1 드레인 전극(255)의 상기 제2 방향으로의 길이를 단축시킬 수 있다.
상술한 바와 같이, 제2 드레인 전극(275a)을 게이트 라인(GL)에 보다 근접하게 형성함으로써 박막 트랜지스터가 차지하는 면적을 추가적으로 감소시킬 수 있다.
도 10 내지 도 13을 참조로 설명한 박막 트랜지스터 기판들은 도 5 내지 도 9를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 통해 제조될 수 있다. 따라서, 이의 제조방법에 대한 상세한 설명은 생략한다.
도 14는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판을 나타내는 평면도이다. 도 15a 및 도 15b는 각각 도 14에 도시된 박막 트랜지스터 기판을 IV-IV' 라인 및 V-V' 라인을 따라 절단한 단면도들이다. 도 14, 도 15a 및 도 15b는 게이트 전극(310)이 반도체층(330) 하부에 위치하는 바텀 게이트(Bottom Gate) 구조를 예시적으로 도시하고 있다. 도 1, 도 2a 및 도 2b를 참조로 설명한 구성과 실질적으로 동일하거나 유사한 구성에 대해서는 상세한 설명을 생략한다.
도 14 내지 도 15a를 참조하면, 베이스 기판(300) 상에는 게이트 라인(GL)과 게이트 전극(310)이 구비된다. 게이트 라인(GL)과 게이트 전극(310)은 일체로 형성되며 게이트 전극(310)은 게이트 라인(GL)으로부터 상기 제2 방향으로 돌출된 형상을 가질 수 있다.
베이스 기판(300) 상에 게이트 라인(GL) 및 게이트 전극(310)을 덮는 게이트 절연층(320)이 구비된다. 게이트 절연층(320)은 게이트 라인(GL) 및 게이트 전극(310)의 형상에 대응하여 돌출부를 포함할 수 있다. 이와는 달리, 게이트 절연층(320)은 보다 두껍게 형성되어 실질적으로 평탄한 상면을 가질 수도 있다.
게이트 절연층(310) 상에 게이트 전극(310)을 커버하는 반도체층(330)이 구비된다. 반도체층(330)의 양 단부 상에는 소스 전극(340) 및 제1 드레인 전극(350)이 서로 마주보도록 배치된다. 게이트 전극(310)과 중첩되며 소스 전극(340) 및 제1 드레인 전극(350) 사이의 반도체층(330) 부분은 채널로서 기능할 수 있다.
게이트 절연층(320) 상에 소스 전극(340), 제1 드레인 전극(350) 및 반도체층(330)을 덮는 층간 절연막(360)이 구비된다. 층간 절연막(360)은 실리콘 산화물 또는 실리콘 질화물과 같은 절연 물질을 포함할 수 있다.
도 15b를 참조하면, 제2 드레인 전극(375)이 층간 절연막(360)을 관통하는 제1 콘택(370)을 통해 제1 드레인 전극(350)과 접촉한다. 예시적인 실시예들에 따르면, 제2 드레인 전극(375)은 표시 장치의 화소 전극 콘택(도시되지 않음)이 안착되는 랜드 역할을 할 수 있다.
제2 드레인 전극(375)이 제1 드레인 전극(350)과 서로 다른 층 또는 다른 레벨에 위치하므로, 제2 드레인 전극(375)을 데이터 라인(DL)에 공정 오차의 고려 없이 근접하게 형성할 수 있다. 따라서, 표시장치에 있어 박막 트랜지스터가 차지하는 면적을 감소시킬 수 있다.
도 16 내지 도 19는 도 14, 도 15a 및 도 15b를 참조로 설명한 박막 트랜지스터 기판의 제조 방법을 설명하기 위한 단면도들이다. 구체적으로, 도 16 내지 도 18은 도 14의 IV-IV' 라인 방향을 따라 절단한 단면도들이며, 도 19는 도 14의 V-V' 라인을 방향을 따라 절단한 단면도이다. 한편, 도 5 내지 도 9를 참조로 설명한 공정 및/또는 재료와 실질적으로 동일하거나 유사한 공정 및/또는 재료에 대해서는 상세한 설명을 생략한다.
도 16을 참조하면, 베이스 기판(300) 상에 게이트 라인(GL) 및 게이트 전극(310)을 형성한다. 예시적인 실시예들에 따르면, 베이스 기판(300) 상에 제1 도전막을 형성한 후, 사진 식각 공정 등을 통해 상기 제1 도전막을 패터닝하여 게이트 라인(GL) 및 게이트 전극(310)을 형성할 수 있다. 게이트 라인(GL) 및 게이트 전극(310)은 하나의 마스크를 사용하는 식각 공정을 통해 동시에 형성될 수 있다.
이어서, 베이스 기판(300) 상에 게이트 라인(GL) 및 게이트 전극(310)을 덮는 게이트 절연층(320)을 형성한다. 게이트 절연층(320)은 게이트 라인(GL) 및 게이트 전극(310)의 형상에 대응하여 돌출되도록 형성될 수 있다. 이와는 달리, 증착조건을 조절하여 실질적으로 평탄하게 형성될 수도 있다.
도 17을 참조하면, 게이트 절연층(320) 상에 게이트 전극(310)과 중첩되는 반도체층(330)을 형성한다. 이어서, 반도체층(330)의 양 단부 상에 소스 전극(340) 및 제1 드레인 전극(350)을 각각 형성한다. 예시적인 실시예들에 따르면, 게이트 절연층(320) 및 반도체층(330) 상에 제2 도전막을 형성한 후, 포토레지스트 패턴이나 기타 마스크 패턴을 이용하여 상기 제2 도전막을 패터닝함으로써, 반도체층(330)과 접촉하는 소스 전극(340) 및 제1 드레인 전극(350)을 형성할 수 있다. 한편, 소스 전극(340) 및 제1 드레인 전극(350)과 함께 데이터 라인(DL)이 동시에 형성될 수 있다.
도 18을 참조하면, 게이트 절연층(320) 상에 소스 전극(340), 제1 드레인 전극(350) 및 반도체층(310)을 덮는 층간 절연막(360)을 형성한다. 층간 절연막(360)은 실리콘 산화물 또는 실리콘 질화물과 같은 절연 물질을 사용하여 CVD 공정, 스핀 코팅 공정 등을 통해 형성될 수 있다. 예시적인 실시예들에 따르면, 층간 절연막(360)은 실질적으로 평탄화막으로 기능할 수 있다.
도 19를 참조하면, 층간 절연막(360) 상에 제1 콘택(370)을 매개로 제1 드레인 전극(350)과 전기적으로 연결되는 제2 드레인 전극(375)을 형성한다. 예시적인 실시예들에 따르면, 층간 절연막(360)을 부분적으로 식각하여 제1 드레인 전극(350)을 노출시키는 소정의 콘택홀을 형성하고, 상기 콘택홀을 채우는 제3 도전막을 층간 절연막(360) 상에 형성한다. 이어서, 상기 제3 도전막을 패터닝함으로써 제2 드레인 전극(375) 및 제1 콘택(370)을 형성할 수 있다.
도 14에서는 상기 바텀 게이트 구조의 박막 트랜지스터 기판에 있어 상기 채널이 게이트 라인(GL)에 평행한 방향으로 형성되는 구조를 도시하였으나, 도 10을 참조로 설명한 바와 같이 상기 바텀 게이트 구조에서도 채널이 게이트 라인(GL)과 수직한 방향으로 형성되는 구조를 가질 수도 있다. 도 20 및 도 21은 각각 예시적인 실시예들에 따른 표시 장치를 나타내는 평면도 및 단면도이다. 구체적으로, 도 21은 도 20의 VI-VI' 라인을 따라 절단한 단면도이다. 도 20 및 도 21은 예시적인 실시예들에 따른 박막 트랜지스터 기판을 포함한 유기 발광 표시(Organic Light Emitting Display: OLED) 장치를 예시적으로 도시하고 있다. 한편, 도 1, 도 2a 및 도 2b를 참조로 설명한 구성 및/또는 구조와 실질적으로 동일한 구성 및/또는 구조에 대한 상세한 설명은 생략한다.
도 20 및 도 21을 참조하면, 상기 표시 장치는 예시적인 실시예들에 따른 박막 트랜지스터 기판 상에 형성된 유기 발광 구조물을 포함할 수 있다.
상기 박막 트랜지스터 기판은 도 1, 도 2a 및 도 2b를 참조로 설명한 바와 같이, 베이스 기판(100) 상에 형성된 버퍼층(105), 반도체층(110), 게이트 절연층(120), 게이트 전극(130), 제1 층간 절연막(140), 소스 전극(150), 제1 드레인 전극(155), 제2 층간 절연막(160), 제1 콘택(170) 및 제2 드레인 전극(175)을 포함할 수 있다. 제2 드레인 전극(175)은 제2 층간 절연막(160) 상에 배치되어 제1 콘택(170)을 통해 제1 드레인 전극(155)과 접촉할 수 있다.
다른 예시적인 실시예들에 있어서, 상기 박막 트랜지스터 기판은 도 10 및 도 11을 참조로 설명한 구조 또는 도 12 및 도 13을 참조로 설명한 구조를 가질 수도 있다. 또한 상기 박막 트랜지스터 기판은 도 14, 도 15a 및 도 15b를 참조로 설명한 바텀 게이트 구조를 가질 수도 있다.
상술한 상기 박막 트랜지스터 기판 상에는 유기 발광 구조물이 배치된다. 상기 유기 발광 구조물은 보호층(400), 제2 콘택(405), 제1 전극(410), 화소 정의막(420), 유기 발광층(organic light emitting layer: EML)(420) 및 제2 전극(440)을 포함할 수 있다.
보호층(400)은 제2 층간 절연막(160) 상에 배치되어 제2 드레인 전극(175)을 커버한다. 보호층(400)은 자기 평탄화 특성을 갖는 투명 절연성 물질을 포함할 수 있다. 예를 들면, 보호층(400)은 아크릴계 수지, 폴리이미드계 수지, 실록산계 수지, 벤조사이클로부텐(benzocyclobutene: BCB) 등과 같은 유기 물질을 포함할 수 있다.
제2 콘택(405)은 보호층(400)을 관통하여 제2 드레인 전극(475) 및 보호층(410) 상에 구비되는 제1 전극(410)을 전기적으로 연결시킬 수 있다. 예시적인 실시예들에 따르면, 제2 콘택(405)과 제1 전극(410)은 일체로 형성될 수 있다. 제2 콘택(405) 및 제1 전극(410)은 인듐 주석 산화물(ITO), 아연 주석 산화물(ZTO), 인듐 아연 산화물(IZO), 아연 산화물, 주석 산화물 등과 같은 투명 도전성 물질을 포함하거나, 크롬, 알루미늄, 탄탈륨, 몰리브덴, 티타늄, 텅스텐, 구리, 은, 네오디뮴 등의 금속 및/또는 이들의 합금을 포함할 수 있다.
예시적인 실시예들에 따르면, 제2 콘택(405)는 제1 콘택(175) 보다 큰 직경 또는 단면적을 가질 수 있다. 따라서, 제2 콘택(405)의 사이즈 및 정렬 오차를 고려해 제2 콘택(405)이 안착되는 랜드 역할을 수행하는 제2 드레인 전극(175)이 필요하다. 또한, 제2 콘택(405)은 상기 표시 장치의 화소 전극 콘택으로 기능할 수 있으며. 제1 전극(410)은 상기 표시 장치의 화소 전극 또는 양극(anode)으로 기능할 수 있다.
화소 정의막(420)은 보호층(400) 상에 형성되어 제1 전극(410)의 주변부를 커버할 수 있다. 화소 정의막(420)은 상기 표시 장치의 발광 영역을 정의할 수 있으며, 화소 정의막(420)에 의해 커버되지 않은 제1 전극(410)의 면적이 실질적으로 상기 발광 영역의 단면적에 해당될 수 있다. 화소 정의막(420)은 폴리이미드 수지, 아크릴 수지 등과 같은 감광성 물질을 포함할 수 있다. 이와는 달리, 화소 정의막(420)은 비감광성 유기 물질 또는 무기 물질을 포함할 수도 있다.
유기 발광층(430)은 화소 정의막(420) 및 화소 정의막(420)에 의해 노출된 제1 전극(410) 상에 구비된다. 예시적인 실시예들에 있어서, 유기 발광층(430)과 제1 전극(410) 사이에 정공 수송층(hole transport layer: HTL)(도시되지 않음)이 추가로 배치될 수 있다.
유기 발광층(430)은 적색(R)광, 녹색(G)광, 청색(B)광 등과 같은 서로 다른 색광들을 발생시키기 위한 발광 물질들을 포함할 수 있다. 또한, 유기 발광층(420)은 적색광, 녹색광, 청색광 등의 상이한 색광들을 구현하기 위한 복수의 발광 물질들이 적층되어 백색광을 발광하는 다층 구조를 가질 수도 있다.
상기 정공 수송층은 예를 들면, 4,4'-비스[N-(1-나프틸)-N-페닐아미노]비페닐(NPB), 4,4'-비스[N-(3-메틸페닐)-N-페닐아미노]비페닐(TPD), N,N-디-1-나프틸-N,N-디페닐-1,1-비페닐-4,4-디아민(NPD), N-페닐카바졸, 폴리비닐카바졸 등의 정공 수송 물질을 포함할 수 있다.
도 21에서 유기 발광층(430)은 화소 정의막(420) 및 제1 전극(410)의 표면들을 따라서 연속적으로 형성되는 것으로 도시되었으나, 화소 정의막(420) 측벽에 의해 한정된 형태를 가질 수도 있다.
유기 발광층(430) 상에는 제2 전극(440)이 형성될 수 있다. 제2 전극(440)은 리튬(Li), 칼슘(Ca), 불화리튬/칼슘(LiF/Ca), 불화리튬/알루미늄(LiF/Al), 알루미늄(Al), 마그네슘(Mg), 은(Ag), 크롬(Cr), 텅스텐(Mo), 몰리브덴(Mo), 티타늄(Ti) 등과 같은 금속, 이들의 합금 등을 포함할 수 있다. 일 실시예에 있어서, 제2 전극(440)은 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO), 아연 주석 산화물(ZTO), 아연 산화물, 주석 산화물 등의 투명 도전 물질을 포함할 수도 있다. 제2 전극(440)은 상기 표시 장치의 음극(cathode)으로 기능할 수 있다.
제2 전극(440)은 도 20에 도시된 바와 같이 하나의 화소마다 패터닝되어 배치될 수 있다. 또한 제2 전극(440)은 표시 장치 전면에 걸쳐 연속적인 형상을 가질 수도 있다.
예시적인 실시예들에 있어서, 제2 전극(440) 및 유기 발광층(430) 사이에 전자 수송층(electron transport layer: ETL)(도시되지 않음)이 추가로 배치될 수도 있다. 상기 전자 수송층은 예를 들면, 트리스(8-퀴놀리놀라토)알루미늄(Alq3), 2-(4-비페닐릴)-5-(4-터트-부틸페닐-1,3,4-옥시디아졸(PBD), 비스(2-메틸-8-퀴놀리놀라토)-4-페닐페놀라토-알루미늄(BAlq), 바쏘쿠프로인(BCP) 등의 전자 수송 물질을 포함할 수 있다.
도 22 내지 도 24는 도 20 및 도 21을 참조로 설명한 표시 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 22를 참조하면, 도 5 내지 도 9를 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정들을 수행하여 예시적인 실시예들에 따른 박막 트랜지스터 기판을 형성할 수 있다. 상기 박막 트랜지스터 기판은 도 1, 도 10 또는 도 12에 도시된 어느 하나의 구조를 갖도록 형성될 수 있다.
일 실시예에 있어서, 도 16 내지 도 19를 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정들을 수행하여 박막 트랜지스터 기판을 형성할 수도 있다. 이 경우, 상기 박막 트랜지스터 기판은 도 14에 도시된 구조를 갖도록 형성될 수 있다.
도 23을 참조하면, 제2 층간 절연막(160) 상에 제2 드레인 전극(175)을 덮는 보호층(400)을 형성하고, 상기 보호층(400)을 관통하여 제2 드레인 전극(175)과 접촉하는 제2 콘택(405)을 형성한다. 또한. 제2 콘택(405)을 통해 제2 드레인 전극(175)과 전기적으로 연결되는 제1 전극(410)을 형성한다.
보호층(400)은 아크릴계 수지, 폴리이미드계 수지, 실록산계 수지, BCB 등과 같은 투명성을 갖는 유기 물질을 사용하여 스핀 코팅 공정, 슬릿 코팅 공정 등을 통해 형성될 수 있다. 일 실시예에 있어서, 보호층(400)이 평탄한 상면을 갖도록 추가적인 평탄화 공정을 수행할 수도 있다.
보호층(400)을 부분적으로 식각하여 제2 드레인 전극(175)의 상면 일부를 노출시키는 제2 콘택 홀(407)을 형성하고, 제2 콘택홀(407)을 채우는 도전막을 보호층(400), 제2 콘택 홀(407)의 측벽 및 저면 상에 형성한다. 이후, 상기 도전막을 패터닝 하여 제2 콘택(405) 및 제1 전극(410)을 형성할 수 있다. 예시적인 실시예들에 따르면, 제2 콘택(405) 및 제1 전극(410)은 일체로 형성될 수 있다.
상기 도전막은 ITO, ZTO, IZO, 아연 산화물, 주석 산화물 등과 같은 투명 도전성 물질을 사용하거나, 크롬, 알루미늄, 탄탈륨, 몰리브덴, 티타늄, 텅스텐, 구리, 은, 네오디뮴 등의 금속 및/또는 이들의 합금을 사용하여 형성될 수 있다. 또한 상기 도전막은 스퍼터링 공정, 화학 기상 증착 공정, 원자층 적층 공정, 진공 증착 공정, 프린팅 공정 등을 통해 수득될 수 있다.
도 24를 참조하면, 보호층(400) 상에 제1 전극(410) 주변부를 커버하며, 표시 장치의 발광 영역을 정의하는 화소 정의막(420)을 형성하고, 화소 정의막(420) 및 제1 전극(410) 상에 유기 발광층(430) 및 제2 전극(440)을 순차적으로 형성한다.
화소 정의막(420)은 아크릴계 수지, 폴리이미드, BCB 등과 같은 감광성 물질층(도시되지 않음)을 보호층(400) 및 제1 전극(410) 상에 형성한 후, 상기 감광성 물질층을 선택적으로 노광 및 현상하여 형성될 수 있다. 이와는 달리. 비감광성 유기 물질층 혹은 무기 물질층을 보호층(400)과 제1 전극(410) 상에 형성한 후, 상기 비감광성 유기 물질층 혹은 상기 무기 물질층을 부분적으로 식각하여 화소 정의막(420)을 형성할 수도 있다.
유기 발광층(430)은 적색광, 녹색광, 청색광 등과 같은 서로 다른 색광들을 발생시키기 위한 유기 발광 물질들을 사용하여 형성할 수 있다. 또한, 유기 발광층(430)은 상기 유기 발광 물질들을 혼합하여 백색광을 발광하도록 형성될 수 있다. 유기 발광층(430)은 스핀 코팅 공정, 롤 프린팅 공정, 노즐 프린팅 공정, 잉크젯 프린팅 공정, 도너 기판을 활용한 전사 공정 등을 이용하여 형성될 수 있다.
유기 발광층(430)은 도 24에 도시된 바와 같이 화소 정의막(420) 및 제1 전극(410) 표면을 따라 연속적으로 형성될 수 있다. 이와는 달리, 유기 발광층(430)은 화소 정의막 측벽(420)에 의해 한정되도록 패터닝될 수도 있다.
예시적인 실시예들에 있어서, 유기 발광층(430)과 제1 전극(410) 사이에 상술한 정공 수송 물질을 사용하여 정공 수송층을 추가로 형성할 수 있다. 또한 유기 발광층(430) 상에는 상술한 전자 수송 물질을 사용하여 전자 수송층을 추가로 형성할 수 있다. 상기 정공 수송층 및 상기 전자 수송층은 스핀 코팅 공정, 롤 프린팅 공정, 노즐 프린팅 공정, 잉크젯 프린팅 공정, 도너 기판을 활용한 전사 공정 등을 통해 형성될 수 있다.
제2 전극(440)은 리튬, 칼슘, 불화리튬/칼슘, 불화리튬/알루미늄, 알루미늄, 마그네슘, 은, 크롬, 텅스텐, 몰리브덴, 티타늄 등과 같은 금속, 이들의 합금 등을 사용하여 형성될 수 있으며, ITO, IZO, ZTO, 아연 산화물, 주석 산화물 등의 투명 도전 물질을 사용하여 형성될 수도 있다.
제2 전극(440)은 스퍼터링 공정, 화학 기상 증착 공정, 원자층 적층 공정, 진공 증착 공정, 프린팅 공정 등을 통해 수득될 수 있다. 제2 전극(440)은 하나의 화소마다 패터닝되어 배치될 수 있다. 이와는 달리, 제2 전극(440)은 표시 장치 전면에 걸쳐 연속적인 형상을 갖도록 형성될 수도 있다.
상술한 바에 있어서, 본 발명의 예시적인 실시예들을 설명하였지만, 본 발명은 이에 한정되지 않으며 해당 기술 분야에서 통상의 지식을 가진 자라면 다음에 기재하는 특허 청구 범위의 개념과 범위를 벗어나지 않는 범위 내에서 다양한 변경 및 변형이 가능함을 이해할 수 있을 것이다.
본 발명의 예시적인 실시예들에 따르면, 표시 장치에 있어서 박막 트랜지스터가 차지하는 면적을 최소화하여 상기 표시장치의 개구율, 해상도를 향상시킬 수 있다. 따라서, 예시적인 실시예들에 따른 박막 트랜지스터는 고해상도가 요구되는 OLED 장치, LCD 장치 등과 같은 표시 장치에 적용될 수 있다.
DL: 데이터 라인 GL: 게이트 라인
100, 200, 300: 베이스 기판 105, 205: 버퍼층
110, 210, 330: 반도체층 120, 220, 320: 게이트 절연층
130, 230, 310: 게이트 전극 140, 240: 제1 층간 절연막
145: 개구부 150, 250, 340: 소스 전극
155, 155a, 255, 350: 제1 드레인 전극
160, 260: 제2 층간 절연막 165: 제1 콘택홀
170, 270, 370: 제1 콘택
175, 175a, 275, 275a, 375: 제2 드레인 전극
245: 연결부 253: 콘택부
254: 랜드부 400: 보호층
405: 제2 콘택 407: 제2 콘택홀
410: 제1 전극 420: 화소 정의막
43: 유기 발광층 440: 제2 전극

Claims (20)

  1. 베이스 기판 상에서 서로 교차하는 데이터 라인 및 게이트 라인;
    상기 게이트 라인과 연결되는 게이트 전극;
    상기 데이터 라인과 연결되는 소스 전극;
    상기 소스 전극과 마주보는 제1 드레인 전극;
    상기 소스 전극 및 상기 제1 드레인 전극 사이에서 채널로 기능하는 반도체층; 및
    상기 제1 드레인 전극 상부에 배치되어 상기 제1 드레인 전극과 전기적으로 연결되는 제2 드레인 전극을 포함하는 박막 트랜지스터 기판.
  2. 제1 항에 있어서, 상기 제2 드레인 전극은 표시 장치의 화소 전극 콘택과 접촉하는 랜드(land)로 제공되는 것을 특징으로 하는 박막 트랜지스터 기판.
  3. 제1 항에 있어서, 상기 제1 드레인 전극 및 상기 제2 드레인 전극은 서로 다른 절연층 상에 배치되는 것을 특징으로 하는 박막 트랜지스터 기판.
  4. 제1 항에 있어서, 상기 제1 드레인 전극과 상기 제2 드레인 전극을 서로 전기적으로 연결시키는 제1 콘택을 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
  5. 제1 항에 있어서, 상기 채널은 상기 게이트 라인의 연장 방향과 평행한 방향으로 형성되는 것을 특징으로 하는 박막 트랜지스터 기판.
  6. 제1 항에 있어서, 상기 채널은 상기 게이트 라인의 연장 방향과 수직한 방향으로 형성되는 것을 특징으로 하는 박막 트랜지스터 기판.
  7. 제6 항에 있어서, 상기 소스 전극은 상기 데이터 라인으로부터 돌출된 연결부에 의해 상기 데이터 라인과 연결되는 것을 특징으로 하는 박막 트랜지스터 기판.
  8. 제6 항에 있어서, 상기 제2 드레인 전극은 상기 제1 드레인 전극의 상면과 전체적으로 중첩되는 것을 특징으로 하는 박막 트랜지스터 기판.
  9. 제8 항에 있어서, 상기 제1 드레인 전극과 상기 제2 드레인 전극을 서로 전기적으로 연결시키는 제1 콘택을 더 포함하며,
    상기 제1 콘택과 상기 제1 드레인 전극은 상기 베이스 기판의 상면에 대해 수직한 동일 직선 상에 배치되는 것을 특징으로 하는 박막 트랜지스터 기판.
  10. 제1 항에 있어서, 상기 베이스 기판 상에 구비되어 상기 반도체층을 덮는 게이트 절연층을 더 포함하며,
    상기 게이트 전극은 상기 게이트 절연층 상에 배치되는 것을 특징으로 하는 박막 트랜지스터 기판.
  11. 제1 항에 있어서, 상기 베이스 기판 상에 구비되어 상기 게이트 전극을 덮는 게이트 절연층을 더 포함하며,
    상기 반도체층은 상기 게이트 절연층 상에 배치되는 것을 특징으로 하는 박막 트랜지스터 기판.
  12. 베이스 기판 상에 채널로 기능하는 반도체층을 형성하는 단계;
    상기 반도체 층을 덮는 게이트 절연층을 형성하는 단계;
    상기 게이트 절연층 상에 상기 반도체 층과 중첩되는 게이트 전극을 형성하는 단계;
    상기 반도체 층의 양 단부와 접촉하는 소스 전극 및 제1 드레인 전극을 형성하는 단계; 및
    상기 제1 드레인 전극의 상부에서 상기 제1 드레인 전극과 전기적으로 연결되는 제2 드레인 전극을 형성하는 단계를 포함하는 박막 트랜지스터 기판의 제조 방법.
  13. 제12 항에 있어서,
    상기 소스 전극, 상기 제1 드레인 전극 및 상기 게이트 전극을 커버하는 층간 절연막을 형성하는 단계; 및
    상기 층간 절연막을 관통하여 상기 제1 드레인 전극과 접촉하는 제1 콘택을 형성하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  14. 제13 항에 있어서, 상기 제2 드레인 전극은 상기 층간 절연막 상에 형성되며, 상기 제1 콘택과 접촉하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  15. 제12 항에 있어서, 상기 베이스 기판 상에 서로 교차하는 게이트 라인 및 데이터 라인을 형성하는 단계를 더 포함하며,
    상기 게이트 라인은 상기 게이트 전극과 동시에 형성되며, 상기 데이터 라인은 상기 소스 전극 및 상기 제1 드레인 전극과 동시에 형성되는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  16. 베이스 기판;
    상기 베이스 기판 상에 형성되며, 게이트 전극, 게이트 절연층, 반도체층, 소스 전극 및 제1 드레인 전극을 포함하는 박막 트랜지스터;
    상기 제1 드레인 전극 상부에서 상기 제1 드레인 전극과 전기적으로 연결되는 제2 드레인 전극;
    상기 제2 드레인 전극과 전기적으로 연결되는 제1 전극;
    상기 제1 전극 상에 배치되는 유기 발광층; 및
    상기 유기 발광층 상에 배치되는 제2 전극을 포함하는 표시 장치.
  17. 제16 항에 있어서,
    상기 제1 드레인 전극 및 상기 제2 드레인 전극과 서로 접촉하는 제1 콘택; 및
    상기 제2 드레인 전극 및 상기 제1 전극과 서로 접촉하는 제2 콘택을 더 포함하는 것을 특징으로 하는 표시 장치.
  18. 제17 항에 있어서, 상기 제2 콘택은 상기 제1 콘택보다 더 큰 지름 또는 단면적을 갖는 것을 특징으로 하는 표시 장치.
  19. 제17항에 있어서, 상기 박막 트랜지스터를 덮는 층간 절연막을 더 포함하는 것을 특징으로 하는 표시 장치.
  20. 제19항에 있어서, 상기 제1 콘택은 상기 층간 절연막을 관통하며, 상기 제2 드레인 전극은 상기 층간 절연막 상에 배치되는 것을 특징으로 하는 표시 장치.
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