TWI338348B - Forming abrupt source drain metal gate transistors - Google Patents

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Description

1338348 (1) 九、發明說明 【發明所屬之技術領域】 本發明有關於製造半導體裝置之方法，更詳而言之， • 具有金屬閘極電極之半導體裝置》 【先前技術】 具有非常薄由二氧化矽製成之閘極電介質的金屬氧化 • 半導體（MOS )場效電晶體可能會遭受不能令人接受的閘 極漏電流。自高電介質常數（K)電介質材料取代二氧化 矽形成閘極電介質可降低閘極漏電流量。於此所使用之高 k電介質意指高於10之電介質常數。 由於此種高k電介質層可能與多晶矽不適合，於包含 高k電介質之裝置中可能較佳使用金屬閘極電極。當製造 包含金屬閘極電極之互補金屬氧化半導體（CMOS )裝置 時，可能有必要從不同的金屬製造NMOS以及PMOS閘極 • 電極。可使用取代的閘極製程自不同形成材料形成閘極電 極。於該製程中，選擇性地移除由一對間隔體包夾之第一 多晶矽層至第二多晶矽層以於間隔體之間形成溝槽。以第 .一金屬塡充該溝槽。接著移除第二多晶矽層，並以與第一 金屬不同之第二金屬取代。 因此，需要一種形成取代的金屬閘極電極之替代方 法。 【發明內容及實施方式】 -5- (4) 1338348 層18超過具不同導電性之犧牲層，以致於不移除相反導 電種類犧牲層的絕大部分。 當犧牲層18爲雜摻η型時，濕蝕刻程序可包含將犧 ' 牲層 1 8暴露至包含氫氧化物源之水溶液足夠時間足夠溫 - 度，以移除實質上所有的層18。氫氧化物源可包含於去離 子水中介於約2以及30體積百分比之氫氧化氨或氫氧化 四烷基氨，如氫氧化四甲基氨（“ΤΜΑΗ”）。 • 可藉由將犧牲層18暴露於維持於約15 °C以及約901 之間（例如約40°C以下）的溫度之溶液中以選擇性移除任 何殘留之犧牲層18，該溶液包含於去離子水中介於約2以 及30體積百分比之氫氧化氨。於該暴露步驟中，其較佳 維持至少一分鐘，可能期望施加介於約 10 kHz至約 2,〇〇〇kHz頻率同時以介於約1至10瓦特/平方公分釋放 之音波能量。 於一實施例中，可藉由將具有約1，350埃厚度之犧牲 鲁層18暴露於約25 °C溶液中約30分鐘以選擇性移除犧牲層 18，該溶液包含於去離子水中15體積百分比之氫氧化 氨，同時施加於約1,000 kHz以約5瓦特/平方公分釋放 之音波能量。 作爲一替代方式，可藉由將犧牲層18暴露於維持於 約60°C以及約90°C之間的溫度的溶液中至少—分鐘以選 擇性犧牲層18，該溶液包含於去離子水中介於約20以及 30體積百分比之TMAH，同時施加音波能量。可藉由將具 有約1，3 5 0埃厚度之犧牲層18暴露於約80°C溶液中約2 -8- (5) 1338348 分鐘，選擇性移除犧牲層18，該溶液包含於去離子水中 25體積百分比之氫氧化氨，同時施加於約1，000 kHz以約 5瓦特/平方公分釋放之音波能量，這可實質上移除所有 的層18而不移除相反導電類型電晶體的犧牲層的絕大部 ' 分°假閘極電介質層1 9可足夠厚以防止施加用以移除犧 牲層1 8之蝕刻物到達位於假閘極電介質層1 9下方的通道 區域。 # 參照第6圖，可於溝槽22中形成側壁間隔體24。可 由氮化物形成之間隔體24形成自最終閘極邊緣的偏置， 以允許重疊於源極汲極區域上。於一實施例中，間隔體24 可小於1 〇奈米寬。接下來，可利用濕蝕刻移除薄電介質 層1 9。例如，可利用氫氟酸。接著可使用乾蝕刻蝕刻由間 隔體24之間的開口暴露出之通道區域中的矽。於一實施 例中’乾蝕刻可使用六氟化硫（SF6)、氯或NF3。於本 發明一實施例中’結果爲產生向下延伸至大約等於深源極 ® 汲極區域12深度之深度，如第7圖中所示。 接著’如第8圖所示’可以磊晶材料28塡充溝槽26 的一部分至淺源極汲極區域14上表面的高度。材料28可 例如爲鍺、鍺化矽、InSb或碳摻雜矽之類者。例如，具有 lE19cm3慘雜程度的η型晶層可於電流流動方 向形成壓應力。 於一實施例中材料28可於底部高摻雜並且於表面低 慘雜。於其他實施例中’材料2 8可均勻地無摻雜、低摻 雜或高慘雜。可於PMOS結構中使用ρ型選擇性磊晶區 -9- (6) 1338348 域。 接著可使用例如磷酸移除間隔體24，並亦可移除下方 閘極電介質19殘留部分。於一實施例中，少於30奈米之 薄氧化物（未圖示）可於低溫下生長或化學性生長以保護 • 磊晶式生長的材料28。磷酸爲可選擇性移除此種氧化物 者。 如第9圖中所示，可形成u型高k電介質層32»可 ® 用於製造高k電介質層32的一些材料包含：氧化紿、氧 化鈴矽、氧化鑭、氧化鑭鋁、氧化鉻、氧化鍺矽、氧化 鉬' 氧化鈦、氧化鋇緦鈦、氧化鋇鈦、氧化緦鈦、氧化 釔、氧化鋁、氧化鉛銃鉬以及鈮化鉛錫。特別是氧化飴、 氧化鉻、氧化鈦以及氧化鋁爲較佳者。雖已於此描述可用 於形成高k閘極電介質層3 2的材料的數個範例，可以其 他材料製造該層以降低閘極漏電量。於本發明一實施例中 該層32具有電介質常數高於1〇以及自15至25。 ® 可使用傳統沉積方法將高k閘極電介質層32形成於 材料 28 上，該方法例如爲傳統化學蒸氣沉積 (“CVD”）、低壓CVD或物理蒸氣沉積（“PVD”）程序。 較佳者，使用傳統原子層CVD程序。於此種程序中，金 屬氧化先驅物（如金屬氯化物）以及蒸氣以選定的流速提 供至CVD反應器中，其接著於選定之溫度與壓力下操作 以於材料28以及高k閘極電介質層之間產生原子級平滑 表面。該CVD反應器應操作夠長時間以形成具有期望厚 度之層。於大多數的應用中，高k閘極電介質層32可低 -10- (7) 1338348 於約60埃厚度’例如，以及於一實施例中，介於約5埃 至40埃厚度。 於NMOS範例中可形成N型金屬層30於層32上。層 30可包含任何η型導電材料，自其可衍生出NM〇S閘極 • 電極。Ν型金屬層30較佳具有熱穩定特性，使之適用於 製造半導體裝置的金屬NMOS閘極電極。 可用於形成η型金屬層30之材料包含：鈴、锆、 # 鈦、鉬、鋁以及其合金，如包含這些元素的金屬碳化物， 亦即碳化飴、碳化鉻、碳化鈦、碳化钽以及碳化鋁。可使 用諸如傳統噴濺或原子層CVD程序之熟知的PVD或CVD 程序形成Ν型金屬層30於第一高k電介質層32上。如第 9圖中所示，可移除塡充溝槽26內之外的η型金屬層 30。可經由濕或乾蝕刻程序或適當的CMP操作自裝置其 他部分移除層3〇。電介質層32可作爲止蝕刻或止硏磨 物。 ® Ν型金屬層30可作爲金屬NMOS閘極電極，具有介 於約3.9 eV以及約4.2 eV之間的工作函數並介於約25埃 至約2,000埃之間的厚度，且於一實施例中，可特別爲介 於約500埃至約1，600埃之間的厚度。 所得之結構具有通道應力隨著電流流動方向朝源極以 及汲極向外延伸。由於矽鍺晶格大於矽晶格因而產生應 力。可控制鍺濃度以達成最大量的應力。 於形成η型金屬層30之後，移除用於PMOS裝置之 犧牲層1 8 ’以產生PMOS裝置用之位於側壁間隔體之間的 (8) 1338348 溝槽。於較佳實施例中，PMOS犧牲層18暴露於包含於去 離子水中介於約20以及約30體積百分比之TMAH的溶液 中足夠時間足夠溫度（如介於約 60 °C以及約90 °C之 間），同時施加音波能量，以移除所有PMOS犧牲層而不 移除絕大部分的η型金屬層。 替代地，可實施乾蝕刻程序以選擇性移除PMOS犧牲 層1 8 »當犧牲層1 8爲ρ型摻雜（如以硼），此種乾蝕刻 # 程序可包含將犧牲層 18暴露於衍生自六氟化硫 (“SF6”）、溴化氫（“HBr”）、碘化氫（“HI”）、氯、氬 以及/或氦之電漿中。此種選擇性乾蝕刻程序可於平行薄 板反應器中或電子迴旋加速共振蝕刻器中。 可如同有關η型層描述般由PMOS層30取代PMOS 犧牲層18。Ρ型金屬層30可包含任何ρ型導電材料，自 其可衍生出PMOS閘極電極。Ρ型金屬層30較佳具有熱穩 定特性，使之適用於製造半導體裝置的金屬PMOS閘極電 #極。 可用於形成P型金屬層30之材料包含：釕、祀、 鉑、鈷、鎳以及導電金屬氧化物，如氧化釕。可使用諸如 傳統噴濺或原子層CVD程序之熟知的PVD或CVD程序形 成P型金屬層30於第二高k電介質層上。可移除塡充溝 槽內之外的ρ型金屬層。可經由濕或乾蝕刻程序或適當的 CMP操作自裝置其他部分移除層30，其中電介質層32可 作爲止蝕刻或止硏磨物。 P型金屬層30可作爲金屬PMOS閘極電極，具有介於 -12- (10) (10)1338348 改與變化。 【圖式簡單說明】 第】-9圖代表當執行本發明一實施例時形成之結構的 剖面： 第1 〇- 1 2圖代表當執行本發明一實施例時形成之結構 的剖面； 第1 3 - 1 4圖代表當執行本發明一實施例時形成之結構 的剖面：以及 第15圖爲針對本發明一實施例摻雜物對距離之標繪 圖。 於這些圖中顯示的特徵並非意圖以真實比例繪製。 【主要元件符號說明】 10 :基板 1 2 :深源極以及汲極區域 1 4 :淺源極汲極區域 17, 16 :間隔體 18 :犧牲層 19 :假電介質層 2〇 :電介質層 22 :溝槽 24 :間隔體 26 :溝槽 -14· (11) (11)1338348
2 8 ·晶晶材料 30 :金屬層 32:高k電介質層 36:源極汲極延伸摻雜

Claims (1)

1338348 > · · 十、申請專利範圍 附件3A : 第94 1 25624號專利申請案 中文申請專利範圍替換本 民國98年8月1〇日修正 1· 一種製造半導體裝置之方法，包含： 使用一位於半導體基板上之閘極爲遮罩以佈植該半導
致使佈植的雜質下擴散於該閘極底下； 移除該閘極；以及 移除該閘極底下之基板以移除下擴散的雜質。 2 .如申請專利範圍第1項之方法，包含形成犧牲閘極 結構於一對間隔體之間。 3.如申請專利範圍第2項之方法，包含以電介質層覆 蓋該結構。
4 ·如申請專利範圍第3項之方法，包含移除該閘極結 構。 5 .如申請專利範圍第4項之方法，包含於移除該閘極 結構後留下之間隙內形成間隔體。 6 ·如申請專利範圍第5項之方法，包含使用該間隔體 以經由該間隙蝕刻溝槽入該基板內。 7.如申請專利範圍第6項之方法，包含沉積半導體材 料於該溝槽內以部分地塡充該溝槽。 8.如申請專利範圍第7項之方法，包含塡充該溝槽至 1338348 實質上等於該基板高度之高度。 9.如申請專利範圍第8項之方法，包含形成閘極電介 質層以及閘極電極於該半導體材料上。 1 〇 ·如申請專利範圍第9項之方法，包含以磊晶材料 塡充於該溝槽內。 11.一種製造半導體裝置之方法，包含： 形成第一閘極結構於基板上； 使用該閘極結構爲遮罩以形成源極/汲極摻雜於基板 中； 致使該源極/汲極摻雜下擴散於該閘極結構底下； 移除該第一閘極結構以形成間隙並藉此移除下擴散的 摻雜； 形成間隔體於該間隙中； 使用該間隔體作導引以形成溝槽於基板內 以半導體材料塡充該溝槽；以及 形成第二閘極電極結構於該經塡充之溝槽上。 1 2.如申請專利範圍第1 1項之方法，包含以電介質覆 蓋該第一閘極結構。 1 3 .如申請專利範圍第1 1項之方法，包含沉積磊晶材 料於該溝槽內。 1 4 ·如申請專利範圍第1 1項之方法，包含以該半導體 材料塡充該溝槽至實質上等於該基板高度之高度。 1 5 ·如申請專利範圍第1 1項之方法’包含形成閘極電 介質層於該第二閘極電極結構之下於塡充該溝槽的該半導 -2- 1338348 j· · 體材料之上
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