CN102655092A - 晶体管的制备方法 - Google Patents
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Abstract
一种半导体制造领域的晶体管的制备方法，包括：提供半导体衬底，且在所述半导体衬底上形成伪栅结构；选择性刻蚀所述半导体衬底的上表面，且使所述半导体衬底的上表面被去除的厚度为第一厚度；采用选择性外延生长方法在所述半导体衬底的上表面形成厚度为第一厚度的轻掺杂源/漏区。本发明通过先刻蚀再外延生长的方法形成轻掺杂源/漏区，从而既可以使得晶体管的结深很浅，又可以提高轻掺杂源/漏区掺杂离子的激活率，最终提高了晶体管的性能。
Description
技术领域
本发明涉及半导体制造领域，尤其涉及一种晶体管的制备方法。
背景技术
一方面，随着超大规模集成电路(Ultra Large Scale Integration，ULSI)的快速发展，集成电路制造工艺变得越来越复杂和精细。为了提高集成度，降低制造成本，半导体器件的关键尺寸不断变小，芯片单位面积内的半导体器件数量不断增加，在半导体器件关键尺寸减小的同时，半导体器件图形也不断地细微化。对于MOS晶体管，当MOS晶体管的沟道长度L缩短到可与源和漏耗尽层宽度之和(Ws+Wd)相比拟时，器件将发生偏离长沟道的行为，即产生沟道长度L趋近于源和漏耗尽层宽度之和(Ws+Wd)的情形，这种因沟道长度缩短而发生的对器件特性的影响，即为短沟道效应(Short Channel Effects，SCE)，短沟道效应会使MOS晶体管的性能变坏且工作复杂化。
现有技术一般是通过降低源/漏区的结深来抑制短沟道效应，随着器件特征尺寸的缩小，结深要求越来越浅，离子注入的能量要求也越来越低，掺杂浓度要求越来越高。
另一方面，在半导体器件中使用多晶硅栅极和多硅酸盐栅极等作为栅极，多晶硅栅极存在以下问题：因栅极损耗现象引起的栅极绝缘膜的有效厚度增加，因掺杂物从P+或N+多晶硅栅极渗透到衬底的现象和掺杂物分布变化引起的阈值电压的变化等。利用现有的多晶硅的栅极还存在所谓的在宽度很细小的线上无法实现低电阻值的问题。
为解决上述问题，现有技术提供一种将金属栅极替代多晶硅栅极的解决方案。通过在制造金属栅极时不使用掺杂物，不仅解决了因现有的多晶硅栅极产生的问题，而且，作为金属栅极，通过使功函数位于硅的中间能带隙的金属，可在NMOS晶体管和PMOS晶体管区域中对称地形成阈电压的单一栅极。目前，制备金属栅极的方法，常见的有如美国专利US20100109088中介绍的一种制造方法：先在衬底上利用浅沟槽隔离技术定义出有源区，接着用硬掩膜定义出pFET有源区，并对pFET有源区进行刻蚀。在刻蚀区域外延生长一层SiGe，至与衬底表面平齐。去除硬掩膜，然后在衬底上形成栅材料层。图形化处理，并形成金属栅极堆叠。对有源区进行离子植入，并形成金属栅极堆叠侧墙(spacers)，最后在衬底上形成源极和漏极。
为了得到超浅结，现有技术采用“后栅极”工艺制备金属栅极时，包括：
参见图1，提供半导体衬底100，且在所述半导体衬底100上形成伪栅结构，所述伪栅结构包括：位于所述半导体衬底100上的栅介质层101和位于所述栅介质层101上的伪栅电极层102；
参见图2，以所述伪栅结构为掩模，在所述半导体衬底100内进行轻掺杂离子注入，形成轻掺杂源/漏区103；
参见图3，在所述伪栅结构的相对两侧形成隔离侧墙104(Spacer)；
参见图4，以所述隔离侧墙104和所述伪栅结构为掩模，在所述半导体衬底100内进行重掺杂离子注入，形成重掺杂源/漏区105；
参见图5，在所述半导体衬底100上形成层间介质层106，采用化学机械研磨法(CMP)使所述层间介质层106的上表面与所述伪栅结构的上表面位于同一水平面；
参见图6，刻蚀去除所述伪栅结构至露出所述半导体衬底100，形成沟槽；
参见图7，在所述沟槽中依次填充介质和金属，形成栅极介电层107和金属栅极108。
但是上述技术存在以下缺点：
1)采用离子注入方式形成轻掺杂源/漏区，不但掺杂离子的浓度很低，而且即使经退火处理后也不能完全激活掺杂离子；
2)采用上述方式得到的轻掺杂源/漏区的结深至少在30nm以上。
发明内容
本发明解决的问题是，提供一种晶体管的制备方法，在提高轻掺杂源/漏区掺杂离子浓度和激活率的同时，可以准确控制轻掺杂源/漏区的结深，且可以大大减小轻掺杂源/漏区的结厚度。
为解决上述问题，本发明提供了一种晶体管的制备方法，包括：
提供半导体衬底，且在所述半导体衬底上形成伪栅结构；
选择性刻蚀所述半导体衬底的上表面，且使所述半导体衬底的上表面被去除的厚度为第一厚度；
采用外延生长方法在所述半导体衬底的上表面形成厚度为第一厚度的轻掺杂源/漏区；
在所述伪栅结构的相对两侧形成隔离侧墙；
以所述隔离侧墙和所述伪栅结构为掩模，在所述半导体衬底内进行重掺杂离子注入，形成重掺杂源/漏区；
在所述半导体衬底上形成层间介质层，所述层间介质层的上表面与所述伪栅结构的上表面位于同一水平面；
刻蚀去除所述伪栅结构至露出所述半导体衬底，形成沟槽；
在所述沟槽中依次形成栅介质层和金属栅极。
可选地，所述伪栅结构包括：位于所述半导体衬底上的伪栅介质层和位于所述伪栅介质层上的伪栅电极层，所述伪栅介质层的材料与所述半导体衬底的材料不同，所述伪栅电极层与所述半导体衬底的材料相同。
可选地，所述第一厚度的取值范围小于或者等于30nm。
可选地，所述第一厚度的取值范围小于或者等于20nm。
可选地，所述第一厚度的取值范围小于或者等于10nm。
可选地，所述栅介质层的材质为高K介质。
可选地，所述高K介质是二氧化铪、氧化铪硅、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽或铌酸铅锌。
可选地，所述金属栅极的材质为Al、Cu、Ag、Au、Pt、Ni、Ti、TiN、TaN、Ta、TaC、TaSiN、W、WN、WSi中的一种或多种组合。
可选地，所述形成厚度为第一厚度的轻掺杂源/漏区之前，还包括对所述半导体衬底进行湿法清洗。
可选地，所述进行湿法清洗与所述采用外延生长方法在所述半导体衬底的上表面形成厚度为第一厚度的轻掺杂源/漏区的时间间隔小于或者等于2小时。
可选地，所述进行湿法清洗与所述采用外延生长方法在所述半导体衬底的上表面形成厚度为第一厚度的轻掺杂源/漏区的时间间隔小于或者等于1小时。
可选地，所述湿法清洗采用的是稀氢氟酸(Dilute Hydrofluoric Acid，DHF)。
可选地，所述选择性刻蚀为各向同性的选择性等离子刻蚀。
可选地，所述形成厚度为第一厚度的轻掺杂源/漏区之后，还包括进行退火处理。
可选地，所述外延生长方法为选择性外延生长，包括：将所述半导体衬底放置在反应腔室内，使反应腔室保持在第一温度和第一压强的条件下，向所述反应腔室中分别通入运载气体、硅基气体、选择性气体和掺杂气体。
可选地，所述第一温度的取值范围包括：620℃～800℃。
可选地，所述第一压强的取值范围包括：0.1Torr～1Torr。
可选地，所述运载气体包括H2，所述运载气体的流量范围包括：10000sccm～50000sccm。
可选地，所述硅基气体包括：Si3H8、SiH4、SiH2Cl2和Si2H6中的一种或几种，所述硅基气体的流量范围包括：100sccm～300sccm。
可选地，所述选择性气体包括：HCl或Cl2，所述选择性气体的流量范围包括：50sccm～300sccm。
可选地，所述掺杂气体包括：磷基气体、砷基气体或硼基气体，所述掺杂气体的流量是所述运载气体流量的百分之一。
可选地，所述掺杂气体的流量范围包括：100sccm～500sccm。
可选地，所述磷基气体包括：PH3；所述硼基气体包括：B2H6；所述砷基气体包括：AsH3。
可选地，所述向所述反应腔室中分别通入运载气体、硅基气体、选择性气体和掺杂气体为同时向所述反应腔室中运载气体、硅基气体、选择性气体和掺杂气体。
可选地，所述选择性外延生长方法包括：将所述半导体衬底放置在反应腔室内，所述反应腔室的温度保持在610℃～650℃，所述反应腔室的压强保持在0.2Torr～0.3Torr，向所述反应腔室中分别通入H2、HCl、Si3H8和掺杂气体；所述H2的流量为20000sccm～30000sccm，所述HCl的流量100sccm～150sccm，所述Si3H8的流量为250sccm～300sccm，所述掺杂气体流量200sccm～300sccm。
可选地，所述掺杂气体包括：PH3、B2H6或AsH3。
与现有技术相比，本发明的优点为：通过先刻蚀再外延生长的方法形成轻掺杂源/漏区，从而既可以使得晶体管轻掺杂源/漏区的结深很浅，又可以提高轻掺杂源/漏区掺杂离子的激活率，最终提高了晶体管的性能。
附图说明
图1至图7为现有技术制备晶体管的剖面示意图；
图8为本发明实施例制备晶体管的流程示意图；
图9至图16为本发明实施例制备晶体管的剖面示意图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，因此本发明不受下面公开的具体实施例的限制。
正如背景技术部分所述，在现有工艺制备包括金属栅极的晶体管时，得到的轻掺杂源/漏区的结深浅度有限；且采用离子注入方式形成轻掺杂源/漏区，不但掺杂离子的浓度很低，而且即使经退火处理后也不能完全激活掺杂离子。
为克服上述缺陷，本发明提供了一种晶体管的制备方法，通过先刻蚀再外延生长的方法形成轻掺杂源/漏区，从而既可以使得晶体管轻掺杂源/漏区的结深很浅，又可以提高轻掺杂源/漏区掺杂离子的激活率，最终提高了晶体管的性能。
下面结合附图进行详细说明。
如图8所示，本发明提供的晶体管的制备方法，包括：
S1，提供半导体衬底，且在所述半导体衬底上形成伪栅结构；
S2，选择性刻蚀所述半导体衬底的上表面，且使所述半导体衬底的上表面被去除的厚度为第一厚度；
S3，采用选择性外延生长方法在所述半导体衬底的上表面形成厚度为第一厚度的轻掺杂源/漏区；
S4，在所述伪栅结构的相对两侧形成隔离侧墙；
S5，以所述隔离侧墙和所述伪栅结构为掩模，在所述半导体衬底内进行重掺杂离子注入，形成重掺杂源/漏区；
S6，在所述半导体衬底上形成层间介质层，使所述层间介质层的上表面与所述伪栅结构的上表面位于同一水平面；
S7，刻蚀去除所述伪栅结构至露出所述半导体衬底，形成沟槽；
S8，在所述沟槽中依次形成栅介质层和金属栅极。
首先执行步骤S1，如图9所示，提供半导体衬底200，且在所述半导体衬底200上形成伪栅结构，所述伪栅结构包括：位于所述半导体衬底200上的伪栅介质层201和位于所述伪栅介质层201上的伪栅电极层202。
其中，所述半导体衬底200可以选自硅基底或绝缘层上的硅(SOI)，所述半导体衬底200内还可以形成有隔离结构(图中未示出)，用于隔离后续形成的有源器件区。
其中，所述伪栅介质层201可以选自氧化硅或碳氧化硅等，所述伪栅介质层201的材料与所述半导体衬底200的材料不同。
其中，所述伪栅电极层202可以选自多晶硅、非晶硅或单晶硅。所述伪栅电极层202的材料与所述半导体衬底200的材料相同。
接着执行步骤S2，如图10所示，选择性刻蚀所述半导体衬底200的上表面和所述伪栅电极层202的各表面，且使所述半导体衬底200的上表面被去除的厚度为第一厚度，所述伪栅电极层202的各表面被去除的厚度也为第一厚度。
具体地，本实施例选用各向同性的选择性等离子刻蚀，以对同是硅材质的半导体衬底200和伪栅电极层202进行刻蚀，使所述半导体衬底200的上表面和所述伪栅电极层202的各表面被去除的厚度为第一厚度。由图10可知，在刻蚀所述半导体衬底200时，位于所述栅介质层201下方的部分半导体衬底200也被去除。由于所述伪栅介质层201的材料与所述半导体衬底200的材料不同，因此所述伪栅介质层201未被刻蚀。
其中，所述第一厚度的取值范围小于或者等于30nm。具体地，所述第一厚度的取值范围小于或者等于20nm。进一步地，所述第一厚度的取值范围还可以小于或者等于10nm。具体地，所述第一厚度为30nm、25nm、20nm、15nm、10nm或5nm。此时第一厚度的取值由制备后的晶体管轻掺杂源/漏区的结深决定。
接着执行步骤S3，如图11所示，采用选择性外延生长方法在所述半导体衬底200的上表面形成轻掺杂源/漏区203，同时在所述伪栅电极层202的各表面形成掺杂区204，使所述轻掺杂源/漏区203的上表面与所述伪栅介质层201的下表面位于同一平面，同时包括掺杂区204的伪栅电极层202的大小与刻蚀前伪栅电极层202的大小相同。
在采用选择性外延生长方法之前，还可以进行湿法清洗，具体可采用DHF对所述半导体衬底200的上表面进行清洗，以去除其上的自然氧化层或其他杂质。
为了防止清洗后的半导体衬底200上再次形成自然氧化层等，需要在进行湿法清洗后的2个小时内执行步骤S3。优选地，在进行湿法清洗后的1小时内执行步骤S3。
具体地，所述选择性外延方法可以为分子束外延、超高真空化学气相沉积外延、低压化学气相沉积外延或减压化学气相沉积外延。
下面以低压化学气相沉积外延为例进行说明，具体包括：将清洗干净的如图10所示的器件放入低压化学气相沉积反应腔室中，将所述低压化学气相沉积反应腔室快速升至第一温度，压强降为第一压强，在第一温度和第一压强的条件下，向所述低压化学气相沉积反应腔室中同时通入运载气体、硅基气体、选择性气体和掺杂气体。
需要说明的是，在上述选择性外延方法中，由于低温预热(如800℃)会使得所述半导体衬底200和所述伪栅介质层201的界面层产生晶格缺陷，因此本发明中不需预热，而是使反应腔室的温度迅速升至第一温度。
其中，所述第一温度的取值范围包括：620℃～800℃，具体地，所述第一温度为620℃、650℃、670℃、700℃、750℃或800℃；所述第一压强的取值范围包括：0.1Torr～1Torr(1Torr＝133.3Pa)，具体地，所述第一压强为0.1Torr、0.2Torr、0.3Torr、0.5Torr、0.7Torr、0.9Torr或1Torr；所述运载气体包括H2，所述运载气体的流量范围包括：10000sccm～50000sccm，具体地，所述运载气体的流量为10000sccm、20000sccm、30000sccm、40000sccm或50000sccm；所述硅基气体包括：SiH4、SiH2Cl2和Si2H6中的一种或几种，所述硅基气体的流量范围包括：100sccm～300sccm，具体地，所述硅基气体的流量为100sccm、200sccm或300sccm；所述选择性气体包括：HCl或Cl2，所述选择性气体的流量范围包括：50sccm～300sccm，具体地，所述选择性气体的流量为50sccm、100sccm、150sccm、200sccm、250sccm或300sccm；所述掺杂气体包括：磷基气体、砷基气体或硼基气体，当所述掺杂气体为砷基气体或所述磷基气体时，制备的晶体管为NMOS晶体管，当所述掺杂气体为硼基气体时，制备的晶体管为PMOS晶体管；所述磷基气体包括：PH3，所述硼基气体包括：B2H6，所述砷基气体包括：AsH3；所述掺杂气体的流量是所述运载气体流量的百分之一，根据所述运载气体的流量范围包括：10000sccm～50000sccm，所述掺杂气体的流量范围包括：100sccm～500sccm。
本实施例中所述选择性外延生长方法包括：将所述半导体衬底放置在反应腔室内，所述反应腔室的温度保持在610℃～650℃，所述反应腔室的压强保持在0.2Torr～0.3Torr，向所述反应腔室中分别通入H2、HCl、Si3H8和掺杂气体；所述H2的流量20000sccm～30000sccm，所述HCl的流量100sccm～150sccm，所述Si3H8的流量为250sccm～300sccm，所述掺杂气体流量200sccm～300sccm。
在本发明的其他实施例中，为了更好的激活掺杂离子，还可以在形成所述轻掺杂源/漏区203后，进行退火处理，如采用慢速尖峰退火工艺等。
接着执行步骤S4，如图12所示，在所述伪栅结构的相对两侧形成隔离侧墙205。
其中，所述隔离侧墙205是氧化硅、氮化硅、氮氧化硅中一种或者它们任意的组合，对于本领域的技术人员来说，隔离侧墙205的形成工艺是熟知的，故在此不再赘述。
接着执行步骤S5，如图13所示，以所述隔离侧墙205和所述伪栅结构为掩模，在所述半导体衬底200内进行重掺杂离子注入，形成重掺杂源/漏区206。
其中，当形成NMOS晶体管时，所述重掺杂离子为砷离子或磷离子；当形成PMOS晶体管时，所述重掺杂离子为硼离子。在形成所述重掺杂源/漏区206后，为了激活其中的重掺杂离子，需要进行退火处理，在此不再赘述。
接着执行步骤S6，如图14所示，在所述半导体衬底200上形成层间介质层207，研磨使所述层间介质层207的上表面与所述伪栅结构的上表面位于同一水平面。
具体地，所述层间介质层207是具有低介电系数的无机硅基质层(inorganic silicon based layer)，一般所述介电系数小于3.0，例如氧化硅、碳氧化硅(SiCO)或氟化硅玻璃(FSG)。具体可采用化学气相沉积(CVD)方法在所述半导体衬底200上形成层间介质层207，然后采用化学机械研磨的方法使所述层间介质层207的上表面与所述伪栅结构的上表面位于同一水平面。
接着执行步骤S7，如图15所示，刻蚀去除所述伪栅结构至露出所述半导体衬底200，形成沟槽。
具体地，采用干法刻蚀或湿法刻蚀去除所述伪栅电极层202和所述伪栅介质层201，直至露出所述半导体衬底200，以形成沟槽。这对于本领域的技术人员来说是熟知的，故在此不再赘述。
最后执行步骤S8，如图16所示，在所述沟槽中依次填充介质和金属，形成栅介质层208和金属栅极209。
其中，所述栅介质层19材质为高K介质，如氧化铪、氧化铪硅、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽或铌酸铅锌等。形成栅介质层208的方法为化学气相沉积(CVD)、低压化学气相沉积(LPCVD)、等离子体增强化学气相沉积(PECVD)或物理气相沉积(PVD)等。本实施例中具体为氧化铪，其形成方法具体为原子层沉积(ALD)，相应的反应物为氯化铪(HfCl4)和水蒸汽(H2O)，或者叔丁醇铪和氧气(O2)。
其中，所述金属栅极209的材质为Al、Cu、Ag、Au、Pt、Ni、Ti、TiN、TaN、Ta、TaC、TaSiN、W、WN、WSi中的一种或多种组合。所述金属栅极209的形成也采用常规的沉积工艺处理，如化学气相沉积(CVD)、低压化学气相沉积(LPCVD)、等离子体增强化学气相沉积(PECVD)或物理气相沉积(PVD)等。
至此得到包括金属栅极的晶体管。该晶体管的结深为第一厚度，本发明通过控制第一厚度的取值，进而可以精确控制轻掺杂源/漏区的结深。由于第一厚度最小可取至10nm以下，因此晶体管的结深也在10nm以下；此外，采用选择性外延生长方法形成轻掺杂源/漏区，可以提高轻掺杂源/漏区掺杂离子的激活率，最终提高了晶体管的性能。
虽然本发明已以较佳实施例披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (26)
1.一种晶体管的制备方法，其特征在于，包括：
提供半导体衬底，且在所述半导体衬底上形成伪栅结构；
选择性刻蚀所述半导体衬底的上表面，且使所述半导体衬底的上表面被去除的厚度为第一厚度；
采用外延生长方法在所述半导体衬底的上表面形成厚度为第一厚度的轻掺杂源/漏区；
在所述伪栅结构的相对两侧形成隔离侧墙；
以所述隔离侧墙和所述伪栅结构为掩模，在所述半导体衬底内进行重掺杂离子注入，形成重掺杂源/漏区；
在所述半导体衬底上形成层间介质层，所述层间介质层的上表面与所述伪栅结构的上表面位于同一水平面；
刻蚀去除所述伪栅结构至露出所述半导体衬底，形成沟槽；
在所述沟槽中依次形成栅介质层和金属栅极。
2.根据权利要求1所述的晶体管的制备方法，其特征在于，所述伪栅结构包括：位于所述半导体衬底上的伪栅介质层和位于所述伪栅介质层上的伪栅电极层，所述伪栅介质层的材料与所述半导体衬底的材料不同，所述伪栅电极层与所述半导体衬底的材料相同。
3.根据权利要求1或2所述的晶体管的制备方法，其特征在于，所述第一厚度的取值范围小于或者等于30nm。
4.根据权利要求3所述的晶体管的制备方法，其特征在于，所述第一厚度的取值范围小于或者等于20nm。
5.根据权利要求4所述的晶体管的制备方法，其特征在于，所述第一厚度的取值范围小于或者等于10nm。
6.根据权利要求1所述的晶体管的制备方法，其特征在于，所述栅介质层的材质为高K介质。
7.根据权利要求6所述的晶体管的制备方法，其特征在于，所述高K介质是二氧化铪、氧化铪硅、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽或铌酸铅锌。
8.根据权利要求1所述的晶体管的制备方法，其特征在于，所述金属栅极的材质为Al、Cu、Ag、Au、Pt、Ni、Ti、TiN、TaN、Ta、TaC、TaSiN、W、WN、WSi中的一种或多种组合。
9.根据权利要求1所述的晶体管的制备方法，其特征在于，所述形成厚度为第一厚度的轻掺杂源/漏区之前，还包括对所述半导体衬底进行湿法清洗。
10.根据权利要求9所述的晶体管的制备方法，其特征在于，所述进行湿法清洗与所述采用外延生长方法在所述半导体衬底的上表面形成厚度为第一厚度的轻掺杂源/漏区的时间间隔小于或者等于2小时。
11.根据权利要求10所述的晶体管的制备方法，其特征在于，所述进行湿法清洗与所述采用外延生长方法在所述半导体衬底的上表面形成厚度为第一厚度的轻掺杂源/漏区的时间间隔小于或者等于1小时。
12.根据权利要求9所述的晶体管的制备方法，其特征在于，所述湿法清洗采用的是DHF。
13.根据权利要求1所述的晶体管的制备方法，其特征在于，所述选择性刻蚀为各向同性的选择性等离子刻蚀。
14.根据权利要求1所述的晶体管的制备方法，其特征在于，所述形成厚度为第一厚度的轻掺杂源/漏区之后，还包括进行退火处理。
15.根据权利要求1所述的晶体管的制备方法，其特征在于，所述外延生长方法为选择性外延生长，包括：将所述半导体衬底放置在反应腔室内，使反应腔室保持在第一温度和第一压强的条件下，向所述反应腔室中分别通入运载气体、硅基气体、选择性气体和掺杂气体。
16.根据权利要求15所述的晶体管的制备方法，其特征在于，所述第一温度的取值范围包括：620℃～800℃。
17.根据权利要求15所述的晶体管的制备方法，其特征在于，所述第一压强的取值范围包括：0.1Torr～1Torr。
18.根据权利要求15所述的晶体管的制备方法，其特征在于，所述运载气体包括H2，所述运载气体的流量范围包括：10000sccm～50000sccm。
19.根据权利要求15所述的晶体管的制备方法，其特征在于，所述硅基气体包括：Si3H8、SiH4、SiH2Cl2和Si2H6中的一种或几种，所述硅基气体的流量范围包括：100sccm～300sccm。
20.根据权利要求15所述的晶体管的制备方法，其特征在于，所述选择性气体包括：HCl或Cl2，所述选择性气体的流量范围包括：50sccm～300sccm。
21.根据权利要求15所述的晶体管的制备方法，其特征在于，所述掺杂气体包括：磷基气体、砷基气体或硼基气体，所述掺杂气体的流量是所述运载气体流量的百分之一。
22.根据权利要求21所述的晶体管的制备方法，其特征在于，所述掺杂气体的流量范围包括：100sccm～500sccm。
23.根据权利要求21所述的晶体管的制备方法，其特征在于，所述磷基气体包括：PH3；所述硼基气体包括：B2H6；所述砷基气体包括：AsH3。
24.根据权利要求15所述的晶体管的制备方法，其特征在于，所述向所述反应腔室中分别通入运载气体、硅基气体、选择性气体和掺杂气体为同时向所述反应腔室中运载气体、硅基气体、选择性气体和掺杂气体。
25.根据权利要求15所述的晶体管的制备方法，其特征在于，所述选择性外延生长方法包括：将所述半导体衬底放置在反应腔室内，使所述反应腔室的温度保持在610℃～650℃，所述反应腔室的压强保持在0.2Torr～0.3Torr，向所述反应腔室中分别通入H2、HCl、Si3H8和掺杂气体；所述H2的流量为20000sccm～30000sccm，所述HCl的流量为100sccm～150sccm，所述Si3H8的流量为250sccm～300sccm，所述掺杂气体的流量为200sccm～300sccm。
26.根据权利要求25所述的晶体管的制备方法，其特征在于，所述掺杂气体包括：PH3、B2H6或AsH3。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN201110048839.9A CN102655092B (zh) | 2011-03-01 | 2011-03-01 | 晶体管的制备方法 |
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Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN102655092A true CN102655092A (zh) | 2012-09-05 |
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ID=46730699
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| Application Number | Title | Priority Date | Filing Date |
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| CN201110048839.9A Active CN102655092B (zh) | 2011-03-01 | 2011-03-01 | 晶体管的制备方法 |
Country Status (1)
| Country | Link |
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| CN (1) | CN102655092B (zh) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102751189A (zh) * | 2011-04-20 | 2012-10-24 | 中芯国际集成电路制造(上海)有限公司 | 晶体管的制备方法 |
| CN103681279A (zh) * | 2012-09-21 | 2014-03-26 | 中国科学院微电子研究所 | 半导体器件及其制造方法 |
| CN107785314A (zh) * | 2016-08-26 | 2018-03-09 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的形成方法 |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002237602A (ja) * | 2001-02-09 | 2002-08-23 | Toshiba Corp | 半導体装置及びその製造方法 |
| US6559017B1 (en) * | 2002-06-13 | 2003-05-06 | Advanced Micro Devices, Inc. | Method of using amorphous carbon as spacer material in a disposable spacer process |
| US20070152277A1 (en) * | 2004-09-16 | 2007-07-05 | Fujitsu Limited | MOS field-effect transistor and manufacturing method thereof |
| CN101006569A (zh) * | 2004-08-25 | 2007-07-25 | 英特尔公司 | 形成突变的源漏金属栅晶体管 |
| CN101083211A (zh) * | 2006-05-29 | 2007-12-05 | 联华电子股份有限公司 | 金属氧化物半导体晶体管的制作方法 |
| JP2008172055A (ja) * | 2007-01-12 | 2008-07-24 | Sharp Corp | 窒化物半導体装置及びそれを用いた電力変換装置 |
| KR20090115356A (ko) * | 2008-05-02 | 2009-11-05 | 주식회사 유진테크 | 극미세 결정립 폴리 실리콘 박막 증착 방법 |
-
2011
- 2011-03-01 CN CN201110048839.9A patent/CN102655092B/zh active Active
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002237602A (ja) * | 2001-02-09 | 2002-08-23 | Toshiba Corp | 半導体装置及びその製造方法 |
| US6559017B1 (en) * | 2002-06-13 | 2003-05-06 | Advanced Micro Devices, Inc. | Method of using amorphous carbon as spacer material in a disposable spacer process |
| CN101006569A (zh) * | 2004-08-25 | 2007-07-25 | 英特尔公司 | 形成突变的源漏金属栅晶体管 |
| US20070152277A1 (en) * | 2004-09-16 | 2007-07-05 | Fujitsu Limited | MOS field-effect transistor and manufacturing method thereof |
| CN101083211A (zh) * | 2006-05-29 | 2007-12-05 | 联华电子股份有限公司 | 金属氧化物半导体晶体管的制作方法 |
| JP2008172055A (ja) * | 2007-01-12 | 2008-07-24 | Sharp Corp | 窒化物半導体装置及びそれを用いた電力変換装置 |
| KR20090115356A (ko) * | 2008-05-02 | 2009-11-05 | 주식회사 유진테크 | 극미세 결정립 폴리 실리콘 박막 증착 방법 |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102751189A (zh) * | 2011-04-20 | 2012-10-24 | 中芯国际集成电路制造(上海)有限公司 | 晶体管的制备方法 |
| CN102751189B (zh) * | 2011-04-20 | 2015-04-01 | 中芯国际集成电路制造(上海)有限公司 | 晶体管的制备方法 |
| CN103681279A (zh) * | 2012-09-21 | 2014-03-26 | 中国科学院微电子研究所 | 半导体器件及其制造方法 |
| WO2014043947A1 (zh) * | 2012-09-21 | 2014-03-27 | 中国科学院微电子研究所 | 半导体器件及其制造方法 |
| CN103681279B (zh) * | 2012-09-21 | 2016-12-21 | 中国科学院微电子研究所 | 半导体器件及其制造方法 |
| US10128351B2 (en) | 2012-09-21 | 2018-11-13 | Institute of Microelectronics, Chinese Academy of Sciences | Semiconductor devices having a gate conductor and methods of manufacturing the same |
| CN107785314A (zh) * | 2016-08-26 | 2018-03-09 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的形成方法 |
| CN107785314B (zh) * | 2016-08-26 | 2020-05-08 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的形成方法 |
| US10748816B2 (en) | 2016-08-26 | 2020-08-18 | Semiconductor Manufacturing International (Shanghai) Corporation | Semiconductor device and fabrication method thereof |
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| Publication number | Publication date |
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