JP2000138237A - 感光性有機膜を有する半導体装置及びその製造方法 - Google Patents
感光性有機膜を有する半導体装置及びその製造方法Info
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Abstract
(57)【要約】
【課題】 感光性有機膜を容量膜として使用してゲート
寄生容量を低減することができ、オ−ミック電極を形成
する場合にゲ−ト電極の頭部張出し部の下とリセス底面
との間に感光性有機膜を形成してリセス底面を保護し、
半導体基板を削られないようにすると共に、ゲ−ト電極
の頭部張出し部の下に酸化膜を形成させないことにより
酸化膜の厚さの変化によるゲート寄生容量の変化をなく
すことによりＦＥＴの性能を向上させ、ＦＥＴ性能のバ
ラツキを抑えることができる感光性有機膜を有する半導
体装置及びその製造方法を提供する。 【解決手段】 半導体基板２と、前記半導体基板２に形
成されたリセス５と、前記リセス５に形成された断面Ｔ
字形のゲート電極７と、前記ゲート電極７の頭部張出し
部７ａの下に形成される容量膜９と、前記ゲート電極７
の両側にて半導体基板２上に形成されたオーミック電極
１３と、を有し、前記容量膜９はシリコン酸化膜と比較
して誘電率が低い感光性有機膜８である。
寄生容量を低減することができ、オ−ミック電極を形成
する場合にゲ−ト電極の頭部張出し部の下とリセス底面
との間に感光性有機膜を形成してリセス底面を保護し、
半導体基板を削られないようにすると共に、ゲ−ト電極
の頭部張出し部の下に酸化膜を形成させないことにより
酸化膜の厚さの変化によるゲート寄生容量の変化をなく
すことによりＦＥＴの性能を向上させ、ＦＥＴ性能のバ
ラツキを抑えることができる感光性有機膜を有する半導
体装置及びその製造方法を提供する。 【解決手段】 半導体基板２と、前記半導体基板２に形
成されたリセス５と、前記リセス５に形成された断面Ｔ
字形のゲート電極７と、前記ゲート電極７の頭部張出し
部７ａの下に形成される容量膜９と、前記ゲート電極７
の両側にて半導体基板２上に形成されたオーミック電極
１３と、を有し、前記容量膜９はシリコン酸化膜と比較
して誘電率が低い感光性有機膜８である。
Description
【０００１】
【発明の属する技術分野】本発明は、オーミック電極を
有する電界効果型トランジスタ（以下、ＦＥＴとい
う。）に関し、特に、ゲート寄生容量を低減することが
できる感光性有機膜を有する半導体装置及びその製造方
法に関する。
有する電界効果型トランジスタ（以下、ＦＥＴとい
う。）に関し、特に、ゲート寄生容量を低減することが
できる感光性有機膜を有する半導体装置及びその製造方
法に関する。
【０００２】
【従来の技術】近時、半導体装置では、微細化に伴い配
線中を伝播する電気信号は、配線の抵抗又は配線容量に
より遅れが生じ、配線抵抗及び配線間容量が小さいほど
電気信号の遅れは少なくなる。このため、ゲート寄生容
量を小さくすることが重要な要素の１つとなっている。
線中を伝播する電気信号は、配線の抵抗又は配線容量に
より遅れが生じ、配線抵抗及び配線間容量が小さいほど
電気信号の遅れは少なくなる。このため、ゲート寄生容
量を小さくすることが重要な要素の１つとなっている。
【０００３】従来の半導体装置は、図７（ｂ）に示すよ
うに、半導体基板１００にリセス１０４が形成され、こ
のリセス１０４には、半導体基板１００の縦断面におい
てＴ字形状を呈するゲート電極１０６が形成されてい
る。半導体基板１００及びゲート電極１０６の外周面に
は、均一な厚さの保護膜１０７が形成されている。ゲー
ト電極１０６の両側には、保護膜１０７の１部を開口し
たホール１０９が形成され、このホール１０９には、オ
ーミック電極１１０が半導体基板１００と直接接触する
ように形成されている。
うに、半導体基板１００にリセス１０４が形成され、こ
のリセス１０４には、半導体基板１００の縦断面におい
てＴ字形状を呈するゲート電極１０６が形成されてい
る。半導体基板１００及びゲート電極１０６の外周面に
は、均一な厚さの保護膜１０７が形成されている。ゲー
ト電極１０６の両側には、保護膜１０７の１部を開口し
たホール１０９が形成され、このホール１０９には、オ
ーミック電極１１０が半導体基板１００と直接接触する
ように形成されている。
【０００４】次に、従来のオーミック電極を有する半導
体装置の製造工程を図６（ａ）乃至（ｃ）並びに図７
（ａ）及び（ｂ）に示す。図６（ａ）乃至（ｃ）は、従
来のオーミック電極を有する半導体装置の製造工程を工
程順に示す断面図であり、図７（ａ）及び（ｂ）は、図
６の次の工程を工程順に示す断面図である。
体装置の製造工程を図６（ａ）乃至（ｃ）並びに図７
（ａ）及び（ｂ）に示す。図６（ａ）乃至（ｃ）は、従
来のオーミック電極を有する半導体装置の製造工程を工
程順に示す断面図であり、図７（ａ）及び（ｂ）は、図
６の次の工程を工程順に示す断面図である。
【０００５】先ず、図６（ａ）に示すように半導体基板
１０１上に絶縁膜１０２として例えば、膜厚が４０００
Åの酸化膜を成膜した後に、フォトレジストをマスクに
して絶縁膜１０２をドライエッチングにより、例えば、
開口寸法が０．５μｍの開口部１０３を形成する。その
後、半導体基板１０１を例えば、１０００Åエッチング
してリセス１０４を形成する。
１０１上に絶縁膜１０２として例えば、膜厚が４０００
Åの酸化膜を成膜した後に、フォトレジストをマスクに
して絶縁膜１０２をドライエッチングにより、例えば、
開口寸法が０．５μｍの開口部１０３を形成する。その
後、半導体基板１０１を例えば、１０００Åエッチング
してリセス１０４を形成する。
【０００６】次に、図６（ｂ）に示すように、例えば、
膜厚が３０００Åの側壁酸化膜１０５を成膜し、側壁加
工により例えば、開口部１０３の開口寸法を０．２μｍ
に縮小し、ゲ−トメタルとして例えば、ＷＳｉをスパッ
タしてゲ−ト電極１０６を形成する。
膜厚が３０００Åの側壁酸化膜１０５を成膜し、側壁加
工により例えば、開口部１０３の開口寸法を０．２μｍ
に縮小し、ゲ−トメタルとして例えば、ＷＳｉをスパッ
タしてゲ−ト電極１０６を形成する。
【０００７】次に、図６（ｃ）に示すように、ゲート寄
生容量を低減させるために、絶縁膜１０２及び側壁酸化
膜１０５を全面除去し、再び、保護膜１０７として例え
ば、膜厚が１０００Åの酸化膜を成膜する。
生容量を低減させるために、絶縁膜１０２及び側壁酸化
膜１０５を全面除去し、再び、保護膜１０７として例え
ば、膜厚が１０００Åの酸化膜を成膜する。
【０００８】次に、図７（ａ）に示すように、フォトレ
ジスト１０８をマスクに保護膜１０７を開口して、ホー
ル１０９を形成する。
ジスト１０８をマスクに保護膜１０７を開口して、ホー
ル１０９を形成する。
【０００９】次に、図７（ｂ）に示すように、保護膜１
０７に開口されたホール１０９にオ−ミック電極１１０
として例えば、ＡｕＧｅを蒸着し、フォトレジストによ
りリフトオフして半導体装置１００が完成する。
０７に開口されたホール１０９にオ−ミック電極１１０
として例えば、ＡｕＧｅを蒸着し、フォトレジストによ
りリフトオフして半導体装置１００が完成する。
【００１０】
【発明が解決しようとする課題】しかし、従来の半導体
装置では、成膜する酸化膜又は窒化膜の膜厚によりゲー
ト寄生容量が変化するために、ＦＥＴの性能のバラツキ
が大きくなるという問題点がある。
装置では、成膜する酸化膜又は窒化膜の膜厚によりゲー
ト寄生容量が変化するために、ＦＥＴの性能のバラツキ
が大きくなるという問題点がある。
【００１１】また、上述の従来の製造方法では、通常ゲ
−ト電極形成後、ゲ−ト電極の頭部張出し部の下に形成
されている酸化膜を除去し、再び、保護膜として薄い酸
化膜又は窒化膜を成膜しているが、ゲ−ト電極の頭部張
出し部の下に保護膜として酸化膜が残るため十分にゲー
ト寄生容量を低減することができないという問題点もあ
る。
−ト電極形成後、ゲ−ト電極の頭部張出し部の下に形成
されている酸化膜を除去し、再び、保護膜として薄い酸
化膜又は窒化膜を成膜しているが、ゲ−ト電極の頭部張
出し部の下に保護膜として酸化膜が残るため十分にゲー
ト寄生容量を低減することができないという問題点もあ
る。
【００１２】更に、オ−ミック電極を形成する部分の酸
化膜を除去する場合に、オ−バ−エッチングでリセス内
の酸化膜もエッチングされ、ゲート電極とリセスとの界
面の半導体基板の１部が削られ、ＦＥＴの性能バラツキ
が発生するという問題点もある。
化膜を除去する場合に、オ−バ−エッチングでリセス内
の酸化膜もエッチングされ、ゲート電極とリセスとの界
面の半導体基板の１部が削られ、ＦＥＴの性能バラツキ
が発生するという問題点もある。
【００１３】本発明はかかる問題点に鑑みてなされたも
のであって、感光性有機膜を容量膜として使用してゲー
ト寄生容量を低減することができ、オ−ミック電極を形
成する場合にゲ−ト電極の頭部張出し部の下とリセス底
面との間に感光性有機膜を形成してリセス底面を保護
し、半導体基板を削られないようにすると共に、ゲ−ト
電極の頭部張出し部の下に酸化膜を形成させないことに
より酸化膜の厚さの変化によるゲート寄生容量の変化を
なくすことによりＦＥＴの性能を向上させ、ＦＥＴ性能
のバラツキを抑えることができる感光性有機膜を有する
半導体装置及びその製造方法を提供することを目的とす
る。
のであって、感光性有機膜を容量膜として使用してゲー
ト寄生容量を低減することができ、オ−ミック電極を形
成する場合にゲ−ト電極の頭部張出し部の下とリセス底
面との間に感光性有機膜を形成してリセス底面を保護
し、半導体基板を削られないようにすると共に、ゲ−ト
電極の頭部張出し部の下に酸化膜を形成させないことに
より酸化膜の厚さの変化によるゲート寄生容量の変化を
なくすことによりＦＥＴの性能を向上させ、ＦＥＴ性能
のバラツキを抑えることができる感光性有機膜を有する
半導体装置及びその製造方法を提供することを目的とす
る。
【００１４】
【課題を解決するための手段】本発明に係る感光性有機
膜を有する半導体装置は、半導体基板と、前記半導体基
板に形成されたリセスと、前記リセスに形成された断面
Ｔ字形のゲート電極と、前記ゲート電極の頭部張出し部
の下に形成される容量膜と、前記ゲート電極の両側にて
半導体基板上に形成されたオーミック電極と、を有し、
前記容量膜はシリコン酸化膜と比較して誘電率が低い感
光性有機膜であることを特徴とする。
膜を有する半導体装置は、半導体基板と、前記半導体基
板に形成されたリセスと、前記リセスに形成された断面
Ｔ字形のゲート電極と、前記ゲート電極の頭部張出し部
の下に形成される容量膜と、前記ゲート電極の両側にて
半導体基板上に形成されたオーミック電極と、を有し、
前記容量膜はシリコン酸化膜と比較して誘電率が低い感
光性有機膜であることを特徴とする。
【００１５】本発明に係る感光性有機膜を有する半導体
装置の製造方法は、半導体基板上に絶縁膜を形成する工
程と、前記絶縁膜の１部に開口部を形成する工程と、前
記開口部にリセスを形成する工程と、前記開口部に側壁
酸化膜を形成する工程と、前記側壁酸化膜により縮小さ
れた開口部に断面Ｔ字形のゲート電極を形成する工程
と、前記絶縁膜及び側壁酸化膜を除去する工程と、シリ
コン酸化膜と比較して誘電率が低い感光性有機膜を塗布
する工程と、前記感光性有機膜を露光する工程と、前記
ゲート電極の頭部張出し部の下部を除いて前記感光性有
機膜を除去し、前記感光性有機膜からなる容量膜を前記
ゲート電極の頭部張出し部の下部に残存させる工程と、
を有することを特徴とする。
装置の製造方法は、半導体基板上に絶縁膜を形成する工
程と、前記絶縁膜の１部に開口部を形成する工程と、前
記開口部にリセスを形成する工程と、前記開口部に側壁
酸化膜を形成する工程と、前記側壁酸化膜により縮小さ
れた開口部に断面Ｔ字形のゲート電極を形成する工程
と、前記絶縁膜及び側壁酸化膜を除去する工程と、シリ
コン酸化膜と比較して誘電率が低い感光性有機膜を塗布
する工程と、前記感光性有機膜を露光する工程と、前記
ゲート電極の頭部張出し部の下部を除いて前記感光性有
機膜を除去し、前記感光性有機膜からなる容量膜を前記
ゲート電極の頭部張出し部の下部に残存させる工程と、
を有することを特徴とする。
【００１６】本発明においては、前記ゲート電極の頭部
張出し部の下を除いて前記感光性有機膜を除去し、前記
感光性有機膜からなる容量膜を前記ゲート電極の頭部張
出し部の下に形成する工程の後に、前記ゲート電極及び
半導体基板に保護膜を形成する工程と、前記保護膜にホ
ールを開口する工程と、前記ホールにオーミック電極を
形成する工程と、を有するものである。
張出し部の下を除いて前記感光性有機膜を除去し、前記
感光性有機膜からなる容量膜を前記ゲート電極の頭部張
出し部の下に形成する工程の後に、前記ゲート電極及び
半導体基板に保護膜を形成する工程と、前記保護膜にホ
ールを開口する工程と、前記ホールにオーミック電極を
形成する工程と、を有するものである。
【００１７】また、本発明においては、前記オーミック
電極は、ＡｕＧｅで形成されていることが好ましい。
電極は、ＡｕＧｅで形成されていることが好ましい。
【００１８】本発明においては、前記感光性有機膜は、
ＢＣＢ、ポリイミド系及びフッ素系感光性有機膜からな
る群から選択された１つであることが好ましい。
ＢＣＢ、ポリイミド系及びフッ素系感光性有機膜からな
る群から選択された１つであることが好ましい。
【００１９】本発明においては、ゲート電極の頭部張出
し部の下にシリコン酸化膜と比較して誘電率の低い感光
性有機膜が形成されているために、オ−ミック電極をリ
フトオフする場合に、酸化膜がゲ−ト電極の頭部張出し
部の下に形成されることがない。従って、ゲート寄生容
量が小さくなりＦＥＴの性能を向上させることができ
る。
し部の下にシリコン酸化膜と比較して誘電率の低い感光
性有機膜が形成されているために、オ−ミック電極をリ
フトオフする場合に、酸化膜がゲ−ト電極の頭部張出し
部の下に形成されることがない。従って、ゲート寄生容
量が小さくなりＦＥＴの性能を向上させることができ
る。
【００２０】また、本発明においては、ゲート電極の頭
部張出し部の下には、容量膜が感光性有機膜で形成さ
れ、ゲ−ト電極は酸化膜等からなる保護膜で覆われてい
る。即ち、酸化膜がゲ−ト電極の頭部張出し部の下にな
いために酸化膜の膜厚変化によるゲート寄生容量の変化
が生じないためにＦＥＴの性能のバラツキを抑えること
ができる。
部張出し部の下には、容量膜が感光性有機膜で形成さ
れ、ゲ−ト電極は酸化膜等からなる保護膜で覆われてい
る。即ち、酸化膜がゲ−ト電極の頭部張出し部の下にな
いために酸化膜の膜厚変化によるゲート寄生容量の変化
が生じないためにＦＥＴの性能のバラツキを抑えること
ができる。
【００２１】
【発明の実施の形態】以下、本発明の実施例に係る感光
性有機膜を有する半導体装置について、添付の図面を参
照して具体的に説明する。図１は、本発明の実施例に係
る感光性有機膜を有する半導体装置の断面図である。
性有機膜を有する半導体装置について、添付の図面を参
照して具体的に説明する。図１は、本発明の実施例に係
る感光性有機膜を有する半導体装置の断面図である。
【００２２】本実施例に係る感光性有機膜を有する半導
体装置１において、半導体基板２の中心部にはリセス５
が形成されている。このリセス５には、半導体基板２の
縦断面においてＴ字形のゲート電極７が選択的に形成さ
れている。このゲート電極７の頭部張出し部７ａの下に
は、容量膜９が形成されている。この容量膜９は、シリ
コン酸化膜と比較して誘電率が低い感光性有機膜８であ
る。この感光性有機膜８は、例えば、ＢＣＢ(Benzocycl
obutene)である。また、ゲート電極７とリセス５の底面
とは直接接触されている。即ち、このゲート電極７の頭
部張出し部７ａの下部とリセス５との間には、容量膜９
が形成されている。更に、半導体基板２及びゲ−ト電極
７は保護膜１０で覆われている。そして、ゲート電極７
の両側には、オ−ミック電極１９が保護膜１０の１部を
除去して開口されているホールに半導体基板２と直接接
触するように形成されている。
体装置１において、半導体基板２の中心部にはリセス５
が形成されている。このリセス５には、半導体基板２の
縦断面においてＴ字形のゲート電極７が選択的に形成さ
れている。このゲート電極７の頭部張出し部７ａの下に
は、容量膜９が形成されている。この容量膜９は、シリ
コン酸化膜と比較して誘電率が低い感光性有機膜８であ
る。この感光性有機膜８は、例えば、ＢＣＢ(Benzocycl
obutene)である。また、ゲート電極７とリセス５の底面
とは直接接触されている。即ち、このゲート電極７の頭
部張出し部７ａの下部とリセス５との間には、容量膜９
が形成されている。更に、半導体基板２及びゲ−ト電極
７は保護膜１０で覆われている。そして、ゲート電極７
の両側には、オ−ミック電極１９が保護膜１０の１部を
除去して開口されているホールに半導体基板２と直接接
触するように形成されている。
【００２３】上述のように構成することにより、ゲート
電極７の頭部張出し部７ａの下に感光性有機膜８からな
る容量膜９が形成される。この感光性有機膜８は、誘電
率がε〜２であり、保護膜１０として形成されているシ
リコン酸化膜の誘電率ε〜４と比較して誘電率が低く、
ゲート寄生容量は１／２に低減される。これにより、周
波数特性も向上することができ、例えば、遮断周波数ｆ
Ｔは５０ＧＨｚから７０ＧＨｚに向上し、最大発振周波
数ｆｍａｘは８０ＧＨｚから１００ＧＨｚに向上させる
ことができる。
電極７の頭部張出し部７ａの下に感光性有機膜８からな
る容量膜９が形成される。この感光性有機膜８は、誘電
率がε〜２であり、保護膜１０として形成されているシ
リコン酸化膜の誘電率ε〜４と比較して誘電率が低く、
ゲート寄生容量は１／２に低減される。これにより、周
波数特性も向上することができ、例えば、遮断周波数ｆ
Ｔは５０ＧＨｚから７０ＧＨｚに向上し、最大発振周波
数ｆｍａｘは８０ＧＨｚから１００ＧＨｚに向上させる
ことができる。
【００２４】次に、本発明の実施例に係る半導体装置の
製造方法について、図２（ａ）乃至（ｃ）並びに図３
（ａ）及び（ｂ）を参照して説明する。図２（ａ）乃至
（ｃ）は、本発明の実施例に係る半導体装置の製造方法
を工程順に示す断面図であり、図３（ａ）及び（ｂ）
は、図２の次の工程を工程順に示す断面図である。
製造方法について、図２（ａ）乃至（ｃ）並びに図３
（ａ）及び（ｂ）を参照して説明する。図２（ａ）乃至
（ｃ）は、本発明の実施例に係る半導体装置の製造方法
を工程順に示す断面図であり、図３（ａ）及び（ｂ）
は、図２の次の工程を工程順に示す断面図である。
【００２５】先ず、図２（ａ）に示すように、半導体基
板２上に絶縁膜３として例えば、膜厚が４０００Åのシ
リコン酸化膜を成膜した後、フォトレジストをマスクに
して絶縁膜３をドライエッチングにより例えば、開口寸
法が０．５μｍの開口部４を形成する。その後、半導体
基板２を例えば、１０００Åエッチングしてリセス５を
形成する。
板２上に絶縁膜３として例えば、膜厚が４０００Åのシ
リコン酸化膜を成膜した後、フォトレジストをマスクに
して絶縁膜３をドライエッチングにより例えば、開口寸
法が０．５μｍの開口部４を形成する。その後、半導体
基板２を例えば、１０００Åエッチングしてリセス５を
形成する。
【００２６】次に、図２（ｂ）に示すように、例えば、
膜厚が３０００Åの側壁酸化膜６を成膜し、側壁加工に
より開口部４の開口寸法を０．２μｍに縮小し、ゲ−ト
メタルとして例えば、ＷＳｉをスパッタしてゲ−ト電極
７を形成する。
膜厚が３０００Åの側壁酸化膜６を成膜し、側壁加工に
より開口部４の開口寸法を０．２μｍに縮小し、ゲ−ト
メタルとして例えば、ＷＳｉをスパッタしてゲ−ト電極
７を形成する。
【００２７】次に、図２（ｃ）に示すように、絶縁膜３
及び側壁酸化膜６を全面除去し、例えば、ＢＣＢを感光
性有機膜８として塗布する。
及び側壁酸化膜６を全面除去し、例えば、ＢＣＢを感光
性有機膜８として塗布する。
【００２８】次に、図３（ａ）に示すように、感光性有
機膜８に全面露光し、ゲート電極７の頭部張出し部７ａ
の下は露光されないためにゲート電極７の頭部張出し部
７ａの下にのみ、容量膜９となる感光性有機膜８が残
る。
機膜８に全面露光し、ゲート電極７の頭部張出し部７ａ
の下は露光されないためにゲート電極７の頭部張出し部
７ａの下にのみ、容量膜９となる感光性有機膜８が残
る。
【００２９】次に、図３（ｂ）に示すように、半導体基
板２上に保護膜１０として例えば、膜厚が１０００Åの
シリコン酸化膜を成膜する。フォトレジスト１２を保護
膜１０の全面に亘って塗布し、パターニングをする。こ
のフォトレジスト１２をマスクにして、ゲート電極７の
両側の保護膜１０にホール１１を開口する。
板２上に保護膜１０として例えば、膜厚が１０００Åの
シリコン酸化膜を成膜する。フォトレジスト１２を保護
膜１０の全面に亘って塗布し、パターニングをする。こ
のフォトレジスト１２をマスクにして、ゲート電極７の
両側の保護膜１０にホール１１を開口する。
【００３０】最後に、ホール１１に例えば、ＡｕＧｅを
蒸着し、オ−ミック電極１３を形成する。そして、フォ
トレジストによりリフトオフをして図１に示す半導体装
置１が完成する。
蒸着し、オ−ミック電極１３を形成する。そして、フォ
トレジストによりリフトオフをして図１に示す半導体装
置１が完成する。
【００３１】これにより、半導体基板２にリセス５を形
成し、リセス５の底面に半導体基板２の縦断面において
Ｔ字形のゲート電極７を形成し、そのゲート電極７の頭
部張出し部７ａの下に感光性有機膜８からなる容量膜９
を形成させることにより、保護膜１０である酸化膜の膜
厚が変化してもゲート寄生容量は変化しない。また、オ
ーミック電極１３を形成する位置に保護膜１０にホール
１１を開口する場合に、オ−バ−エッチによりリセス５
内の半導体基板の１部の結晶が削られることがなくな
り、半導体装置１の性能のバラツキが低減される。
成し、リセス５の底面に半導体基板２の縦断面において
Ｔ字形のゲート電極７を形成し、そのゲート電極７の頭
部張出し部７ａの下に感光性有機膜８からなる容量膜９
を形成させることにより、保護膜１０である酸化膜の膜
厚が変化してもゲート寄生容量は変化しない。また、オ
ーミック電極１３を形成する位置に保護膜１０にホール
１１を開口する場合に、オ−バ−エッチによりリセス５
内の半導体基板の１部の結晶が削られることがなくな
り、半導体装置１の性能のバラツキが低減される。
【００３２】次に、他の実施例について図４（ａ）乃至
（ｃ）及び図５（ａ）乃至（ｃ）を参照して具体的に説
明する。なお、図１乃至図３に示す実施例と同一構成物
には、同一符号を付しその詳細な説明は省略する。図４
（ａ）乃至（ｃ）は、本発明の実施例に係る半導体装置
の製造方法を工程順に示す断面図であり、図５（ａ）乃
至（ｃ）は、図４の次の工程を工程順に示す断面図であ
る。
（ｃ）及び図５（ａ）乃至（ｃ）を参照して具体的に説
明する。なお、図１乃至図３に示す実施例と同一構成物
には、同一符号を付しその詳細な説明は省略する。図４
（ａ）乃至（ｃ）は、本発明の実施例に係る半導体装置
の製造方法を工程順に示す断面図であり、図５（ａ）乃
至（ｃ）は、図４の次の工程を工程順に示す断面図であ
る。
【００３３】本実施例は、実施例と比較して、半導体基
板２に形成されるリセス５が１つでるシングルリセス構
造ではなく、半導体基板２に形成される第１リセス１４
内に第２リセス１５が形成されるダブルリセス構造であ
り、それ以外は実施例と同一構成になっている。
板２に形成されるリセス５が１つでるシングルリセス構
造ではなく、半導体基板２に形成される第１リセス１４
内に第２リセス１５が形成されるダブルリセス構造であ
り、それ以外は実施例と同一構成になっている。
【００３４】上述の構成にすることにより、実施例と同
様に、ゲート電極７の頭部張出し部７ａの下と第１及び
第２リセス１４、１５との間に感光性有機膜８からなる
容量膜９が形成される。この感光性有機膜８は、誘電率
がε〜２であり、保護膜１０として形成されているシリ
コン酸化膜の誘電率ε〜４と比較して誘電率が低く、ゲ
ート寄生容量は１／２に低減される。これにより周波数
特性も向上し、遮断周波数ｆＴは４０ＧＨｚから６０Ｇ
Ｈｚに向上し、最大発振周波数ｆｍａｘは７０ＧＨｚか
ら９０ＧＨｚに向上することができる。
様に、ゲート電極７の頭部張出し部７ａの下と第１及び
第２リセス１４、１５との間に感光性有機膜８からなる
容量膜９が形成される。この感光性有機膜８は、誘電率
がε〜２であり、保護膜１０として形成されているシリ
コン酸化膜の誘電率ε〜４と比較して誘電率が低く、ゲ
ート寄生容量は１／２に低減される。これにより周波数
特性も向上し、遮断周波数ｆＴは４０ＧＨｚから６０Ｇ
Ｈｚに向上し、最大発振周波数ｆｍａｘは７０ＧＨｚか
ら９０ＧＨｚに向上することができる。
【００３５】次に、本実施例に係る半導体装置の製造方
法を図４（ａ）乃至（ｃ）並びに図５（ａ）乃至（ｃ）
を参照して説明する。
法を図４（ａ）乃至（ｃ）並びに図５（ａ）乃至（ｃ）
を参照して説明する。
【００３６】先ず、図４（ａ）に示すように、半導体基
板２上に絶縁膜３として例えば、膜厚が４０００Åのシ
リコン酸化膜を成膜した後、フォトレジストをマスクに
して絶縁膜３を例えば、ドライエッチングにより開口寸
法が０．９μｍである開口部４を形成する。その後、半
導体基板２を例えば、８００Åエッチングして第１リセ
ス１４を形成する。
板２上に絶縁膜３として例えば、膜厚が４０００Åのシ
リコン酸化膜を成膜した後、フォトレジストをマスクに
して絶縁膜３を例えば、ドライエッチングにより開口寸
法が０．９μｍである開口部４を形成する。その後、半
導体基板２を例えば、８００Åエッチングして第１リセ
ス１４を形成する。
【００３７】次に、図４（ｂ）に示すように、例えば、
膜厚が５０００Åの側壁酸化膜６を成膜し、側壁加工に
より開口部４の開口寸法を０．４μｍに縮小し、半導体
基板２を例えば、２００Åエッチングして第２リセス１
５を形成した後、ゲ−トメタルとしてＷＳｉをスパッタ
してゲ−ト電極７を形成する。
膜厚が５０００Åの側壁酸化膜６を成膜し、側壁加工に
より開口部４の開口寸法を０．４μｍに縮小し、半導体
基板２を例えば、２００Åエッチングして第２リセス１
５を形成した後、ゲ−トメタルとしてＷＳｉをスパッタ
してゲ−ト電極７を形成する。
【００３８】次に、図４（ｃ）に示すように、ゲート寄
生容量を低減させるために、絶縁膜３及び側壁酸化膜６
を全面除去し、シリコン酸化膜よりも誘電率の低い感光
性有機膜８を塗布する。感光性有機膜８としては、例え
ば、ＢＣＢを使用する。
生容量を低減させるために、絶縁膜３及び側壁酸化膜６
を全面除去し、シリコン酸化膜よりも誘電率の低い感光
性有機膜８を塗布する。感光性有機膜８としては、例え
ば、ＢＣＢを使用する。
【００３９】次に、図５（ａ）に示すように、全面露光
すると頭部張出し部７ａの下は露光されないため、ゲー
ト電極７の頭部張出し部７ａの下のみ、感光性有機膜８
が残る。これにより、容量膜９が形成される。
すると頭部張出し部７ａの下は露光されないため、ゲー
ト電極７の頭部張出し部７ａの下のみ、感光性有機膜８
が残る。これにより、容量膜９が形成される。
【００４０】次に、図５（ｂ）に示すように、保護膜１
０として例えば、膜厚が１０００Åのシリコン酸化膜を
成膜し、フォトレジスト２９をマスクに保護膜１０にホ
ール１１を形成する。
０として例えば、膜厚が１０００Åのシリコン酸化膜を
成膜し、フォトレジスト２９をマスクに保護膜１０にホ
ール１１を形成する。
【００４１】次に、図５（ｃ）に示すように、オ−ミッ
ク電極１３として例えば、ＡｕＧｅを蒸着し、フォトレ
ジストによってリフトオフして半導体装置１が完成す
る。
ク電極１３として例えば、ＡｕＧｅを蒸着し、フォトレ
ジストによってリフトオフして半導体装置１が完成す
る。
【００４２】本実施例においては、ゲート電極７の頭部
張出し部７ａの下と第１及び第２リセス１４、１５との
間に感光性有機膜８が形成されているために、保護膜１
０である酸化膜の膜厚が変化してもゲート寄生容量は変
化しない。更に、酸化膜のオ−バ−エッチにより第１及
び第２リセス１４、１５内の半導体基板の１部の結晶が
削られることがなくなり、半導体装置１の性能のバラツ
キを低減することができる。
張出し部７ａの下と第１及び第２リセス１４、１５との
間に感光性有機膜８が形成されているために、保護膜１
０である酸化膜の膜厚が変化してもゲート寄生容量は変
化しない。更に、酸化膜のオ−バ−エッチにより第１及
び第２リセス１４、１５内の半導体基板の１部の結晶が
削られることがなくなり、半導体装置１の性能のバラツ
キを低減することができる。
【００４３】上述のいずれの本実施例において、感光性
有機膜８はＢＣＢに限定されるものではなく、ポリイミ
ド系又はフッ素系感光性有機膜とすることができる。ま
た、いずれの物質も、シリコン酸化膜及びシリコン窒化
膜と比較して誘電率は低い。
有機膜８はＢＣＢに限定されるものではなく、ポリイミ
ド系又はフッ素系感光性有機膜とすることができる。ま
た、いずれの物質も、シリコン酸化膜及びシリコン窒化
膜と比較して誘電率は低い。
【００４４】また、上述のいずれの本実施例において、
保護膜１０はシリコン酸化膜に限定されるものではな
く、ＳｉＮ又はＳｉＯＮとすることができる。
保護膜１０はシリコン酸化膜に限定されるものではな
く、ＳｉＮ又はＳｉＯＮとすることができる。
【００４５】更に、上述のいずれの実施例においても、
リセス５の底面に半導体基板２の縦断面においてＴ字形
状を呈するゲート電極７を形成したが、ゲート電極７の
形状は、特にこれに限定されるものではなく、仕様又は
製造方法に応じて、その形状は適宜変更可能である。
リセス５の底面に半導体基板２の縦断面においてＴ字形
状を呈するゲート電極７を形成したが、ゲート電極７の
形状は、特にこれに限定されるものではなく、仕様又は
製造方法に応じて、その形状は適宜変更可能である。
【００４６】
【発明の効果】以上詳述したように本発明によれば、半
導体基板にリセスを形成し、ゲート電極の頭部張出し部
の下と半導体基板との間に感光性有機膜からなる容量膜
を形成することにより、誘電率を低減することができ、
ＦＥＴの性能を向上させることができる。
導体基板にリセスを形成し、ゲート電極の頭部張出し部
の下と半導体基板との間に感光性有機膜からなる容量膜
を形成することにより、誘電率を低減することができ、
ＦＥＴの性能を向上させることができる。
【００４７】また、オーミック電極を形成する場合に、
ゲート電極の頭部張出し部の下とリセスとの間に感光性
有機膜からなる容量膜が形成されているので、リセス内
を保護することができると共に、保護膜として形成され
る酸化膜の膜厚のバラツキによるゲート寄生容量の変化
を防ぐことができる。従って、ＦＥＴの性能のバラツキ
を低減することができる。
ゲート電極の頭部張出し部の下とリセスとの間に感光性
有機膜からなる容量膜が形成されているので、リセス内
を保護することができると共に、保護膜として形成され
る酸化膜の膜厚のバラツキによるゲート寄生容量の変化
を防ぐことができる。従って、ＦＥＴの性能のバラツキ
を低減することができる。
【００４８】
【図１】本発明の実施例に係る感光性有機膜を有する半
導体装置の断面図である。
導体装置の断面図である。
【図２】（ａ）乃至（ｃ）は、本発明の実施例に係る感
光性有機膜を有する半導体装置の製造方法を工程順に示
す断面図である。
光性有機膜を有する半導体装置の製造方法を工程順に示
す断面図である。
【図３】（ａ）及び（ｂ）は、図２の次の工程を工程順
に示す断面図である。
に示す断面図である。
【図４】（ａ）乃至（ｃ）は、本発明の実施例に係る感
光性有機膜を有する半導体装置の製造方法を工程順に示
す断面図である。
光性有機膜を有する半導体装置の製造方法を工程順に示
す断面図である。
【図５】（ａ）乃至（ｃ）は、図４の次の工程を工程順
に示す断面図である。
に示す断面図である。
【図６】（ａ）乃至（ｃ）は、従来の半導体装置の製造
方法を工程順に示す断面図である。
方法を工程順に示す断面図である。
【図７】（ａ）及び（ｂ）は、図６の次の工程を工程順
に示す断面図である。
に示す断面図である。
１、１００；半導体装置 ２、１０１；半導体基板 ３、１０２；酸化膜 ４、１０３；開口部 ５、１０４；リセス ６、１０５；側壁膜 ７、１０６；ゲート電極 ７ａ；頭部張出し部 ８；感光性有機膜 ９；容量膜 １０、１０７；保護膜 １１、１０８；レジスト １２、１０９；ホール １３、１１０；オーミック電極 １４；第１リセス １５；第２リセス
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１１年１０月２２日（１９９９．１０．
２２）
２２）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００３
【補正方法】変更
【補正内容】
【０００３】従来の半導体装置は、図７（ｂ）に示すよ
うに、半導体基板１０１にリセス１０４が形成され、こ
のリセス１０４には、半導体基板１０１の縦断面におい
てＴ字形状を呈するゲート電極１０６が形成されてい
る。半導体基板１０１及びゲート電極１０６の外周面に
は、均一な厚さの保護膜１０７が形成されている。ゲー
ト電極１０６の両側には、保護膜１０７の１部を開口し
たホール１０９が形成され、このホール１０９には、オ
ーミック電極１１０が半導体基板１０１と直接接触する
ように形成されている。
うに、半導体基板１０１にリセス１０４が形成され、こ
のリセス１０４には、半導体基板１０１の縦断面におい
てＴ字形状を呈するゲート電極１０６が形成されてい
る。半導体基板１０１及びゲート電極１０６の外周面に
は、均一な厚さの保護膜１０７が形成されている。ゲー
ト電極１０６の両側には、保護膜１０７の１部を開口し
たホール１０９が形成され、このホール１０９には、オ
ーミック電極１１０が半導体基板１０１と直接接触する
ように形成されている。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２９
【補正方法】変更
【補正内容】
【００２９】次に、図３（ｂ）に示すように、半導体基
板２上に保護膜１０として例えば、膜厚が１０００Åの
シリコン酸化膜を成膜する。フォトレジスト１１を保護
膜１０の全面に亘って塗布し、パターニングをする。こ
のフォトレジスト１１をマスクにして、ゲート電極７の
両側の保護膜１０にホール１２を開口する。
板２上に保護膜１０として例えば、膜厚が１０００Åの
シリコン酸化膜を成膜する。フォトレジスト１１を保護
膜１０の全面に亘って塗布し、パターニングをする。こ
のフォトレジスト１１をマスクにして、ゲート電極７の
両側の保護膜１０にホール１２を開口する。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００３０
【補正方法】変更
【補正内容】
【００３０】最後に、ホール１２に例えば、ＡｕＧｅを
蒸着し、オ−ミック電極１３を形成する。そして、フォ
トレジストによりリフトオフをして図１に示す半導体装
置１が完成する。
蒸着し、オ−ミック電極１３を形成する。そして、フォ
トレジストによりリフトオフをして図１に示す半導体装
置１が完成する。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００３１
【補正方法】変更
【補正内容】
【００３１】これにより、半導体基板２にリセス５を形
成し、リセス５の底面に半導体基板２の縦断面において
Ｔ字形のゲート電極７を形成し、そのゲート電極７の頭
部張出し部７ａの下に感光性有機膜８からなる容量膜９
を形成させることにより、保護膜１０である酸化膜の膜
厚が変化してもゲート寄生容量は変化しない。また、オ
ーミック電極１３を形成する位置に保護膜１０にホール
１２を開口する場合に、オ−バ−エッチによりリセス５
内の半導体基板の１部の結晶が削られることがなくな
り、半導体装置１の性能のバラツキが低減される。
成し、リセス５の底面に半導体基板２の縦断面において
Ｔ字形のゲート電極７を形成し、そのゲート電極７の頭
部張出し部７ａの下に感光性有機膜８からなる容量膜９
を形成させることにより、保護膜１０である酸化膜の膜
厚が変化してもゲート寄生容量は変化しない。また、オ
ーミック電極１３を形成する位置に保護膜１０にホール
１２を開口する場合に、オ−バ−エッチによりリセス５
内の半導体基板の１部の結晶が削られることがなくな
り、半導体装置１の性能のバラツキが低減される。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００４０
【補正方法】変更
【補正内容】
【００４０】次に、図５（ｂ）に示すように、保護膜１
０として例えば、膜厚が１０００Åのシリコン酸化膜を
成膜し、フォトレジスト１１をマスクに保護膜１０にホ
ール１２を形成する。
０として例えば、膜厚が１０００Åのシリコン酸化膜を
成膜し、フォトレジスト１１をマスクに保護膜１０にホ
ール１２を形成する。
Claims (7)
- 【請求項１】 半導体基板と、前記半導体基板に形成さ
れたリセスと、前記リセスに形成された断面Ｔ字形のゲ
ート電極と、前記ゲート電極の頭部張出し部の下に形成
される容量膜と、前記ゲート電極の両側にて半導体基板
上に形成されたオーミック電極と、を有し、前記容量膜
はシリコン酸化膜と比較して誘電率が低い感光性有機膜
であることを特徴とする感光性有機膜を有する半導体装
置。 - 【請求項２】 前記感光性有機膜は、ＢＣＢ、ポリイミ
ド系及びフッ素系感光性有機膜からなる群から選択され
た１つであることを特徴とする請求項１に記載の感光性
有機膜を有する半導体装置。 - 【請求項３】 前記オーミック電極は、ＡｕＧｅで形成
されていることを特徴とする請求項１又は２に記載の感
光性有機膜を有する半導体装置。 - 【請求項４】 半導体基板上に絶縁膜を形成する工程
と、前記絶縁膜の１部に開口部を形成する工程と、前記
開口部にリセスを形成する工程と、前記開口部に側壁酸
化膜を形成する工程と、前記側壁酸化膜により縮小され
た開口部に断面Ｔ字形のゲート電極を形成する工程と、
前記絶縁膜及び側壁酸化膜を除去する工程と、シリコン
酸化膜と比較して誘電率が低い感光性有機膜を塗布する
工程と、前記感光性有機膜を露光する工程と、前記ゲー
ト電極の頭部張出し部の下部を除いて前記感光性有機膜
を除去し、前記感光性有機膜からなる容量膜を前記ゲー
ト電極の頭部張出し部の下部に残存させる工程と、を有
することを特徴とする感光性有機膜を有する半導体装置
の製造方法。 - 【請求項５】 前記ゲート電極の頭部張出し部の下を除
いて前記感光性有機膜を除去し、前記感光性有機膜から
なる容量膜を前記ゲート電極の頭部張出し部の下に形成
する工程の後に、前記ゲート電極及び半導体基板に保護
膜を形成する工程と、前記保護膜にホールを開口する工
程と、前記ホールにオーミック電極を形成する工程と、
を有することを特徴とする請求項４に記載の感光性有機
膜を有する半導体装置の製造方法。 - 【請求項６】 前記オーミック電極は、ＡｕＧｅで形成
されていることを特徴とする請求項５に記載の感光性有
機膜を有する半導体装置の製造方法。 - 【請求項７】 前記感光性有機膜は、ＢＣＢ、ポリイミ
ド系及びフッ素系感光性有機膜からなる群から選択され
た１つであることを特徴とする請求項４に記載の感光性
有機膜を有する半導体装置の製造方法
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10312597A JP2000138237A (ja) | 1998-11-02 | 1998-11-02 | 感光性有機膜を有する半導体装置及びその製造方法 |
| US09/432,128 US6100555A (en) | 1998-11-02 | 1999-11-02 | Semiconductor device having a photosensitive organic film, and process for producing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10312597A JP2000138237A (ja) | 1998-11-02 | 1998-11-02 | 感光性有機膜を有する半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000138237A true JP2000138237A (ja) | 2000-05-16 |
Family
ID=18031126
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10312597A Pending JP2000138237A (ja) | 1998-11-02 | 1998-11-02 | 感光性有機膜を有する半導体装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6100555A (ja) |
| JP (1) | JP2000138237A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008282997A (ja) * | 2007-05-10 | 2008-11-20 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7560739B2 (en) * | 2004-06-29 | 2009-07-14 | Intel Corporation | Micro or below scale multi-layered heterostructure |
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|---|---|---|---|---|
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| JPH04167439A (ja) * | 1990-10-30 | 1992-06-15 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPH06342811A (ja) * | 1993-06-01 | 1994-12-13 | Nec Corp | 電界効果型トランジスタ及びその製造方法 |
| JPH0870012A (ja) * | 1994-08-29 | 1996-03-12 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP2912187B2 (ja) * | 1995-04-24 | 1999-06-28 | 日本電気株式会社 | 電界効果型トランジスタ |
| JPH09172027A (ja) * | 1995-12-20 | 1997-06-30 | Toshiba Corp | 電界効果トランジスタの製造方法 |
| US5856217A (en) * | 1997-04-10 | 1999-01-05 | Hughes Electronics Corporation | Modulation-doped field-effect transistors and fabrication processes |
| TW327241B (en) * | 1997-07-24 | 1998-02-21 | United Semiconductor Corp | The method for lowing down gate boundary capacitor |
-
1998
- 1998-11-02 JP JP10312597A patent/JP2000138237A/ja active Pending
-
1999
- 1999-11-02 US US09/432,128 patent/US6100555A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008282997A (ja) * | 2007-05-10 | 2008-11-20 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6100555A (en) | 2000-08-08 |
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