JPH02105539A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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- JPH02105539A JPH02105539A JP25851988A JP25851988A JPH02105539A JP H02105539 A JPH02105539 A JP H02105539A JP 25851988 A JP25851988 A JP 25851988A JP 25851988 A JP25851988 A JP 25851988A JP H02105539 A JPH02105539 A JP H02105539A
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Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電界効果トランジスタに関する。
能動素子の高速化のため電子速度が早い化合物半導体に
よるトランジスタが研究開発・実用化されている。
よるトランジスタが研究開発・実用化されている。
特にメタルショットキー型の電界効果トランジスタには
、高いｇ、とゲートのバリヤハイドが要求されている。
、高いｇ、とゲートのバリヤハイドが要求されている。
第３図は従来の電界効果トランジスタの一例の断面図で
ある。
ある。
電界効果トランジスタのＧ、Ａ、基板１は、上層にｎ型
能動層２を有しさらにその上層にｐ型頭域５ａを有して
いる。
能動層２を有しさらにその上層にｐ型頭域５ａを有して
いる。
ｐ型領域５．の表面の一部にタングステンのショットキ
ーゲート電極６．が形成され、このゲート電極６１を間
隔を置いて挟んで両側にｎ＋型層３が設けられている。
ーゲート電極６．が形成され、このゲート電極６１を間
隔を置いて挟んで両側にｎ＋型層３が設けられている。
このｐ型領域５．を有する構造は、ｎ型能動層２とのゲ
ートのバリヤハイドを高めるＭ Ｅ Ｓ 電界効果トラ
ンジスタとしてインシティチュウト・オブ・フィジック
ス・コンファレンス（Ｉｎ５Ｌｆｔ、ｕｔ、ｅｏｆ Ｐ
ｈｙｓｉｃｓ Ｃｏｎｆｅｒｅｎｃｅ ） 、第９１号
、１９８７年、第７章、第６７７項に紹介されている。
ートのバリヤハイドを高めるＭ Ｅ Ｓ 電界効果トラ
ンジスタとしてインシティチュウト・オブ・フィジック
ス・コンファレンス（Ｉｎ５Ｌｆｔ、ｕｔ、ｅｏｆ Ｐ
ｈｙｓｉｃｓ Ｃｏｎｆｅｒｅｎｃｅ ） 、第９１号
、１９８７年、第７章、第６７７項に紹介されている。
上述した従来の電界効果トランジスタは、ＧａＡ、基板
表面のショットキーゲート電極下にｐ型領域が形成され
、さらにショットキーゲート電極とソース・ドレイン電
極との間のＧ、Ａ、基板表面にもｐ型領域が存在するの
で、ソース・ドレインとゲートの電極間の寄生抵抗が大
きくなり高周波特製を低下させるという欠点があった。
表面のショットキーゲート電極下にｐ型領域が形成され
、さらにショットキーゲート電極とソース・ドレイン電
極との間のＧ、Ａ、基板表面にもｐ型領域が存在するの
で、ソース・ドレインとゲートの電極間の寄生抵抗が大
きくなり高周波特製を低下させるという欠点があった。
本発明の目的は、ソース・ドレイン及びゲート電極間の
抵抗の小さく高周波特性のよい電界効果トランジスタを
提供することにある。
抵抗の小さく高周波特性のよい電界効果トランジスタを
提供することにある。
本発明の電界効果トランジスタは、半導体基板の一主面
の上層に形成されたｎ型能動層と、該ｎ型能動層の表面
に形成され上層がショットキーゲート電極に接するρ型
領域と、該ｐ型領域を挟んで前記半導体基板の上層に形
成されたｎ型高能動層とを有する電界効果トランジスタ
において、前記ｐ型領域の側面が前記ｎ型能動層を介し
て前記ｎ型高濃度層に接して構成されている。
の上層に形成されたｎ型能動層と、該ｎ型能動層の表面
に形成され上層がショットキーゲート電極に接するρ型
領域と、該ｐ型領域を挟んで前記半導体基板の上層に形
成されたｎ型高能動層とを有する電界効果トランジスタ
において、前記ｐ型領域の側面が前記ｎ型能動層を介し
て前記ｎ型高濃度層に接して構成されている。
次に、本発明について図面を参照して説明する。
第１図＜ａ）〜（ｅ）は本発明の第１の実施例を説明す
るための工程順に示した半導体チップの断面図である。
るための工程順に示した半導体チップの断面図である。
第１図（ａ＞に示すように、Ｇ、Ａ、基板１の表面から
加速エネルギーＥ、＝１００ｋｅＶでシリコンを用いた
イオン注入によりｎ型能動層２を形成し、ついでゲート
形成領域を除いて両側にＥ、＝１５０ｋｅＶのイオン注
入を行いｎ′″型層３を形成する。
加速エネルギーＥ、＝１００ｋｅＶでシリコンを用いた
イオン注入によりｎ型能動層２を形成し、ついでゲート
形成領域を除いて両側にＥ、＝１５０ｋｅＶのイオン注
入を行いｎ′″型層３を形成する。
次に第１図（ｂ）に示すようにチップ表面にＣＶＤ法に
より厚さ４００ｎｍの５ＩＯ２膜４を形成し、ホトリソ
グラフィ技術によりＣＦ４を用いたドライエツチングし
て、Ｓ ＋ ０２ ［４のゲート形成領域に幅１μｍの
開孔部Ｈを形成する。
より厚さ４００ｎｍの５ＩＯ２膜４を形成し、ホトリソ
グラフィ技術によりＣＦ４を用いたドライエツチングし
て、Ｓ ＋ ０２ ［４のゲート形成領域に幅１μｍの
開孔部Ｈを形成する。
次に第１図（Ｃ）に示すように、５１０２膜４をマスク
として加速エネルギーＥ、＝２０ｋｅＶのＭ、を用いた
イオン注入を開孔部Ｈに行ってｎ型能動層２の表面にゲ
ート形成領域に対応してｐ型頭域５を形成する。
として加速エネルギーＥ、＝２０ｋｅＶのＭ、を用いた
イオン注入を開孔部Ｈに行ってｎ型能動層２の表面にゲ
ート形成領域に対応してｐ型頭域５を形成する。
次に第１図（ｄ）に示すように、スパッタ法により、タ
ングステンのショットキーゲート電極６を形成する。
ングステンのショットキーゲート電極６を形成する。
次に第１図（ｅ）に示すように、ウェットエツチングに
よりショットキーゲート電極６の両側の先の５１０２膜
４を開孔し、オーム性金属Ａ。
よりショットキーゲート電極６の両側の先の５１０２膜
４を開孔し、オーム性金属Ａ。
Ｇｅ−Ｎ１によりｎ＋層３の表面の両側にソース・ドレ
イン電極７を形成する。
イン電極７を形成する。
ここで、ショットキーゲート電極６下のｐ型頭域５と、
ソース・ドレイン電極７下のｎ＋型層３との間にはｎ型
能動層２を介しているので、電極間の寄生抵抗が小さく
高周波特性のよいＭＥＳ型の電界効果トランジスタが得
られる。
ソース・ドレイン電極７下のｎ＋型層３との間にはｎ型
能動層２を介しているので、電極間の寄生抵抗が小さく
高周波特性のよいＭＥＳ型の電界効果トランジスタが得
られる。
第２図は本発明の第２の実施例の断面図である。
前述の第１の実施例では、ショットキーゲート電極６下
のＧ、Ａ、基板表面のｎ型能動層２の下のＧ、Ａ、基板
１中にも埋込９層８を設けることにより、Ｇ、Ａ、基板
電流を減少させて短チャンネル効果の抑制もできる効果
がある。
のＧ、Ａ、基板表面のｎ型能動層２の下のＧ、Ａ、基板
１中にも埋込９層８を設けることにより、Ｇ、Ａ、基板
電流を減少させて短チャンネル効果の抑制もできる効果
がある。
以上説明したように本発明の電界効果トランジスタは、
ゲート電極下のＧ、Ａ、基板表面下のみにｐ型領域を形
成し、バリヤハイドが高くかつ電極間の寄生抵抗の小さ
いＭＥＳ型の電界効果トランジスタを得ることができる
効果がある。
ゲート電極下のＧ、Ａ、基板表面下のみにｐ型領域を形
成し、バリヤハイドが高くかつ電極間の寄生抵抗の小さ
いＭＥＳ型の電界効果トランジスタを得ることができる
効果がある。
従って本発明の電界効果トランジスタを用いることによ
りロッジツクスイングの拡大ができ、回路設計のマージ
ンが増えると共に、寄生抵抗の増大がないため高ｇ１が
得られて高周波特性が向上する。
りロッジツクスイングの拡大ができ、回路設計のマージ
ンが増えると共に、寄生抵抗の増大がないため高ｇ１が
得られて高周波特性が向上する。
第１図（ａ）〜（ｅ）は本発明の第１の実施例を説明す
るための工程順に示した半導体チップの断面図、第２図
は本発明の第２の実施例の断面図、第３図は従来の電界
効果トランジスタの一例の断面図である。 １・・・Ｇ、Ａ、基板、２・・・ｎ型能動層、３・・・
ｎ＋型層、 ５・・・ｐ型領域、 ６・・・ショ ットキーゲート電 極、 ８・・・埋込９層。
るための工程順に示した半導体チップの断面図、第２図
は本発明の第２の実施例の断面図、第３図は従来の電界
効果トランジスタの一例の断面図である。 １・・・Ｇ、Ａ、基板、２・・・ｎ型能動層、３・・・
ｎ＋型層、 ５・・・ｐ型領域、 ６・・・ショ ットキーゲート電 極、 ８・・・埋込９層。
Claims (1)
- 半導体基板の一主面の上層に形成されたｎ型能動層と、
該ｎ型能動層の表面に形成され上層がショットキーゲー
ト電極に接するｐ型領域と、該ｐ型領域を挟んで前記半
導体基板の上層に形成されたｎ型高能動層とを有する電
界効果トランジスタにおいて、前記ｐ型領域の側面が前
記ｎ型能動層を介して前記ｎ型高濃度層に接することを
特徴とする電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25851988A JPH02105539A (ja) | 1988-10-14 | 1988-10-14 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25851988A JPH02105539A (ja) | 1988-10-14 | 1988-10-14 | 電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02105539A true JPH02105539A (ja) | 1990-04-18 |
Family
ID=17321339
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25851988A Pending JPH02105539A (ja) | 1988-10-14 | 1988-10-14 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02105539A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5187379A (en) * | 1991-02-14 | 1993-02-16 | Mitsubishi Denki Kabushiki Kaisha | Field effect transistor and manufacturing method therefor |
| JPH08321518A (ja) * | 1994-08-22 | 1996-12-03 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
-
1988
- 1988-10-14 JP JP25851988A patent/JPH02105539A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5187379A (en) * | 1991-02-14 | 1993-02-16 | Mitsubishi Denki Kabushiki Kaisha | Field effect transistor and manufacturing method therefor |
| JPH08321518A (ja) * | 1994-08-22 | 1996-12-03 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
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