JPWO2011161721A1 - 電力用半導体装置 - Google Patents

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Abstract

センスパッドを備えた高速にスイッチングする電力用半導体装置において、スイッチング時に変位電流が流れることによってその流路の抵抗とあいまって、センスパッド下部のウェル領域に高電圧が発生し、高電圧によってゲート絶縁膜のような薄い絶縁膜が絶縁破壊して電力用半導体装置が破壊する場合があった。この発明に係る電力用半導体装置は、センスパッド下部のウェル領域の上に設けられ、ゲート絶縁膜より厚いフィールド絶縁膜を貫通してソースパッドと接続するセンスパッドウェルコンタクトホールを備えているために、信頼性を高めることができる。

Description

この発明は、炭化珪素半導体装置などの電力用半導体装置に関する。
電力用半導体装置において、電流検出用素子を同一基板に配置して、過電流検出に応じて素子を遮断し素子を保護することが可能な構造が知られている（例えば、特許文献１）。特許文献１には、電流検出素子を同一基板に配置したＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）などの半導体装置の電流検出素子の電流検出用ボンディングパッドの下部に、ベース領域と同様のｐ型領域が形成した構造が記載されている。
また、特許文献２に記載の電力用縦型金属−酸化膜−半導体電界効果型トランジスタ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＭＯＳＦＥＴ）とダイオードで構成される電力用半導体装置では、同文献の図１及び図２に示されているように、ＭＯＳＦＥＴのセル領域の周縁部、すなわち、ゲートパッド部と隣接された領域にダイオードが少なくとも一列に配置されている。このようなダイオードの各々は、ＭＯＳＦＥＴがオン状態からオフ状態へスイッチングする際に、同文献の図２に示されるＰウェル及びＰベースからドレイン側のＮ型半導体層内に順方向バイアス時に注入されたホールを吸収する。このため、同文献の上記の構造は、ＭＯＳＦＥＴが順方向バイアスから逆方向バイアスに切り替わる際に、同文献の図３に示される寄生トランジスタがオンするのを防止することができる。
ここで、同文献の上記構造においては、その図２に示されている様に、ＭＯＳＦＥＴのＰウェルであるＰベースが、バックゲートを介して、ソース電極に電気的に接続されている。
特開平８−４６１９３号公報（ｐ３、図１９〜図２０） 特開平５−１９８８１６号公報（図１〜図３）
本発明が解決すべき問題点を、主に特許文献２の図２に基づき以下に説明する。
特許文献２に記載の電力用半導体装置のＭＯＳＦＥＴをオン状態からオフ状態にスイッチングするときに、ＭＯＳＦＥＴのドレイン電圧、すなわち、ドレイン電極の電圧が急激に上昇し、場合によっては数百Ｖ程度にまで達することがある。このドレイン電圧の上昇により、オフ状態時になるとＰウェルとＮ-ドレイン層との間にできる空乏層容量を介して、ドレイン電極側とソース電極側とにそれぞれ変位電流が発生する。この変位電流は、ＰウェルまたはＰウェルと同様にＰ型の領域がＮ-ドレイン層中に設けられている箇所であれば、ＭＯＳＦＥＴのＰウェルにだけでなくダイオードにも発生する。
このようにして発生した変位電流は、ドレイン電極側に発生したものはそのままドレイン電極に流れるが、ソース電極側に発生したものは、ＰウェルまたはＰ型の領域を経由してソース電極にまで流れる。
特許文献２に示されるような電力用半導体装置の場合、その従来例の説明に記載されているようにソース電極とフィールドプレートとは電気的に接続されているので、例えば図２（Ｃ）に示される断面において、ゲートパッド下のＰウェルに内に流れ込んだ変位電流は、ゲートパッド下のＰウェル内をＭＯＳＦＥＴセル方向からフィールドプレートに接続されているコンタクトホールに向けて流れ、フィールドプレートを介してソース電極に流入する。
ここで、ＭＯＳＦＥＴセルのＰウェルとダイオードセルのＰウェルの面積に対してゲートパッド下のＰウェルの面積は非常に大きいので、ゲートパッド下のＰウェルに変位電流が流れると、面積が大きなＰウェル自体およびコンタクトホールにある程度大きな抵抗値の抵抗があるために、Ｐウェル内に無視し得ない値の電圧が発生する。その結果、Ｐウェルがフィールドプレートを介してソース電極（通常アース電位に接続される）と電気的に接続されている箇所（コンタクトホール）から平面方向の距離が大きなＰウェル内の位置では比較的大きな電位が発生することになる。
この電位は、変位電流が大きくなる程大きくなり、上記ドレイン電圧Ｖの時間ｔに対する変動ｄＶ／ｄｔが大きくなる程大きくなる。
また、この電位は、ゲートパッド下のＰウェルのみならず、特許文献１のように、電流検出素子に接続された電流検出用ボンディングパッドのような、面積の大きなパッド下のＰウェルでも、同様に発生する。
本発明の電力用半導体装置は、第１導電型の半導体基板と、前記半導体基板の第１の主面に形成された第１導電型のドリフト層と、前記ドリフト層の表層の一部に複数並んで形成された第２導電型のメインセルウェル領域と、前記ドリフト層の表層の一部に前記メインセルウェル領域から離間して複数並んで形成された第２導電型のセンスセルウェル領域と、前記センスセルウェル領域の周囲に前記センスセルウェル領域および前記メインセルウェル領域から離間して形成され、前記メインセルウェル領域および前記センスセルウェル領域より面積の大きな第２導電型のセンスパッドウェル領域と、前記センスセルウェル領域および前記メインセルウェル領域の上に形成されたゲート絶縁膜と、前記センスパッドウェル領域の上に形成された前記ゲート絶縁膜より膜厚の大きなフィールド絶縁膜と、前記フィールド絶縁膜を貫通して前記センスパッドウェル領域の上に形成されたセンスパッドウェルコンタクトホールと前記ゲート絶縁膜を貫通して前記メインセルウェル領域の上に形成されたソースコンタクトホールとを介して前記センスパッドウェル領域と前記メインセルウェル領域とを電気的に接続するソースパッドと、前記ゲート絶縁膜を貫通して前記センスセルウェル領域の上に形成されたセンスソースコンタクトホールを介して前記センスセルウェル領域に電気的に接続されたセンスパッドと、前記メインセルウェル領域および前記センスセルウェル領域上に前記ゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極に電気的に接続されたゲートパッドと、前記半導体基板の第２の主面に形成されたドレイン電極とを備えたものである。
本発明の電力用半導体装置によれば、電流センサなどのセンサを内蔵して電流値などをモニターできる電力用半導体装置において、センサパッドを備えた電力用半導体装置を高速駆動した場合においても、ゲート絶縁膜に大きな強度の電界が印加されずゲート絶縁膜が絶縁破壊することを抑制でき、より信頼性の高い電力用半導体装置を提供することができる。
この発明の実施の形態１における電力用半導体装置を模式的に表す平面図である。 この発明の実施の形態１における電力用半導体装置を模式的に表す平面図である。 この発明の実施の形態１における電力用半導体装置の一部の断面を模式的に表す断面図である。 この発明の実施の形態１における電力用半導体装置の一部の断面を模式的に表す断面図である。 この発明の実施の形態１における電力用半導体装置の製造工程を説明するための電力用半導体装置の一部を模式的に表す断面図である。 この発明の実施の形態１における電力用半導体装置の製造工程を説明するための電力用半導体装置の一部を模式的に表す断面図である。 この発明の実施の形態１における電力用半導体装置の等価回路モデルを説明する回路図である。 この発明の実施の形態１における電力用半導体装置の一形態を模式的に表す断面図である。 この発明の実施の形態１における電力用半導体装置の一形態の一部を模式的に表す平面図である。 この発明の実施の形態１における電力用半導体装置の一形態を模式的に表す平面図である。 この発明の実施の形態１における電力用半導体装置の一形態を模式的に表す平面図である。 この発明の実施の形態１における電力用半導体装置の一形態を模式的に表す平面図である。 この発明の実施の形態２における電力用半導体装置を模式的に表す平面図である。 この発明の実施の形態２における電力用半導体装置の一部を模式的に表す断面図である。
実施の形態１．
本発明の実施の形態１においては、電流センサを内蔵した電力用半導体装置の一例として、縦型のｎ型チャネル炭化珪素ＭＯＳＦＥＴを主としたものを用いて説明する。また、下記各実施の形態では、第１導電型をｎ型、第２導電型をｐ型として説明するが、半導体の導電型については、その逆であっても構わない。
図１は、本発明の実施の形態１の電力用半導体装置である炭化珪素ＭＯＳＦＥＴを主とした電力用半導体装置を上面から模式的に見た平面図である。図１において、電力用半導体装置の上面の中央部には、ソースパッド１０が形成されている。ソースパッド１０の上面から見た一方の側には、ゲートパッド１１が形成されている。また、ソースパッド１０を取り囲むように、ゲートパッド１１から延伸してゲート配線１２形成されている。さらに、ソースパッド１０の内部の一部には、センスパッド１３が形成されている。
ソースパッド１０は、ソースパッド１０の下部に複数設けられたメインセルのＭＯＳＦＥＴのソースに電気的に接続されており、センスパッド１３は、センスパッド１３の下部に複数設けられたセンスセルのＭＯＳＦＥＴのソースに電気的に接続されている。また、ゲートパッド１１およびゲート配線１２は、メインセルおよびセンスセルのＭＯＳＦＥＴのゲートに電気的に接続され、外部の制御回路から供給されたゲート電圧をゲート電極に印加する。
図２は、図１に示したソースパッド１０、ゲートパッド１１などの層より下部の層を上部から透視した、本実施の形態における電力用半導体装置の平面図である。図２において、図１に示したセンスパッド１３の下部には、層間絶縁膜（図示せず）などの絶縁膜を貫通して複数のセンスソースコンタクトホール６２と呼ぶ孔が形成されている。各センスソースコンタクトホール６２の下部の炭化珪素層には、ｐ型炭化珪素のセンスセルウェル領域４２が形成されている。
また、上面から見て複数のセンスソースコンタクトホール６２およびセンスセルウェル領域４２を取り囲むように、センスセル外周ウェル領域４３およびセンスセル外周ウェルコンタクトホール６３が形成されている。センスセル外周ウェルコンタクトホール６３は、層間絶縁膜などの絶縁膜を貫通して形成されており、センスセル外周ウェル領域４３は、センスセル外周ウェルコンタクトホール６３の下部の炭化珪素層にｐ型の性質を示すように形成されている。
さらに、上面から見てセンスセル外周ウェル領域４３およびセンスセル外周ウェルコンタクトホール６３の外側には、センスパッド１３の下方に、センスパッドウェル領域４４およびセンスパッドウェルコンタクトホール６４が形成されている。センスパッドウェルコンタクトホール６４は、層間絶縁膜などの絶縁膜を貫通して形成されており、センスパッドウェル領域４４は、炭化珪素層にｐ型の性質を示すように形成されている。
また、上面から見てセンスパッドウェル領域４４およびセンスパッドウェルコンタクトホール６４を取り囲むように、ソースパッド１０とセンスパッド１３との境界でソースパッド１０内の下方に、センスパッド境界ウェル領域４５およびセンスパッド境界ウェルコンタクトホール６５が形成されている。センスパッド境界ウェルコンタクトホール６５は、層間絶縁膜などの絶縁膜を貫通して形成されており、センスパッド境界ウェル領域４５は、炭化珪素層にｐ型の性質を示すように形成されている。
ソースパッド１０の下部には、上面から見てセンスパッド境界ウェル領域４５およびセンスパッド境界ウェルコンタクトホール６５を取り囲むように、多数のメインセルが形成されている。各メインセルにおいては、層間絶縁膜などの絶縁膜を貫通して形成されたソースコンタクトホール６１の下部の炭化珪素層にｐ型炭化珪素のメインセルウェル領域４１が形成されている。
また、上面から見て多数のメインセルを取り囲むように、ソースパッド１０の外周の下部には、外周境界ウェル領域４７、外周境界ウェルコンタクトホール６７が形成されており、さらにその外側には、外周ウェル領域４６、外周ウェルコンタクトホール６６が形成されている。外周境界ウェル領域４７および外周ウェル領域４６は、ｐ型炭化珪素で構成されており、外周境界ウェルコンタクトホール６７および外周ウェルコンタクトホール６６は、層間絶縁膜などの絶縁膜を貫通して形成されている。
外周ウェル領域４６は、ゲートパッド１１の下部にも形成されており、外周部の外周ウェル領域４６の上部には、図１で説明したゲート配線１２が形成されている。
また、上面から見て外周ウェル領域４６のさらに外側の炭化珪素の領域には、ｐ型の接合終端構造（Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ：ＪＴＥ）領域４０が形成されている。
一部のドリフト層２１を含むメインセルウェル領域４１、センスセルウェル領域４２、センスセル外周ウェル領域４３、センスパッド境界ウェル領域４５、外周境界ウェル領域４７などの炭化珪素の領域の上部には、ゲート絶縁膜（図示せず）が形成されており、また、一部のドリフト層２１を含むセンスパッドウェル領域４４、外周ウェル領域４６などの炭化珪素の領域の上部には、ゲート絶縁膜より厚いフィールド絶縁膜（図示せず）が形成されている。図２の平面図において、ゲート絶縁膜フィールド絶縁膜境界３３は、ゲート絶縁膜とフィールド絶縁膜との境界を表す。
図３および図４は、それぞれ、図２の平面図のＡ−Ａ’部分の断面、Ｂ−Ｂ’部分の断面を模式的に表した本実施の形態における電力用半導体装置の断面模式図である。
図３および図４において、ｎ型で低抵抗の炭化珪素で構成される基板２０の表面上に、ｎ型の炭化珪素で構成されるドリフト層２１が形成されている。センスパッド１３の下方のドリフト層２１の表層部の一部には、ｐ型の炭化珪素で構成される複数のセンスセルウェル領域４２が形成されている。センスセルウェル領域４２から断面横方向に所定の間隔をおいて、ドリフト層２１の表層部には、ｐ型炭化珪素のセンスセル外周ウェル領域４３が形成されている。
センスセル外周ウェル領域４３から断面横方向に所定の間隔をおいて、ドリフト層２１の表層部には、ｐ型炭化珪素のセンスパッドウェル領域４４が形成されている。さらに、センスパッドウェル領域４４から所定の間隔をおいて、ドリフト層２１の表層部には、センスパッド境界ウェル領域４５が形成されている。
また、センスパッド境界ウェル領域４５から断面横方向に所定の間隔をおいて、ドリフト層２１の表層部には、ｐ型炭化珪素のメインセルウェル領域４１が多数形成されている。
本実施の形態の電力用半導体装置を上面から見てメインセルウェル領域４１が多数形成されているメインセル領域の外側（図４の右側）のドリフト層２１の表層部には、最外周のメインセルウェル領域４１から所定の間隔をおいて、ｐ型炭化珪素の外周境界ウェル領域４７が形成されている。また、外周境界ウェル領域４７のさらに外側（図４の右側）のドリフト層２１の表層部には、外周境界ウェル領域４７から所定の間隔をおいて、ｐ型炭化珪素の外周ウェル領域４６が形成されている。外周ウェル領域４６のさらに外側のドリフト層２１の表層部には、ｐ型炭化珪素のＪＴＥ領域４０が形成されている。さらに、図２では図示して説明しなかったが、ＪＴＥ領域４０の外側（図４の右側）には、所定の間隔をおいて、ｎ型炭化珪素のフィールドストッパー領域８３が形成されている。
また、メインセルウェル領域４１の断面横方向内側の表層部には、ｎ型のメインソース領域８１が形成されており、そのさらに内側には、低抵抗ｐ型のコンタクト領域９１が形成されている。同様に、センスセルウェル領域４２の断面横方向内側の表層部には、ｎ型のセンスソース領域８２が形成されており、そのさらに内側には、低抵抗ｐ型のコンタクト領域９２が形成されている。
センスパッドウェル領域４４、外周ウェル領域４６およびＪＴＥ領域４０の上部には、フィールド絶縁膜３１が形成されており、メインセルウェル領域４１、センスセルウェル領域４２、センスセル外周ウェル領域４３、センスパッド境界ウェル領域４５、外周境界ウェル領域４７の上部には、ゲート絶縁膜３０が形成されている。
ゲート絶縁膜３０およびフィールド絶縁膜３１の上部には、部分的にゲート電極５０が形成されており、ゲート絶縁膜３０、フィールド絶縁膜３１およびゲート電極５０の上部には、層間絶縁膜３２が形成されている。ゲート絶縁膜３０、フィールド絶縁膜３１、層間絶縁膜３２の所定の位置には、図２で説明したように、ソースコンタクトホール６１、センスソースコンタクトホール６２、センスセル外周ウェルコンタクトホール６３、センスパッドウェルコンタクトホール６４、センスパッド境界ウェルコンタクトホール６５、外周ウェルコンタクトホール６６、外周境界ウェルコンタクトホール６７が形成されている。ソースコンタクトホール６１、センスソースコンタクトホール６２、センスセル外周ウェルコンタクトホール６３、センスパッドウェルコンタクトホール６４、センスパッド境界ウェルコンタクトホール６５、外周ウェルコンタクトホール６６、外周境界ウェルコンタクトホール６７の下部には、それぞれ、低抵抗ｐ型炭化珪素のコンタクト領域９１〜９７が形成されている。
また、センスソースコンタクトホール６２とセンスセル外周ウェルコンタクトホール６３とを接続するように、センスパッド１３が形成されている。さらに、ソースコンタクトホール６１、センスパッドウェルコンタクトホール６４、センスパッド境界ウェルコンタクトホール６５、外周境界ウェルコンタクトホール６７、外周ウェルコンタクトホール６６を接続するように、ソースパッド１０が形成されている。
さらに、ソースコンタクトホール６１、センスソースコンタクトホール６２、センスセル外周ウェルコンタクトホール６３、センスパッドウェルコンタクトホール６４、センスパッド境界ウェルコンタクトホール６５、外周ウェルコンタクトホール６６および外周境界ウェルコンタクトホール６７の底には、各ウェル領域４１〜４７とソースパッド１０またはセンスパッド１３との間の抵抗を低減するために、オーミック電極７１が形成されている。また、基板２０の反対側には、裏面オーミック電極７２を介してドレイン電極１４が形成されている。
また、フィールド絶縁膜３１上のゲート電極５０とゲート配線１２またはゲートパッド１１を接続するためのゲートコンタクトホール６８が、層間絶縁膜３２を貫通して形成されている。
ここで、本実施の形態の電力用半導体装置のｐ型の各ウェル領域（４１〜４７）とｎ型のドリフト層２１との間には、ｐｎダイオードが形成され、メインセルウェル領域４１にはメインＭＯＳダイオード（Ｄ１）が、センスセルウェル領域４２にはセンスＭＯＳダイオード（Ｄ２）が、センスセル外周ウェル領域４３にはセンスセル外周ダイオード（Ｄ３）が、センスパッドウェル領域４４にはセンスパッドダイオード（Ｄ４）が、センスパッド境界ウェル領域４５にはセンスパッド境界ダイオード（Ｄ５）がそれぞれ形成される。また、外周ウェル領域４６とドリフト層２１との間には外周ウェルダイオード（Ｄ６）が、外周境界ウェル領域４７とドリフト層２１との間には外周境界ウェルダイオード（Ｄ７）が、それぞれ形成される。ＪＴＥ領域４０とドリフト層２１との間のダイオードは、外周ウェルダイオード（Ｄ６）につながっているので、外周ウェルダイオード（Ｄ６）の一部として見ることにする。
次に、図５、図６を用いて、本実施の形態の電力用半導体装置の製造方法を説明する。図５および図６は、本実施の形態の電力用半導体装置の製造工程を説明するための電力用半導体装置の一部を模式的に表した断面図であり、図５および図６において、それぞれ、（ａ）は図２のＡ−Ａ’断面部、（ｂ）は図２のＢ−Ｂ’断面部の断面図に対応する。
以下、本実施の形態の電力用半導体装置の製造方法を順を追って説明する。
まず、ｎ型で低抵抗の炭化珪素半導体の基板２０上の表面（第１の主面）上に化学気相堆積（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法により１×１０13ｃｍ-3〜１×１０18ｃｍ-3のｎ型の不純物濃度、４〜２００μｍの厚さの炭化珪素で構成されるドリフト層２１をエピタキシャル成長する。炭化珪素半導体の基板２０は、第１の主面の面方位が（０００１）面で４Ｈのポリタイプを有しｃ軸方向に対して８°以下に傾斜されているものを用いたが、他の面方位、ポリタイプ、傾斜角度であってもよく、また、傾斜していなくてもよい。
つづいて、図５に示すように、ドリフト層２１の表面の所定の位置に、イオン注入法により、ｐ型のメインセルウェル領域４１、ｐ型のセンスセルウェル領域４２、ｐ型のセンスセル外周ウェル領域４３、ｐ型のセンスパッドウェル領域４４、ｐ型のセンスパッド境界ウェル領域４５、ｐ型の外周ウェル領域４６、ｐ型の外周境界ウェル領域４７、ｐ型のＪＴＥ領域４０、ｎ型のメインソース領域８１、ｎ型のセンスソース領域８２、ｎ型のフィールドストッパー領域８３、ｐ型のコンタクト領域９１〜９７を形成する。イオン注入するｐ型不純物としては、Ａｌ（アルミニューム）またはＢ（硼素）が好適であり、イオン注入するｎ型不純物としては、Ｎ（窒素）またはＰ（燐）が好適である。また、イオン注入時の基板２０の加熱は、積極的に行なわなくてもよいし、２００〜８００℃で加熱を行なってもよい。
各ウェル領域４１〜４７、ＪＴＥ領域４０の深さは、エピタキシャル結晶成長層であるドリフト層２１の底面より深くならないように設定する必要があり、例えば、０．３〜２μｍの範囲の値とする。各ウェル領域４１〜４７のｐ型不純物濃度は、ドリフト層２１の不純物濃度より高く、かつ、１×１０15ｃｍ-3〜１×１０19ｃｍ-3の範囲内に設定される。各ウェル領域４１〜４７の深さおよび不純物濃度を同じにすることにより、製造工程を簡略化することもできるし、面積の大きなセンスパッドウェル領域４４や外周ウェル領域４６の不純物濃度を他のウェル領域の不純物濃度より高くして後述の変位電流による電圧を低くすることもできる。
メインソース領域８１、センスソース領域８２の深さについては、その底面がメインセルウェル領域４１、センスセルウェル領域４２の底面を越えないように設定し、そのｎ型不純物濃度は、メインセルウェル領域４１、センスセルウェル領域４２のｐ型不純物濃度より高く、かつ、１×１０17ｃｍ-3〜１×１０21ｃｍ-3の範囲内に設定される。フィールドストッパー領域８３については、メインソース領域８１、センスソース領域８２と同様の条件で形成すればよい。
ただし、ドリフト層２１の最表面近傍に限っては、ＭＯＳＦＥＴのチャネル領域における導電性を高めるために、各ウェル領域４１〜４７の各々のｐ型不純物濃度がドリフト層２１のｎ型不純物濃度より低くなってもよい。
コンタクト領域９１〜９７については、オーミック電極７１を間に挟んでそれぞれ、各ウェル領域４１〜４７とソースパッド１０またはセンスパッド１３との良好な電気的接触を得るために設けるもので、各ウェル領域４１〜４７のｐ型不純物濃度より高濃度の不純物濃度に設定することが望ましい。また、これら高濃度の不純物をイオン注入する際には、基板２０を１５０℃以上に加熱してイオン注入することが、コンタクト領域９１〜９７を低抵抗化する上で望ましい。
つづいて、アルゴン（Ａｒ）ガスまたは窒素ガスなどの不活性ガス雰囲気中、または、真空中で、１５００〜２２００℃の温度範囲、０．５〜６０分の範囲の時間のアニールを行ない、イオン注入された不純物を電気的に活性化させる。このアニールを行なう際に、基板２０およびこれに形成された膜を炭素膜で覆った状態でアニールしてもよい。炭素膜で覆ってアニールすることにより、アニール時における装置内の残留水分や残留酸素などによって発生する炭化珪素表面の荒れの発生を防止することができる。
次に、上記のようにイオン注入されたドリフト層２１の表面を犠牲酸化することにより熱酸化膜を形成し、この熱酸化膜をフッ酸により除去することにより、イオン注入されたドリフト層２１の表面変質層を除去して清浄な面を露出させる。つづいて、ＣＶＤ法、フォトリソグラフィー技術などを用いて、上述のメインセル領域、センスセル領域にほぼ対応した位置以外の位置にフィールド絶縁膜３１と呼ぶ膜厚が０．５〜２μｍ程度の二酸化珪素膜を形成する。このとき、例えば、フィールド絶縁膜３１を全面に形成した後、両セル領域にほぼ対応した位置のフィールド絶縁膜３１をフォトリソグラフィー、エッチングなどを行なえばよい。なお、フィールド絶縁膜３１を貫通してコンタクトホールを形成する位置では、フィールド絶縁膜３１を除去しておく。
つづいて、図６にその断面図を示すように、メインセルウェル領域４１およびセンスセルウェル領域４２を中心とする活性領域に、熱酸化法または堆積法を用いて、フィールド絶縁膜３１より厚さが小さく、例えば、厚さがフィールド絶縁膜３１の１／１０程度の二酸化珪素膜で構成されるゲート絶縁膜３０を形成する。
ゲート絶縁膜３０の膜厚としては、３０ｎｍ以上３００ｎｍ以下であれば良く、より好ましくは５０ｎｍ以上１５０ｎｍ以下であればよい。なお、この膜厚値は、どの程度のゲート電圧及びゲート電界でＭＯＳＦＥＴを駆動（スイッチング動作）させるかに依存し、好ましくはゲート電界（ゲート絶縁膜３０に印加される電界）として３ＭＶ／ｃｍ以下の大きさであればよい。
次に、図６に示すように、ゲート絶縁膜３０およびフィールド絶縁膜３１の上に、ＣＶＤ法、フォトリソグラフィー技術などを用いて、所定の箇所に多結晶シリコン材料のゲート電極５０を形成する。このゲート電極５０に用いられる多結晶シリコンは、ＰやＢが含まれて低抵抗であることが望ましい。ＰやＢは多結晶シリコンの成膜中に導入してもよいし、成膜後にイオン注入法などによって導入してもよい。
つづいて、ゲート電極５０などの上に、ＣＶＤ法などの堆積法により二酸化珪素膜で構成される層間絶縁膜３２を形成する。つづいて、フォトリソグラフィー技術、ドライエッチング技術を用いて、ソースコンタクトホール６１、センスソースコンタクトホール６２、センスセル外周ウェルコンタクトホール６３、センスパッドウェルコンタクトホール６４、センスパッド境界ウェルコンタクトホール６５、外周境界ウェルコンタクトホール６７、外周ウェルコンタクトホール６６となる箇所の層間絶縁膜３２を除去する。
ここで、後述のゲートコンタクトホール６８を同時に形成して、製造工程を簡略化してもよい。
次に、スパッタ法などによるＮｉを主成分とする金属膜の形成につづいて６００〜１１００℃の温度の熱処理を行ない、Ｎｉを主成分とする金属膜と炭化珪素層とを反応させて、炭化珪素層と金属膜との間にシリサイドを形成する。つづいて、反応してできたシリサイド以外の層間絶縁膜３２上に残留した金属膜を、硫酸、硝酸、塩酸のいずれか、またはこれらと過酸化水素水との混合液などによるウェットエッチングにより除去する。
このようにしてソースコンタクトホール６１、センスソースコンタクトホール６２、センスセル外周ウェルコンタクトホール６３、センスパッドウェルコンタクトホール６４、センスパッド境界ウェルコンタクトホール６５、外周境界ウェルコンタクトホール６７、外周ウェルコンタクトホール６６内に形成されたシリサイドは、図３、図４に示したオーミック電極７１となり、メインソース領域８１などのｎ型の炭化珪素領域と、メインセルウェル領域４１などのｐ型の炭化珪素領域の両方に対してオーミック接続する。
さらに、フォトリソグラフィー技術、ドライエッチング技術を用いて、ゲートコンタクトホール６８となる箇所の層間絶縁膜３２を除去する。つづいて、基板２０の裏面（第２の主面）にＮｉを主成分とする金属を形成、熱処理することにより、基板２０の裏側に裏面オーミック電極７２を形成する。
その後、ここまで処理してきた基板２０の表面にＡｌ等の配線金属をスパッタ法または蒸着法により形成し、フォトリソグラフィー技術により所定の形状に加工することで、ソースパッド１０、ゲートパッド１１、ゲート配線１２およびセンスパッド１３を形成する。さらに、基板の裏面の裏面オーミック電極７２の表面上に金属膜を形成することによりドレイン電極１４を形成し、図３、図４にその断面図を示した電力用半導体装置を製造できる。
次に、本実施の形態の電力用半導体装置の構成を電気回路的に説明する。図７は、本実施の形態の電力用半導体装置の構成を説明する等価回路図である。
図７に示すように、本実施の形態の電力用半導体装置においては、メインＭＯＳＦＥＴ（メインセルのＭＯＳＦＥＴ：Ｍ１）の一部にメインＭＯＳダイオード（Ｄ１，ボディダイオード）があり、また、センスＭＯＳＦＥＴ（センスセルのＭＯＳＴＥＦ：Ｍ２）の内部にセンスＭＯＳダイオード（Ｄ２，ボディダイオード）がある。メインＭＯＳＦＥＴ（Ｍ１）のゲートとセンスＭＯＳＦＥＴ（Ｍ２）のゲートはともにゲートパッド１１またはゲート配線１２に接続されている。また、メインＭＯＳＦＥＴ（Ｍ１）のソースはソースパッド１０に、センスＭＯＳＦＥＴ（Ｍ２）のソースはセンスパッド１３に、それぞれ接続されている。
図３および図４で説明したように、ｐ型の各ウェル領域（４１〜４７）とｎ型のドリフト層２１との間にはｐｎダイオード（Ｄ１〜Ｄ７）ができており、各ダイオードのカソードがドレイン電極１４に接続されている。また、メインＭＯＳダイオード（Ｄ１）、センスパッドダイオード（Ｄ４）、センスパッド境界ダイオード（Ｄ５）、外周ウェルダイオード（Ｄ６）および外周境界ウェルダイオード（Ｄ７）のアノードはソースパッド１０に、センスＭＯＳダイオード（Ｄ２）およびセンスセル外周ダイオード（Ｄ３）のアノードはセンスパッド１３に、それぞれ接続されている。
つづいて、本実施の形態の電力用半導体装置の動作について説明する。図７の等価回路図のゲートパッド１１（ゲート配線１２）の電圧を、メインＭＯＳＦＥＴ（Ｍ１）およびセンスＭＯＳＦＥＴ（Ｍ２）がオン状態からオフ状態にスイッチングするように印加した場合、メインＭＯＳＦＥＴ（Ｍ１）およびセンスＭＯＳＦＥＴ（Ｍ２）のドレイン電圧、すなわち、ドレイン電極１４の電圧が急激に上昇し、略０Ｖから数百Ｖに変化する。そうすると、メインＭＯＳダイオード（Ｄ１）、センスＭＯＳダイオード（Ｄ２）、センスセル外周ダイオード（Ｄ３）、センスパッドダイオード（Ｄ４）、センスパッド境界ダイオード（Ｄ５）、外周ウェルダイオード（Ｄ６）および外周境界ウェルダイオード（Ｄ７）に蓄えられていた電荷が、カソード側ではドリフト層２１から基板２０を通りドレイン電極１４に移動し、アノード側では、各ウェル領域４１〜４７およびＪＴＥ領域４０からそれぞれコンタクトホールを経由してソースパッド１０またはセンスパッド１３に移動する。ここで、これらの電荷の移動が変位電流となる。
このとき、アノード側に流れる変位電流により、コンタクトホール近傍の接触抵抗をも含む変位電流が流れる領域の抵抗値と変位電流との値で決まる電圧が発生するが、メインセルウェル領域４１、センスセルウェル領域４２は、個々のユニットセル毎に分離されており面積が大きくないため、内部の寄生抵抗も小さく、大きな電流が流れたとしても発生する電圧もある程度の値に留まる。一方、外周ウェル領域４６とこれにつながるＪＴＥ領域４０とを合わせたｐ型の領域、センスパッドウェル領域４４は面積が大きく、コンタクトホールから距離の離れたウェル領域が存在するため、その電流経路の抵抗値が比較的大きくなり、コンタクトホール近傍で発生する電圧も大きな値となる。
なお、このコンタクトホール近傍で発生する電圧は、上記ドレイン電圧Ｖの時間ｔに対する変動ｄＶ／ｄｔが大きくなる程大きくなる。
このような大きな電位が発生するウェル領域の上にゲート絶縁膜３０を介してゲート電極５０が形成されていると、ＭＯＳＦＥＴをオフ状態にして電圧が略０Ｖになっているゲート電極５０と大きな電位が発生する箇所との間のゲート絶縁膜３０が絶縁破壊する場合がある。
本実施の形態の電力用半導体装置においては、ゲート絶縁膜３０より膜厚の大きなフィールド絶縁膜３１で面積の大きなセンスパッドウェル領域４４が覆われており、フィールド絶縁膜３１上にゲート電極５０が形成されているため、高ｄＶ／ｄｔ条件で動作させてセンスパッドウェル領域４４において変位電流に起因する大きな値の電圧が発生する場合であっても、ゲート絶縁膜３０に発生する電界を小さくでき、信頼性の高い電力用半導体装置を得ることができる。
ここで、あらためて、炭化珪素などのワイドバンドギャップ半導体材料を用いたＭＯＳＦＥＴを高速駆動、すなわち、高ｄＶ／ｄｔで駆動することについて説明しておく。
従来のＳｉ（シリコン）を用いたユニポーラ素子であるＳｉ−ＭＯＳＦＥＴにおいては、動作速度としては２０Ｖ／ｎｓｅｃ以上と比較的高速で動作させているが、１ｋＶ前後からそれ以上の高い電圧で動作させると導通損失が非常に大きくなることから、その動作電圧は数１０から数１００Ｖに限られていた。そのため、１ｋＶ前後からそれ以上の高電圧領域では、もっぱらＳｉ−ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）が利用されてきた。ところが、ＩＧＢＴはバイポーラ素子であるために、少数キャリアの影響で、ユニポーラ素子のような高速スイッチング特性を得ることは難しかった。すなわち、ｄＶ／ｄｔを増加させてもスイッチング損失を大きく減らすことができないため、高ｄＶ／ｄｔで駆動する必要はなく、せいぜい数Ｖ／ｎｓｅｃ程度の動作速度で使用されていた。
これに対して、炭化珪素などのワイドバンドギャップ半導体材料を用いたＭＯＳＦＥＴでは、１ｋＶ以上の高電圧領域においても低い導通損失を得ることができ、また、ユニポーラ素子であるので高速動作が可能であり、高速スイッチングによりスイッチング損失を低減できるので、インバータ動作時の損失をより一層低減することができる。
このような、１ｋＶ以上の高電圧領域動作で例えば１０Ｖ／ｎｓｅｃ以上の高速スイッチングという、従来のＳｉ素子では無かった動作環境において、特許文献１の例で説明したようなスイッチング時の変位電流によりＰウェルに発生する電圧は、より顕著になる。
さらに、炭化珪素半導体材料を用いてこのようなＭＯＳＦＥＴを形成した場合、炭化珪素のバンドギャップ内に十分に浅いｐ型の不純物レベルをもつ元素が存在しないために、室温近傍で抵抗率の低いｐ型炭化珪素が得られず、また、このｐ型炭化珪素と金属との接触抵抗も高くなる。したがって、炭化珪素を用いてＭＯＳＦＥＴ電力用半導体装置を構成した場合、特にｐ型炭化珪素で構成されるＰウェルおよびこれと金属との接触抵抗の値が大きくなり、変位電流により発生する電圧も大きくなる。
このような理由で、ワイドバンドギャップ半導体材料、なかでも、炭化珪素を用いたＭＯＳＦＥＴ電力用半導体装置を高ｄＶ／ｄｔで駆動した場合に、スイッチング時の変位電流によって発生する電圧がとりわけ大きくなる。
これに対し、ワイドバンドギャップ半導体材料で構成された本実施の形態の電力用半導体装置によれば、１０Ｖ／ｎｓｅｃなどの高ｄＶ／ｄｔ条件で動作させたとしてもゲート絶縁膜３０である二酸化珪素膜に印加される電界を３ＭＶ／ｃｍ以下程度に小さくでき、信頼性の高い電力用半導体装置を得ることができる。
また、本実施の形態で説明した電力用半導体装置の製造方法によれば、フィールド絶縁膜３１を貫通するコンタクトホールの位置のフィールド絶縁膜を、ゲート絶縁膜３０を形成する位置と同様に処理することにより、従来の電力用半導体装置の製造方法に対して製造工程を増加させることなく、本実施の形態の電力用半導体装置を製造できる。
なお、本実施の形態の電力用半導体装置においては、フィールド絶縁膜３１は、センスパッドウェル領域４４を覆う程度のものとしたが、フィールド絶縁膜３１は、センスパッドウェル領域４４より広い範囲を覆ってもよく、図８にその断面図例を示すように、センスセルウェル領域４２の上部、センスパッド境界ウェル領域４５の上部にまで広がっていてもよい。
図８の断面図の構造にすることにより、変位電流により発生する電圧の影響をフィールド絶縁膜３１端部で低減することができる。
また、センスパッド境界ウェル領域４５と外周境界ウェル領域４７とがつながって形成されていてもよい。図９は、センスパッド１３がゲート配線１２に隣り合って形成されている場合の電力用半導体装置の主に炭化珪素の層を示す平面図である。図９においては、センスパッド境界ウェル領域４５と外周境界ウェル領域４７が兼用されている部分がある。
さらに、センスパッド１３とゲート配線１２とを分離し、ゲートパッド１１に比較してセンスパッド１３の面積が小さい場合には、図１０にその平面透視図を示すように、センスパッド１３の下部とゲート配線１２の下部でフィールド絶縁膜３１が互いにつながっていてもよい。
なお、ソースパッド１０、ゲートパッド１１、センスパッド１３などの形状については、本実施の形態に示したものに限るものではなく、他の形状であってもよい。例えば、センスパッド１３の形状については、長方形のものを示したが、図１１にその上面図を示すように、長方形から突起を有する形状とし、突起部分の下部にセンスセル（センスセルウェル領域４２）を形成してもよい。突起部分の下部にセンスセルを設けることにより、センスパッド１３の本体（長方形部分）の上部にワイヤーボンディングなどを形成した場合でも、センスセルの特性及ぼす影響を最小限に抑えることができる。
また、図１２にその平面透視図を示すように、外周ウェル領域４６と外周境界ウェル領域４７とがつながって形成されていてもよい。
なお、本実施の形態の電力用半導体装置においては、炭化珪素半導体で構成しているために、ゲート配線１２の外側には、シリコン半導体で一般的に適用されている、接地電位が与えられるフィールドプレートを呼ばれる配線、フィールドリングと呼ばれる配線、フィールドストップ領域８３に接続される配線を設けていない。これは、炭化珪素半導体自身の絶縁破壊電界が大きいためである。
また、各ウェルの間隔は同じでも良く、異なっていても良い。例えば、センスセル外周ウェル領域４３とセンスパッドウェル領域４４との間隔、並びに、センスパッドウェル領域４４とセンスパッド境界ウェル領域４５との間隔、外周ウェル領域４６と外周境界ウェル領域４７との間隔は、これらの間隔の上部の全部または一部にフィールド絶縁膜３１が形成されているため、隣接するメインセルのウェル間の間隔に比較して狭くすることが望ましい。また、ウェル領域の間隔が広すぎると、その間隔の上に設けられたフィールド絶縁膜３１などの絶縁膜に印加される電界が増加して、電力用半導体装置の信頼性を低下させる場合がある。
なお、裏面オーミックコンタクト７２とオーミックコンタクト７１を同時アニールにより形成しても良い。また、オーミック電極７１の金属間化合物などの材料は、コンタクトホールに応じて変えてもよいし、同じでもよい。ソースコンタクトホール６１などに用いられるオーミック電極７１は、ｎ型炭化珪素とｐ型の炭化珪素との両方にオーミックコンタクトすることが求められるが、各ウェルコンタクトホールに用いられるオーミック電極７１は、ｐ型の炭化珪素との両方にオーミックコンタクトすればよく、目的に応じて適宜選択すればよい。
また、オーミック電極７１のシリサイドを形成するための熱処理に際し、層間絶縁膜３２上に残留した金属膜を除去後に再度熱処理を行なってもよい。後からの熱処理をより高温にすることで、より低抵抗なオーミックコンタクトを得ることができる。また、オーミック電極７１のシリサイドを形成するための熱処理のときに、ゲートコンタクトホールが形成されていれば、多結晶シリコンのゲート電極５０と金属膜がシリサイドを形成され、低抵抗のゲートコンタクトが得られる。
なお、本実施の形態の電力用半導体装置においては、センスパッドウェル領域４４、外周ウェル領域４６などの面積の大きなウェル領域の電位が固定されているため、フィールドプレートなど構造を設ける必要がなく、素子の小型化が図れる。
実施の形態２．
図１３は、本発明の実施の形態２の電力用半導体装置を上面から透視して見た平面図である。また、図１４は、図１３の平面図のＣ−Ｃ’部分の断面を模式的に表した本実施の形態における電力用半導体装置の断面模式図である。
本実施の形態の電力用半導体装置においては、図１３および図１４に示すように、実施の形態１の電力用半導体装置のｐ型のセンスパッドウェル領域４４とｐ型のセンスパッド境界ウェル領域４５とがつながって形成されており、センスパッドウェルコンタクトホール６４とセンスパッド境界ウェルコンタクトホール６５とが近接して形成されている。また、センスパッドウェル領域４４は、ソースパッド１０に電気的に接続されている。その他の部分については、実施の形態１で説明したものと同様であるので説明を省略する。
本実施の形態においても、面積の大きなセンスパッドウェル領域４４がフィールド絶縁膜３１で覆われているため、高ｄＶ／ｄｔ条件で動作させてセンスパッドウェル領域４４において変位電流に起因する大きな値の電圧が発生する場合であっても、ゲート絶縁膜３０に発生する電界を抑制でき、信頼性の高い電力用半導体装置を得ることができる。
なお、実施の形態１の電力用半導体装置と同様に、外周ウェル領域４６と外周境界ウェル領域４７とがつながって形成されていてもよい。
なお、上記実施の形態１、２では、セル領域に形成する半導体素子が縦型のＭＯＳＦＥＴである場合を開示しているが、例えば図３の基板２０と裏面側の裏面オーミック電極７２との間に第２導電型のコレクタ層を設けることによりＩＧＢＴのセル領域を有する半導体素子を構成しても、上述した本発明の効果がＩＧＢＴのセル領域を有する半導体素子に対しても同様に奏される。したがって、本発明の効力が及ぶ範囲は、ＭＯＳＦＥＴあるいはＩＧＢＴ等のＭＯＳ構造を有するスイッチング素子としての半導体素子である。なお、半導体素子がＩＧＢＴの場合には、ＭＯＳＦＥＴのドレインがコレクタに相当し、ＭＯＳＦＥＴのソースがエミッタに相当する。
また、メインセルおよびセンスセルのチャネル領域が基板２０表面と垂直に形成されるトレンチ型ＭＯＳＦＥＴにおいても、センスパッド１３の下部のフィールド絶縁膜３１を貫通してセンスパッドウェル領域４４に接続するセンスパッドウェルコンタクトホール６４を備えることにより、高速でスイッチオフした場合においても、面積の大きなセンスパッド近傍のゲート絶縁膜３０あたりで変位電流によって発生する電圧を低減することができ、ゲート絶縁膜３０に誘起される電界の大きさを小さくすることができる。
また、上記実施の形態１、２で示される電力用半導体装置構造を備えれば、本発明の効果はその製造方法に依存するものではなく、実施の形態１に記載した製造方法以外の製造方法を用いて製造した電力用半導体装置構造においても、信頼性の高い電力用半導体装置構造を得ることができる。
さらに、本発明においては、実施の形態１、２で記載したＭＯＳＦＥＴ構造を有する半導体素子自体を狭義の意味で「半導体装置」と定義するほか、例えば、このＭＯＳＦＥＴ構造を有する半導体素子と、この半導体素子に対して逆並列に接続されるフリーホイールダイオードと、この半導体素子のゲート電圧を生成、印加する制御回路等と共にリードフレームに搭載して封止されたインバータモジュールのような、半導体素子を組み込んだパワーモジュール自体をも、広義の意味で「半導体装置」と定義する。
１０ ソースパッド、１１ ゲートパッド、１２ ゲート配線、１３ センスパッド、１４ ドレイン電極、２０ 基板、２１ ドリフト層、３０ ゲート絶縁膜、３１ フィールド絶縁膜、３２ 層間絶縁膜、３３ ゲート絶縁膜フィールド絶縁膜境界、４０ ＪＴＥ領域、４１ メインセルウェル領域、４２ センスセルウェル領域、４３ センスセル外周ウェル領域、４４ センスパッドウェル領域、４５ センスパッド境界ウェル領域、４６ 外周ウェル領域、４７ 外周境界ウェル領域、５０ ゲート電極、６１、ソースコンタクトホール、６２ センスソースコンタクトホール、６３ センスセル外周ウェルコンタクトホール、６４ センスパッドウェルコンタクトホール、６５ センスパッド境界ウェルコンタクトホール、６６ 外周ウェルコンタクトホール、６７ 外周境界ウェルコンタクトホール、６８ ゲートコンタクトホール、７１ オーミック電極、７２ 裏面オーミック電極、８１ メインソース領域、８２ センスソース領域、８３ フィールドストッパー領域、９１〜９７ コンタクト領域、Ｄ１ メインＭＯＳダイオード、Ｄ２ センスＭＯＳダイオード、Ｄ３ センスセル外周ダイオード、Ｄ４ センスパッドダイオード、Ｄ５ センスパッド境界ダイオード、Ｄ６ 外周ウェルダイオード、Ｄ７ 外周境界ウェルダイオード、Ｍ１ メインＭＯＳＦＥＴ、Ｍ２ センスＭＯＳＦＥＴ。
本発明の電力用半導体装置は、第１導電型の半導体基板と、前記半導体基板の第１の主面側に形成された第１導電型のドリフト層と、前記ドリフト層の表層の一部に複数並んで形成された第２導電型のメインセルウェル領域と、前記ドリフト層の表層の一部に前記メインセルウェル領域から離間して複数並んで形成された第２導電型のセンスセルウェル領域と、前記センスセルウェル領域の周囲に前記センスセルウェル領域および前記メインセルウェル領域から離間して形成され、前記メインセルウェル領域および前記センスセルウェル領域より面積の大きな第２導電型のセンスパッドウェル領域と、前記センスセルウェル領域および前記メインセルウェル領域の上に形成されたゲート絶縁膜と、前記センスパッドウェル領域の上に形成された前記ゲート絶縁膜より膜厚の大きなフィールド絶縁膜と、前記フィールド絶縁膜を貫通して前記センスパッドウェル領域の上に形成されたセンスパッドウェルコンタクトホールと前記ゲート絶縁膜を貫通して前記メインセルウェル領域の上に形成されたソースコンタクトホールとを介して前記センスパッドウェル領域と前記メインセルウェル領域とを電気的に接続するソースパッドと、前記ゲート絶縁膜を貫通して前記センスセルウェル領域の上に形成されたセンスソースコンタクトホールを介して前記センスセルウェル領域に電気的に接続されたセンスパッドと、前記メインセルウェル領域および前記センスセルウェル領域上に前記ゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極に電気的に接続されたゲートパッドと、前記半導体基板の前記第１の主面とは反対の第２の主面側に形成されたドレイン電極とを備えたものである。

Claims (6)

  1. 第１導電型の半導体基板と、
    前記半導体基板の第１の主面に形成された第１導電型のドリフト層と、
    前記ドリフト層の表層の一部に複数並んで形成された第２導電型のメインセルウェル領域と、
    前記ドリフト層の表層の一部に前記メインセルウェル領域から離間して複数並んで形成された第２導電型のセンスセルウェル領域と、
    前記センスセルウェル領域の周囲に前記センスセルウェル領域および前記メインセルウェル領域から離間して形成され、前記メインセルウェル領域および前記センスセルウェル領域より面積の大きな第２導電型のセンスパッドウェル領域と、
    前記センスセルウェル領域および前記メインセルウェル領域の上に形成されたゲート絶縁膜と、
    前記センスパッドウェル領域の上に形成された前記ゲート絶縁膜より膜厚の大きなフィールド絶縁膜と、
    前記フィールド絶縁膜を貫通して前記センスパッドウェル領域の上に形成されたセンスパッドウェルコンタクトホールと前記ゲート絶縁膜を貫通して前記メインセルウェル領域の上に形成されたソースコンタクトホールとを介して前記センスパッドウェル領域と前記メインセルウェル領域とを電気的に接続するソースパッドと、
    前記ゲート絶縁膜を貫通して前記センスセルウェル領域の上に形成されたセンスソースコンタクトホールを介して前記センスセルウェル領域に電気的に接続されたセンスパッドと、
    前記メインセルウェル領域および前記センスセルウェル領域上に前記ゲート絶縁膜を介して形成されたゲート電極と、
    前記ゲート電極に電気的に接続されたゲートパッドと、
    前記半導体基板の第２の主面に形成されたドレイン電極と
    を備えたことを特徴とする電力用半導体装置。
  2. 複数のセンスセルウェル領域とセンスパッドウェル領域との間に前記センスセルウェル領域および前記センスパッドウェル領域から離間して形成された第２導電型のセンスセル外周ウェル領域と、
    前記センスセル外周ウェル領域上に形成され、センスパッドと前記センスセル外周ウェル領域とを電気的に接続するセンスセル外周ウェルコンタクトホールと
    を備えたことを特徴とする請求項１に記載の電力用半導体装置。
  3. センスパッドウェル領域の周囲に形成された第２導電型のセンスパッド境界ウェル領域と、
    前記センスパッド境界ウェル領域上に形成され、ソースパッドと前記センスパッド境界ウェル領域とを電気的に接続するセンスパッド境界ウェルコンタクトホールと
    を備えたことを特徴とする請求項１に記載の電力用半導体装置。
  4. センスパッドウェル領域とセンスパッド境界ウェル領域とは、ドリフト層内でつながっていることを特徴とする請求項３に記載の電力用半導体装置。
  5. 複数の前記メインセルウェル領域を囲むようにドリフト層に形成された第２導電型の外周ウェル領域と、
    前記外周ウェル領域上にフィールド絶縁膜を貫通して設けられ、前記外周ウェル領域とソースパッドとを電気的に接続する外周ウェルコンタクトホールと
    を備えたことを特徴とする請求項１乃至４のいずれか１項に記載の電力用半導体装置。
  6. ドリフト層は、炭化珪素で構成されていることを特徴とする請求項１乃至５のいずれか１項に記載の電力用半導体装置。
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