TW201810386A - 半導體裝置 - Google Patents

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小倉常雄
末代知子
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東芝股份有限公司
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    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
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Abstract

實施形態之半導體裝置具備：第1導電型之第1半導體區域，其設置於第1電極與第2電極之間；第2導電型之第2半導體區域，其設置於第1半導體區域與第2電極之間；複數個第1連接區域，其電性連接於第2電極，於自第2電極朝向第1電極之第1方向上，自第2電極到達至第1半導體區域，且於與第1方向交叉之第2方向上並排；第1絕緣膜，其設置於複數個第1連接區域中之任一者與第2半導體區域及上述第1半導體區域之間；及第2連接區域，其設置於在第2方向上相鄰之第1連接區域之間，電性連接於第2電極，且於第1方向上，自第2電極到達至第1半導體區域，或到達至第2半導體區域中。

Description

半導體裝置 [相關申請案]
本申請案享有以日本專利申請案2015-180041號(申請日：2015年9月11日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。
本發明之實施形態係關於一種半導體裝置。
作為用於反相器等電力轉換裝置之半導體裝置IGBT(Insulated Gate Bipolar Transistor，絕緣閘雙極型電晶體)，使用有二極體等。一般而言，二極體與IGBT反向並聯連接，而用作環流用二極體。因此，二極體有時亦被稱為FWD(Free Wheeling Diode，飛輪二極體)。
為了改善反相器等電力轉換裝置之特性，與改善IGBT之特性同時改善FWD之特性變得重要。作為要被改善之特性，有接通電壓(導通狀態下之電壓降)、恢復時間(反向恢復時之恢復電流之消失時間)、恢復時之安全動作區域(即便於反向恢復電流流動之狀態下施加電壓亦不會擊穿之動作區域)及恢復時之電流、電壓振動等。其中，重要的是縮短恢復時間。又，以下將反向恢復稱為恢復。
本發明之實施形態提供一種恢復時間較短之半導體裝置。
實施形態之半導體裝置具備：第1電極；第2電極；第1導電型之第1半導體區域，其設置於上述第1電極與上述第2電極之間；第2導電 型之第2半導體區域，其設置於上述第1半導體區域與上述第2電極之間；第1連接區域，其電性連接於上述第2電極，且自上述第2電極到達至上述第1半導體區域；第2連接區域，其電性連接於上述第2電極，自上述第2電極到達至上述第1半導體區域，且於與自上述第2電極朝向上述第1電極之第1方向交叉之第2方向上，與上述第1連接區域並排；第1絕緣膜，其設置於上述第1連接區域與上述第2半導體區域及上述第1半導體區域之間；第2絕緣膜，其設置於上述第2連接區域與上述第2半導體區域及上述第1半導體區域之間；及第3連接區域，其於上述第2方向上設置於上述第1連接區域與上述第2連接區域之間，電性連接於上述第2電極，且自上述第2電極到達至上述第1半導體區域，或到達至上述第2半導體區域。
1‧‧‧半導體裝置
2‧‧‧半導體裝置
3‧‧‧半導體裝置
4‧‧‧半導體裝置
5‧‧‧半導體裝置
6‧‧‧半導體裝置
7A‧‧‧半導體裝置
7B‧‧‧半導體裝置
7D‧‧‧二極體區域
7RI‧‧‧IGBT區域
10‧‧‧第1電極
11‧‧‧第2電極
12‧‧‧連接區域
12a‧‧‧連接區域(第1連接區域)
12b‧‧‧連接區域(第2連接區域)
12d‧‧‧下端
13‧‧‧絕緣膜
13a‧‧‧絕緣膜(第1絕緣膜)
13b‧‧‧絕緣膜(第2絕緣膜)
13c‧‧‧角部
16‧‧‧連接區域(第3連接區域)
16d‧‧‧下端
17‧‧‧導電區域(第1導電區域)
18‧‧‧連接區域(第4連接區域)
19‧‧‧誘發層
20‧‧‧半導體區域(第1半導體區域)
21‧‧‧n-型半導體區域
22‧‧‧n+型半導體區域
23‧‧‧n型半導體區域
24‧‧‧p+型集電極區域
28‧‧‧空乏層
30‧‧‧p型半導體區域
31‧‧‧p+型半導體區域(第2半導體區域)
32‧‧‧p型基極區域(第3半導體區域)
40‧‧‧n+型發射極區域(第4半導體區域)
50‧‧‧閘極電極(第3電極)
51‧‧‧閘極絕緣膜(第4絕緣膜)
52‧‧‧絕緣膜(第3絕緣膜)
100‧‧‧半導體裝置
101‧‧‧半導體裝置
e1‧‧‧電子電流
e2‧‧‧電子電流
h1‧‧‧電洞流
h2‧‧‧電洞流
W16‧‧‧連接區域之寬度
W31‧‧‧p+型半導體區域之寬度
圖1A係表示第1實施形態之半導體裝置之模式性剖視圖。圖1B係表示第1實施形態之半導體裝置之模式性俯視圖。
圖2A及圖2B係表示第1實施形態之半導體裝置之導通狀態之模式性剖視圖。
圖3係表示第1實施形態之半導體裝置之導通狀態之曲線圖。
圖4A及圖4B係表示第1實施形態之半導體裝置之斷開狀態之模式性剖視圖。
圖5A係表示第1參考例之半導體裝置之模式性剖視圖。圖5B係表示第2參考例之半導體裝置之模式性剖視圖。
圖6係表示第2實施形態之半導體裝置之模式性剖視圖。
圖7A係表示第3實施形態之半導體裝置之模式性立體圖。圖7B係表示第3實施形態之半導體裝置之模式性俯視圖。
圖8A係表示第4實施形態之半導體裝置之模式性剖視圖。圖8B係表示第4實施形態之半導體裝置之一部分中之雜質濃度分佈之曲線 圖。
圖9A係表示第5實施形態之半導體裝置之模式性剖視圖。圖9B係表示第5實施形態之半導體裝置之一部分中之雜質濃度分佈之曲線圖。
圖10係表示第6實施形態之半導體裝置之模式性剖視圖。
圖11係表示第7實施形態之第1例之半導體裝置之模式性剖視圖。
圖12係表示第7實施形態之第2例之半導體裝置之模式性剖視圖。
以下，一面參照圖式，一面對實施形態進行說明。於以下之說明中，對相同構件標註相同之符號，對已說明過一次之構件適當省略其說明。又，於實施形態中，以n+型、n型、n-型之順序表示n型(第1導電型)之雜質濃度變低。以p+型、p型之順序表示p型(第2導電型)之雜質濃度變低。又，有於圖中導入三維座標(X軸、Y軸、Z軸)之情形。
(第1實施形態)
圖1A係表示第1實施形態之半導體裝置之模式性剖視圖。圖1B係表示第1實施形態之半導體裝置之模式性俯視圖。圖1A表示沿著圖1B之A1-A2線之位置上之剖面。
圖1A及圖1B所示之半導體裝置1係二極體之一種。半導體裝置1例如用作反相器電路等之環流用二極體。
如圖1A所示，半導體裝置1具備第1電極10、第2電極11、第1半導體區域(以下例如為n型半導體區域20)、第2半導體區域(以下例如為p+型半導體區域31)、第1連接區域(以下例如為連接區域12a)、第2連接區域(以下例如為連接區域12b)、第1絕緣膜(以下為絕緣膜13a)、第2絕緣膜(以下為絕緣膜13b)及第3連接區域(以下例如為連接區域16)。 於實施形態中，有將連接區域12a與連接區域12b統稱為連接區域12之情形。於實施形態中，有將絕緣膜13a與絕緣膜13b統稱為絕緣膜13之情形。
於本實施形態中，圖中所記載之三維座標中，自第1電極10朝向第2電極11之方向對應於Z軸方向，與Z軸方向交叉之一個方向對應於X軸方向，與Z軸方向及X軸方向交叉之方向對應於Y軸方向。
於半導體裝置1中，n型半導體區域20設置於第1電極10與第2電極11之間。第1電極10為陰極電極。第2電極11為陽極電極。於第1電極10與第2電極11之間設置有複數個半導體區域。例如，n型半導體區域20包含n-型半導體區域21及n+型半導體區域22。n+型半導體區域22設置於第1電極10與n-型半導體區域21之間。n+型半導體區域22設置於第1電極10側。n-型半導體區域21設置於第2電極11側。n+型半導體區域22與第1電極10歐姆接觸或低電阻接觸。
p+型半導體區域31設置於n型半導體區域20與第2電極11之間。p+型半導體區域31被複數個連接區域12(例如連接區域12a或連接區域12b)於Y軸方向上分割。p+型半導體區域31設置於在Y方向上相鄰之連接區域12(例如連接區域12a或連接區域12b)之間。p+型半導體區域31被連接區域16分割。p+型半導體區域31與第2電極11歐姆接觸或低電阻接觸。於半導體裝置1中，由p+型半導體區域31/n-型半導體區域21/n+型半導體區域22形成pin二極體。p+型半導體區域31與n-型半導體區域21之接合部即pn接面位於複數個連接區域12(例如連接區域12a或連接區域12b)中之任一者與連接區域16之間。又，p+型半導體區域31於n型半導體區域20之上設置有複數個。p+型半導體區域31係藉由對n-型半導體區域21選擇性地注入p型雜質及於注入p型雜質後進行退火處理而形成。
複數個連接區域12分別電性連接於第2電極11。此處，所謂「連 接」，除直接連接以外，亦包括間接連接。例如，複數個連接區域12分別與第2電極11相接。複數個連接區域12分別自第2電極11到達至n型半導體區域20。
例如，連接區域12a電性連接於第2電極11，且自第2電極11到達至半導體區域20。連接區域12b電性連接於第2電極11，自第2電極11到達至半導體區域20，並且於Y軸方向上與連接區域12a並排。
例如，複數個連接區域12分別於自第2電極11朝向第1電極10之方向(第1方向)上，在p+型半導體區域31中及n型半導體區域20中延伸。複數個連接區域12各自之下端12d位於n-型半導體區域21。絕緣膜13設置於複數個連接區域12之各者與p+型半導體區域31之間及複數個連接區域12之各者與n型半導體區域20(例如n-型半導體區域21)之間。
例如，絕緣膜13a設置於連接區域12a與p+型半導體區域31及半導體區域20之間。絕緣膜13b設置於連接區域12b與p+型半導體區域31及半導體區域20之間。
複數個連接區域12例如於與第1方向交叉之第2方向(Y軸方向)上並排。例如，於複數個連接區域12中相鄰之連接區域12a與連接區域12b之間，設置有絕緣膜13、n-型半導體區域21、p+型半導體區域31及連接區域16。連接區域12各自之下端12d與第1電極10之間之距離大致相同。
連接區域16於Y方向上設置於連接區域12a與連接區域12b之間。連接區域16電性連接於第2電極11。連接區域16例如與第2電極11相接。連接區域16自第2電極11到達至n型半導體區域20。例如，連接區域16於自第2電極11朝向第1電極10之方向上，在p+型半導體區域31中及n型半導體區域20中延伸。連接區域16貫通p+型半導體區域31。連接區域16之下端16d位於n-型半導體區域21。連接區域16與n-型半導體區域21肖特基接觸。於半導體裝置1中，由連接區域16/n-型半導體區 域21形成SBD(肖特基障壁二極體)。即，半導體裝置1除包含pin二極體以外亦包含SBD。
連接區域16之下端16d與第1電極10之距離較連接區域12(連接區域12a或連接區域12b)之下端12d與第1電極10之間之距離長。又，於Y軸方向上，在連接區域16與複數個連接區域12之各者之間設置有p+型半導體區域31。
於n-型半導體區域21之上形成p+型半導體區域31後，於p+型半導體區域31及n-型半導體區域21形成溝槽，而於該溝槽內形成連接區域16。
又，如圖1B所示，於半導體裝置1中，p+型半導體區域31、複數個連接區域12及連接區域16於與第1方向及Y軸方向交叉之第3方向(X軸方向)上延伸。
此處，有相鄰之p+型半導體區域31彼此於X-Y平面中其終端彼此連接之情形。又，有相鄰之連接區域12彼此於X-Y平面中其終端彼此連接之情形。又，有相鄰之連接區域16彼此於X-Y平面中其終端彼此連接之情形。於本實施形態中，例示有半導體裝置1之主要部位之剖面及半導體裝置1之主要部分之平面。例如，於相鄰之連接區域12彼此之終端彼此連接之情形時，圖1A之剖面中例示之各個連接區域部分被定義為複數個連接區域12。
於Y軸方向上，相鄰之連接區域12各自之中心間之距離例如為6μm以下，p+型半導體區域31之寬度例如為2μm以下，連接區域16之寬度例如為2μm以下。
本實施形態中之各半導體區域(n型半導體區域20、p+型半導體區域31、第2實施形態以下之各半導體區域等)之主成分例如為矽(Si)。半導體區域之主成分亦可為碳化矽(SiC)、氮化鎵(GaN)等。作為第1導電型之雜質元素，例如應用磷(P)、砷(As)等。作為第2導電型之雜 質元素，例如應用硼(B)等。
n+型半導體區域22之雜質濃度之最大值大於3×1017cm-3，例如為1×1018cm-3以上。關於n+型半導體區域22之雜質濃度，亦可設定為隨著朝向第1電極10而變高。n-型半導體區域21之雜質濃度例如為1×1015cm-3以下，可根據元件之耐壓設計而設定為任意雜質濃度。p+型半導體區域31之雜質濃度之最大值高於3×1017cm-3，例如為1×1019cm-3以上。關於p+型半導體區域31之雜質濃度，亦可設定為隨著朝向第2電極11而變高。
又，所謂「雜質濃度」係指有助於半導體材料之導電性之雜質元素之有效濃度。例如，於在半導體材料中含有成為供體之雜質元素及成為受體之雜質元素之情形時，將經活化之雜質元素中除去供體與受體之相抵部分後之濃度設為有效之雜質濃度。又，將已自有效之雜質元素電離之電子或電洞之濃度設為載子濃度。根據Z方向上之雜質濃度分佈之最大值或平均值來比較實施形態之雜質濃度之高低。
第1電極10、第2電極11、連接區域12、16之材料例如為包含選自鋁(Al)、鈦(Ti)、鎳(Ni)、鎢(W)、金(Au)、多晶矽等之群中之至少一者之金屬。又，絕緣膜例如包含氧化矽(SiO2)或氮化矽(Si3N4)。
對半導體裝置1之導通狀態進行說明。
圖2A及圖2B係表示第1實施形態之半導體裝置之導通狀態之模式性剖視圖。圖3係表示第1實施形態之半導體裝置之導通狀態之曲線圖。圖3之橫軸係施加於第1電極10與第2電極11之間之電壓(V)，縱軸係於第1電極10與第2電極11之間流動之電流(A)。
於圖2A中，表示有半導體裝置1中之低電流導通狀態。
於低電流導通狀態下，對陰極-陽極間施加順向偏壓之電壓。即，以第2電極11之電位變得高於第1電極10之電位之方式對陰極-陽極間施加電壓。例如，第2電極11為正極，第1電極10為負極。
n+型半導體區域22與第1電極10歐姆接觸或低電阻接觸。因此，自第1電極10注入之電子經由n+型半導體區域22而到達至相鄰之連接區域12間之n-型半導體區域21。此處，SBD之肖特基障壁之能量障壁設定為低於pin二極體之pn接面障壁。由此，電子之大部分較經由p+型半導體區域31更能經由連接區域16而流至第2電極11。於圖2A中，將該狀態表示為電子電流e1。又，於圖3中，將低電流導通狀態下之I-V曲線表示為A區域之曲線。即，於低電流導通狀態下，與pin二極體相比，電流上升較高之SBD優先動作。
於圖2B中，表示有半導體裝置1中之大電流導通狀態。
於大電流導通狀態下，亦對陰極-陽極間施加順向偏壓之電壓。惟大電流導通狀態下之順向偏壓電壓大於低電流導通狀態下之順向偏壓電壓。
若順向偏壓電壓相比低電流導通狀態進一步上升，則自陰極側注入之電子之量增加，到達至相鄰之連接區域12間之n-型半導體區域21之電子之量增加。將該電子之流動表示為電子電流e2。由此，電子除了到達至連接區域16附近以外，亦到達至p+型半導體區域31之正下方。然而，對電子而言，p型高濃度區域(p+型半導體區域31)與n型低濃度區域(n-型半導體區域21)之間成為能量障壁。因此，到達至p+型半導體區域31之正下方之電子難以流入至p+型半導體區域31。其結果，電子於到達至p+型半導體區域31之正下方後，於p+型半導體區域31之下方沿相對於橫方向即Y軸方向大致平行之方向移動。
因該電子之移動而於p+型半導體區域31之下方產生電壓降。藉此，以與第2電極11接觸之p+型半導體區域31成為正極、位於p+型半導體區域31之下方之n-型半導體區域21相對於p+型半導體區域31成為負極之方式被偏壓。
因該偏壓而導致對於p+型半導體區域31與n-型半導體區域21之間 的電洞之能量障壁變低。其結果，自p+型半導體區域31向n-型半導體區域21注入電洞。由該被注入之電洞而形成電洞流h1。
於圖3中，將大電流導通狀態下之I-V曲線表示為B區域之曲線。於大電流導通狀態下，相比SBD，pin二極體優先動作。而且，p+型半導體區域31之Y軸方向上之寬度或p+型半導體區域31與第2電極11之接觸面積越大，大電流導通狀態下之電洞流h1越增大。換言之，藉由控制上述寬度或接觸面積，而抑制自陽極側之電洞注入量。
於半導體裝置1中，於p+型半導體區域31內貫通有連接區域16。藉由調整該連接區域16之Y軸方向上之寬度或Y軸方向上之連接區域12之間距，能夠確實地控制Y軸方向上之p+型半導體區域31之寬度或p+型半導體區域31與第2電極11之接觸面積。而且，藉由將p+型半導體區域31之寬度或p+型半導體區域31與第2電極11之接觸面積控制為微小，能夠確實地抑制導通狀態下之電洞注入。藉此，於半導體裝置1中，恢復時間變短，而實現高速化。
又，於半導體裝置1中，在低電流導通狀態下，相比pin二極體，SBD優先動作。藉此，與pin二極體相比，低電壓施加時之電流增加。其結果，於半導體裝置1中，導通狀態下之電壓降低。
對半導體裝置1之斷開狀態進行說明。
圖4A及圖4B係表示第1實施形態之半導體裝置之斷開狀態之模式性剖視圖。
於圖4A中，表示有恢復狀態作為第1實施形態之半導體裝置之斷開狀態之一例。
例如，自對陽極、陰極間施加有順向偏壓之狀態，以成為逆向偏壓即第2電極11成為負極且第1電極10成為正極之方式，對陰極-陽極間施加電壓。藉此，存在於n-型半導體區域21之電洞向第2電極11側移動。存在於n-型半導體區域21之電子向第1電極10側移動。電子 經由n+型半導體區域22流入至第1電極10。另一方面，電洞經由p+型半導體區域31及連接區域16流入至第2電極11。
於恢復時，電子流入至第1電極10，電洞流入至第2電極11，並且空乏層28以p+型半導體區域31與n-型半導體區域21之接合部、連接區域16與n-型半導體區域21之接合部以及絕緣膜13與n-型半導體區域21之接合部為起點擴展至n-型半導體區域21及p+型半導體區域31。藉此，半導體裝置1中之第2電極11與第1電極10之間之導通被阻斷。
此處，自於Y軸方向上相鄰之絕緣膜13與n-型半導體區域21之接合部延伸之空乏層28於Y軸方向上相互連接。藉此，相鄰之連接區域12間之n-型半導體區域21完全被耗盡。其結果，將施加至SBD之逆向偏壓緩和，而確實地抑制於SBD內流動之逆向電流(漏電流)。藉此，於半導體裝置1中，斷開狀態下之耐壓確實地提昇。
又，於圖4B中，表示有恢復狀態之另一例作為第1實施形態之半導體裝置之斷開狀態之一例。
然而，於pin二極體中，有於恢復時在pn接面部附近之任一處產生電場集中而引起雪崩之情形。然而，絕緣膜13於第1電極10側具有角部13c。恢復時電場集中於該角部13c，而容易於角部13c之附近引起雪崩。將因雪崩而產生之電洞之流動設為電洞h2。
此處，角部13c於Y軸方向上重複配置。藉此，容易於複數個角部13c之各者引起雪崩，而分散成複數個產生雪崩之部位。而且，經分散之電洞流h2經由角部13c附近之p+型半導體區域31而被排出至第2電極11。於半導體裝置1中，由於電洞經由p+型半導體區域31而流入至第2電極11，因此抑制了因該雪崩引起之不良影響，從而恢復時之安全動作區域擴大。
又，於恢復時，對連接區域12施加與第2電極11相同之負電位。藉此，於p+型半導體區域31，沿著絕緣膜13形成電洞濃度增加之誘發 層19。該誘發層19對電洞而言為電阻較低之層。藉由誘發層19之形成，而將電洞高效率地排出至第2電極11。藉此，恢復時之半導體裝置1之耐擊穿性進一步增加。
圖5A係表示第1參考例之半導體裝置之模式性剖視圖。圖5B係表示第2參考例之半導體裝置之模式性剖視圖。
於圖5A所示之第1參考例之半導體裝置100中，只不過於n型半導體區域20與第2電極11之間設置有複數個p+型半導體區域31。又，n-型半導體區域21與第2電極11肖特基接觸。
於半導體裝置100中，在斷開狀態下，空乏層28亦自相鄰之p+型半導體區域31與n-型半導體區域21之接合部延伸，從而使相鄰之p+型半導體區域31間之n-型半導體區域21完全耗盡。其結果，將施加於SBD之逆向之偏壓緩和，而抑制於SBD內流動之逆向電流。
然而，為了使相鄰之p+型半導體區域31間之n-型半導體區域21完全耗盡，必須形成較深之p+型半導體區域31。藉此，於半導體裝置100中，p+型半導體區域31之體積增加。又，有p+型半導體區域31於製造製程時產生熱擴散之情形。其結果，於半導體裝置100中，導通狀態下之電洞注入增加。
相對於此，於半導體裝置1中，並非使p+型半導體區域31之深度變深，而是使複數個連接區域12變深，藉此使相鄰之連接區域12間之n-型半導體區域21完全耗盡。又，由於在p+型半導體區域31內貫通有連接區域16，因此將Y軸方向上之p+型半導體區域31之寬度控制為微小。藉此，導通狀態下之電洞注入量減少，從而恢復時間變得更短。
另一方面，圖5B所示之第2參考例之半導體裝置101具有自半導體裝置1中去除連接區域16所得之構造。進而，於半導體裝置101中，在第2電極11與n-型半導體區域21之間及p+型半導體區域31與n-型半導體區域21之間設置有p型半導體區域30。
於半導體裝置101中，在斷開狀態下，空乏層28亦會以p型半導體區域30與n-型半導體區域21之接合部及絕緣膜13與n-型半導體區域21之接合部為起點，擴展至n-型半導體區域21及p型半導體區域30。而且，自於Y軸方向上相鄰之絕緣膜13與n-型半導體區域21之接合部延伸之空乏層28於Y軸方向上相互連接。藉此，相鄰之連接區域12間之n-型半導體區域21完全被耗盡。藉此，於半導體裝置101中，斷開狀態下之耐壓提高。
然而，半導體裝置101中無連接區域16而不具有SBD。因此，低電流導通狀態下之接通電壓相比於半導體裝置1增加。又，有p+型半導體區域31於製造製程時產生熱擴散之情形。因此，於半導體裝置101中，無法將Y軸方向上之p+型半導體區域31之寬度控制為微小。
相對於此，於半導體裝置1中，利用SBD，而使低電流導通狀態下之接通電壓變低。進而，由於在p+型半導體區域31內貫通有連接區域16，因此將Y軸方向上之p+型半導體區域31之寬度控制為微小。藉此，導通狀態下之電洞注入量減少，從而恢復時間變得更短。
(第2實施形態)
圖6係表示第2實施形態之半導體裝置之模式性剖視圖。
於圖6所示之半導體裝置2中，在Y軸方向上，連接區域16之寬度W16大於絕緣膜13(例如絕緣膜13a或絕緣膜13b)與連接區域16之間的p+型半導體區域31之寬度W31。p+型半導體區域31之寬度例如為0.1μm~1μm，連接區域16之寬度例如為0.2μm~2μm。藉此，於半導體裝置2中，在導通狀態下，抑制自p+型半導體區域31注入電洞，恢復時間進一步縮短。
(第3實施形態)
圖7A係表示第3實施形態之半導體裝置之模式性立體圖。圖7B係表示第3實施形態之半導體裝置之模式性俯視圖。於圖7A中，未表示 第1電極10及第2電極11。
於圖7A、B所示之半導體裝置3中，在與Z軸方向及Y軸方向交叉之X軸方向(第3方向)上，p+型半導體區域31被分割成複數個區域。例如，於X軸方向上，p+型半導體區域31與n-型半導體區域21交替地並排。又，於Y軸方向上，連接區域16之寬度亦可大於位於連接區域16與絕緣膜13(例如絕緣膜13a或絕緣膜13b)之間之p+型半導體區域31之寬度。藉由設為此種構造，而於導通狀態下，進一步抑制自p+型半導體區域31注入電洞，恢復時間進一步縮短。
(第4實施形態)
圖8A係表示第4實施形態之半導體裝置之模式性剖視圖。圖8B係表示第4實施形態之半導體裝置之一部分中之雜質濃度分佈之曲線圖。圖8B之橫軸係自圖8A之點P起之Z軸方向上之深度(μm)，縱軸係雜質濃度(atoms/cm3)。
圖8A所示之半導體裝置4於n-型半導體區域21與p+型半導體區域31之間具有p型半導體區域30。p型半導體區域30之雜質濃度之最大值例如為1×1016cm-3以下，為低濃度。於半導體裝置4中，p型半導體區域30與n-型半導體區域21之接合部即pn接面位於第1電極10與連接區域16之間。該pn接面位於Y方向上相鄰之連接區域12(例如連接區域12a及連接區域12b)之間。
於將包含p+型半導體區域31與p型半導體區域30之區域設為p型第2半導體區域之情形時，第2半導體區域之雜質濃度係第1電極10側較第2電極11側更低(圖8B)。例如，於連接區域12(例如連接區域12a或連接區域12b)中之任一者與連接區域16之間，該p型第2半導體區域之雜質濃度係第1電極10側較第2電極11側更低。又，連接區域16自第2電極11到達至第2半導體區域中。例如，連接區域16自第2電極11朝向第1電極10於第2半導體區域中延伸。而且，連接區域16除連接於第2 電極11之部分以外，被第2半導體區域圍繞。
藉由於n-型半導體區域21與p+型半導體區域31之間設置有低濃度之p型半導體區域30，而於半導體裝置4中，在斷開狀態下空乏層亦會自p型半導體區域30與n-型半導體區域21之接合部延伸。藉此，斷開狀態下之耐壓進一步上升。又，p型半導體區域30由於為低濃度區域，因此不會對低電流導通狀態下之電流上升產生影響。藉此，於半導體裝置4中，接通電壓降低。
(第5實施形態)
圖9A係表示第5實施形態之半導體裝置之模式性剖視圖。圖9B係表示第5實施形態之半導體裝置之一部分中之雜質濃度分佈之曲線圖。圖9B之橫軸係自圖9A之點P起之Z軸方向上之深度(μm)，縱軸係雜質濃度(atoms/cm3)。
圖9A所示之半導體裝置5於n-型半導體區域21與p型半導體區域30之間具有n型半導體區域23。n型半導體區域23之雜質濃度之最大值例如為1×1018cm-3以下。於在n型半導體區域20包含n型半導體區域23之情形時，n型半導體區域20之雜質濃度係第2電極11側較第1電極10側更高(圖9B)。例如，於相鄰之連接區域12(例如連接區域12a或連接區域12b)之間，半導體區域20之雜質濃度係第2電極11側較第1電極10側更高。
藉由於n-型半導體區域21與p型半導體區域30之間設置高濃度之n型半導體區域23，而於半導體裝置5中，p+型半導體區域31之雜質濃度接近n型半導體區域23之雜質濃度。藉此，於半導體裝置5中，自p+型半導體區域31注入電洞之效率降低。藉此，於半導體裝置5中，恢復時間進一步縮短。
(第6實施形態)
圖10係表示第6實施形態之半導體裝置之模式性剖視圖。
圖10所示之半導體裝置6進而具備第3絕緣膜(以下例如為絕緣膜52)及第1導電區域(以下例如為導電區域17)。絕緣膜52設置於第2電極11與p+型半導體區域31之間。導電區域17將連接區域12(例如連接區域12a或連接區域12b)與第2電極之間電性連接。例如，於Z軸方向上，導電區域17之長度與連接區域16之長度相同。
藉由設置此種絕緣膜52及導電區域17，使與IGBT(Insulated Gate Bipolar Transistor，絕緣閘雙極型電晶體)等其他半導體裝置之複合製程簡化。將該例示於如下實施形態。
(第7實施形態)
圖11係表示第7實施形態之第1例之半導體裝置之模式性剖視圖。圖12係表示第7實施形態之第2例之半導體裝置之模式性剖視圖。
圖11所示之半導體裝置7A係上述半導體裝置6與IGBT(Insulated Gate Bipolar Transistor，絕緣閘雙極型電晶體)之複合型半導體裝置(RC-IGBT(Reverse Conducting-IGBT，逆導型絕緣閘雙極型電晶體))。半導體裝置7A包含設置有半導體裝置6之二極體區域7D及設置有IGBT之IGBT區域7RI。
於半導體裝置7A中，除半導體裝置6之構成以外，進而具備第3半導體區域(以下例如為p型基極區域32)、第4半導體區域(以下例如為n+型發射極區域40)、複數個第3電極(以下例如為閘極電極50)、第4絕緣膜(以下例如為閘極絕緣膜51)、第5半導體區域(以下例如為p+型集電極區域24)及連接區域18。
對IGBT而言，第1電極10為集電極，第2電極11為發射電極。p型基極區域32設置於n型半導體區域20與第2電極11之間。n+型發射極區域40設置於p型基極區域32與第2電極11之間。n+型發射極區域40電性連接於第2電極11。一般而言，p型基極區域32之雜質濃度低於p+型半導體區域31之雜質濃度，高於p型半導體區域30之雜質濃度。
複數個閘極電極50分別於自第2電極11朝向第1電極10之方向上，自n+型發射極區域40到達至n型半導體區域20。複數個閘極電極50分別於自第2電極11朝向第1電極10之方向上，在n+型發射極區域40中、p型基極區域32中及n型半導體區域20中延伸。複數個閘極電極50分別於Y軸方向上並排。
連接區域18設置於Y軸方向上相鄰之閘極電極50之間。連接區域18於自第2電極11朝向第1電極10之方向上，在絕緣膜52中、n+型發射極區域40中及p型基極區域32中延伸。n+型發射極區域40通過連接區域18而電性連接於第2電極11。
閘極絕緣膜51設置於複數個閘極電極50中之任一者與n+型發射極區域40、p型基極區域32及n型半導體區域20之間。
p+型集電極區域24設置於第1電極10與n型半導體區域20之間。p+型集電極區域24選擇性地設置於第1電極10上。又，p+型集電極區域24亦可設置於IGBT區域7RI之第1電極10之整個區域。p+型集電極區域24位於複數個閘極電極50與第1電極10之間。於在Y軸方向上並排之p+型集電極區域24之間，n+型半導體區域22與第1電極10相接。
又，作為與IGBT複合之二極體，並不限於半導體裝置6。例如，於圖12所示之半導體裝置7B中，自半導體裝置7A中去除p型半導體區域30。即，半導體裝置7B係將IGBT和實質上與半導體裝置1為相同構成之二極體複合而成之半導體裝置。
藉由於上述半導體裝置1~6之各者中附設絕緣膜52及導電區域17，能夠使用相同之半導體基板製造IGBT與半導體裝置1~6之各者。即，與IGBT之製造製程與半導體裝置1~6各自之製造製程之整合變良好。
對本發明之若干實施形態進行了說明，但該等實施形態係作為示例而提出，並非意圖限定發明之範圍。該等新穎之實施形態能以其 他各種形態加以實施，且可於不脫離發明之主旨之範圍內進行各種省略、替換、變更。該等實施形態或其變化包含於發明之範圍或主旨內，並且包含於申請專利範圍所記載之發明及其均等之範圍內。
1‧‧‧半導體裝置
10‧‧‧第1電極
11‧‧‧第2電極
12‧‧‧連接區域
12a‧‧‧連接區域(第1連接區域)
12b‧‧‧連接區域(第2連接區域)
12d‧‧‧下端
13‧‧‧絕緣膜
13a‧‧‧絕緣膜(第1絕緣膜)
13b‧‧‧絕緣膜(第2絕緣膜)
16‧‧‧連接區域(第3連接區域)
16d‧‧‧下端
20‧‧‧半導體區域(第1半導體區域)
21‧‧‧n-型半導體區域
22‧‧‧n+型半導體區域
31‧‧‧p+型半導體區域(第2半導體區域)

Claims (20)

  1. 一種半導體裝置，其具備：第1電極；第2電極；第1導電型之第1半導體區域，其設置於上述第1電極與上述第2電極之間；第2導電型之第2半導體區域，其設置於上述第1半導體區域與上述第2電極之間；第1連接區域，其電性連接於上述第2電極，且自上述第2電極到達至上述第1半導體區域；第2連接區域，其電性連接於上述第2電極，自上述第2電極到達至上述第1半導體區域，且於與自上述第2電極朝向上述第1電極之第1方向交叉之第2方向上，與上述第1連接區域並排；第1絕緣膜，其設置於上述第1連接區域與上述第2半導體區域及上述第1半導體區域之間；第2絕緣膜，其設置於上述第2連接區域與上述第2半導體區域及上述第1半導體區域之間；及第3連接區域，其於上述第2方向上設置於上述第1連接區域與上述第2連接區域之間，電性連接於上述第2電極，且自上述第2電極到達至上述第1半導體區域，或到達至上述第2半導體區域。
  2. 如請求項1之半導體裝置，其中上述第3連接區域與上述第1電極之間的距離較上述第1連接區域或上述第2連接區域中之任一者與上述第1電極之間的距離更長。
  3. 如請求項1之半導體裝置，其中與上述第3連接區域相接之上述 第1半導體區域之雜質濃度為1×1015cm-3以下。
  4. 如請求項1之半導體裝置，其中於上述第2方向上，上述第2半導體區域由上述第1連接區域及上述第2連接區域分割。
  5. 如請求項4之半導體裝置，其中於上述第2方向上，上述第2半導體區域設置於上述第1連接區域與上述第2連接區域之間，且由上述第3連接區域分割。
  6. 如請求項1之半導體裝置，其中於上述第1連接區域及上述第2連接區域中之任一者與上述第3連接區域之間設置有pn接面。
  7. 如請求項1之半導體裝置，其中於上述第2方向上，上述第3連接區域之寬度大於設置於上述第3連接區域與上述第1絕緣膜之間的上述第2半導體區域之寬度。
  8. 如請求項1之半導體裝置，其中於與上述第1方向及上述第2方向交叉之第3方向上，上述第2半導體區域被分割成複數個區域。
  9. 如請求項8之半導體裝置，其中於上述第3方向上，上述第2半導體區域與上述第1半導體區域交替地排列。
  10. 如請求項8之半導體裝置，其中於上述第2方向上，上述第3連接區域之寬度大於設置於上述第3連接區域與上述第1絕緣膜之間的上述第2半導體區域之寬度。
  11. 如請求項1之半導體裝置，其中上述第3連接區域之一部分被上述第2半導體區域包圍，且上述第2半導體區域之雜質濃度係上述第1電極側低於上述第2電極側。
  12. 如請求項11之半導體裝置，其中於上述第1電極與上述第3連接區域之間設置有pn接面。
  13. 如請求項12之半導體裝置，其中上述pn接面設置於上述第1連接區域與上述第2連接區域之間。
  14. 如請求項11之半導體裝置，其中於上述第1連接區域及上述第2連接區域中之任一者與上述第3連接區域之間，上述第2半導體區域之雜質濃度係上述第1電極側低於上述第2電極側。
  15. 如請求項11之半導體裝置，其中上述第1半導體區域之雜質濃度係上述第2電極側高於上述第1電極側。
  16. 如請求項15之半導體裝置，其中於上述第1連接區域與上述第2連接區域之間，上述第1半導體區域之雜質濃度係上述第2電極側高於上述第1電極側。
  17. 如請求項1之半導體裝置，其進而具備：第3絕緣膜，其設置於上述第2電極與上述第2半導體區域之間；及第1導電區域，其電性連接於上述第1連接區域及上述第2連接區域中之任一者以及上述第2電極。
  18. 如請求項17之半導體裝置，其中於上述第1方向上，上述第1導電區域之長度與上述第3連接區域之長度相同。
  19. 一種半導體裝置，其具備：第1電極；第2電極；第1導電型之第1半導體區域，其設置於上述第1電極與上述第2電極之間；第2導電型之第2半導體區域，其設置於上述第1半導體區域與上述第2電極之間；第1連接區域，其電性連接於上述第2電極，且自上述第2電極到達至上述第1半導體區域；第2連接區域，其電性連接於上述第2電極，自上述第2電極到達至上述第1半導體區域，且於與自上述第2電極朝向上述第1電 極之第1方向交叉之第2方向上，與上述第1連接區域並排；第1絕緣膜，其設置於上述第1連接區域與上述第2半導體區域及上述第1半導體區域之間；第2絕緣膜，其設置於上述第2連接區域與上述第2半導體區域及上述第1半導體區域之間；第3連接區域，其於上述第2方向上設置於上述第1連接區域與上述第2連接區域之間，電性連接於上述第2電極，且自上述第2電極到達至上述第1半導體區域，或到達至上述第2半導體區域；第2導電型之第3半導體區域，其設置於上述第1半導體區域與上述第2電極之間；第1導電型之第4半導體區域，其設置於上述第3半導體區域與上述第2電極之間，且電性連接於上述第2電極；第3電極，其於上述第1方向上，自上述第4半導體區域到達至上述第1半導體區域；第4絕緣膜，其設置於上述第3電極、與上述第4半導體區域、上述第3半導體區域及上述第1半導體區域之間；及第2導電型之第5半導體區域，其設置於上述第1電極與上述第1半導體區域之間，且位於上述第3電極與上述第1電極之間。
  20. 如請求項19之半導體裝置，其進而具備第4連接區域，該第4連接區域電性連接於上述第4半導體區域及上述第2電極。
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