CN106531786A - 半导体装置 - Google Patents

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Abstract

实施方式的半导体装置具备：第1导电型的第1半导体区域，设置在第1电极与第2电极之间；第2导电型的第2半导体区域，设置在第1半导体区域与第2电极之间；多个第1连接区域，电连接于第2电极，在从第2电极朝向第1电极的第1方向上，从第2电极到达至第1半导体区域，且在与第1方向交叉的第2方向上并排；第1绝缘膜，设置在多个第1连接区域中的任一个连接区域与第2半导体区域及所述第1半导体区域之间；以及第2连接区域，设置在第2方向上相邻的第1连接区域之间，电连接于第2电极，且在第1方向上，从第2电极到达至第1半导体区域，或到达至第2半导体区域中。

Description

半导体装置
[相关申请]
本申请享有以日本专利申请2015-180041号(申请日：2015年9月11日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
技术领域
本发明的实施方式涉及一种半导体装置。
背景技术
作为用于反相器等电力转换装置的半导体装置IGBT(Insulated Gate BipolarTransistor，绝缘栅双极型晶体管)，使用二极管等。通常来说，二极管与IGBT反向并联连接，而用作环流用二极管。因此，二极管有时也被称为FWD(Free Wheeling Diode，续流二极管)。
为了改善反相器等电力转换装置的特性，重要的是在改善IGBT的特性的同时改善FWD的特性。作为要被改善的特性，有接通电压(导通状态下的电压降)、恢复时间(反向恢复时的恢复电流的消失时间)、恢复时的安全动作区域(即便在反向恢复电流流动的状态下施加电压也不会击穿的动作区域)及恢复时的电流、电压振动等。其中，重要的是缩短恢复时间。另外，以下将反向恢复称为恢复。
发明内容
本发明的实施方式提供一种恢复时间短的半导体装置。
实施方式的半导体装置具备：第1电极；第2电极；第1导电型的第1半导体区域，设置在所述第1电极与所述第2电极之间；第2导电型的第2半导体区域，设置在所述第1半导体区域与所述第2电极之间；第1连接区域，电连接于所述第2电极，且从所述第2电极到达至所述第1半导体区域；第2连接区域，电连接于所述第2电极，从所述第2电极到达至所述第1半导体区域，且在与从所述第2电极朝向所述第1电极的第1方向交叉的第2方向上，与所述第1连接区域并排；第1绝缘膜，设置在所述第1连接区域与所述第2半导体区域及所述第1半导体区域之间；第2绝缘膜，设置在所述第2连接区域与所述第2半导体区域及所述第1半导体区域之间；以及第3连接区域，在所述第2方向上设置在所述第1连接区域与所述第2连接区域之间，电连接于所述第2电极，且从所述第2电极到达至所述第1半导体区域，或到达至所述第2半导体区域。
附图说明
图1A是表示第1实施方式的半导体装置的示意性剖视图。图1B是表示第1实施方式的半导体装置的示意性俯视图。
图2A及图2B是表示第1实施方式的半导体装置的导通状态的示意性剖视图。
图3是表示第1实施方式的半导体装置的导通状态的曲线图。
图4A及图4B是表示第1实施方式的半导体装置的断开状态的示意性剖视图。
图5A是表示第1参考例的半导体装置的示意性剖视图。图5B是表示第2参考例的半导体装置的示意性剖视图。
图6是表示第2实施方式的半导体装置的示意性剖视图。
图7A是表示第3实施方式的半导体装置的示意性立体图。图7B是表示第3实施方式的半导体装置的示意性俯视图。
图8A是表示第4实施方式的半导体装置的示意性剖视图。图8B是表示第4实施方式的半导体装置的一部分中的杂质浓度分布的曲线图。
图9A是表示第5实施方式的半导体装置的示意性剖视图。图9B是表示第5实施方式的半导体装置的一部分中的杂质浓度分布的曲线图。
图10是表示第6实施方式的半导体装置的示意性剖视图。
图11是表示第7实施方式的第1例的半导体装置的示意性剖视图。
图12是表示第7实施方式的第2例的半导体装置的示意性剖视图。
具体实施方式
以下，一边参照附图，一边对实施方式进行说明。在以下的说明中，对相同构件标注相同的符号，而对已说明过一次的构件适当省略其说明。另外，在实施方式中，以n+型、n型、n-型的顺序表示n型(第1导电型)的杂质浓度变低。以p+型、p型的顺序表示p型(第2导电型)的杂质浓度变低。另外，存在于图中导入三维坐标(X轴、Y轴、Z轴)的情况。
(第1实施方式)
图1A是表示第1实施方式的半导体装置的示意性剖视图。图1B是表示第1实施方式的半导体装置的示意性俯视图。图1A表示沿着图1B的A1-A2线的位置上的截面。
图1A及图1B所示的半导体装置1是二极管的一种。半导体装置1例如用作反相器电路等的环流用二极管。
如图1A所示，半导体装置1具备第1电极10、第2电极11、第1半导体区域(以下例如为n型半导体区域20)、第2半导体区域(以下例如为p+型半导体区域31)、第1连接区域(以下例如为连接区域12a)、第2连接区域(以下例如为连接区域12b)、第1绝缘膜(以下为绝缘膜13a)、第2绝缘膜(以下为绝缘膜13b)及第3连接区域(以下例如为连接区域16)。在实施方式中，存在将连接区域12a与连接区域12b统称为连接区域12的情况。在实施方式中，存在将绝缘膜13a与绝缘膜13b统称为绝缘膜13的情况。
在本实施方式中，图中所记载的三维坐标中，从第1电极10朝向第2电极11的方向对应于Z轴方向，与Z轴方向交叉的方向之一对应于X轴方向，与Z轴方向及X轴方向交叉的方向对应于Y轴方向。
在半导体装置1中，n型半导体区域20设置在第1电极10与第2电极11之间。第1电极10为阴极电极。第2电极11为阳极电极。在第1电极10与第2电极11之间设置着多个半导体区域。例如，n型半导体区域20包含n-型半导体区域21及n+型半导体区域22。n+型半导体区域22设置在第1电极10与n-型半导体区域21之间。n+型半导体区域22设置在第1电极10侧。n-型半导体区域21设置在第2电极11侧。n+型半导体区域22与第1电极10欧姆接触或低电阻接触。
p+型半导体区域31设置在n型半导体区域20与第2电极11之间。p+型半导体区域31被多个连接区域12(例如连接区域12a或连接区域12b)在Y轴方向上分割。p+型半导体区域31设置在Y方向上相邻的连接区域12(例如连接区域12a或连接区域12b)之间。p+型半导体区域31被连接区域16分割。p+型半导体区域31与第2电极11欧姆接触或低电阻接触。在半导体装置1中，由p+型半导体区域31/n-型半导体区域21/n+型半导体区域22形成pin二极管。p+型半导体区域31与n-型半导体区域21的接合部即pn结位于多个连接区域12(例如连接区域12a或连接区域12b)中的任一个连接区域与连接区域16之间。另外，p+型半导体区域31在n型半导体区域20之上设置多个。p+型半导体区域31通过对n-型半导体区域21选择性地注入p型杂质及在注入p型杂质后进行退火处理而形成。
多个连接区域12分别电连接于第2电极11。此处，所谓“连接”，除了直接连接以外，也包括间接连接。例如，多个连接区域12分别与第2电极11相接。多个连接区域12分别从第2电极11到达至n型半导体区域20。
例如，连接区域12a电连接于第2电极11，且从第2电极11到达至半导体区域20。连接区域12b电连接于第2电极11，从第2电极11到达至半导体区域20，并且在Y轴方向上，与连接区域12a并排。
例如，多个连接区域12分别在从第2电极11朝向第1电极10的方向(第1方向)上，在p+型半导体区域31中及n型半导体区域20中延伸。多个连接区域12各自的下端12d位于n-型半导体区域21。绝缘膜13设置在多个连接区域12的每一个与p+型半导体区域31之间以及多个连接区域12的每一个与n型半导体区域20(例如n-型半导体区域21)之间。
例如，绝缘膜13a设置在连接区域12a与p+型半导体区域31及半导体区域20之间。绝缘膜13b设置在连接区域12b与p+型半导体区域31及半导体区域20之间。
多个连接区域12例如在与第1方向交叉的第2方向(Y轴方向)上并排。例如，在多个连接区域12中相邻的连接区域12a与连接区域12b之间，设置着绝缘膜13、n-型半导体区域21、p+型半导体区域31及连接区域16。连接区域12各自的下端12d与第1电极10之间的距离大致相同。
连接区域16在Y方向上设置在连接区域12a与连接区域12b之间。连接区域16电连接于第2电极11。连接区域16例如与第2电极11相接。连接区域16从第2电极11到达至n型半导体区域20。例如，连接区域16在从第2电极11朝向第1电极10的方向上，在p+型半导体区域31中及n型半导体区域20中延伸。连接区域16贯通p+型半导体区域31。连接区域16的下端16d位于n-型半导体区域21。连接区域16与n-型半导体区域21肖特基接触。在半导体装置1中，由连接区域16/n-型半导体区域21形成SBD(肖特基势垒二极管)。也就是说，半导体装置1除了pin二极管以外，还包含SBD。
连接区域16的下端16d与第1电极10的距离比连接区域12(连接区域12a或连接区域12b)的下端12d与第1电极10之间的距离长。另外，在Y轴方向上，在连接区域16与多个连接区域12之间分别设置着p+型半导体区域31。
在n-型半导体区域21之上形成p+型半导体区域31后，在p+型半导体区域31及n-型半导体区域21形成沟槽，而在该沟槽内形成连接区域16。
另外，如图1B所示，在半导体装置1中，p+型半导体区域31、多个连接区域12及连接区域16在与第1方向及Y轴方向交叉的第3方向(X轴方向)上延伸。
此处，存在相邻的p+型半导体区域31彼此在X-Y平面中其末端彼此连接的情况。另外，存在相邻的连接区域12彼此在X-Y平面中其末端彼此连接的情况。另外，存在相邻的连接区域16彼此在X-Y平面中其末端彼此连接的情况。在本实施方式中，例示了半导体装置1的主要部位的截面及半导体装置1的主要部位的平面。例如，在相邻的连接区域12彼此的末端彼此连接的情况下，在图1A的截面中例示的各个连接区域部分被定义为多个连接区域12。
在Y轴方向上，相邻的连接区域12各自的中心间的距离例如为6μm以下，p+型半导体区域31的宽度例如为2μm以下，连接区域16的宽度例如为2μm以下。
本实施方式中的各半导体区域(n型半导体区域20、p+型半导体区域31、第2实施方式的以下各半导体区域等)的主要成分例如为硅(Si)。半导体区域的主成分也可以为碳化硅(SiC)、氮化镓(GaN)等。作为第1导电型的杂质元素，例如应用磷(P)、砷(As)等。作为第2导电型的杂质元素，例如应用硼(B)等。
n+型半导体区域22的杂质浓度的最大值大于3×1017cm-3，例如为1×1018cm-3以上。关于n+型半导体区域22的杂质浓度，也可以设定为随着朝向第1电极10而变高。n-型半导体区域21的杂质浓度例如为1×1015cm-3以下，可以根据元件的耐压设计设定为任意杂质浓度。p+型半导体区域31的杂质浓度的最大值高于3×1017cm-3，例如为1×1019cm-3以上。关于p+型半导体区域31的杂质浓度，也可以设定为随着朝向第2电极11而变高。
另外，所谓“杂质浓度”是指有助于半导体材料的导电性的杂质元素的有效浓度。例如，于在半导体材料中含有成为供体的杂质元素及成为受体的杂质元素的情况下，将经活化的杂质元素中除去供体与受体的相抵成分后的浓度设为有效的杂质浓度。另外，将已从有效的杂质元素中电离的电子或空穴的浓度设为载流子浓度。根据Z方向上的杂质浓度分布的最大值或平均值来比较实施方式的杂质浓度的高低。
第1电极10、第2电极11、连接区域12、16的材料例如为包含选自铝(Al)、钛(Ti)、镍(Ni)、钨(W)、金(Au)、多晶硅等的群中的至少一种的金属。另外，绝缘膜例如包含氧化硅(SiO2)或氮化硅(Si3N4)。
对半导体装置1的导通状态进行说明。
图2A及图2B是表示第1实施方式的半导体装置的导通状态的示意性剖视图。图3是表示第1实施方式的半导体装置的导通状态的曲线图。图3的横轴是施加于第1电极10与第2电极11之间的电压(V)，纵轴是在第1电极10与第2电极11之间流动的电流(A)。
在图2A中，表示了半导体装置1中的低电流导通状态。
在低电流导通状态下，对阴极、阳极间施加顺向偏压的电压。也就是说，以第2电极11的电位变得高于第1电极10的电位的方式对阴极、阳极间施加电压。例如，第2电极11为正极，第1电极10为负极。
n+型半导体区域22与第1电极10欧姆接触或低电阻接触。因此，从第1电极10注入的电子经由n+型半导体区域22而到达至相邻的连接区域12间的n-型半导体区域21。此处，SBD的肖特基势垒的能量势垒设定得比pin二极管的pn结势垒低。由此，电子的大部分比经由p+型半导体区域31更能经由连接区域16而流到第2电极11。在图2A中，将该状态表示为电子电流e1。另外，在图3中，将低电流导通状态下的I-V曲线表示为A区域的曲线。也就是说，在低电流导通状态下，相比pin二极管，电流上升高的SBD优先动作。
在图2B中，表示了半导体装置1中的大电流导通状态。
在大电流导通状态下，也对阴极、阳极间施加顺向偏压的电压。然而，大电流导通状态下的顺向偏压电压大于低电流导通状态下的顺向偏压电压。
如果顺向偏压电压相比低电流导通状态进一步上升，那么从阴极侧注入的电子的量增加，到达至相邻的连接区域12间的n-型半导体区域21的电子的量增加。将该电子的流动表示为电子电流e2。由此，电子除了到达至连接区域16附近以外，还到达至p+型半导体区域31的正下方。然而，对电子而言，p型高浓度区域(p+型半导体区域31)与n型低浓度区域(n-型半导体区域21)之间成为能量势垒。因此，到达至p+型半导体区域31的正下方的电子难以流入到p+型半导体区域31。其结果，电子在到达至p+型半导体区域31的正下方后，在p+型半导体区域31的下方在相对于横方向即Y轴方向大致平行的方向上移动。
因该电子移动而在p+型半导体区域31的下方产生电压降。由此，以与第2电极11接触的p+型半导体区域31成为正极、位于p+型半导体区域31的下方的n-型半导体区域21相对于p+型半导体区域31成为负极的方式被偏压。
因该偏压而导致对于p+型半导体区域31与n-型半导体区域21之间的空穴的能量势垒变低。其结果，从p+型半导体区域31向n-型半导体区域21注入空穴。由该被注入的空穴形成空穴电流h1。
在图3中，将大电流导通状态下的I-V曲线表示为B区域的曲线。在大电流导通状态下，相比SBD，pin二极管优先动作。而且，p+型半导体区域31的Y轴方向上的宽度或p+型半导体区域31与第2电极11的接触面积越大，大电流导通状态下的空穴电流h1越增大。换句话说，通过控制所述宽度或接触面积，而抑制从阳极侧的空穴注入量。
在半导体装置1中，连接区域16贯通p+型半导体区域31内。通过调整该连接区域16的Y轴方向上的宽度或Y轴方向上的连接区域12的间距，能够确实地控制Y轴方向上的p+型半导体区域31的宽度或p+型半导体区域31与第2电极11的接触面积。而且，通过将p+型半导体区域31的宽度或p+型半导体区域31与第2电极11的接触面积控制为微小，能够确实地抑制导通状态下的空穴注入。由此，在半导体装置1中，恢复时间变短，而实现高速化。
另外，在半导体装置1中，在低电流导通状态下，相比pin二极管，SBD优先动作。由此，与pin二极管相比，施加低电压时的电流增加。其结果，在半导体装置1中，导通状态下的电压降低。
对半导体装置1的断开状态进行说明。
图4A及图4B是表示第1实施方式的半导体装置的断开状态的示意性剖视图。
在图4A中，表示了恢复状态作为第1实施方式的半导体装置的断开状态的一例。
例如，从对阳极、阴极间施加了顺向偏压的状态，以成为逆向偏压也就是第2电极11成为负极且第1电极10成为正极的方式，对阴极、阳极间施加电压。由此，存在于n-型半导体区域21的空穴向第2电极11侧移动。存在于n-型半导体区域21的电子向第1电极10侧移动。电子经由n+型半导体区域22流入到第1电极10。另一方面，空穴经由p+型半导体区域31及连接区域16流入到第2电极11。
在恢复时，电子流入到第1电极10，空穴流入到第2电极11，并且耗尽层28以p+型半导体区域31与n-型半导体区域21的接合部、连接区域16与n-型半导体区域21的接合部以及绝缘膜13与n-型半导体区域21的接合部为起点扩展到n-型半导体区域21及p+型半导体区域31。由此，半导体装置1中的第2电极11与第1电极10之间的导通被阻断。
此处，从在Y轴方向上相邻的绝缘膜13与n-型半导体区域21的接合部延伸的耗尽层28在Y轴方向上相互连接。由此，相邻的连接区域12间的n-型半导体区域21完全被耗尽。其结果，将施加至SBD的逆向偏压缓和，而确实地抑制在SBD内流动的逆向电流(漏电流)。由此，在半导体装置1中，断开状态下的耐压确实地增加。
另外，在图4B中，表示了恢复状态的另一例作为第1实施方式的半导体装置的断开状态的一例。
然而，在pin二极管中，存在于恢复时在pn结部附近的任一处产生电场集中而引起雪崩的情况。然而，绝缘膜13在第1电极10侧具有角部13c。恢复时电场集中在该角部13c，而容易在角部13c的附近引起雪崩。将因雪崩而产生的空穴的流动设为空穴电流h2。
此处，角部13c在Y轴方向上重复配置。由此，容易在多个角部13c分别引起雪崩，而分散多个产生雪崩的部位。而且，经分散的空穴电流h2经由角部13c附近的p+型半导体区域31而被排出到第2电极11。在半导体装置1中，由于空穴经由p+型半导体区域31而流入到第2电极11，因此抑制因该雪崩引起的不良影响，从而恢复时的安全动作区域扩大。
另外，在恢复时，对连接区域12施加与第2电极11相同的负电位。由此，在p+型半导体区域31，沿着绝缘膜13形成空穴浓度增加的感应层19。该感应层19对空穴而言为低电阻层。通过形成感应层19，将空穴高效率地排出到第2电极11。由此，恢复时的半导体装置1的耐击穿性进一步增加。
图5A是表示第1参考例的半导体装置的示意性剖视图。图5B是表示第2参考例的半导体装置的示意性剖视图。
在图5A所示的第1参考例的半导体装置100中，只不过在n型半导体区域20与第2电极11之间设置了多个p+型半导体区域31。另外，n-型半导体区域21与第2电极11肖特基接触。
在半导体装置100中，在断开状态下，耗尽层28也从相邻的p+型半导体区域31与n-型半导体区域21的接合部延伸，从而使相邻的p+型半导体区域31间的n-型半导体区域21完全耗尽。其结果，将施加于SBD的逆向的偏压缓和，而抑制在SBD内流动的逆向电流。
然而，为了使相邻的p+型半导体区域31间的n-型半导体区域21完全耗尽，必须形成深的p+型半导体区域31。由此，在半导体装置100中，p+型半导体区域31的体积增加。另外，存在p+型半导体区域31在制造制程时产生热扩散的情况。其结果，在半导体装置100中，导通状态下的空穴注入增加。
相对于此，在半导体装置1中，并非使p+型半导体区域31的深度变深，而是使多个连接区域12变深，由此使相邻的连接区域12间的n-型半导体区域21完全耗尽。另外，由于在p+型半导体区域31内贯通着连接区域16，因此将Y轴方向上的p+型半导体区域31的宽度控制为微小。由此，导通状态下的空穴注入量减少，从而恢复时间变得更短。
另一方面，图5B所示的第2参考例的半导体装置101具有从半导体装置1中去除连接区域16所得的构造。进而，在半导体装置101中，在第2电极11与n-型半导体区域21之间以及p+型半导体区域31与n-型半导体区域21之间设置着p型半导体区域30。
在半导体装置101中，在断开状态下，耗尽层28也会以p型半导体区域30与n-型半导体区域21的接合部以及绝缘膜13与n-型半导体区域21的接合部为起点，扩展到n-型半导体区域21及p型半导体区域30。而且，从在Y轴方向上相邻的绝缘膜13与n-型半导体区域21的接合部延伸的耗尽层28在Y轴方向上相互连接。由此，相邻的连接区域12间的n-型半导体区域21完全被耗尽。由此，在半导体装置101中，断开状态下的耐压提高。
然而，半导体装置101中无连接区域16而不具有SBD。因此，低电流导通状态下的接通电压相比于半导体装置1增加。另外，存在p+型半导体区域31在制造制程时产生热扩散的情况。因此，在半导体装置101中，无法将Y轴方向上的p+型半导体区域31的宽度控制为微小。
相对于此，在半导体装置1中，通过利用SBD，而使低电流导通状态下的接通电压变低。进而，由于在p+型半导体区域31内贯通着连接区域16，因此将Y轴方向上的p+型半导体区域31的宽度控制为微小。由此，导通状态下的空穴注入量减少，从而恢复时间变得更短。
(第2实施方式)
图6是表示第2实施方式的半导体装置的示意性剖视图。
在图6所示的半导体装置2中，在Y轴方向上，连接区域16的宽度W16大于绝缘膜13(例如绝缘膜13a或绝缘膜13b)与连接区域16之间的p+型半导体区域31的宽度W31。p+型半导体区域31的宽度例如为0.1μm～1μm，连接区域16的宽度例如为0.2μm～2μm。由此，在半导体装置2中，在导通状态下，抑制从p+型半导体区域31注入空穴，恢复时间进一步缩短。
(第3实施方式)
图7A是表示第3实施方式的半导体装置的示意性立体图。图7B是表示第3实施方式的半导体装置的示意性俯视图。在图7A中，未表示第1电极10及第2电极11。
在图7A、B所示的半导体装置3中，在与Z轴方向及Y轴方向交叉的X轴方向(第3方向)上，p+型半导体区域31被分割成多个区域。例如，在X轴方向上，p+型半导体区域31与n-型半导体区域21交替地并排。另外，在Y轴方向上，连接区域16的宽度也可以大于位于连接区域16与绝缘膜13(例如绝缘膜13a或绝缘膜13b)之间的p+型半导体区域31的宽度。通过设为此种构造，在导通状态下，进一步抑制从p+型半导体区域31注入空穴，恢复时间进一步缩短。
(第4实施方式)
图8A是表示第4实施方式的半导体装置的示意性剖视图。图8B是表示第4实施方式的半导体装置的一部分中的杂质浓度分布的曲线图。图8B的横轴是从图8A的点P起的Z轴方向上的深度(μm)，纵轴是杂质浓度(atoms/cm3)。
图8A所示的半导体装置4在n-型半导体区域21与p+型半导体区域31之间具有p型半导体区域30。p型半导体区域30的杂质浓度的最大值例如为1×1016cm-3以下，为低浓度。在半导体装置4中，p型半导体区域30与n-型半导体区域21的接合部也就是pn结位于第1电极10与连接区域16之间。该pn结位于Y方向上相邻的连接区域12(例如连接区域12a及连接区域12b)之间。
在将包含p+型半导体区域31与p型半导体区域30的区域设为p型第2半导体区域的情况下，第2半导体区域的杂质浓度在第1电极10侧比在第2电极11侧低(图8B)。例如，在连接区域12(例如连接区域12a或连接区域12b)中的任一个连接区域与连接区域16之间，该p型第2半导体区域的杂质浓度在第1电极10侧比在第2电极11侧低。另外，连接区域16从第2电极11到达至第2半导体区域中。例如，连接区域16从第2电极11朝向第1电极10在第2半导体区域中延伸。而且，连接区域16除了连接于第2电极11的部分以外，被第2半导体区域围绕。
通过在n-型半导体区域21与p+型半导体区域31之间设置着低浓度的p型半导体区域30，而在半导体装置4中，在断开状态下耗尽层也会从p型半导体区域30与n-型半导体区域21的接合部延伸。由此，断开状态下的耐压进一步上升。另外，p型半导体区域30由于为低浓度区域，因此不会对低电流导通状态下的电流上升产生影响。由此，在半导体装置4中，接通电压降低。
(第5实施方式)
图9A是表示第5实施方式的半导体装置的示意性剖视图。图9B是表示第5实施方式的半导体装置的一部分中的杂质浓度分布的曲线图。图9B的横轴是从图9A的点P起的Z轴方向上的深度(μm)，纵轴是杂质浓度(atoms/cm3)。
图9A所示的半导体装置5在n-型半导体区域21与p型半导体区域30之间具有n型半导体区域23。n型半导体区域23的杂质浓度的最大值例如为1×1018cm-3以下。于在n型半导体区域20包含n型半导体区域23的情况下，n型半导体区域20的杂质浓度在第2电极11侧比在第1电极10侧高(图9B)。例如，在相邻的连接区域12(例如连接区域12a或连接区域12b)之间，半导体区域20的杂质浓度在第2电极11侧比在第1电极10侧高。
通过在n-型半导体区域21与p型半导体区域30之间设置高浓度的n型半导体区域23，而在半导体装置5中，p+型半导体区域31的杂质浓度接近n型半导体区域23的杂质浓度。由此，在半导体装置5中，从p+型半导体区域31注入空穴的效率降低。由此，在半导体装置5中，恢复时间进一步缩短。
(第6实施方式)
图10是表示第6实施方式的半导体装置的示意性剖视图。
图10所示的半导体装置6还具备第3绝缘膜(以下例如为绝缘膜52)及第1导电区域(以下例如为导电区域17)。绝缘膜52设置在第2电极11与p+型半导体区域31之间。导电区域17将连接区域12(例如连接区域12a或连接区域12b)与第2电极之间电连接。例如，在Z轴方向上，导电区域17的长度与连接区域16的长度相同。
通过设置此种绝缘膜52及导电区域17，使与IGBT(Insulated Gate BipolarTransistor，绝缘栅双极型晶体管)等其他半导体装置的复合制程简化。将该例示于如下实施方式。
(第7实施方式)
图11是表示第7实施方式的第1例的半导体装置的示意性剖视图。图12是表示第7实施方式的第2例的半导体装置的示意性剖视图。
图11所示的半导体装置7A是所述半导体装置6与IGBT(Insulated Gate BipolarTransistor，绝缘栅双极型晶体管)的复合型半导体装置(RC-IGBT(Reverse Conducting-IGBT，逆导型绝缘栅双极型晶体管))。半导体装置7A包含设置着半导体装置6的二极管区域7D及设置着IGBT的IGBT区域7RI。
在半导体装置7A中，除了半导体装置6的构成以外，还具备第3半导体区域(以下例如为p型基极区域32)、第4半导体区域(以下例如为n+型发射极区域40)、多个第3电极(以下例如为栅极电极50)、第4绝缘膜(以下例如为栅极绝缘膜51)、第5半导体区域(以下例如为p+型集电极区域24)及连接区域18。
对IGBT而言，第1电极10为集电极，第2电极11为发射电极。p型基极区域32设置在n型半导体区域20与第2电极11之间。n+型发射极区域40设置在p型基极区域32与第2电极11之间。n+型发射极区域40电连接于第2电极11。通常来说，p型基极区域32的杂质浓度低于p+型半导体区域31的杂质浓度，高于p型半导体区域30的杂质浓度。
多个栅极电极50分别在从第2电极11朝向第1电极10的方向上，从n+型发射极区域40到达至n型半导体区域20。多个栅极电极50分别在从第2电极11朝向第1电极10的方向上，在n+型发射极区域40中、p型基极区域32中及n型半导体区域20中延伸。多个栅极电极50分别在Y轴方向上并排。
连接区域18设置在Y轴方向上相邻的栅极电极50之间。连接区域18在从第2电极11朝向第1电极10的方向上，在绝缘膜52中、n+型发射极区域40中及p型基极区域32中延伸。n+型发射极区域40经过连接区域18而电连接于第2电极11。
栅极绝缘膜51设置在多个栅极电极50中的任一个栅极电极与n+型发射极区域40、p型基极区域32及n型半导体区域20之间。
p+型集电极区域24设置在第1电极10与n型半导体区域20之间。p+型集电极区域24选择性地设置在第1电极10上。另外，p+型集电极区域24也可以设置在IGBT区域7RI的第1电极10的整个区域。p+型集电极区域24位于多个栅极电极50与第1电极10之间。于在Y轴方向上并排的p+型集电极区域24之间，n+型半导体区域22与第1电极10相接。
另外，作为与IGBT复合的二极管，并不限于半导体装置6。例如，在图12所示的半导体装置7B中，从半导体装置7A中去除p型半导体区域30。也就是说，半导体装置7B是将IGBT和实质上与半导体装置1为相同构成的二极管复合而成的半导体装置。
通过在所述半导体装置1～6的每一个半导体装置中附设绝缘膜52及导电区域17，能够使用相同的半导体基板制造IGBT与半导体装置1～6的每一个。也就是说，IGBT的制造工艺与半导体装置1～6各自的制造工艺的匹配变得良好。
对本发明的若干实施方式进行了说明，但这些实施方式是作为示例而提出的，并非意图限定发明的范围。这些新颖的实施方式能以其他各种方式加以实施，且能在不脱离发明的主旨的范围内进行各种省略、替换、变更。这些实施方式或其变化包含在发明的范围或主旨内，并且包含在权利要求书中所记载的发明及其均等的范围内。
[符号说明]
1、2、3、4、5、6、7A、7B、100、101 半导体装置
7D 二极管区域
7RI IGBT区域
10 第1电极
11 第2电极
12a 连接区域(第1连接区域)
12b 连接区域(第2连接区域)
12d 下端
13a 绝缘膜(第1绝缘膜)
13b 绝缘膜(第2绝缘膜)
13c 角部
16 连接区域(第3连接区域)
16d 下端
17 导电区域(第1导电区域)
18 连接区域(第4连接区域)
19 感应层
20 半导体区域(第1半导体区域)
21 n-型半导体区域
22 n+型半导体区域
30 p型半导体区域
31 p+型半导体区域(第2半导体区域)
32 p型基极区域(第3半导体区域)
40 n+型发射极区域(第4半导体区域)
50 栅极电极(第3电极)
51 栅极绝缘膜(第4绝缘膜)
52 绝缘膜(第3绝缘膜)

Claims (20)

1.一种半导体装置，其特征在于具备：
第1电极；
第2电极；
第1导电型的第1半导体区域，设置在所述第1电极与所述第2电极之间；
第2导电型的第2半导体区域，设置在所述第1半导体区域与所述第2电极之间；
第1连接区域，电连接于所述第2电极，且从所述第2电极到达至所述第1半导体区域；
第2连接区域，电连接于所述第2电极，从所述第2电极到达至所述第1半导体区域，且在与从所述第2电极朝向所述第1电极的第1方向交叉的第2方向上，与所述第1连接区域并排；
第1绝缘膜，设置在所述第1连接区域与所述第2半导体区域及所述第1半导体区域之间；
第2绝缘膜，设置在所述第2连接区域与所述第2半导体区域及所述第1半导体区域之间；以及
第3连接区域，在所述第2方向上设置在所述第1连接区域与所述第2连接区域之间，电连接于所述第2电极，且从所述第2电极到达至所述第1半导体区域，或到达至所述第2半导体区域。
2.根据权利要求1所述的半导体装置，其特征在于：所述第3连接区域与所述第1电极之间的距离比所述第1连接区域或所述第2连接区域中的任一个连接区域与所述第1电极之间的距离长。
3.根据权利要求1所述的半导体装置，其特征在于：与所述第3连接区域相接的所述第1半导体区域的杂质浓度为1×1015cm-3以下。
4.根据权利要求1所述的半导体装置，其特征在于：在所述第2方向上，所述第2半导体区域由所述第1连接区域及所述第2连接区域分割。
5.根据权利要求4所述的半导体装置，其特征在于：在所述第2方向上，所述第2半导体区域设置在所述第1连接区域与所述第2连接区域之间，且由所述第3连接区域分割。
6.根据权利要求1所述的半导体装置，其特征在于：在所述第1连接区域及所述第2连接区域中的任一个连接区域与所述第3连接区域之间设置着pn结。
7.根据权利要求1所述的半导体装置，其特征在于：在所述第2方向上，所述第3连接区域的宽度大于设置在所述第3连接区域与所述第1绝缘膜之间的所述第2半导体区域的宽度。
8.根据权利要求1所述的半导体装置，其特征在于：在与所述第1方向及所述第2方向交叉的第3方向上，所述第2半导体区域被分割成多个区域。
9.根据权利要求8所述的半导体装置，其特征在于：在所述第3方向上，所述第2半导体区域与所述第1半导体区域交替地并排。
10.根据权利要求8所述的半导体装置，其特征在于：在所述第2方向上，所述第3连接区域的宽度大于设置在所述第3连接区域与所述第1绝缘膜之间的所述第2半导体区域的宽度。
11.根据权利要求1所述的半导体装置，其特征在于：所述第3连接区域的一部分被所述第2半导体区域包围，并且
所述第2半导体区域的杂质浓度在所述第1电极侧比在所述第2电极侧低。
12.根据权利要求11所述的半导体装置，其特征在于：在所述第1电极与所述第3连接区域之间设置着pn结。
13.根据权利要求12所述的半导体装置，其特征在于：所述pn结设置在所述第1连接区域与所述第2连接区域之间。
14.根据权利要求11所述的半导体装置，其特征在于：在所述第1连接区域及所述第2连接区域中的任一个连接区域与所述第3连接区域之间，所述第2半导体区域的杂质浓度在所述第1电极侧比在所述第2电极侧低。
15.根据权利要求11所述的半导体装置，其特征在于：所述第1半导体区域的杂质浓度在所述第2电极侧比在所述第1电极侧高。
16.根据权利要求15所述的半导体装置，其特征在于：在所述第1连接区域与所述第2连接区域之间，所述第1半导体区域的杂质浓度在所述第2电极侧比在所述第1电极侧高。
17.根据权利要求1所述的半导体装置，其特征在于还具备：
第3绝缘膜，设置在所述第2电极与所述第2半导体区域之间；以及
第1导电区域，电连接于所述第1连接区域及所述第2连接区域中的任一个连接区域以及所述第2电极。
18.根据权利要求17所述的半导体装置，其特征在于：在所述第1方向上，所述第1导电区域的长度与所述第3连接区域的长度相同。
19.一种半导体装置，其特征在于具备：
第1电极；
第2电极；
第1导电型的第1半导体区域，设置在所述第1电极与所述第2电极之间；
第2导电型的第2半导体区域，设置在所述第1半导体区域与所述第2电极之间；
第1连接区域，电连接于所述第2电极，且从所述第2电极到达至所述第1半导体区域；
第2连接区域，电连接于所述第2电极，从所述第2电极到达至所述第1半导体区域，且在与从所述第2电极朝向所述第1电极的第1方向交叉的第2方向上，与所述第1连接区域并排；
第1绝缘膜，设置在所述第1连接区域与所述第2半导体区域及所述第1半导体区域之间；
第2绝缘膜，设置在所述第2连接区域与所述第2半导体区域及所述第1半导体区域之间；
第3连接区域，在所述第2方向上设置在所述第1连接区域与所述第2连接区域之间，电连接于所述第2电极，且从所述第2电极到达至所述第1半导体区域，或到达至所述第2半导体区域；
第2导电型的第3半导体区域，设置在所述第1半导体区域与所述第2电极之间；
第1导电型的第4半导体区域，设置在所述第3半导体区域与所述第2电极之间，且电连接于所述第2电极；
第3电极，在所述第1方向上，从所述第4半导体区域到达至所述第1半导体区域；
第4绝缘膜，设置在所述第3电极与所述第4半导体区域、所述第3半导体区域及所述第1半导体区域之间；以及
第2导电型的第5半导体区域，设置在所述第1电极与所述第1半导体区域之间，且位于所述第3电极与所述第1电极之间。
20.根据权利要求19所述的半导体装置，其特征在于：还具备第4连接区域，所述第4连接区域电连接于所述第4半导体区域及所述第2电极。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113497114A (zh) * 2020-03-19 2021-10-12 株式会社东芝 半导体装置

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100330748A1 (en) 1999-10-25 2010-12-30 Xi Chu Method of encapsulating an environmentally sensitive device
JP7143575B2 (ja) * 2017-07-18 2022-09-29 富士電機株式会社 半導体装置
US12092778B2 (en) 2018-08-22 2024-09-17 Kansas State University Research Foundation Miniaturized fast neutron spectrometer
TW202038473A (zh) * 2019-04-10 2020-10-16 台灣茂矽電子股份有限公司 二極體結構及其製造方法
JP7339908B2 (ja) 2020-03-19 2023-09-06 株式会社東芝 半導体装置およびその制御方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1505173A (zh) * 2002-12-03 2004-06-16 株式会社东芝 半导体器件
WO2013014943A2 (en) * 2011-07-27 2013-01-31 Kabushiki Kaisha Toyota Chuo Kenkyusho Diode, semiconductor device, and mosfet
CN103681882A (zh) * 2012-09-12 2014-03-26 株式会社东芝 电力半导体装置

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05304297A (ja) * 1992-01-29 1993-11-16 Nec Corp 電力用半導体装置およびその製造方法
US5721148A (en) * 1995-12-07 1998-02-24 Fuji Electric Co. Method for manufacturing MOS type semiconductor device
JP4785364B2 (ja) 2004-09-24 2011-10-05 株式会社豊田中央研究所 半導体装置とその製造方法
JP4791723B2 (ja) 2004-10-18 2011-10-12 株式会社東芝 半導体装置及びその製造方法
CN102867825B (zh) * 2005-04-06 2016-04-06 飞兆半导体公司 沟栅场效应晶体管结构及其形成方法
US8766317B2 (en) 2007-06-18 2014-07-01 Rohm Co., Ltd. Semiconductor device
JP2010067901A (ja) 2008-09-12 2010-03-25 Toyota Motor Corp 半導体装置とその製造方法
JP4544360B2 (ja) 2008-10-24 2010-09-15 トヨタ自動車株式会社 Ｉｇｂｔの製造方法
US20100264488A1 (en) * 2009-04-15 2010-10-21 Force Mos Technology Co. Ltd. Low Qgd trench MOSFET integrated with schottky rectifier
US8049276B2 (en) 2009-06-12 2011-11-01 Fairchild Semiconductor Corporation Reduced process sensitivity of electrode-semiconductor rectifiers
JP5450493B2 (ja) 2011-03-25 2014-03-26 株式会社東芝 半導体装置
JP5724887B2 (ja) 2012-01-16 2015-05-27 トヨタ自動車株式会社 半導体装置
JP5620421B2 (ja) * 2012-02-28 2014-11-05 株式会社東芝 半導体装置
JP2013201237A (ja) * 2012-03-23 2013-10-03 Toshiba Corp 半導体装置
JP6217063B2 (ja) 2012-09-05 2017-10-25 凸版印刷株式会社 表示デバイス及びその製造方法
JP6104575B2 (ja) * 2012-11-28 2017-03-29 株式会社東芝 半導体装置
JP6184352B2 (ja) 2014-03-14 2017-08-23 株式会社東芝 半導体装置
US9634128B2 (en) 2014-03-17 2017-04-25 Kabushiki Kaisha Toshiba Semiconductor device
KR20150108291A (ko) 2014-03-17 2015-09-25 가부시끼가이샤 도시바 반도체 장치
JP6063915B2 (ja) * 2014-12-12 2017-01-18 株式会社豊田中央研究所 逆導通ｉｇｂｔ
JP6053050B2 (ja) * 2014-12-12 2016-12-27 株式会社豊田中央研究所 逆導通ｉｇｂｔ
JP6293688B2 (ja) * 2015-03-02 2018-03-14 株式会社豊田中央研究所 ダイオード及びそのダイオードを内蔵する逆導通ｉｇｂｔ

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1505173A (zh) * 2002-12-03 2004-06-16 株式会社东芝 半导体器件
WO2013014943A2 (en) * 2011-07-27 2013-01-31 Kabushiki Kaisha Toyota Chuo Kenkyusho Diode, semiconductor device, and mosfet
CN103681882A (zh) * 2012-09-12 2014-03-26 株式会社东芝 电力半导体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113497114A (zh) * 2020-03-19 2021-10-12 株式会社东芝 半导体装置

Also Published As

Publication number Publication date
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