JPH02100368A - 縦型絶縁ゲート型トランジスタ - Google Patents
縦型絶縁ゲート型トランジスタInfo
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- JPH02100368A JPH02100368A JP25280988A JP25280988A JPH02100368A JP H02100368 A JPH02100368 A JP H02100368A JP 25280988 A JP25280988 A JP 25280988A JP 25280988 A JP25280988 A JP 25280988A JP H02100368 A JPH02100368 A JP H02100368A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
- H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
- H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、電力用スイッチング素子として用いられる縦
型絶縁ゲート型トランジスタに関する。
型絶縁ゲート型トランジスタに関する。
近年、電力用スイッチング素子として絶縁ゲート型トラ
ンジスタ（ＩＧＢＴ）が一般に使われ始めているが、こ
れは縦型ＭＯ３ＦＥＴのドレイン領域のドレイン電極側
に高不純物濃度の逆導電型領域を直列に隣接させたもの
である。すなわち、Ｎチャネルの縦型絶縁ゲート型トラ
ンジスタは、第３図に示す如く、Ｐ°基板ｌ（第１領域
）上に低抵抗のＮ″″″層２２領域）を形成し、この上
に高抵抗のＮ−層３（第３領域）を設け、このＮ−層３
の表面部に選択的にＰ＋層４（第４領域）を形成し、更
にこの２１層４の表面部に選択的にＮ１層５（第５領域
）を形成し、Ｐ”Ｆ９４の表面部でＮ−層３とＮ＋層５
とで挟まれる表面領域をチャネル領域Ｃとし、このチャ
ネル領域Ｃの上にゲート絶縁膜６を介してゲート電極７
を設けると共に、Ｐ＋層４及びＮ＋層５に接触するソー
ス電極８とＰ゛基板ｌに接続するドレイン電極９を設け
たものである。なお、１０は絶縁膜である。この素子は
、ソース電極８を接地し、ゲート電極７とドレイン電極
９に正の電圧を与えると、ＭＯＳ Ｆ ＥＴがオンして
Ｎ−層３に電子が流れ込む。これに対応してＰ＋基板ｌ
からＮ−層３に正孔が注入され、Ｎ−層３では導電変調
が起こり、この領域の抵抗を低くする。
ンジスタ（ＩＧＢＴ）が一般に使われ始めているが、こ
れは縦型ＭＯ３ＦＥＴのドレイン領域のドレイン電極側
に高不純物濃度の逆導電型領域を直列に隣接させたもの
である。すなわち、Ｎチャネルの縦型絶縁ゲート型トラ
ンジスタは、第３図に示す如く、Ｐ°基板ｌ（第１領域
）上に低抵抗のＮ″″″層２２領域）を形成し、この上
に高抵抗のＮ−層３（第３領域）を設け、このＮ−層３
の表面部に選択的にＰ＋層４（第４領域）を形成し、更
にこの２１層４の表面部に選択的にＮ１層５（第５領域
）を形成し、Ｐ”Ｆ９４の表面部でＮ−層３とＮ＋層５
とで挟まれる表面領域をチャネル領域Ｃとし、このチャ
ネル領域Ｃの上にゲート絶縁膜６を介してゲート電極７
を設けると共に、Ｐ＋層４及びＮ＋層５に接触するソー
ス電極８とＰ゛基板ｌに接続するドレイン電極９を設け
たものである。なお、１０は絶縁膜である。この素子は
、ソース電極８を接地し、ゲート電極７とドレイン電極
９に正の電圧を与えると、ＭＯＳ Ｆ ＥＴがオンして
Ｎ−層３に電子が流れ込む。これに対応してＰ＋基板ｌ
からＮ−層３に正孔が注入され、Ｎ−層３では導電変調
が起こり、この領域の抵抗を低くする。
上記素子にあっては、オン抵抗は小さくなるが、Ｎ−層
３とＰ＋層４とＮ＋層５とで構成されるＮＰＮトランジ
スタがオンすると、寄生サイリスクがラッチングしてし
まい、ゲート電圧をゼロにしても素子の電流を断つこと
ができなくなる（ラッチアップ現象）。このラッチング
はＮ＋層５の直下のＰ＋層４の抵抗（Ｒｂ）が高いほど
起こり易いので、Ｐ＋層４の不純物濃度を高くして高電
導度にしたり、拡散深さを深くして抵抗断面積を大とす
ることが有効である。しかしながら、Ｐ＋層４の比較的
表面部を高不純物濃度化すると、ＭＯＳのチャネル抵抗
が大きくなり、オン抵抗が大で、ゲート閾電圧が高くな
るという二律背反した不都合が生じる。
３とＰ＋層４とＮ＋層５とで構成されるＮＰＮトランジ
スタがオンすると、寄生サイリスクがラッチングしてし
まい、ゲート電圧をゼロにしても素子の電流を断つこと
ができなくなる（ラッチアップ現象）。このラッチング
はＮ＋層５の直下のＰ＋層４の抵抗（Ｒｂ）が高いほど
起こり易いので、Ｐ＋層４の不純物濃度を高くして高電
導度にしたり、拡散深さを深くして抵抗断面積を大とす
ることが有効である。しかしながら、Ｐ＋層４の比較的
表面部を高不純物濃度化すると、ＭＯＳのチャネル抵抗
が大きくなり、オン抵抗が大で、ゲート閾電圧が高くな
るという二律背反した不都合が生じる。
また、拡散領域の拡大化を図ると、必然的にチャネル長
も増大する故、チャネル抵抗が大となり、同様の不都合
が生じる。
も増大する故、チャネル抵抗が大となり、同様の不都合
が生じる。
本発明は、上記問題点を解決するものであり、その目的
は、上記不純物濃度を高くしても又は拡散深さを深くし
ても、ラッチアップ現象を抑制できることは勿論、チャ
ネル抵抗の増大を抑制し、ゲート閾電圧が昇らず、オン
抵抗も高くならない構造を有する縦型絶縁ゲート型トラ
ンジスタを提供することにある。
は、上記不純物濃度を高くしても又は拡散深さを深くし
ても、ラッチアップ現象を抑制できることは勿論、チャ
ネル抵抗の増大を抑制し、ゲート閾電圧が昇らず、オン
抵抗も高くならない構造を有する縦型絶縁ゲート型トラ
ンジスタを提供することにある。
上記目的を達成するため、本発明に係る縦型絶縁ゲート
型トランジスタの構成は、ドレイン電極に接続し、高不
純物濃度で第１導電型の第１領域と、高不純物濃度で第
２導電型の第２領域と、低不純物濃度で第２導電型の第
３領域とを直列し、第３領域の表面部に第４領域を選択
的に形成し、更に、第４領域の表面部にて高不純物濃度
で第２導電型の第５領域を選択的に形成し、第４領域及
び第５領域と第３領域の表面部において縦方向に隣接す
るゲート絶縁膜を介して所定深さのゲート電極を形成し
てなるものである。
型トランジスタの構成は、ドレイン電極に接続し、高不
純物濃度で第１導電型の第１領域と、高不純物濃度で第
２導電型の第２領域と、低不純物濃度で第２導電型の第
３領域とを直列し、第３領域の表面部に第４領域を選択
的に形成し、更に、第４領域の表面部にて高不純物濃度
で第２導電型の第５領域を選択的に形成し、第４領域及
び第５領域と第３領域の表面部において縦方向に隣接す
るゲート絶縁膜を介して所定深さのゲート電極を形成し
てなるものである。
かかる構成によれば、第４領域が高不純物濃度であって
も、特に高濃度の部分はその表面部であり、この表面部
には第５領域が形成され、縦方向のゲート絶縁膜に沿う
縦方向のチャネル領域が比較的低濃度範囲に延びている
ものであるから、ゲート閾電圧の上昇を抑制できると共
に、第４領域がより深く拡散されても、チャネル長は所
定深さのゲート電極に隣接する縦方向のゲート絶縁膜の
長さに必ず限定されているから、チャネル抵抗の増大を
抑制することができる。
も、特に高濃度の部分はその表面部であり、この表面部
には第５領域が形成され、縦方向のゲート絶縁膜に沿う
縦方向のチャネル領域が比較的低濃度範囲に延びている
ものであるから、ゲート閾電圧の上昇を抑制できると共
に、第４領域がより深く拡散されても、チャネル長は所
定深さのゲート電極に隣接する縦方向のゲート絶縁膜の
長さに必ず限定されているから、チャネル抵抗の増大を
抑制することができる。
次に、本発明の一実施例を添付図面に基づいて説明する
。
。
第１図は、本発明に係る縦型絶縁ゲート型トランジスタ
の一実施例を示す縦断面図である。第１領域たるＰ＋基
板１と第２領域たるＮ″″″層２３の領域たるＮ−層３
が直列に隣接されている。Ｎ層３の表面部には選択的に
第４領域たるＰ゛層４形成され、そのＰ＋層４の表面部
には選択的に第５領域たるＮ°層５が設けられている。
の一実施例を示す縦断面図である。第１領域たるＰ＋基
板１と第２領域たるＮ″″″層２３の領域たるＮ−層３
が直列に隣接されている。Ｎ層３の表面部には選択的に
第４領域たるＰ゛層４形成され、そのＰ＋層４の表面部
には選択的に第５領域たるＮ°層５が設けられている。
Ｐ＋層４以外のＮ−層３の表面部には所定深さのゲート
電極７が設けられ、このゲート電極７とＰ＋層４及びＮ
＋層５の境界にはゲート絶縁膜６が介在しており、この
縦方向のゲート絶縁膜６の表面領域で８１層５とＮ−層
３とで挟まれた部分を縦方向のチャネル領域Ｃとしてい
る。Ｐ＋層４の表面にはドレイン電極９が形成され、ゲ
ート電極７及びＮ′層５の上には絶縁膜ｌＯが形成され
ており、Ｐ゛層４びＮ゛層層上上はソース電極８が設け
られている。
電極７が設けられ、このゲート電極７とＰ＋層４及びＮ
＋層５の境界にはゲート絶縁膜６が介在しており、この
縦方向のゲート絶縁膜６の表面領域で８１層５とＮ−層
３とで挟まれた部分を縦方向のチャネル領域Ｃとしてい
る。Ｐ＋層４の表面にはドレイン電極９が形成され、ゲ
ート電極７及びＮ′層５の上には絶縁膜ｌＯが形成され
ており、Ｐ゛層４びＮ゛層層上上はソース電極８が設け
られている。
上記構造の素子は、第２図に示す工程により得られる。
まず、第２図（ａ）に示す如（、Ｐ゛基板ｌの表面に順
次Ｎ１層２． Ｎ−層３を形成した後、Ｎ層３の表面を
酸化膜又はレジスト膜によるマスク１１で覆い、このマ
スク１１を介してＰ形イオンの注入又は不純物ドーズを
行う。次に、第２図ら）に示す如く、後に形成されるＰ
＋層４の開口部をレジスト膜又は酸化膜によるマスク１
２で覆い、マスク１１の脇をエツチングして所定深さの
溝１３を形成する。
次Ｎ１層２． Ｎ−層３を形成した後、Ｎ層３の表面を
酸化膜又はレジスト膜によるマスク１１で覆い、このマ
スク１１を介してＰ形イオンの注入又は不純物ドーズを
行う。次に、第２図ら）に示す如く、後に形成されるＰ
＋層４の開口部をレジスト膜又は酸化膜によるマスク１
２で覆い、マスク１１の脇をエツチングして所定深さの
溝１３を形成する。
次に、第１図（ｅ）に示す如く、酸化により溝＋３にｌ
）内壁にゲート絶縁膜６を形成した後、この内部にゲー
ト電極７を設け、しかる後、熱拡散法によりＰ゛層４両
ゲート電極７間に形成する。次に、第１図（ｄ）に示す
如く、Ｐ＋層４とソース電極８のコンタクト部となるべ
き部分を保護するように酸化膜又はレジスト膜によるマ
スク１４を形成する。次に第１図（ｅ）に示す如く、２
１層４にイオン注入法又は不純物拡散法でＮ゛層５形成
し、ゲート電極７及びＮ゛層５一部の上に絶縁膜ＩＯを
形成する。その後、第１図（ｆ）に示す如く、Ｐ＋基板
ｌの表面にドレイン電極９を形成すると共に、Ｐ＋層４
及びＮ＋層５の上にソース電極８を形成して第１図示の
素子が完成される。
）内壁にゲート絶縁膜６を形成した後、この内部にゲー
ト電極７を設け、しかる後、熱拡散法によりＰ゛層４両
ゲート電極７間に形成する。次に、第１図（ｄ）に示す
如く、Ｐ＋層４とソース電極８のコンタクト部となるべ
き部分を保護するように酸化膜又はレジスト膜によるマ
スク１４を形成する。次に第１図（ｅ）に示す如く、２
１層４にイオン注入法又は不純物拡散法でＮ゛層５形成
し、ゲート電極７及びＮ゛層５一部の上に絶縁膜ＩＯを
形成する。その後、第１図（ｆ）に示す如く、Ｐ＋基板
ｌの表面にドレイン電極９を形成すると共に、Ｐ＋層４
及びＮ＋層５の上にソース電極８を形成して第１図示の
素子が完成される。
ところで、ゲート閾電圧が上がるのは、Ｐ＋層４の表面
不純物濃度が高いためであり、チャネル抵抗が高くなる
のはチャネル長が長いためである。
不純物濃度が高いためであり、チャネル抵抗が高くなる
のはチャネル長が長いためである。
本実施例においては、Ｎ１層５はＰ＋層４とソース電極
８のコンタクト部を除くゲート電極７との間の表面領域
に形成されており、チャネル長はゲート電極６の深さに
限定されるため、チャネル長を一義的に確定できるので
、チャネル抵抗の増大を抑えることができる。又、Ｐ＋
層４の表面領域を高い不純物濃度とした場合でも、その
表面領域はＮ”層５が横方向に延びて占有しており、チ
ャネルＣは濃度が低くなる縦方向に延在しているので、
ゲート閾電圧の上昇が抑制される。上記素子構造の利点
は、Ｐ＋層４の不純物濃度と拡散深さを従来型と同一に
した場合、チャネル長を任意の長さにまで短縮すること
ができ、且つチャネル領域のＰ” １度を低くすること
ができる点にあるが、これはＰ＋層４の拡散とＮ゛層５
拡散を異なった時点で行うことを可能とし、しかも２つ
の拡散を一度のパターン形成で制御することができる。
８のコンタクト部を除くゲート電極７との間の表面領域
に形成されており、チャネル長はゲート電極６の深さに
限定されるため、チャネル長を一義的に確定できるので
、チャネル抵抗の増大を抑えることができる。又、Ｐ＋
層４の表面領域を高い不純物濃度とした場合でも、その
表面領域はＮ”層５が横方向に延びて占有しており、チ
ャネルＣは濃度が低くなる縦方向に延在しているので、
ゲート閾電圧の上昇が抑制される。上記素子構造の利点
は、Ｐ＋層４の不純物濃度と拡散深さを従来型と同一に
した場合、チャネル長を任意の長さにまで短縮すること
ができ、且つチャネル領域のＰ” １度を低くすること
ができる点にあるが、これはＰ＋層４の拡散とＮ゛層５
拡散を異なった時点で行うことを可能とし、しかも２つ
の拡散を一度のパターン形成で制御することができる。
なお、上記素子はＮチャネルの場合であるが、導電型を
すべて逆にすることによってＰチャネルの素子が得られ
る。
すべて逆にすることによってＰチャネルの素子が得られ
る。
以上説明したように、本発明に係る縦型絶縁ゲート型ト
ランジスタは、第４領域および第５領域と第３領域の表
面部において隣接する縦方向のゲート絶縁膜と、これに
側面において接する所定深さのゲート電極を形成した点
に特徴を有するものであるから、寄生サイリスクのラッ
チアップ現象を防止するために第４領域の不純物濃度を
高くし、且つその拡散深さを深くしても、オン抵抗及び
ゲート閾電圧の上昇を抑制することができる。
ランジスタは、第４領域および第５領域と第３領域の表
面部において隣接する縦方向のゲート絶縁膜と、これに
側面において接する所定深さのゲート電極を形成した点
に特徴を有するものであるから、寄生サイリスクのラッ
チアップ現象を防止するために第４領域の不純物濃度を
高くし、且つその拡散深さを深くしても、オン抵抗及び
ゲート閾電圧の上昇を抑制することができる。
第１図は、本発明に係る縦型絶縁ゲート型トランジスタ
の一実施例を示す縦断面図である。 第２図（ａ）乃至（ｆ）は、同実施例の製造プロセスを
示す縦断面図である。 第３図は、従来の縦型絶縁ゲート型トランジスタの一例
を示す縦断面図である。 １−Ｐ＋基板、２Ｎ＋層、３−Ｎ−層、４ Ｐ”層、
５゛Ｎ４層、６゛ゲート絶縁膜、７ ゲート電極、８
ソース電極、９゛ドレイン電極、１０絶縁膜、１１．１
２．１４ マスク、１３ 溝、Ｃ−チャう 第１図 （ｂ） （ｅ） 第 図 し 第 図
の一実施例を示す縦断面図である。 第２図（ａ）乃至（ｆ）は、同実施例の製造プロセスを
示す縦断面図である。 第３図は、従来の縦型絶縁ゲート型トランジスタの一例
を示す縦断面図である。 １−Ｐ＋基板、２Ｎ＋層、３−Ｎ−層、４ Ｐ”層、
５゛Ｎ４層、６゛ゲート絶縁膜、７ ゲート電極、８
ソース電極、９゛ドレイン電極、１０絶縁膜、１１．１
２．１４ マスク、１３ 溝、Ｃ−チャう 第１図 （ｂ） （ｅ） 第 図 し 第 図
Claims (1)
- ドレイン電極に接続し、高不純物濃度で第１導電型の第
１領域と、この上に設けられた高不純物濃度で第２導電
型の第２領域と、この上に設けられた低不純物濃度で第
２導電型の第３領域と、この表面部に選択的に形成され
た第１導電型の第４領域と、ソース電極に接続し、第４
領域の表面部にて選択的に形成された高不純物濃度で第
２導電型の第５領域と、第３領域の表面部において第４
領域及び第５領域と縦方向に隣接するゲート絶縁膜を介
して形成された所定深さのゲート電極とを有することを
特徴とする縦型絶縁ゲート型トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25280988A JPH02100368A (ja) | 1988-10-06 | 1988-10-06 | 縦型絶縁ゲート型トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25280988A JPH02100368A (ja) | 1988-10-06 | 1988-10-06 | 縦型絶縁ゲート型トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02100368A true JPH02100368A (ja) | 1990-04-12 |
Family
ID=17242516
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25280988A Pending JPH02100368A (ja) | 1988-10-06 | 1988-10-06 | 縦型絶縁ゲート型トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02100368A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005057028A (ja) * | 2003-08-04 | 2005-03-03 | Sanken Electric Co Ltd | 絶縁ゲート型バイポーラトランジスタ |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61161766A (ja) * | 1985-01-10 | 1986-07-22 | Matsushita Electronics Corp | 縦型ｍｏｓｆｅｔ |
| JPS62272570A (ja) * | 1986-03-24 | 1987-11-26 | シリコニクス インコ−ポレイテツド | 垂直ゲート半導体装置及びその製造方法 |
-
1988
- 1988-10-06 JP JP25280988A patent/JPH02100368A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61161766A (ja) * | 1985-01-10 | 1986-07-22 | Matsushita Electronics Corp | 縦型ｍｏｓｆｅｔ |
| JPS62272570A (ja) * | 1986-03-24 | 1987-11-26 | シリコニクス インコ−ポレイテツド | 垂直ゲート半導体装置及びその製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005057028A (ja) * | 2003-08-04 | 2005-03-03 | Sanken Electric Co Ltd | 絶縁ゲート型バイポーラトランジスタ |
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