TW202326938A - 半導體結構的製造方法 - Google Patents

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閔偉倫
劉格成
劉昌淼
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台灣積體電路製造股份有限公司
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Abstract

一種方法，包含提供基板，基板包含第一半導體層位於介電層上方，薄化第一半導體層，形成第二半導體層與第三半導體層交替的堆疊於薄化的第一半導體層上方，形成自基板突出的鰭片主動區，包含薄化的第一半導體層的一部份及第二半導體層與第三半導體層交替的堆疊，形成隔離部件於介電層的露出部分上方，形成虛置閘極堆疊於鰭片主動區上方，形成源極∕汲極凹槽於鰭片主動區中相鄰於虛置閘極堆疊，形成磊晶源極∕汲極部件於源極∕汲極凹槽中，移除第二半導體層以形成開口於第三半導體層之間，以及形成金屬閘極堆疊於開口中以取代虛置閘極堆疊。

Description

半導體結構的製造方法
本發明實施例是關於半導體結構，特別是關於基板中內凹的頂半導體層。
半導體產業經歷了快速成長。現代科技在半導體材料與設計上的進步已產生了好幾世代的半導體裝置，其中每一世代與上一世代相比都具有更小、更複雜的電路。在積體電路（integrated circuit ；IC）的發展過程中，功能密度（functional density）（亦即，單位晶片面積的互連裝置數目）大抵上會增加而幾何尺寸（geometry size）（亦即，即可使用製程生產的最小元件（或線））卻減少。此微縮化的過程總體上會增加生產效率並降低相關成本而提供助益。但這些進步同樣增加了生產以及製造半導體裝置的複雜度。
多閘極電晶體，諸如全繞式閘極（gate-all-around；GAA）場效電晶體（field effect transistors；FETs），已被結合至各種記憶體以及核心裝置之中以減少積體電路晶片的所佔面積同時維持合理的製程寬裕度。然而，在一些情況中，全繞式閘極場效電晶體可能會在摻雜的磊晶源極∕汲極（source∕drain；S∕D）部件之間的多個通道層的堆疊的最底部分受到漏電流的影響。儘管解決這類問題的方法通常都能滿足其預期的目的，但並非在所有面向中都完全令人滿意。
本發明實施例提供一種半導體結構的製造方法，包含提供基板，基板包含第一半導體層位於介電層上方；薄化第一半導體層至小於介電層的厚度；形成多個第二半導體層與多個第三半導體層交替的堆疊於所述薄化的第一半導體層上方；形成自基板突出的鰭片主動區，其中鰭片主動區包含所述薄化的第一半導體層的一部份及設置於所述薄化的第一半導體層的所述部份上的所述第二半導體層與所述第三半導體層交替的堆疊，且其中形成鰭片主動區的步驟露出介電層的一部份；形成多個隔離部件於介電層的所述露出部分上方，其中隔離部件覆蓋所述薄化的第一半導體層的多個側壁；形成虛置閘極堆疊於鰭片主動區上方；形成源極∕汲極凹槽於鰭片主動區中相鄰於虛置閘極堆疊，其中形成源極∕汲極凹槽的步驟移除所述薄化的第一半導體層的一部分；形成磊晶源極∕汲極部件於源極∕汲極凹槽中；移除所述第二半導體層以形成多個開口於所述第三半導體層之間，其中開口相鄰於磊晶源極∕汲極部件；以及形成金屬閘極堆疊於開口中以取代虛置閘極堆疊。
本發明實施例提供一種半導體結構的製造方法，包含提供半導體層於氧化層上方；氧化半導體層的一部份；蝕刻半導體層的所述氧化部分，使得所述蝕刻後的半導體層由小於氧化層的厚度所定義；形成多膜層結構，其包含多個通道層與多個非通道層交替於所述蝕刻後的半導體層上方；圖案化多膜層結構及所述蝕刻後的半導體層以形成鰭片主動區，從而露出氧化層的一部份；形成隔離結構環繞鰭片主動區的底部，其中形成隔離結構的步驟包含沉積隔離材料於氧化層的所述露出部分上方；以及凹蝕隔離材料以形成具有小於氧化層的厚度的隔離結構；形成佔位閘極堆疊於鰭片主動區上方；形成源極∕汲極凹槽於鰭片主動區中且相鄰於佔位閘極堆疊以貫穿所述蝕刻後的半導體層，其中所述蝕刻後的半導體層中被貫穿的深度小於氧化層的厚度；形成源極∕汲極部件於源極∕汲極凹槽中；以及形成金屬閘極堆疊取代佔位閘極堆疊及多膜層結構的所述非通道層。
本發明實施例提供一種半導體結構，包含基板，包含介電層位於半導體層上方；鰭片，自介電層突出，其中鰭片包含多個通道層的堆疊；金屬閘極結構，設置於鰭片上方並與所述通道層的堆疊交錯；隔離結構，位於介電層上方且覆蓋最底部通道層的多個側壁；以及磊晶源極∕汲極部件，相鄰設置於金屬閘極結構，其中磊晶源極∕汲極部件的底表面由最底部通道層所定義，且其中最底部通道層位於磊晶源極∕汲極部件下方的一部分具有小於介電層的厚度。
以下揭露提供了許多的實施例或範例，用於實施所提供的標的物之不同元件。各元件和其配置的具體範例描述如下，以簡化本發明實施例之說明。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例而言，敘述中若提及第一元件形成在第二元件之上，可能包含第一和第二元件直接接觸的實施例，也可能包含額外的元件形成在第一和第二元件之間，使得它們不直接接觸的實施例。此外，其中可能用到與空間相對用詞，例如「在……之下」、「在……之上」、「水平的」、「垂直的」、「較高的」、「在……上方」、「上方」、「在……下方」、「下方」、「上」、「下」、「頂部」、「底部」等類似用詞，是為了便於描述圖式中一個（些）部件或特徵與另一個（些）部件或特徵之間的關係。空間相對用詞用以包括使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。
此外，當使用 「大約」、「近似」等描述一個數字或數字範圍時，此用語意圖涵蓋合理範圍內的數字，此範圍是根據本領域具有通常知識者所理解的製造過程中固有出現的變異而加以考量。 例如，基於製造具有該數字相關特徵的部件的已知製造公差，數字的數量或範圍涵蓋了包括所述數字在內的合理範圍，例如所述數字的±10%以內。 例如，用詞 「約5奈米」厚度的材料層可以涵蓋4.5奈米至5.5奈米的尺寸範圍。更再者，本發明實施例可能在各種範例中重複參考數值以及∕或字母。如此重複是為了簡明和清楚之目的，而非用以表示所討論的不同實施例及∕或配置之間的關係。
全繞式閘極場效電晶體（GAA FETs）在控制短通道效應（short channel effects；SCEs）以及驅動能力上表現出比單閘極裝置更具吸引力的品質。全繞式閘極場效電晶體可大抵包含設置於基板上方的多膜層（multi-layer；ML）結構中多個通道層的堆疊、形成於主動區（例如，鰭片）上方或之中的磊晶源極∕汲極部件、以及與通道層的堆疊交錯（interleaved）並穿插於磊晶源極∕汲極部件之間的金屬閘極結構。然而，在一些情況中，全繞式閘極場效電晶體在源極∕汲極部件之間的通道層的堆疊的最底部分可能會受到漏電流的影響。為了解決此問題，一些現存的實施例導入了摻雜井於半導體基板中以減少漏電流的程度。儘管這種方法及其他方法通常都能滿足其預期的目的，但並非在所有面向中都完全令人滿意。舉例來說，摻雜井的摻質可能在無意中擴散至通道層的堆疊之中（特別是最底部的通道層）並造成載子遷移率的下降。在其他現存的實施例中，兩個半導體層之間的內埋（buried）絕緣層（例如，內埋於絕緣體上覆矽（silicon-on-isolator；SOI）基板中的兩個矽層之間的氧化層）可被導入作基板以削減（curtail）源極∕汲極部件之間任何潛在的電流擊穿。然而，在這方面，由於基板的頂半導體層同樣作為最底部的通道層，減少漏電流可能會以犧牲與製造全繞式閘極場效電晶體相關的其他問題為代價而得到改善。因此，至少因為這些原因，需要對具有改善製程可行性及減少漏電流的形成全繞式閘極場效電晶體的方法進行改進。
參見第1圖，根據本揭露的各種實施例，繪示出形成半導體結構200（在下方被簡稱作結構200）的方法150的流程圖。方法150僅為示例，且不意圖將本揭露作出除了請求項中明確記載範圍之外的限制。可提供額外的操作於方法150之前、期間、及之後，且一些描述的操作可以為了方法的額外實施例而被取代、刪除或前後移動。下方描述的方法150將結合第3圖至第14B圖說明，第3圖至第14B圖為結構200在方法150的中間步驟沿著第2A圖以及第2B圖中虛線AA’及虛線BB’的剖面示意圖。結構200可為積體電路的製程期間所製造的中間裝置，或中間裝置的一部份，其可包含靜態隨機存取記憶體（static random-access memory；SRAM）及∕或其他的邏輯電路；被動元件，諸如電阻器、電容器、及電感器；以及主動元件，諸如全繞式閘極場效電晶體（GAA FETs）、鰭式場效電晶體（FinFETs）、金屬-氧化物半導體場效電晶體（metal-oxide semiconductor field effect transistors；MOSFETs）、互補式金屬-氧化物半導體（complementary metal-oxide semiconductor；CMOS）電晶體、雙極性電晶體（bipolar transistors）、高壓電晶體、高頻電晶體、及∕或其他的電晶體。本揭露並不以任意特定數目的裝置或裝置區為限，或者以任意特定的裝置配置為限。舉例來說，儘管結構200被繪示為三維（three-dimensional）裝置，本揭露亦可提供製造平面裝置的多個實施例。可新增額外的部件至結構200，且下方描述的一些部件可在結構200的其他實施例中被取代、修改、或刪除。
參見第1、2A、2B圖以及第3圖，方法150於操作152處，提供了（或者被提供）半導體基板202（在下方簡稱作基板202）。在本發明實施例中，參見第3圖，基板202包含頂半導體層202c，其以厚度t 1定義、隔離層202b，其以厚度t 0定義、以及底半導體層202a，其具有稍大於t 0及t 1的厚度，而隔離層202b包夾或內埋於底半導體層202a與頂半導體層202c之間。
頂半導體層202c以及底半導體層202a可各自包含元素態（單一元素）半導體，諸如矽（Si）、鍺（Ge）、及∕或其他合適的材料；化合物半導體，諸如碳化矽（SiC）、砷化鎵（GaAs）、磷化鎵（GaP）、磷化銦（InP）、砷化銦（InAs）、銻化銦（InSb）、及∕或其他合適的材料；及∕或合金半導體，諸如SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、GaInAsP、及∕或其他合適的材料。在本發明實施例中，頂半導體層202c以及底半導體層202a可各自不含介電材料。在本發明實施例中，隔離層202b包含介電材料，諸如氧化矽（SiO及∕或SiO 2）、氮化矽（SiN）、含氧氮化矽（SiON）、及∕或其他合適的材料。在本發明實施例中，頂半導體層202c具有與底半導體層202a實質上相同的成分且皆包含矽，而隔離層202b包含SiO x。
在一些結構200包含場效電晶體（FETs）的示例中，可設置各種摻雜區於基板202中或基板202上。取決於設計需求，摻雜區可摻雜n型摻質，諸如磷或砷；及∕或p型摻質，諸如硼或BF 2。摻雜區可形成於基板202正上方、於p型井結構中、於n型井結構中、於雙重井結構中、或於突起（raised）結構中。摻雜區可藉由摻質原子佈植、原位（in-situ）摻雜磊晶成長、及∕或其他合適的技術來形成。當然，這些示例僅為繪示的目的且不意圖作出限制。
參見第1圖以及第4A圖，方法150於操作154處，在製程420A中氧化了頂半導體層202c的頂部以形成氧化頂部202d。頂半導體層202c的頂部可使用任意合適的方法來氧化。在一些實施例中，氧化製程包含了熱氧化、化學氧化、及∕或其他合適的方法。在一些實施例中，氧化頂部202d具有厚度t 1約35％至約55％（例如，約45％）的厚度t。在一些示例中，厚度t可以是約7奈米至約11奈米（例如，約9奈米），而厚度t 1可為約20奈米。
參見第1圖以及第4B圖，方法150於操作156處，在蝕刻製程420B中移除了氧化頂部202d以形成內凹的頂半導體層202c’。 氧化頂部202d可使用任意合適的方法來蝕刻。在一些實施例中，蝕刻製程包含了乾式蝕刻、濕式蝕刻、反應離子蝕刻（reactive ion etching；RIE）、及∕或其他合適的製程。在執行製程420A以及蝕刻製程420B之前，厚度t 1大於或等於厚度t 0。在一些示例中，厚度t 1可為約15奈米至約40奈米（例如，20奈米），而厚度t 0可為約10奈米至約30奈米（例如，20奈米）。在執行製程420A以及蝕刻製程420B之後，內凹的頂半導體層202c’具有小於厚度t 0的厚度t 2。在一些實施例中，厚度t 2可為厚度t 0的約45％至約65％。在一些實施例中，厚度t 2可為厚度t 1的約35％至約75％。在一些示例中，厚度t 2可為約9奈米至約13奈米。在一特定示例中，厚度t 2可為約11奈米，而厚度t 0可為約20奈米。
如同將在下方進行更詳細的討論，內凹的頂半導體層202c’作為隨後形成於基板202上方的多膜層堆疊的其中一層通道層（例如，最底部通道層）。若厚度t 2相對於厚度t 0的百分比大於65％，在後續製程中形成的金屬閘極結構可能在內凹的頂半導體層202c’上方不具有足夠的閘極控制能力，特別是在金屬閘極結構最靠近基板202的底部。不足的閘極控制能力增加了兩個相鄰的源極∕汲極部件之間的漏電流並造成較差的裝置性能。另一方面，若厚度t 2相對於厚度t 0的百分比小於45％，在後續製造製程期間的製程控制能力可能會變得更具挑戰。舉例來說，隔離層202b可能在形成源極∕汲極凹槽時在無意中被露出，因此阻止了磊晶源極∕汲極部件在源極∕汲極凹槽中的均勻成長。
參見第1、2A、2B、5A圖以及第5B圖，方法150於操作158處，在製程520中形成了鰭片主動區204（在下方被簡稱作鰭片204）於基板202上方。在本發明實施例中，每個鰭片204包含內凹的頂半導體層202c’自隔離層202b突出的一部份，以及包含設置於前述部分上方的膜層204a與膜層204b交替的堆疊（被統稱作多膜層堆疊（multi-layer stack；ML）），而多膜層堆疊ML具有厚度t 3。每個鰭片204包含多個源極∕汲極區以及沿著鰭片204相鄰於源極∕汲極區的多個通道區。通道區包含多膜層堆疊ML，多膜層堆疊ML與在後續的多個製程中形成的金屬閘極堆疊交錯於鰭片204上方。隨後凹蝕源極∕汲極區以從要形成磊晶部件的地方露出內凹的頂半導體層202c’（同時也是鰭片204最底部的膜層）。在本發明實施例中，每個膜層204a包含半導體材料，例如Si、Ge、SiC、SiGe、GeSn、SiGeSn、SiGeCSn、及∕或其他合適的半導體材料，而每個膜層204b為具有與膜層204a不同的成分的犧牲層。在一特定示例中，膜層204a可包含元素Si但不含（或實質上不含）Ge，而膜層204b可包含SiGe。在另一示例中，膜層204a可包含元素Si但不含（或實質上不含）Ge，而膜層204b可包含元素Ge但不含（或實質上不含）Si。在本發明實施例中，內凹的頂半導體層202c’以及多膜層堆疊ML的膜層204a被配置為具有實質上相同的成分（例如，元素Si且不含（或實質上不含）Ge）。換句話說，在一些實施例中，內凹的頂半導體層202c’被當作鰭片204的最底層。在一些示例中，鰭片204可包含總共三對至十對交替的膜層204a及膜層204b；當然，取決於特定的設計需求，亦可適用其他的配置。
在本發明實施例中，形成多膜層堆疊ML包含在一系列的磊晶製程中交替地成長膜層204a與膜層204b，包含了化學氣相沉積（chemical vapor deposition；CVD）技術（例如，氣相磊晶（vapor-phase epitaxy；VPE）、超高真空化學氣相沉積（ultra-high vacuum chemical vapor deposition；UHV-CVD）、低壓化學氣相沉積（low-pressure chemical vapor deposition；LP-CVD）、及∕或電漿增強化學氣相沉積（plasma-enhanced chemical vapor deposition；PE-CVD））、分子束磊晶（molecular beam epitaxy；MBE）、及∕或其他合適的選擇性磊晶成長（selective epitaxial growth；SEG）製程。磊晶製程可使用含有Si及∕或Ge的氣態及∕或液態的前驅物（precursors）。在一些示例中，膜層204a以及膜層204b可以形成作奈米片（nanosheets）、奈米線（nanowires）、或奈米杖（nanorods）。形成片（或線）的製程可接著移除膜層204b以形成多個開口於膜層204a之間。隨後形成金屬閘極結構於開口中以及於多膜層堆疊ML上方，從而提供全繞式閘極場效電晶體（GAA FETs）。因為此原因，膜層204a在下方被稱作通道層204a，而膜層204b在下方被稱作非通道層204b。
鰭片204可使用合適的製程來製造，包含光學微影製程以及蝕刻製程。光學微影製程可包含形成光阻層（阻抗層）於多膜層堆疊ML上方，將圖案曝光至阻抗層，執行曝光後烘烤製程，以及顯影阻抗層以形成包含阻抗層的遮罩元件（未繪出）。遮罩元件接著用於蝕刻多膜層堆疊ML以及內凹的頂半導體層202c’中的凹槽206，從而露出隔離層202b的多個部分並留下自隔離層202b突出的鰭片204。值得注意的是，內凹的頂半導體層202c’作為鰭片204的最底部通道層。蝕刻製程可包含乾式蝕刻、濕式蝕刻、反應離子蝕刻（RIE）、及∕或其他合適的製程。
方法的數個其他實施例可適用於形成鰭片204。舉例來說，鰭片204可使用雙重圖案化或多重圖案化製程來進行圖案化。一般來說，雙重圖案化或多重圖案化製程結合了微影製程與自對準製程，以創建出例如，比使用單一、直接微影製程所得的節距更小的圖案。例如，在一實施例中，在基板上方形成犧牲層，並使用微影製程對其進行圖案化。使用自對準製程在圖案化的犧牲層旁邊形成間隔物。之後去除犧牲層，然後可以使用剩餘的間隔物或心軸作為遮罩以圖案化鰭片204。
現在參見第1、6A圖以及第6B圖，方法150於操作160處，在製程620中形成了介電層203於結構200上方。在一些實施例中，介電層203填充了鰭片204之間的凹槽206。在一些實施例中，介電層203的多個部分形成於鰭片204的頂表面上方。介電層203可包含氧化矽（SiO及∕或SiO 2）、氮化矽（SiN）、含氧的氮化矽（SiON）、氟摻雜矽酸鹽玻璃（fluoride-doped silicate glass；FSG）、低介電常數介電材料、及∕或其他合適的材料。在一些實施例中，介電層203包含於隔離層202b相同的成分。在一些實施例中，介電層203包含多膜層結構，例如具有一或多層的熱氧化襯層。介電層203可藉由任意合適的方法來沉積，諸如化學氣相沉積（CVD）、可流動化學氣相沉積（flowable chemical vapor deposition；FCVD）、旋塗玻璃（spin-on-glass；SOG）、及∕或其他合適的方法。
參見第1、7A圖以及第7B圖，方法150於操作162處，在製程720中凹蝕了介電層203以形成隔離結構208。在一些實施例中，製程720包含施加化學機械平坦化（chemical mechanical planarization；CMP）處理以移除介電層203形成於鰭片204上方的多個部分，隨後凹蝕介電層203以形成隔離結構208，從而重新露出鰭片204之間的凹槽206。隔離結構208可包含不同的結構，諸如淺溝槽隔離（shallow trench isolation；STI）結構、深溝槽隔離（deep trench isolation；DTI）結構、及∕或矽的局部氧化（local oxidation of silicon；LOCOS）結構。凹蝕製程可包含乾式蝕刻、濕式蝕刻、反應離子蝕刻（RIE）、及∕或其他合適的製程。
參見第7C圖，放大了第7B圖中繪示的結構200的部分205來描述凹蝕介電層203之後的各種元件。製程720藉由以深度t 5凹蝕介電層203來將隔離結構208形成至厚度t 4。如同將在下方進行更詳細的描述，厚度t 4被配置來控制後續形成於每個鰭片204的源極∕汲極區中的源極∕汲極凹槽的深度。在一些實施例中，厚度t 4小於厚度t 0。在一些示例中，厚度t 4可為厚度t 0約45％至約65％（例如，約55％）的厚度。在一些實施例中，厚度t 4小於或等於厚度t 2。在一些示例中，厚度t 4可為厚度t 2約50％至約100％（例如，約75％）的厚度。在本發明實施例中，厚度t 4約與厚度t 2相同，使得隔離結構208實質上覆蓋內凹的頂半導體層202c’ （亦為鰭片204的最底層）的多個側壁。換句話說，凹槽206的深度t 5與多膜層堆疊ML的厚度t 3實質上相同。在一示例中，厚度t 4為約9奈米至約13奈米（例如，約11奈米）。
若厚度t 4太大，亦即，大於厚度t 0的約65％或者大於厚度t 2，在後續製程中形成的金屬閘極結構可能在鰭片204的最底層上方不具有足夠的控制能力。若厚度t 4太小，亦即，小於厚度t 0的約45％或者小於厚度t 2的約50％，形成源極∕汲極凹槽可能在無意中貫穿隔離結構208以及隔離層202b兩者，從而在無意中露出底半導體層202a，如同下方的討論。
在一些實施例中，隔離結構208包含相鄰於鰭片204的曲狀頂表面。在一些實施例中，曲狀頂表面位於內凹的頂半導體層202c’的頂表面上方。曲狀頂表面定義了隔離結構208相鄰於自隔離結構208突出的鰭片204的足部201。足部201藉由第7C圖中所描述的水平方向的寬度w 1以及垂直方向的高度t 7來各自定義。足部201覆蓋多膜層堆疊ML的底部的多個側壁，從而留下鰭片204（亦即，多膜層堆疊ML）具有厚度t 6的露出部份。在一些實施例中，厚度t 6小於厚度t 3及∕或深度t 5。在一示例中，足部201可覆蓋非通道層204b位於內凹的頂半導體層202c’正上方的多個側壁。在進一步的示例中，高度t 7並未超過非通道層204b位於內凹的頂半導體層202c’正上方的厚度。在一些實施例中，足部201的至少多個部分仍留在結構200中。舉例來說，足部201在鰭片204的源極∕汲極區中的多個部分（如第7B圖以及第7C圖所描述）在形成源極∕汲極凹槽之後可仍然留在結構200中，使得可形成鰭片間隔物於前述部分上方。在一些實施例中，足部201的多個部分藉由後續的製程自結構200移除。舉例來說，足部201在鰭片204的通道區中的多個部分在形成金屬閘極結構之前可沿著多膜層堆疊ML的非通道層204b移除。
參見第1、8A圖以及第8B圖，方法150於操作164處，在製程820中形成了一或多個虛置閘極堆疊210（亦即，佔位（placeholder）閘極），虛置閘極堆疊210包含鰭片204上方的多晶矽。在本發明實施例中，虛置閘極堆疊210的多個部分在形成結構200的其他元件之後被金屬閘極堆疊取代。製程820可包含一系列的沉積製程以及圖案化製程。舉例來說，製程820可包含沉積多晶矽層於鰭片204上方並執行非等向性（anisotropic）蝕刻製程（例如，乾式蝕刻製程）以移除多晶矽層的多個部分，造成虛置閘極堆疊210設置於鰭片204的通道區上方。在本發明實施例中，結構200更包含界面層211，界面層211在沉積多晶矽層之前藉由合適的方法形成於鰭片204上方，諸如藉由熱氧化、化學氧化、及∕或其他合適的方法。儘管並未描述，可形成一或多層的硬遮罩層於虛置閘極堆疊210上方以保護虛置閘極堆疊210在後續操作期間不受到損害。所述一或多層的硬遮罩層隨後在移除虛置閘極堆疊210之前被移除以形成金屬閘極堆疊。
在這之後，繼續參見第8A圖以及第8B圖，方法150分別形成多個閘極間隔物212以及多個鰭片間隔物207於虛置閘極堆疊210的多個側壁以及鰭片204的多個側壁上方（例如，於本揭露所描述的足部201的多個部分上方）。間隔物層可包含氧化矽（SiO及∕或SiO 2）、氮化矽（SiN）、碳化矽（SiC）、含氧的氮化矽（SiON）、含碳的氧化矽（SiOC）、及∕或其他合適的材料。間隔物層可為單層結構或者包含本揭露提供的多個介電材料的組合的多膜層結構。方法150可藉由先沉積間隔物層於結構200上方並隨後在非等向性蝕刻製程（例如，乾式蝕刻製程）中移除間隔物層的多個部分來形成閘極間隔物212以及鰭片間隔物207，這將在虛置閘極堆疊210的多個側壁上留下間隔物層的多個部分作為閘極間隔物212以及在鰭片204的多個側壁上留下間隔物層的多個部分作為鰭片間隔物207。
參見第1、9A圖以及第9B圖，方法150於操作166處，在凹蝕製程920中形成了源極∕汲極凹槽213於鰭片204的源極∕汲極區中以露出內凹的頂半導體層202c’。在本發明實施例中，凹蝕製程920為乾式蝕刻製程，採用能夠移除多膜層堆疊ML的Si（亦即，通道層204a）以及SiGe（亦即，非通道層204b）的合適的蝕刻劑。在一些實施例中，乾式蝕刻劑為含氯的蝕刻劑，包含Cl 2、SiCl 4、BCl 3、及∕或其他含氯的氣體。在一些實施例中，凹蝕製程920藉由改變持續時間、溫度、壓力、源功率、偏壓、偏功率、蝕刻劑流速、及∕或其他合適的參數來微調。可隨後執行清洗製程以氫氟酸（HF）溶液或其他合適的溶液來清洗源極∕汲極凹槽213。
如第9A圖所繪示，源極∕汲極凹槽213以深度t 8貫穿了內凹的頂半導體層202c’，使得內凹的頂半導體層202c’在源極∕汲極凹槽213下方的剩餘部分具有厚度t 2’。 源極∕汲極凹槽213沿著方向X形成於相鄰的虛置閘極堆疊210之間。凹蝕製程920的製程終點可藉由深度t 8或厚度t 2’來衡量。在一些實施例中，深度t 8可為厚度t 0約15％至約35％（例如，約25％）的厚度或者厚度t 2約25％至約65％（例如，約45％）的厚度。在一些示例中，深度t 8可為約3奈米至約7奈米（例如，約5奈米）。在一些實施例中，厚度t 2’小於厚度t 0。在一些實施例中，厚度t 2’可為厚度t 0約20％至約40％的厚度或者厚度t 2約35％至約75％（例如，約55％）的厚度。在一些示例中，厚度t 2’可為約4奈米至約8奈米（例如，約6奈米）。若深度t 8太小（亦即，厚度t 2’太大），例如小於厚度t 0約15％的厚度或小於厚度t 2約25％的厚度，可能會弱化隔離層202b阻礙後續形成於源極∕汲極凹槽213中的源極∕汲極部件之間的漏電流的能力。另一方面，若深度t 8太大（亦即，厚度t 2’太小），例如大於厚度t 0約35％的厚度或大於厚度t 2約65％的厚度，製程控制可能會變得更具挑戰。舉例來說，形成源極∕汲極凹槽213可能在無意中露出隔離層202b在源極∕汲極凹槽213中的一部份，這對於從後續的製程中成長磊晶源極∕汲極部件216來說並不合適。
在本發明實施例中，參見第9B圖，形成源極∕汲極凹槽213會移除隔離結構208相鄰於鰭片204沿著方向Y的源極∕汲極區的多個部分，從而形成凹槽215。在一些實施例中，凹槽215貫穿隔離結構208而不貫穿隔離層202b，亦即，隔離層202b未在凹槽215中露出。在一些實施例中，凹槽215貫穿隔離結構208以露出隔離層202b的頂表面。在一些實施例中，如本揭露所描述，凹槽215在貫穿隔離結構208之後進一步以深度t 9貫穿隔離層202b，深度t 9小於厚度t 0。在一些實施例中，深度t 9可為0奈米。換句話說，凹槽215並未貫穿隔離層202b。在一些示例中，深度t 9可小於或等於厚度t 0約95％的厚度。換句話說，隔離層202b在凹槽215下方的剩餘部分的厚度t 0’可以至少為厚度t 0約5％的厚度。在一些示例中，厚度t 0’可為約1奈米至約20奈米。若厚度t 0’太小，亦即小於厚度t 0約5％的厚度，隔離層202b可能在無意中被貫穿，從而露出凹槽215中的底半導體層202a的一部份。在這個情況下，磊晶半導體部件除了自源極∕汲極凹槽213中露出的頂半導體層202c’的一部份進行所需的成長之外，磊晶半導體部件可能在無意中自凹槽215中的底半導體層202a的露出部份成長。在凹槽215中無意間成長的磊晶半導體部件可能會沿著方向Y連接至相鄰的磊晶源極∕汲極部件，從而導致結構200中發生的短路問題。
繼續參見第9B圖，虛線輪廓勾勒出在執行凹蝕製程920之前的每個鰭片204，以繪示出源極∕汲極凹槽213的深度t 10與鰭片204的高度t 11（亦即，鰭片高度）、厚度t 4、及厚度t 9的比較。在一些實施例中，深度t 10為高度t 11約85％至約95％（例如，約90％）的厚度。在一些實施例中，深度t 10大於厚度t 4與厚度t 9的總和。在一些示例中，厚度t 4與厚度t 9的總和可以小於深度t 10約65％的深度。在一些示例中，深度t 10可為約52奈米至約56奈米（例如，約54奈米），而高度t 11可為約60奈米，厚度t 4可為約6奈米，且厚度t 9可為約29奈米。
如同上方對第9A圖以及第9B圖的解釋，凹蝕製程920移除了鰭片204的源極∕汲極區以形成源極∕汲極凹槽213，同時移除隔離結構208及隔離層202b以形成凹槽215。然而，多膜層堆疊ML、隔離結構208、以及隔離層202b是用不同的材料配置且因此在凹蝕製程920期間具有不同的蝕刻速率。當達到厚度t 2’的所需數值時，凹槽215可能會太深，使得在無意中露出底半導體層202a。為了補償蝕刻速率中的差異並使得凹槽215的深度可被控制在合理的範圍之內（亦即，厚度t 0’及厚度t 9是在上方討論過的範圍之內），隔離結構208被配置至厚度t 4，厚度t 4為上方討論過的厚度t 0約45％至約65％的厚度。若隔離結構208的厚度t 4太小，例如小於厚度t 0約45％的厚度，凹蝕製程920可能會蝕刻穿過隔離層202b並因此露出凹槽215中的底半導體層202a的一部份。當在源極∕汲極凹槽213中形成源極∕汲極部件時，底半導體層202a的露出部份可能作為相鄰的鰭片204之間無意進行磊晶成長的成長表面。另一方面，若厚度t 4太大，例如大於厚度t 0約65％的厚度，在後續製程中形成的金屬閘極結構可能不會充分覆蓋內凹的頂半導體層202c’（亦為鰭片204的最底層）的多個側壁，因此弱化了金屬閘極結構的閘極控制。
參見第10A圖以及第10B圖，方法150形成了多個內間隔物214於非通道層204b在源極∕汲極凹槽213中露出的多個部分上。內間隔物214可包含任意合適的介電材料，包含矽、碳、氧、氮、及∕或其他合適的元素。舉例來說，內間隔物214可包含氮化矽（SiN）、氧化矽（SiO及∕或SiO 2）、含碳的氮化矽（SiCN）、含碳的氧化矽（SiOC）、含氧的氮化矽（SiON）、矽（Si）、碳-氧摻雜的氮化矽（SiOCN）、低介電常數介電材料、四乙氧基矽烷（tetraethylorthosilicate；TEOS）、摻雜的氧化矽（例如，硼磷矽酸鹽玻璃（borophosphosilicate glass；BPSG）、氟摻雜矽酸鹽玻璃（FSG）、磷矽酸鹽玻璃（phosphosilicate glass；PSG）、硼摻雜矽酸鹽玻璃（boron-doped silicate glass；BSG）等）、空氣、及∕或其他合適的介電材料。內間隔物214可各自被配置作單層結構或包含本揭露描述過的多個介電材料的組合的多膜層結構。在一些實施例中，內間隔物214具有與閘極間隔物212不同的成分。
方法150可在一系列的蝕刻製程以及沉積製程中形成內間隔物214。舉例來說，形成內間隔物214可以始於選擇性地移除非通道層204b的多個部分（而不移除或實質上未移除通道層204a以及內凹的頂半導體層202c’的多個部分）以形成溝槽（未繪示）。非通道層204b可藉由任意合適的製程來移除，諸如藉由乾式蝕刻製程。隨後，形成一或多層的介電層於溝槽中，並接著進行一或多道的蝕刻製程以移除（亦即，回蝕刻（etch-back））沉積於通道層204a以及內凹的頂半導體層202c’的露出表面上的多餘的（多個）介電層，從而形成內間隔物214，如第10A圖所描述。所述一或多層的介電層可藉由任意合適的方法來沉積，諸如原子層沉積（atomic layer deposition；ALD）、化學氣相沉積（CVD）、物理氣相沉積（physical vapor deposition；PVD）、及∕或其他合適的方法。
繼續參見第10A圖以及第10B圖，方法150於操作168處，在製程1020中形成了多個磊晶源極∕汲極部件216於每個源極∕汲極凹槽213中。每個磊晶源極∕汲極部件216可適用於形成p型場效電晶體（FET）裝置（例如，包含p型磊晶材料）或替代地形成n型場效電晶體裝置（例如，包含n型磊晶材料）。p型磊晶材料可包含一或多層矽鍺的磊晶層（epi SiGe），其中矽鍺是摻雜p型摻質，諸如硼、鍺、銦、及∕或其他p型摻質。n型磊晶材料可包含一或多層矽的磊晶層（epi Si）或碳矽的磊晶層（epi SiC），其中矽或碳矽是摻雜n型摻質，諸如砷、磷、及∕或其他n型摻質。在一些實施例中，執行一或多道的磊晶成長製程以成長磊晶材料於每個源極∕汲極凹槽213中。舉例來說，方法150可實施上方討論過的與形成多膜層堆疊ML的膜層204a及膜層204b相關的磊晶成長製程。在一些實施例中，磊晶材料為原位摻雜，藉由在磊晶製程期間將摻質加至源材料。在一些實施例中，磊晶材料藉由在執行磊晶製程之後進行離子佈植製程來摻雜。在一些實施例中，隨後執行退火（annealing）製程以活化磊晶源極∕汲極部件216中的摻質。
參見第11A圖以及第11B圖，在形成磊晶源極∕汲極部件216之後，方法150藉由化學氣相沉積（CVD）、可流動化學氣相沉積（FCVD）、旋塗玻璃（SOG）、及∕或其他合適的方法來形成層間介電層220（interlayer dielectric；ILD）於結構200上方。層間介電層220可包含氧化矽、低介電常數介電材料、四乙氧基矽烷（TEOS）、摻雜的氧化矽（例如，硼磷矽酸鹽玻璃（BPSG）、氟摻雜矽酸鹽玻璃（FSG）、磷矽酸鹽玻璃（PSG）、硼摻雜矽酸鹽玻璃（BSG）等）、及∕或其他合適的介電材料。在描述的實施例中，在形成層間介電層220之前，方法150首先形成蝕刻停止層218（etch-stop layer；ESL）於磊晶源極∕汲極部件216以及虛置閘極堆疊210上方。蝕刻停止層218可包含氮化矽（SiN）、含氧的氮化矽（SiON）、氧摻雜氮化矽（SiON）、碳摻雜氮化矽（SiCN）、及∕或其他合適的材料，且可藉由化學氣相沉積（CVD）、物理氣相沉積（PVD）、原子層沉積（ALD）、及∕或其他合適的方法來形成。在這之後，方法150可在一或多道的化學機械平坦化（CMP）處理中平坦化層間介電層220以及蝕刻停止層218，以露出虛置閘極堆疊210的頂表面。
在這之後，如第11A、11B、12A、12B、13A圖以及第13B圖所繪示，方法150於操作170處，以金屬閘極結構230取代了虛置閘極堆疊210以及非通道層204b。首先，如第11A圖以及第11B圖所繪示，在蝕刻製程1120中自結構200移除虛置閘極堆疊210的至少多個部分以形成閘極溝槽222。蝕刻製程1120可包含乾式蝕刻製程。在一些實施例中，在移除虛置閘極堆疊210之後，留下界面層211於多膜層堆疊ML上方。
參見第12A圖以及第12B圖，方法150在蝕刻製程1220中自多膜層堆疊ML移除了非通道層204b，從而形成多個開口224於通道層204a與內凹的頂半導體層202c’之間。非通道層204b可藉由任意合適的蝕刻製程來選擇性地移除，諸如藉由乾式蝕刻、濕式蝕刻、反應離子蝕刻（RIE）、或上述之組合，且不移除或實質上未移除通道層204a。在一示例中，可執行採用銨（NH 3）及∕或過氧化氫（H 2O 2）的濕式蝕刻製程來選擇性地移除非通道層204b。在另一示例中，可實施採用HF及∕或其他以氟為主的（多個）蝕刻劑的乾式蝕刻製程來移除非通道層204b，以氟為主的蝕刻劑為諸如CF 4、SF 6、CH 2F 2、CHF 3、C 2F 6、及∕或其他含氟的蝕刻劑。足部201位於虛置閘極下方的鰭片204的通道區中的多個部分可在蝕刻製程1220中被移除或被實質上移除，使得鰭片204的通道區上方的閘極控制不會受到影響。可隨後執行清洗製程以自開口224移除任何蝕刻殘留物。
參見第13A圖以及第13B圖，方法150隨後在製程1320中形成金屬閘極結構230於閘極溝槽222中的界面層211上方以及於開口224中，使得金屬閘極結構230會穿插於磊晶源極∕汲極部件216之間。金屬閘極結構230包含至少一層高介電常數介電層（未繪示）設置於閘極溝槽222中及開口224中，以及包含金屬閘極電極（未繪示）設置於高介電常數介電層上方。高介電常數介電層可包含任意合適的高介電常數介電材料，諸如氧化鉿、氧化鑭、及∕或其他合適的材料。金屬閘極電極可包含至少一種功函數金屬層以及設置於功函數金屬層上方的塊體（bulk）導電層。功函數金屬層包含p型及∕或n型功函數金屬層。例示性功函數材料包含TiN、TaN、Ru、Mo、Al、WN、ZrSi 2、MoSi 2、TaSi 2、NiSi 2、Ti、Ag、TaAl、TaAlC、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、及∕或其他合適的功函數材料。塊體導電層可包含Cu、W、Al、Co、Ru、及∕或其他合適的材料。金屬閘極結構230可進一步包含數個其他膜層（未繪示），諸如蓋層、阻障層、及∕或其他合適的膜層。金屬閘極結構230的各種膜層可藉由任意合適的方法來沉積，諸如原子層沉積（ALD）、化學氣相沉積（CVD）、物理氣相沉積（PVD）、電鍍、及∕或其他合適的方法。
在這之後，參見第14A圖以及第14B圖，方法150於操作172處，對結構200執行了額外的製程步驟。舉例來說，方法150可形成多個源極∕汲極接觸件242於磊晶源極∕汲極部件216上方。每個源極∕汲極接觸件242可包含任意合適的導電材料，諸如Co、W、Ru、Cu、Al、Ti、Ni、Au、Pt、Pd、及∕或其他合適的導電材料。方法150可透過一系列的圖案化製程及蝕刻製程形成源極∕汲極接觸通孔（或溝槽）於層間介電層220（ILD）中，並隨後使用任意合適的方法沉積導電材料於源極∕汲極接觸通孔中，諸如使用化學氣相沉積（CVD）、原子層沉積（ALD）、物理氣相沉積（PVD）、電鍍、及∕或其他合適的方法。在一些實施例中，形成矽化層（未繪示）於磊晶源極∕汲極部件216與源極∕汲極接觸件242之間。矽化層可包含矽化鎳、矽化鈷、矽化鎢、矽化鉭、矽化鈦、矽化鉑、矽化鉺、矽化鈀、及∕或其他合適的矽化物。矽化層可藉由一系列的沉積製程、熱製程、及蝕刻製程來形成於磊晶源極∕汲極部件216上方。隨後，方法150可形成額外的部件於結構200上方，包含例如蝕刻停止層250（ESL）設置於層間介電層220（ILD）上方、層間介電層252，設置於蝕刻停止層250上方、閘極接觸件254，於層間介電層252中以接觸金屬閘極結構230、垂直的互連部件（例如，導孔（vias）；未繪示）、水平的互連部件（例如，導線；未繪示）、額外的金屬間介電層（例如，多個蝕刻停止層及多個層間介電層；未繪示）、及∕或其他合適的部件。
儘管不意圖作出限制，本揭露的一或多個實施例對半導體裝置及其形成方法提供了許多優點。舉例來說，本揭露提供了包含具有頂半導體層於隔離層上方的基板的半導體結構，其中頂半導體層內凹至所需的厚度以減少漏電流的發生。在本發明實施例中，內凹的頂半導體層具有小於隔離層的厚度。此外，在本發明實施例中，隔離部件（例如，淺溝槽隔離（STI））被配置作為蝕刻的緩衝，使得形成源極∕汲極凹槽不會在無意中貫穿基板的底半導體層。本揭露的方法的實施例可以很容易地整合至現存的製造全繞式閘極場效電晶體（GAA FET）的製程及技術之中。
在一面向中，本揭露提供了一種半導體結構的製造方法，其包含提供基板，基板包含第一半導體層位於介電層上方，薄化第一半導體層至小於介電層的厚度，形成多個第二半導體層與多個第三半導體層交替的堆疊於所述薄化的第一半導體層上方，以及形成自基板突出的鰭片主動區，其中鰭片主動區包含所述薄化的第一半導體層的一部份及設置於所述薄化的第一半導體層的所述部份上的所述第二半導體層與所述第三半導體層交替的堆疊，且其中形成鰭片主動區的步驟露出介電層的一部份。半導體的製造方法接著形成多個隔離部件於介電層的所述露出部分上方，其中隔離部件覆蓋所述薄化的第一半導體層的多個側壁，形成虛置閘極堆疊於鰭片主動區上方，形成源極∕汲極凹槽於鰭片主動區中相鄰於虛置閘極堆疊，其中形成源極∕汲極凹槽的步驟移除所述薄化的第一半導體層的一部分，以及形成磊晶源極∕汲極部件於源極∕汲極凹槽中。在這之後，半導體結構的製造方法會接著移除所述第二半導體層以形成多個開口於所述第三半導體層之間，其中開口相鄰於磊晶源極∕汲極部件，以及形成金屬閘極堆疊於開口中以取代虛置閘極堆疊。
在一些實施例中，薄化第一半導體層的步驟包含氧化第一半導體層的一部份，以及蝕刻第一半導體層的所述氧化部分以形成所述薄化的第一半導體層。在一些實施例中，氧化第一半導體層的所述部分的步驟包含氧化第一半導體層約25％至約65％的厚度，且其中所述薄化的第一半導體層具有介電層約45％至約65％的厚度。在一些實施例中，形成隔離部件的步驟包含沉積介電材料於鰭片主動區及基板的介電層的所述露出部分上方，從而以介電材料環繞鰭片主動區，平坦化介電材料以移除介電材料沉積於鰭片主動區上方的多個部分，以及凹蝕介電材料的剩餘部分以形成隔離部件。在一些實施例中，形成隔離部件至介電層約45％至約65％的厚度。在一些實施例中，形成源極∕汲極凹槽的步驟移除了隔離部件的一部份，從而露出基板的介電層。在一些實施例中，形成源極∕汲極凹槽的步驟進一步移除介電層的一部份。
在另一面向中，本揭露提供了一種半導體結構的製造方法，其包含提供半導體層於氧化層上方，氧化半導體層的一部份，蝕刻半導體層的所述氧化部分，使得所述蝕刻後的半導體層由小於氧化層的厚度所定義，形成多膜層結構，其包含多個通道層與多個非通道層交替於所述蝕刻後的半導體層上方，圖案化多膜層結構及所述蝕刻後的半導體層以形成鰭片主動區，從而露出氧化層的一部份，以及形成隔離結構環繞鰭片主動區的底部，其中形成隔離結構的步驟包含沉積隔離材料於氧化層的所述露出部分上方，以及凹蝕隔離材料以形成具有小於氧化層的厚度的隔離結構。半導體結構的製造方法接著形成佔位閘極堆疊於鰭片主動區上方，形成源極∕汲極凹槽於鰭片主動區中且相鄰於佔位閘極堆疊以貫穿所述蝕刻後的半導體層，其中所述蝕刻後的半導體層中被貫穿的深度小於氧化層的厚度，以及形成源極∕汲極部件於源極∕汲極凹槽中。在這之後，半導體結構的形成方法會接著形成金屬閘極堆疊取代佔位閘極堆疊及多膜層結構的所述非通道層。
在一些實施例中，所述蝕刻後的半導體層的厚度為氧化層的厚度的約45％至約65％。在一些實施例中，形成隔離結構至約與所述蝕刻後的半導體層相同的厚度。在一些實施例中，隔離結構的厚度為氧化層約45％至約65％的厚度。在一些實施例中，形成源極∕汲極凹槽的步驟於相鄰於鰭片主動區的隔離結構中形成凹槽。在一些實施例中，源極∕汲極凹槽進一步貫穿氧化層。在一些實施例中，源極∕汲極凹槽的最低點至氧化層的頂表面之間的距離為氧化層約20％至約40％的厚度。
又在另一面向中，本揭露提供了一種半導體結構，其包含基板，包含介電層位於半導體層上方，鰭片，自介電層突出，其中鰭片包含多個通道層的堆疊，以及金屬閘極結構，設置於鰭片上方並與所述通道層的堆疊交錯。在本發明實施例中，半導體結構包含隔離結構，位於介電層上方且覆蓋最底部通道層的多個側壁，以及磊晶源極∕汲極部件，相鄰設置於金屬閘極結構，其中磊晶源極∕汲極部件的底表面由最底部通道層所定義，並且其中最底部通道層位於磊晶源極∕汲極部件下方的一部分具有小於介電層的厚度。
在一些實施例中，最底部通道層位於磊晶源極∕汲極部件下方的所述部分具有介電層約20％至約40％的厚度。在一些實施例中，最底部通道層位於金屬閘極結構下方的一部份具有小於介電層的厚度。在一些實施例中，最底部通道層位於金屬閘極結構下方的一部份具有介電層約45％至約65％的厚度。在一些實施例中，隔離結構的厚度約與最底部通道層位於金屬閘極結構下方的一部分的厚度相同。在一些實施例中，隔離結構的厚度小於介電層的厚度。
以上概述數個實施例之特徵，以使本發明所屬技術領域中具有通常知識者可以更加理解本發明實施例的觀點。本發明所屬技術領域中具有通常知識者應理解，可輕易地以本發明實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及∕或優勢。在本發明所屬技術領域中具有通常知識者也應理解，此類等效的結構並無悖離本發明的精神與範圍，且可以在不違背本發明之精神和範圍下，做各式各樣的改變、取代、以及替換。因此，本發明之保護範圍當視後附之申請專利範圍所界定為準。
150:方法 152∕154∕156:操作 158∕160∕162:操作 164∕166∕168:操作 170∕172:操作 200:半導體結構 201:足部 202:基板 202a:底半導體層 202b:隔離層 202c:頂半導體層 202c’:內凹的頂半導體層 202d:氧化頂部 203:介電層 204:鰭片主動區 204a:通道層 204b:非通道層 205:部分 206:凹槽 207:鰭片間隔物 208:隔離結構 210:虛置閘極堆疊 211:界面層 212:閘極間隔物 213:源極∕汲極凹槽 214:內間隔物 215:凹槽 216:磊晶源極∕汲極部件 218:蝕刻停止層 220:層間介電層 222:閘極溝槽 224:開口 230:金屬閘極結構 242:源極∕汲極接觸件 250:蝕刻停止層 252:層間介電層 254:閘極接觸件 420A:製程 420B:蝕刻製程 520:製程 620:製程 720:製程 820:製程 920:凹蝕製程 1020:製程 1120:蝕刻製程 1220:蝕刻製程 1320:製程 AA’:虛線 BB’:虛線 ML:多膜層堆疊 t:厚度 t 0:厚度 t 0’:厚度 t 1:厚度 t 2:厚度 t 2’:厚度 t 3:厚度 t 4:厚度 t 5:深度 t 6:厚度 t 7:高度 t 8:深度 t 9:深度 t 10:深度 t 11:高度 w 1:寬度 X:方向 Y:方向 Z:方向
由以下的詳細敘述配合所附圖式，可最好地理解本發明實施例。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪製且僅用於說明。事實上，可任意地放大或縮小各種元件的尺寸，以清楚地表現出本發明實施例之特徵。 第1圖是根據本揭露的各種實施例，繪示出製造半導體裝置的例示性方法的流程圖。 第2A圖是根據本揭露的各種實施例，繪示出例示性半導體裝置的三維透視示意圖。 第2B圖是根據本揭露的各種實施例，繪示出第2A圖中的半導體裝置的平面上視示意圖。 第3、4A、4B、5A、6A、7A、8A、9A、10A、11A、12A、13A圖以及第14A圖是根據本揭露的各種實施例，繪示出在第1圖中所繪示的方法的中間階段期間第2A圖及∕或第2B圖中半導體裝置沿著虛線AA’的剖面示意圖。 第5B、6B、7B、7C、8B、9B、10B、11B、12B、13B圖以及第14B圖是根據本揭露的各種實施例，繪示出在第1圖中所繪示的方法的中間階段期間第2A圖及∕或第2B圖中半導體裝置沿著虛線BB’的剖面示意圖。
200:半導體結構
202a:底半導體層
202b:隔離層
202c’:內凹的頂半導體層
204a:通道層
214:內間隔物
216:磊晶源極/汲極部件
230:金屬閘極結構
242:源極/汲極接觸件
250:蝕刻停止層
252:層間介電層
254:閘極接觸件
X:方向
Z:方向

Claims (1)

  1. 一種半導體結構的製造方法，包括： 提供一基板，該基板包括：一第一半導體層位於一介電層上方； 薄化該第一半導體層至小於該介電層的厚度； 形成多個第二半導體層與多個第三半導體層交替的一堆疊於所述薄化的第一半導體層上方； 形成自該基板突出的一鰭片主動區，其中該鰭片主動區包括：所述薄化的第一半導體層的一部份及設置於所述薄化的第一半導體層的所述部份上的所述第二半導體層與所述第三半導體層交替的該堆疊，且其中形成該鰭片主動區的步驟露出該介電層的一部份； 形成多個隔離部件於該介電層的所述露出部分上方，其中該些隔離部件覆蓋所述薄化的第一半導體層的多個側壁； 形成一虛置（dummy）閘極堆疊於該鰭片主動區上方； 形成一源極∕汲極（source∕drain；S∕D）凹槽於該鰭片主動區中相鄰於該虛置閘極堆疊，其中形成該源極∕汲極凹槽的步驟移除所述薄化的第一半導體層的一部分； 形成一磊晶源極∕汲極部件於該源極∕汲極凹槽中； 移除所述第二半導體層以形成多個開口於所述第三半導體層之間，其中該些開口相鄰於該磊晶源極∕汲極部件；以及 形成一金屬閘極堆疊於該些開口中以取代該虛置閘極堆疊。
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