JP2004506388A - 完全電子化高解像度ディジタルスチルカメラ - Google Patents

Abstract

電子カメラシステムの複数の画素を有する半導体センサアレイはレンズシステムと光学的に連結される。各画素は入射光の関数である出力信号を生成する。センサ制御回路はユーザ入力に応じて半導体センサアレイ中の画素の動作を制御するセンサ制御信号を生成する。半導体センサアレイから、センサ制御信号が第１の状態にあるとき第１のセットの画素における光の強度を表す第１のセットの画像出力信号を生成し、センサ制御信号が第２の状態にあるとき第２のセットの画素における光の強度を表す第２のセットの画像出力信号を生成し、第１のセットの画素は第２のセットの画素より多くの画素を有する回路が設けられる。記憶媒体はセンサアレイと連結され、センサ制御信号が第１の状態にあるとき第１のセットの画像出力信号の表現を格納する。ディスプレイはセンサ制御信号が第２の状態にあるとき第２のセットの画像出力信号を表示する。

Description

【０００１】
【発明の属する技術分野】
本願は、２０００年８月４日に出願された米国仮出願第６０／２２２，８１０号に対する優先権を主張する。
【０００２】
【従来の技術】
本願は、ディジタルスチルカメラに関し、特に、新しいタイプの完全電子化高解像度ディジタルスチルカメラに関する。
【０００３】
図１に、最もシンプルな形の従来技術におけるディジタルスチルカメラを示す。図１の左側の場面からの光線１０は、主光学系１２によって、センサチップ１４上に焦点が合わせられる。光学系１２及びセンサチップ１４は、光を通さないハウジング１６の中に収容されていて、迷光がセンサチップ１４上に入射することを防止していて、それによって、光線１０によって形成される画像が劣化することを防止している。同じ場面からの別の光線１８は、それらがカメラのユーザの目２２によって見ることができるように、副光学系２０によって焦点が合わされる。光を通さないバッフル２４は、副光学系２０からチャンバハウジングのセンサチップ１４を分離している。図１に示した構成は、箱型のフィルムカメラのそれと同じであり、フィルムがセンサチップ１４に置き換えられている。
【０００４】
図１に示した従来技術におけるディジタルスチルカメラの一般的な電子システムを図２に示す。センサチップ１４からの出力信号は、処理回路２６によって処理され、記憶媒体２８に格納される。センサチップ１４は、電荷結合素子（ＣＣＤ）または相補型金属酸化膜半導体（ＣＭＯＳ）のどちらのタイプのセンサでもよい。記憶媒体２８は、磁気テープ、磁気ディスク、半導体フラッシュメモリ、或いは、この分野において知られている他のタイプのものでもよい。制御回路３０は、センサチップ１４、処理回路２６、及び記憶媒体２８を制御して動作させる信号を供給する。このタイプのカメラは、一般に低コストで固定焦点のシャッターを押すだけの種類のものであり、自動焦点メカニズムは持っていない。
【０００５】
図３に、関連しているが僅かに洗練された従来技術におけるカメラの構成を示す。ここでは、ファインダの像は、反射面３２及び３４によって、主光学系１２を通過する主光線１０から得られ、そして、副光学系２０によって、カメラのユーザの目２２によって見ることができるように焦点が合わせられる。電子露出が要求されると、図示されていない機械系が、センサチップ１４への直接的な光の経路から反射面３２を旋回させる。図３の構成は、一眼レフタイプのフィルムカメラのそれと同じであり、ここでも、フィルムがセンサチップに置き換えられている。
【０００６】
図４に、図３に示した従来技術におけるディジタルスチルカメラに用いられる一般的な電子システムを示す。センサチップ１４からの出力信号は、処理回路２６によって処理され、記憶媒体２８に格納される。センサチップ１４は、ＣＣＤもしくはＣＭＯＳタイプのどちらでもよい。記憶媒体２８は、磁気テープ、磁気ディスク、半導体フラッシュメモリ、或いは、この分野において知られている他のタイプのものでもよい。制御回路３０は、センサチップ１４、処理回路２６、及び記憶媒体２８を制御して動作させる信号を供給する。
【０００７】
このタイプのカメラは、対応するフィルムカメラ内で見いだされるのと同じ自動焦点及び自動露出メカニズムを用いている。自動焦点は、副次的なミラー及びセンサを用いて完成されるが、これらは、正確に並べられていなければならない。このタイプのカメラ設計の適切な概観が、サイエンティフィックアメリカンの２０００年８月号に掲載されている。このような設計の注目に値する特性は、機械的複雑さであり、これは、ミラーを動かすことを必要としていて、かつ、迅速な動きの後に再び高い精度で位置決めされなければならない。これらの非常に正確な機械的メカニズムは脆く、そして温度変化の際に機能不全となる傾向がある。また、それらは、製造するのに多くの費用がかかる。
【０００８】
図４に示した電子システムは、自動焦点及び自動露出のサブシステムを動作させるための、いくつかの構成要素を備えている。制御回路３０は、焦点センサ３６及び露出センサ３８からの入力を受け取り、制御信号を生成して、これにより、アクチュエータ４０への通電を行い、反射面３２を旋回させ、かつ主光学系１２のアパチャ及び焦点を制御する。制御回路３０は、焦点及び露出のための制御信号を計算する際に、センサ１４から得られる信号を利用せずに、これらの計算のためのセンサ３６及び３８に頼らなければならないことが分かる。従って、主イメージセンサチップ１４とセンサ３６及び３８との偏差は、不十分な焦点、不十分な露出、或いはこれらの両方によって、直ちに媒体２８に格納される画像の品位を下げるであろう。従って、ファインダ、自動焦点及び自動露出の問題に対して、主センサチップ１４によって生成される情報を用いて、追加のセンサを必要としない、完全な電子化という解決策を見いだすことが望ましく、これにより、機械的複雑さ、及び、複数の部品の正確な位置合せが不要になる。
【０００９】
図５に、第２の形の従来技術におけるディジタルスチルカメラを示す。図５の左側の場面からの光線５０は、主光学系５２によってセンサチップ５４上に焦点が合わされる。図５に示していないが、図７に詳細に示す電子システムは、センサチップ５４から電気信号を受け取り、フラットパネルディスプレイを駆動するのに適した電気信号を得る。このディスプレイは、一般的には、液晶タイプのものである。フラットパネルディスプレイからの光線は、カメラのユーザの目によって直接見られる。
【００１０】
図６に、ディジタルスチルカメラに関連する設計を示す。図６の左側の場面からの光線５０は、主光学系５２によってセンサチップ５４上に焦点が合わされる。図６には示していないが、図７に詳細に示す電子システムは、センサチップ５４から電気信号を受け取り、ブラウン管６８を駆動するのに適した電気信号を得る。ブラウン管６８からの光線６４は、それらがカメラのユーザの目６２によって見ることができるように、副光学系６６によって焦点が合わされる。図５及び図６のファインダシステムは、ビデオカメラに用いられるものと同じ形であり、これらの原理で動作するスチルカメラは、ユーザが露出ボタンを押したときに１フレームのみが記憶されるビデオカメラと見なすこともできる。図５及び図６に示した設計のカメラは、これらの特徴を組み込んだビデオカメラからよく分かるように、イメージセンサ５４からの信号を用いることによる初歩的な自動焦点及び自動露出が可能である。しかしながら、そのような方法で達成可能な焦点及び露出制御の質は、極度に限られていて、高解像度スチール写真にとって必要な品質レベルのかなり下になる。
【００１１】
図７に、図５及び６に示した従来技術におけるディジタルスチルカメラの電子システムを示す。センサチップ５４からの出力信号は、処理回路７０によって処理され、記憶媒体７２に格納される。センサチップ５４は、ＣＣＤもしくはＣＭＯＳタイプのどちらでもよい。記憶媒体７２は、磁気テープ、磁気ディスク、半導体フラッシュメモリ、或いは、この分野において知られている他のタイプのものでもよい。制御回路７４は、センサチップ５４、処理回路７０、及び記憶媒体７２を制御して動作させる信号を供給する。更に、処理回路７０は、フラットパネルディスプレイ５８またはブラウン管６８のいずれかを駆動するのに適した出力信号を供給し、制御回路７４は、フラットパネルディスプレイ５８またはブラウン管６８のいずれかを制御して動作させる信号を供給する。
【００１２】
【発明が解決しようとする課題】
図１，２，３，４，５，６及び７に示した全ての部品及び構成は、この分野では良く知られていて、世界中のカメラメーカーから入手できる数百もの商品において具体化されている。いくつかの場合においては、これらの図に示した技術の組み合わせを、１つの製品の中から見いだすことができる。
【００１３】
【課題を解決するための手段】
従来技術の欠点及び不利な点は、完全電子化高解像度ディジタルスチルカメラによって克服される。電子カメラシステムは、カメラと結合しているレンズシステムの焦点面における光軸の位置に配置された複数の画素を有する半導体センサアレイを備えている。各画素は、その上への入射光の関数である出力信号を生成する。センサ制御回路は、半導体センサアレイと連結されていて、カメラシステムのユーザからの入力に応じて半導体センサアレイ中の画素の動作を制御するためのセンサ制御信号を生成するのに適合している。半導体センサアレイからの２セットの画像出力信号を生成する回路が設けられている。センサ制御信号が第１の状態にあるとき、第１のセットの画像出力信号は、第１のセットの画素における光の強度を表していて、センサ制御信号が第２の状態にあるとき、第２のセットの画像出力信号は、第２のセットの画素における光の強度を表している。第１のセットの画素は、第２のセットの画素より多くの数の画素を含んでいる。記憶媒体は、センサアレイと連結されていて、センサ制御信号が第１の状態にあるとき、第１のセットの画像出力信号の表現（ｒｅｐｒｅｓｅｎｔａｔｉｏｎ）を格納するのに適合している。ディスプレイは、センサ制御信号が第２の状態にあるとき、第２のセットの画像出力信号を表示するのに適合している。
【００１４】
１つのカメラシステム内で、第１のセットの画素は、アレイ中の画素の大多数であり、第２のセットの画素は、アレイ中の画素の予め設定された一部分であり、これは、アレイ中の画素の合計の半分未満である。アレイは、画素の複数の行及び列として配列され、第２のセットの画素は、少なくともアレイのＭ列毎の画素の大多数、及び、少なくともアレイのＮ行毎の画素の大多数を含んでいる。ここでＭ及びＮは１より大きい。ＭとＮは、お互いに等しくてもよい。
【００１５】
本発明の他の特徴によれば、半導体センサアレイは、ＣＭＯＳセンサアレイであり、垂直（ｖｅｒｔｉｃａｌ）色フィルタＣＭＯＳセンサアレイであってもよい。記憶媒体は、半導体メモリアレイであることが好ましい。また、ここに開示されたカメラシステムは、合焦信号を用いて焦点を合わせることができるレンズシステムを備えていてもよく、かつ、センサ制御信号が第２の状態にあるときに、画像出力信号から光の合焦の質を示す合焦信号を計算し、この合焦信号に応じてレンズ制御信号を生成する装置を備えていてもよい。
【００１６】
【発明の実施の形態】
本願は、主センサチップによって生成される情報を用いて、追加のセンサを必要としない、ファインダ、自動焦点及び自動露出問題に対する完全電子化の実現を提供する。従って、本発明は、機械的複雑さ、及び、複数の部品の正確な位置合せを不要にする。
【００１７】
図８に、ディジタルスチルカメラを示す。図の左側の場面からの光線８０は、主光学系８２によってセンサチップ８４上に焦点が合わされる。センサチップ８４において用いられる好ましい光変換器は、３重井戸（ｔｒｉｐｌｅ−ｗｅｌｌ）フォトダイオード構成であり、これは、以下で詳細に説明され、かつ図９に示される。使用に適したセンサ回路は、自動露出検出を有する高感度記憶画素センサ（ｈｉｇｈ−ｓｅｎｓｉｔｉｖｉｔｙｓｔｏｒａｇｅｐｉｘｅｌｓｅｎｓｏｒ）であり、これは、以下で詳細に説明され、かつ図１０〜１２に示される。光学系８２及びセンサチップ８４は、光を通さないハウジング８６内に収容されていて、迷光がセンサチップ８４上に入射することを防止していて、それによって、光線８０によって形成される画像が劣化することを防止している。図８には示していないが、図１３に詳細に示す電子システムは、センサチップ８４から電気信号を受け取り、表示チップ９４を駆動するのに適した電気信号を得るが、これは、Ｔｅｘａｓ Ｉｎｓｔｒｕｍｅｎｔｓから供給されるようなマイクロマシンで作られた反射タイプのものであっても、Ｋｏｐｉｎ、ＭｉｃｒｏＤｉｓｐｌａｙ Ｃｏｒｐ．またはＩｎｖｉｓｏのようなマイクロディスプレイの供給業者から供給されるような液晶で覆われたタイプのものであってもよい。
【００１８】
表示チップ９４は、発光ダイオード（ＬＥＤ）アレイ９６によって照らされる。表示チップ９４からの反射光は、それらがカメラのユーザの目９２によって見ることができるように、副光学系９０によって焦点が合わされる。もう一つの選択肢として、表示チップ９４は、有機（ｏｒｇａｎｉｃ）発光アレイであってもよく、これは、直接、光を発するので、ＬＥＤアレイ９６を必要としない。両方の技術は、優れた色の彩度を有する明るい表示をもたらし、かつパワーをほとんど消費しないので、図８に示したようなコンパクトカメラのハウジング内に組み込むのに適している。光を通さないバッフル８８は、チャンバハウジングのセンサチップ１４を、そのハウジングのＬＥＤアレイ９６、表示チップ９４、及び副光学系９０から分離している。明るい太陽光の中で表示チップ９４からの像を見ることは、ゴムすなわちエラストマーのアイカップ９８を設けることによって、より容易になる。
【００１９】
図８の構成の動作は、図１３を参照することによって最もよく理解される。図１３は、図８のカメラを動作させ、かつ制御するために用いられる電子回路のブロック図を示している。センサチップ８４からの出力信号は、処理回路１００によって処理され、記憶媒体１０２に格納される。センサチップ８４は、それが本発明に用いられることを可能にする、ある特有の能力を備えていなければならない。記憶媒体１０２は、磁気テープ、磁気ディスク、半導体フラッシュメモリ、或いは、この分野において知られている他のタイプのものであってもよい。制御回路１０６は、センサチップ８４、処理回路１００、及び記憶媒体１０２を制御して動作させる信号を供給する。更に、処理回路１００は、表示チップ９４を駆動するのに適した出力信号を供給し、制御回路１０６は、ＬＥＤアレイ９６を制御して駆動するための信号を供給する。処理回路１００は、好ましい状況においては、センサチップ８４上に位置していて、これに組み込まれている。
【００２０】
高解像度スチルカメラのために、センサチップ８４は、表示チップ９４のそれより、はるかに高い解像度（画素数）を有している。このため、取り込まれた画像に用いられたデータの一部分のみが、ファインダの像のために用いられる。従って、信号１０１は、フレーム毎に、わずかな画素しか持っていなくて、信号１０３より、はるかに高いフレームレートを持っている。信号１０３は、処理回路１００によって媒体１０２上への記憶のために生成される。
【００２１】
大きな利点が、画素のサブセットをアドレスすることが可能なセンサチップ８４のための設計を用いることによって得られる。好ましい実施形態においては、以下で説明され、かつ図１４〜１９に示されるようなアドレス指定ロジックが用いられる。例えば、４番目毎の行における４番目毎の画素が、連続してアドレスされることによって、フレーム毎のスキャンアウト（ｓｃａｎｏｕｔ）時間を、１６の率で短くすることが可能になる。
【００２２】
実際の高解像度センサチップにおいては、スキャンアウト時間は、ファインダのフレームリフレッシュレートを左右する。例えば、４０００Ｘ４０００画素のセンサチップは、１６，０００，０００画素を有している。２０ＭＨｚのレートでスキャンされると、フレームレートは、１秒当たり１．２５フレームであり、これでは、リアルタイムの現実感のあるファインダとしては、あまりにも遅い。４番目毎の行における４番目毎の画素を２０ＭＨｚでスキャンすれば、１０００Ｘ１０００の表示チップを、１秒当たり２５フレームで更新することができ、ユーザに提示されるレートは、非常に現実感があり、快適なリアルタイムのファインダをもたらす。この分野においてよく知られているように、ＣＣＤセンサは、各クロックサイクル内のいくつかの画素を「捨てる（ｂｉｎｎｉｎｇ）」ことによって、同様のフレームレートの利点を得ることができる。速いフレームレートを用いて、リアルタイムで、生き生きした、ユーザにわかりやすいファインダを達成することは、不可欠な特徴である。露光が取り込まれると、上記で用いられた例における１６，０００，０００画素の全ては、制御回路１０６による制御の下で、スキャンされて、処理回路１００を介して記憶媒体１０２内に格納される。
【００２３】
自動焦点及び自動露出の動作の両方が、リアルタイムに、ユーザに分かるほどの遅延なしで起こることは重要である。露出及び焦点の情報の両方は、主センサとの位置合わせ不良の影響を受けやすい他のセンサから間接的に得られる信号から計算されるよりは、主センサの画像そのものから計算されるのが最も望ましい。上述したフレームレートの利点は、好ましい実施形態において、直接、主センサチップ８４によって生成された信号から得られる完全電子化自動焦点を提供するのに用いられる。焦点位置（ｍｅｔｒｉｃ）回路１０４は、処理回路１００から高いフレーム速度でファインダ信号１０１を受け取り、そこから所定のファインダフレームの焦点の質を表す信号１０５を計算する。前記焦点位置を計算する方法は、より十分に以下で説明され、かつ図２０〜３５に示される。制御回路１０６は、それによって、電気信号８３を通して主光学系８２の焦点を操作して、２、３フレーム後に、センサチップ８４上の画像の焦点を合わせる。主光学系８２は、好ましい実施形態においては、この分野ではよく知られているＥＯＳファミリーの交換できる超音波のレンズである。
【００２４】
露出中の真のｔｈｒｏｕｇｈ−ｔｈｅ−ｌｅｎｓ（ＴＴＬ）測光を遂行することが要求されるのであれば、露出情報は、焦点情報より更に迅速に計算されなければならない。このモードの動作において、センサチップ８４上への光の積分は、所望の露出条件が達成されるまで続くことが可能である。その時、積分期間は終了し、画像は媒体１０２に格納される。好ましい実施形態においては、所望の露出条件の達成は、センサチップ８４内の像面そのもので計算される。これは、更に十分に以下で説明され、かつ図１０〜１２に示される。信号８７は、センサチップ８４から制御回路１０６に露出条件を伝達する。制御回路１０６は、所望の露出条件の達成を示す信号８７上の情報を受け取ると、信号８５を通してセンサチップ８４上での積分時間を終了させる。そして、露光がＴＴＬフラッシュユニット１０８を用いて行われた場合には、この分野ではよく知られているように、フラッシュが制御回路１０６によって信号１０９を通して終了させられる。
【００２５】
前述したように、センサチップ８４として用いるのに適した光変換器の本発明を限定するわけではない例として、垂直色フィルタ多重フォトダイオード構成がある。以下、垂直色フィルタ多重フォトダイオード構成を詳細に説明する。
【００２６】
図９に示したように、交互にｐ型及びｎ型領域が繰り返される６層の構造が形成され、第１の導電型の半導体基板２００が底層として用いられていて、この中に、第１の導電型の拡散障壁埋め込み（ｉｍｐｌａｎｔ）層２０２と、第２の反対の導電型の１つの井戸２０４とが配置されている。拡散障壁２０２は、基板で生成されたキャリアが、緑のフォトダイオードに向かって上方へ移動するのを防止する。そして、井戸２０４は、赤のフォトダイオードとしての検出器として動作する。この実施形態においては、第１の導電型の拡散障壁埋め込み層２０８を有する第１の導電型の第１のエピタキシャル層２０６が、半導体基板２００及び基板の井戸２０４の表面上に配置され、第２の導電型の井戸２１０が、第１のエピタキシャル層２０６の中に配置されている。拡散障壁埋め込み層２０８は、第１のエピタキシャル層２０６の中で生成されたキャリアが、青のフォトダイオードに向かって上方へ移動するのを防止する。そして、井戸２０８は、緑のフォトダイオードとしての検出器として動作する。第１の導電型の第２のエピタキシャル層２１２が、第１のエピタキシャル層２０６及びその井戸２１０の表面上に配置されている。そして、第２の導電型のドープされた領域２１４（これは、低ドープドレイン埋め込み領域であってもよい）が、第２のエピタキシャル層２１２の中に形成されている。ドープされた領域２１４は、青の検出器を形成している。
【００２７】
埋め込まれた緑の検出器２１０及び埋め込まれた赤の検出器２０４へのコンタクトが、深いコンタクトを介して行われている。埋め込まれた緑の検出器２１０のためのコンタクトは、第２のエピタキシャル層２１２を通して形成されていて、埋め込まれた赤の検出器２０４のためのコンタクトは、第２のエピタキシャル層２１２及び第１のエピタキシャル層２０６を通して形成されている。
【００２８】
図９のハッチングされた領域は、この構造のｐ型及びｎ型の領域を造るために用いられた埋め込み領域の概略の位置を示している。破線２１６は、青い検出器２１４のための有効Ｐ（ｎｅｔ−Ｐ）、及び、有効Ｎドーピングの間の概略の境界を定義する。同様に、破線２１８は、緑の検出器２１０のための有効Ｐと有効Ｎのドーピング間の概略の境界を示していて、これは、緑の検出器２１０へのコンタクトを形成している、第２のエピタキシャル層２０６の表面への、その垂直部分を有している。破線２２０は、赤の検出器２０４のための有効Ｐと有効Ｎのドーピング間の概略の境界を示していて、これは、赤の検出器２０４へのコンタクトを形成している、第２のエピタキシャル層２０６の表面への、その垂直部分を有している。
【００２９】
ここに開示された６層構造の他の実施形態は、基板、基板に配置された１つ以上の井戸、１つ以上のエピタキシャル層、及び、１つ以上のエピタキシャル層に配置された１つ以上の井戸の中から選択された、層の様々な組み合わせを用いることが予想され、かつ、これを用いることによって実現されてもよい。
【００３０】
また、上記のように、センサチップ８４として用いるのに適した光変換器は、垂直色フィルタ多重フォトダイオード構成である。以下、光変換器及び光変換器を用いる方法について述べる。
【００３１】
図１０に、自動露出制御を組み込んだ高感度画素センサ２３０の一例の概略図を示す。フォトダイオード２３２は、（接地として示された）固定されたポテンシャルの供給源と連結されたアノードと、カソードとを有している。フォトダイオード２３２のカソードは、ＭＯＳ Ｎチャネルバリアトランジスタ２３４のソースと連結されている。ＭＯＳ Ｎチャネルバリアトランジスタ２３４のゲートは、ＢＡＲＲＩＥＲラインと連結されている。このＢＡＲＲＩＥＲラインは、ＢＡＲＲＩＥＲ制御ポテンシャルとされる可能性がある。この分野における通常の技術者であれば、記憶画素センサ２３０に、ＭＯＳ Ｎチャネルバリアトランジスタ２３４を用いることが、いくらかの感度を犠牲にして、取捨選択可能であることは、分かるであろう。回路における他のトランジスタとは無関係に、画像の暗い領域において、感度（電荷−電圧変換利得）を上げるために、バリアトランジスタ２３４を追加することが可能である。ＭＯＳ Ｎチャネルバリアトランジスタ２３４は、実質的に全てのフォトダイオードからの電荷を、高利得をもたらす第１のソースフォロアトランジスタ２４０のゲート容量にチャージして、そのゲート電圧を低下させ、更に、バリアトランジスタ２３４をオンにすることを可能にする。この後に、記憶画素センサ２３０は、（明るい領域のために）低利得モードで動作して、この中で、電荷が、フォトダイオードの容量と、ゲートの容量との両方をチャージする。
【００３２】
フォトダイオード２３２のカソードは、ＭＯＳ Ｎチャネルバリアトランジスタ２３４を介して光電荷積分ノード２３６（図１０中では破線のキャパシタとして表されている）と連結されている。ＭＯＳ Ｎチャネルリセットトランジスタ２３８は、光電荷積分ノード２３６と連結されたソースと、ＲＥＳＥＴ信号がアサートされる可能性があるＲＥＳＥＴラインに結合されたゲートと、リセットポテンシャルＶＲに結合されたドレインとを有している。
【００３３】
光電荷積分ノード２３６は、第１のＭＯＳ Ｎチャネルソースフォロアトランジスタ２４０の本来のゲート容量を含んでいる。このトランジスタ２４０は、電圧ポテンシャルＶＳＦＤ１に接続されたドレインを有している。電圧ポテンシャルＶＳＦＤ１は、供給電圧Ｖ＋（これは、例えば、技術に応じて約３〜５ボルトである可能性がある）に固定されていてもよいし、もしくは、以下で開示されるように、パルス化されていてもよい。ＭＯＳ Ｎチャネルソースフォロアトランジスタ２４０のソースは、ソースフォロアトランジスタの出力ノード２４２を形成していて、電流源として動作するＭＯＳ Ｎチャネルバイアストランジスタ２４４のドレインと連結されている。ＭＯＳ Ｎチャネルバイアストランジスタ２４４のソースは、固定された電圧ポテンシャル、例えば、接地と連結されている。ＭＯＳ Ｎチャネルソースフォロアバイアストランジスタ２４４のゲートは、バイアス電圧ノードに接続されている。バイアス電圧ノードに現れる電圧は、ＭＯＳ Ｎチャネルソースフォロアバイアストランジスタ２４４にバイアス電流を流す。この電圧は、固定されていても、パワーを節約するためにパルス化されていてもよい。ＭＯＳ Ｎチャネルソースフォロアバイアストランジスタ２４４の使用は、任意である。このデバイスは、自動露出検出機能を実現するために、飽和レベルトランジスタと組み合わせて用いることができる。
【００３４】
ソースフォロアトランジスタの出力ノード２４２は、容量性の記憶ノード２４６（図１０中では、破線のコンデンサとして表されている）と連結されている。ソースフォロアトランジスタの出力ノード２４２は、ＭＯＳ Ｎチャネル転送トランジスタ２４８を介して容量性の記憶ノード２４６と連結可能となっている。ＭＯＳ Ｎチャネル転送トランジスタ２４８のゲートは、ＸＦＲ信号がアサートされる可能性があるＸＦＲラインと連結されている。ＭＯＳ Ｎチャネル転送トランジスタ２４８は、記憶画素センサにおける任意の構成要素である。
【００３５】
容量性の記憶ノード２４６は、第２のＭＯＳ Ｎチャネルソースフォロアトランジスタ２５０の本来のゲート容量を含んでいる。このトランジスタ２５０は、ソースフォロア−ドレイン（ＳＦＤ）ポテンシャルに接続されたドレインと、ソースとを有している。第２のＭＯＳ Ｎチャネルソースフォロアトランジスタ２５０のソースは、ＭＯＳ Ｎチャネル行選択トランジスタ２５４を介してＣＯＬＵＭＮ ＯＵＴＰＵＴライン２５２と連結されている。ＭＯＳ Ｎチャネル行選択トランジスタ２５４のゲートは、ＲＯＷ ＳＥＬＥＣＴライン２５６と連結されている。
【００３６】
第２のＭＯＳ Ｎチャネルソースフォロアトランジスタ２５０は、大きいデバイスであって、第１のＭＯＳ￥Ｎチャネルソースフォロアトランジスタ２４０の面積の１０〜１００倍のサイズのゲートを有していることが好ましい。回路の他のトランジスタ、すなわち第１のＭＯＳ￥Ｎチャネルソースフォロアトランジスタ２４０は、最小の長さ及び幅に近いサイズであることが好ましい。
【００３７】
画素のサブセットをアドレスすることが可能なセンサチップ８４のための設計を用いることによって、大きな利点が得られる。例えば、４番目毎の行における４番目毎の画素を連続してアドレスすることによって、ファインダの像のフレーム毎のスキャンアウト時間を１６の率で短くすることが可能になる。
【００３８】
以下、図１１を参照すると、タイミング図が、（図１０に示した）画素センサ１０を使用する方法を示している。初めに、ＲＥＳＥＴ信号が、ハイにアサートされる。ＭＯＳ￥Ｎチャネルリセットトランジスタ２３８のドレインにおけるＶＲノードは、ゼロボルトから電圧ＶＲにされる。この動作は、各フォトダイオード２３２のカソードに（ＭＯＳ￥Ｎチャネルバリアトランジスタ２３４のしきい値よりは小さい）電圧ポテンシャルＶＲを印加することによって、アレイ中の全ての画素センサをリセットする。図１１に示した高感度画素センサを動作させる好ましい方法によれば、電圧ＶＲは、初めはロー（ｌｏｗ）レベル（例えばゼロボルト）で、一方、アレイ中の全てのフォトダイオードのカソード電圧を、像の遅れを防ぐために迅速にそれらの状態を等しくするための低い値にリセットするために、ＲＥＳＥＴはハイ（ｈｉｇｈ）である。次に、電圧ＶＲが、予め定められた時間（好ましくは２、３ミリ秒のオーダー）、（例えば約２ボルトまで）上げられ、一方、ＲＥＳＥＴ信号はまだアサートされていて、全ての画素センサにおけるフォトダイオードが、それらに結合されたＭＯＳ￥Ｎチャネルバリアトランジスタ２３４を通して、約１．４ボルトまで充電されることを可能にする。このトランジスタ２３４のゲートは、約２ボルトに保たれている。従って、積分ノードにおける黒レベルはＶＲに設定され、これは、ＭＯＳ￥Ｎチャネルリセットトランジスタの容量性のターンオフ過渡現象のためには少し小さい。そして、フォトダイオードは、それぞれのバリアトランジスタのしきい値によって決められたような、それぞれの適切なレベルにリセットされる。この方法の利点は、それらのしきい値が、読み取られる黒レベルに影響を及ぼさないことである。リセットが終了して積分が開始された後にも、いくらかの電荷が、副しきい値条件によって、バリアを越えて、まだリークするであろう。しかし、それは、全ての画素について、ほぼ同じであるべきである。或いは、少なくとも、明るさのレベルの単調関数であるべきである。
【００３９】
記憶画素センサの特に有利な動作によれば、バリアトランジスタ２３４及びリセットトランジスタ２３８は、同じサイズとされ、これにより、同じ電圧しきい値（Ｖｔｈ）を示す。ＲＥＳＥＴ信号のアクティブレベルは、ＶＲＥＳＥＴ＜ＶＲ＋Ｖｔｈとなるように選ばれ、より良い非線形性のトラッキングが達成される。
【００４０】
ＲＥＳＥＴ信号がディアサート（ｄｅ−ａｓｓｅｒｔ）されて光積分が始まると、電荷が光電荷積分ノード２３６に蓄積される。ＭＯＳ￥Ｎチャネルバリアトランジスタ２３４が、わずかに導通しているので、フォトダイオード２３２のカソードの電圧を下げずに、（その電圧を下げることによって、）光誘導電荷が、そのチャネルを通して少しずつ流れて、光電荷積分ノード２３６をチャージする。これは、有利である。なぜなら、それが光電流によってチャージされるキャパシタンスを最小限にして、それによって感度（光子当たりのボルト）を最大限にするからである。
【００４１】
この分野における通常の技術者であれば、ＭＯＳ￥Ｎチャネルリセットトランジスタ２３８を、直接、フォトダイオード２３２のカソードに接続可能であることが分かるであろうが、そのような構成は、電圧ＶＲがバリア電圧及びしきい値に対して正確にセットされることを必要とする。しきい値は変化する可能性があるので、これは、好ましくない。
【００４２】
第１のＭＯＳ￥Ｎチャネルソースフォロアトランジスタ２４０のソースの電圧と、従ってその出力ノード２４２とは、そのゲート（光電荷積分ノード２３６）の電圧に従う。ＭＯＳ￥Ｎチャネル転送トランジスタ２４８を用いる実施形態においては、図１１に示したように、ＸＦＲ信号は、リセット期間及び積分期間を通してアサートされていて、積分期間を終えるためにディアサートされる。ＸＦＲ信号のローレベルは、転送トランジスタ２４８を完全にターンオフするために、好ましくはゼロまたは僅かに負の電圧、例えば約−０．２ボルトに設定される。
【００４３】
画素センサを読み出すために、第２のＭＯＳ￥ＮチャネルソースフォロアトランジスタのドレインのＳＦＤノード（図１１中ではＶＳＤ２と表示されている）が電圧ＶＳＦＤになるように駆動され、画素センサ２３０を含むアレイの行のためのＲＯＷ ＳＥＬＥＣＴ信号がアサートされ、それによって出力信号がＣＯＬＵＭＮ ＯＵＴＰＵＴライン２５２を駆動する。ＶＳＦＤ２信号のアサートのタイミングは、図１１に示したように、ＲＯＷ ＳＥＬＥＣＴ信号がディアサートされた後までハイの状態を維持するべきであるということを除けば重要ではない。ＶＳＦＤ２が最初に立ち上がるのであれば、ＲＯＷ ＳＥＬＥＣＴ信号の立ち上がりエッジにおける電圧の勾配を制限することは有利であるかもしれない。
【００４４】
以下、図１２を参照し、ＸＦＲトランジスタが存在しないならば、記憶ノードは、（好ましくはゼロまたは僅かに負の電圧、例えば約−０．２ボルトに）ＳＦＢＩＡＳを下げ、ＶＲをローに設定し、そしてＲＥＳＥＴ信号をアサートすることによって、分離されてもよい。このシーケンスは、その負荷電流がターンオフされるとき、そのゲートの電圧を下げることによって、第１のソースフォロア２４０をターンオフし、それによって、その出力電圧を記憶する。
【００４５】
図１２に、ＶＲの立ち下がりエッジ及びＲＥＳＥＴの立ち上がりエッジが、終了（ｔｅｒｍｉｎａｔｅ）信号のすぐ後に続くことが示されている。これは、これらのトランジスタが、露出を終了するために、記憶ノードを分離するからである。図１０においては、対応する遷移は、更に遅れて示される。なぜなら、ＸＦＲの立ち下がりが記憶ノードを分離すれば、それらは重要ではないからである。ＳＦＢＩＡＳ信号は、図１２の場合にのみ立ち下げる必要があり、転送トランジスタがあるとき、バイアスは一定にすることができる。
【００４６】
また、図１２は、信号ＶＳＦＤ１がパルス化されていることを示している。ここに開示したように、ＶＳＦＤ１ノードは、常にハイの状態に保たれてもよいし、もしくは、図１２に示したようにされてもよい。ＶＳＦＤ１は、パルス化されて、パワーを節約することができる。ＶＳＦＤ１がパルス化される実施形態において、終了（ｔｅｒｍｉｎａｔｅ）は、パルスの間に真の状態になる。ＲＥＳＥＴがハイになるまで、ＶＳＦＤ１はハイに保たれる。もしくは、転送トランジスタを用いる実施形態においては、ＸＦＲがローになるまで、ＶＳＦＤ１はハイに保たれる。
【００４７】
第２のＭＯＳ￥Ｎチャネルソースフォロアトランジスタ２５０は、第１のＭＯＳ￥Ｎチャネルソースフォロアトランジスタ２４０より大きく、従って、そのゲート容量（容量性の記憶ノード２４６）も、それに応じて大きい。これは、画素センサ２３０にノイズ耐性を追加するという利点を提供する。なぜなら、所定の電圧変化を引き起こすために、光電荷積分ノード２３６を有する場合より多くの電荷が、容量性の記憶ノード２４６へ、もしくは容量性の記憶ノード２４６から転送される必要があるからである。
【００４８】
図１１及び１２に示した制御信号は、従来のタイミング及び制御ロジックを用いて生成することができる。このために、タイミング及び制御ロジック回路２５８が図１０に示されている。タイミング及び制御ロジック回路２５８の構成は、個々の実施形態によって変わるが、いずれにせよ、従来の回路構成であり、ひとたび個々の実施形態が選択されたら、個々の設計は、この分野における通常の技術者にとっては、図１１及び１２を試験することを含めても、ささいな仕事である。
【００４９】
再び図１０を参照し、別の実施形態による画素センサと共に用いる自動露出回路２６０が開示される。アレイ中の各画素は、ＭＯＳ￥Ｎチャネル飽和レベルトランジスタ２６２を備えていて、このトランジスタ２６２は、第１のＭＯＳ￥Ｎチャネルソースフォロアトランジスタ２４０の出力ノード２４２に接続されたソースと、ＳＡＴ．ＬＥＶＥＬライン２６４に接続されたゲートと、全体電流合計ノード２６６に接続されたドレインとを有している。全体電流合計ノード２６６は、電流比較器２６８に接続されている。この分野における通常の技術者であれば、電流比較器２６８が、電圧源と全体電流合計ノード２６６との間に接続されるダイオード負荷または抵抗器を備えていて、電圧比較器の一方の入力を駆動するものであってもよいことが分かるであろう。電圧比較器のもう一方の入力は、所望の数の飽和した画素を表す電圧に接続される。もう一つの選択肢として、アナログ−ディジタル変換器が用いられて、比較がディジタル的に行われてもよい。
【００５０】
バイアストランジスタ２４４が存在しさえすれば、飽和レベルトランジスタ２６２を用いて、飽和した画素センサからのバイアス電流を全体電流合計ライン上に流すことができ、それを、露出の間、何個の画素が飽和レベルトに達したかを調べるために、監視することができる。外部回路によって、飽和と判断するしきい値を制御することができ、また、単にそれをしきい値と比較する代りに、電流を測定することもできる。従って、この追加されたトランジスタ及び全体電流合計ラインによって、何個の画素センサが任意の特定レベルを越えたかを調べることが可能である。従って、しきい値（ＳＡＴ．ＬＥＶＥＬ）の素早い変更及び素早い測定（例えば、Ａ／Ｄ変換器及びプロセッサへの入力によって）を実行することによって、露出の間の露出レベルの完全な累積ヒストグラムを得ることが可能である。この情報から、良好な露出レベルを、好ましい実施形態に用いた簡単なしきい値法を越えて、より複合的に決定することが可能である。
【００５１】
バイアストランジスタ２４４が存在するとき、記憶ノードを分離するためには、タイミング信号によって、バイアストランジスタ２４４と第１のソースフォロア２４０との両方をターンオフする必要がある。転送トランジスタ２４８を設けることは、簡単であり、かつ記憶の完全性に関して有利である可能性がある。それは、１つのロジック信号による制御によって記憶ノードを分離することができる。また、同様の利点のために、バイアストランジスタなしであっても、転送トランジスタ２４８を基本回路に加えることができる。なぜなら、確実に第１のソースフォロアトランジスタ２４０をターンオフするには、Ｒｅｓｅｔ及びＶＲ信号を統合することが必要になり、これは複雑であるが、それは、転送トランジスタ２４８によって除去することができる。
【００５２】
動作において、ＳＡＴ．ＬＥＶＥＬライン４４は、選択された光電荷飽和レベルに相当する電圧ＶＳＡＴになるように駆動される。光電荷の累算は、第１のＭＯＳ￥Ｎチャネルソースフォロアトランジスタ２４０の出力ノード２４２の電圧を下げるので、ＭＯＳ￥Ｎチャネル飽和レベルトランジスタ２６２は、初めはターンオフされる。なぜなら、ＶＳＡＴにおけるそのゲート電圧は、ノード２３６の電圧より低いからである。光電荷積分ノード２３６における光電荷の蓄積が、その電圧をＶＳＡＴより低くするまで、ＭＯＳ￥Ｎチャネル飽和レベルトランジスタ２６２はオフを保つ（そして、第１のＭＯＳ￥Ｎチャネルソースフォロアトランジスタ２４０の出力ノード２４２と共通電位のＭＯＳ￥Ｎチャネル飽和レベルトランジスタ２６２のソースにおけるそれは、電圧ＶＳＡＴより１Ｖｔ低いレベルになる）。この時点で、ＭＯＳ￥Ｎチャネル飽和レベルトランジスタ２６２はターンオンして、（バイアストランジスタ２４４に流れるバイアス電流より少ないか、もしくはこれに等しい）電流を全体電流合計ノード２６６から引き込み始める。
【００５３】
この分野における通常の技術者であれば分かるように、アレイ中の他の画素センサも、それらのＭＯＳ￥Ｎチャネル飽和レベルトランジスタ２６２をターンオンするために十分な光電荷の蓄積を開始する。従って、ノード２６６から追加の電流を引き込み、更に、全体電流合計ノード２６６の電圧を低下させる。この分野における通常の技術者であれば分かるように、比較器２６８は電圧比較器であってもよく、その１つの入力は、全体電流合計ノード２６６に接続され、もう１つの入力は、選択された数の画素が飽和している（すなわち、それらのＭＯＳ￥Ｎチャネル飽和レベルトランジスタ２６２がターンオンされている）ときの全体電流合計ノード２６６の電圧に応じて選択された電圧ＶＴＥＲＭに接続される。全体電流合計ノード２６６の電圧がＶＴＥＲＭに等しくなると、比較器２６８は露出終了（ＴＥＲＭＩＮＡＴＥ ＥＸＰＯＳＵＲＥ）信号を生成する。これは、たくさんの方法のうちの１つによって、例えば、機械的なシャッタを閉じることによって、或いは、露出終了（ｅｎｄ−ｏｆ−ｅｘｐｏｓｕｒｅ）信号（例えばＸＦＲ信号）を発して画素センサを制御することによって、露出期間を終了するために用いられる。露出終了（ＴＥＲＭＩＮＡＴＥ ＥＸＰＯＳＵＲＥ）信号は、必要であれば、ストロボの閃光の発光を停止させるために用いることもできる。
【００５４】
もう一つの選択肢として、Ａ／Ｄ変換器２７０を全体電流合計ライン２６６に接続して、全体が合計された電流を表す電圧を、ディジタル値に変換してもよい。このディジタル値は、参照符号２７２で示したスマート自動露出アルゴリズムを用いて処理される。
【００５５】
自動露出回路２６０は、ソースフォロアトランジスタ２４０のドレインへのＶＳＦＤ１信号と、ソースフォロアバイアストランジスタ２４４のゲートに供給されるＳＦバイアス信号及び飽和レベルトランジスタ２６２のゲートに供給されるＳＡＴ．ＬＥＶＥＬ信号のうちの１つまたは両方とを同時にパルス化することによって、パワーセーブモードで動作されるのが好ましい。そのようなモードにおいては、これらの信号のパルスが入力された時にのみ、自動露出検出電流が流れて、そのとき露出オーバーの検出が行われる。光積分の間のその他の時間には、各画素からの露出オーバー電流は流れないので、パワーが節約される。この動作モードが用いられると、自動露出回路２６０は、より良い信号対雑音比のために、より高い電流レベルで有利に用いられることが可能である。
【００５６】
自動露出回路２６０の他の動作モードにおいては、アレイ中の全ての飽和レベルトランジスタ２６２のゲートにおけるＳＡＴ．ＬＥＶＥＬ電圧が、ゼロから最高レベルまで掃引されて、アレイ中の全ての画素の状態の完全な累積分布を生じさせる。Ａ／Ｄ変換器２７０が自動露出回路２６０に用いられるとき、この動作モードは最も有益である。オプションの転送トランジスタ２４８を用いる実施形態においては、このデバイスは、各測定サイクルにおけるＳＡＴ．ＬＥＶＥＬ電圧の傾斜の前にターンオフされるべきである。或いは、追加のサイクルが、ＳＡＴ．ＬＥＶＥＬ電圧が低いときに実行されるべきである。これは、変化するＳＡＴ．ＬＥＶＥＬ電圧で切られていない信号電圧を記憶するためである。この累積分布情報を用いる自動露出アルゴリズムの一例は、分布を分析して、逆光であるか否かによって場面を分類し、それに応じて、露出の間、ＳＡＴ．ＬＥＶＥＬ及びｉ−ｔｈｒｅｓｈｏｌｄを異なる値に設定する。
【００５７】
前述したように、大きな利点が、画素のサブセットをアドレス可能な、センサチップ８４のための設計を用いることによって達成される。以下、センサチップ８４内に組み込まれるアドレス指定ロジックを詳細に説明する。
【００５８】
図１４を参照すると、走査回路を用いた電子カメラ２８０のブロック図が示されている。電子カメラ２８０は、画素センサアレイ２８２、例えば、アクティブ画素センサアレイを備えている。画素センサアレイ２８２は、フレキシブルアドレス発生器回路２８４によって制御される。フレキシブルアドレス発生器回路２８４は、制御回路２８６によって制御され、これは、アレイ２８２から画素データを読み出す制御にとって必要な信号の全てを供給する。フレキシブルアドレス発生器回路２８４及び制御回路２８６は、画素センサアレイ２８２から完全な高解像度画像データを読み出して、そのデータを記憶システム２８８に格納するために用いられる。画素センサアレイ２８２は、ディジタルスチルカメラもしくはビデオカメラに用いるのに適した高解像度アクティブ画素センサアレイである。そのようなアクティブ画素センサアレイは、一般に、視野画面上に表示されるので、ユーザは、画像を見て、これを調節することができる。フレキシブルアドレス発生器回路２８４及び制御回路２８６は、同じシリコン上にセンサアレイ２８２として組み込まれてもよく、かつ、画素データを、画素センサアレイ２８２から生成された完全な画像のそれよりは低い解像度を有するファインダディスプレイに供給するのに用いられてもよい。
【００５９】
図１５に、図１４のフレキシブルアドレス発生器回路２８４及び制御回路２８６を含む走査回路の詳細なブロック図を示す。走査回路の好ましい実施形態における主な構成要素が図１５に示されている。アクティブ画素センサアレイ２８２は、Ｎ行及びＭ列の画素センサを有している。アクティブ画素センサアレイ２８２は、行選択ライン３００及び列出力ライン３０２を介して、走査回路の残りの構成要素に接続されている。アクティブ画素センサアレイ２８２中の各行の画素センサに対して、１本の列選択ラインがあり、かつまた、アクティブ画素センサアレイ２８２中の各列の画素センサに対して、１本の列出力ラインがある。従って、図示したアクティブ画素センサアレイ２８２には、Ｎ本の行アドレスライン３００と、Ｍ本の列出力ライン３０２とがある。
【００６０】
行アドレスラインの信号は、行アドレス発生器３０６が駆動する行アドレスデコーダ３０４によって生成される。列ライン出力の選択は、列アドレス発生器３１０が駆動する列セレクタ３０８によって行われる。列セレクタ３０８は、この分野において知られているデコーダまたはその他のマルチプレクシング手段を備えていてもよい。行アドレス発生器３０６及び列アドレス発生器３１０は、一般的なカウンタと考えられ、制御回路３１２によって制御される。
【００６１】
図１５中の制御回路２８６については詳述しない。この分野における通常の技術者であれば、ここに開示された、選択されたイメージャーアレイの初期化及び制御要求に応じて、アクティブ画素センサアレイが、繰り返し初期化されて読み出されることを可能にする機能から、行及び列アドレス発生器３０６及び３１０の制御を容易に実施することができる。
【００６２】
行アドレス発生器３０６及び列アドレス発生器３１０は、制御回路３１２の制御下で動作するロード可能なカウンタである。各カウンタは、開始アドレスをロードされ、次に、クロックが与えられて、増分Ｋずつのカウントを行い、停止アドレスに達し、この時、「停止に等しい（Ｅｑｕａｌ ｔｏ ｓｔｏｐ）」出力信号を制御回路に供給する。次に、カウンタは、開始アドレスにリセットされ、このシーケンスが再度開始される。行及び列アドレス発生器３０６及び３１０内のカウンタは、開始アドレスの値、停止アドレス、及びＫの値の１つ以上のモードのためのセットを格納するレジスタを有している。制御回路３１２と、行及び列アドレス発生器３０６及び３１０とは、１つの行における各々の選択された列を通してクロックを供給するように構成されている。そして、行アドレス発生器をＫずつインクリメントして、次に選択された行における各々の選択された列にクロックを供給する。
【００６３】
行アドレス発生器からの「停止に等しい（Ｅｑｕａｌ ｔｏ ｓｔｏｐ）」信号は最後の行を示していて、制御回路３１２は、これ続いてセンサアレイの初期化を行い、これにより、各々の完全な行のサイクルが完了した後に、新しい像が取り込まれる。
【００６４】
センサアレイの分野における通常の技術者であれば、他のタイミング信号及び遅延が、行間もしくは画像間に必要とされる可能性があることを認識しているであろう。そして、そのような遅延及び追加のタイミング信号を実現するため、及び、画像露出を同期させてカメラシステムの他の部分へ読み出すために、遅延素子や、その他のロジック及びタイミング素子を用いることができることを認識しているであろう。制御回路３１２は、本実施形態の重要な部分ではなく、一般に、センサアレイ及びフレキシブルアドレス指定回路と同じシリコン基板上には形成されない。図１５に示したモードデータ（Ｍｏｄｅ Ｄａｔａ）ラインは、モード定義データをカウンタのレジスタに格納するため、及び、任意の個々の時間に動作すべきモードを選択するための、一般的な経路を示している。各カウンタのための補数（ｃｏｍｐｌｅｍｅｎｔ）制御信号は、モードデータ（Ｍｏｄｅ Ｄａｔａ）に含まれている。
【００６５】
また、この分野における通常の技術者には明らかであろうが、フレキシブルアドレス発生器の停止検出機能は、取捨選択可能であり、それを実行する機能は、代替の実施形態において、いくつかの異なる方法で実現可能である。例えば、画像データをイメージャーから記憶システムに送る制御ロジックは、行及び列をカウントして、予め定められた量の画素データが送られたときに停止することができる。同様に、アレイから画素データを受け取るユニットも、行及び列をカウントして、予め定められた量の画素データが受け取られたときに停止するための信号をコントローラに送ることができる。これらの体系のどちらが用いられても、カウントまたはアドレス情報が、イメージャー集積回路まで、もしくはイメージャー集積回路からリアルタイムで送られる必要がないという利点が得られる。
【００６６】
アクティブ画素センサアレイ２８２からの画像の、ＸあるいはＹ方向のいずれかにおける鏡像をとることが必要であれば、補数制御信号が用いられる。画像は、通常、色分解プリズムによって、３本の別々の色ビームに分割され、それぞれの個別の色ビームは、別々のアクティブ画素センサアレイへ送られる。そのようなプリズムは、他の２本の色分解ビームに対して鏡像となった１本の色分解ビームを生じさせる可能性がある。３本の色分解ビームが最終的な画像を形成するために再結合される前に、特定の色ビーム画像を他の色ビーム画像と同じ方向に戻すために、反転読み出しによる再ミラーリングが必要であるかもしれない。補数制御信号は、最大の行または列アドレスからカウントを減じることによって、行または列アドレスカウンタの画素センサアドレス指定方法を反転させる。イメージャーが２の累乗に等しいサイズを有している一般的な場合において、この減算は、「１の補数」として知られていて、これは各ビットの反転であり、特定のアクティブ画素センサアレイが、鏡像となった方式で読み出されるようにし、その結果生じる画像を所望の方向に戻す。
【００６７】
制御回路３１２からロード（Ｌｏａｄ）信号を受け取った後に、行アドレス発生器３０６は、そのモードデータから、アクティブ画素センサアレイ２８２の中から選択されるべき、画素センサの最初の行アドレスをロードする。行アドレス発生器３０６にクロックが送られるたびに、それは、選択されるべき次の行アドレスを行デコーダ３０４に供給する。行アドレスカウンタ３０６は、個々のモードの画像解像度出力に対応する、いくつかの異なる行アドレス計算モードを保持するように設計されている。
【００６８】
行アドレス発生器３０６は、選択的にアクティブ画素センサアレイ２８２の画素センサのある行を飛ばすために、ＫＮ毎のカウント（ｃｏｕｎｔ−ｂｙ−ＫＮ）体系を実行する。例えば、画素センサが飛ばされない詳細モードにおいては、ＫＮ＝１であり、行アドレス発生器３０６は、行デコーダ３００に、行を飛ばすように指示しない。中間及び最大ズームモードの両方においては、ＫＮ＞１であり、行アドレス発生器３０６は、ＫＮによって選択されるべき次の行のアドレスの計算をインクリメントする。行アドレス発生器３０６は、それぞれ計算された行アドレスを行デコーダ３０４に供給する。中間ズーム及び最大フレーム視野画面表示モードにおいては、アクティブ画素センサアレイ２８２上のある行は、アレイの読み出しの間に飛ばされる。
【００６９】
選択されるべき各行アドレスは、行アドレス発生器３０６によって行デコーダ３０４に供給され、これは、この分野において知られているように、供給されたアドレスに基づいて、適切な行選択ライン３００を選択する。行ラインを選択することは、選択された行ラインと結合した画素センサの選択ノードをアクティブにするために、信号を行ライン上に流すことに相当する。
【００７０】
列アドレス発生器３１０も、行アドレス発生器３０６と同じ仕方で機能する。ひとたびロード（Ｌｏａｄ）信号を制御回路２８６から受け取ると、列アドレス発生器３１０は、そのモードデータから、アクティブ画素センサアレイ２８２から読み出されるべき最初の列アドレスをロードする。列アドレス発生器３１０は、ＫＭ毎のカウント（ｃｏｕｎｔ−ｂｙ−ＫＭ）体系を実行して、選択されるべき次の列のアドレスを計算する。そして、列アドレスカウンタ３１０は、列アドレスを列セレクタ３０８に供給する。列アドレス発生器３１０のアドレス指定方法によって、列セレクタ３０８は選択的にアクティブ画素センサアレイ２８２上の画素センサのある列を飛ばす。列アドレス発生器３１０は、異なるモードの画像解像度及び位置出力を考慮して、開始、ＫＭ、及び停止データのいくつかのセットを保持するように設計されている。
【００７１】
列セレクタ３０８のいくつかの異なる実施形態が可能である。列セレクタ３０８は、列出力ラインに接続された列デコーダと、スイッチを介した画素値出力ラインとを備えていてもよい。スイッチは、列デコーダが、適切な列出力ラインをオンにすることを可能にし、その列から画素値出力ラインに所望の画素センサ出力値を送る。もう一つの選択肢として、列セレクタ３８は、列出力ラインに接続される２進樹（ｂｉｎａｒｙ ｔｒｅｅ）列セレクタを備えていてもよい。
【００７２】
図１６は、走査回路によって実行される様々な画素センサ選択モードのために、画素センサ選択体系を実行する好ましい方法を示すフローチャートである。このフローチャートにおいて、現在の行アドレス番号は、ｎとして与えられ、現在の列アドレス番号は、ｍとして与えられる。このロジックは、ＫＮ毎カウント（ｃｏｕｎｔ−ｂｙ−ＫＮ）行スキップ体系、及び、ＫＭ毎カウント（ｃｏｕｎｔ−ｂｙ−ＫＭ）列スキップ体系を実行する。読出しは、Ｎｓｔａｒｔ行及びＭｓｔａｒｔ列から始まり、Ｎｓｔｏｐ行及びＭｓｔｏｐ列で停止する。
【００７３】
まず、ステップ３２０で、走査回路は、最初の行アドレス番号を初期化して、選択されたｎ＝Ｎｓｔａｒｔにする。ステップ３２２で、走査回路は、最初の列アドレス番号を初期化して、選択されたｍ＝Ｍｓｔａｒｔにする。ステップ３２４で、走査回路は、画素センサ（ｎ、ｍ）を読み出す。走査回路は、現在読み出している行における最後の所望の列に達したかどうかをチェックする。ステップ３２６で、走査回路は、ｍ＝Ｍｓｔｏｐであるかどうかを調べる。ノーであれば、走査回路は、ステップ３２８で、ｍ＝ｍ＋ＫＭをセットして、列アドレス番号のカウントをインクリメントする。走査回路は、それからステップ３２４に戻る。イエスであれば、走査回路は、ステップ３３０に進む。
【００７４】
ステップ３２６で、ｍ＝Ｍｓｔｏｐが真であったならば、ステップ３３０で、ｎ＝Ｎｓｔｏｐかどうか、すなわち行カウントが最後の所望の行に等しいか否かを調べる。ノーであれば、行カウントは、ステップ３３２で、ｎ＝ｎ＋ＫＮにセットされる。走査回路は、それからステップ３２２に戻り、ここで、列アドレスをＭｓｔａｒｔに再初期化して、次の行の中から画素センサを選択し続ける。イエスであれば、全ての所望の画素センサは読み出されたので、画素センサ読出しは、ステップ３３４で終了する。
【００７５】
各画素センサアレイ読出しモードは、Ｎｓｔａｒｔ、Ｍｓｔａｒｔ、Ｎｓｔｏｐ、Ｍｓｔｏｐ、ＫＮ及びＫＭの異なる値を有している。高解像度部分画像表示モードにおいては、ユーザは、Ｎｓｔａｒｔ及びＭｓｔａｒｔを選択する。このモードは、画素センサを全く飛ばさないので、ＫＮ及びＫＭは、双方共に１に等しい。Ｎｓｔｏｐ及びＭｓｔｏｐは、アクティブ画素センサアレイのサイズに対する視野画面（ｖｉｅｗｓｃｒｅｅｎ）のサイズによって決定される。走査回路は、任意に選択された開始位置から、もはや画素センサを利用可能な視野画面のスペース上に表示させることができなくなるまで、順次にアクティブ画素センサアレイから画素センサを読み出す。
【００７６】
最大フレーム視野画面表示モードにおいては、画像全体が、視野画面上に表示されるので、Ｎｓｔａｒｔ及びＭｓｔａｒｔは、双方共にゼロに等しくてよい。Ｎ行Ｍ列のアクティブ画素センサアレイであれば、Ｎｓｔｏｐ及びＭｓｔｏｐは、各々、Ｎ及びＭよりは小さい、ＫＮ及びＫＭの最も大きい倍数にセットされるので、ゼロからのＫＮ及びＫＭ毎のカウントは、正確に停止値に達する。
もう一つの選択肢として、簡単な等しいことの検出器よりむしろ、ディジタル大きさ比較器を用いてもよい。これによれば、停止値としてＮ−ＫＮ及びＭ−ＫＭを用いることができる。ＫＮ及びＫＭは、視野画面サイズに対するアクティブ画素センサアレイのサイズの比率に基づいて決定される。
【００７７】
中間ズームモードにおいては、Ｎｓｔａｒｔ及びＭｓｔａｒｔは、ユーザによって任意に選択される。ＫＮ及びＫＭは、高解像度部分画像表示モードと、低解像度最大フレーム視野画面モードとの中間の、視野画面画像解像度を生成するように選択された、予め記憶された値とされる。Ｎｓｔｏｐ及びＭｓｔｏｐは、視野画面のサイズと、ＫＮ及びＫＭ値とによって決定される。走査回路は、ＫＮずつ行をカウントし、かつＫＭずつ列をカウントして、順次にアクティブ画素センサアレイから画素センサを読み出す。アクティブ画素センサアレイの読出しは、任意に選択された開始位置から始まり、もはや画素が視野画面上に表示されることができなくなるまで続く。
【００７８】
図１６に示した画素センサアドレス指定方法は、ｘ−ｙ行列状に配列された行及び列の画素センサから成るアクティブ画素センサアレイのために設計されている。このｘ−ｙ座標系の行列は、アクティブ画素センサアレイの現時点での好ましい実施形態であるが、図示した画素センサ選択方法は、また、異なる座標系を用いる行列にも適用することができる。
【００７９】
行アドレス発生器３０６と列アドレス発生器３１０との両方の実例となる実施形態のための構成要素を図１７に示す。図１７は、フレキシブルアドレスカウンタ３４０の１ビットスライスを示す概略図である。フレキシブルアドレスカウンタ３４０に使われるビットの総数は、アクティブ画素センサアレイのサイズによって変わる。画素センサアレイのサイズが大きければ大きいほど、より大きい最大行及び列アドレスのカウントを必要とするので、追加のフレキシブルアドレスカウンタのビットを必要とする。
【００８０】
フレキシブルアドレス発生器３４０は、３つのグループのアドレス選択パラメータを記憶するために３つのグループのレジスタを備えている。モードＯは、レジスタグループ３４２によって生み出され、モード１は、レジスタグループ３４４によって生み出され、モード２は、レジスタグループ３４６によって生み出される。各レジスタグループは、３つのレジスタビットと、３つのＣＭＯＳ伝送ゲートとを含んでいる。モードＯに対応するグループ３４２は、レジスタビット３４８、３５０及び３５２と、ＣＭＯＳ伝送ゲート３５４、３５６及び３５８とを含んでいる。モード１に対応するグループ３４４は、レジスタビット３６０、３６２及び３６４と、ＣＭＯＳ伝送ゲート３６６、３６８及び３７０を含んでいる。モード２に対応するグループ３４６は、レジスタビット３７２、３７４及び３７６と、ＣＭＯＳ伝送ゲート３７８、３８０及び３８２を含んでいる。レジスタに格納されたモードＯ、モード１及びモード２のデータ間の選択は、それぞれ、モードＯ、モード１及びモード２制御ライン３８４、３８６及び３８８を用いて行われる。
【００８１】
この分野における通常の技術者であれば、図１７に示した３つの異なるレジスタグループが、単なる例であると認識するであろう。フレキシブルアドレス発生器３４０は、走査回路の個々の画素センサ選択モードに応じて、どのような数のレジスタグループを備えることも可能である。
【００８２】
各一群の画素センサアドレス選択モードに対応する各レジスタグループは、個々のカウントシーケンスのために、Ｓｔａｒｔ、Ｋ及びＳｔｏｐ値を保持している。これらの値は、アドレス指定カウント体系の開始アドレス値（Ｓｔａｒｔ）をセットするため、画素センサアドレスのカウントをインクリメントする増分値（Ｋ）をセットするため、及び終了指示（Ｓｔｏｐ）のための比較を行うために、カウンタに入力を提供する。それぞれの個々のモードにおいて、個々の画素センサアドレスカウント体系が生み出される。各々のカウントシーケンスモードのためのレジスタは、この分野において知られているような従来の手段によってロード可能なので、それらの値は、開始位置及びユーザによって選択された表示（ｖｉｅｗｉｎｇ）モードに応じて変更することができる。
【００８３】
開始（Ｓｔａｒｔ）値は、レジスタビット３５２、３６４及び３７６に保持される。モード０、１または２が選択されるかどうかに応じて、これらの３つのレジスタビットのうちの１つが、開始（Ｓｔａｒｔ）値をライン３９０上に送り出す。Ｋ値は、レジスタビット３５０、３６２及び３７４に保持される。モード０、１または２が選択されるかどうかに応じて、これらの３つのレジスタビットのうちの１つが、Ｋ値をライン３９２上に送り出す。停止（Ｓｔｏｐ）値は、レジスタビット３４８、３６０及び３７２に保持される。モード０、１または２が選択されるかどうかに応じて、これらの３つのレジスタビットのうちの１つが、停止（Ｓｔｏｐ）値をライン３９４上に送り出す。
【００８４】
図１４に示した制御回路２８６は、図１７に示したフレキシブルアドレス発生器３４０に、ロード（Ｌｏａｄ）、クロック（Ｃｌｏｃｋ）及び補数（Ｃｏｍｐｌｅｍｅｎｔ）信号を供給する。Ｌｏａｄ信号３９６によって、カウンタ状態フリップフロップ３９８は、選択されたモードから供給されるライン３９０上のＳｔａｒｔ値にセットされる。Ｃｌｏｃｋ信号４００は、フレキシブルアドレス発生器の状態変化の同期化をもたらす。
【００８５】
Ｃｌｏｃｋ信号４００によって、加算器４０２の和出力、現在のカウントの増分（ｐｌｕｓ）Ｋは、次のカウンタの状態としてフリップフロップ３９８に格納される。カウンタ状態フリップフロップ３９８がクロックの進行によってインクリメントすると、それは、フリップフロップ３９８内の現在の値を停止チェック４０４に供給する。停止チェック４０４は、１つのインバータ４０６と、３つのＮＡＮＤゲート４０８、４１０及び４１２と、ＡＮＤゲート４１４とを含んでいる。停止チェック４０４は、フリップフロップ３９８に格納された現在の値を、ライン３９４上の停止（Ｓｔｏｐ）値と比較する。フリップフロップ３９８に格納された現在の値が停止（Ｓｔｏｐ）値に等しいとき、Ｅｑｕａｌ−Ｉｎライン４２２がアサートされ、停止チェック４０４からの出力は、Ｅｑｕａｌ−Ｏｕｔライン４１６をアサートする。
【００８６】
図１７に示したフレキシブルアドレス発生器３４０はリップルカウンタであり、より詳細にはリップルキャリーアキュムレータである。リップルカウンタは、この分野においてよく知られている。このデバイスは、一般にリップルカウンタと呼ばれている。なぜなら、各々の上位ステージが、正当な結果を生み出すために、先行する下位ステージから送られるデータを受け取るからである。図示したリップルカウンタは、ここに開示された走査回路のための好ましいカウンタの実施形態であるが、他のタイプのディジタルカウンタが、フレキシブルアドレス発生器３４０のカウント機能を実現するために用いられてもよい。
【００８７】
フレキシブルアドレス発生器３４０の各々のビットスライスは、バイナリ全加算器（ｂｉｎａｒｙ ｆｕｌｌ ａｄｄｅｒ）４０２を備えている。全加算器４０２は、３つの入力、すなわち、Ａ、Ｂ、及び、先行する下位ステージからのキャリー入力（ｃａｒｒｙ−ｉｎ；Ｃｉ）を有している。また、全加算器４０２は、２つの出力、すなわち、結果としての和Ｓ、及び、次の上位ステージへのキャリー出力（ｃａｒｒｙｏｕｔ；Ｃｏ）を有している。入力Ａはライン３９２上のＫ値からとられる。キャリー入力Ｃｉはライン３９８からとられ、キャリー出力Ｃｏはライン４２０上に送り出される。
【００８８】
フレキシブルアドレスカウンタの先行する下位ステージからの入力リップルｅｑｕａｌ−ｔｏ−ｓｔｏｐ信号（Ｅｑｉ）は、ライン４２２を介して伝送される。停止チェック４０４の出力、及び、入力リップルｅｑｕａｌ−ｔｏ−ｓｔｏｐ信号（Ｅｑｉ）４２２は、ＡＮＤゲート４１４に入力される。ＡＮＤゲート４１４は、出力リップルｅｑｕａｌ−ｔｏ−ｓｔｏｐ信号（Ｅｑｏ）を生成して、ライン４１６上に送り出し、これは、フレキシブルアドレス発生器３４０の次の上位ステージに入力される。Ｅｑｉ４２２及びＥｑｏ４１６信号は、フレキシブルアドレスカウンタ３４０のいくつかのビットスライスを相互接続しているので、最上位ステージからのＥｑｏは、カウンタの全ビットが停止値に一致したことを意味する。ただし、最下位ステージのＥｑｉは、ロジックの１に結線されているものとする。
【００８９】
Ｃｏｍｐｌｅｍｅｎｔ信号４２４は、フレキシブルアドレス発生器３４０によって生成されるカウントシーケンスを逆転させるために、マルチプレクサ４２６におけるフリップフロップ３９８からの出力信号の補数の使用を開始させる。出力アドレスビット（Ａｉ）４２８は、所望の行または列アドレスを求めるために、フレキシブルアドレス発生器３４０の他の全てのビットスライスの出力アドレスビットと結合される。この最終行または列アドレスは、それぞれ、次の所望の画素センサの行または列アドレスを選択するために、行デコーダまたは列セレクタに送られる。
【００９０】
追加の柔軟性を提供するために、カウンタをインクリメントするために使われるＫ値を、整数ではない値に設定することもできる。例えば、２つの追加のビットスライスを、Ｋ値に用いることができ、これは、全ての開始、Ｋ、停止及びアドレスの分解能を、１／４画像単位にすることを可能にする。カウンタ内では、余分の下位２ビットがに含まれているが、デコーダへ向かう途中で廃棄される。最大フレームを、所定のディスプレイサイズに、より近くなるように合わせることを可能にする、この例の式は、以下の通りである。
Ｋ＝（１／４）＊ｃｅｉｌｉｎｇ（４＊ｍａｘ（Ｎ／Ｖｒ，Ｍ／Ｖｃ））
これは、Ｋレジスタに、整数に相当するビットをロードすることを意味する。
ｃｅｉｌｉｎｇ（４＊ｍａｘ（Ｎ／Ｖｒ，Ｍ／Ｖｃ））．
【００９１】
他の２の累乗への一般化は、この分野における通常の技術者にとって明らかであり、上記の式における「４」は、２^ｊによって置き換えられる。ただし、ｊは小数ビットの精度である。
【００９２】
カウンタに含ませることによって、余分の２ビットは、ズーム機能の細粒子（ｆｉｎｅ−ｇｒａｉｎｅｄ）制御を可能にする。例えば、Ｋが２．２５であるようにプログラムされれ、ｓｔａｒｔ＝１であれば、カウンタは、１、３．２５、５．５、７．７５、１０、１２．２５、１４．５、１６．７５、１９等のアドレスを生成する。このカウンタシーケンスは、１、３、５、７、１０、１２、１４、１６、１９に切り捨てられ、通常は２ずつジャンプするが、４回に１回は３ずつジャンプし、２．２５の平均ジャンプをもたらす。このような追加の小数ビットを用いると、Ｋ値を１より小さい値にすることも可能であり、この場合には、行及び列を複数回読み出すことが可能なタイプのイメージャーのために、画素反復によるズームインモードが可能である。
【００９３】
同様に、ＫＮまたはＫＭが双方共にゼロに設定された場合に、１つの行または１つの列を、画面を満たすために反復することができるが、停止検出機能が、これらのモードで働かないことは、この分野における通常の技術者にとっては明らかである。
【００９４】
以下、図１８を参照すると、単純化された概略図が、図１７のフレキシブルアドレス発生器の複数のビットスライス３４０から形成される、一例としてのｎビットフレキシブルアドレス発生器を示している。図１８に示したフレキシブルアドレス発生器の２つの下位ビットスライスは、２つのオプションの小数アドレスビットを有しているが、それらのアドレス出力２０８は、ここに開示されたように、使用されない。
【００９５】
図１８は、フレキシブルアドレス発生器を作り上げている個々のビットスライス間の相互接続の全てを示している。図１８の左側の制御ラインには、図１７における、それらに対応するものと同じ参照符号が付されている。更に、Ｄｃｌｏｃｋ制御ライン４３０、及び、データ入力シリアルデータ入力ライン４３２が、図１８に示されている。これらのラインは、この分野で良く知られている従来の直列の方法で、データを、モードＯ、モード１及びモード２レジスタ３４２、３４４及び３４６にロードするために使われる。データ入力構造が、図１８に示したシリアルデータ入力ライン４３２の代りに、パラレルデータ入力バスとしても実現可能であることは、この分野における通常の技術者であれば認識するであろう。
【００９６】
ＮまたはＭ或いはその両方が２の累乗に必ずしも等しくないサイズを有するアレイも、用いることができる。図１９は、例えばＮ＝８０であっても役に立つ、一例としての実施形態の単純化された概略図である。このＮのサイズは、６４と１２８（それぞれ、６と７アドレスビット）の間にある。従って、アドレス発生器は、７アドレスビットを必要とする。
【００９７】
図１９に、フレキシブルアドレス発生器の７ビットスライス全てのためのフリップフロップ及びマルチプレクサが示されている。フリップフロップには、参照符号３９８−０から３９８−６までが付され、マルチプレクサには、参照符号４２６−０から４２６−６までが付されている。それぞれの場合において、参照符号の接尾部は、図１９における回路の構成要素が関連しているアドレスビットを示している。
【００９８】
図１９に示した、アドレスビット０から３までの、フリップフロップとマルチプレクサとの間の接続は、図１７のビットスライスに示したものと同様である。フリップフロップ３９８−４、３９８−５及び３９８−６と、それぞれのマルチプレクサ４２６−４、４２６−５及び４２６−６との間の接続は、７９の最大アドレスに対して補数化（ｃｏｍｐｌｅｍｅｎｔａｔｉｏｎ）を実行するために、図１８に示したようになされる。特に、マルチプレクサ４２６−４の入力は、双方共にフリップフロップ３９８−４のＱ出力に接続されている。マルチプレクサ４２６−５の２番目の入力は、ＸＯＲゲート４３４によって駆動され、その２つの入力は、フリップフロップ３９８−４及び３９８−５のＱ出力からとられる。マルチプレクサ４２６−６の２番目の入力は、ＯＲゲート４３６及びＸＯＲゲート４３８によって駆動される。ＯＲゲート４３６への２つの入力は、フリップフロップ３９８−４及び３９８−５のＱ出力からとられ、ＸＯＲゲート４３８への２つの入力は、フリップフロップ３９８−６のＱ出力、及び、ＯＲゲート４３６の出力からとられる。
【００９９】
上述した回路は、１２７−（Ａ＋４８）または７９−Ａの二進演算、４８を加算する追加ロジック、補数マルチプレクサ４２６−４、４２６−５及び４２６−６に入る下側の経路における反転を実行する。図１９の回路は、補数化を有するチャネルにおける別々のＳＴＡＲＴ値の必要性をなくすが、そのような回路は、同様に、予想されるものである。
【０１００】
以下、本発明で用いるための焦点位置を計算する適切な方法を更に詳細に説明する。
【０１０１】
簡単な焦点調節は、ぎざぎざを最大にするように、カメラを調節するはずである。その結果、元の像内のくっきりと焦点が合ったエッジは、階段状のぎざぎざにエイリアシングされる。画像の任意の領域において、特定の深度で、最良の焦点（すなわち最高のシャープさ）は、最大のぎざぎざ（すなわち最大量の局所的変化または表示におけるコントラスト）と一致する。しかしながら、その効果は微かであり、目で見て最大にするのは難しい。
【０１０２】
サブサンプリングは、一般に、ｎ番目毎の行からｎ番目毎の画素の値をとることによって行われる。もしくは、図２０に示したように、元のＮｘＭ画素アレイ５００を構成する全ての隣接するｎｘｎ画素ブロック５０２のうちの１つの特定の位置から画素値をとることによって行われても同じである。これは、また、水平及び垂直スケールが同じように減少されたサブサンプル画像をもたらす。図２０に示した例から、ｎｘｎ＝４ｘ４の場合には、どの画素を画素のｎｘｎブロックの代表に選ぶかのｎ^２＝１６通りの選択があることが分かる。各々のｎｘｎブロック中の特定の全く同じ位置の画素の選択は、元の画像の特有の一様にサブサンプリングされた表現をもたらす。４ｘ４ブロック内での各々の特定の画素位置によって、別々の、しかし同じように効果的な、高解像度画像の減少された解像度表現が得られる。
【０１０３】
前記で示したこと、すなわちｎ^２通りの画素位置の中から代表の画素位置として１つを選択することによるサブサンプリングを利用する改良された焦点調節方法は、ｎ^２通りの別々で有益な一様にサンプリングされた画像が、サブサンプリングによって作成されることを可能にする。ｎ^２通りのサブサンプリングされた画像のうちの全て、または、いくつかを順次に表示することによって、その結果として生じる動的な表示は、周期的なパターンの動画化されたぎざぎざをもたらし、それは、より多くの元の画素データを表示する。周期的なパターンは、全体の置換にわたる置換の閉じられたサイクルと一致し、それは、表示されるサンプル間の間隔より短い。この動的な表示は、生き生きしたファインダ表示をもたらし、これは、データフィールド全体にわたる焦点調節を、反復して表示される静的な１つのサブサンプリングされたフレームに焦点を合わせることよりも容易にする。これは、人間の目が、画像の非常に小さい一時的な変化に対して、すばらしく敏感であることによる。従って、異なるサンプル画素位置を選択することは、低い空間周波数成分よりも、エイリアシングされた（ａｌｉａｓｅｄ）画像成分に対して、はるかに大きい視覚的な影響を与える。
【０１０４】
どのサブサンプリング体系が、焦点調節のために最も効果的な周期的パターンを生み出すかを決定するために、様々な周期的パターンが調査された。人間の視覚は３から５ヘルツ（Ｈｚ）の周波数領域でのちらつきに対して最大の感度を持っていて、かつ、画像取り込み及び表示の速度は１秒当たり１２から３０画像の範囲にあるので、３から８の範囲の削減率が、ちらつきが強められた画像をもたらし、これは、３から５Ｈｚの好ましいちらつき速度の範囲内であるか、或いは、これに近い。
【０１０５】
好ましいサブサンプリング体系は、同じに規定された距離毎に水平及び垂直に分離される画素の選択に帰着する。従って、その結果として生じる水平及び垂直方向のスケールの変更は同じである。図２１〜２３に、適切なサブサンプリング体系の例を示す。その中で、図２１及び２２においては、３ｘ３画素ブロック５０２の９画素の中から１画素が選択され、図２３においては、４ｘ４画素ブロック５０２の１６画素の中から１画素が選択される。図２１において、画像は、各３ｘ３ブロック５０２の画素１からスタートして、順次、サンプリングされ、そして、順次、時計回りに、残っている画素位置２〜８のために、シーケンシャル画像フレーム５００の各３ｘ３ブロック５０２が再度サンプリングされる。このシーケンスは周期的なので、このシーケンスは、８表示フレーム毎に繰り返される。これによって、フリッカ（ちらつき）速度は、表示フレーム速度の１／８になる（例えば、１秒当たり１２〜３０フレームのフレーム速度に対して１．５〜３．７５Ｈｚ）。図２３のサンプリングパターンは、このシーケンスを繰り返す前に、シーケンシャルフレーム５００中の各３ｘ３ブロック５０２に対して４つの画素位置（１〜４）を通るシーケンスである。これによって、フリッカ速度はフレーム速度の１／４になり、一般に、３〜７．５Ｈｚのフリッカ速度になる。同様に、図２３に示したパターンは、繰り返しの前に、各４ｘ４ブロック５０２の１６画素のうちの１画素を、画素位置１〜４からサンプリングする。従って、フレーム速度の１／４に等しいフリッカ速度が生成される。その結果生じるフリッカ速度は、一般に、３〜７．５Ｈｚの範囲内になる。好ましいサブサンプリングパターンは、３ｘ３または４ｘ４画素ブロックにおいて生成される４もしくは８の個々のオフセットの周期的なパターンであるので、オフセットは、４画素の小さい正方形パターン内を動くか、もしくは、８画素の大きい正方形パターン内を動く。図２１及び２２では、時計回りのサブサンプリングシーケンスが用いられているが、反時計回りのシーケンス、または、選択された画素位置による、いかなるシーケンスであっても、エイリアシングされた画像の要素の所望の動画を生成するために用いることができることに注意すべきである。
【０１０６】
図２４−３０に、サブサンプリングによって作られる周期的な画像シーケンスと、電子ファインダ上の表示との例を示す。図２４には、画像フレーム５００の一部分が示されている。各最高解像度フレーム５００は、３ｘ３画素ブロック５０２を用いてサブサンプリングされるべきである。４つのサブサンプル画像を生成するために用いられるべき各画素ブロック５０２内での画素の位置には、１から４までの符号が付されている。網掛けにされた画素は、ディジタルカメラのフォトセルアレイによって生成された個々のサンプリングされた画像内の鋭い輝度エッジを表している。行及び列座標、（ｒ， ｃ）は、それぞれ、各画素ブロックを識別している。もし（１〜４のうちの）１つの画素位置が、減少された解像度画像５０３を生成するために、図２４の全ての画素ブロック５０２内で使われるならば、３対１のスケールで減少された個々の画像が、各々の４つの画素位置に対して作成される。従って、図２５〜２８に、それぞれ、サンプルリング画素位置１から４に応じてサブサンプリングされた画像を示す。図２５〜２８の行及び列のための指標は、サブサンプリングされる画素がとられる図２４の画素ブロック座標と一致する。図２５〜２８の４つのサブサンプリングされた画像の全てが、順次、表示されるならば、図２９の画像が生じ、これは、表示フレーム速度の１／４のフリッカ速度を持つ。図２９における、結果として生じた画像５０５の相対的なぎざぎざもまた、増加する。なぜなら、縮小された（ｓｃａｌｅｄ）サブサンプル画像内での１画素の不連続性は、元の画像内での３画素の不連続性に対応するからである。図２９における網掛けの程度（ｄｅｇｒｅｅ）は、重ねられたサブサンプル画像のセットにおける網掛けされた画素の数による強度の変化を示している。図３０に、フレーム間隔とサンプル画素番号との両方の関数として選択された画素（０， ６）、（０， ７）、（１， ２）及び（１， ３）の明−暗（もしくはオン−オフ）の時間履歴を示す。そこから、４フレーム間隔のフリッカ期間が生成されることが分かる。
【０１０７】
本発明のファインダ画像を、対応するフレームを平均化する従来技術の方法のそれと区別する、重要な視覚的な特徴は、動き及びフリッカの使用であり、これは、シャープに焦点が合う画像領域において、容易に明らかになる。
【０１０８】
上記の記述は、本実施形態の説明を明瞭にするための具体的な例にすぎない。例えば、サブサンプリングは、３対１及び４対１の倍率（或いは９及び１６の削減率）に限られていたが、これは適切ではないかもしれない。なぜなら、ディジタルカメラの解像度と、ファインダの解像度との間の特定の差異が、他の倍率を必要とするかもしれないからであり、それは、整数ではない減少率を含んでいてもよい。しかしながら、上述した原理は、一般的な整数ではない場合を受け入れるように、容易に適合させることができる。
【０１０９】
例えば、２．７５という整数ではない解像度減少率について考える。小数画素は、最高解像度画像には存在しないので、図２４の画素アレイ５００を２．７５ｘ２．７５画素ブロック５０２に分割することはできない。図３１は、いかにして、この方法を整数ではない場合に応用するかを示す表である。列Ａは、一連の一定の水平及び垂直画素アドレス（１０進数）であり、ここでは、小数画素が用いられれば、画素ブロックのエッジが置かれる。列Ｂは、バイナリコード化された列Ａの等価値である。列Ｃは、列Ｂの切り捨てられたバージョンであり、ここで、列Ｂ項目の小数部が落とされるので、列Ｂの整数近似が生じる。高解像度画像の画素アレイのサイズが増加すると、平均画素ブロック間隔は、漸近的に所望の整数ではない間隔に近づく。ほぼ一定のサブサンプリング間隔のために、画像のほぼ一定の水平及び垂直スケーリングが生じる。
【０１１０】
図３２に、図３１の列Ｃの値を用いた結果を示す。最高解像度画像アレイが、２．７５ｘ２．７５の平均削減率のサブサンプル画像を生成するのに適した割合で、３ｘ３、３ｘ２、２ｘ３及び２ｘ２画素ブロック５０２に分割されていることが示されている。（列Ｂの値が切り捨ての前に丸められたならば、大きいサイズの画像アレイのための画素ブロックサイズの分配は、同じであったであろう。従って、好ましい実施は、切り捨ての前に丸めることを含まない。）
【０１１１】
各画素ブロック内での表示されるべき画素の位置は、好ましくは、全ての画素位置が最も小さいもの（図３２の例では２ｘ２）を含む全ての画素ブロック内にはめ込まれるように選択されるべきである。結果として、全体の置換にわたる置換の閉じられたサイクルは、サンプル間の最小間隔より短くなる。シーケンシャルな表示のために選択される画素位置の数は、フリッカ速度を決定する。例えば、図３２に、４つの特有の画素位置が、各画素ブロックに対して示されているので、選択された特有の画素位置に対応する各サブサンプル画像が、フリッカ期間の間に１度、表示されるならば、フリッカ速度は、フレーム表示速度の４分の１になる。フリッカ期間は、特有の画素位置の数を増やすことによって、もしくは、フリッカ期間の間に１度より多くの回数、１つ以上の特有の画素位置をサンプリングすることによって、長くすることができる。
【０１１２】
図３２における破線の境界５０４は、サンプルは、等しいサイズの正方形のブロックからとられるが、これらのブロックは、それらが同等でないブロック５０２のサブブロックであるので、必ずしも隣接していないことを示している。
【０１１３】
図３３は、画素の座標（アドレス）を決定するための好ましい方法６００のフローチャートであり、これは、所定の整数もしくは整数ではない解像度減少率ｍを達成するために必要となる。ステップ６０２で、初期サンプル座標Ｙ＝Ｙ_０をセットする。ステップ６０４で、Ｘ＝Ｘ_０をセットする。ステップ６０６で、座標Ｘ_ｉｎｔ、Ｙ_ｉｎｔにおける画素値が、高解像度画像から読み取られる。ここで、添字はフロア関数（ｆｌｏｏｒｆｕｎｃｔｉｏｎ）すなわち整数部分であることを示す。ステップ６０８で、次の恐らくは整数ではない水平アドレスが、その以前の値及びｍを用いて計算される。ステップ６１０で、Ｘが水平画素範囲を越えていないと判断されれば、このプロセスはステップ６０６に戻る。さもなければ、ステップ６１２に進み、次の恐らくは整数ではない行アドレスＹが計算される。ステップ６１４で、Ｙが高解像度の限界における行の限界より小さいと判断されれば、このプロセスはステップ６０６に戻る。さもなければ、このプロセスは終了し、サブサンプリングが完了する。
【０１１４】
初期画素位置（Ｘ_０， Ｙ_０）の選択されたセットに対して、このプロセスを繰り返すことによって、方法７００を用いて、表示のための減少された解像度画像の周期的なシーケンスを生成することができる。
【０１１５】
図３４は、ディジタルカメラ７００のブロック図であり、低解像度ファインダディスプレイ７０４上への表示のために高解像度画素センサアレイ７０２をサブサンプリングする走査回路を用いていて、それは、ここに開示された方法に従って用いることができる。フレキシブルアドレス発生器７０６によって生成されるアドレス及び制御信号は、画素センサアレイ７０２からの画素データの読み出しを制御するのに必要な信号の全てを供給する。フレキシブルアドレス発生器７０６は、記憶システム７０８における記憶装置のために、画素センサアレイ７０２から高解像度画像を読み出すために用いられる。また、フレキシブルアドレス発生器７０６は、ファインダディスプレイ７０４上への表示のために、画素センサアレイ７０２によって生成された高解像度画像をサブサンプリングするためにも用いられるので、取り込まれた画像は、ファインダ７０４の減少された解像度のディスプレイにおいて、焦点が調節されて合焦することができる。
【０１１６】
図３５は、Ｎ行及びＭ列を有する図３４のフレキシブルアドレス発生器と画素センサアレイとの間の関係をより詳細に示す、一例としてのブロック図である。フレキシブルアドレス発生器８００は、行アドレス発生器８０２、行デコーダ８０４、列アドレス発生器８０６、列セレクタ８０８及びコントローラ８１０を有している。行アドレス発生器８０２及び列アドレス発生器８０６は、コントローラ８１０の制御下にあるロード可能なカウンタである。コントローラ８１０は、クロック信号、カウント間隔（倍率）ｍ及び初期オフセットアドレス（Ｘ_０， Ｙ_０）を行及び列アドレス発生器８０２及び８０６に供給し、行及び列アドレス発生器８０２及び８０６から状態信号を受け取る。画素センサアレイ８１２からのサブサンプル画像の読出しは、行アドレス発生器８０２及び列アドレス発生器８０６へのそれぞれの初期アドレスとしての初期オフセット座標（Ｘ_０、Ｙ_０）のローディングで始まる。次に、列アドレスカウンタは、クロックが供給されて、ｍずつインクリメントされ、切り捨てられていない座標（Ｘ， Ｙ）を生成し、このうちの整数部分ビットのみが、それぞれ行デコーダ８０４及び列セレクタ８０８に供給され、図３４のファインダ７０４上への表示のために出力ライン８１４から読み出されるべき画素の行及び列が選択される。所定の行における最後のサブサンプリングされた画素が読み出されると、列アドレス発生器は、その行がサブサンプリングされたことを示すために、ラインＥＱをアクティブにする。行アドレス発生器８０２のカウンタは、次のＹ値を生成するために、ｍだけインクリメントされ、列アドレス発生器８０６は、Ｘ_０にリセットされる。以上に述べた動作が、選択された列を読み出すために、繰り返される。最後の行及び列が読み出されると、走査完了信号（ＥＱ）が、行及び列アドレス発生器８０２及び８０６からコントローラ８１０に送られる。コントローラは、新しいセットの規定された初期座標オフセットを用いて、このプロセスを初期化することによって、新しいサブサンプル画像の表示を生み出す。
【０１１７】
以上、斬新で有益な完全電子化カメラシステムを説明してきた。この中で、正確なｔｈｒｏｕｇｈ−ｔｈｅ−ｌｅｎｓ自動焦点、自動露出、ファインダ及びフラッシュ制御が、カメラボディ内の部品を動かさずに実現され、全ての量は、直接、主センサチップ上の情報から導き出される。
【０１１８】
本発明の実施形態及び応用を、図示し、かつ説明したが、ここでの本発明の概念からはずれずに、上述されたものの多くの更なる修正が可能であることは、この分野に熟練した者にとっては明らかである。従って、本発明は、付加された請求項の精神を除いては、限定されるべきではない。
【図面の簡単な説明】
【図１】従来技術におけるディジタルカメラの一例の断面図である。
【図２】図１に示した従来技術におけるディジタルカメラに用いられる具体例としての電子制御システムのブロック図である。
【図３】従来技術におけるディジタルカメラの別の例の断面図である。
【図４】図３に示した従来技術におけるディジタルカメラに用いられる具体例としての電子制御システムのブロック図である。
【図５】従来技術におけるディジタルカメラの別の例の断面図である。
【図６】図５に示したものと設計が類似した従来技術におけるディジタルカメラの別の例の断面図である。
【図７】図５及び６に示した従来技術におけるディジタルカメラに用いられる具体例としての電子制御システムのブロック図である。
【図８】本発明によるディジタルスチルカメラの断面図である。
【図９】エピタキシャル半導体技術を用いた垂直色フィルタ画素センサを示す半導体の断面図である。
【図１０】自動露出検出回路を組み込んだ一例としての金属酸化膜半導体（ＭＯＳ）アクティブ画素センサの概略図である。
【図１１】図１０の画素センサの動作を示すタイミング図である。
【図１２】図１０の画素センサの動作を示すタイミング図である。
【図１３】本発明のディジタルカメラに用いられるのに適した電子制御システムのブロック図である。
【図１４】走査回路構成を用いた電子カメラのブロック図である。
【図１５】アクティブ画素センサアレイのための走査回路の主な構成要素を示すブロック図である。
【図１６】画素センサの選択のための行及び列アドレスカウンタ内で用いられるアドレスカウントロジックの方法を示すフローチャートである。
【図１７】アクティブ画素センサアレイと結合している走査回路内で用いるための、一例としての代表的なフレキシブルアドレス発生器の１ビットスライスの概略図である。
【図１８】複数の図１７のフレキシブルアドレス発生器のビットスライスから形成されたフレキシブルアドレス発生器の単純化された概略図である。
【図１９】アレイのサイズが正確に２の累乗に等しくないときに用いるための、フレキシブルアドレス発生器の一例としての実施形態の単純化された概略図である。
【図２０】ＮｘＭの解像度の画像のために隣接する４ｘ４の画素ブロックを用いるサブサンプリングを示す。
【図２１】３ｘ３の画素ブロックの中から選択される９画素のうちの１画素のサブサンプリングの一例である。
【図２２】３ｘ３の画素ブロックの中から選択される９画素のうちの１画素のサブサンプリングの別の例である。
【図２３】４ｘ４の画素ブロックの中から選択される１６画素のうちの１画素のサブサンプリングの一例を示す。
【図２４】減少された解像度の電子ファインダにおいて見られるような、サブサンプリングによって生成される周期的な焦点合わせ画像の例を示す。
【図２５】減少された解像度の電子ファインダにおいて見られるような、サブサンプリングによって生成される周期的な焦点合わせ画像の例を示す。
【図２６】減少された解像度の電子ファインダにおいて見られるような、サブサンプリングによって生成される周期的な焦点合わせ画像の例を示す。
【図２７】減少された解像度の電子ファインダにおいて見られるような、サブサンプリングによって生成される周期的な焦点合わせ画像の例を示す。
【図２８】減少された解像度の電子ファインダにおいて見られるような、サブサンプリングによって生成される周期的な焦点合わせ画像の例を示す。
【図２９】減少された解像度の電子ファインダにおいて見られるような、サブサンプリングによって生成される周期的な焦点合わせ画像の例を示す。
【図３０】減少された解像度の電子ファインダにおいて見られるような、サブサンプリングによって生成される周期的な焦点合わせ画像の例を示す。
【図３１】整数ではない画素ブロックの座標を計算する方法を示す表である。
【図３２】整数ではない解像度を減少させるための画像の画素ブロックへの分割を示す。
【図３３】サブサンプル画像の生成に用いるための、画素アドレスを計算する方法を示すフローチャートである。
【図３４】走査を用いるディジタルカメラのブロック図である。
【図３５】アクティブ画素センサアレイのための走査回路の主な構成要素のブロック図である。
【符号の説明】
２８０　　電子カメラ
２８２　　センサアレイ
２８４　　フレキシブルアドレス発生器
２８６　　制御回路
２８８　　記憶システム
２９０　　ファインダディスプレイ
３０４　　行デコーダ
３０６　　行アドレス発生器
３０８　　列セレクタ
３１０　　列アドレス発生器
３１２　　制御回路

Claims (69)

1. 少なくとも１つのレンズを備え、光軸及び焦点面を有するレンズシステムと、
   前記レンズシステムの焦点面における光軸上の位置に配置され、複数の画素を有し、前記画素の各々は、その上への入射光の関数である出力信号を生成する半導体センサアレイと、
   前記半導体センサアレイと連結され、カメラシステムのユーザからの入力に応じて半導体センサアレイ中の画素の動作を制御するセンサ制御信号を生成するのに適合したセンサ制御回路と、
   前記半導体センサアレイと連結され、前記半導体センサアレイから第１のセットの画像出力信号及び第２のセットの画像出力信号を生成するように構成され、前記第１のセットの画像出力信号は、前記センサ制御信号が第１の状態にあるとき、第１のセットの画素における光の強度を表していて、前記第２のセットの画像出力信号は、前記センサ制御信号が第２の状態にあるとき、第２のセットの画素における光の強度を表していて、前記第１のセットの画素は前記第２のセットの画素より多くの画素を有しているアドレス指定回路と、
   前記センサ制御信号が第１の状態にあるとき、前記第１のセットの画像出力信号の表現を格納するのに適合した記憶媒体と、
   前記センサ制御信号が第２の状態にあるとき、前記第２のセットの画像出力信号を表示するのに適合したディスプレイとを備えている
   ことを特徴とする電子カメラシステム。
2. 前記第１のセットの画素は、アレイ中の画素の大多数であり、第２のセットの画素は、アレイ中の画素の予め設定された一部分であり、これは、アレイ中の画素の合計の半分未満である
   ことを特徴とする請求項１に記載の電子カメラシステム。
3. 前記アレイは、画素の複数の行及び列として配列され、前記第２のセットの画素は、アレイの行の半分以下及び列の半分以下の画素しか含んでいない
   ことを特徴とする請求項２に記載の電子カメラシステム。
4. 前記行の半分以下は、Ｎ番目毎の行を含んでいて、前記列の半分以下は、Ｎ番目毎の列を含んでいる
   ことを特徴とする請求項３に記載の電子カメラシステム。ただしＮは１より大きい整数である。
5. 前記半導体センサアレイはＣＭＯＳセンサアレイである
   ことを特徴とする請求項１に記載の電子カメラシステム。
6. 前記ＣＭＯＳセンサアレイは垂直色フィルタＣＭＯＳセンサアレイである
   ことを特徴とする請求項５に記載の電子カメラシステム。
7. 前記記憶媒体は半導体メモリアレイである
   ことを特徴とする請求項１に記載の電子カメラシステム。
8. 前記記憶媒体は磁気ディスク記憶デバイスである
   ことを特徴とする請求項１に記載の電子カメラシステム。
9. 前記記憶媒体は光ディスク記憶デバイスである
   ことを特徴とする請求項１に記載の電子カメラシステム。
10. 少なくとも１枚のレンズを備え、光軸及び焦点面を有するレンズシステムと、
    前記レンズシステムの焦点面における光軸上の位置に配置され、複数の画素を有し、前記画素の各々は、その上への入射光の関数である出力信号を生成する半導体センサアレイと、
    前記半導体センサアレイと連結され、カメラシステムのユーザからの入力に応じて半導体センサアレイ中の画素の動作を制御するセンサ制御信号を生成するのに適合したセンサ制御回路と、
    前記半導体センサアレイと連結され、前記半導体センサアレイから第１のセットの画像出力信号及び第２のセットの画像出力信号を生成するように構成され、前記第１のセットの画像出力信号は、前記センサ制御信号が第１の状態にあるとき、第１のセットの画素における光の強度を表していて、前記第２のセットの画像出力信号は、前記センサ制御信号が第２の状態にあるとき、第２のセットの画素における光の強度を表していて、前記第１のセットの画素は前記第２のセットの画素より多くの画素を有しているアドレス指定回路と、
    前記センサ制御信号が第１の状態にあるとき、前記第１のセットの画像出力信号の表現を格納するのに適合した記憶媒体と、
    前記センサ制御信号が第２の状態にあるとき、前記第２のセットの画像出力信号を表示するのに適合したディスプレイと、
    前記センサ制御信号が第２の状態にあるとき、画像出力信号から光の合焦の質を示す合焦信号を計算して、この合焦信号に応じてレンズ制御信号を生成する手段と、
    前記レンズ制御信号に反応するレンズシステム内の焦点制御手段とを備えている
    ことを特徴とする電子カメラシステム。
11. 前記第１のセットの画素は、アレイ中の画素の大多数であり、第２のセットの画素は、アレイ中の画素の予め設定された一部分であり、これは、アレイ中の画素の合計の半分未満である
    ことを特徴とする請求項１０に記載の電子カメラシステム。
12. 前記アレイは、画素の複数の行及び列として配列され、前記第２のセットの画素は、アレイの行の半分以下及び列の半分以下の画素しか含んでいない
    ことを特徴とする請求項１１に記載の電子カメラシステム。
13. 前記行の半分以下は、Ｎ番目毎の行を含んでいて、前記列の半分以下は、Ｎ番目毎の列を含んでいる
    ことを特徴とする請求項１２に記載の電子カメラシステム。ただしＮは１より大きい整数である。
14. 前記半導体センサアレイはＣＭＯＳセンサアレイである
    ことを特徴とする請求項１０に記載の電子カメラシステム。
15. 前記ＣＭＯＳセンサアレイは垂直色フィルタＣＭＯＳセンサアレイである
    ことを特徴とする請求項１４に記載の電子カメラシステム。
16. 前記記憶媒体は半導体メモリアレイである
    ことを特徴とする請求項１０に記載の電子カメラシステム。
17. 前記記憶媒体は磁気ディスク記憶デバイスである
    ことを特徴とする請求項１０に記載の電子カメラシステム。
18. 前記記憶媒体は光ディスク記憶デバイスである
    ことを特徴とする請求項１０に記載の電子カメラシステム。
19. 少なくとも１枚のレンズを備え、光軸及び焦点面を有するレンズシステムと、
    前記レンズシステムの焦点面における光軸上の位置に配置され、複数の画素を有し、前記画素の各々は出力信号を生成し、前記出力信号は、その上への入射光の関数である信号の積分時間中の積分関数である半導体センサアレイと、
    前記半導体センサアレイと連結され、カメラシステムのユーザからの入力に応じて半導体センサアレイ中の画素の動作を制御するセンサ制御信号を生成するのに適合したセンサ制御回路と、
    前記半導体センサアレイと連結され、前記半導体センサアレイから第１のセットの画像出力信号及び第２のセットの画像出力信号を生成するように構成され、前記第１のセットの画像出力信号は、前記センサ制御信号が第１の状態にあるとき、第１のセットの画素における光の強度を表していて、前記第２のセットの画像出力信号は、前記センサ制御信号が第２の状態にあるとき、第２のセットの画素における光の強度を表していて、前記第１のセットの画素は前記第２のセットの画素より多くの画素を有しているアドレス指定回路と、
    前記センサ制御信号が第１の状態にあるとき、前記第１のセットの画像出力信号の表現を格納するのに適合した記憶媒体と、
    前記センサ制御信号が第２の状態にあるとき、前記第２のセットの画像出力信号を表示するのに適合したディスプレイと、
    前記センサ制御信号が第１の状態にあるとき、積分時間中の画素の総合した露出状態を示す全体露出信号を生成する露出検出手段と、
    前記全体露出信号に応じて積分期間を終了する露出制御手段とを備えている
    ことを特徴とする電子カメラシステム。
20. 前記センサ制御回路と連結され、ユーザ入力に応じて使用可とされ、全体露出信号に応じて使用不可とされるフラッシュ光源を更に備えている
    ことを特徴とする請求項１９に記載の電子カメラシステム。
21. 前記センサ制御信号が第２の状態にあるとき、画像出力信号から光の合焦の質を示す合焦信号を計算して、この合焦信号に応じてレンズ制御信号を生成する手段と、
    前記レンズ制御信号に反応するレンズシステム内の焦点制御手段とを更に備えている
    ことを特徴とする請求項１９に記載の電子カメラシステム。
22. 前記第１のセットの画素は、アレイ中の画素の大多数であり、第２のセットの画素は、アレイ中の画素の予め設定された一部分であり、これは、アレイ中の画素の合計の半分未満である
    ことを特徴とする請求項１９に記載の電子カメラシステム。
23. 前記アレイは、画素の複数の行及び列として配列され、
    前記第２のセットの画素は、アレイの行の半分以下及び列の半分以下の画素しか含んでいない
    ことを特徴とする請求項２２に記載の電子カメラシステム。
24. 前記行の半分以下は、Ｎ番目毎の行を含んでいて、前記列の半分以下は、Ｎ番目毎の列を含んでいる
    ことを特徴とする請求項２３に記載の電子カメラシステム。ただしＮは１より大きい整数である。
25. 前記半導体センサアレイはＣＭＯＳセンサアレイである
    ことを特徴とする請求項１９に記載の電子カメラシステム。
26. 前記ＣＭＯＳセンサアレイは垂直色フィルタＣＭＯＳセンサアレイである
    ことを特徴とする請求項２５に記載の電子カメラシステム。
27. 前記記憶媒体は半導体メモリアレイである
    ことを特徴とする請求項１９に記載の電子カメラシステム。
28. 前記記憶媒体は磁気ディスク記憶デバイスである
    ことを特徴とする請求項１９に記載の電子カメラシステム。
29. 前記記憶媒体は光ディスク記憶デバイスである
    ことを特徴とする請求項１９に記載の電子カメラシステム。
30. 少なくとも１枚のレンズを備えるレンズシステムと、
    前記レンズシステムに光学的に結合していて、複数の行及び列の中に配列される複数の画素を有し、前記画素の各々は、出力信号を生成し、前記出力信号は、その上への画像入射を含む光の関数である半導体センサアレイと、
    前記半導体センサアレイと結合していて、半導体センサアレイに対する記憶アドレス指定信号を生成する記憶アドレス指定モードを有し、この中で、アレイ中の画素の実質的に全ての行及び列がアドレスされ、かつ、半導体センサアレイに対するディスプレイアドレス指定信号を生成するディスプレイアドレス指定モードを有し、この中で、アレイ中の画素の実質的に全て未満の行及び列がアドレスされるアドレス指定回路と、
    前記半導体センサアレイ及びアドレス指定回路と連結されていて、前記カメラシステムのユーザからの入力に応じて半導体センサアレイ中の画素の動作を制御するセンサ制御信号及びアドレス指定回路制御信号を生成する動作が可能なセンサ制御回路と、
    前記半導体センサアレイと連結されていて、半導体センサアレイによって検出された画像を表していて、記憶アドレス指定信号に応じて半導体センサアレイから記憶媒体に渡されるデータを格納する動作が可能な記憶媒体と、
    前記半導体センサアレイと連結されていて、半導体センサアレイによって検出された画像を表していて、ディスプレイアドレス指定信号に応じて半導体センサアレイからディスプレイに渡されるデータを表示する動作が可能なディスプレイとを備えている
    ことを特徴とする電子カメラシステム。
31. 前記アドレス指定回路は、ディスプレイアドレス指定モードにおいて、アレイ中の画素の行及び列の半分未満にしかアドレスしない
    ことを特徴とする請求項３０に記載の電子カメラシステム。
32. 前記アドレス指定回路は、アレイの行の半分以下及び列の半分以下から画素にアドレスする
    ことを特徴とする請求項３０に記載の電子カメラシステム。
33. 前記行の半分以下は、Ｎ番目毎の行を含んでいて、前記列の半分以下は、Ｎ番目毎の列を含んでいる
    ことを特徴とする請求項３２に記載の電子カメラシステム。ただしＮは１より大きい整数である。
34. 前記Ｎは４に等しい
    ことを特徴とする請求項３３に記載の電子カメラシステム。
35. 前記半導体センサアレイはＣＭＯＳセンサアレイである
    ことを特徴とする請求項３０に記載の電子カメラシステム。
36. 前記ＣＭＯＳセンサアレイは垂直色フィルタＣＭＯＳセンサアレイである
    ことを特徴とする請求項３５に記載の電子カメラシステム。
37. 前記記憶媒体は半導体メモリアレイである
    ことを特徴とする請求項３０に記載の電子カメラシステム。
38. 前記記憶媒体は磁気ディスク記憶デバイスである
    ことを特徴とする請求項３０に記載の電子カメラシステム。
39. 前記記憶媒体は光ディスク記憶デバイスである
    ことを特徴とする請求項３０に記載の電子カメラシステム。
40. 少なくとも１枚のレンズを備えるレンズシステムと、
    前記レンズシステムに光学的に結合していて、複数の行及び列の中に配列される複数の画素を有し、前記画素の各々は、出力信号を生成し、前記出力信号は、その上への画像入射を含む光の関数である半導体センサアレイと、
    前記半導体センサアレイと結合していて、半導体センサアレイに対する記憶アドレス指定信号を生成する記憶アドレス指定モードを有し、この中で、アレイ中の画素の実質的に全ての行及び列がアドレスされ、かつ、半導体センサアレイに対するディスプレイアドレス指定信号を生成するディスプレイアドレス指定モードを有し、この中で、アレイ中の画素の実質的に全て未満の行及び列がアドレスされるアドレス指定回路と、
    前記半導体センサアレイ及びアドレス指定回路と連結されていて、前記カメラシステムのユーザからの入力に応じて半導体センサアレイ中の画素の動作を制御するセンサ制御信号及びアドレス指定回路制御信号を生成する動作が可能なセンサ制御回路と、
    前記半導体センサアレイと連結されていて、半導体センサアレイによって検出された画像を表していて、記憶アドレス指定信号に応じて半導体センサアレイから記憶媒体に渡されるデータを格納する動作が可能な記憶媒体と、
    前記半導体センサアレイと連結されていて、半導体センサアレイによって検出された画像を表していて、ディスプレイアドレス指定信号に応じて半導体センサアレイからディスプレイに渡されるディスプレイデータを提示する動作が可能なディスプレイと、
    前記ディスプレイアドレス指定信号に応じて半導体センサアレイからディスプレイデータを受け取って、画像の合焦の質を示す合焦信号を計算するように構成されていて、合焦信号に応じてレンズ制御信号を生成する合焦信号計算回路と、
    前記レンズ制御信号に連結していて、これに反応するレンズシステム内の焦点制御装置とを備えている
    ことを特徴とする電子カメラシステム。
41. 前記アドレス指定回路は、ディスプレイアドレス指定モードにおいて、アレイ中の画素の行及び列の半分未満にしかアドレスしない
    ことを特徴とする請求項４０に記載の電子カメラシステム。
42. 前記アドレス指定回路は、ディスプレイアドレス指定モードにおいて、アレイの行の半分以下及び列の半分以下から画素にアドレスする
    ことを特徴とする請求項４０に記載の電子カメラシステム。
43. 前記行の半分以下は、Ｎ番目毎の行を含んでいて、前記列の半分以下は、Ｎ番目毎の列を含んでいる
    ことを特徴とする請求項４２に記載の電子カメラシステム。ただしＮは１より大きい整数である。
44. 前記Ｎは４に等しい
    ことを特徴とする請求項４３に記載の電子カメラシステム。
45. 前記半導体センサアレイはＣＭＯＳセンサアレイである
    ことを特徴とする請求項３２に記載の電子カメラシステム。
46. 前記ＣＭＯＳセンサアレイは垂直色フィルタＣＭＯＳセンサアレイである
    ことを特徴とする請求項４５に記載の電子カメラシステム。
47. 前記記憶媒体は半導体メモリアレイである
    ことを特徴とする請求項４０に記載の電子カメラシステム。
48. 前記記憶媒体は磁気ディスク記憶デバイスである
    ことを特徴とする請求項４０に記載の電子カメラシステム。
49. 前記記憶媒体は光ディスク記憶デバイスである
    ことを特徴とする請求項４０に記載の電子カメラシステム。
50. 少なくとも１枚のレンズを備えるレンズシステムと、
    前記レンズシステムに光学的に結合していて、複数の行及び列の中に配列される複数の画素を有し、前記画素の各々は、出力信号を生成し、前記出力信号は、その上への画像入射を含む光の関数である信号の積分時間中の積分関数である半導体センサアレイと、
    前記半導体センサアレイと結合していて、半導体センサアレイに対する記憶アドレス指定信号を生成する記憶アドレス指定モードを有し、この中で、アレイ中の画素の実質的に全ての行及び列がアドレスされ、かつ、半導体センサアレイに対するディスプレイアドレス指定信号を生成するディスプレイアドレス指定モードを有し、この中で、アレイ中の画素の実質的に全て未満の行及び列がアドレスされるアドレス指定回路と、
    前記半導体センサアレイ及びアドレス指定回路と連結されていて、前記カメラシステムのユーザからの入力に応じて半導体センサアレイ中の画素の動作を制御するセンサ制御信号及びアドレス指定回路制御信号を生成する動作が可能なセンサ制御回路と、
    前記半導体センサアレイと連結されていて、半導体センサアレイによって検出された画像を表していて、記憶アドレス指定信号に応じて半導体センサアレイから記憶媒体に渡されるデータを格納する動作が可能な記憶媒体と、
    前記半導体センサアレイと連結されていて、半導体センサアレイによって検出された画像を表していて、ディスプレイアドレス指定信号に応じて半導体センサアレイからディスプレイに渡されるディスプレイデータを提示する動作が可能なディスプレイとを備えていて、
    前記半導体センサアレイは、積分時間の間の画素の総合した露出状態を示す全体露出信号を生成するように構成されていて、かつ、全体露出信号に応じて積分期間を終了する露出制御回路を含んでいる
    ことを特徴とする電子カメラシステム。
51. 前記センサ制御回路と連結され、ユーザ入力に応じて使用可とされ、全体露出信号に応じて使用不可とされるフラッシュ光源を更に備えている
    ことを特徴とする請求項５０に記載の電子カメラシステム。
52. 前記ディスプレイアドレス指定信号に応じて半導体センサアレイからディスプレイデータを受け取って、画像の合焦の質を示す合焦信号を計算するように構成されていて、合焦信号に応じてレンズ制御信号を生成する合焦信号計算回路と、
    前記レンズ制御信号に連結していて、これに反応するレンズシステム内の焦点制御装置とを更に備えている
    ことを特徴とする請求項５０に記載の電子カメラシステム。
53. 前記アドレス指定回路は、ディスプレイアドレス指定モードにおいて、アレイ中の画素の行及び列の半分未満にしかアドレスしない
    ことを特徴とする請求項５０に記載の電子カメラシステム。
54. 前記アドレス指定回路は、ディスプレイアドレス指定モードにおいて、アレイの行の半分以下及び列の半分以下から画素にアドレスする
    ことを特徴とする請求項５０に記載の電子カメラシステム。
55. 前記行の半分以下は、Ｎ番目毎の行を含んでいて、前記列の半分以下は、Ｎ番目毎の列を含んでいる
    ことを特徴とする請求項５４に記載の電子カメラシステム。ただしＮは１より大きい整数である。
56. 前記Ｎは４に等しい
    ことを特徴とする請求項５５に記載の電子カメラシステム。
57. 前記半導体センサアレイはＣＭＯＳセンサアレイである
    ことを特徴とする請求項５０に記載の電子カメラシステム。
58. 前記ＣＭＯＳセンサアレイは垂直色フィルタＣＭＯＳセンサアレイである
    ことを特徴とする請求項５７に記載の電子カメラシステム。
59. 前記記憶媒体は半導体メモリアレイである
    ことを特徴とする請求項５０に記載の電子カメラシステム。
60. 前記記憶媒体は磁気ディスク記憶デバイスである
    ことを特徴とする請求項５０に記載の電子カメラシステム。
61. 前記記憶媒体は光ディスク記憶デバイスである
    ことを特徴とする請求項５０に記載の電子カメラシステム。
62. その上に配置された複数の行及び列の画素センサを有する半導体センサアレイ上に画像を配置するステップと、
    前記半導体センサアレイ上の、アレイ中の画素の実質的に全ての行及び列を含む第１のグループの画素をアドレスして、表示データを得るステップと、
    電子カメラと結合したディスプレイ上に表示データを表示するステップと、
    ユーザによって行われた画像取り込み要求を検出するステップと、
    前記半導体センサアレイ上の、アレイ中の画素の実質的に全ての行及び列を含む第２のグループの画素をアドレスして、画像記憶データを得て、画像取り込み要求に応じて画像記憶データを電子カメラのデータに関する記憶媒体に格納するステップとを有している
    ことを特徴とする電子カメラを動作させる方法。
63. 前記半導体センサアレイ上の第１のグループの画素のアドレス指定は、半導体センサアレイ上の画素の行及び列のうちの選択されたもののアドレス指定を含み、
    前記半導体センサアレイ上の第２のグループの画素のアドレス指定は、半導体センサアレイ上の画素の行及び列の実質的に全てのアドレス指定を含む
    ことを特徴とする請求項６２に記載の方法。
64. 前記半導体センサアレイ上の画素の行及び列のうちの選択されたもののアドレス指定は、ディスプレイアドレス指定モードにおいて、アレイの行の半分以下及び列の半分以下からの画素を含む画素のアドレス指定を含むことを特徴とする請求項６３に記載の方法。
65. 前記行の半分以下は、Ｎ番目毎の行を含んでいて、前記列の半分以下は、Ｎ番目毎の列を含んでいる
    ことを特徴とする請求項６４に記載の方法。ただしＮは１より大きい整数である。
66. 前記Ｎは４に等しい
    ことを特徴とする請求項６５に記載の方法。
67. 前記表示データから焦点位置を計算するステップと、
    前記焦点位置に応じて半導体センサアレイ上の画像の焦点を調節するステップとを更に有している
    ことを特徴とする請求項６２に記載の方法。
68. 前記アレイ中の画素を既知の状態にして、次に、積分時間の間、アレイ中の画素に、画像取り込み要求に応じて画素によって受け取られる光の関数である積分信号をセットするステップと、
    前記積分時間の間の画素の総合した露出状態を示す全体露出信号を生成するステップと、
    前記全体露出信号に応じて積分期間を終了するステップとを更に有している
    ことを特徴とする請求項６２に記載の方法。
69. 前記画像取り込み要求に応じて電子カメラと結合しているフラッシュ光源からのフラッシュ照射を開始するステップと、
    前記全体露出信号に応じてフラッシュ照射を終了するステップとを更に有している
    ことを特徴とする請求項６８に記載の方法。

Images