KR101330270B1 - 소비전력 및 암전류가 감소된 실리콘 광전자 증배관 - Google Patents

Abstract

본 발명은 소비전력 및 암전류가 감소된 실리콘 광전자 증배관에 관한 것으로서, 보다 구체적으로는 10¹²-10¹⁶㎝^-3의 도핑 농도를 갖는 p 전도성 타입의 기판을 포함하고, 마이크로 픽셀들로 구성된 실리콘 광전자 증배관에 있어서, 상기 각각의 마이크로 픽셀은, (1) 상기 p 전도성 타입의 기판 위에 형성되며, 10¹⁷-10¹⁸㎝^-3의 도핑 농도를 갖는 p+ 전도성 타입 층; (2) 상기 p+ 전도성 타입 층 위에 형성되며, 10²⁰-10²¹㎝^-3의 도핑 농도를 갖는 n+ 전도성 타입 층; (3) PN 역 바이어스 전압을 인가하기 위한 전압 공급 버스; (4) 실리콘 옥사이드 층 위에 위치하며, 상기 n+ 전도성 타입의 층을 상기 전압 공급 버스와 연결시키는 폴리실리콘 저항기 및; (5) 다른 마이크로 픽셀들과 전기적으로 분리시키기 위한 분리 요소를 포함하는 것을 그 구성상의 특징으로 한다.
또한, 10¹²-10¹⁶㎝^-3의 도핑 농도를 갖는 p 전도성 타입의 기판을 포함하고, 마이크로 픽셀들로 구성된 실리콘 광전자 증배관에 있어서, 상기 각각의 마이크로 픽셀은, (1) 상기 p 전도성 타입의 기판 위에 형성되며, 상기 p 전도성 타입의 기판의 도핑 농도와 동일 농도 범위를 갖는 p 전도성 타입의 에피텍시 층; (2) 상기 에피텍시 층에 형성되며, 10¹⁷-10¹⁸㎝^-3의 도핑 농도를 갖는 p+ 전도성 타입 층; (3) 상기 p+ 전도성 타입 층 위에 형성되며, 10²⁰-10²¹㎝^-3의 도핑 농도를 갖는 n+ 전도성 타입 층; (4) PN 역 바이어스 전압을 인가하기 위한 전압 공급 버스; (5) 실리콘 옥사이드 층 위에 위치하며, 상기 n+ 전도성 타입의 층을 상기 전압 공급 버스와 연결시키는 폴리실리콘 저항기 및; (6) 다른 마이크로 픽셀들과 전기적으로 분리시키기 위한 분리 요소를 포함하는 것을 그 구성상의 또 다른 특징으로 한다.
본 발명의 소비전력 및 암전류가 감소된 실리콘 광전자 증배관에 따르면, 기존의 실리콘 광전자 증배관에서 사용된 10¹⁸~10²⁰cm^-3 정도의 고농도 p 전도성 타입 실리콘 기판을 이용하지 않고, 10¹²~10¹⁶cm^-3의 도핑 농도를 갖는 p 전도성 타입 실리콘 기판 위에, 별도의 에피택시 층을 형성시키지 않고, 실리콘 광전자 증배관을 이루고 있는 마이크로 픽셀을 구성하는 PN 접합을 형성하거나, 또는 10¹²~10¹⁶cm^-3의 도핑 농도를 갖는 p 전도성 타입 실리콘 기판 위에, 동일 농도 범위의 에피택시 층을 형성한 다음, 에피택시 층 내에서 PN 접합을 형성함으로써, 고농도(저저항) 기판에 의해 생성되는 암전류 비율 및 기판과 에피택시 층의 경계면에서 발생하는 높은 전기장에 의해 생성되는 암전류 비율을 줄이는 것이 가능해진다. 또한 실리콘 광전자 증배관 내의 각 마이크로 픽셀을 전기적으로 분리하는 역할을 하는 트렌치를 형성할 때, 트렌치의 끝 모서리를 둥글게 만들어, 모서리 부분에 생성되는 높은 전기장을 제거하며, 그에 더해 실리콘 광전자 증배관 내의 모든 마이크로 픽셀을 포함하는 영역 내에 가드링을 형성함으로써, 암전류 비율을 줄이는 것이 가능해진다. 마지막으로 실리콘 광전자 증배관의 각 마이크로 픽셀 내의 PN 접합을 구성하는 p+ 및 n+ 전도성 타입 층의 도핑 농도, 넓이 및 침투 깊이 등을 조절하여, 10~20V 정도의 저전압에서 동작하는 것이 가능해진다.

Description

소비전력 및 암전류가 감소된 실리콘 광전자 증배관{A SILICON PHOTOMULTIPLIER REDUCING POWER CONSUMPTION AND DARK CURRENT}

본 발명은 실리콘 광전자 증배관에 관한 것으로서, 보다 구체적으로는 소비전력 및 암전류가 감소된 실리콘 광전자 증배관에 관한 것이다.

최근 광센서 분야에서 광전자 증배관(Photomultipler)을 대체하기 위해 고안된, 실리콘 광전자 증배관(Silicon PhotoMultipler, SiPM) 제조에 있어서, 암전류 비율(Dark Current Rate)을 감소시켜 신호 대 잡음 특성을 향상시키려는 연구가 활발히 진행되고 있다.

기존의 실리콘 광전자 증배관은 광전자 증배관에 비해 크기가 매우 작고, 동작 전압이 매우 낮으며(25~100V), 자기장에 영향을 받지 않는 등, 여러 가지 장점을 갖고 있으나 암전류 비율이 매우 높은 단점을 가지고 있다. 그 이유는 기존의 실리콘 광전자 증배관이 10¹⁸~10²⁰cm^-3 정도의 고농도 p 전도성 타입 실리콘 기판을 사용하기 때문인데, 이것은 기판 자체의 저항을 최소화하여 광자(빛)에 의해 발생하는 신호의 손실을 최대한 줄이기 위함이다. 그러나 고농도(저저항) 기판을 사용함에 따라, 기판 자체에서 자연 발생하는(Thermally Producing Electron-Hole Pairs) 기판 전류(Substrate Current) 즉, 암전류 비율이 매우 높아져서, 신호 대 잡음 특성이 저하되는 단점이 있다.

또한 고농도 기판 위에 PN 접합을 형성하기 위해, 농도가 적게 도핑된 에피텍시 층을 형성하는데, 이때 기판과 에피텍시 층의 경계면에서 도핑 농도가 다르기 때문에, 전기장이 높게 형성되어 암전류가 많이 발생하는 문제점이 있다.

본 발명은 기존에 제안된 방법들의 상기와 같은 문제점들을 해결하기 위해 제안된 것으로서, 기존의 실리콘 광전자 증배관에서 사용된 10¹⁸~10²⁰cm^-3 정도의 고농도 p 전도성 타입 실리콘 기판을 이용하지 않고, 10¹²~10¹⁶cm^-3의 도핑 농도를 갖는 p 전도성 타입 실리콘 기판 위에, 별도의 에피택시 층을 형성하지 않고, 실리콘 광전자 증배관을 이루고 있는 마이크로 픽셀을 구성하는 PN 접합을 형성하거나, 또는 10¹²~10¹⁶cm^-3의 도핑 농도를 갖는 p 전도성 타입 실리콘 기판 위에, 동일 농도 범위의 에피택시 층을 형성한 다음, 에피택시 층 내에서 PN 접합을 형성함으로써, 고농도(저저항) 기판에 의해 생성되는 암전류 비율 및 기판과 에피택시 층의 경계면에서 발생하는 높은 전기장에 의해 생성되는 암전류 비율을 감소시킬 수 있는 방법을 제공하는 것을 목적으로 한다.

또한 실리콘 광전자 증배관 내의 각 마이크로 픽셀을 전기적으로 분리하는 역할을 하는 트렌치(Trench)를 형성할 때, 트렌치의 끝 모서리를 둥글게 만들어, 모서리 부분에 생성되는 높은 전기장을 제거하며, 그에 더해 실리콘 광전자 증배관 내의 모든 마이크로 픽셀을 포함하는 영역 내에 가드링(Guard Ring)을 형성함으로써, 암전류 비율을 감소시킬 수 있는 방법을 제공하는 것을 다른 목적으로 한다.

마지막으로 실리콘 광전자 증배관의 각 마이크로 픽셀 내의 PN접합을 구성하는 p+ 및 n+ 전도성 타입 층의 도핑 농도, 넓이 및 침투 깊이 등을 조절하여, 10~20V 정도의 저전압에서 동작할 수 있는 방법을 제공하는 것을 또 다른 목적으로 한다.

상기한 목적을 달성하기 위한 본 발명의 특징에 따른 소비전력 및 암전류가 감소된 실리콘 광전자 증배관은 10¹²-10¹⁶㎝^-3의 도핑 농도를 갖는 p 전도성 타입의 기판을 포함하고, 마이크로 픽셀들로 구성된 실리콘 광전자 증배관에 있어서, 상기 각각의 마이크로 픽셀은,

(1) 상기 p 전도성 타입의 기판 위에 형성되며, 10¹⁷-10¹⁸㎝^-3의 도핑 농도를 갖는 p+ 전도성 타입 층;

(2) 상기 p+ 전도성 타입 층 위에 형성되며, 10²⁰-10²¹㎝^-3의 도핑 농도를 갖는 n+ 전도성 타입 층;

(3) PN 역 바이어스 전압을 인가하기 위한 전압 공급 버스;

(4) 실리콘 옥사이드 층 위에 위치하며, 상기 n+ 전도성 타입의 층을 상기 전압 공급 버스와 연결시키는 폴리실리콘 저항기; 및

(5) 다른 마이크로 픽셀들과 전기적으로 분리시키기 위한 분리 요소를 포함하는 것을 그 구성상의 특징으로 한다.

또는 10¹²-10¹⁶㎝^-3의 도핑 농도를 갖는 p 전도성 타입의 기판을 포함하고, 마이크로 픽셀들로 구성된 실리콘 광전자 증배관에 있어서, 상기 각각의 마이크로 픽셀은,

(1) 상기 p 전도성 타입의 기판 위에 형성되며, 상기 p 전도성 타입의 기판의 도핑 농도와 동일 농도 범위를 갖는 p 전도성 타입의 에피텍시 층;

(2) 상기 에피텍시 층에 형성되며, 10¹⁷-10¹⁸㎝^-3의 도핑 농도를 갖는 p+ 전도성 타입 층;

(3) 상기 p+ 전도성 타입 층 위에 형성되며, 10²⁰-10²¹㎝^-3의 도핑 농도를 갖는 n+ 전도성 타입 층;

(4) PN 역 바이어스 전압을 인가하기 위한 전압 공급 버스;

(5) 실리콘 옥사이드 층 위에 위치하며, 상기 n+ 전도성 타입의 층을 상기 전압 공급 버스와 연결시키는 폴리실리콘 저항기; 및

(6) 다른 마이크로 픽셀들과 전기적으로 분리시키기 위한 분리 요소를 포함하는 것을 그 구성상의 특징으로 한다.

더욱 바람직하게는, 상기 분리 요소로서, 끝 모서리를 둥글게 형성한 트렌치를 사용할 수 있다.

더욱 바람직하게는, 상기 실리콘 광전자 증배관 내의 모든 마이크로 픽셀을 포함하는 영역 내에 가드링을 설치할 수 있다.

더욱 바람직하게는, 상기 p+ 전도성 타입 층은 침투 깊이 1~1.5㎛ 이내로 형성하고, 상기 n+ 전도성 타입 층은 상기 p+ 전도성 타입 층보다 넓은 면적으로 침투 깊이 0.5㎛ 이내로 형성할 수 있다.

본 발명의 소비전력 및 암전류가 감소된 실리콘 광전자 증배관에 따르면, 기존의 실리콘 광전자 증배관에서 사용된 10¹⁸~10²⁰cm^-3 정도의 고농도 p 전도성 타입 실리콘 기판을 이용하지 않고, 10¹²~10¹⁶cm^-3의 도핑 농도를 갖는 p 전도성 타입 실리콘 기판 위에, 별도의 에피택시 층을 형성시키지 않고, 실리콘 광전자 증배관을 이루고 있는 마이크로 픽셀을 구성하는 PN 접합을 형성하거나, 또는 10¹²~10¹⁶cm^-3의 도핑 농도를 갖는 p 전도성 타입 실리콘 기판 위에, 동일 농도 범위의 에피택시 층을 형성한 다음, 에피택시 층 내에서 PN 접합을 형성함으로써, 고농도(저저항) 기판에 의해 생성되는 암전류 비율 및 기판과 에피택시 층의 경계면에서 생기는 높은 전기장에 의해 생성되는 암전류 비율을 줄이는 것이 가능해진다.

또한 실리콘 광전자 증배관 내의 각 마이크로 픽셀을 전기적으로 분리하는 역할을 하는 트렌치를 형성할 때, 트렌치의 끝 모서리를 둥글게 만들어, 모서리 부분에 생성되는 높은 전기장을 제거하며, 그에 더해 실리콘 광전자 증배관 내의 모든 마이크로 픽셀을 포함하는 영역 내에 가드링을 형성함으로써, 암전류 비율을 줄이는 것이 가능해진다.

마지막으로 실리콘 광전자 증배관의 각 마이크로 픽셀 내의 PN 접합을 구성하는 p+ 및 n+ 전도성 타입 층의 도핑 농도, 넓이 및 침투 깊이 등을 조절하여, 10~20V 정도의 저전압에서 동작하는 것이 가능해진다.

도 1은 본 발명의 일실시예에 따른 소비전력 및 암전류가 감소된 실리콘 광전자 증배관의 구조를 보여주는 도면.
도 2는 본 발명의 일실시예에 따른 소비전력 및 암전류가 감소된 실리콘 광전자 증배관의 에피텍시 층내의 전기장의 분포를 나타내는 도면.
도 3은 본 발명의 일실시예에 따른 소비전력 및 암전류가 감소된 실리콘 광전자 증배관의 마이크로 픽셀의 레이아웃 디자인을 나타내는 도면.
도 4는 본 발명의 일실시예에 따른 소비전력 및 암전류가 감소된 실리콘 광전자 증배관의 단면을 나타내는 도면.
도 5는 본 발명의 일실시예에 따라 제작된 소비전력 및 암전류가 감소된 실리콘 광전자 증배관이 발생시키는 암전류 비율을 나타내는 도면.
도 6은 본 발명의 일실시예에 따른 소비전력 및 암전류가 감소된 실리콘 광전자 증배관의 하나의 마이크로 픽셀 내의 주입 레이어(Implantation Layer)프로파일 및 2차원 도핑 농도를 나타내는 도면.
도 7은 본 발명의 일실시예에 따른 소비전력 및 암전류가 감소된 실리콘 광전자 증배관의 하나의 마이크로 픽셀 내에서의 전기장의 크기를 나타내는 도면.
도 8은 본 발명의 일실시예에 따른 소비전력 및 암전류가 감소된 실리콘 광전자 증배관을 이용하여 제작된 센서의 동작 전압 결과를 나타내는 도면.

이하에서는 첨부된 도면들을 참조하여, 본 발명에 따른 실시예에 대하여 상세하게 설명하기로 한다.

도 1은 본 발명의 일실시예에 따른 소비전력 및 암전류가 감소된 실리콘 광전자 증배관의 구조를 보여주는 도면이다. 도 1에 도시된 바와 같이, 실리콘 광전자 증배관은 여러 개의 마이크로 픽셀들로 구성되는 반도체 광다이오드이다. 실리콘 광전자 증배관의 증폭률(Gain)은 대략 10⁶ 정도로, 기존 광전자 증배관과 거의 같은 수준이다. 일반적으로, 하나의 마이크로 픽셀 크기는 대략 10~100㎛ 정도로, 1㎜²의 면적당 약 100~1000개가 집적된다.

도 2는 본 발명의 일실시예에 따른 소비전력 및 암전류가 감소된 실리콘 광전자 증배관의 에피텍시 층 내의 전기장의 분포를 나타내는 도면이다. 도 2에 도시된 바와 같이, 실리콘 광전자 증배관에 전압을 인가하게 되면, p 전도성 타입의 기판으로부터 수um 깊이 내에는 약한 전기장이 발생되어, 전하들의 편류 영역(Drift Region)이 형성된다. 또한 p+ 와 n+ 전도성 타입 층의 경계에 해당되는 PN 접합에서는 매우 강한 전기장이 발생되어, 얇은 공핍 영역(Depletion Region)이 형성된다. 만약 동작전압 이상의 전압이 인가되면, 전기장이 높게 형성된 공핍 영역 내에서 가이거 모드 방전(Geiger Mode Breakdown)이 발생되며, 이때 마이크로 픽셀들이 광자 즉 빛을 감지하게 되면, 공핍 영역 내에서 전자사태가 발생하여 전류가 흐르게 된다. 이때 한 개의 광자에 의해서 얻는 전류의 증폭률이 대략 10⁶이다.

도 3은 본 발명의 일실시예에 따른 소비전력 및 암전류가 감소된 실리콘 광전자 증배관의 마이크로 픽셀의 구성을 나타내는 도면이다. 도 3에 도시된 바와 같이, 마이크로 픽셀은 PN 접합을 형성하는 p+ 및 n+ 전도성 타입 층 영역과, 동작전압 이상이 인가된 상태에서 PN 접합이 빛을 감지하였을 경우, 가이거 모드 방전에 의하여 일정량의 전류가 흐른 이후에 전기의 흐름을 끊어 주는 역할을 하는 저항(Quenching Resistor) 및 모든 마이크로 픽셀들의 전류를 한 곳으로 모으는 역할을 하는 알루미늄 스트립 등으로 구성될 수 있다.

도 4는 본 발명의 일실시예에 따른 소비전력 및 암전류가 감소된 실리콘 광전자 증배관의 단면을 나타내는 도면이다. 도 4에 도시된 바와 같이, 본 발명에서 제안하는 실리콘 광전자 증배관은 암전류를 감소시키기 위하여, 10¹²~10¹⁶㎝^-3의 도핑 농도를 갖는 p 전도성 타입의 실리콘 웨이퍼의 상부에 PN 접합을 형성하거나, 10¹²~10¹⁶㎝^-3의 도핑 농도를 갖는 p 전도성 타입의 실리콘 기판의 상부에, 동일 농도 범위의 도핑 농도를 가지는 에피택시 층을 형성하고, 에피택시 층 내에 PN 접합을 형성한다. 기존의 실리콘 광전자 증배관은 고농도(저저항) 기판을 사용하였기 때문에, 기판 자체에서 자연 발생하는 기판 전류 즉, 암전류 비율이 매우 높아져서, 신호 대 잡음 특성이 저하되는 단점이 있었지만, 본 발명에서 제안하는 실리콘 광전자 증배관은 상대적으로 저농도 기판을 사용하기 때문에 암전류를 감소시킬 수 있다. 또한 기존의 실리콘 광전자 증배관은 고농도 기판 위에 PN 접합을 형성하기 위해, 농도가 적게 도핑된 에피텍시 층을 형성하며, 이때 기판과 에피텍시 층의 경계면에서 도핑 농도가 다르기 때문에, 전기장이 높게 형성되어 암전류가 많이 발생하였으나, 본 발명에서 제안하는 실리콘 광전자 증배관은, 기판과 에피텍시 층의 도핑 농도가 동일 범위이기 때문에, 발생할 수 있는 전기장이 상대적으로 적게 되어, 암전류를 감소시킬 수 있다. 실리콘 광전자 증배관에서 발생하는 암전류를 더욱 감소시키기 위하여, 본 발명에서는 실리콘 광전자 증배관 내의 각각의 마이크로 픽셀을 전기적으로 분리하는 역할을 하는 트렌치를 형성할 때, HBr과 같은 가스를 사용하여 트렌치의 끝 모서리를 둥글게 형성하여, 모서리 부분에 생성되는 높은 전기장을 제거할 수 있다. 또한 실리콘 광전자 증배관 내의 모든 마이크로 픽셀을 포함하는 영역 내에, 예를 들면, 최외각 마이크로 픽셀로부터 대략 100㎛ 이내에, 2~3개의 가드링을 형성할 수 있다.

도 5는 본 발명의 일실시예에 따라 제작된 소비전력 및 암전류가 감소된 실리콘 광전자 증배관이 발생시키는 암전류 비율을 나타내는 도면이다. 도 5에 도시된 바와 같이, 대략 12~13V 사이의 동작 전압에서 약 1kH 정도의 암전류가 발생하는 것을 확인할 수 있다. 기존의 실리콘 광전자 증배관을 이용하는 센서의 암전류 비율이 대략 2㎒인 것을 감안할 때, 본 발명에서 제안하는 실리콘 광전자 증배관의 암전류 비율이 매우 낮다는 것은 자명하다.

도 6은 본 발명의 일실시예에 따른 소비전력 및 암전류가 감소된 실리콘 광전자 증배관의 하나의 마이크로 픽셀 내의 주입 레이어(Implantation Layer) 프로파일 및 2차원 도핑 농도를 나타내는 도면이다. 도 6에 도시된 바와 같이, 마이크로 픽셀 내에 존재하는 PN 접합이 10~20V 정도의 저전압에서 동작할 수 있도록 하기 위하여, p+ 전도성 타입 층을 붕소(Boron) 등의 이온을 이용하여, 10¹⁷~10¹⁸㎝^-3의 도핑 농도를 가지며, 침투 깊이를 1~1.5㎛ 이내가 되도록 미리 형성한다. n+ 전도성 타입 층은 p+ 전도성 타입 층을 형성한 이후에 그 상부에 형성하되, 도 4에 도시한 바와 같이, p+ 영역보다 넓은 면적을 갖도록 하며, 인(Phosphorus) 등의 이온을 이용하여 10²⁰~10²¹㎝^-3의 도핑 농도를 가지며 침투 깊이가 0.5㎛ 이내가 되도록 한다.

도 7은 본 발명의 일실시예에 따른 소비전력 및 암전류가 감소된 실리콘 광전자 증배관의 하나의 마이크로 픽셀 내에서의 전기장의 크기를 나타내는 도면이다. 도 7에 도시된 바와 같이, PN 접합을 구성하는 p+ 및 n+ 전도성 타입 층의 도핑 농도, 크기 및 침투 깊이 등을 상기 기술한 바와 같이 설계하였을 경우, 10~20V 정도의 저전압에서도 PN 접합에서 약 1× 10⁶V/㎝의 전기장이 형성되며, 이는 실리콘 광전자 증배관을 구성하는 PN 접합을 동작하게 할 수 있는 크기에 해당된다.

도 8은 본 발명의 일실시예에 따른 소비전력 및 암전류가 감소된 실리콘 광전자 증배관을 이용하여 제작된 센서의 동작 전압 결과를 나타내는 도면이다. 도 8에 도시된 바와 같이, 상부의 모의실험 전압 결과와 하부의 실제 제작된 센서의 동작 전압 결과가 동일하며, 약 20V 이하에서 동작 전압이 나타남을 확인할 수 있다. 본 발명에서 제안하는 소비전력 및 암전류가 감소된 실리콘 광전자 증배관을 이용하여 구성된 센서는, 그 동작 전압이 기존의 센서(50~100V)에 비해 매우 작기 때문에, 센서의 전력을 획기적으로 줄일 수 있다. 실리콘 광전자 증배관을 이용한 센서는 단일 센서로도 사용 가능하지만, PET 등의 의료 장비처럼 수 만개의 센서가 사용될 수도 있으므로, 저전력 특성을 갖는 센서는 전체 시스템의 전력감소 측면에서 큰 도움이 된다.

이상 설명한 본 발명은 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에 의하여 다양한 변형이나 응용이 가능하며, 본 발명에 따른 기술적 사상의 범위는 아래의 특허청구범위에 의하여 정해져야 할 것이다.

P+: p+ 전도성 타입 층
N+: n+ 전도성 타입 층

Claims (5)

10¹²-10¹⁶㎝^-3 의 도핑 농도를 갖는 p 전도성 타입의 기판을 포함하고, 마이크로 픽셀들로 구성된 실리콘 광전자 증배관에 있어서, 상기 각각의 마이크로 픽셀은,
(1) 상기 p 전도성 타입의 기판 위에 형성되며, 10¹⁷-10¹⁸㎝^-3의 도핑 농도를 갖는 p+ 전도성 타입 층;
(2) 상기 p+ 전도성 타입 층 위에 형성되며, 10²⁰-10²¹㎝^-3의 도핑 농도를 갖는 n+ 전도성 타입 층;
(3) PN 역 바이어스 전압을 인가하기 위한 전압 공급 버스;
(4) 실리콘 옥사이드 층 위에 위치하며, 상기 n+ 전도성 타입의 층을 상기 전압 공급 버스와 연결시키는 폴리실리콘 저항기; 및
(5) 다른 마이크로 픽셀들과 전기적으로 분리시키기 위한 분리 요소를 포함하되,
상기 분리 요소로서, 끝 모서리를 둥글게 형성한 트렌치를 사용하는 것을 특징으로 하는 소비전력 및 암전류가 감소된 실리콘 광전자 증배관.

10¹²-10¹⁶㎝^-3 의 도핑 농도를 갖는 p 전도성 타입의 기판을 포함하고, 마이크로 픽셀들로 구성된 실리콘 광전자 증배관에 있어서, 상기 각각의 마이크로 픽셀은,
(1) 상기 p 전도성 타입의 기판 위에 형성되며, 상기 p 전도성 타입의 기판의 도핑 농도와 동일 농도 범위를 갖는 p 전도성 타입의 에피텍시 층;
(2) 상기 에피텍시 층에 형성되며, 10¹⁷-10¹⁸㎝^-3의 도핑 농도를 갖는 p+ 전도성 타입 층;
(3) 상기 p+ 전도성 타입 층 위에 형성되며, 10²⁰-10²¹㎝^-3의 도핑 농도를 갖는 n+ 전도성 타입 층;
(4) PN 역 바이어스 전압을 인가하기 위한 전압 공급 버스;
(5) 실리콘 옥사이드 층 위에 위치하며, 상기 n+ 전도성 타입의 층을 상기 전압 공급 버스와 연결시키는 폴리실리콘 저항기; 및
(6) 다른 마이크로 픽셀들과 전기적으로 분리시키기 위한 분리 요소를 포함하되,
상기 분리 요소로서, 끝 모서리를 둥글게 형성한 트렌치를 사용하는 것을 특징으로 하는 소비전력 및 암전류가 감소된 실리콘 광전자 증배관.

삭제

제1항 또는 2항에 있어서,
상기 실리콘 광전자 증배관 내의 모든 마이크로 픽셀을 포함하는 영역 내에 가드링을 설치하는 것을 특징으로 하는 소비전력 및 암전류가 감소된 실리콘 광전자 증배관.

제1항 또는 2항에 있어서,
상기 p+ 전도성 타입 층은 침투 깊이 1~1.5㎛ 이내로 형성하고,
상기 n+ 전도성 타입 층은 상기 p+ 전도성 타입 층보다 넓은 면적으로 침투 깊이 0.5㎛ 이내로 형성하는 것을 특징으로 하는 소비전력 및 암전류가 감소된 실리콘 광전자 증배관.

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