KR20080040744A - 포토 다이오드, 고체 촬상 장치, 및 그 제조 방법 - Google Patents
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Abstract
포토 다이오드는 실리콘 기판 상에 형성되고, 상기 실리콘 기판 표면에 형성되어 pn접합을 형성하는 제 1 도전형의 확산 영역에 의해 이루어지는 수광 영역과, 상기 실리콘 기판 표면에 상기 수광 영역에 포함되도록 형성된 상기 제 1 도전형의 확산 영역에 의해 이루어지는 중간 영역과, 상기 실리콘 기판 표면에 상기 중간 영역에 포함되도록 형성된 상기 제 1 도전형의 확산 영역에 의해 이루어지는 콘택트 영역과, 상기 실리콘 기판 표면의 상기 중간 영역보다도 외측의 부분에 형성된 제 2 도전형의 확산 영역에 의해 이루어지는 실드층과, 상기 콘택트 영역에 콘택트 하는 전극에 의해 이루어지고, 상기 실드층은 상기 중간 영역을 구성하는 확산 영역의 측단부에 대향한다.
포토 다이오드, 수광 영역, 중간 영역, 콘택트 영역, 실드층, 고체 촬상 소자
Description
본 발명은 일반적으로 반도체 장치에 관한 것으로, 특히 CM0S 촬상(撮像) 소자를 구성하는 포토 다이오드, 고체 촬상 소자 및 그 제조 방법에 관한 것이다.
최근, CMOS 촬상 소자는 카메라 부착 휴대 전화기나 디지털 스틸 카메라 등에서 널리 사용되고 있다. CMOS 촬상 소자는 CCD 촬상 소자에 비해서 구성이 간단하여, 저렴하게 구성할 수 있는 바람직한 특징을 갖는다.
도 1은 이러한 CMOS 촬상 소자(100)의 구성을 도시한다.
도 1을 참조하면, CMOS 촬상 소자(100)는 다수의 수광 소자(10)가 행렬 형상으로 배열된 수광 영역(101A)을 갖고, 상기 수광 영역(10lA) 중의 각각의 수광 소자(10)에 대하여 행 선택 회로(10lB)와 신호 판독 회로(101C)가 구동한다. 여기서, 상기 행 선택 회로(101B)는 리셋 제어선(RST) 및 선택 제어선(SEL)을 선택하고, 한편 상기 신호 판독 회로(101C)는 리셋 전압선(VR)에 리셋 전압을 공급하는 동시에, 신호 판독선(SIG)에 출력되는 픽셀로부터의 신호 전압을 판독한다.
도 2는 도 1의 CMOS 촬상 소자(100) 중에서 사용되는 일(一) 화소 분의 수광 소자(10)의 구성을 도시한다.
도 2를 참조하면, 상기 리셋 전압선(VR)에 접속되어 소정의 리셋 전압이 공급되는 전원 단자(10A)에는, 포토 다이오드(10D)가 상기 리셋 제어선(RST) 상의 리셋 신호에 의해 제어되는 리셋 트랜지스터(10B)를 통하여 역(逆) 바이어스 방향으로 접속되고 있고, 상기 포토 다이오드(10D)에서 광 조사에 의해 형성된 광전자는 상기 전원 단자(10A)로부터의 전원 전압에 의해 구동되는 소스 팔로우 회로(Source follow circuit)를 형성하는 판독 트랜지스터(10F)에 의해 전압 변환되어서 출력된다. 그 출력은, 상기 판독 트랜지스터에 직렬로 접속되어 상기 선택 제어선(SEL) 상의 선택 제어 신호에 의해 제어되는 선택 트랜지스터(10S)에 의해, 상기 신호선(SIG) 상에 출력된다.
특허 문헌 1 : 일본국 공개특허공보 특개2000-312024호
특허 문헌 2 : 일본국 공개특허공보 특개2004-312039호
도 3a는 본 발명의 관련 기술에 의한, 이러한 CMOS 촬상 소자에서 사용되는 포토 다이오드(100D)의 구성을 도시하는 평면도, 도 3b는 상기 포토 다이오드의 라인 X-X'에 따른 단면도를 도시한다. 도 3a, 3b의 포토 다이오드(100D)는 도 2의 CMOS 화소 소자(10)에서 포토 다이오드(10D)로서 사용된다.
도 3a, 3b를 참조하면, 상기 포토 다이오드(100D)는 p형 실리콘 기판(111) 상에 형성되고 있고, 상기 p형 실리콘 기판(111) 상에는 LOCOS법에 의한 소자 분리 절연막(112) 및 그 하(下)의 p형 채널 스토퍼 영역(112A)에 의해 포토 다이오드(10D)를 획성하는 소자 영역이 형성되어 있다. 또한, 상기 소자 영역 중에는 n-형의 확산 영역(111A)이 수광 영역으로서 형성되어 있다.
상기 포토 다이오드(100D)의 동작 시에는, 상기 수광 영역(11lA) 중에 역 바이어스에 의해 공지층이 형성되어, 상기 수광 영역(111A)으로 형성된 광전자가 신호 전극에 도달함으로써 광신호가 형성된다. 그때, 포토 다이오드의 감도를 향상시키기 위해서는, 열 전자 방출에 의한 암전류 발생이 최소한으로 억제되도록, 또한 형성된 광전자가 도중에 포획되어서 소멸하거나 열전자가 방출되어 광전자에 혼입되지 않도록, 상기 수광 영역(111A)은 매우 낮은 결함 농도를 갖는 것이 요구된다.
이 때문에, 도 3a, 3b의 구성에서는, 상기 수광 영역(111A)과 LOCOS 산화막(112)의 사이에 p형의 가드 링(112B)이 형성되고, 상기 n-형 수광 영역(11lA)이 상기 소자 분리 절연막(112)의 표면에 직접 콘택트 하는 것을 회피하고 있다. 또한, 상기 실리콘 기판(111)의 표면 부분, 즉 상기 수광 영역(111A)의 표면 부분에도 p형의 실드층(111D)이 형성되어 있고, 이에 의해 상기 수광 영역이 결함을 포함하는 실리콘 기판(111)의 표면으로 노출하는 것이 회피된다.
또한, 상기 수광 영역(111A)의 표면 부분의 일부에는, 상기 p형 실드층(111D)으로 둘러싸여지도록, n+형 확산 영역(111C)이 신호 전극과의 콘택트층으로서 형성되어 있지만, 이러한 n+형 확산 영역(111C)은 일반적으로 결함을 고농도로 포함하기 때문에, 상기 n-형 수광 영역(11A) 중에는 상기 콘택트층(111C)을 덮도록 n형 확산 영역(111B)이 형성되어, 상기 수광 영역(111A)과 n+형 콘택트층(111)과의 직접적인 접촉이 회피되어 있다.
또한, 상기 실리콘 기판(111)의 표면에는, 열 산화막(113)이 형성되고, 그 상에 CVD 산화막(114)이 더 형성되며, 상기 CVD 산화막(114) 상에는 층간 절연막(115)이 형성되어 있지만, 상기 층간 절연막(115) 중에는 비어 플러그(116)가 상기 콘택트층(111C)에 콘택트 하도록 형성되고, 상기 층간 절연막(115) 상에는 상기 비어 플러그(116)에 콘택트 하여 신호 전극(117)이 형성되어 있다.
도 4는 도 3b의 n형 확산 영역(111B) 근방을 확대하여 도시한다.
도 4를 참조하면, 상기 p형 실리콘 기판(111)과 n-형 수광 영역(111A)의 접합 계면 PN1으로부터 연장하는 공지 영역은 실질적으로 상기 수광 영역(11lA)의 전체로 넓어지고 있고, n측 영역 중에서의 공지 영역의 단부(A)는 상기 n형 확산 영역(111B)에까지 도달한다. 또한, 상기 n-형 수광 영역(111A)과 p형 실드층(111D)과의 접합 계면 PN2로부터 연장하는 공지 영역은 상기 접합 계면 PN1으로부터 연장하는 공지 영역과 합체하고, 단부(C)가 상기 실드층(111D) 중 상기 수광 영역(111A)과의 계면 PN2의 근방에 위치하도록 형성된다.
막상, 상기 콘택트층(111C)은 비어 플러그(116)와의 사이에서 양호한 오움 접합을 실현할 필요가 있고, 이 때문에 상기 콘택트층(111C)은 고농도로 도핑된다. 한편, 이렇게 고농도로 도핑되면 콘택트층(111C)에는 전위 등의 결함(D)이 발생하기 쉽고, 이 때문에 상기 공지 영역이 연신(延伸)하며, 그 단부(A)가 도 4에 도시하는 바와 같이 결함(D)을 넘으면, 상기 공지 영역에서 발생한 광 전자 등의 캐리어가 포획되어, 리크(leak) 전류가 생겨버린다. 또한, 상기 고농도 콘택트층(111C)과 p형 실드층(111D)과의 사이에는 큰 전계가 형성되고, 이 부분에서도 리크 전류가 발생하기 쉬운 문제가 생긴다. 이러한 리크 전류는 암전류를 형성하고, 포토 다이오드의 감도를 저하시킨다.
또한, 도 4의 관련 기술에서는 상기 비어 플러그(116)의 지름에 대하여 콘택트층(111C)을 크게 형성하고, 얼라인먼트 오차에 대한 여유를 확보하고 있지만, 공지 영역이 형성되지 않는 콘택트층(111C), 혹은 공지 영역의 침입이 약간인 n형 영역(111B)은 수광에는 관여하지 않으므로, 포토 다이오드(10D)의 광전 변환 효율을 향상시키기 위해서는, 이것들의 부분의 치수(W)를 가능한 감소시킬 필요가 있다.
이에 대하여, 도 5는 특허 문헌 1과 특허 문헌 2에 기재된 종래의 포토 다이오드(100E)의 구성을 도시한다. 다만, 도 5 중 앞서 설명한 부분에 해당하는 부분에는 동일한 참조 부호를 부여하고, 설명을 생략한다. 또한, 도 5 중 설명에 필요한 부분만을 도면에 도시하고, 그 이외의 부분의 도시는 생략한다.
도 5를 참조하면, 포토 다이오드(100E)에서는 상기 n형 확산 영역(111B)을 상기n+형 콘택트층(111C)을 둘러싸도록 형성하고, 그 결과, 도면에 도시되지 않는 접합 계면(PN1)으로부터의 공지 영역의 연신은 상기 n형 확산 영역(111B)으로 실질적으로 저지되어, 결함을 포함하는 콘택트층(111C)에 도달하는 경우는 없다. 또한, 상기 실드층(111D)과 n형 확산 영역(111B)과의 계면에 형성되는 공지 영역은 상기 층(111B 및 111D)의 불순물 농도가 높기 때문에 상기 계면 근방에 가둘 수 있고, 콘택트층(111C)에 도달하는 경우는 없다. 또한, 상기 n+형 콘택트층(111C)과 p형 실드층(111D)의 사이에는 상기 n+형 콘택트층(111C)보다는 불순물 농도가 낮은 n형 확산 영역(111B)이 개재하기 때문에, 콘택트층(111C)과 실드층(111D)의 사이에서의 리크 전류의 발생이 억제된다.
이와 같이, 도 5의 구성은 암전류를 저감한 다음은 우수한 효과를 얻을 수 있지만, 상기 n형 확산 영역(111B)이 상기 p형 실드층(111D)의 하부까지 연장하고 있고, 이 때문에, 상기 접합 계면(PN1)으로부터 연장하는 공지 영역의 범위가 한정되어, 광전 변환의 효율이 저하하는 문제를 갖고 있다. 또한, 이러한 구조에서는, 아무리 패터닝 정밀도를 향상시켜서 콘택트층(111C)을 미세화하여도, 상기 확산 영역(11lB)의 크기가 감소하지 않는 한, 상기 광전 변환의 효율은 향상하지 않는다. 그러나, 상기 확산 영역(111B)이 상기 실드층(111D)의 하면에 접하도록 형성되어 있는 한, 상기 확산 영역(111B)의 미세화는 한계가 있다.
특허 문헌 1 : 일본국 공개특허공보 특개2000-312024호
특허 문헌 2 : 일본국 공개특허공보 특개2004-312039호
발명의 구성
본 발명은 1의 측면에서, 실리콘 기판 상에 형성된 포토 다이오드로서, 상기 실리콘 기판 표면에 형성되어 pn접합을 형성하는 제 1 도전형의 확산 영역으로 이루어지는 수광 영역과, 상기 실리콘 기판 표면에 상기 수광 영역에 포함되도록 형성된 상기 제 1 도전형의 확산 영역으로 이루어지는 중간 영역과, 상기 실리콘 기판 표면에 상기 중간 영역에 포함되도록 형성된 상기 제 1 도전형의 확산 영역으로 이루어지는 콘택트 영역과, 상기 실리콘 기판 표면의 상기 중간 영역보다도 외측의 부분에 형성된 제 2 도전형의 확산 영역으로 이루어지는 실드층과, 상기 콘택트 영역에 콘택트 하는 전극으로 이루어지고, 상기 실드층은 상기 중간 영역을 구성하는 확산 영역의 측단부에 대향하는 포토 다이오드를 제공한다.
본 발명에 의하면, 상기 실드층을 상기 실리콘 기판 표면의 상기 중간 영역보다도 외측의 부분에, 상기 실드층이 상기 중간 영역의 측단부에 대향하도록 형성함으로써, 상기 중간 영역을 상기 콘택트 영역의 미세화에 합쳐서 미세화할 수 있고, 수광 영역의 체적을 증대시킬 수 있다. 이에 따라, 포토 다이오드의 광전 변환 효율이 향상한다. 그때, 본 발명에서는 상기 콘택트 영역이 상기 실리콘 기판 상에 형성된 절연막 중의 콘택트 홀에 자기 정합하여 형성되기 때문에, 상기 콘택트 홀에 형성되는 전극과 콘택트 영역을 정합시키면서, 상기 콘택트 영역을 임의로 미세화할 수 있다. 또한, 본 발명에 의하면 결함을 고농도로 포함하는 콘택트 영역이 상기 중간 영역에 의해 둘러싸여 있기 때문에, 상기 pn 접합으로부터 공지 영역이 연신해 와도, 공지 영역이 콘택트 영역에 침입하는 경우는 없고, 리크 전류의 발생이 효과적으로 억제된다.
도 1은 고체 촬상 장치의 전체 구성을 도시하는 도면.
도 2는 도 1의 고체 촬상 장치 중에서의 1화소 분의 회로 구성을 도시하는 도면.
도 3a는 본 발명의 관련 기술에 의한 포토 다이오드의 평면도를 도시하는 도면.
도 3b는 본 발명의 관련 기술에 의한 포토 다이오드의 단면도를 도시하는 도면.
도 4는 도 3b의 단면도를 확대하여 도시하는 도면.
도 5는 종래의 포토 다이오드의 단면을 도시하는 도면.
도 6a는 본 발명의 제 1 실시예에 의한 고체 촬상 소자의 1화소 분의 구성을 도시하는 평면도.
도 6b는 본 발명의 제 1 실시예에 의한 고체 촬상 소자에 협동하는 CMOS 소자를 구성하는 n채널 M0S트랜지스터를 도시하는 평면도.
도 6c는 본 발명의 제 1 실시예에 의한 고체 촬상 소자에 협동하는 CMOS 소자를 구성하는 p채널 M0S트랜지스터를 도시하는 평면도.
도 7a는 도 6a의 고체 촬상 소자에서 사용되는 포토 다이오드의 구성을 도시하는 단면도.
도 7b는 도 6a의 고체 촬상 소자에서 사용되는 n채널 MOS트랜지스터의 구성을 도시하는 단면도.
도 7c는 도 6b의 n채널 MOS트랜지스터의 구성을 도시하는 단면도.
도 7d는 도 6c의 p채널 MOS트랜지스터의 구성을 도시하는 단면도.
도 8a는 본 발명의 제 2 실시 형태에 의한 고체 촬상 소자의 제조 방법을 도시하는 도면(그 1).
도 8b는 본 발명의 제 2 실시 형태에 의한 고체 촬상 소자의 제조 방법을 도시하는 도면(그 2).
도 8c는 본 발명의 제 2 실시 형태에 의한 고체 촬상 소자의 제조 방법을 도시하는 도면(그 3).
도 8d는 본 발명의 제 2 실시 형태에 의한 고체 촬상 소자의 제조 방법을 도시하는 도면(그 4).
도 8e는 본 발명의 제 2 실시 형태에 의한 고체 촬상 소자의 제조 방법을 도시하는 도면(그 5).
도 8f는 본 발명의 제 2 실시 형태에 의한 고체 촬상 소자의 제조 방법을 도시하는 도면(그 6).
도 8g는 본 발명의 제 2 실시 형태에 의한 고체 촬상 소자의 제조 방법을 도시하는 도면(그 7).
도 8h는 본 발명의 제 2 실시 형태에 의한 고체 촬상 소자의 제조 방법을 도시하는 도면(그 8).
도 8i는 본 발명의 제 2 실시 형태에 의한 고체 촬상 소자의 제조 방법을 도시하는 도면(그 9).
도 8j는 본 발명의 제 2 실시 형태에 의한 고체 촬상 소자의 제조 방법을 도 시하는 도면(그 10).
도 8k는 본 발명의 제 2 실시 형태에 의한 고체 촬상 소자의 제조 방법을 도시하는 도면(그 11).
도 8l는 본 발명의 제 2 실시 형태에 의한 고체 촬상 소자의 제조 방법을 도시하는 도면(그 12).
도 8m는 본 발명의 제 2 실시 형태에 의한 고체 촬상 소자의 제조 방법을 도시하는 도면(그 13).
도 8n는 본 발명의 제 2 실시 형태에 의한 고체 촬상 소자의 제조 방법을 도시하는 도면(그 14).
도 8o는 본 발명의 제 2 실시 형태에 의한 고체 촬상 소자의 제조 방법을 도시하는 도면(그 15).
도 8p는 본 발명의 제 2 실시 형태에 의한 고체 촬상 소자의 제조 방법을 도시하는 도면(그 16).
도 8q는 본 발명의 제 2 실시 형태에 의한 고체 촬상 소자의 제조 방법을 도시하는 도면(그 17).
도 8r는 본 발명의 제 2 실시 형태에 의한 고체 촬상 소자의 제조 방법을 도시하는 도면(그 18).
도 8s는 본 발명의 제 2 실시 형태에 의한 고체 촬상 소자의 제조 방법을 도시하는 도면(그 19).
도 8t는 본 발명의 제 2 실시 형태에 의한 고체 촬상 소자의 제조 방법을 도 시하는 도면(그 20).
도 8u는 본 발명의 제 2 실시 형태에 의한 고체 촬상 소자의 제조 방법을 도시하는 도면(그 21).
도 8v는 본 발명의 제 2 실시 형태에 의한 고체 촬상 소자의 제조 방법을 도시하는 도면(그 22).
부호의 설명
10 : 수광 소자
10A : 전원 단자
10B : 리셋 트랜지스터
10D : 포토 다이오드
10F : 판독 트랜지스터
10S : 선택 트랜지스터
20 : 고체 촬상 소자
30,40,60,80 : 소자 영역
21A : 수광 영역
21B : 중간 영역
21C : 콘택트층
21D : 실드층
22 : 소자 분리 절연막
22A : 채널 스토퍼
22B : 가드 링
23A, 23B : 열산화막
24 : CVD 산화막
25 : 층간 절연막
26 : 도전성 플러그
27, 47, 67A, 67B, 87A, 87B : 배선 패턴
41A, 61A, 81A : 웰
41D, 61D, 81D : 소스 영역
41S, 61S,81S : 드레인 영역
42, 62, 82 : 게이트 절연막
45A, 65A, 65B, 85A, 85B : 도전성 플러그
도 6a∼6c는 본 발명의 제 1 실시 형태에 의한 고체 촬상 소자(20)의 구성을 도시하는 평면도, 도 7a∼7d는 도 6a∼6c 중 라인 A-A', B-B', C-C' 및 D-D'에 따른 단면도를 도시한다. 이 중 도 6a는 상기 고체 촬상 소자(20)의 전체 구성을 도시하는 평면도를 도시하고, 도 6b, 6c는 도 6a의 평면도에는 도시되지 않지만, 상기 고체 촬상 소자(20)에 협동하는 CMOS 논리 소자를 구성하는 n채널 MOS트랜지스터 및 p채널 M0S트랜지스터의 평면도를 각각 도시한다.
도 6a 및 도 7a를 참조하면, 고체 촬상 소자(20)는 앞서 도 2에서 도시한 수광 소자의 등가 회로 도면에 해당하고 있고, 포토 다이오드(10D)와 리셋 트랜지스 터(10B)가 전원 단자(10A)를 구성하는 배선 패턴에 직렬로 접속되어 있다. 또한, 상기 전원 단자(10A)에는 상기 포토 다이오드(10D)로부터의 광신호를 공급시키는 판독 트랜지스터(10F)와, 선택 신호 SEL에 의해 활성화되는 선택 트랜지스터(10S)가 직렬로 접속되어 있다.
상기 포토 다이오드(10D)는 p형 실리콘 기판(21) 상에 LOCOS법으로 형성된 소자 분리 절연막(22)에 의해 구성된 소자영역(30)에 형성되고, 상기 소자 영역(30) 중에는 n-형의 수광 영역(21A)이 형성되어 있다.
보다 구체적으로는, 도 7a의 단면도에 도시하는 바와 같이 상기 p형 실리콘 기판(21) 중에는 상기 소자 분리 절연막(22)으로 구성된 소자 영역(30)에 대응하는 n-형의 수광 영역(21A)이 형성되어 있고, 상기 소자 영역(30)의 표면에는 p형의 실드층(21D)이 형성되어 있다.
또한, 상기 소자 분리 절연막(22)의 하(下)에는 p형의 채널 스토퍼(22A)가 상기 수광 영역(21A)을 상기 소자 분리 절연막(22)의 하에서 측방으로부터 둘러싸도록 형성되고, 또한 상기 소자 분리 절연막(22)의 내주에 따라 p형 가드 링(22B)이 상기 수광 영역과 소자 분리 산화막(22)의 직접적인 접촉을 방해하도록 형성되어 있다. 상기 수광 영역(21A)은 그 하단에서 p형 실리콘 기판(21)과의 사이에 pn접합을 형성하고, 또한, 상기 p형 실드층(21D)과의 사이에서 pn접합을 형성한다.
또한, 상기 수광 영역(21A)에는, 상기 실리콘 기판(21)의 표면에 접하여 미세화한 n+형 콘택트 영역(21C)이 상기 p형 실드층(21D)의 도전형을 부정하여 형성되 고, 또한, 상기 콘택트 영역(21C)을 둘러싸도록 n형의 중간 영역(21B)이 동일하게 상기 p+형 실드층(21D)의 도전형을 부정하여 형성되어 있다. 즉, 상기 중간 영역(21B)은 상기 수광 영역(21A)보다도 n형 불순물 원소의 농도 및 전자 밀도가 높고, 상기 콘택트 영역(21C)은 상기 중간 영역(21B)보다도 n형 불순물 원소의 농도 및 전자 밀도가 높다.
여기서, 상기 중간 영역(21B)은 상기 실리콘 기판(21)의 표면에 접하여 형성되고, 그 결과 상기 실드층(21D)은 상기 중간 영역(21B)의 외측에, 상기 중간 영역의 측단부에 접하도록 형성된다. 이러한 구성에 의해, 본 실시예에서는 상기 p형 실드층(21D)과 콘택트 영역(21C)의 직접적인 접촉을 방해할 수 있고, 그 결과 상기 실리콘 기판(21)과 수광 영역(21A)의 pn접합 계면으로부터 연신하는 공지 영역은 상기 중간 영역(21B)에 의해 한층 더 연신이 저지되어, 상기 콘택트 영역(21C)으로 도달하는 경우는 없다. 이에 따라, 상기 콘택트 영역(21C)에서의 결함에 기인하는 리크 전류의 발생이 억제되어, 암전류가 억제된다. 또한, 상기 p형 실드층(21D)과 n+형 콘택트층(21C)의 사이에 중간적인 농도의 중간 영역(21B)이 개재하기 때문에, 급준(急峻)한 pn접합에 기인하는 리크 전류의 발생도 억제된다.
또한, 도 6a 및 7a의 구성에서는, 상기 중간 영역(21B)이 이것을 둘러싸는 p형 실드층(21D)에 측단부를 접하여 형성되어 있기 때문에, 예를 들면 상기 콘택트 영역(21C)의 미세화와 함께 상기 중간 영역(21B)을 미세화함으로써 상기 수광 영역(21A)의 실효적인 체적을 자재(自在)로 증대시킬 수 있고, 포토 다이오드의 광전 변환 효율을 향상시킬 수 있다.
상기 실리콘 기판(21)의 표면에는, 또한 열 산화막 등의 절연막(23A, 23B)이 순차적으로 형성되어 있고, 상기 절연막(23B) 상에는 CVD산화막(24)을 통하여 층간 절연막(25)이 형성되어 있다.
또한, 상기 층간 절연막(25) 중에는, 상기 실리콘 기판(21) 중의 상기 콘택트 영역(21C)을 노출하는 콘택트 홀(25A)이 형성되고, 상기 콘택트 홀(25A)에는 W 등의 도전성 플러그(26)가 상기 콘택트 영역(21C)과 오움 접촉하도록 형성된다. 또한, 상기 층간 절연막(25) 상에는 배선 패턴(27)이 형성되어 있다.
다음, 도 6a 및 도 7b를 참조하면서, 선택 트랜지스터(10S)로서 사용되는 n체널 M0S트랜지스터의 구성을 설명한다. 또한, 동일한 구성은 리셋 트랜지스터(10B) 및 판독 트랜지스터(10F)에 대해서도 적용된다.
도 6a 및 도 7b를 참조하면, 상기 실리콘 기판(21) 상에는 상기 소자 분리 산화막(22)에 의해 획성된 소자 영역(40) 중에 p형 웰(41A)이 형성되고, 상기 실리콘 기판(21) 상에는 채널 영역에 대응하여 게이트 전극(43)이 상기 절연막(23A, 23B)을 적층한 게이트 절연막(42)을 통하여 형성되어 있다.
상기 게이트 전극(43)은 측벽 절연막을 담지(擔持)하고 있고, 또한 상기 p형 웰(41A) 중에는 상기 게이트 전극(43)의 각각의 외측에 n-형 LDD영역을 포함하는 n형의 소스 영역(41S)과 n-형 LDD영역을 포함하는 n형의 드레인 영역(41D)이 형성되어 있으며, 상기 소스 영역(41S) 및 드레인 영역(41D)의 표면에는 실리사이드 층(41sc)이 형성되어 있다.
또한, 상기 실리콘 기판(21) 상에는 상기 게이트 전극(43)을 덮도록 상기 층간 절연막(25)이 형성되어 있고, 상기 층간 절연막 중에는 W에 의해 이루어지는 도전성 플러그(45A)가 상기 소스 영역(41S) 및 드레인 영역(41D)에 실리사이드 층(41sc)을 통하여 콘택트 하도록 형성되며, 상기 층간 절연막(25) 상에는 상기 도전성 플러그(45A)에 콘택트 하여 배선 패턴(47)이 형성되어 있다.
다음, 도 6b 및 도 7c를 참조하면, 도 2의 수광 소자에 협동하여 CMOS논리 회로를 구성하는 상기 n채널 M0S트랜지스터의 구성을 설명한다.
도 6b 및 도 7c를 참조하면, 상기 실리콘 기판(21) 상에는 상기 소자 분리 산화막(22)에 의해 획성된 소자 영역(60) 중에 p형 웰(61A)이 형성되고, 상기 실리콘 기판(21) 상에는 채널 영역에 대응하는 게이트 전극(63)이 상기 절연막(23B)에 의해 이루어지는 게이트 절연막(62)을 통하여 형성되어 있다.
상기 게이트 전극(63)은 측벽 절연막을 담지하고 있고, 또한 상기 p형 웰(61A) 중에는, 상기 게이트 전극(63)의 각각의 외측에 n-형 LDD영역을 포함하는 n형의 소스 영역(61S)과 n-형 LDD영역을 포함하는 n형의 드레인 영역(61D)이 형성되어 있으며, 상기 소스 영역(61S) 및 드레인 영역(61D)의 표면에는 실리사이드 층(61sc)이 형성되어 있다.
또한, 상기 실리콘 기판(21) 상에는 상기 게이트 전극(63)을 덮도록 상기 층간 절연막(25)이 형성되어 있고, 상기 층간 절연막(25) 중에는 W에 의해 이루어지 는 도전성 플러그(65A, 65B)가 상기 소스(61S) 및 드레인 영역(61D)에 각각 실리사이드 층(61sc)을 통하여 콘택트 하도록 형성되며, 상기 층간 절연막(25) 상에는 상기 도전성 플러그(65A, 65B)에 콘택트 하여, 배선 패턴(67A, 67B)이 각각 형성되어 있다.
다음, 도 6c 및 도 7d를 참조하면, 도 2의 수광 소자에 협동하여 CMOS논리 회로를 구성하는 상기 p채널 M0S트랜지스터의 구성을 설명한다.
도 6c 및 도 7d를 참조하면, 상기 실리콘 기판(21) 상에는 상기 소자 분리 산화막(22)에 의해 획성된 소자 영역(80) 중에 n형 웰(81A)이 형성되고, 상기 실리콘 기판(21) 상에는 채널 영역에 대응하는 게이트 전극(83)이 상기 절연막(23B)에 의해 이루어지는 게이트 절연막(82)을 통하여 형성되어 있다.
상기 게이트 전극(83)은 측벽 절연막을 담지하고 있고, 또한 상기 n형 웰(81A) 중에는, 상기 게이트 전극(83)의 각각의 외측에 p-형 LDD영역을 포함하는 p형의 소스 영역(81S)과 p-형 LDD영역을 포함하는 p형의 드레인 영역(81D)이 형성되어 있고, 상기 소스 영역(81S) 및 드레인 영역(81D)의 표면에는 실리사이드 층(81sc)이 형성되어 있다.
또한, 상기 실리콘 기판(21) 상에는 상기 게이트 전극(83)을 덮도록 상기 층간 절연막(25)이 형성되어 있고, 상기 층간 절연막(25) 중에는 W에 의해 이루어지는 도전성 플러그(85A, 85B)가 상기 소스(81S) 및 드레인 영역(81D)에 각각 실리사이드 층(81sc)을 통하여 콘택트 하도록 형성되며, 상기 층간 절연막(25) 상에는 상 기 도전성 플러그(85A, 85B)에 콘택트 하여, 배선 패턴(87A, 87B)이 각각 형성되어 있다.
[제 2 실시 형태]
다음, 도 6a∼6c의 고체 촬상 소자의 제조 공정을 상기 소자 영역(30, 40, 60, 80)의 각각에 대하여, 본 발명의 제 2 실시 형태로서 도 8a∼8u를 참조하면서 설명한다.
도 8a의 공정에서, p형 실리콘 기판(21) 상에 LOCOS법에 의해 두께가 300㎚의 소자 분리 산화막(22)이 형성되어, 소자 영역(30, 40, 60, 80)이 획성된다. 상기 p형 실리콘 기판(21)으로서는 예를 들면 10∼100Ω㎝의 비저항을 갖고 5∼12㎛의 두께의 실리콘 에피텍셜(epitaxial) 층을 형성한 것을 사용할 수 있다.
다음, 도 8b의 공정에서, 도 8a의 구조 상에 상기 소자 영역(60) 만을 노출하는 레지스트 패턴(R1)을 형성하고, 상기 레지스트 패턴(R1)을 마스크로 B+이온을 최초로 25O∼6OOkeV의 가속 전압 하에 1×1013∼5×1013㎝-2의 도우즈 량으로, 다음 6O∼1OOkeV의 가속 전압 하에 1×1O12∼1×1O13㎝-2의 도우즈 량으로, 또한 15∼4OkeV의 가속 전압 하에 1×1012∼1×1013㎝-2의 도우즈 량으로 이온 주입하여, 상기 소자 영역(60)에 p형 웰(61A)을 형성한다.
다음, 도 8c의 공정에서, 상기 레지스트 패턴(R1)은 제거되고, 이어서 상기 도면 8b의 구조 상에 상기 소자 영역(40)을 노출하는 레지스트 패턴(R2)이 형성된 다. 또한, 상기 레지스트 패턴(R2)을 마스크로 B+이온을 최초로 250∼600keV의 가속 전압 하에, 1×1013∼5×1013㎝-2의 도우즈 량으로, 다음 6O∼1OOkeV의 가속 전압 하에 1×1O12∼1×1O13㎝-2의 도우즈 량으로, 또한 15∼4OkeV의 가속 전압 하에 1×1012∼1×1013㎝-2의 도우즈 량으로 이온 주입하여, 상기 소자 영역(40)에 p형 웰(41A)을 형성한다.
또한, 도 8c의 공정에서는 상기 웰(41A)과 동시에, 상기 채널 스토퍼(22A)가 상기 소자 분리 산화막(22) 하에 형성된다. 또한, 도 8c의 공정에서, 상기 웰(61A)을 상기 웰(41A)과 동시에 형성하는 것도 가능하다.
또한, 도 8d의 공정에서 상기 레지스트 패턴(R2)은 제거되고, 이어서 상기 도면 8b의 구조 상에 상기 소자 영역(80)을 노출하는 레지스트 패턴(R3)이 형성된다. 또한, 상기 레지스트 패턴(R3)을 마스크로 P+이온을 최초로 400∼1000keV의 가속 전압 하에 1×1013∼5×1013㎝-2의 도우즈 량으로, 다음 120∼300keV의 가속 전압 하에 1×1O12∼1×1O13㎝-2의 도우즈 량으로, 또한 30∼100keV의 가속 전압 하에 1×1012∼1×1013㎝-2의 도우즈 량으로 이온 주입하여, 상기 소자 영역(80)에 n형 웰(81A)을 형성한다.
다음, 도 8e의 공정에서, 상기 레지스트 패턴(R3)은 제거되고, 상기 실리콘 기판 전체 면에 열산화 처리를 행하고, 상기 소자 영역(30, 40, 60, 80)에서 상기 실리콘 기판(21)의 표면에 두께가 예를 들면 5㎚의 열산화막(23A)을 형성한다.
다음, 도 8f의 공정에서, 도 8e의 구조 상에 상기 소자 영역(60, 80)을 노출하는 레지스트 패턴(R4)을 형성하고, 상기 레지스트 패턴(R4)을 마스크로 상기 열산화막(23A)을 상기 소자 영역(60, 80)보다 제거한다.
다음, 도 8g의 공정에서, 상기 레지스트 패턴(R4)은 제거되고, 상기 실리콘 기판 전체 면에 다시 열산화 처리를 행하고, 상기 소자 영역(60, 80)에서, 상기 실리콘 기판(21)의 표면에 두께가 예를 들면 5㎚의 열산화막(23B)을 각각 게이트 절연막(62, 82)으로서 형성한다. 또한, 이 열산화 처리 공정에서는, 상기 소자 영역(30, 40)에서 상기 열산화막(23A) 상에 상기 열산화막(23B)이 성장하고, 상기 소자 영역(40)에서는 게이트 절연막(42)이 형성된다.
다음, 도 8h의 공정에서, 도 8g의 구조 상에 폴리 실리콘 막을, 예를 들면 150∼200㎚의 막 두께로 퇴적하고, 또한 이것을 패터닝함으로써 상기 소자 영역(40)에서 상기 게이트 절연막(42) 상에 게이트 전극(43)을, 또한 상기 소자 영역(60)에서 상기 게이트 절연막(62) 상에 게이트 전극(63)을, 또한 상기 소자 영역(80)에서 상기 게이트 절연막(82) 상에 게이트 전극(83)을 형성한다.
다음, 도 8i의 공정에서, 도 8h의 구조 상에 상기 소자 영역(40)을 노출하는 레지스트 패턴(R5)을 형성하고, 상기 레지스트 패턴(R5)을 마스크로 P+이온을 20keV 이하의 가속 전압 하에, 1×1O13∼1×1O14㎝-2의 도우즈 량으로 이온 주입하여, 상기 소자 영역(4O) 중 상기 게이트 전극(43)의 양측에 n형 LDD영역(41s, 41d)을 형성한 다.
다음, 도 8j의 공정에서, 상기 레지스트 패턴(R5)을 제거하고, 또한 도시되지 않지만 상기 소자 영역(60)을 노출하는 레지스트 패턴을 마스크로 P+이온을 20keV 이하의 가속 전압 하에 1×1O13∼1×1O14㎝-2의 도우즈 량으로 이온 주입하여, 상기 소자 영역(6O) 중 상기 게이트 전극(63)의 양측에 n형 LDD영역(61s, 61d)을 형성한다. 또한 이후, 상기 레지스트 패턴을 제거하고, 새롭게 상기 소자 영역(80)을 노출하는 레지스트 패턴을 마스크로, BF2 +이온을 15keV 이하의 가속 전압 하에 5×1O13∼7×1014㎝-2의 도우즈 량으로 이온 주입하여, 상기 소자 영역(80) 중 상기 게이트 전극(83)의 양측에 p형 LDD영역(81s, 81d)을 형성한다. 또한, 상기 LDD영역(61s, 61d)을 형성하는 공정은 상기 도 8i의 공정과 동시에 행하는 것도 가능하다. 또한, 소망의 트랜지스터 특성에 따라서는, 상기 LDD영역(61s, 61d) 혹은 (81s, 81d)의 형성 공정은 생략해도 좋다. 또한, 동일하게 LDD영역(41s, 41d)의 형성 공정도 생략하는 것이 가능하다.
다음, 도 8k의 공정에서, 상기 도 8j의 구조 상에 상기 소자 영역(30), 즉 포토 다이오드(1OD)의 형성 영역을 노출하는 레지스트 패턴(R6)을 형성하고, 상기 레지스트 패턴(R6)을 마스크로 P+이온을 300∼500keV의 가속 전압 하에 5×1011∼1×1013㎝-2의 도우즈 량으로 이온 주입하여, 상기 n-형의 수광 영역(21A)을 형성한 다. 또한, 도 8k의 공정에서는, 상기 레지스트 패턴(R6)을 마스크로 B+이온을 20keV 이하의 가속 전압 하에, 1×1012∼5×1013㎝-2의 도우즈 량으로 이온 주입하여, 상기 수광 영역(21A)의 표면에 p형의 실드층(21D)을 형성한다.
또한, 도 8l의 공정에서, 상기 레지스트 패턴(R6)을 제거하고, 또한 상기 소자 영역(30) 중 상기 소자 분리 절연막(22)의 내주부를 노출하는 레지스트 패턴(R7)을 형성한다. 또한, 상기 레지스트 패턴(R7)을 마스크로 B+이온을 50∼100keV의 가속 전압 하에 1×1012∼5×1013㎝-2의 도우즈 량으로 이온 주입하고, 상기 수광 영역(21A)을 둘러싸도록 p형 가드 링(22B)을 형성한다.
다음, 도 8m의 공정에서, 상기 레지스트 패턴(R7)을 제거하고, 상기 소자 영역(30) 중 상기 중간 영역(21B)에 대응한 부분을 노출하는 레지스트 패턴(R8)을 형성한다. 또한, 상기 레지스트 패턴(R8)을 마스크로 P+이온을 30∼100keV의 가속 전압 하에 5×1012∼1×1015㎝-2의 도우즈 량으로 이온 주입하고, 상기 n-형 수광 영역(21A) 중에 n형의 중간 영역(21B)을, 상기 수광 영역(21A)보다도 높은 불순물 농도로 형성한다.
또한, 도 8n의 공정에서, 상기 레지스트 패턴(R8)을 제거하고, 상기 실리콘 기판(21) 상에 CVD 산화막(24)을, 예를 들면 100㎚의 두께로, 상기 소자 영역(30, 40, 60, 80)을 상기 소자 분리 절연막도 포함시켜서 덮도록 균일하게 퇴적한다. 또한, 도 8N의 공정에서는, 상기 CVD 산화막(24) 상에 상기 소자 영역(40, 60, 80)을 노출하는 레지스트 패턴(R9)을 형성하고, 상기 CVD 산화막(24)을 상기 소자 영역(40, 60, 80)에서 에치백(etch back) 함으로써, 상기 게이트 전극(43, 62, 83)에 측벽 절연막을 형성한다.
다음, 도 8o의 공정에서, 상기 레지스트 패턴(R9)을 제거하고, 또한 상기 소자 영역(40, 60)을 노출하는 레지스트 패턴(Rl0)을 형성한다. 또한, 상기 레지스트 패턴(R10)을 마스크로 As+이온을 50keV 이하의 가속 전압 하에 1×1015∼5×1015㎝-2의 도우즈 량으로 이온 주입하고, 그 결과 상기 소자 영역(40)에서는 상기 p형 웰(41A) 중 상기 게이트 전극(43)의 측벽 절연막의 양측에 n형 소스 및 드레인 영역(41S, 41D)이 형성되고, 또한 소자 유역(60)에서는 상기 p형 웰(61A) 중 상기 게이트 전극(63)의 측벽 절연막의 양측에 n형 소스 및 드레인 영역(61S, 61D)이 형성된다.
또한, 도 8p의 공정에서, 상기 레지스트 패턴(R10)을 제거하고, 또한 상기 소자 영역(80)을 노출하는 레지스트 패턴(Rl1)을 형성한다. 또한, 상기 레지스트 패턴(R11)을 마스크로 B+이온을 1OkeV 이하의 가속 전압 하에 1×1O15∼5×1O15㎝-2의 도우즈 량으로 이온 주입하고, 그 결과 상기 게이트 전극(83)의 측벽 절연막의 양측에 p형 소스 및 드레인 영역(81S, 81D)이 형성된다.
또한, 도 8q의 공정에서, 점차 레지스트 패턴(R11)을 제거하고, 또한 상기 소자 영역(30, 40, 60, 80) 상에 스퍼터에 의해 Co막을 약 10㎚의 막 두께로 균일 하게 퇴적하고, 또한 예를 들면 질소 분위기 중 500℃로 30초간의 열처리를 행함으로써, 상기 소스 및 드레인 영역(41S, 41D)의 표면에 실리사이드층(41sc)을, 상기 소스 및 드레인 영역(61S, 61D)의 표면에 실리사이드층(61sc)을, 상기 소스 및 드레인 영역(81S, 81D)의 표면에 실리사이드층(81sc)을 형성한다. 또한, 동일한 실리사이드층은 게이트 전극(43, 63, 83) 상에도 형성된다. 한편, 상기 소자 영역(30)에서는 실리콘 기판 표면이 실리콘 산화막(23A, 23B, 24)에 의해 덮어지기 때문에, 실리사이드 형성은 발생하지 않는다.
또한, 도 8r의 공정에서, 상기 도 8q의 구조 상에 상기 층간 절연막(25)이 플라스마 CVD법에 의해, 예를 들면 1500㎚의 두께로 형성된다. 또한, 형성된 층간 절연막(25)을 CMP법에 의해 평탄화하고, 막 두께를 약 1000㎚로 설정한다.
다음, 도 8s의 공정에서, 상기 층간 절연막(25) 상에 상기 소자 영역(30) 중의 콘택트층(21C)에 대응한 개구부를 갖는 레지스트 패턴(R12)을 형성하고, 상기 레지스트 패턴(R12)을 마스크로 상기 층간 절연막(25) 및 그 하의 산화막(24, 23B, 23A)을 순차적으로 에칭하고, 상기 중간 영역(21B)이 형성된 실리콘 기판(21)의 표면을 노출하는 콘택트 홀(25A)을 형성한다.
다음, 도 8t의 공정에서, 상기 레지스트 패턴(R12)을 제거하고, 상기 층간 절연막(25)을 마스크로 P+이온을 15keV 이하의 가속 전압 하에 5×1O14∼5×1O15㎝-2의 도우즈 량으로 이온 주입한다.
또한, 예를 들면 질소 분위기 중 8O0℃의 온도로 3O초간 열처리를 행함으로 써, 상기 n형 중간 영역(21B) 중에 상기 n+형 콘택트층(21C)이 형성된다.
또한, 이 열처리 공정을 포함, 여기까지의 열처리공정에서, 이전의 공정에서 주입된 불순물 원소는 상기 실리콘 기판(21) 중(中)을 확산하고, 그 결과 상기 수광 영역(21A)은 상기 실리콘 기판(21)의 표면으로부터 1.0∼1.5㎛의 깊이 범위에 분포하도록, 상기 중간 영역(21B)은 상기 실리콘 기판(21)의 표면으로부터 0.2∼0.7미크론의 깊이 범위에 분포하도록, 또한 상기 콘택트층(21C)은 상기 실리콘 기판(21)의 표면으로부터 0.05∼0.2㎛의 깊이 범위에 분포하도록 형성된다. 여기에서, 상기 중간 영역(21B)은 상기 콘택트층(21C)보다도 깊고, 또한 상기 수광 영역(21A)은 상기 중간 영역(21B)보다도 깊게 형성된다.
또한, 여기까지의 열처리 공정에 의해, 상기 p형 채널 스토퍼 영역(22A)이 상기 실리콘 기판(21)의 표면으로부터 1.2∼1.7㎛의 깊이 범위에 분포하도록, 상기 실드층(21D)이 상기 실리콘 기판(21)의 표면으로부터 0.05∼0.3㎛의 깊이 범위에 분포하도록 형성된다. 여기에서, 상기 중간 영역(21B)은 상기 실드층(21D)보다도 깊게 형성된다. 또한, 상기 p형 가드 링(22B)은 상기 소자 분리 절연막(22)보다도 깊은 위치에 형성된다.
또한, 도 8u의 공정에서 도 8t의 구조 상에 레지스트 패턴(R13)을, 상기 소자 영역(40)에서는 상기 소스 영역(41S)에 대응한 레지스트 개구부를 갖도록, 상기 소자 영역(60)에서는 상기 소스 및 드레인 영역(61S, 61D)에 대응한 레지스트 개구부를 갖도록, 또한 상기 소자 영역(80)에서는 상기 소스 및 드레인 영역(81S, 81D) 에 대응한 레지스트 개구부를 갖도록 형성하고, 또한 상기 레지스트 패턴(R13)을 마스크로 상기 층간 절연막(25)을 에칭함으로써, 상기 층간 절연막(25) 중에 상기 소자 영역(40)에서는 상기 소스 영역(41S)을 노출하는 콘택트 홀(45a)을, 상기 소자 영역(60)에서는 상기 소스 및 드레인 영역(61S, 61D)을 노출하는 콘택트 홀(65a, 65b)을, 또한 상기 소자 영역(80)에서는 상기 소스 및 드레인 영역(81S, 81D)을 노출하는 콘택트 홀(85a, 85b)을 형성한다.
또한, 도 8v의 공정에서 상기 콘택트 홀(25A, 45a, 65a, 65b, 85a, 85b)을 W등의 도전 재료로 충전하고, 도전성 플러그(26, 45A, 65A, 65B, 85A, 85B)를 형성한다.
이렇게 본 발명에서는, 상기 콘택트층(21C)을 상기 도체 플러그(26)가 형성되는 콘택트 홀(25A)에 자기(自己) 정합하여 형성하고 있기 때문에, 콘택트층(21C)과 도체 플러그(26)의 사이에 얼라인먼트 오차가 발생하는 경우는 없고, 상기 콘택트층(21C)을 콘택트 홀(25A)의 미세화에 대응하여 임의로 미세화할 수 있다. 그때, 본 발명에서는, 상기 중간 영역(21B)을 상기 콘택트층(21C)에 대한 얼라인먼트 정밀도를 확보할 수 있는 범위에서 미세화할 수 있고, 광전 변환에 기여하지 않는 중간 영역(21B)의 수광 영역(21A)에 대한 비율을 최소화할 수 있다.
또한, 그 경우에서도, 본 발명에 의하면 결함을 다량으로 포함하는 콘택트층(21C)은 중간 영역(21B)에 의해 측단부 및 저부(底部)가 연속하여 덮여 있기 때문에, 상기 수광 영역(21A) 중에 형성되는 공지 영역이 상기 콘택트층(21C) 중의 결함에 도달하는 경우는 없고, 암전류에 의해 이루어지는 리크 전류의 발생이 억제 된다.
또한, 본 발명에 의하면, 상기 고농도 도핑된 콘택트층(21C)과 실드층(21D)의 사이에 중간 영역(21B)이 개재하기 때문에, 콘택트층(21C)과 실드층(21D)의 사이에 고(高) 전계가 발생하는 경우는 없고, 콘택트층(21C)과 실드층(21D)의 사이에서 리크 전류의 발생도 억제된다.
이처럼, 본 발명에 의한 고체 촬상 소자는 우수한 감도 및 광전 변환 효율을 갖는다.
이상의 설명은, 상기 수광 영역(21A)이 n형의 도전형을 갖는 경우에 관하여 행하였지만, 상기 수광 영역(21A)이 p형의 도전형을 갖는 경우에는, 상기의 도전형을 반전시키는 것일 뿐, 상기의 설명은 그대로 적용된다.
이상, 본 발명을 바람직한 실시 예에 관하여 설명했지만, 본 발명은 특허 청구 범위에 기재한 요지 내에서 다양하게 변형·변경이 가능하다.
본 발명에 의하면, 상기 실드층을 상기 실리콘 기판 표면의 상기 중간 영역보다도 외측 부분에, 상기 실드층이 상기 중간 영역의 측단부에 대향하도록 형성함으로써, 상기 중간 영역을 상기 콘택트 영역의 미세화에 합쳐서 미세화할 수 있고, 수광 영역의 체적을 증대시킬 수 있다. 이에 따라, 포토 다이오드의 광전 변환 효율이 향상한다. 그때, 본 발명에서는 상기 콘택트 영역이 상기 실리콘 기판 상에 형성된 절연막 중의 콘택트 홀에 자기 정합하여 형성되기 때문에, 상기 콘택트 홀에 형성되는 전극과 콘택트 영역을 정합시켜서, 상기 콘택트 영역을 임의로 미세화 할 수 있다. 또한, 본 발명에 의하면, 결함을 고농도로 포함하는 콘택트 영역이 상기 중간 영역에 의해 둘러싸이기 때문에, 상기 pn접합으로부터 공지 영역이 연신해 와도, 공지 영역이 콘택트 영역에 침입하는 경우는 없고, 리크 전류의 발생이 효과적으로 억제된다.
Claims (8)
- 실리콘 기판 상에 형성된 포토 다이오드로서,상기 실리콘 기판 표면에 형성되어 pn접합을 형성하는 제 1 도전형의 확산 영역으로 이루어지는 수광 영역과,상기 실리콘 기판 표면에, 상기 수광 영역에 포함되도록 형성된 상기 제 1 도전형의 확산 영역으로 이루어지는 중간 영역과,상기 실리콘 기판 표면에, 상기 중간 영역에 포함되도록 형성된 상기 제 1 도전형의 확산 영역으로 이루어지는 콘택트 영역과,상기 실리콘 기판 표면의 상기 중간 영역보다도 외측의 부분에 형성된 제 2 도전형의 확산 영역으로 이루어지는 실드층과, 상기 콘택트 영역에 콘택트 하는 전극으로 이루어지고,상기 실드층은 상기 중간 영역을 구성하는 확산 영역의 측단부에 대향하는 포토 다이오드.
- 제 1 항에 있어서,상기 실드층은 상기 측단부에 접합하는 포토 다이오드.
- 제 1 항에 있어서,상기 중간 영역은 상기 수광 영역보다도 높은 불순물 농도를 갖고, 상기 콘 택트 영역은 상기 중간 영역보다도 높은 불순물 농도를 갖는 포토 다이오드.
- 제 1 항에 있어서,상기 수광 영역은 그 하면에 상기 pn접합을 형성하고, 또한 상기 실드층과의 사이에도 상기 pn접합을 형성하는 포토 다이오드.
- 제 1 항에 있어서,상기 실리콘 기판 상에 형성된 절연막을 더 구비하고, 상기 절연막 중에는 상기 콘택트 영역에 정합한 콘택트 홀이 형성되며, 상기 전극은 상기 콘택트 홀을 통하여 상기 콘택트 영역과 콘택트 하는 도전성 플러그로 이루어지는 포토 다이오드.
- 실리콘 기판 상에 형성된 포토 다이오드를 포함하는 고체 촬상 장치로서,상기 포토 다이오드는,상기 실리콘 기판 표면에 형성되어 pn접합을 형성하는 제 1 도전형의 확산 영역으로 이루어지는 수광 영역과,상기 실리콘 기판 표면에, 상기 수광 영역에 포함되도록 형성된 상기 제 1 도전형의 확산 영역으로 이루어지는 중간 영역과,상기 실리콘 기판 표면에, 상기 중간 영역에 포함되도록 형성된 상기 제 1 도전형의 확산 영역으로 이루어지는 콘택트 영역과,상기 실리콘 기판 표면의 상기 중간 영역보다도 외측의 부분에 형성된 제 2 도전형의 확산 영역으로 이루어지는 실드층과, 상기 콘택트 영역에 콘택트 하는 전극으로 이루어지고,상기 실드층은 상기 중간 영역을 구성하는 확산 영역의 측단부에 대향하고,상기 실리콘 기판 상에는 CM0S회로가 집적화되어 있는 고체 촬상 장치.
- 실리콘 기판 상에의 포토 다이오드의 제조 방법으로서,상기 실리콘 기판 중에 획성된 제 1 소자 영역에, 제 1 도전형의 확산 영역을 수광 영역으로서 형성하는 공정과,상기 실리콘 기판의 표면에, 상기 수광 영역에 대응하여 제 2 도전형의 확산 영역을 실드층으로서 형성하는 공정과,상기 실리콘 기판의 표면에, 상기 수광 영역에 대응하여 상기 제 1 도전형의 확산 영역을, 상기 실드층의 일부에 중첩하여 중간 영역으로서 형성하는 공정과,상기 실리콘 기판 상에 층간 절연막을 형성하는 공정과,상기 층간 절연막 중에 상기 중간 영역의 일부에 대응하여 비어 홀을 형성하는 공정과,상기 실리콘 기판 중에, 상기 층간 절연막을 마스크로, 상기 비어 홀을 통하여 상기 제 1 도전형의 불순물 원소를 도입하고, 상기 중간 영역 중 상기 실리콘 기판의 표면에 제 1 도전형의 확산 영역으로 이루어지는 콘택트층을 형성하는 공정과,상기 비어 홀을 도전성 재료에 의해 충전하고, 상기 콘택트층에 접하여 전극을 형성하는 공정을 포함하는 포토 다이오드의 제조 방법.
- 제 7 항에 있어서,실리콘 기판 상에의 고체 촬상 소자의 제조 방법으로서,상기 실리콘 기판 중에 획성된 제 1 소자 영역에, 제 1 도전형의 확산 영역을 수광 영역으로서 형성하는 공정과,상기 실리콘 기판의 표면에, 상기 수광 영역에 대응하여 제 2 도전형의 확산 영역을 실드층으로서 형성하는 공정과,상기 실리콘 기판의 표면에, 상기 수광 영역에 대응하여 상기 제 1 도전형의 확산 영역을, 상기 실드층의 일부에 중첩하여 중간 영역으로서 형성하는 공정과,상기 실리콘 기판 상의 제 2 소자 영역에, 반도체 소자를 형성하는 공정과,상기 실리콘 기판 상에 층간 절연막을, 상기 층간 절연막이 상기 반도체 소자를 덮도록 형성하는 공정과,상기 층간 절연막 중에 상기 중간 영역의 일부에 대응하여 비어 홀을 형성하는 공정과,상기 실리콘 기판 중에 상기 층간 절연막을 마스크로, 상기 비어 홀을 통하여 상기 제 1 의 도전형의 불순물 원소를 도입하고, 상기 중간 영역 중 상기 실리콘 기판의 표면에 제 1 도전형의 확산 영역으로 이루어지는 콘택트층을 형성하는 공정과,상기 비어 홀을 도전성 재료에 의해 충전하고, 상기 콘택트층에 접하여 전극을 형성하는 공정을 포함하고,상기 층간 절연막을 형성하는 공정은 상기 층간 절연막이 상기 반도체 소자를 덮도록 실행되는 고체 촬상 소자의 제조 방법.
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