JP2002050753A - 固体撮像素子、その製造方法及び固体撮像装置 - Google Patents

Abstract

(57)【要約】 【課題】 素子分離絶縁膜と半導体層との界面等の欠陥
から放出される電荷に基づく固定パターン雑音を抑制
し、かつ、より一層の微細化が可能なＭＯＳ型イメージ
センサを用いた固体撮像素子を提供する。 【解決手段】 導電膜をパターニングしてゲート絶縁膜
１８上にゲート電極１９を形成するとともに、素子分離
領域１１３の絶縁膜１８ａ上に素子分離電極１９ａを形
成する工程と、ゲート電極１９及び素子分離電極１９ａ
をマスクとして反対導電型不純物を導入して、ソース領
域１６ａ、１６ｂ、ドレイン領域１７ａ、１７ｂ及び不
純物領域１７を形成するとともに、素子分離することを
特徴とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、固体撮像素子、そ
の製造方法及び固体撮像装置に関し、より詳しくは、閾
値電圧変調方式のＭＯＳ型イメージセンサを用いた固体
撮像素子、その製造方法、及びその固体撮像素子を組み
込んだビデオカメラ、電子カメラ、画像入力カメラ、ス
キャナ又はファクシミリ等の固体撮像装置に関する。

【０００２】

【従来の技術】ＣＣＤ型イメージセンサやＭＯＳ型イメ
ージセンサなどの半導体イメージセンサは量産性に優れ
ているため、パターンの微細化技術の進展に伴い、ほと
んどの画像入力デバイス装置に適用されている。特に、
近年、ＣＣＤ型イメージセンサと比べて、消費電力が小
さく、かつセンサ素子と周辺回路素子とを同じＣＭＯＳ
技術によって作成できるという利点を生かして、ＭＯＳ
型イメージセンサが見直されている。

【０００３】図８は、このようなＭＯＳ型イメージセン
サを示す断面図である。同図に示すように、受光ダイオ
ード３１１と光信号検出用ＭＯＳトランジスタ３１２と
が一つの単位画素を形成する。隣接する単位画素間の、
ｎ型層２１２及びｎ型のドレイン領域２１７ａ（不純物
領域２１７）を分離するため、ｐ型の拡散分離領域２１
３及びその上の素子分離絶縁膜（選択酸化膜）２１４が
形成されている。この素子分離絶縁膜２１４は、ＬＯＣ
ＯＳ（Local Oxidation of Silicon）法により形成され
る。

【０００４】なお、受光ダイオード３１１と光信号検出
用ＭＯＳトランジスタ３１２の形成領域にわたってｎ型
層２１２の表層にｐ型のウエル領域２１５ａ、２１５ｂ
が形成されている。受光ダイオード３１１部分のウエル
領域２１５ａ表層には、不純物領域２１７が形成され、
光発生電荷に対する埋込構造を形成している。ＭＯＳト
ランジスタ３１２部分では、ウエル領域２１５ｂ上にゲ
ート絶縁膜２１８を介してリング状のゲート電極２１９
が形成され、ゲート電極２１９内側のウエル領域２１５
ｂ内にはソース領域２１６が形成され、ゲート電極２１
９外側のウエル領域２１５ｂ内にドレイン領域２１７ａ
が形成されている。ドレイン領域２１７ａは不純物領域
２１７と接続されている。

【０００５】ゲート電極２１９下はチャネル領域とな
り、そのチャネル領域下、ソース領域２１６側のウエル
領域２１５内にはホールポケット（キャリアポケット）
２２５が設けられており、ここに光発生正孔が蓄積され
て光発生正孔の蓄積量に比例してＭＯＳトランジスタ３
１２の閾値を変化させる。このＭＯＳ型イメージセンサ
の一連の動作は、初期化期間−蓄積期間−読出期間を経
る。初期化期間にゲート電極２１９、ソース電極２２０
及びドレイン電極２２２に高い正の電圧を印加してホー
ルポケット２２５に残る光発生正孔を放出させる。蓄積
期間に光照射により光発生正孔を生じさせてホールポケ
ット２２５に蓄積させ、読出期間に光発生正孔の蓄積量
に比例した光信号を検出する。

【０００６】

【発明が解決しようとする課題】ところで、上記ＭＯＳ
型イメージセンサにおいては、素子分離絶縁膜２１４の
バーズビークの部分、即ち不純物領域２１７及びドレイ
ン領域２１７ａ、２１７ｂとの界面には欠陥が生じやす
く、その欠陥に正孔が捕獲されていることが多い。これ
らの正孔は初期化期間或いは蓄積期間にｎ型ウエル層２
１２が空乏化したときに放出されて、ｎ型ウエル層２１
２を経てｐ型のウエル領域２１５ａに注入され、ホール
ポケット２２５に蓄積される。このような欠陥から放出
されてホールポケット２２５に蓄積された正孔は固定パ
ターン雑音の発生原因となるという問題がある。

【０００７】また、素子分離絶縁膜２１４は前述の如く
ＬＯＣＯＳ法により形成されるが、バーズビークが発生
するので酸化防止マスクの開口幅以上に面積が広がるた
め、イメージセンサのより一層の微細化が阻害されると
いう問題もある。本発明は、上記従来技術の問題点に鑑
みて創作されたものであり、素子分離絶縁膜と半導体層
との界面等の欠陥から放出される電荷に基づく固定パタ
ーン雑音を抑制し、かつ、より一層の微細化が可能なＭ
ＯＳ型イメージセンサを用いた固体撮像素子及びこの固
体撮像素子を備えた固体撮像装置を提供するものであ
る。

【０００８】

【課題を解決するための手段】上記課題を解決するた
め、この発明は固体撮像素子、その製造方法及び固体撮
像装置に係る。固体撮像素子の基本構成として、図１に
示すように、受光ダイオード１１１と、その受光ダイオ
ード１１１に隣接する光信号検出用の絶縁ゲート型電界
効果トランジスタ（ＭＯＳトランジスタ）１１２とを含
む単位画素１０１を複数配列してなり、隣接する単位画
素間は素子分離電極１９ａにより分離されていることを
特徴としている。

【０００９】さらに、図２（ａ）に示すように、ＭＯＳ
トランジスタ１１２のゲート電極１９下のウエル領域１
５ｂ内であってソース領域１６の近傍にかつソース領域
１６に沿って、受光ダイオード１１１で発生した光発生
電荷を蓄積する、ウエル領域１５ａ、１５ｂよりもｐ型
不純物の濃度が高いキャリアポケット２５を有してい
る。

【００１０】この発明の固体撮像素子の製造方法は、図
４（ａ）に示すように、ゲート絶縁膜１８を形成すると
ともに、隣接する単位画素１０１間を分離する素子分離
領域１１３にゲート絶縁膜１８と同じ絶縁膜１８ａを形
成し、さらに導電膜をパターニングすることによりゲー
ト絶縁膜１８上にゲート電極１９を形成するとともに、
絶縁膜１８ａ上に素子分離電極１９ａを形成している。
そして、図４（ｂ）に示すように、ゲート電極１９及び
素子分離電極１９ａをマスクとして反対導電型不純物を
導入し、ソース領域１６ａ、１６ｂ及びドレイン領域１
７ａ、１７ｂ等の反対導電型の領域を形成するととも
に、素子分離することを特徴としている。即ち、素子分
離電極１９ａの下で単位画素間で隣り合う反対導電型の
領域が分離される。

【００１１】ゲート電極１９の形状がリング状の場合、
隣接する単位画素１０１のドレイン領域１７ａ、１７ｂ
及び不純物領域１７同士を素子分離電極１９ａの下で分
離することになる。一方、ゲート電極の形状が方形状の
場合、隣接する単位画素のソース領域、ドレイン領域及
び不純物領域のうち相互に隣接する領域の間を素子分離
電極１９ａの下で分離することになる。即ち、隣接する
単位画素のソース領域同士を分離し、或いは同じくソー
ス領域とドレイン領域及び不純物領域とを分離し、或い
は同じくドレイン領域及び不純物領域同士を素子分離電
極１９ａの下で分離することになる。

【００１２】ところで、一般的に絶縁膜と半導体層との
界面には準位が多い。特に、ＬＯＣＯＳ法で形成された
素子分離絶縁膜により素子間を分離する場合、界面準位
に加えてさらに熱歪みによる欠陥も生じ易い。ドレイン
領域と素子分離絶縁膜が隣接するような場合、ドレイン
領域の端部ではドレイン領域のｐｎ接合終端部が素子分
離絶縁膜の表面と接しており、ドレイン領域から横方向
に広がる空乏層中に界面準位が含まれる。このため、界
面準位からの電荷の放出によるリーク電流が生じ易い。

【００１３】本願発明では、上記のように、ＬＯＣＯＳ
法による素子分離絶縁膜を用いていない。従って、熱歪
みによる欠陥が生じるのを抑制することができ、上記界
面準位に起因するリーク電流を大幅に抑制することがで
きる。このため、光発生電荷以外の電荷のホールポケッ
ト（キャリアポケット）２５への蓄積による固定パター
ン雑音を抑制することができる。

【００１４】また、素子分離電極１９ａ下にｎ型ウエル
層（反対導電型層）１２を分離し、基板１１に達する拡
散分離領域１３を形成している。拡散分離領域１３がｐ
型の場合、基板１１を接地電位或いは負電位として拡散
分離領域１３を接地電位或いは負電位とすることによ
り、拡散分離領域１３の近辺に正孔（ホール）に対して
図５に示すようなポテンシャルが形成されるため、素子
分離領域１１３の近くのドレイン領域１７ａ、１７ｂ及
び不純物領域１７と絶縁膜１８ａとの境界に欠陥等が生
じた場合でも欠陥から放出された正孔を拡散分離領域１
３を通して基板１１に排出することができる。このた
め、それらの正孔がキャリアポケット２５の方に流れる
のを抑制することができる。これにより、欠陥に起因す
る電荷のキャリアポケット２５への蓄積による固定パタ
ーン雑音をより一層抑制することができる。

【００１５】また、この発明によれば、ＬＯＣＯＳ法に
より形成した選択酸化膜により隣接する単位画素間を分
離する方法に比べてより一層の微細化を図ることができ
る。上記のような特徴を有する固体撮像素子を固体撮像
装置、例えばビデオカメラ、電子カメラ、画像入力カメ
ラ、スキャナ又はファクシミリ等に組み込むことによ
り、装置の小型化を図り、画質を向上させることができ
る。

【００１６】

【発明の実施の形態】以下に、本発明の実施の形態につ
いて図面を参照しながら説明する。図１は、本発明の実
施の形態に係るＭＯＳ型イメージセンサの単位画素内に
おける素子レイアウトについて示す平面図である。図２
（ａ）は、図１のＩ−Ｉ線に沿う断面図である。

【００１７】図１に示すように、隣接する単位画素１０
１の間は素子分離領域１１３により相互に分離されてい
る。素子分離領域１１３には、各単位画素１０１を囲む
ように素子分離電極１９ａが形成されている。なお、素
子分離電極１９ａは、ゲート電極１９と同じ材料である
ポリシリコンからなり、ゲート電極１９を形成するとき
に同時に形成している。

【００１８】図２（ａ）に示すように、単位画素１０１
間で隣接する不純物領域１７及びドレイン領域１７ａは
素子分離電極１９ａの下で相互に分離されている。ま
た、素子分離電極１９ａの下にはｐ型のシリコン基板
（基板）１１に達するようにｐ型不純物が導入されて成
る拡散分離領域１３が形成され、単位画素１０１間で隣
接するｎ型ウエル層１２を分離している。この場合、素
子分離電極１９ａは図示しない配線により接地電位とし
ている。

【００１９】単位画素１０１内には、受光ダイオード１
１１と光信号検出用ＭＯＳトランジスタ１１２とが隣接
して設けられている。ＭＯＳトランジスタ１１２として
ｎチャネルＭＯＳ（ｎＭＯＳ）を用いている。これら受
光ダイオード１１１とＭＯＳトランジスタ１１２はそれ
ぞれ、第１のウエル領域１５ａと第２のウエル領域１５
ｂに形成され、それらのウエル領域１５ａ、１５ｂは互
いに接続されている。受光ダイオード１１１の部分の第
１のウエル領域１５ａは光照射による電荷の発生領域の
一部を構成している。ＭＯＳトランジスタ１１２の部分
の第２のウエル領域１５ｂはこの領域１５ｂに付与する
ポテンシャルによってチャネルの閾値電圧を変化させる
ことができるゲート領域を構成している。

【００２０】第１のウエル領域１５ａは、ｐ型のシリコ
ン基板１１の上に下から順にｎ型埋込層３２、ｎ型ウエ
ル層１２と形成された、そのｎ型ウエル層１２内に形成
されている。また、第２のウエル領域１５ｂは、ｐ型の
基板１１上に下から順にｐ型エピタキシャル層３１、ｐ
型埋込層３３、ｎ型ウエル層１２と形成された、そのｎ
型ウエル層１２内に形成されている。

【００２１】ＭＯＳトランジスタ１１２の部分において
は、第２のウエル領域１５ｂ上にゲート絶縁膜１８を介
してリング状のゲート電極１９が形成されている。ドレ
イン領域１７ａはリング状のゲート電極１９の外縁部を
囲むように第２のウエル領域１５ｂ内に形成され、ソー
ス領域１６ａはリング状のゲート電極１９の内縁部に囲
まれるように第２のウエル領域１５ｂ内に形成されてい
る。ゲート電極１９下のソース領域１６ａとドレイン領
域１７ａの間のウエル領域１５ｂがチャネル領域とな
る。チャネル領域にはゲート電位が零でチャネル領域が
ディプリーション状態或いは反転状態を維持するように
ｎ型のチャネルドープ層１５ｃが形成されている。

【００２２】さらに、このＭＯＳ型イメージセンサの特
徴であるキャリアポケット（高濃度埋込層）２５は、チ
ャネル領域下の第２のウエル領域１５ｂ内であって、ソ
ース領域１６ａの周辺部に、ソース領域１６ａを囲むよ
うに形成されている。ドレイン領域１７ａが延在して受
光ダイオード１１１の不純物領域１７が形成されてい
る。即ち、不純物領域１７とドレイン領域１７ａとは互
いに接続した第１及び第２のウエル領域１５ａ，１５ｂ
の表層に大部分の領域がかかるように一体的に形成され
ている。また、不純物領域１７とドレイン領域１７ａの
外側周辺部には受光部を避けてドレイン領域１７ａに接
続するようにコンタクト層としての高濃度のドレイン領
域１７ｂが形成されている。

【００２３】ドレイン領域１７ａは低抵抗のコンタクト
層１７ｂを通してドレイン電圧（ＶＤＤ）供給線（又は
ドレイン電極）２２と接続され、ゲート電極１９は垂直
走査信号（ＶＳＣＡＮ）供給線２１に接続され、ソース
領域１６ａは低抵抗のコンタクト層１６ｂを通して垂直
出力線（又はソース電極）２０に接続されている。ま
た、以上の要素は絶縁膜により被覆され、受光ダイオー
ド１１１の受光窓２４以外の領域はその絶縁膜上に形成
された金属層（遮光膜）２３により遮光されている。

【００２４】図２（ｂ）に光発生ホールがキャリアポケ
ット２５に蓄積し、チャネル領域に電子が誘起されてソ
ース側に反転領域が生じている状態のポテンシャル図を
示す。この蓄積電荷により、ＭＯＳトランジスタ１１２
の閾値電圧が変化する。従って、光信号の検出は、この
閾値電圧の変化を検出することにより行うことができ
る。

【００２５】次に、図３（ａ）乃至（ｃ）及び図４
（ａ）乃至（ｃ）を参照して上記固体撮像素子の製造方
法について説明する。ここでは、主として発明と関係し
ている素子分離領域の形成方法を中心に説明する。上記
固体撮像素子の製造方法では、図３（ａ）に示すよう
に、ｐ型のシリコン基板（基板）１１上にｐ型のエピタ
キシャル層３１が形成された半導体基板を用いる。

【００２６】まず、半導体基板のｐ型のエピタキシャル
層３１の表層に熱酸化によりシリコン酸化膜３４を形成
する。次いで、素子分離領域１１３以外の領域を不図示
のレジスト膜で覆い、少なくともシリコン基板１１に達
するようにｐ型不純物をイオン注入する。その後、必要
な加熱処理などをしてｐ型の拡散分離領域１３を形成す
る。

【００２７】次いで、図３（ｂ）に示すように、ｐ型の
エピタキシャル層３１内にｎ型埋込層３２と、ｐ型の第
１のウエル領域１５ａと、ｎ型ウエル層１２と、ｎ型の
チャネルドープ層１５ｃとをこの順にイオン注入法によ
り形成する。このとき、ｎ型埋込層３２、ｎ型ウエル層
１２及びチャネルドープ層１５ｃの濃度は拡散分離領域
１３の濃度よりも低いため、隣接する単位画素間で隣接
するｎ型埋込層３２、ｎ型ウエル層１２及びチャネルド
ープ層１５ｃは拡散分離領域１３により分離される。

【００２８】次に、図３（ｃ）に示すように、ｐ型埋込
層３３と、ｐ型の第２のウエル領域１５ｂと、ｐ型のキ
ャリアポケット２５とをこの順にイオン注入により形成
した後、シリコン酸化膜３４の上から基板表面を酸化
し、厚い膜厚のシリコン酸化膜１８を形成する。次い
で、図４（ａ）に示すように、シリコン酸化膜１８の表
面にポリシリコン膜（導電膜）を形成した後、ポリシリ
コン膜をパターニングして第２のウエル領域１５ｂ上方
にリング状のゲート電極１９を形成するとともに、素子
分離領域１１３の拡散分離領域１３上方に素子分離電極
１９ａを形成する。ゲート電極１９下のシリコン酸化膜
がゲート絶縁膜１８となり、素子分離電極１９ａ下のシ
リコン酸化膜が絶縁膜１８ａとなる。

【００２９】次に、図４（ｂ）に示すように、ゲート電
極１９及び素子分離電極１９ａをマスクとし、シリコン
酸化膜１８を通してｎ型不純物をイオン注入し、ｎ型の
ドレイン領域１７ａ及び不純物領域１７を形成する。こ
のとき、ｎ型の不純物のドーズ量は体積濃度に換算して
拡散分離領域１３の濃度とほぼ等しいか又は高いが、素
子分離電極１９ａによりマスクされているので、隣接す
る単位画素間で隣接しているドレイン領域１７ａ（不純
物領域１７）は素子分離電極１９ａの下で相互に分離さ
れる。

【００３０】なお、この工程でリング状のゲート電極１
９の内側の第２のウエル領域１５ｂ内にｎ型のソース領
域１６ａを形成する。次いで、図４（ｃ）に示すよう
に、受光ダイオード１１１の受光部を覆ってレジスト膜
３５を形成した後、レジスト膜３５、ゲート電極１９及
び素子分離電極１９ａをマスクとし、シリコン酸化膜１
８を通してｎ型不純物をイオン注入し、ドレイン領域１
７ａよりも高濃度のｎ型のコンタクト層１７ｂをドレイ
ン領域１７ａ内及び不純物領域１７内に形成する。この
とき、ｎ型不純物のドーズ量は体積濃度に換算して拡散
分離領域１３の濃度よりも高いが、素子分離電極１９ａ
によりマスクされているので、隣接する単位画素間で隣
接しているドレイン領域１７ｂは素子分離電極１９ａの
下で相互に分離される。

【００３１】なお、この工程でソース領域１６ａ内にｎ
型のコンタクト層１６ｂを形成する。その後、所定の工
程を経て、図２（ａ）に示す固体撮像素子が作成され
る。素子分離電極１９ａはそのまま残し、接地電位とさ
れる。上記のようにして作成された固体撮像素子によれ
ば、ゲート電極１９をマスクとしてドレイン領域１７
ａ、１７ｂ等を形成する際に、素子分離領域１１３に形
成された素子分離電極１９ａをマスクとしてｎ型不純物
をイオン注入し、単位画素１０１間で隣接するドレイン
領域１７ａ、１７ｂ等を分離している。即ち、ＬＯＣＯ
Ｓ法による素子分離絶縁膜を用いていない。

【００３２】従って、素子分離領域１１３の絶縁膜１８
ａとドレイン領域１７ａ、１７ｂ等との界面で熱歪み等
による欠陥の発生が低減される。これにより、素子分離
領域１１３とドレイン領域１７ａ、１７ｂ等との境界で
の欠陥に起因する正孔の放出が大幅に低減されるため、
光発生正孔以外の正孔のホールポケット２５への蓄積に
よる固定パターン雑音をより一層抑制することができ
る。

【００３３】さらに、素子分離領域１１３にシリコン基
板１１に到達する素子分離領域１３を形成している。こ
の場合、シリコン基板１１を接地電位或いは負電位とし
て拡散分離領域１３を接地電位或いは負電位とすること
により、素子分離領域１３の近くのドレイン領域１７
ａ、１７ｂ及び不純物領域１７と絶縁膜１８ａとの境界
に欠陥等が生じた場合でも欠陥から放出された正孔を拡
散分離領域１３を通してシリコン基板１１に排出するこ
とができる。このため、光発生正孔以外の正孔のホール
ポケット２５への蓄積による固定パターン雑音をさらに
一層抑制することができる。

【００３４】また、ＬＯＣＯＳ法により形成した選択酸
化膜と異なり、バーズビークが生じないため、選択酸化
膜により隣接する単位画素間を分離する方法に比べてよ
り一層の微細化が可能である。次に、図６を参照して、
図１の構造の単位画素１０１を有するＭＯＳ型イメージ
センサの全体の構成について説明する。図６は、本発明
の実施の形態におけるＭＯＳ型イメージセンサの回路構
成図を示す。

【００３５】図６に示すように、このＭＯＳ型イメージ
センサは、２次元アレーセンサの構成を採っており、上
記した構造の単位画素１０１が列方向及び行方向にマト
リクス状に配列されている。この実施の形態では、説明
の都合上、単位画素が２行２列に配列されたものを記載
している。また、垂直走査信号（ＶＳＣＡＮ）の駆動走
査回路１０２及びドレイン電圧（ＶＤＤ）の駆動走査回
路１０３が配置されている。

【００３６】垂直走査信号供給線２１ａ，２１ｂは垂直
走査信号（ＶＳＣＡＮ）の駆動走査回路１０２から行毎
に一つずつでている。各垂直走査信号供給線２１ａ，２
１ｂは行方向に並ぶ全ての単位画素１０１内のＭＯＳト
ランジスタ１１２のゲート電極１９に接続されている。
また、ドレイン電圧供給線（ＶＤＤ供給線）２２ａ，２
２ｂはドレイン電圧（ＶＤＤ）の駆動走査回路１０３か
ら行毎に一つずつでている。各ドレイン電圧供給線（Ｖ
ＤＤ供給線）２２ａ，２２ｂは、行方向に並ぶ全ての単
位画素１０１内の光信号検出用ＭＯＳトランジスタ１１
２のドレイン領域１７ａに接続されている。

【００３７】また、列毎に異なる垂直出力線２０ａ，２
０ｂが設けられて、各垂直出力線２０ａ，２０ｂは列方
向に並ぶ全ての単位画素１０１内のＭＯＳトランジスタ
１１２のソース領域１６ａにそれぞれ接続されている。
さらに、ＭＯＳトランジスタ１１２のソース領域１６ａ
は列毎に垂直出力線２０ａ，２０ｂを通して信号出力回
路１０５と接続している。信号出力回路１０５はソース
領域１６ａの電位をメモリに記憶し、さらにソース領域
１６ａの電位に対応する映像信号を水平出力線２６を通
して映像信号出力端子１０７に出力する。ＨＳＣＡＮ入
力走査回路１０４により信号出力回路１０５から出力す
るタイミングが制御される。

【００３８】次に、上記のＭＯＳ型イメージセンサにお
ける光信号検出のための素子動作について説明する。光
検出のための素子動作おいては、掃出期間（初期化）−
蓄積期間−読出期間−掃出期間（初期化）−・・という
ように、掃出期間（初期化）−蓄積期間−読出期間とい
う一連の過程が繰り返される。

【００３９】まず、初期化動作により、キャリアポケッ
ト２５内、第１及び第２のウエル領域１５ａ，１５ｂ内
に残る電荷を排出する。即ち、ＶＤＤ供給線２２ａ，２
２ｂを通して光信号検出用ＭＯＳトランジスタ１１２の
ドレインに、またＶＳＣＡＮ供給線２１ａ，２１ｂを通
して同じくゲートにそれぞれ、例えば７〜８Ｖの高い正
の電圧を印加する。

【００４０】次いで、光信号検出用ＭＯＳトランジスタ
１１２のゲート電極１９に低いゲート電圧を印加し、ド
レイン領域１７ａ、１７ｂに約２〜３Ｖの電圧（ＶＤ
Ｄ）を印加する。このとき、第１のウエル領域１５ａと
ｎ型ウエル層１２及びｎ型埋込層３２が空乏化するとと
もに、第２のウエル領域１５ｂは空乏化する。そして、
ドレイン領域１７ａ、１７ｂからソース領域１６ａ、１
６ｂに向かう電界が生じる。

【００４１】次いで、受光ダイオード１１１に光を照射
して電子−正孔対（光発生電荷）を生じさせる。上記電
界によりこの光発生電荷のうち光発生ホールが光信号検
出用ＭＯＳトランジスタ１１２のゲート領域１５ｂに転
送されて、キャリアポケット２５に蓄積される。これに
より、チャネル領域からその下のゲート領域１５ｂに広
がる空乏層幅が制限されるとともに、そのソース領域１
６ａ、１６ｂ付近のポテンシャルが変調されて、ＭＯＳ
トランジスタ１１２の閾値電圧が変化する。

【００４２】上記初期化期間及び蓄積期間において、シ
リコン基板１１を通して拡散分離領域１３を接地電位と
することにより、正孔（ホール）に対して図５に示すよ
うなポテンシャルが形成されるため、たとえ絶縁膜１８
ａの近傍の欠陥から正孔が放出されてもその正孔が拡散
分離領域１３を通してシリコン基板１１に排出されてホ
ールポケット２５の方に流れるのを抑制することができ
る。これにより、欠陥に起因する電荷のホールポケット
２５への蓄積による固定パターン雑音をより一層抑制す
ることができる。

【００４３】次いで、ゲート電極１９にＭＯＳトランジ
スタ１１２が約２〜３Ｖのゲート電圧を印加し、ドレイ
ン領域１７ａ、１７ｂに約２〜３Ｖの電圧ＶＤＤを印加
する。これにより、キャリアポケット２５上方のチャネ
ル領域の一部に低電界の反転領域が形成され、残りの部
分に高電界領域が形成されて、ＭＯＳトランジスタ１１
２は飽和状態で動作する。

【００４４】このとき、ソース電位は光発生ホールによ
るＭＯＳトランジスタ１１２の閾値電圧の変動に対応し
て変動し、そのソース電位の変動が信号出力回路１０５
のメモリに記憶される。さらに、適当なタイミングによ
り信号出力回路１０５から、光照射量に比例した映像信
号（Ｖout ）を取り出すことができる。以上のように、
この実施の形態に係る固体撮像素子によれば微細化を図
ることができ、固定パターン雑音を抑制できるので、こ
の固体撮像素子を固体撮像装置、例えばビデオカメラ、
電子カメラ、画像入力カメラ、スキャナ又はファクシミ
リ等に組み込むことにより、装置の小型化を図り、画質
を向上させることができる。

【００４５】以上、実施の形態によりこの発明を詳細に
説明したが、この発明の範囲は上記実施の形態に具体的
に示した例に限られるものではなく、この発明の要旨を
逸脱しない範囲の上記実施の形態の変更はこの発明の範
囲に含まれる。例えば、上記の実施の形態では、素子分
離領域１１３に拡散分離領域１３を形成しているが、拡
散分離領域１３を形成せずに、ｎ型ウエル層１２を素子
分離領域１３を除いて選択的に形成してｐ型の基板１１
と接続したｐ型のエピタキシャル層３１をそのまま表面
まで残すようにしてもよい。

【００４６】また、リング状のゲート電極１９を形成し
ているが、方形状のゲート電極でもよい。この場合、素
子分離領域１１３は隣接する単位画素のソース領域同士
を分離し、或いは同じくソース領域とドレイン領域及び
不純物領域とを分離し、或いは同じくドレイン領域及び
不純物領域同士を分離することになる。また、各単位画
素１０１の周囲を囲むように素子分離領域１１３に形成
されている場合について説明したが、図５に示す列と列
の間（縦方向）、及び行と行との間（横方向）の何れか
一方にのみ素子分離領域１１３を形成してもよい。

【００４７】例えば、行と行との間（横方向）のみを分
離する場合、図７に示すように、行と行との間にのみ素
子分離領域１１３を形成して分離し、一行に並ぶ単位画
素１０１の間は分離せず、ドレイン領域１７ａ、１７ｂ
同士が接続されるように形成する。また、ｐ型のシリコ
ン基板１１を用いているが、代わりにｎ型のシリコン基
板を用いてもよい。この場合、上記実施の形態と同様な
効果を得るためには、上記実施の形態等で説明した各層
及び各領域の導電型をすべて逆転させればよい。この場
合、キャリアポケット２５に蓄積すべきキャリアは電子
及び正孔のうち電子である。

【００４８】

【発明の効果】以上説明したように、本発明において
は、ゲート電極及び素子分離電極をマスクとして、ソー
ス領域及びドレイン領域等の反対導電型の領域を形成す
るとともに、素子分離電極下で反対導電型の領域を分離
することを特徴としている。即ち、本願発明ではＬＯＣ
ＯＳ法による素子分離絶縁膜を用いていない。

【００４９】従って、熱歪みによる欠陥が生じるのを抑
制することができ、上記界面準位に起因するリーク電流
を大幅に抑制することができる。このため、光発生電荷
以外の電荷のキャリアポケットへの蓄積による固定パタ
ーン雑音を抑制することができる。さらに、素子分離電
極下に反対導電型層を分離し、基板に達する拡散分離領
域を形成しているので、素子分離領域の近くの欠陥から
放出された正孔を拡散分離領域を通して基板に排出する
ことができる。このため、光発生電荷以外の電荷のキャ
リアポケットへの蓄積による固定パターン雑音を更に一
層抑制することができる。

【００５０】また、ＬＯＣＯＳ法により形成した選択酸
化膜により隣接する単位画素間を分離する方法に比べて
より一層の微細化が可能である。従って、このような固
体撮像素子を固体撮像装置、例えばビデオカメラ、電子
カメラ、画像入力カメラ、スキャナ又はファクシミリ等
に組み込むことにより、装置の小型化を図り、画質を向
上させることができる。

【図面の簡単な説明】

【図１】本発明の実施の形態に係る固体撮像素子の単位
画素内の素子レイアウトを示す平面図である。

【図２】（ａ）は、本発明の実施の形態に係る固体撮像
素子の単位画素内の素子の構造を示す、図１のＩ−Ｉ線
に沿う断面図である。（ｂ）は、光発生ホールがキャリ
アポケットに蓄積し、チャネル領域に電子が誘起されて
ソース側に反転領域が生じている状態のポテンシャルの
様子を示す図である。

【図３】（ａ）乃至（ｃ）は本発明の実施の形態に係る
固体撮像素子の製造方法を示す断面図（その１）であ
る。

【図４】（ａ）乃至（ｃ）は本発明の実施の形態に係る
固体撮像素子の製造方法を示す断面図（その２）であ
る。

【図５】図４（ｃ）のII-II線に沿う、固体撮像素子の
素子分離領域近傍のポテンシャルの様子を示す図であ
る。

【図６】本発明の実施の形態に係る固体撮像素子の全体
の回路構成を示す図である。

【図７】本発明の他の実施の形態に係る固体撮像素子の
単位画素内の素子レイアウトを示す平面図である。

【図８】従来例に係る固体撮像素子の単位画素内の素子
の構造を示す断面図である。

【符号の説明】

１１ シリコン基板（基板） １２ ｎ型ウエル層（反対導電型層） １３ 拡散分離領域 １５ａ 第１のウエル領域 １５ｂ 第２のウエル領域 １５ｃ チャネルドープ層 １６ａ 低濃度のソース領域 １６ｂ 高濃度のソース領域（コンタクト層） １７ 不純物領域 １７ａ 低濃度のドレイン領域 １７ｂ 高濃度のドレイン領域（コンタクト層） １８ ゲート絶縁膜 １８ａ 絶縁膜 １９ ゲート電極 １９ａ 素子分離電極 ２５ キャリアポケット（高濃度埋込層） ３１ エピタキシャル層 ３２ ｎ型埋込層 ３３ ｐ型埋込層 １０１ 単位画素 １０２ ＶＳＣＡＮ駆動走査回路 １０３ ＶＤＤ駆動走査回路 １０４ ＨＳＣＡＮ入力走査回路 １０５ 信号出力回路 １０７ 映像信号出力端子 １１１ 受光ダイオード １１２ 光信号検出用絶縁ゲート型電界効果トランジス
タ（光信号検出量ＭＯＳトランジスタ） １１３ 素子分離領域

フロントページの続き Ｆターム(参考） 4M118 AA05 AB01 AB10 BA14 CA03 DD01 DD12 EA07 EA15 EA16 FA06 FA26 FA33 5C024 CX04 CY47 GX03 GX16 GY31 5F032 AC01 AC04 CA17 5F049 MA02 NA04 NB05 QA03 SE09 SE20 SZ20 UA20

Claims (8)

【特許請求の範囲】
1. 【請求項１】 一導電型の基板と、該基板上の反対導電
   型層と、該反対導電型層内に形成された一導電型のウエ
   ル領域とを有し、前記ウエル領域内に受光ダイオード及
   び該受光ダイオードに隣接する光信号検出用絶縁ゲート
   型電界効果トランジスタが形成された単位画素を複数配
   置して成る固体撮像素子の製造方法において、 前記ウエル領域上にゲート絶縁膜を形成するとともに、
   隣接する前記単位画素間を分離する素子分離領域に前記
   ゲート絶縁膜と同じ材料からなる絶縁膜を形成する工程
   と、 導電膜をパターニングして前記ゲート絶縁膜上に前記ゲ
   ート電極を形成するとともに、前記素子分離領域の絶縁
   膜上に素子分離電極を形成する工程と、 前記ゲート電極及び前記素子分離電極をマスクとして反
   対導電型の不純物を導入し、ソース領域及びドレイン領
   域を形成するとともに、素子分離することを特徴とする
   固体撮像素子の製造方法。
2. 【請求項２】 前記ゲート電極下のウエル領域内であっ
   て前記ソース領域の近傍にかつ前記ソース領域に沿っ
   て、前記受光ダイオードで発生した光発生電荷を蓄積す
   るキャリアポケットを形成する工程を有することを特徴
   とする請求項１記載の固体撮像素子の製造方法。
3. 【請求項３】 前記ゲート電極はリング状を有し、前記
   ソース領域は前記ゲート電極の内側のウエル領域に形成
   され、前記ドレイン領域は前記ゲート電極の外側のウエ
   ル領域に形成され、前記キャリアポケットは前記ゲート
   電極下のウエル領域内であって前記ソース領域の近傍に
   かつ前記ソース領域を囲むように形成されることを特徴
   とする請求項２記載の固体撮像素子の製造方法。
4. 【請求項４】 前記ゲート絶縁膜を形成するとともに、
   隣接する前記単位画素間を分離する素子分離領域に前記
   ゲート絶縁膜と同じ材料からなる絶縁膜を形成する工程
   の前に、 前記素子分離領域に、前記基板に到達する一導電型の拡
   散分離領域を形成する工程を有することを特徴とする請
   求項１乃至３の何れか一に記載の固体撮像素子の製造方
   法。
5. 【請求項５】 前記導電膜の材料はポリシリコンである
   ことを特徴とする請求項１乃至４の何れか一に記載の固
   体撮像素子の製造方法。
6. 【請求項６】 前記固体撮像素子は複数の前記単位画素
   が行と列に配置されてなり、前記列と列の間、及び前記
   行と行の間の何れか一方の間にのみ前記素子分離領域を
   形成することを特徴とする請求項１乃至５の何れか一に
   記載の固体撮像素子の製造方法。
7. 【請求項７】 請求項１乃至６の何れか一に記載の固体
   撮像素子の製造方法により作成されたことを特徴とする
   固体撮像素子。
8. 【請求項８】 請求項７記載の固体撮像素子を備えたこ
   とを特徴とする固体撮像装置。