KR101323544B1 - 고체 촬상 디바이스 및 촬상 장치 - Google Patents
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Abstract
광전 변환부, 및 광전 변환에 의해 생성된 전하를 픽셀 신호로 변환하는 변환부를 포함하는 픽셀을 포함하는 고체 촬상 디바이스. 고체 촬상 디바이스에서, 픽셀의 적어도 하나의 트랜지스터의 게이트 전극 아래의 영역에 대응하는 기판 상에 실질적으로 게이트 절연막만이 형성된다.
고체 상태 촬상 디바이스, 광전 변환, 게이트 절연막, 픽셀 신호, 카메라
Description
도 1은 본 발명의 제1 실시예의 고체 촬상 디바이스의 평면 레이아웃도.
도 2a 내지 2c는 라인 A-A, 라인 B-B, 및 라인 C-C에 따라 각각 절단된 도 1의 고체 촬상 디바이스의 단면도.
도 3은 제1 실시예의 단위 픽셀의 등가 회로도.
도 4는 본 발명의 제2 실시예의 고체 촬상 디바이스의 평면 레이아웃도.
도 5a 내지 5c는 라인 A-A, 라인 B-B 및 라인 C-C에 따라 각각 절단된 도 4의 고체 촬상 디바이스의 단면도.
도 6a 내지 6c는 게이트 전극과 배선간의 컨택트부의 예에 대한 각각의 평면도.
도 7a 및 7b는 트랜지스터의 예로 든 게이트 전극의 각 평면도 및 단면도.
도 8a 및 8b는 트랜지스터의 다른 예로 든 게이트 전극의 각 평면도 및 단면도.
도 9a 및 9b는 트랜지스터의 또 다른 예로 든 게이트 전극의 각 평면도 및 단면도.
도 10a 및 10b는 트랜지스터의 또 다른 예로 든 게이트 전극의 각 평면도 및 단면도.
도 11은 제2 실시예의 소자 분리 영역의 예로 든 불순물 영역의 단면도.
도 12는 제2 실시예의 소자 분리 영역의 또 다른 예로 든 불순물 영역의 단면도.
도 13은 제2 실시예의 반사 방지막으로 형성된 포토다이오드 상의 주요 컴포넌트의 구성 예를 도시하는 단면도.
도 14는 제2 실시예를 예시하는데 이용하기 위한 주요 컴포넌트의 평면도.
도 15a 내지 15e는 본 발명의 실시예에서 소자 분리 영역의 불순물 영역의 구성을 도시하는 개략적인 단면도.
도 16a 및 16b는 본 발명의 다른 실시예의 주요 컴포넌트의 평면도.
도 17은 본 발명의 다른 실시예를 예시하는데 이용하기 위한 평면도.
도 18은 본 발명의 또 다른 실시예를 예시하는데 이용하기 위한 단면도.
도 19a 및 19b는 본 발명의 또 다른 실시예의 주요 컴포넌트의 단면도.
도 20은 비교예의 고체 촬상 디바이스의 평면 레이아웃 도.
도 21은 라인 A-A에 따라 절단된 도 20의 고체 촬상 디바이스의 단면도.
도 22a 내지 22c는 비교예의 소자 분리 영역의 절연층의 형성 프로세스를 도시하는 제1 프로세스 도.
도 23d 내지 23e는 비교예의 소자 절연 영역의 절연층의 형성 프로세스를 도시하는 제2 프로세스 도.
도 24는 이전 STI에 의한 CMOS 고체 촬상 디바이스의 주요 컴포넌트의 단면도.
도 25는 본 발명이 적용되는 촬상부를 구비하는 촬상 장치의 개략도.
<도면의 주요 부분에 대한 간단한 설명>
61 : 고체 촬상 디바이스
62 : n형 실리콘 기판
63 : p형 반도체 웰 영역
64 : 단위 화소
65 : 소자 분리 영역
71, 72, 73 : n형 소스/드레인 영역
76 : 전송 게이트 전극
78 : 증폭 게이트 전극
본 발명은 고체 촬상 디바이스에 관한 것으로, 특히 픽셀이 광전 변환에 의해 생성된 전하를 픽셀 신호로 변환하는 변환부를 포함하는 고체 촬상 디바이스, 예를 들면 CMOS(Complementary Metal Oxide Semiconductor) 센서에 관한 것이다. CMOS 센서는 CMOS 프로세스를 전체 또는 부분적으로 응용하여 제조된다.
고체 촬상 디바이스는 1-칩 소자이거나, 복수의 칩으로 구성될 수 있다.
MOS(Metal Oxide Semiconductor) 디바이스에 있어서, LOCOS(Local Oxidation of Silicon) 분리가 소자 분리에 일반적으로 이용되었다. 최근에는, 더 작은 디바이스 크기를 다루기 위해, STI(Shallow Trench Isolation)가 소자 분리에 더욱 많이 이용되고 있다.
CMOS 센서와 같은 고체 촬상 디바이스에서, STI가 소자 분리에 더욱 많이 이용되고 있다(특허문헌 1(JP-A-2002-270808) 참조). 고체 촬상 디바이스는 픽셀 영역, 및 신호 처리를 위해 픽셀 영역을 구동하는 주변 회로로 구성된다. 주변 회로에 대한 크기 감소 기술이 또한 픽셀 영역에서 채택된다. 최근에 크기가 감소된 임의의 고체 촬상 디바이스의 픽셀에 대해, STI는 주변 회로와 마찬가지로 소자 분리에도 일반적으로 이용된다.
도 24는 STI가 적용되는 이전의 고체 촬상 디바이스의 주요부의 단면 구성을 도시하고 있다. 이러한 STI가 적용된 고체 촬상 디바이스(1)에서, n형 실리콘 기판(2)은 p형 반도체 웰 영역(3)으로 형성된다. p형 반도체 웰 영역(3)은 트렌치(4)로 형성되고, 트렌치(4)의 내부에 실리콘 산화막(5)이 매립되어 STI 영역(6)이 형성된다. 이러한 STI 영역(6)은 하나의 픽셀의 내부 및 임의의 2개의 인접하는 픽셀 사이에서 소자 분리를 적용하는 소자 분리 영역이다. STI 영역(6)에 대해, 2개의 인접하는 픽셀(10A, 10B)은 서로 분리되고, 픽셀(10A, 10B)에서, 포토다이오드 PD 또는 복수의 트랜지스터들이 예를 들면, 서로 분리된다. 여기에서 유의할 점은, 픽셀은 광전 변환부로서 기능하는 포토다이오드 PD 및 복수의 트랜지스터 Tr로 구성된다는 점이다.
포토다이오드 PD는 소위 n형 기판(2), p형 반도체 웰 영역(3), n형 전하 저장 영역(7), 표면 측의 절연막(8), 및 p+ 누적층(9)을 포함하는 HAD(Hall Accumulated Diode) 구성으로 되어 있다. 복수의 트랜지스터 중에서, 전송 트랜지스터는 특히 전송 게이트 전극(13)을 형성함으로써 구성된다. 전송 게이트 전극(13)에서, 게이트 절연막(12)은 포토다이오드 PD의 n형 전하 저장 영역(7)과 플로팅 확산(FD)으로서 기능하는 n형 드레인 영역(11)의 사이에 개재된다. STI 영역(6)에서, p+ 영역(14)은 깊게 매립된 실리콘 산화막(5), n형 전하 저장 영역(7), 및 p형 반도체 웰 영역(3)의 계면에 형성된다. p+ 영역(14)은 암전류 및 백색 점(spot)을 방지할 목적으로 제공된다.
그러나, 화소 영역 분리의 기술로서 상기 언급된 STI를 이용하는 고체 촬상 디바이스에 있어서, 2가지 문제가 이하와 같이 관찰된다. 제1 문제는 열적 스트레스로 인해 결정 결함이 쉽게 발생한다는 점이다. STI에 있어서, 트렌치(4)는 실리콘 기판까지의 깊이로 형성되고, 실리콘 산화막(5)이 그 내부에 매립되어 소자 분리 영역(6)이 형성된다. 그러한 구성에 있어서, 실제로 작은 크기의 소자 분리 영역을 형성하는 장점이 있지만, 깊게 매립된 실리콘 산화막(5)과 실리콘 기판 간의 열 팽창 계수의 차이로 인해 열적 스트레스를 유발한다. 이를 개선하기 위해, 일부 설계 변경은 STI에 대한 형상이 예를 들면, 테이퍼(taper)되는 것과 같이 행해진다. 그러나, 테이퍼된 형상에 있어서, 포토다이오드 PD의 면적이 감소되어, 더 작은 양의 포화 신호로 나타나게 되고, 감도가 저하된다.
제2 문제는 암전류 및 백색점을 방지하기 위해 트렌치(4)내의 실리콘 산화막(5)과 포토다이오드 PD 간에 배치된 p+ 영역(14)이다. 이러한 p+ 영역(14)은 다이오드 PD의 표면 상의 p+ 누적층(9)과 거의 동일한 레벨의 불순물 농도를 가지는 것이 요구된다. 그러나, 구성의 측면에서, 충분한 농도로 깊이 방향을 3차원적으로 커버하는 것은 어렵다. 더욱이, p+ 영역(14)은 초기 단계에서 형성되므로, p+ 영역(14)은 열적 확산으로 인해 포토다이오드 PD의 사이드까지 확장된다. 이것은 결과적으로 포토다이오드 PD의 면적을 줄이고, 그럼으로써 포화 신호의 양의 감소를 유발시킨다.
본 발명의 출원인들은 이전 STI에 대한 개선을 달성하기 위해 고체 촬상 디바이스를 제안했다. 도 20은 위에서 본 픽셀의 개략도이고, 도 21은 라인 A-A에 따라 절단된 도 20의 픽셀의 단면도이다. 도 20에 도시된 바와 같이, 이러한 고체 촬상 디바이스(21)에서, 픽셀(22)은 포토다이오드 PD 및 복수의 트랜지스터 Tr, 이러한 예에서는 전송 트랜지스터 Tr1, 리셋 트랜지스터 Tr2, 및 증폭 트랜지스터 Tr3의 3개의 MOS 트랜지스터로 구성된다. 여기에서 유의할 점은, 참조부호 36은 전송 트랜지스터 Tr1의 게이트 전극을 나타내고, 참조부호 37은 리셋 트랜지스터 Tr2의 게이트 전극을 나타내며, 참조부호 38은 증폭 트랜지스터 Tr3의 게이트 전극을 나타낸다는 점이다.
도 21에 도시된 바와 같이, 픽셀(22)은 예를 들면, n형 실리콘 반도체 기판(23)에 형성되는 p형 반도체 웰 영역(24)에 형성된다. 포토다이오드 PD는 p형 반도체 웰 영역(24) 내부의 n형 전하 저장 영역(25), 및 그 표면상의 p형 누적층(26)으로 형성된다. 전송 트랜지스터 Tr1은 포토다이오드 PD의 n형 전하 저장 영역(25), n형 소스/드레인 영역(26, 본 예에서는 드레인 영역), 및 전송 게이트 전극(36)으로 형성된다. n형 소스/드레인 영역(26)은 플로팅 확산(FD)으로서 기능하고, 전송 게이트 전극(36)은 게이트 절연막(27)을 통해 형성된다. 리셋 트랜지스터 Tr2는 유사하게 p형 반도체 웰 영역(24) 내부의 n형 소스 드레인 영역(본 예에서는 드레인 영역, 26), n형 소스/드레인 영역(본 예에서는 소스 영역, 39), 및 게이트 절연막을 통해 형성된 게이트 전극(37)으로 형성된다. 증폭 트랜지스터 Tr3은 유사하게 p형 반도체 웰 영역(24) 내부의 n형 소스/드레인 영역(본 예에서는 드레인 영역, 39), 소스/드레인 영역(본 예에서는 소스 영역, 40), 및 게이트 절연막을 통해 형성된 게이트 전극(38)으로 형성된다. 소자 분리 영역(31)은 비교적-얕은 p+ 영역(32), 비교적-깊은 p 영역(33), 및 기판 상에서 다른 얇은 산화막(34) 상에 형성된 두꺼운 산화막(35)으로 형성된다.
이러한 예에서, 증폭 트랜지스터 Tr3의 게이트 전극(38)과 배선간의 컨택트을 확립하기 위해, 게이트 전극(38)의 연장부(38a)가 소자 분리 영역(31)의 절연막(35) 상으로 연장됨으로써 형성된다. 이러한 소자 분리 영역(31)에 있어서, 확산층은 소자 분리를 담당하고, 소자 분리 영역은 결정 결함에 의해 백색점 및 암전류가 야기되는 것을 방지하면서도 폭이 감소될 수 있다. 그러므로, 포토다이오드는 그 면적이 클 수 있고, 포화 신호의 양이 증가될 수 있다. 소자 분리 영역(31)은 그 표면 상에서, 두꺼운 산화막(35)으로 형성되고, 게이트 전극(38)의 연장부(38a)는 산화막(35)으로 연장됨으로써 형성된다. 그러므로, 이것은 소스 영역(40), 게이트 전극(38)의 연장부(38a), 증폭 트랜지스터 Tr3의 플로팅 확산(FD)에 의한 픽셀에서의 기생 MOS 트랜지스터의 형성을 방지하므로, 정상적인 센서 동작이 보장될 수 있다.
그러나, 그러한 소자 분리 영역(31)에 있어서, 실리콘 기판이 제조될 때, 약간이라도 실리콘 기판이 손상될 가능성이 있다. 도 22a 내지 23e에 도시된 바와 같이, 반도체 기판의 반도체 웰 영역(24)은 그 위에 실리콘 산화막(24), 및 실리콘 질화막(43)으로 이 순서대로 형성된다. 그러한 막 형성 후, 실리콘 질화막(43)은 예를 들면, 건식 에칭에 의해 소자 분리를 위한 임의의 타겟 영역으로부터 선택적으로 제거된다. 그러한 막 제거의 결과로서, 오목부(44)가 형성된다(도 22a 참조). 그러나, 건식 에칭으로, 베이스인 실리콘 산화막(34)이 또한 약간 에칭될 수 있고, 반도체 웰 영역(24)은 또한 표면 상에서 손상을 당하고, 즉 손상부(45)가 된다.
다음으로, 마스크로서 실리콘 질화막(43)을 이용하여, p형 분술물(47)이 이온 주입에 이용되고, p+ 영역(32)이 형성된다(도 22b 참조). p형 불순물은 비교적 큰 농도를 가지고 있다.
그리고나서, 실리콘 산화막(48)은 오목부(44)를 포함하는 실리콘 질화막(43)의 표면 상에 CVD(화학적-증착)에 의해 형성된다. p형 불순물(49)은 이때 이온 주입에 이용되어, 깊은 p 영역(33)이 p+ 영역(32)에 인접하여 형성된다(도 22c를 참조).
그리고나서, 실리콘 산화막(50)은 CVD에 의해 오목부(44)의 내부에 매립되고, 표면은 CMP(화학적 기계적 폴리싱) 또는 다른 것들에 의해 편평하게 된다(도 23d를 참조).
실리콘 산화막(48)은 그 아래의 실리콘 질화막(43)과 함께 선택적으로 제거됨으로써, 단지 p+ 영역(32) 상에만 절연층(35)을 형성한다. 그럼으로써, 소자 분리 영역(31)은 p 영역(32), p+ 영역(33), 및 절연층(35)에 의해 형성된다(도 23e를 참조).
상기 제조 프로세스에서, 반도체 웰 영역(24)은 비록 약간이지만 도 22a의 에칭 프로세스에 의해 그 표면 상에 손상부(45)를 가지도록 형성될 가능성이 있다. 손상부(45)는 현재의 상황하에서는 무시가능하지만, 모바일 장비, 예를 들면 모바일 전화기에 구비되는 고체 촬상 디바이스가 그 해상도가 증가되는 경우에, 손상부(45)의 존재가 무시할 수 없게 되고, 특성에 영향을 미치기 시작할 것이다. 고체 촬상 디바이스에서, 픽셀의 트랜지스터 Tr의 게이트 전극은 배선과 접속된다. 게이트 전극은 일반적으로 예를 들면, 증폭 트랜지스터 Tr3의 경우에, 소자 분리 영역(31)으로 연장되는 게이트 전극(38)의 연장부(38a)에서의 배선에 접속되고, 즉 접촉되게 된다. 도 21의 소자 분리 구성에 있어서, 게이트 전극(38)의 연장부(38a)는 소자 분리 영역(31)의 절연층(35) 상으로 연장된다. 따라서, 표면 편평도는 구성의 관점에서 손실되고, 구성은 복잡하게 된다.
그러므로, 이전 타입보다 더 나은 특성을 가지는, 예컨대 구성이 더 간단하고 백색점이나 다른 것들이 덜 빈번하게 관찰되는 고체 촬상 디바이스를 제공하는 것이 바람직하다.
본 발명의 제1 실시예에 따르면, 광전 변환부를 포함하는 픽셀, 및 광전 변환에 의해 생성된 전하를 픽셀 신호로 변환하는 변환부를 포함하는 고체 촬상 디바이스가 제공된다. 고체 촬상 디바이스에서, 실질적으로 게이트 절연막은 픽셀의 적어도 하나의 트랜지스터의 게이트 전극 아래의 영역에 대응하는 기판 상에 형성된다.
제1 실시예의 고체 촬상 디바이스에 있어서, 실질적으로 단지 게이트 절연막은 트랜지스터의 게이트 전극 아래의 영역에 대응하는 기판 상에 형성되고, 기판은 채널 영역 및 소자 분리 영역을 포함한다. 그러한 구성에 있어서, 소자 분리 영역 상으로 연장되는 게이트 전극은 또한 편평하게 형성된다. 즉, 소자 분리 영역은 두꺼운 절연층으로 덮히지 않는다.
따라서, 임의의 두꺼운 절연층으로 수행되는 소자 분리와는 달리, 에칭에 의해 어떠한 손상도 야기되지 않으므로, 암전류 및 백색점의 생성이 방지된다.
본 발명의 제2 실시예에 따르면, 광전 변환부를 포함하는 픽셀, 및 광전 변환에 의해 생성된 전하를 픽셀 신호로 변환하는 변환부를 포함하는 고체 촬상 디바이스가 제공된다. 고체 촬상 디바이스에서, 픽셀의 적어도 하나의 트랜지스터의 게이트 전극은 채널 바로 위에 형성된 제1 섹션, 및 채널의 주위에서 기판 상에 형성된 제2 섹션을 포함하고, 제1 섹션/제2 섹션으로의 주입을 위한 불순물 조합은 p형/비도핑, n형/비도핑, n형/p형, 및 p형/n형 중 임의이다.
제2 실시예의 고체 촬상 디바이스에 있어서, 주입을 위한 불순물 조합은 게이트 전극의 채널 바로 위의 제1 섹션과, 채널 주위에서 기판 상에 연장된 제2 섹션의 사이에서 상기와 같이 설정된다. 그러한 설정에 있어서, 게이트 전극의 채널 바로 위의 제1 섹션에 임의의 필요한 게이트 전압이 인가되더라도, 게이트 전압은 채널의 주위에서 기판 상에 연장된 제2 전극에 인가되지 않는다. 따라서, 이것은 기생 MOS 트랜지스터의 형성을 중지시킨다.
본 발명의 제3 실시예에 따르면, 광전 변환부를 가지는 픽셀 및 광전 변환에 의해 생성된 전하를 픽셀 신호로 변환하도록 구성된 변환부를 포함하는 고체 촬상부 - 여기에서 실질적으로 단지 게이트 절연막은 픽셀내의 적어도 하나의 트랜지스터의 게이트 전극 아래의 영역에 대응하는 기판 상에 형성됨 -; 및 상기 고체 촬상부에 포함된 픽셀에서 하나의 트랜지스터의 구동을 제어하도록 구성된 제어부를 포함하는 구동 제어부를 포함하는 촬상 장치가 제공된다.
본 발명의 실시예의 고체 촬상 디바이스에 따르면, 실질적으로 단지 게이트 절연막이 트랜지스터의 게이트 전극 아래의 영역에 대응하는 기판 상에 형성되고, 기판, 예를 들면 소자 분리 영역으로 연장되는 게이트 전극은 소자 분리 영역 상에 형성된 절연막 상으로 연장되지 않는다. 그러므로, 표면은 편평할 수 있고, 따라서 구성이 단순화될 수 있다.
더욱이, 암전류 및 백색점의 생성이 예를 들면, 절연층으로 분리를 수행하는 경우보다 더 양호하게 방지되므로, 결과적인 고체 촬상 디바이스의 특성을 개선한다.
이하에, 본 발명의 실시예들이 첨부된 도면을 참조하여 설명된다.
도 1 내지 2c는 본 발명의 제1 실시예의 고체 촬상 디바이스를 도시하고 있다. 도 1은 픽셀 영역내의 주요 컴포넌트의 평면 레이아웃을 도시하고 있고, 도 2a, 2b 및 2c는 각각 라인 A-A, 라인 B-B 및 라인 C-C에 따라 절단된 도 1의 고체 촬상 디바이스의 단면도이다.
제1 실시예의 고체 촬상 디바이스(61)는 제1 도전형의 반도체 기판, 예를 들면 n형 실리콘 기판(62)을 구비하고 있다. 이러한 n형 실리콘 기판(62)은 제2 도전형, 예를 들면 p형의 반도체 웰 영역(63)으로 형성된다. p형 반도체 웰 영역(63) 상에, 포토다이오드 PD 및 복수의 트랜지스터로 구성된 단위 픽셀(64)이 규칙적으로 2차원으로 각각이 복수로 배치된다. 포토다이오드 PD는 광전 변환부로서 기능한다. 임의의 2개의 인접하는 단위 픽셀(64) 사이에 또는 각 단위 픽셀(64) 내에, 소자 분리 영역(65)이 형성된다. 소자 분리 영역(65)은 본 발명에 따른 소자 분리 수단으로서 기능한다.
포토다이오드 PD는 제2 도전형의 p형 반도체 영역, 즉 p+ 누적층(68), 및 제1 도전형의 n형 전하 저장 영역(69)을 포함하는 HAD(Hall Accumulated Diode) 센서를 형성한다. p+ 누적층(68)은 실리콘 기판의 표면과 절연막(67)의 계면에서 형성된다. n형 전하 저장 영역(69)은 p+ 누적층(68)의 아래에 형성되고, 그 내부에 광전 변환의 결과로서 신호 전하를 저장한다.
픽셀(64)을 구성하는 트랜지스터의 개수는 가변하고, 이러한 예에서는 3개의 MOS 트랜지스터, 즉 전송 트랜지스터 Tr1, 리셋 트랜지스터 Tr2, 및 증폭 트랜지스터 Tr3이 이용된다. 전송 트랜지스터 Tr1은 포토 다이오드 PD의 전하 저장 영역(69), n형, 즉 제1 도전형의 소스/드레인 영역(본 예에서는 드레인 영역, 71) 및 전송 게이트 전극(76)으로 형성된다. n형 소스/드레인 영역(71)은 플로팅 확산(FD)으로서 기능하고, 전송 게이트 전극(76)은 게이트 절연막(75)을 통해 형성된다. 리셋 트랜지스터 Tr2는 n형 소스/드레인 영역(본 예에서는 소스 영역, 71)의 쌍, n형 소스/드레인 영역(본 예에서는 드레인 영역, 72), 및 게이트 절연막(75)을 통해 형성된 리셋 게이트 전극(77)으로 형성된다. 증폭 트랜지스터 Tr3은 n형 소스/드레인 영역(본 예에서는 드레인 영역, 72)의 쌍, n형 소스/드레인 영역(본 예에서는 소스 영역, 73), 및 게이트 절연막(75)을 통해 형성된 증폭 게이트 전극(78)으로 형성된다.
도 3은 단위 픽셀(64)의 등가 회로를 도시하고 있다. 포토다이오드 PD의 캐소드(n 영역)는 전송 트랜지스터 Tr1을 통해 증폭 트랜지스터 Tr3의 게이트에 접속된다. 증폭 트랜지스터 Tr3의 게이트에 전기적으로 접속된 애노드는 플로팅 확산(FD)으로 지칭된다. 전송 트랜지스터 Tr1은 포토다이오드 PD와 FURO(FD)의 사이에 접속된다. 전송 트랜지스터 Tr1은 그 게이트에 전송 라인(101)을 통해 전송 펄스 φTRG가 제공되는 경우에 턴온되어, 포토다이오드 PD에 의한 광전 변환의 결과로서 신호 전하를 플로팅 확산(FD)에 전달한다.
리셋 트랜지스터 Tr2에서, 드레인은 픽셀 전원 Vdd1에 접속되고, 소스는 플로팅 확산(FD)에 접속된다. 리셋 트랜지스터 Tr2는 그 게이트에 리셋 라인(102)을 통해 리셋 펄스 φRST가 제공되는 경우에 턴온되어, 플로팅 확산(FD)의 전하를 제거함으로써 픽셀 전원 Vdd1로 플로팅 확산(FD)을 리셋한다. 그러한 리셋팅은 포토다이오드 PD로부터 플로팅 확산(FD)으로의 신호 전하의 전달 이전에 수행된다.
증폭 트랜지스터 Tr3에서, 게이트는 플로팅 확산(FD)에 접속되고, 드레인은 픽셀 전원 Vdd2에 접속되며, 소스는 수직 신호(103)에 접속된다. 증폭 트랜지스터 Tr3은 플로팅 확산(FD)의 전위를 리셋 레벨로서 수직 신호 라인(103)에 포워딩한다. 포워딩된 전위는 플로팅 확산이 리셋 트랜지스터 Tr2에 의해 리셋된 후의 전위이다. 증폭 트랜지스터 Tr3는 또한 플로팅 확산(FD)의 전위를 신호 레벨로서 수직 신호 라인(103)에 포워딩한다. 포워딩되는 전위는 신호 전하가 전송 트랜지스터 Tr1에 의해 전달된 후의 전위이다.
픽셀이 구동되는 경우, 픽셀 전원 Vdd1은 영향을 받고, 하이 및 로우 레벨 사이에서 스위칭되며, 증폭 트랜지스터 Tr3의 드레인이 변경된다.
실시예에서, 소자 분리 영역(65)은 p형 반도체 웰 영역(63)의 내부에 p형 반도체 영역(81)을 형성함으로써 구성된다. p형 반도체 영역(81)은 트랜지스터의 n형 소스/드레인 영역(71 내지 73)의 제1 도전형과 반대인 도전형이다. 이러한 실시예에서, p형 반도체 영역(81)은 p+ 반도체 영역(82), 및 p 반도체 영역(83)에 의해 형성된다. p+ 반도체 영역(82)은 높은 농도를 가지고 있고, 비교적 얕은 깊이로 반도체 웰 영역(63)의 표면 측 상에 형성된다. p 반도체 영역(83)은 소자 분리를 위해 필요한 깊이로 p+ 반도체 영역(82)에 연속하여 형성된다. p 반도체 영역(81), 즉 실리콘 기판의 소자 분리 영역은 그 두께가 게이트 절연막과 유사한 절연막(84)으로 그 위에 형성된다. 소자 분리막(65) 상의 절연막(84)은 트랜지스터의 게이트 절연막(75)에 의해 실질적으로 형성된다. 소자 분리 영역(65)은 게이트 절연막(75)과 동등한 분리막(84)으로만 그 위에 형성된다. 게이트 전극이 제거된 후, 기판의 표면은 게이트 절연막으로만 그 위에 형성되어, 트랜지스터의 액티브 영역 및 소자 분리 영역을 포함하여 표면이 전체적으로 편평하게 된다.
소자 분리 영역(65)을 구성하는 불순물 영역(81)은 도 15a의 예, 즉 p+ 불순물 영역(82) 및 영역(82)보다 폭이 더 좁은 p 불순물 영역(83)을 포함하는 구성, 도 15B의 예, 즉 p+ 불순물 영역(82) 및 동일한 폭을 공유하는 p 불순물 영역(83)을 포함하는 구성, 또는 도 15c, 즉 단지 p 불순물 영역(83)만을 포함하는 구성을 취할 수 있다. 소자 분리 영역(65)을 구성하는 불순물 영역(81)은 도 15d의 예 또는 도 15e의 예의 구성을 취할 수도 있다. 소자 분리 영역(65)의 불순물 영역(81)의 구성은 나중에 설명되는 다른 실시예에도 유사하게 적용가능하다.
트랜지스터 Tr1, Tr2 및 Tr3 각각의 게이트 전극(76, 77 및 78)은 각각 제1 및 제2 섹션(91, 92)을 포함한다. 제1 섹션(91)은 액티브 영역인 채널 영역에 대응하고, 제2 섹션(92)은 채널 영역의 주위 기판으로, 즉 도 1 내지 2c에서 소자 분리 영역(65) 상으로 연장한다. 그럼으로써, 게이트 전극 아래의 기판이 게이트 절연막만으로 그 위에 형성된다. 도면 예들에서, 소자 분리 영역(65)의 게이트 전극(76 내지 78)의 더 낮은 섹션은 게이트 절연막과 동등한 절연막에 의해 각각 형성된다. 제1 실시예에서, 제2 섹션(92)은 게이트 전극으로부터 약간 돌출되지만, 나중에 설명되는 바와 같이 돌출될 필요가 있다.
제1 실시예에서, 도 6a에 도시된 바와 같이, 게이트 전극(76, 77)이 배선(101, 102)에 접촉하도록 하는 컨택트부(88)(도 3을 참조)는 채널 영역 바로 위에 형성된다. 고체 촬상 디바이스에 있어서, 컴포넌트들, 즉 증폭 트랜지스터, 리셋 트랜지스터, 및 전송 트랜지스터는 기본적으로는 아날로그이다. 그러므로, 주변회로, 즉 소위 논리 회로에서의 다른 트랜지스터들과 비교할 때, 상기 컴포넌트들의 게이트 전극은 그 폭이 더 넓고, 따라서 채널의 바로 위에서 게이트 전극과의 컨택트를 허용한다. 도 6b에 도시된 바와 같이, 게이트 전극(76, 77)이 배선(101, 102)과 접촉하게 하는 컨택트부(88)는 소자 분리 영역(65)에 돌출되는 게이트 전극 상에 형성될 수 있다.
게이트 전극(76, 77)이 배선(101, 102)과 접촉하도록 하기 위해 컨택트부(88)가 채널 영역 바로 위에 형성된 상태에서, 채널의 외부, 예를 들면 소자 분리 영역(65) 상에 컨택트부를 형성하여 이용하기 위한 게이트 전극의 영역에 대한 필요가 전혀 없다. 따라서, 포토다이오드 PD 또는 다른 것들이 그 영역이 더 크게 될 수 있고, 게이트 전극의 레이아웃 디자인이 더 용이하게 된다. 더구나, 게이트 전극의 제2 섹션(92)은 그만큼 돌출할 필요가 없으므로, 섹션이 기생 MOS 트랜지스터로 기능하는 것을 방지한다.
게이트 전극(76 내지 78)에서, 제1 및 제2 섹션(91, 92)은 다른 재료로 만들어진다. 즉, 게이트 전극은 폴리실리콘 또는 비정질 실리콘, 즉 본 예에서는 폴리실리콘으로 만들어지고, 제1 및 제2 섹션(91, 92) 사이에서 불순물 주입이 변경된다. 도 7a 내지 10b는 다양한 타입의 예들을 도시하고 있다. 도면에서, 참조부호 S는 소스 영역을 나타내고, 참조부호 D는 드레인 영역을 나타내며, 참조번호 65는 소자 분리 영역을 나타낸다.
예를 들면, 도 7a 및 7b에 도시된 바와 같이, 게이트 전극(76 내지 78)의 제1 섹션(91)은 n형 불순물을 주입한 폴리실리콘으로 형성되고, 제2 섹션은 p형 불순물을 주입한 폴리실리콘으로 형성, 즉 제1 섹션/제2 섹션은 n형/p형을 가지고 있다.
다르게는, 도 8a 및 8b에 도시된 바와 같이, 제1 섹션(91)은 p형 불순물을 주입한 폴리실리콘으로 형성되고, 제2 섹션(92)은 n형 불순물을 주입한 폴리실리콘으로 형성, 즉 제1 섹션/제2 섹션은 p형/n형을 가지고 있다.
또 다르게는, 도 9a 및 9b에 도시된 바와 같이, 제1 섹션은 n형 불순물을 주입한 폴리실리콘으로 형성되고, 제2 섹션(92)은 도핑되지 않은 폴리실리콘으로 형성, 즉 제1 섹션/제2 섹션은 n형/미-도핑을 가지고 있다.
또 다르게는, 도 10a 및 10b에 도시된 바와 같이, 제1 섹션(91)은 p형 불순물을 주입한 폴리실리콘으로 형성되고, 제2 섹션(92)은 미-도핑된 폴리실리콘으로 형성, 즉 제1 섹션/제2 섹션은 p형/미-도핑을 가지고 있다.
게이트 전극(76 내지 78)내의 그러한 불순물 분포에 있어서, 도 7a 내지 10b의 임의의 구성에서, 트랜지스터가 채널 바로 위에 형성된 제1 섹션(91)에 소정 게이트 전극의 인가를 통해 구동되는 경우, 채널 주위 부분, 예를 들면 소자 분리 영역(65)으로 연장하는 제2 섹션(92)에 어떠한 게이트 전압도 인가되지 않는다. 즉, 도 7a 내지 8b의 예에서, pn 접합은 제1 및 제2 섹션(91, 92)간의 경계에서 형성되므로, 제1 섹션(91)에 게이트 전압이 인가되더라도, 제2 섹션(92)에는 어떠한 게이트 전압도 인가되지 않는다. 도 9a 내지 10b에서, 제2 섹션(92)은 미도핑된 폴리실리콘으로 형성되고, 따라서 저항이 높으며, 실질적으로 절연체로서 기능한다. 그러므로, 게이트 전압이 제1 섹션(91)에 인가되더라도, 제2 섹션에는 어떠한 게이트 전압도 인가되지 않는다. 따라서, 이것은 기생 게이트로서 기능하는 제2 섹션(92)을 기생 MOS 트랜지스터로 형성하는 것을 방지한다. 그러한 구성에 있어서, 채널로부터 그 주위 부분, 즉 소자 분리 영역으로의 전하 누설이 방지되고, 게이트 전극(76 내지 78)과 소자 분리 영역(65) 사이에서 절연막의 높이가 감소될 수 있다. 이러한 절연막은 게이트 절연막에 의해서만 형성될 수 있다.
예를 들면, 제1 및 제2 섹션(91, 92)은 이하와 같이 형성된다. 즉, 폴리실리콘 막은 게이트 전극 패턴으로의 패터닝을 위해 CVD에 의해 피착된다. 폴리실리콘 막에 대해, 제1 및 제2 섹션(91, 92)은 전적으로 n형 불순물의 이온 주입 후, 제2 섹션(92) 및 소자 분리 영역은 선택적으로 이번에는 p형 불순물이 이온 주입된다. 이러한 p형 불순물은 n형 불순물을 상쇄시키는 농도를 가지고 있다. 다르게는, 다결정 실리콘 막은 전적으로 p형 불순물의 이온 주입 후, 제2 섹션(92) 및 소자 분리 영역은 선택적으로 이번에는 n형 불순물이 이온 주입된다. 결과적으로, 제1 섹션(91)은 도전 상태가 되고, 제2 섹션(92)은 높은 저항 영역으로 형성된다. n형 및 p형 불순물이 동일한 레벨을 가지는 경우, 불순물은 상쇄되어, 미도핑된 영역을 형성한다.
이때, 게이트 전극은 조금이라도 소자 분리 영역 상으로 연장되어야 한다. 도 14의 예에 도시된 바와 같이, 여기에서 고려되는 것은, 패터닝 변위, 즉 게이트 전극으로 기능하는 폴리실리콘 막(121)이 n형 소스/드레인 영역(122, 123)의 쌍의 단부보다 더 안쪽으로 형성되는 경우이다. 이것이 적용되는 경우에 있어서, p형 불순물의 이온 주입으로, p형 영역(124)은 소스/드레인 영역(122, 123)의 쌍 사이에서 단락 회로를 유발하므로, 트랜지스터는 동작되지 않게 된다. 이를 감안하여, 게이트 전극의 폴리실리콘 막(21)은 조금이라도 소자 분리 영역(65) 상으로 돌출하여 형성되는 것이 더 바람직하다.
유의할 점은, 소자 분리 영역 상의 게이트 전극의 돌출부의 길이가 p형 불순물의 이온 주입 및 다양한 타입의 열처리 후에 소스/드레인 영역의 쌍 사이에서 적어도 전류 누설의 양을 허용하는 값을 취할 수도 있다는 점이다. 최근 연구에 따르면, 소자 분리 영역의 게이트 전극 아래 부분을 통해 소스/드레인 영역(122, 123)의 사이에서 누설 전류가 약간 관찰되더라도, 고체 촬상 디바이스에서는 무시가능하다는 것을 보여주고 있다. 즉, 고체 촬상 디바이스는 칼럼 신호 처리 회로에 상관된 더블 샘플링 회로(CDS 회로)를 구비하고 있고, 리셋 신호와 신호 전하의 신호간의 차이를 가지는 픽셀 신호를 출력한다. 그러므로, 약간의 누설 전류가 있더라도, 누설 전류는 차감에 의해 제거되어, 영향을 주지 않는다.
제1 및 제2 섹션(91, 92)을 형성하는 상기 예에서, p형 불순물은 게이트 전극의 제1 및 제2 섹션간의 경계를 형성하는데 이용된다. 게이트 전극의 제1 섹션이 소스/드레인 영역의 형성을 위해 높은 농도의 n형 불순물이 이온 주입되는 경우, 게이트 전극의 제1 섹션에 대해 n-농도가 추가적으로 증가된다. 그럼으로써, p형 불순물이 경계를 형성하는데 이용되는 경우에 일부 마스크 변위가 관찰되더라도, 소스/드레인 영역으로의 n형 불순물의 이온 주입은 정확하게 채널 폭을 결정할 수 있게 한다.
제1 및 제2 섹션(91, 92)을 형성하는 또 하나의 예로서, 미도핑된 폴리실리콘 막은 게이트 전극의 패턴으로의 패터닝을 위해 형성된다. 그리고나서, n형 불 순물의 이온 주입이 수행되어, 소스/드레인 영역과 동일한 시간에 게이트 전극의 제1 섹션을 형성한다. 이러한 방법에 있어서, 제1 및 제2 섹션간의 경계를 형성하는데 p형 불순물을 이용할 필요가 없다.
도 16a에 도시된 바와 같이, 트랜지스터 Tr의 게이트 전극(78)의 채널 주위의 섹션(81A), 즉 소자 분리 영역(점선으로 해칭된 영역)은 p형 불순물을 이온 주입하여 높은 임계값 영역이 된다. 이것은 트랜지스터를 동작하게 하려는 것이 아니다. 도 16b에 도시된 바와 같이, 게이트 전극(78)의 채널 주위의 섹션(소자 분리 영역, 81A)은 소스 S 및 드레인 D에 인접하는 부분(소자 분리부)인 섹션(81B)와 다른 불순물 농도를 가지도록 구성, 즉 섹션(81A)은 섹션(81B)보다 높은 농도를 가지고 있다.
도 17에 도시된 바와 같이, 이제 고려되는 것은, 트랜지스터 Tr의 게이트 전극(78) 아래의 채널에 인접하여 소자 분리 영역(65)의 불순물 영역(81)을 형성하는 경우이다. 그러한 영역의 형성의 시기에, 소자 분리 영역(65)의 불순물 영역(81)은 마스크 변위로 인해, 채널 영역과 떨어져서, 즉 소위 오프셋되어 종종 형성될 수 있다. 이것이 적용되더라도, 트랜지스터 Tr이 턴오프되는 경우, 음의 전압이 게이트 전극(78)에 인가되어, 누설 전류가 오프셋부(210)에서 발생되는 것을 방지할 수 있다.
도 11에 도시된 바와 같이, 소자 분리 영역(65)을 구성하는 제2 도전형 불순물 영역, 즉 본 예에서는 p형 불순물 영역은 제1 p형 불순물 영역(811) 및 제2 p형 불순물 영역(812)에 의해 형성될 수 있다. 제2 p형 불순물 영역(812)은 제1 p형 불순물 영역(811)의 내부 또는 인접하여 형성되고, 제1 p형 불순물 영역(811)보다 더 큰 농도를 가지고 있다. 제2 p형 불순물 영역(812)을 형성하기 위해, 제1 p형 불순물 영역(811)이 처음으로 형성되고, 그리고나서, 레지스트 마스크(85)가 그렇게 형성된 제1 p형 불순물 영역(811) 상에 형성된다. 그런 후, p형 불순물(86)의 경사진 이온 주입이 수행될 것이다.
그럼으로써, 제1 p형 불순물 영역(811)뿐만 아니라 제2 p형 불순물 영역(812)에도, 더 높은 신뢰성으로 소자 분리가 수행될 수 있다.
도 12에 도시된 바와 같이, 제2 p형 불순물 영역(812)은 트랜지스터의 드레인 영역과 적어도 인접한 소자 분리 영역(65), 즉 제1 p형 불순물 영역(81)으로의 경사진 이온 주입에 의해 형성될 수 있다. 제2 p형 불순물 영역(812)은 특히 소자 분리가 신뢰성있게 드레인-레벨-가변 드레인 영역에 수행되는 것을 돕는다. 하나의 예로서, 리셋 트랜지스터 Tr2의 드레인 영역(71)에 인접한 소자 분리 영역(65)에 제2 p형 불순물 영역(812)을 형성하는 것이 바람직하다. 이것은, 리셋 트랜지스터 Tr2의 드레인 영역(71)에는 높거나 낮은 레벨의 전원 전압 Vdd1이 인가되기 때문이다.
도 11의 예에서, 제1 p형 불순물 영역(811)이 반드시 제공되는 것은 아니다. 제1 p형 불순물 영역(811)이 제공되거나 그렇지 않은 어느 경우든, 제2 p형 불순물 영역(812)이 형성되어, 기저 부분을 포함하는 n형 영역(801)을 둘러싼다.
도 12의 예와 유사하게, 제2 p형 불순물 영역(812)이 형성되어, 그 기저 부분을 포함하는 소스 영역(72) 및 드레인 영역(71)을 둘러싼다.
도 13에 도시된 바와 같이, 포토다이오드 PD는 양호하게는 얇은 실리콘 산화막(89), 도면의 예에서, 게이트 절연막 및 그 위의 반사 방지막, 예를 들면 실리콘 질화막(90)으로 구성된다. 실리콘 질화막(90)은 청색에 대한 감도를 좋게 하기 위해 양호하게는 얇게 형성되고, 그 두께는 1 내지 10nm, 예를 들면 5nm일 수 있다. 이러한 반사 방지막은 광이 양호한 효율로 포토다이오드 PD에 입사할 수 있게 한다.
제1 실시예의 고체 촬상 디바이스(61)에 따르면, 픽셀(64)내의 트랜지스터 Tr1, Tr2, 및 Tr3의 적어도 임의의 하나의 게이트 전극 아래의 소자 분리 영역은 게이트 절연막(75)과 동일한 두께를 가지는 절연막(84), 즉 실질적으로는 게이트 절연막만으로 그 위에 형성된다. 그러한 구성에서, 이전 STI 구성에서와 같이 어떠한 절연막도 매립되지 않으므로, 어떠한 암전류도 선택적 에칭으로 인한 임의의 결함에 의해 야기되지 않는다.
이전에 제안된 확산층 분리 영역에 대해, 두꺼운 절연막이 표면 상에 형성된다. 그러므로, 게이트 전극이 결과적인 소자 분리 영역 상으로 연장되도록 형성되는 경우, 게이트 전극을 형성하는데 이용되는 폴리실리콘 재료가 두꺼운 절연막의 일부 상에 남아있을 가능성이 있다. 또한, 더 작은 디바이스 크기를 다루는데 구성이 더 복잡하게 될 것이고, 예를 들면 게이트 전극이 절연막 상에 형성된다. 한편, 이러한 실시예에서, 실질적으로 동일한 게이트 절연막이 또한 소자 분리 영역을 덮는다. 따라서, 게이트 전극이 형성된 이후에도 절연막 상에 어떠한 폴리실리콘 재료도 남아있지 않고, 게이트 전극이 편평하게 형성된다. 그러므로, 이것은 복잡하지 않고 오히려 크기 감소의 과정에서 표면 구성을 단순화시킨다.
소자 분리 영역(65)은 그 도전형이 트랜지스터의 소스/드레인 영역과 반대인 p형 불순물 영역(81)에 의해 형성된다. 그러므로, 이것은 소자 분리 영역(65)이 게이트 절연막만으로 형성되는 경우라도 인접하는 픽셀로의 전하 누설을 오류없이 방지하는데 도움을 준다. 더욱이, p형 불순물 영역 상의 소자 분리는 STI 또는 두꺼운 절연막을 갖는 소자 분리에서와 같은 에칭 손상을 더 이상 유발하지 않으므로, 암전류 및 백색점의 생성을 방지한다. 소자 분리 영역(64)의 표면은 농도가 높고, 따라서 게이트 전극이 소자 분리 영역(65) 상으로 연장되더라고 실질적인 기생 MOS 트랜지스터의 형성이 방지된다.
p형 불순물 영역(81)은 적어도 트랜지스터의 채널 영역의 주위에, 즉 소자 분리 영역에 형성된다. 그러한 구성에 있어서, 트랜지스터의 게이트 전극이 그 전위가 변경되는 경우에, 채널 영역의 주위에는 어떠한 전류도 흐르지 않는다.
도 7a 내지 10b에 도시된 바와 같이, 게이트 전극(76, 77, 78)에서, 채널 바로 위의 제1 섹션(91), 및 채널 주위 부분, 즉 소자 분리 영역(65) 상의 제2 섹션(92)로의 이온 주입은, n형/p형, p형/n형, n형/미도핑, 또는 p형/미도핑의 불순물 조합, 즉 제1 및 제2 섹션에 대한 불순물 분포로 수행될 수 있다. 이것은 트랜지스터가 구동되더라도 소자 분리 영역(65)으로의 게이트 전압 미인가를 양호하게 달성하고, 채널 영역으로부터 소자 분리 영역으로의 전하 누설을 방지한다. 이것은 게이트와 기판간, 즉 게이트와 소자 분리 영역간의 절연막의 높이를 감소시키고, 절연막이 게이트 절연막과 동일한 두께를 가지도록 한다.
도 11에 도시된 바와 같이, 소자 분리 영역(65)을 구성하는 p형 불순물 영역(81)으로서, 제1 p형 불순물 영역(811)뿐만 아니라, 제2 p형 불순물 영역(812)은 제1 p형 불순물 영역(811)의 내부에 또는 인접하여 형성된다. 그러한 제2 p형 불순물 영역(812)은 더 나은 신뢰성으로 소자 분리를 수행하는데 도움을 준다.
도 12에 도시된 바와 같이, 제2 p형 불순물 영역(812)은 적어도 트랜지스터에 인접한 소자 분리 영역(65), 즉 본 예에서는 리셋 트랜지스터 Tr2의 드레인 영역(71)에 형성된다. 그러한 구성에 있어서, 드레인 전압, 즉 전원 전압 Vdd1의 레벨이 가변되는 드레인 영역에 분리가 신뢰성있게 수행될 수 있다.
도 6a에 도시된 바와 같이, 트랜지스터의 게이트 전극이 배선과 접촉하게 하는 컨택트부(88)는 채널 영역 바로 위에 형성된다. 그러한 구성에 있어서, 채널 영역 외부에 컨택트부를 형성하는데 이용하기 위한 게이트 전극의 연장부의 영역이 전혀 필요하지 않다. 따라서, 포토다이오드 PD의 수광 영역이 증가되어, 민감도 증가가 달성될 수 있다.
도 4 내지 5c는 본 발명의 실시예의 고체 촬상 디바이스의 제2 실시예를 도시하고 있다. 도 4는 픽셀 영역의 주요 컴포넌트의 평면 레이아웃 도이고, 도 5a 내지 5c는 라인 A-A, 라인 B-B 및 라인 C-C에 따라 절단된 도 4의 고체 촬상 디바이스 각각의 단면도이다.
제2 실시예의 고체 촬상 디바이스(94)는 트랜지스터 Tr1, Tr2, 및 Tr3의 게이트 전극(76, 77, 78)이 평면 레이아웃에 대해 다른 패턴을 가지고 있다는 것을 제외하고는 제1 실시예와 유사하다.
제2 실시예의 고체 촬상 디바이스(94)에서, 트랜지스터 Tr1, Tr2, 및 Tr3의 게이트 전극(76, 77, 78)은 채널 영역의 바로 위로부터 소자 분리 영역(65) 상으로 각각 부분적으로 연장되고 있다. 게이트 전극(76, 77 및 78)의 섹션, 즉 연장부(76a, 77a 및 78a)는 게이트 전극과 배선간의 컨택트를 확립하는 컨택트부(88)를 형성한다. 이러한 예에서, 게이트 전극(76 내지 78) 및 그 연장부(76a 내지 78a)는 동일한 도전형의 불순물이 주입되므로, 하나의 도전막으로 형성된다. 도 6c는 예를 들면, 증폭 트랜지스터 Tr3의 게이트 전극(78)과 배선간의 컨택트를 확립하는 컨택트부(88)를 도시하고 있다.
나머지 구성은 제1 실시예와 동일하므로, 다시 설명하지 않는다.
제2 실시예의 고체 촬상 디바이스(94)에서, 도 6b에 도시된 바와 같이, 게이트 전극과 배선간의 컨택트부(88)는 채널 영역 주위의 게이트 전극 상의 연장부인 게이트 전극(78)의 연장부(78a), 즉 소자 분리 영역(65)에 형성된다. 이렇게 형성된 컨택트부(88)는 컨택트 섹션을 형성할 때 임의의 손상이 발생하더라도 채널 영역에 영향을 미치지 않도록 잘 기능한다. 컨택트 섹션을 형성할 때 기판에 손상을 야기할 가능성이 있는 경우, 컨택트 확립 전 채널 영역이 제거된다면, 채널 영역은 손상 당하는 것이 방지될 수 있다.
제1 실시예에서와 유사하게, 다른 효과들은 구성의 단순화, 백색점 및 암전류의 억제, 기생 MOS 트랜지스터 형성의 방지, 더 신뢰성있는 소자 분리, 등을 포함한다.
도 21에 도시된 바와 같이, 소자 분리 영역 상에 두꺼운 절연막을 포함하는 구성에서, 게이트 전극은 절연막 상에 형성된다. 그러한 구성에 있어서, 디바이스의 크기가 감소되는 경우, 게이트 전극의 소자 분리 영역에 대응하는 연장부에 컨택트를 확립할 충분한 공간이 존재하지 않을 것이다. 그러나, 제2 실시예에서, 소자 분리 영역의 게이트 전극은 게이트 절연막으로만 그 아래에 형성되고, 게이트 전극의 연장부가 편평하게 형성된다. 그럼으로써, 디바이스의 크기가 감소되더라도, 이러한 연장부는 그러한 컨택트를 용이하게 확립하는 것을 돕는다.
유의할 점은, 도 5에서, p 반도체 영역(83)은 소자 분리 영역(63)에 반드시 제공될 필요는 없다는 점이다. p형 반도체 영역(83)이 제공되는 경우, p형 영역은 펀치 스루(punch through)를 허용하지 않는 농도의 레벨로 형성될 수 있다. 이때의 p형 불순물은 p형 반도체 웰 영역(63)과는 별도로 이온 주입을 통해 제어된다. 이것은 또한 도 3의 구성에도 적용가능하다.
본 발명의 또 하나의 구성예로서, 상기 설명된 실시예에서, 픽셀 구동 소자, 예를 들면 주변 회로는 복수의 픽셀로 형성되는 촬상 영역의 외부에 제공된다. 픽셀 구동 소자의 소자 분리 영역은 트랜지스터의 채널 주위의 게이트 전극의 아래에, 게이트 절연막과 상이한 절연막으로 구성된다.
본 실시예에 따르면, 픽셀 구동 소자를 형성하기 위한 영역에서 게이트 절연막과는 별도의 절연막을 포함하는 그러한 구성에 있어서, 소자 분리는 더 높은 신뢰성으로 수행될 수 있다. 더욱이, 그러한 별도로 형성된 절연막을 포함하지 않고 채널 주위의 게이트 전극 아래에 게이트 절연막만을 포함하는 구성으로 소자 분리를 수행함으로써, 다수의 개선들이 달성될 수 있고, 즉 더 높은 픽셀 카운트를 가지는 촬상 영역 및 디바이스 크기 감소에 의해 야기되는 별도로 형성된 분리막의 임의의 결함을 정정하는데 기여할 수 있다. 더욱이, 구성이 덜 울퉁불퉁하므로, 임의의 편평한 전극과 컨택트를 용이하게 확립할 수 있다. 따라서, 컨택트부에 지금까지 부과된 영역 제한이 감소되어, 픽셀내의 공간이 효율적으로 이용될 수 있다.
본 발명의 또 하나의 실시예로서, 도 18은 채널 폭 방향에 따른 도 6a, 6b 및 6c의 게이트 전극(78)의 단면 구성을 도시하고 있다. 게이트 전극(78)은 p 웰 영역(63)의 채널 영역(채널 폭)으로부터 소자 분리 영역의 p+ 불순물 영역상으로 연장하는 방식으로 게이트 절연막(75)을 통해 형성된다. 도 18에서, 영역 A는 채널 영역에 대응하고, 영역 B는 소자 분리 영역(65)에 대응한다. 그러한 전극 형성시, 소자 분리 영역(65)에 대응하는 영역 B(트랜지스터)는 채널 영역에 대응하는 영역 A(트랜지스터)의 임계값 Vt1보다 높은 임계값 Vt2로 구성될 수 있다. 그러한 구성인 경우, 영역 B의 트랜지스터의 성능이 영역 A의 트랜지스터보다 더 낮기 때문에, 영역 B의 트랜지스터는 거의 존재하지 않는다. 그럼으로써, 실질적인 기생 MOS 트랜지스터는 전혀 형성되지 않는다.
도 19a 및 19b는 본 발명의 또 다른 실시예를 도시하고 있다. 본 실시예에서, 소자 분리 영역은 2개의 분리될 소자 측으로부터 이온 주입에 의해 형성된 2개의 불순물 영역(205)을 포함하도록 구성된다. 즉, 도 19a 및 19b에서, 픽셀의 크기가 감소됨에 따라, 트랜지스터 Tr1의 게이트 전극(201)의 바로 아래의 채널 길이 S가 짧아진다. 그러므로, 소스 영역(202) 및 드레인 영역(203)에 인접한 채널부는 국부적으로 경사진 이온 주입에 의해 p 층으로 형성된다. 그러한 경사진 이온 주입에 의해 p 층(204)을 형성하는 프로세스와 동일한 프로세스에 있어서, 2개의 p 영역(205)은 레지스트 마스크(206)를 통해 경사진 이온 주입에 의해 소자 분리 영역(65)에 형성된다. 그러므로, 이것은 소스 및 드레인 간의 펀치 스루를 방지하고, 소자 분리 영역(65)은 트랜지스터 Tr의 채널 길이 S와 유사하게 더 좁은 소자 분리 폭 d로 형성될 수 있다. 그럼으로써, 크기가 감소된 소자 분리 영역(65)은 트랜지스터의 크기 감소에 대응하는 방식으로 형성될 수 있다.
도 7 내지 10의 게이트 전극 구성, 즉 게이트 전극의 제1 섹션/제2 섹션으로의 주입을 위한 불순물 조합의 고체 촬상 디바이스는 소자 분리를 위해 채택된 STI를 가지는 다른 고체 촬상 디바이스에 적용될 수 있다. 그럼으로써, STI를 가지는 소자 분리는 Vg-Id 특성(kink)에 대한 저항을 도출할 수 있다(As such, element isolation with STI can derive resistance with respect to Vg-Id characteristics(kink)).
본 발명의 또 다른 실시예로서, p형, n형 또는 미도핑의 2개 이상의 불순물 영역이 임의의 하나의 특정 게이트 전극에 형성되고, 채널부에 대응하는 제1 섹션에 컨택트부를 형성하는 전극 구성에서, 불순물 영역은 예를 들면, 금속 실리사이드, 금속 또는 임의의 다른 도전층을 포함하지 않는 영역들(미도핑을 포함함함)의 임의의 경계부에 전기적으로 접속된다. 즉, 임의의 필요한 레벨의 게이트 전압이 채널부에 대응하는 게이트 전극에 인가되는 경우에, 채널 주위의 섹션, 즉, 소자 분리 영역에 대응하는 게이트 전극에는 어떠한 게이트 전압도 인가되지 않는다.
상기 실시예들에서, 본 발명은 하나의 픽셀이 하나의 포토다이오드 및 3개의 트랜지스터로 구성되는 고체 촬상 디바이스에 적용된다. 고체 촬상 디바이스에서 하나의 픽셀을 구성하는 MOS 트랜지스터의 개수는 3개로 제한되지 않고, 임의의 개수, 예를 들면 4개의 트랜지스터가 요구되는 대로 가능하다. 본 발명은 또한 트랜지스터, 예를 들면 리셋 트랜지스터 및 증폭 트랜지스터, 또는 4-트랜지스터 구성을 가지는 경우에는 선택 트랜지스터가 복수의 포토다이오드에 의해 공유되는 고체 촬상 디바이스에도 적용가능하다.
본 발명의 고체 촬상 디바이스는 전자 스틸 카메라, 휴대폰 또는 FA(공장 자동화) 카메라와 같이 도 25에 설명된 촬상 장치에 장착된다. 촬상 장치의 디바이스에서 본 발명의 구현은 촬상 장치의 촬상 품질의 개선을 유도한다.
본 발명의 고체 촬상 디바이스는 구동 제어 회로, 주변 신호 처리 회로 또는 전원 공급 회로가 설치된 촬상 모듈 디바이스로서 제공될 수도 있다.
본 기술분야의 숙련자라면, 다양한 변형, 조합, 서브-조합 및 변경은 이들이 첨부된 특허청구범위 또는 그 등가의 범주내에 드는 한 설계 요구조건 또는 다른 인자에 따라 발생할 수 있다는 것을 잘 알고 있을 것이다.
Claims (15)
- 고체 촬상 디바이스로서,광전 변환부, 및 광전 변환에 의해 생성된 전하를 픽셀 신호로 변환하는 변환부를 포함하는 픽셀을 포함하고,상기 픽셀의 적어도 하나의 트랜지스터의 게이트 전극 아래의 영역에 대응하는 기판 상에 실질적으로 게이트 절연막만이 형성되고,상기 픽셀과 상기 픽셀에 인접하는 다른 픽셀 사이에 소자 분리 영역이 제공되고,상기 소자 분리 영역은 상기 트랜지스터의 채널 주위의 게이트 전극 하에 형성되는 제1 불순물 영역, 및 상기 제1 불순물 영역내 또는 상기 제1 불순물 영역에 인접하여 형성되는 제2 불순물 영역을 포함하고,상기 제1 불순물 영역은 상기 트랜지스터의 소스 영역 및 드레인 영역의 불순물과 반대의 도전형을 가지며,상기 제2 불순물 영역은 상기 제1 불순물 영역과 동일한 도전형을 가지는, 고체 촬상 디바이스.
- 삭제
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- 삭제
- 고체 촬상 디바이스로서,광전 변환부, 및 광전 변환에 의해 생성된 전하를 픽셀 신호로 변환하는 변환부를 포함하는 픽셀을 포함하고,상기 픽셀의 적어도 하나의 트랜지스터의 게이트 전극 아래의 영역에 대응하는 기판 상에 실질적으로 게이트 절연막만이 형성되고,상기 픽셀과 상기 픽셀에 인접하는 다른 픽셀 사이에 소자 분리 영역이 제공되고,상기 소자 분리 영역은 상기 트랜지스터의 채널 주위의 게이트 전극 하에 형성되는 제1 불순물 영역, 및 상기 트랜지스터의 채널 주위의 게이트 전극 아래의 영역을 포함하지 않는 영역에 형성된 제3 불순물 영역을 포함하고,상기 제1 불순물 영역은 상기 트랜지스터의 소스 영역 및 드레인 영역의 불순물과 반대의 도전형을 가지며,상기 제3 불순물 영역은 상기 제1 불순물 영역과 동일한 도전형을 가지며,상기 제1 불순물 영역은 상기 제3 불순물 영역보다 농도가 높은, 고체 촬상 디바이스.
- 고체 촬상 디바이스로서,광전 변환부, 및 광전 변환에 의해 생성된 전하를 픽셀 신호로 변환하는 변환부를 포함하는 픽셀을 포함하고,상기 픽셀의 적어도 하나의 트랜지스터의 게이트 전극 아래의 영역에 대응하는 기판 상에 실질적으로 게이트 절연막만이 형성되고,상기 픽셀과 상기 픽셀에 인접하는 다른 픽셀 사이에 소자 분리 영역이 제공되고,상기 소자 분리 영역은 상기 트랜지스터의 채널 주위의 게이트 전극 하에 형성되는 제1 불순물 영역, 및 상기 트랜지스터의 채널 주위의 게이트 전극 아래의 영역을 포함하지 않는 영역에 형성된 제3 불순물 영역을 포함하고,상기 제1 불순물 영역은 상기 트랜지스터의 소스 영역 및 드레인 영역의 불순물과 반대의 도전형을 가지며,상기 제3 불순물 영역은 상기 제1 불순물 영역과 동일한 도전형을 가지며,상기 제1 및 제3 불순물 영역은 하나의 프로세스에서 일체로 형성되는, 고체 촬상 디바이스.
- 제1항에 있어서,상기 제2 불순물 영역은 상기 트랜지스터의 드레인 영역에 적어도 인접하는 상기 소자 분리 영역에 형성되는, 고체 촬상 디바이스.
- 고체 촬상 디바이스로서,광전 변환부, 및 광전 변환에 의해 생성된 전하를 픽셀 신호로 변환하는 변환부를 포함하는 픽셀을 포함하고,상기 픽셀의 적어도 하나의 트랜지스터의 게이트 전극 아래의 영역에 대응하는 기판 상에 실질적으로 게이트 절연막만이 형성되고,상기 픽셀과 상기 픽셀에 인접하는 다른 픽셀 사이에 소자 분리 영역이 제공되고,상기 소자 분리 영역은 분리된 2개의 소자측으로부터 주입된 불순물의 2개의 영역을 포함하는, 고체 촬상 디바이스.
- 제8항에 있어서,상기 2개의 불순물 영역은 상기 트랜지스터의 소스와 드레인간을 분리하도록 불순물을 주입하는 것과 동일한 프로세스에서 형성되는, 고체 촬상 디바이스.
- 고체 촬상 디바이스로서,광전 변환부, 및 광전 변환에 의해 생성된 전하를 픽셀 신호로 변환하는 변환부를 포함하는 픽셀을 포함하고,상기 픽셀의 적어도 하나의 트랜지스터의 게이트 전극 아래의 영역에 대응하는 기판 상에 실질적으로 게이트 절연막만이 형성되고,상기 트랜지스터의 게이트 전극은 채널 영역의 바로 위에 형성된 제1 섹션, 및 채널 주위의 기판 상에 형성된 제2 섹션을 포함하고,상기 제1 섹션/상기 제2 섹션으로의 주입을 위한 불순물 조합은 p형/미도핑, n형/미도핑, n형/p형, 및 p형/n형 중 임의인, 고체 촬상 디바이스.
- 고체 촬상 디바이스로서,광전 변환부, 및 광전 변환에 의해 생성된 전하를 픽셀 신호로 변환하는 변환부를 포함하는 픽셀을 포함하고,상기 픽셀의 적어도 하나의 트랜지스터의 게이트 전극 아래의 영역에 대응하는 기판 상에 실질적으로 게이트 절연막만이 형성되고,배선과 상기 게이트 전극간의 컨택트를 확립하는 컨택트부가 상기 트랜지스터의 채널의 바로 위에 형성되는, 고체 촬상 디바이스.
- 고체 촬상 디바이스로서,광전 변환부, 및 광전 변환에 의해 생성된 전하를 픽셀 신호로 변환하는 변환부를 포함하는 픽셀을 포함하고,상기 픽셀의 적어도 하나의 트랜지스터의 게이트 전극 아래의 영역에 대응하는 기판 상에 실질적으로 게이트 절연막만이 형성되고,배선과 상기 게이트 전극간의 컨택트를 확립하는 컨택트부가 상기 트랜지스터의 채널 주위에서 연장되는 상기 게이트 전극 상에 형성되는, 고체 촬상 디바이스.
- 고체 촬상 디바이스로서,광전 변환부, 및 광전 변환에 의해 생성된 전하를 픽셀 신호로 변환하는 변환부를 포함하는 픽셀을 포함하고,상기 픽셀의 적어도 하나의 트랜지스터의 게이트 전극은 채널의 바로 위에 형성된 제1 섹션, 및 상기 채널 주위의 기판 상에 형성되는 제2 섹션을 포함하며,상기 제1 섹션/제2 섹션으로의 주입을 위한 불순물 조합은 p형/미도핑, n형/미도핑, n형/p형, 및 p형/n형 중 임의인, 고체 촬상 디바이스.
- 제13항에 있어서,배선과 상기 게이트 전극간의 컨택트를 확립하는 컨택트부가 상기 트랜지스터의 채널 바로 위에 형성되는, 고체 촬상 디바이스.
- 촬상 장치로서,광전 변환부, 및 광전 변환에 의해 생성된 전하를 픽셀 신호로 변환하도록 구성된 변환부를 구비하는 픽셀을 포함하는 고체 촬상부 - 상기 픽셀의 적어도 하나의 트랜지스터의 게이트 전극 아래의 영역에 대응하는 기판 상에 실질적으로 게이트 절연막만이 형성됨 -; 및상기 고체 촬상부에 포함된 상기 픽셀의 하나의 트랜지스터의 구동을 제어하도록 구성된 제어부를 포함하는 구동 제어부를 포함하고,상기 고체 촬상부에는, 상기 픽셀과 상기 픽셀에 인접하는 다른 픽셀 사이에 소자 분리 영역이 제공되고,상기 소자 분리 영역은 상기 트랜지스터의 채널 주위의 게이트 전극 하에 형성되는 제1 불순물 영역, 및 상기 제1 불순물 영역내 또는 상기 제1 불순물 영역에 인접하여 형성되는 제2 불순물 영역을 포함하고,상기 제1 불순물 영역은 상기 트랜지스터의 소스 영역 및 드레인 영역의 불순물과 반대의 도전형을 가지며,상기 제2 불순물 영역은 상기 제1 불순물 영역과 동일한 도전형을 가지는, 촬상 장치.
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