JP2003218337A - イメージセンサ - Google Patents
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Abstract
(57)【要約】
【課題】 フォトダイオード部における暗電流を抑制す
るよう適切に構成できるイメージセンサを得る。 【解決手段】 フォトダイオード部と、このフォトダイ
オード部をせいぎょするための周辺回路部とを備えたイ
メージセンサにおいて、フォトダイオード部と周辺回路
部とを電気的に分離するＬＯＣＯＳ分離層等からなる素
子分離層３を備え、前記ＬＯＣＯＳ分離層等からなる素
子分離層３の少なくとも一部を覆いＮウエル２に対して
負バイアスとなる所定の電位が印加される保護用ゲート
８を形成するとともに、前記保護ゲート８上に前記周辺
回路部における制御用ゲート９を配置するようにした。
るよう適切に構成できるイメージセンサを得る。 【解決手段】 フォトダイオード部と、このフォトダイ
オード部をせいぎょするための周辺回路部とを備えたイ
メージセンサにおいて、フォトダイオード部と周辺回路
部とを電気的に分離するＬＯＣＯＳ分離層等からなる素
子分離層３を備え、前記ＬＯＣＯＳ分離層等からなる素
子分離層３の少なくとも一部を覆いＮウエル２に対して
負バイアスとなる所定の電位が印加される保護用ゲート
８を形成するとともに、前記保護ゲート８上に前記周辺
回路部における制御用ゲート９を配置するようにした。
Description
【０００１】
【発明の属する技術分野】この発明は、イメージセン
サ、特に、半導体装置からなるイメージセンサの構造及
び駆動方式に関するものである。
サ、特に、半導体装置からなるイメージセンサの構造及
び駆動方式に関するものである。
【０００２】
【従来の技術】従来技術によるイメージセンサを図７に
ついて説明する。図７はフォトダイオード部および周辺
回路部からなる画素部を示す従来技術によるイメージセ
ンサの横断面図である。 （１） 図７に示す画素部において、ＬＯＣＯＳからな
る素子分離層３付近の正孔がフォトダイオード５に流れ
る暗電流になる。この暗電流によりフォトダイオード５
の電位が変動し正常な色，明るさを表現できない場合が
ある。 （２） 周辺回路のゲート４をフォトダイオード５に近
ずけると寄生容量が発生してしまう。この寄生容量によ
りフォトダイオード５の電位が不安定になってしまうた
め、周辺回路部のゲート４とフォトダイオード５の間で
はある程度の距離が必要であり、画素部が小さくできな
い。
ついて説明する。図７はフォトダイオード部および周辺
回路部からなる画素部を示す従来技術によるイメージセ
ンサの横断面図である。 （１） 図７に示す画素部において、ＬＯＣＯＳからな
る素子分離層３付近の正孔がフォトダイオード５に流れ
る暗電流になる。この暗電流によりフォトダイオード５
の電位が変動し正常な色，明るさを表現できない場合が
ある。 （２） 周辺回路のゲート４をフォトダイオード５に近
ずけると寄生容量が発生してしまう。この寄生容量によ
りフォトダイオード５の電位が不安定になってしまうた
め、周辺回路部のゲート４とフォトダイオード５の間で
はある程度の距離が必要であり、画素部が小さくできな
い。
【０００３】
【発明が解決しようとする課題】この発明は、フォトダ
イオード部における暗電流を抑制するよう適切に構成で
きるイメージセンサを得ようとするものである。
イオード部における暗電流を抑制するよう適切に構成で
きるイメージセンサを得ようとするものである。
【０００４】
【課題を解決するための手段】第１の発明に係るイメー
ジセンサでは、フォトダイオード部と周辺回路部とを電
気的に分離する素子分離層を備え、前記素子分離層の少
なくとも一部を覆い所定の電位が印加される保護用ゲー
トを形成したものである。
ジセンサでは、フォトダイオード部と周辺回路部とを電
気的に分離する素子分離層を備え、前記素子分離層の少
なくとも一部を覆い所定の電位が印加される保護用ゲー
トを形成したものである。
【０００５】第２の発明に係るでは、第１の発明におい
て、前記保護用ゲート上に前記周辺回路部における制御
用ゲートを配置したものである。
て、前記保護用ゲート上に前記周辺回路部における制御
用ゲートを配置したものである。
【０００６】第３の発明に係るイメージセンサでは、フ
ォトダイオード部と周辺回路部とを電気的に分離する素
子分離層を備え、前記素子分離層をトレンチ分離層によ
り構成するとともに、前記トレンチ分離層上に形成され
た保護用ゲートに所定の電位を印加するようにしたもの
である。
ォトダイオード部と周辺回路部とを電気的に分離する素
子分離層を備え、前記素子分離層をトレンチ分離層によ
り構成するとともに、前記トレンチ分離層上に形成され
た保護用ゲートに所定の電位を印加するようにしたもの
である。
【０００７】第４の発明に係るイメージセンサでは、第
３の発明において、前記トレンチ分離層上に形成された
保護用ゲートの少なくとも一部を覆い前記周辺回路部に
おける制御用ゲートを配置したものである。
３の発明において、前記トレンチ分離層上に形成された
保護用ゲートの少なくとも一部を覆い前記周辺回路部に
おける制御用ゲートを配置したものである。
【０００８】第５の発明に係るイメージセンサでは、複
数のフォトダイオードからなるフォトダイオード部と、
複数の周辺回路からなる周辺回路部とを備え、前記フォ
トダイオード部における複数のフォトダイオードを所定
の電位が印加される保護用ゲートにより電気的に分離す
るとともに、前記周辺回路部における複数の周辺回路を
ＬＯＣＯＳ分離層により電気的に分離するようにしたも
のである。
数のフォトダイオードからなるフォトダイオード部と、
複数の周辺回路からなる周辺回路部とを備え、前記フォ
トダイオード部における複数のフォトダイオードを所定
の電位が印加される保護用ゲートにより電気的に分離す
るとともに、前記周辺回路部における複数の周辺回路を
ＬＯＣＯＳ分離層により電気的に分離するようにしたも
のである。
【０００９】
【発明の実施の形態】実施の形態１．この発明による実
施の形態１を図１および図２について説明する。図１は
実施の形態１におけるフォトダイオード部の構成を示す
平面図である。図２は図１のII−II線における断面図で
ある。
施の形態１を図１および図２について説明する。図１は
実施の形態１におけるフォトダイオード部の構成を示す
平面図である。図２は図１のII−II線における断面図で
ある。
【００１０】図において、１はＳｉ基板（Ｐ−Ｓｕ
ｂ）、２はＮウエル（Ｎ−ｗｅｌｌ）、３はＬＯＣＯＳ
（Ｌｏｃａｌ＿Ｏｘｉｄａｔｉｏｎ＿ｏｆ＿Ｓｉｌｉｃ
ｏｎ：シリコン局部酸化層）からなる素子分離層、５は
フォトダイオード、６は表面保護層、７はＰ+ ソースド
レイン、８は第一ゲート、９は第二ゲート、１０はＬＯ
ＣＯＳからなる素子分離層のエッジ、１１は正孔であ
る。
ｂ）、２はＮウエル（Ｎ−ｗｅｌｌ）、３はＬＯＣＯＳ
（Ｌｏｃａｌ＿Ｏｘｉｄａｔｉｏｎ＿ｏｆ＿Ｓｉｌｉｃ
ｏｎ：シリコン局部酸化層）からなる素子分離層、５は
フォトダイオード、６は表面保護層、７はＰ+ ソースド
レイン、８は第一ゲート、９は第二ゲート、１０はＬＯ
ＣＯＳからなる素子分離層のエッジ、１１は正孔であ
る。
【００１１】図１は、フォトダイオード５領域を上から
見た図である。図１のようにフォトダイオード５領域の
ＬＯＣＯＳエッジ１０を囲うように保護用ゲートを構成
する第一ゲート８を形成する。図２は図１に示す構成も
含め画素部を横から見た図である。第一ゲート８をＬＯ
ＣＯＳ３上とＬＯＣＯＳ３からフォトダイオード５側へ
はみ出すように形成する。このとき、フォトダイオード
５領域のエッジに第一ゲート８がかからないようにす
る。この保護用ゲートを構成する第一ゲート８にＮウエ
ル２に対し負バイアスを印加したとき、ＬＯＣＯＳ３近
傍に正孔１１が蓄積される。この正孔１１が蓄積される
ことにより、従来技術による構成で生じていた、ＬＯＣ
ＯＳ３側からフォトダイオード５に向かう正孔１１がな
くなり、暗電流が低減される。
見た図である。図１のようにフォトダイオード５領域の
ＬＯＣＯＳエッジ１０を囲うように保護用ゲートを構成
する第一ゲート８を形成する。図２は図１に示す構成も
含め画素部を横から見た図である。第一ゲート８をＬＯ
ＣＯＳ３上とＬＯＣＯＳ３からフォトダイオード５側へ
はみ出すように形成する。このとき、フォトダイオード
５領域のエッジに第一ゲート８がかからないようにす
る。この保護用ゲートを構成する第一ゲート８にＮウエ
ル２に対し負バイアスを印加したとき、ＬＯＣＯＳ３近
傍に正孔１１が蓄積される。この正孔１１が蓄積される
ことにより、従来技術による構成で生じていた、ＬＯＣ
ＯＳ３側からフォトダイオード５に向かう正孔１１がな
くなり、暗電流が低減される。
【００１２】この発明による実施の形態１によれば、フ
ォトダイオード５からなるフォトダイオード部と周辺回
路部とを電気的に分離するＬＯＣＯＳからなる素子分離
層３を備え、前記素子分離層３の少なくとも一部をＬＯ
ＣＯＳエッジ１０を含んで覆いＮウエル２に対して負バ
イアスとなる所定の電位が印加される第一ゲート８から
なる保護用ゲートを形成したので、前記ＬＯＣＯＳから
なる素子分離層３側からフォトダイオード部に向かう正
孔を減少し暗電流を抑制できる半導体イメージセンサを
得ることができる。
ォトダイオード５からなるフォトダイオード部と周辺回
路部とを電気的に分離するＬＯＣＯＳからなる素子分離
層３を備え、前記素子分離層３の少なくとも一部をＬＯ
ＣＯＳエッジ１０を含んで覆いＮウエル２に対して負バ
イアスとなる所定の電位が印加される第一ゲート８から
なる保護用ゲートを形成したので、前記ＬＯＣＯＳから
なる素子分離層３側からフォトダイオード部に向かう正
孔を減少し暗電流を抑制できる半導体イメージセンサを
得ることができる。
【００１３】実施の形態２．この発明による実施の形態
２を図３について説明する。図３は実施の形態２におけ
るフォトダイオード部の構成を示す横断面図である。こ
の実施の形態２において、ここで説明する特有の構成以
外の構成については、先に説明して実施の形態１におけ
る構成と同様の構成を有し同様の作用を奏するものであ
る。図中、同一符号は同一または相当部分を示す。
２を図３について説明する。図３は実施の形態２におけ
るフォトダイオード部の構成を示す横断面図である。こ
の実施の形態２において、ここで説明する特有の構成以
外の構成については、先に説明して実施の形態１におけ
る構成と同様の構成を有し同様の作用を奏するものであ
る。図中、同一符号は同一または相当部分を示す。
【００１４】図において、１はＳｉ基板、２はＮウエ
ル、３はＬＯＣＯＳからなる素子分離層、５はフォトダ
イオード、６は表面保護層、７はＰ+ ソースドレイン、
８は第一ゲート、９は第二ゲート、１０はＬＯＣＯＳか
らなる素子分離層のエッジ、１１は正孔である。
ル、３はＬＯＣＯＳからなる素子分離層、５はフォトダ
イオード、６は表面保護層、７はＰ+ ソースドレイン、
８は第一ゲート、９は第二ゲート、１０はＬＯＣＯＳか
らなる素子分離層のエッジ、１１は正孔である。
【００１５】図３に示すこの実施の形態２の構成は、実
施の形態１における図２に示す周辺回路の第二ゲート９
を第一ゲート８上に形成したものである。従来技術の構
成では、第二ゲート９をフォトダイオード５に近ずける
と第二ゲート９とフォトダイオード５間で寄生容量が発
生する。そのため、第二ゲート９の電位が変動した場合
に、寄生容量を介して、フォトダイオード５の電位の変
化が生じてしまう。その変動した場合の電位を補正する
と、全体的に電位がシフトしてしまい正常な色，明るさ
を表現できない場合がある。図３のように第一ゲート８
を形成し電位を固定することで第二ゲート９とフォトダ
イオード５間の寄生容量がなくなり、第二ゲート９と第
一ゲート８は絶縁されているため、第二ゲートを第一ゲ
ート８まで重ねることができ、フォトダイオード５と周
辺回路の第二ゲート９間を縮小し画素サイズを小さくで
きる。
施の形態１における図２に示す周辺回路の第二ゲート９
を第一ゲート８上に形成したものである。従来技術の構
成では、第二ゲート９をフォトダイオード５に近ずける
と第二ゲート９とフォトダイオード５間で寄生容量が発
生する。そのため、第二ゲート９の電位が変動した場合
に、寄生容量を介して、フォトダイオード５の電位の変
化が生じてしまう。その変動した場合の電位を補正する
と、全体的に電位がシフトしてしまい正常な色，明るさ
を表現できない場合がある。図３のように第一ゲート８
を形成し電位を固定することで第二ゲート９とフォトダ
イオード５間の寄生容量がなくなり、第二ゲート９と第
一ゲート８は絶縁されているため、第二ゲートを第一ゲ
ート８まで重ねることができ、フォトダイオード５と周
辺回路の第二ゲート９間を縮小し画素サイズを小さくで
きる。
【００１６】この発明による実施の形態２によれば、実
施の形態１における構成において、第一ゲート８からな
る保護用ゲート上に前記周辺回路部における第二ゲート
９からなる制御用ゲートの少なくとも一部を重ね合わせ
て配置したので、フォトダイオード部における暗電流を
的確に抑制できるとともに、フォトダイオード部および
周辺回路部からなる全体サイズを適切に縮小できるイメ
ージセンサを得ることができる。
施の形態１における構成において、第一ゲート８からな
る保護用ゲート上に前記周辺回路部における第二ゲート
９からなる制御用ゲートの少なくとも一部を重ね合わせ
て配置したので、フォトダイオード部における暗電流を
的確に抑制できるとともに、フォトダイオード部および
周辺回路部からなる全体サイズを適切に縮小できるイメ
ージセンサを得ることができる。
【００１７】実施の形態３．この発明による実施の形態
３を図４について説明する。図４は実施の形態３におけ
るフォトダイオード部の構成を示す横断面図である。こ
の実施の形態３において、ここで説明する特有の構成以
外の構成については、先に説明して実施の形態１および
実施の形態２における構成と同様の構成を有し同様の作
用を奏するものである。図中、同一符号は同一または相
当部分を示す。
３を図４について説明する。図４は実施の形態３におけ
るフォトダイオード部の構成を示す横断面図である。こ
の実施の形態３において、ここで説明する特有の構成以
外の構成については、先に説明して実施の形態１および
実施の形態２における構成と同様の構成を有し同様の作
用を奏するものである。図中、同一符号は同一または相
当部分を示す。
【００１８】図において、１はＳｉ基板、２はＮウエ
ル、５はフォトダイオード、６は表面保護層、７はＰ+
ソースドレイン、９は第二ゲート、１２はトレンチ分離
（Ｔｒｅｎｃｈ＿Ｉｓｏｌａｔｉｏｎ）により形成され
た酸化膜、１３は保護用ゲートを構成するポリシリコン
（ＰｏｌｙＳｉ）からなる第一ゲートである。
ル、５はフォトダイオード、６は表面保護層、７はＰ+
ソースドレイン、９は第二ゲート、１２はトレンチ分離
（Ｔｒｅｎｃｈ＿Ｉｓｏｌａｔｉｏｎ）により形成され
た酸化膜、１３は保護用ゲートを構成するポリシリコン
（ＰｏｌｙＳｉ）からなる第一ゲートである。
【００１９】図４に示すこの実施の形態３における構成
は、画素の分離にポリシリコン１３の埋め込みによるト
レンチ分離を使用したものである。ＬＯＣＯＳ３による
素子分離からトレンチ分離に変更することで、実施の形
態２と同じ理由で、このポリシリコン１３の埋め込みト
レンチにより周辺回路部の第二ゲート９とフォトダイオ
ード５間の寄生容量が無くなる。そのため、周辺回路部
の第二ゲート９をこのトレンチ上に形成されたポリシリ
コンからなる第一ゲート１３まで移動でき、フォトダイ
オード５と周辺回路の第二ゲート９間の縮小ができ画素
サイズを小さくできる。さらに、図３のようなＬＯＣＯ
Ｓ３，第一ゲート８による段差がなくなり、後工程のフ
ォトレジストなどのウエハプロセスを容易にすることが
できる。構造としては、Ｓｉ基板１にトレンチ溝を形成
し、酸化膜１２を形成する。その後、第一ゲート１３形
成時にトレンチの埋め込みを行う。その際、第一ゲート
１３はトレンチの溝よりもはみ出すようにしておく。理
由はトレンチ溝の角部でストレスのため正孔による暗電
液が発生しやすく、トレンチ溝からはみ出した部分でよ
り確実に正孔１１を蓄積させ暗電流を低減させること
と、後工程でトレンチ上部に電位を固定させるためのコ
ンタクトホールを形成するため、トレンチとこのコンタ
クトホールの重ね合わせのズレを考慮に入れるためであ
る。
は、画素の分離にポリシリコン１３の埋め込みによるト
レンチ分離を使用したものである。ＬＯＣＯＳ３による
素子分離からトレンチ分離に変更することで、実施の形
態２と同じ理由で、このポリシリコン１３の埋め込みト
レンチにより周辺回路部の第二ゲート９とフォトダイオ
ード５間の寄生容量が無くなる。そのため、周辺回路部
の第二ゲート９をこのトレンチ上に形成されたポリシリ
コンからなる第一ゲート１３まで移動でき、フォトダイ
オード５と周辺回路の第二ゲート９間の縮小ができ画素
サイズを小さくできる。さらに、図３のようなＬＯＣＯ
Ｓ３，第一ゲート８による段差がなくなり、後工程のフ
ォトレジストなどのウエハプロセスを容易にすることが
できる。構造としては、Ｓｉ基板１にトレンチ溝を形成
し、酸化膜１２を形成する。その後、第一ゲート１３形
成時にトレンチの埋め込みを行う。その際、第一ゲート
１３はトレンチの溝よりもはみ出すようにしておく。理
由はトレンチ溝の角部でストレスのため正孔による暗電
液が発生しやすく、トレンチ溝からはみ出した部分でよ
り確実に正孔１１を蓄積させ暗電流を低減させること
と、後工程でトレンチ上部に電位を固定させるためのコ
ンタクトホールを形成するため、トレンチとこのコンタ
クトホールの重ね合わせのズレを考慮に入れるためであ
る。
【００２０】この発明による実施の形態３によれば、フ
ォトダイオード５からなるフォトダイオード部と周辺回
路部とを電気的に分離する素子分離層を備え、前記素子
分離層をトレンチ分離層により構成するとともに、前記
トレンチ分離層を構成する酸化膜１２上に形成されたポ
リシリコンで構成された第一ゲート１３からなる保護用
ゲートに所定の電位を印加するようにしたものであっ
て、前記トレンチ分離層上に形成された第一ゲート１３
からなる保護用ゲートの少なくとも一部を覆い前記周辺
回路部における第二ゲート９からなる制御用ゲートを配
置したので、フォトダイオード部における暗電流を的確
に抑制できるとともに、サイズを適切に縮小できるトレ
ンチ分離によるイメージセンサを得ることができる。
ォトダイオード５からなるフォトダイオード部と周辺回
路部とを電気的に分離する素子分離層を備え、前記素子
分離層をトレンチ分離層により構成するとともに、前記
トレンチ分離層を構成する酸化膜１２上に形成されたポ
リシリコンで構成された第一ゲート１３からなる保護用
ゲートに所定の電位を印加するようにしたものであっ
て、前記トレンチ分離層上に形成された第一ゲート１３
からなる保護用ゲートの少なくとも一部を覆い前記周辺
回路部における第二ゲート９からなる制御用ゲートを配
置したので、フォトダイオード部における暗電流を的確
に抑制できるとともに、サイズを適切に縮小できるトレ
ンチ分離によるイメージセンサを得ることができる。
【００２１】実施の形態４．この発明による実施の形態
４を図５について説明する。図５は実施の形態４におけ
るフォトダイオード部の構成を示す横断面図である。こ
の実施の形態４において、ここで説明する特有の構成以
外の構成については、先に説明して実施の形態３におけ
る構成と同様の構成を有し同様の作用を奏するものであ
る。図中、同一符号は同一または相当部分を示す。
４を図５について説明する。図５は実施の形態４におけ
るフォトダイオード部の構成を示す横断面図である。こ
の実施の形態４において、ここで説明する特有の構成以
外の構成については、先に説明して実施の形態３におけ
る構成と同様の構成を有し同様の作用を奏するものであ
る。図中、同一符号は同一または相当部分を示す。
【００２２】図において、１はＳｉ基板、２はＮウエ
ル、５はフォトダイオード、６は表面保護層、７はＰ+
ソースドレイン、９は第二ゲート、１２はトレンチ分離
により形成された酸化膜、１３は保護用ゲートを構成す
るポリシリコンからなる第一ゲートである。
ル、５はフォトダイオード、６は表面保護層、７はＰ+
ソースドレイン、９は第二ゲート、１２はトレンチ分離
により形成された酸化膜、１３は保護用ゲートを構成す
るポリシリコンからなる第一ゲートである。
【００２３】図５において実施の形態３で形成したポリ
シリコン１３の埋め込みによるトレンチＮウエル２に対
して負バイアスを印加する。これにより、実施の形態１
と同様の理由でトレンチ近傍の正孔１１が蓄積される。
この正孔１１が蓄積されることにより、従来技術による
構成において生じていた、ＬＯＣＯＳ３側からフォトダ
イオード５に向かう正孔１１が無くなり、暗電流が低減
される。
シリコン１３の埋め込みによるトレンチＮウエル２に対
して負バイアスを印加する。これにより、実施の形態１
と同様の理由でトレンチ近傍の正孔１１が蓄積される。
この正孔１１が蓄積されることにより、従来技術による
構成において生じていた、ＬＯＣＯＳ３側からフォトダ
イオード５に向かう正孔１１が無くなり、暗電流が低減
される。
【００２４】この発明による実施の形態４によれば、フ
ォトダイオード５からなるフォトダイオード部と周辺回
路部とを電気的に分離する素子分離層を備え、前記素子
分離層をトレンチ分離層により構成するとともに、前記
トレンチ分離層を構成する酸化膜１２上に形成されたポ
リシリコンで構成された第一ゲート１３からなる保護用
ゲートに所定の電位を印加するようにしたので、フォト
ダイオード部における暗電流を的確に抑制できるトレン
チ分離によるイメージセンサを得ることができる。
ォトダイオード５からなるフォトダイオード部と周辺回
路部とを電気的に分離する素子分離層を備え、前記素子
分離層をトレンチ分離層により構成するとともに、前記
トレンチ分離層を構成する酸化膜１２上に形成されたポ
リシリコンで構成された第一ゲート１３からなる保護用
ゲートに所定の電位を印加するようにしたので、フォト
ダイオード部における暗電流を的確に抑制できるトレン
チ分離によるイメージセンサを得ることができる。
【００２５】実施の形態５．この発明による実施の形態
５を図６について説明する。図６は実施の形態５におけ
るフォトダイオード部および周辺回路部の構成を示す横
断面図である。この実施の形態５において、ここで説明
する特有の構成以外の構成については、先に説明して実
施の形態１ないし実施の形態４における構成と同様の構
成を有し同様の作用を奏するものである。図中、同一符
号は同一または相当部分を示す。
５を図６について説明する。図６は実施の形態５におけ
るフォトダイオード部および周辺回路部の構成を示す横
断面図である。この実施の形態５において、ここで説明
する特有の構成以外の構成については、先に説明して実
施の形態１ないし実施の形態４における構成と同様の構
成を有し同様の作用を奏するものである。図中、同一符
号は同一または相当部分を示す。
【００２６】図において、５はフォトダイオード、８は
第一ゲート、９は第二ゲート、１０はＬＯＣＯＳエッジ
である。ここで、第一ゲート８は所定の電位が印加され
る保護用ゲートを構成するものである。第二ゲート９は
周辺回路部における制御用ゲートを示す。
第一ゲート、９は第二ゲート、１０はＬＯＣＯＳエッジ
である。ここで、第一ゲート８は所定の電位が印加され
る保護用ゲートを構成するものである。第二ゲート９は
周辺回路部における制御用ゲートを示す。
【００２７】図６に示す構成は、フォトダイオード５の
分離を第一ゲート８で行い、周辺回路の第二ゲート９を
ＬＯＣＯＳ３で分離したものである。これにより、実施
の形態２および実施の形態３と同様に理由で、フォトダ
イオード５分離用の第一ゲート８により周辺回路の第二
ゲート９とフォトダイオード５間の寄生容量が無くな
る。そのため、第二ゲート９をフォトダイオード５分離
用の第一ゲート８上に移動することで画素サイズを小さ
くできる。
分離を第一ゲート８で行い、周辺回路の第二ゲート９を
ＬＯＣＯＳ３で分離したものである。これにより、実施
の形態２および実施の形態３と同様に理由で、フォトダ
イオード５分離用の第一ゲート８により周辺回路の第二
ゲート９とフォトダイオード５間の寄生容量が無くな
る。そのため、第二ゲート９をフォトダイオード５分離
用の第一ゲート８上に移動することで画素サイズを小さ
くできる。
【００２８】この発明による実施の形態５によれば、複
数のフォトダイオード５からなるフォトダイオード部
と、複数の周辺回路からなる周辺回路部とを備え、前記
フォトダイオード部における複数のフォトダイオード５
を所定の電位が印加される第一ゲート８からなる保護用
ゲートにより電気的に分離するとともに、前記周辺回路
部における複数の周辺回路をＬＯＣＯＳエッジ１０も持
つＬＯＣＯＳ分離層により電気的に分離するようにした
ので、複数のフォトダイオードからなるフォトダイオー
ド部および複数の周辺回路からなる周辺回路部を含む全
体サイズを適切に縮小可能なイメージセンサを得ること
ができる。
数のフォトダイオード５からなるフォトダイオード部
と、複数の周辺回路からなる周辺回路部とを備え、前記
フォトダイオード部における複数のフォトダイオード５
を所定の電位が印加される第一ゲート８からなる保護用
ゲートにより電気的に分離するとともに、前記周辺回路
部における複数の周辺回路をＬＯＣＯＳエッジ１０も持
つＬＯＣＯＳ分離層により電気的に分離するようにした
ので、複数のフォトダイオードからなるフォトダイオー
ド部および複数の周辺回路からなる周辺回路部を含む全
体サイズを適切に縮小可能なイメージセンサを得ること
ができる。
【００２９】
【発明の効果】第１の発明によれば、フォトダイオード
部と周辺回路部とを電気的に分離する素子分離層を備
え、前記素子分離層の少なくとも一部を覆い所定の電位
が印加される保護用ゲートを形成したので、フォトダイ
オード部における暗電流を的確に抑制できるイメージセ
ンサを得ることができる。
部と周辺回路部とを電気的に分離する素子分離層を備
え、前記素子分離層の少なくとも一部を覆い所定の電位
が印加される保護用ゲートを形成したので、フォトダイ
オード部における暗電流を的確に抑制できるイメージセ
ンサを得ることができる。
【００３０】第２の発明によれば、第１の発明におい
て、前記保護用ゲート上に前記周辺回路部における制御
用ゲートを配置したので、フォトダイオード部における
暗電流を的確に抑制できるとともに、サイズを適切に縮
小できるイメージセンサを得ることができる。
て、前記保護用ゲート上に前記周辺回路部における制御
用ゲートを配置したので、フォトダイオード部における
暗電流を的確に抑制できるとともに、サイズを適切に縮
小できるイメージセンサを得ることができる。
【００３１】第３の発明によれば、フォトダイオード部
と周辺回路部とを電気的に分離する素子分離層を備え、
前記素子分離層をトレンチ分離層により構成するととも
に、前記トレンチ分離層上に形成された保護用ゲートに
所定の電位を印加するようにしたので、フォトダイオー
ド部における暗電流を的確に抑制できるトレンチ分離に
よるイメージセンサを得ることができる。
と周辺回路部とを電気的に分離する素子分離層を備え、
前記素子分離層をトレンチ分離層により構成するととも
に、前記トレンチ分離層上に形成された保護用ゲートに
所定の電位を印加するようにしたので、フォトダイオー
ド部における暗電流を的確に抑制できるトレンチ分離に
よるイメージセンサを得ることができる。
【００３２】第４の発明によれば、第３の発明におい
て、前記トレンチ分離層上に形成された保護用ゲートの
少なくとも一部を覆い前記周辺回路部における制御用ゲ
ートを配置したので、フォトダイオード部における暗電
流を的確に抑制できるとともに、サイズを適切に縮小で
きるトレンチ分離によるイメージセンサを得ることがで
きる。
て、前記トレンチ分離層上に形成された保護用ゲートの
少なくとも一部を覆い前記周辺回路部における制御用ゲ
ートを配置したので、フォトダイオード部における暗電
流を的確に抑制できるとともに、サイズを適切に縮小で
きるトレンチ分離によるイメージセンサを得ることがで
きる。
【００３３】第５の発明によれば、複数のフォトダイオ
ードからなるフォトダイオード部と、複数の周辺回路か
らなる周辺回路部とを備え、前記フォトダイオード部に
おける複数のフォトダイオードを所定の電位が印加され
る保護用ゲートにより電気的に分離するとともに、前記
周辺回路部における複数の周辺回路をＬＯＣＯＳ分離層
により電気的に分離するようにしたので、全体サイズを
適切に縮小可能なイメージセンサを得ることができる。
ードからなるフォトダイオード部と、複数の周辺回路か
らなる周辺回路部とを備え、前記フォトダイオード部に
おける複数のフォトダイオードを所定の電位が印加され
る保護用ゲートにより電気的に分離するとともに、前記
周辺回路部における複数の周辺回路をＬＯＣＯＳ分離層
により電気的に分離するようにしたので、全体サイズを
適切に縮小可能なイメージセンサを得ることができる。
【図１】 この発明による実施の形態１におけるフォト
ダイオード部の構成を示す平面図である。
ダイオード部の構成を示す平面図である。
【図２】 この発明による実施の形態１におけるフォト
ダイオード部の横断面図を示す、図１のII−II線におけ
る断面図である。
ダイオード部の横断面図を示す、図１のII−II線におけ
る断面図である。
【図３】 この発明による実施の形態２におけるフォト
ダイオード部および周辺回路部の構成を示す横断面図で
ある。
ダイオード部および周辺回路部の構成を示す横断面図で
ある。
【図４】 この発明による実施の形態３におけるフォト
ダイオード部および周辺回路部の構成を示す横断面図で
ある。
ダイオード部および周辺回路部の構成を示す横断面図で
ある。
【図５】 この発明による実施の形態４におけるフォト
ダイオード部および周辺回路部の構成を示す横断面図で
ある。
ダイオード部および周辺回路部の構成を示す横断面図で
ある。
【図６】 この発明による実施の形態５におけるフォト
ダイオード部および周辺回路部の構成を示す平面図であ
る。
ダイオード部および周辺回路部の構成を示す平面図であ
る。
【図７】 従来技術におけるフォトダイオード部および
周辺回路部の構成を示す横断面図である。
周辺回路部の構成を示す横断面図である。
１ Ｓｉ基板（Ｐ−Ｓｕｂ）、２ Ｎウエル（Ｎ−ｗｅ
ｌｌ）、３ ＬＯＣＯＳからなる素子分離層、５ フォ
トダイオード、６ 表面保護層、７ Ｐ+ ソースドレイ
ン、８ 第一ゲート、９ 第二ゲート、１０ ＬＯＣＯ
Ｓエッジ、１１正孔、１２ 酸化膜、１３ 第一ゲー
ト。
ｌｌ）、３ ＬＯＣＯＳからなる素子分離層、５ フォ
トダイオード、６ 表面保護層、７ Ｐ+ ソースドレイ
ン、８ 第一ゲート、９ 第二ゲート、１０ ＬＯＣＯ
Ｓエッジ、１１正孔、１２ 酸化膜、１３ 第一ゲー
ト。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 窪田 睦
兵庫県伊丹市瑞原四丁目１番地 菱電セミ
コンダクタシステムエンジニアリング株式
会社内
(72)発明者 木村 雅俊
東京都千代田区丸の内二丁目２番３号 三
菱電機株式会社内
Ｆターム(参考） 4M118 AB01 BA09 CA03 CA32 FA06
FA08 FA28 FA29
5C051 AA01 BA02 DB01 DB04 DB05
DB13 DC03 DC07
Claims (5)
- 【請求項１】 フォトダイオード部と周辺回路部とを電
気的に分離する素子分離層を備え、前記素子分離層の少
なくとも一部を覆い所定の電位が印加される保護用ゲー
トを形成したことを特徴とするイメージセンサ。 - 【請求項２】 前記保護用ゲート上に前記周辺回路部に
おける制御用ゲートを配置したことを特徴とする請求項
１に記載のイメージセンサ。 - 【請求項３】 フォトダイオード部と周辺回路部とを電
気的に分離する素子分離層を備え、前記素子分離層をト
レンチ分離層により構成するとともに、前記トレンチ分
離層上に形成された保護用ゲートに所定の電位を印加す
るようにしたことを特徴とするイメージセンサ。 - 【請求項４】 前記トレンチ分離層上に形成された保護
用ゲートの少なくとも一部を覆い前記周辺回路部におけ
る制御用ゲートを配置したことを特徴とする請求項３に
記載のイメージセンサ。 - 【請求項５】 複数のフォトダイオードからなるフォト
ダイオード部と、複数の周辺回路からなる周辺回路部と
を備え、前記フォトダイオード部における複数のフォト
ダイオードを所定の電位が印加される保護用ゲートによ
り電気的に分離するとともに、前記周辺回路部における
複数の周辺回路をＬＯＣＯＳ分離層により電気的に分離
するようにしたことを特徴とするイメージセンサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002009323A JP2003218337A (ja) | 2002-01-18 | 2002-01-18 | イメージセンサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002009323A JP2003218337A (ja) | 2002-01-18 | 2002-01-18 | イメージセンサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003218337A true JP2003218337A (ja) | 2003-07-31 |
Family
ID=27647342
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002009323A Pending JP2003218337A (ja) | 2002-01-18 | 2002-01-18 | イメージセンサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003218337A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005167588A (ja) * | 2003-12-02 | 2005-06-23 | Sony Corp | 固体撮像素子の駆動方法、固体撮像装置 |
| JP2007158031A (ja) * | 2005-12-05 | 2007-06-21 | Sony Corp | 固体撮像装置 |
| US7732885B2 (en) | 2008-02-07 | 2010-06-08 | Aptina Imaging Corporation | Semiconductor structures with dual isolation structures, methods for forming same and systems including same |
| US9466630B2 (en) | 2004-05-31 | 2016-10-11 | Sony Corporation | Solid-state imaging device and method of manufacturing the same |
| US11063075B2 (en) | 2018-10-08 | 2021-07-13 | Samsung Electronics Co., Ltd. | Semiconductor image sensor including separate low-voltage and high-voltage regions |
-
2002
- 2002-01-18 JP JP2002009323A patent/JP2003218337A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005167588A (ja) * | 2003-12-02 | 2005-06-23 | Sony Corp | 固体撮像素子の駆動方法、固体撮像装置 |
| US9466630B2 (en) | 2004-05-31 | 2016-10-11 | Sony Corporation | Solid-state imaging device and method of manufacturing the same |
| JP2007158031A (ja) * | 2005-12-05 | 2007-06-21 | Sony Corp | 固体撮像装置 |
| US8507960B2 (en) | 2005-12-05 | 2013-08-13 | Sony Corporation | Solid-state imaging device |
| US9318523B2 (en) | 2005-12-05 | 2016-04-19 | Sony Corporation | Solid-state imaging device |
| US9640573B2 (en) | 2005-12-05 | 2017-05-02 | Sony Semiconductor Solutions Corporation | Solid-state imaging device |
| US9887226B2 (en) | 2005-12-05 | 2018-02-06 | Sony Semiconductor Solutions Corporation | Solid-state imaging device |
| US7732885B2 (en) | 2008-02-07 | 2010-06-08 | Aptina Imaging Corporation | Semiconductor structures with dual isolation structures, methods for forming same and systems including same |
| US11063075B2 (en) | 2018-10-08 | 2021-07-13 | Samsung Electronics Co., Ltd. | Semiconductor image sensor including separate low-voltage and high-voltage regions |
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