JP3315962B2

JP3315962B2 - 固体撮像素子、その製造方法及び固体撮像装置

Info

Publication number: JP3315962B2
Application number: JP34258799A
Authority: JP
Inventors: ▲高▼ 三井田
Original assignee: イノテック株式会社
Priority date: 1999-12-01
Filing date: 1999-12-01
Publication date: 2002-08-19
Anticipated expiration: 2019-12-01
Also published as: JP2001160620A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、固体撮像素子及び
その製造方法及び固体撮像装置に関し、より詳しくは、
ビデオカメラ、電子カメラ、画像入力カメラ、スキャナ
又はファクシミリ等に用いられる閾値電圧変調方式のＭ
ＯＳ型イメージセンサを用いた固体撮像素子及びその製
造方法及び固体撮像装置に関する。

【０００２】

【従来の技術】ＣＣＤ型イメージセンサやＭＯＳ型イメ
ージセンサなどの半導体イメージセンサは量産性に優れ
ているため、パターンの微細化技術の進展に伴い、ほと
んどの画像入力デバイス装置に適用されている。特に、
近年、ＣＣＤ型イメージセンサと比べて、消費電力が小
さく、かつセンサ素子と周辺回路素子とを同じＣＭＯＳ
技術によって作成できるという利点を生かして、ＭＯＳ
型イメージセンサが見直されている。

【０００３】このような世の中の動向に鑑み、本願出願
人はＭＯＳ型イメージセンサの改良を行い、チャネル領
域下にキャリアポケット（高濃度埋込層）を有するセン
サ素子に関する特許出願（特願平１０−１８６４５３
号）を行って特許（登録番号２９３５４９２号）を得て
いる。

【０００４】

【発明が解決しようとする課題】ところで、ＭＯＳ型イ
メージセンサにおいては、一般的に分光感度特性、特に
赤色感度が低いので、その向上を図ることが望まれてい
る。本発明は、光信号検出用ＭＯＳトランジスタの性能
を維持しつつ、赤色感度の向上を図ることが可能なＭＯ
Ｓ型イメージセンサを用いた固体撮像素子及びその製造
方法及び固体撮像装置を提供するものである。

【０００５】

【課題を解決するための手段】上記課題を解決するた
め、この発明は、固体撮像素子に係り、図２に示すよう
に、受光ダイオード１１１と光信号検出用の絶縁ゲート
型電界効果トランジスタ（ＭＯＳトランジスタ）１１２
が隣接し、かつ、受光ダイオード１１１部分の第２の半
導体層（第１のウエル領域）１５ａ下の一導電型の第１
の半導体層１２及び３２の厚さは、光信号検出用ＭＯＳ
トランジスタ１１２部分の第４の半導体層（第２のウエ
ル領域）１５ｂ下の一導電型の第３の半導体層１２の厚
さよりも厚くなっていることを特徴としている。

【０００６】上記構造は本願発明の製造方法により作成
することができる。その製造方法は、図１１（ａ）に示
すように、第１のマスク５５により反対導電型の半導体
基板１１及び３１に一導電型不純物を導入して半導体基
板１１及び３１の内部に一導電型の第１の埋込層３２を
形成する工程と、第１のマスク５５により半導体基板１
１及び３１に反対導電型不純物を導入して半導体基板１
１及び３１の表層であってかつ第１の埋込層３２上方に
反対導電型の第１のウエル領域１５ａを形成する工程
と、図１１（ｂ）に示すように、半導体基板１１及び３
１の表層に一導電型不純物を導入して、第１の埋込層３
２と接続し、第１のウエル領域１５ａを含むように一導
電型領域１２を形成する工程と、図１２（ａ）に示すよ
うに、第２のマスク６０により半導体基板１１及び３１
の内部に反対導電型不純物を導入し、一導電型領域１２
の下に半導体基板３１よりも高い不純物濃度を有する反
対導電型の第２の埋込層３３を形成する工程と、第２の
マスク６０により第２の埋込層３３の上方であって一導
電型領域１２の表層に反対導電型不純物を導入し、第１
のウエル領域１５ａと繋がった反対導電型の第２のウエ
ル領域１５ｂを形成する工程と、第２のマスク６０によ
り第２のウエル領域１５ｂの表層に一導電型不純物を導
入し、一導電型のチャネルドープ層１５ｃを形成する工
程と、図１３（ｂ）に示すように、第３のマスク７１に
より第２のウエル領域１５ｂ内部に反対導電型不純物を
導入し、第２のウエル領域１５ｂよりも高い不純物濃度
を有し、かつチャネルドープ層１５ｃの下の第２のウエ
ル領域１５ｂ内部に反対導電型の高濃度埋込層２５を形
成する工程と、図１４（ｂ）に示すように、半導体基板
表面を熱酸化してゲート絶縁膜１８を形成する工程と、
図１５（ｂ）に示すように、高濃度埋込層２５を覆うよ
うに、かつ高濃度埋込層２５がソース領域側に近くなる
ようにゲート絶縁膜１８上にゲート電極１９を形成する
工程と、図１６（ｂ）に示すように、ゲート電極１９の
両側の第２のウエル領域１５ｂ表層に一導電型のソース
領域１６ａ及びドレイン領域１７ａを形成するとともに
第１のウエル領域１５ａ表層に一導電型の不純物領域１
７を形成する工程とを有することを特徴としている。

【０００７】この場合、半導体基板１１及び３１の一部
が第１の基体層に相当し、半導体基板１１及び３１の一
部と第２の埋込層３３が第２の基体層（即ち、基板１１
と第６の半導体層）に相当し、第１の埋込層３２が埋込
層又は第５の半導体層に相当し、第２の埋込層３３が第
６の半導体層に相当し、一導電型領域１２が一導電型の
ウエル領域に相当し、第１の埋込層３２と一導電型領域
１２が第１の半導体層（即ち、第５の半導体層と一導電
型のウエル領域）に相当し、第１のウエル領域１５ａが
第２の半導体層に相当し、一導電型領域１２が一導電型
の第３の半導体層（即ち、一導電型のウエル領域）に相
当し、第２のウエル領域１５ｂが第４の半導体層に相当
する。

【０００８】ところで、赤色感度を向上させるために
は、本願出願人の特許（登録番号２９３５４９２号）の
構造において、ｐ型基板１１上のｎ型エピタキシャル層
（ｎ型層）１２を厚くすることが望ましい。しかしなが
ら、エピタキシャル層（ｎ型層）１２を厚くするとキャ
リアを排出する初期化のためのリセット電圧を大きくす
る必要があり、光信号検出用ＭＯＳトランジスタの性能
が低下する。即ち、赤色感度を向上させ、かつリセット
効率を向上させるためには、相反する素子構造を必要と
し、それらを両立させることが難しかった。

【０００９】この発明においては、受光ダイオード１１
１部分では、光によりキャリアを発生させて反対導電型
の高濃度埋込層(キャリアポケット)２５に蓄積させる蓄
積期間において、印加する電圧によって、一導電型の不
純物領域１７と反対導電型の第１のウエル領域１５ａと
の境界面から空乏層は第１のウエル領域１５ａ内に広が
り、また、反対導電型の第１の基体層１１と一導電型の
第１の半導体層１２及び３２との境界面から空乏層は第
１の半導体層１２及び３２内に広がる。従って、空乏化
される第１のウエル領域１５ａ内、及び、第１の半導体
層１２及び３２内に生じる光発生電荷が光信号の検出に
寄与する。

【００１０】即ち、第１の半導体層１２及び３２の厚さ
を広げることにより、赤色光のような波長の長い光に対
して有効に受光領域の厚さを拡大することができ、従っ
て、赤色感度の向上を図ることができる。一方、光信号
検出用ＭＯＳトランジスタ１１２部分では、高濃度埋込
層２５及び第２のウエル領域１５ｂからのキャリアの掃
出期間（初期化）において、印加する電圧によって、チ
ャネル領域の一導電型のチャネルドープ層１５ｃと反対
導電型の第２のウエル領域１５ｂとの境界面から空乏層
は第２のウエル領域１５ｂに広がり、また、反対導電型
の第６の半導体層３３と一導電型の第３の半導体層１２
との境界面から空乏層は第２のウエル領域１５ｂの下の
第３の半導体層１２に広がる。

【００１１】従って、ゲート電極１９からの電界は、主
として、空乏化される第２のウエル領域１５ｂと第２の
ウエル領域１５ｂの下の第３の半導体層１２に及ぶ。こ
の発明の場合、第２のウエル領域１５ｂの下の第３の半
導体層１２が薄く、かつ一導電型の第３の半導体層１２
の基板１１側に隣接して反対導電型の高濃度の第６の半
導体層３３が形成されているため、掃出期間において第
６の半導体層３３と第３の半導体層１２との境界面から
第６の半導体層３３側への空乏層の広がりが制限される
とともに、その境界面から第３の半導体層１２に広がる
空乏層の幅は小さくなる。即ち、ゲート電極１９からの
電圧は主に第２のウエル領域１５ｂにかかる。

【００１２】これにより、第２のウエル領域１５ｂ内に
キャリアの掃き出しに適した急激なポテンシャル変化が
生じて、強い電界がかかるようになるので、高濃度埋込
層（キャリアポケット）２５及び第２のウエル領域１５
ｂから低いリセット電圧で有効に蓄積キャリアを掃き出
すことができ、リセット効率の向上を図ることができ
る。

【００１３】

【発明の実施の形態】以下に、本発明の実施の形態につ
いて図面を参照しながら説明する。図１は、本発明の実
施の形態に係るＭＯＳ型イメージセンサの単位画素内に
おける素子レイアウトについて示す平面図である。図１
に示すように、単位画素１０１内に、受光ダイオード１
１１と光信号検出用ＭＯＳトランジスタ１１２とが隣接
して設けられている。これらは、それぞれ異なるウエル
領域、即ち第１のウエル領域（第２の半導体層）１５ａ
と第２のウエル領域（第４の半導体層）１５ｂを有し、
それらは互いに繋がっている。受光ダイオード１１１部
分の第１のウエル領域１５ａは光照射による電荷の発生
領域の一部を構成し、光信号検出用ＭＯＳトランジスタ
１１２部分の第２のウエル領域１５ｂはこの領域１５ｂ
に付与するポテンシャルによってチャネルの閾値電圧を
変化させることができるゲート領域を構成している。

【００１４】受光ダイオード１１１の不純物領域１７と
光信号検出用ＭＯＳトランジスタ１１２のドレイン領域
１７ａとは互いに繋がった第１及び第２のウエル領域１
５ａ，１５ｂの表層に大部分の領域がかかるように一体
的に形成されている。ドレイン領域１７ａはリング状の
ゲート電極１９の外周部を取り囲むように形成され、ソ
ース領域１６ａはリング状のゲート電極１９の内周に囲
まれるように形成されている。さらに、このＭＯＳ型イ
メージセンサの特徴であるキャリアポケット（高濃度埋
込層）２５は、ゲート電極１９下の第２のウエル領域１
５ｂ内であって、ソース領域１６ａの周辺部に、ソース
領域１６ａを取り囲むように形成されている。

【００１５】ドレイン領域１７ａは低抵抗のコンタクト
層１７ｂを通してドレイン電圧（ＶＤＤ）供給線２２と
接続され、ゲート電極１９は垂直走査信号（ＶＳＣＡ
Ｎ）供給線２１に接続され、ソース領域１６ａは低抵抗
のコンタクト層１６ｂを通して垂直出力線２０に接続さ
れている。また、受光ダイオード１１１の受光窓２４以
外の領域は金属層（遮光膜）２３により遮光されてい
る。

【００１６】上記のＭＯＳ型イメージセンサにおける光
信号検出のための素子動作は、掃出期間（初期化）−蓄
積期間−読出期間−掃出期間（初期化）−・・というよ
うに繰り返し行われる。掃出期間（初期化）では、光発
生電荷（キャリア）を蓄積する前に、読み出しが終わっ
た光発生電荷や、アクセプタやドナー等を中性化し、或
いは表面準位に捕獲されている正孔や電子等、光信号の
読み出し前の残留電荷を半導体内から排出して、キャリ
アポケット２５を空にする。ソース領域やドレイン領域
やゲート電極に約＋５Ｖ以上、通常７〜８Ｖ程度の電圧
を印加する。

【００１７】蓄積期間では、光照射によりキャリアを発
生させ、第１及び第２のウエル領域１５ａ，１５ｂ内を
移動させてキャリアポケット２５に蓄積させる。ドレイ
ン領域に凡そ＋２〜３Ｖの電圧を印加するとともにゲー
ト電極にＭＯＳトランジスタ１１２がカットオフ状態を
維持するような低い電圧を印加する。読出期間では、光
発生電荷による光信号検出用ＭＯＳトランジスタの閾値
電圧の変化をソース電位の変化として読み取る。ＭＯＳ
トランジスタ１１２が飽和状態で動作するように、ドレ
イン領域に凡そ＋２〜３Ｖの電圧を印加するとともにゲ
ートに凡そ＋２〜３Ｖの電圧を印加する。

【００１８】次に、本発明の実施の形態に係るＭＯＳ型
イメージセンサのデバイス構造を断面図を用いて説明す
る。図２（ａ）は、図１のＡ−Ａ線に沿う断面図に相当
する、本発明の実施の形態に係るＭＯＳ型イメージセン
サのデバイス構造について示す断面図である。図２
（ｂ）は、半導体基板表面に沿うポテンシャルの様子を
示す図である。

【００１９】図３は図１のＢ−Ｂ線に沿う断面図であ
り、図４は図１のＣ−Ｃ線に沿う断面図である。図２
（ａ）に示すように、不純物濃度１×１０¹⁸ｃｍ^-3以上
のｐ型シリコンからなる基板１１上に不純物濃度１×１
０¹⁵ｃｍ^-3程度、厚さ３μｍ程度のｐ型シリコンをエピ
タキシャル成長し、エピタキシャル層３１を形成する。
以上が反対導電型の半導体基板を構成する。

【００２０】このエピタキシャル層３１に受光ダイオー
ド１１１と光信号検出用ＭＯＳトランジスタ１１２とか
らなる単位画素１０１が形成されている。そして、各単
位画素１０１を分離するように、隣接する単位画素１０
１間に、エピタキシャル層３１表面のフィールド絶縁膜
１４と、その下のエピタキシャル層３１全体にわたるｐ
型の高濃度領域である素子分離層１３とが形成されてい
る。

【００２１】次に、受光ダイオード１１１の詳細につい
て図２（ａ）及び図３により説明する。受光ダイオード
１１１は、エピタキシャル層３１内であって基板１１に
接して埋め込まれたｎ型埋込層（一導電型の埋込層，第
１の埋込層）３２と、ｎ型埋込層３２上に形成された低
濃度のｎ型ウエル層（一導電型領域）１２と、ｎ型ウエ
ル層１２の表層に形成されたｐ型の第１のウェル領域１
５ａと、第１のウェル領域１５ａに大部分の領域がかか
るようにｎ型ウエル層１２の表層に形成されたｎ型の不
純物領域１７とで構成されている。

【００２２】基板１１とｎ型ウエル層１２の間の領域全
体に比較的高い不純物濃度のｎ型埋込層３２を有し、第
１のウエル領域１５ａ下のｎ型層（第１の半導体層）１
２及び３２全体が厚くなっていることを特徴としてい
る。この場合の不純物濃度分布を図５に示す。図５は、
受光ダイオード１１１の中央部における、Ｄ−Ｄ線に沿
う深さ方向の不純物濃度分布及び対応するポテンシャル
分布を示すグラフである。横軸は線形目盛りで表した半
導体基板表面からの深さ（μｍ）を示し、左側の縦軸は
対数目盛りで表した不純物濃度（ｃｍ^-3）を示し、右側
の縦軸は線形目盛りで表したポテンシャル（任意単位）
を示す。

【００２３】図５の不純物濃度分布に示すように、ｎ型
埋込層３２は厚さが凡そ１μｍとなっており、第１のウ
エル領域１５ａの下のｎ型層１２の厚さ凡そ０．５μｍ
と合わせて、受光ダイオード１１１の第１のウエル領域
１５ａの下のｎ型層１２及び３２の厚さは凡そ１．５μ
ｍとなっている。上記の第１のウエル領域１５ａの下の
ｎ型層１２及びｎ型埋込層３２の厚さや不純物濃度分布
やそのピーク値及びピーク位置の深さは、蓄積期間に印
加される電圧が凡そ２〜３Ｖのときに最適と考えられる
ものである。第１のウエル領域１５ａの下のｎ型層１２
及びｎ型埋込層３２の厚さや不純物濃度分布やそのピー
ク値及びピーク位置の深さは、主としてキャリアの蓄積
期間の際に印加電圧によってｎ型層１２及び３２全体に
十分に空乏層が広がるように、かつ赤色光の受光感度が
十分に高くなるように設定される。従って、それらの値
は、第１のウエル領域１５ａの厚さや不純物濃度分布や
そのピーク値及びピーク位置の深さ、半導体中での赤色
光の減衰特性、或いはキャリアの蓄積期間の際に印加す
る電圧をどの位にするか等により適宜変更する。

【００２４】上記構造の受光ダイオード１１１では、上
記説明した蓄積期間において、不純物領域１７はドレイ
ン電圧供給線２２に接続されて正の電位にバイアスされ
る。このとき、不純物領域１７と第１のウエル領域１５
ａとの境界面から空乏層が第１のウエル領域１５ａ全体
に広がり、ｎ型ウエル層１２に達する。一方、基板１１
とｎ型埋込層３２との境界面から空乏層がｎ型埋込層３
２及びその上のｎ型ウエル層１２全体に広がり、第１の
ウエル領域１５ａに達する。

【００２５】このときのポテンシャル分布を図５に示
す。受光ダイオード１１１の部分は上記のような不純物
濃度分布を有しているので、第１のウエル領域１５ａ及
びｎ型層１２／３２では、ポテンシャルが基板１１側か
ら表面側に向かって漸減するようなポテンシャル分布と
なる。このため、第１のウエル領域１５ａ内とｎ型層１
２／３２内で光により発生した正孔（ホール）は基板１
１側に流出しないでこれらの領域１５ａやｎ型層１２／
３２内にとどまるようになる。これらの領域１５ａやｎ
型層１２／３２は光信号検出用ＭＯＳトランジスタ１１
２のゲート領域１５ｂと繋がっているため、光により発
生したこれらのホールを光信号検出用ＭＯＳトランジス
タ１１２の閾値電圧変調用の電荷として有効に用いるこ
とができる。言い換えれば、第１のウエル領域１５ａ及
びｎ型層１２／３２全体が光によるキャリア発生領域と
なる。

【００２６】このように、ｎ型埋込層３２を有するの
で、受光ダイオード１１１のキャリア発生領域の全厚は
厚くなる。これにより、受光ダイオード１１１に光を照
射したとき、そのキャリア発生領域は赤色光のような受
光部の奥深くまで到達する波長の長い光に対して感度の
よい受光部となる。また、上記の受光ダイオード１１１
においては不純物領域１７の下に光によるキャリア発生
領域が配置されているという点で、受光ダイオード１１
１は光により発生した正孔（ホール）に対する埋め込み
構造を有している。従って、界面捕獲準位の多い半導体
層表面に影響されず、雑音の低減を図ることができる。

【００２７】次に、光信号検出用ＭＯＳトランジスタ
（ｎＭＯＳ）１１２の詳細について図２（ａ），（ｂ）
及び図４により説明する。この実施の形態のＭＯＳトラ
ンジスタ１１２は、リング状のゲート電極１９の外周を
ｎ+ 型のドレイン領域１７ａが囲むような構造を有す
る。ｎ+ 型のドレイン領域１７ａはｎ+ 型の不純物領域
１７と一体的に形成されている。また、リング状のゲー
ト電極１９によって囲まれるようにｎ+ 型のソース領域
１６ａが形成されている。即ち、ゲート電極１９は、ド
レイン領域１７ａとソース領域１６ａの間の第２のウエ
ル領域１５ｂ上にゲート絶縁膜１８を介して形成されて
いる。ゲート電極１９下の第２のウエル領域１５ｂの表
層がチャネル領域となる。

【００２８】さらに、通常動作電圧において、チャネル
領域を反転状態或いはデプレーション状態に保持するた
め、チャネル領域に適当な濃度のｎ型不純物を導入して
チャネルドープ層１５ｃを形成している。そのチャネル
領域の下の第２のウエル領域１５ｂ内であってチャネル
長方向の一部領域に、即ちソース領域１６ａの周辺部で
あって、ソース領域１６ａを囲むように、ｐ+ 型のキャ
リアポケット（高濃度埋込層）２５が形成されている。
このｐ+ 型のキャリアポケット２５は、例えばイオン注
入法により形成することができる。キャリアポケット２
５は表面に生じるチャネル領域よりも下側の第２のウエ
ル領域１５ｂ内に形成される。キャリアポケット２５は
チャネル領域にかからないように形成することが望まし
い。

【００２９】上記したｐ+ 型のキャリアポケット２５で
は光発生電荷のうち光発生ホールに対するポテンシャル
が低くなるため、ドレイン領域１７ａにゲート電圧より
も高い電圧を印加したときに光発生ホールをこのキャリ
アポケット２５に集めることができる。図２（ｂ）に光
発生ホールがキャリアポケット２５に蓄積し、チャネル
領域に電子が誘起されて反転領域が生じている状態のポ
テンシャル図を示す。この蓄積電荷により、光信号検出
用ＭＯＳトランジスタ１１２の閾値電圧が変化する。従
って、光信号の検出は、この閾値電圧の変化を検出する
ことにより行うことができる。

【００３０】図６は、光信号検出用ＭＯＳトランジスタ
１１２におけるキャリアポケット２５部分を含む、Ｅ−
Ｅ線に沿う深さ方向の不純物濃度分布及び対応するポテ
ンシャル分布を示すグラフである。横軸は線形目盛りで
表した半導体基板表面からの深さ（μｍ）を示し、左側
の縦軸は対数目盛りで表した不純物濃度（ｃｍ^-3）を示
し、右側の縦軸は線形目盛りで表したポテンシャル（任
意単位）を示す。

【００３１】図６の不純物濃度分布図に示すように、基
板１１とｎ型ウエル層１２の間に高い不純物濃度のｐ型
埋込層（第２の埋込層）３３を有することを特徴として
いる。即ち、第２のウエル領域１５ｂの下のｎ型層（第
３の半導体層）は、ｎ型ウエル層１２と一致し、表面か
ら深さ方向凡そ０．８μｍのところにｐ型埋込層３３と
の境界がある。第２のウエル領域１５ｂの下のｎ型層の
厚さは約０．４μｍと、受光ダイオード１１１部の第１
のウエル領域１５ａの下のｎ型層（第１の半導体層）１
２及び３２の厚さ約１．５μｍに比べて薄くなってい
る。

【００３２】また、ｐ型埋込層３３の不純物濃度のピー
ク位置は凡そ１．１μｍ前後のところにあり、そのピー
ク位置での不純物濃度は凡そ５×１０¹⁶ｃｍ^-3となって
いる。上記の第２のウエル領域１５ｂの下のｎ型層１２
及びｐ型埋込層３３の厚さや不純物濃度分布やそのピー
ク値及びピーク位置の深さは、リセット電圧が凡そ７〜
８Ｖのときに最適と考えられるものである。このｎ型層
１２及びｐ型埋込層３３の不純物濃度分布と深さは、主
としてキャリアの掃出期間（初期化）の時に空乏層がｐ
型埋込層３３内ではなくて第２のウエル領域１５ｂ内に
広がって電界が集中するように設定される。従って、第
２のウエル領域１５ｂの厚さやその領域１５ｂ内の不純
物濃度分布やそのピーク値及びピーク位置の深さ、或い
はキャリアの掃出期間（初期化）の時に印加される電圧
（リセット電圧）をどの位にするかにより適宜変更す
る。

【００３３】なお、キャリアポケット２５は、深さ凡そ
０．２μｍ前後のところに形成され、不純物濃度のピー
ク値は凡そ１×１０¹⁷ｃｍ^-3となっている。キャリアポ
ケット２５の厚さやその不純物濃度のピーク値及びピー
ク位置の深さは、主に蓄積期間や読出期間においてキャ
リアポケット２５にキャリアが十分に蓄積し得るポテン
シャルとなるように、かつ読出期間においてキャリアポ
ケット２５のキャリアの蓄積状態がチャネル領域に十分
に影響を及ぼすことができるように設定される。従っ
て、キャリアポケット２５の背景となる第１のウエル領
域１５ａの不純物濃度分布の状態や、チャネルドープ層
の不純物濃度や、蓄積期間での印加電圧や、読出期間で
の印加電圧等により適宜変更する。

【００３４】ところで、上記したキャリアの掃出期間に
おいては、ゲート電極１９やソース領域１６ａやドレイ
ン領域１７ａに高い電圧を印加し、それによって生じる
電界によって第２のウエル領域１５ｂに残るキャリアを
基板１１側に掃き出している。この場合、印加した電圧
によって、チャネル領域のチャネルドープ層１５ｃと第
２のウエル領域１５ｂとの境界面から空乏層が第２のウ
エル領域１５ｂに広がり、また、ｐ型埋込層３３とｎ型
ウエル層１２との境界面から空乏層が第２のウエル領域
１５ｂの下のｎ型ウエル層１２に広がる。

【００３５】従って、ゲート電極１９に印加した電圧に
よる電界の及ぶ範囲は、主として第２のウエル領域１５
ｂ及び第２のウエル領域１５ｂの下のｎ型ウエル層１２
にわたる。この発明の場合、第２のウエル領域１５ｂの
下のｎ型ウエル層１２の厚さが薄く、かつｎ型ウエル層
１２の基板１１側に隣接して高濃度のｐ型埋込層３３が
形成されている。このため、掃出期間においてｐ型埋込
層３３とｎ型ウエル層１２との境界面からｎ型ウエル層
１２に広がる空乏層の厚さは薄くなる。

【００３６】即ち、図６のポテンシャル分布図のよう
に、ゲート電極１９からの電圧は主に第２のウエル領域
１５ｂにかかることになる。言い換えれば、第２のウエ
ル領域１５ｂに急激なポテンシャル変化が生じて正孔を
基板１１側に掃き出すような強い電界が主として第２の
ウエル領域１５ｂにかかるため、キャリアポケット２５
及び第２のウエル領域１５ｂ内に蓄積されたキャリア
を、低いリセット電圧でそこからより確実に掃き出すこ
とができ、これによりリセット効率の向上を図ることが
できる。

【００３７】次に、図８を参照して上記の構造の単位画
素を用いたＭＯＳ型イメージセンサの全体の構成につい
て説明する。図８は、本発明の実施の形態におけるＭＯ
Ｓ型イメージセンサの回路構成図を示す。図８に示すよ
うに、このＭＯＳ型イメージセンサは、２次元アレーセ
ンサの構成を採っており、上記した構造の単位画素が列
方向及び行方向にマトリクス状に配列されている。

【００３８】また、垂直走査信号（ＶＳＣＡＮ）の駆動
走査回路１０２及びドレイン電圧（ＶＤＤ）の駆動走査
回路１０３が画素領域を挟んでその左右に配置されてい
る。垂直走査信号供給線２１ａ，２１ｂは垂直走査信号
（ＶＳＣＡＮ）の駆動走査回路１０２から行毎に一つず
つでている。各垂直走査信号供給線２１ａ，２１ｂは行
方向に並ぶ全ての単位画素１０１内のＭＯＳトランジス
タ１１２のゲートに接続されている。

【００３９】また、ドレイン電圧供給線（ＶＤＤ供給
線）２２ａ，２２ｂはドレイン電圧（ＶＤＤ）の駆動走
査回路１０３から行毎に一つずつでている。各ドレイン
電圧供給線（ＶＤＤ供給線）２２ａ，２２ｂは、行方向
に並ぶ全ての単位画素１０１内の光信号検出用ＭＯＳト
ランジスタ１１２のドレインに接続されている。また、
列毎に異なる垂直出力線２０ａ，２０ｂが設けられて、
各垂直出力線２０ａ，２０ｂは列方向に並ぶ全ての単位
画素１０１内のＭＯＳトランジスタ１１２のソースにそ
れぞれ接続されている。

【００４０】さらに、列毎に異なるスイッチとしてのＭ
ＯＳトランジスタ１０５ａ，１０５ｂが設けられてお
り、各垂直出力線２０ａ，２０ｂは各ＭＯＳトランジス
タ１０５ａ，１０５ｂのドレイン（光検出信号入力端
子）２８ａ，２９ａに１つずつ接続されている。各スイ
ッチ１０５ａ，１０５ｂのゲート（水平走査信号入力端
子）２８ｂ，２９ｂは水平走査信号（ＨＳＣＡＮ）の駆
動走査回路１０４に接続されている。

【００４１】また、各スイッチ１０５ａ，１０５ｂのソ
ース（光検出信号出力端子）２８ｃ，２９ｃは共通の定
電流源（負荷回路）１０６を通して映像信号出力端子１
０７に接続されている。即ち、各単位画素１０１内のＭ
ＯＳトランジスタ１１２のソースは定電流源１０６に接
続され、画素単位のソースフォロワ回路を形成してい
る。従って、各ＭＯＳトランジスタ１１２のゲート−ソ
ース間の電位差、及びバルク−ソース間の電位差は接続
された定電流源１０６により決定される。

【００４２】垂直走査信号（ＶＳＣＡＮ）及び水平走査
信号（ＨＳＣＡＮ）により、遂次、各単位画素のＭＯＳ
トランジスタ１１２を駆動して光の入射量に比例した映
像信号（Ｖout ）が読み出される。図９は、本発明に係
るＭＯＳ型イメージセンサを動作させるための各入出力
信号のタイミングチャートを示す。ｐ型のウエル領域１
５ａ，１５ｂを用い、かつ光信号検出用トランジスタ１
１２がｎＭＯＳの場合に適用する。

【００４３】素子動作は、前記したように、掃出期間
（初期化）−蓄積期間−読出期間−掃出期間（初期化）
−・・というように繰り返し行う。次に、図８、図９に
したがって、一連の連続した固体撮像素子の光検出動作
を簡単に説明する。まず、初期化動作により、キャリア
ポケット２５及びウエル領域１５ａ，１５ｂ内に残る電
荷を排出する。即ち、ＶＤＤ供給線２２ａ，２２ｂを通
して光信号検出用ＭＯＳトランジスタ１１２のドレイン
に、またＶＳＣＡＮ供給線２１ａ，２１ｂを通して同ゲ
ートにそれぞれ約６Ｖの高い正の電圧を印加する。この
とき、第２のウエル領域１５ｂの下のｎ型ウエル層１２
の厚さは薄く、かつｎ型ウエル層１２の基板１１側に高
濃度のｐ型埋込層３３が接しているので、ゲート電極１
９に印加した電圧は第２のウエル領域１５ｂ及びその極
めて近くの領域にしかかからない。即ち、第２のウエル
領域１５ｂに急激なポテンシャル変化が生じて正孔を基
板１１側に掃き出すような強い電界が主として第２のウ
エル領域１５ｂにかかるため、低いリセット電圧でより
確実にキャリアを掃き出すことができ、これによりリセ
ット効率の向上を図ることができる。

【００４４】次いで、光信号検出用ＭＯＳトランジスタ
のゲート電極１９に低いゲート電圧を印加し、ドレイン
領域１７ａにトランジスタの動作に必要な約２〜３Ｖの
電圧（ＶＤＤ）を印加する。このとき、第１のウエル領
域１５ａとｎ型ウエル層１２及びｎ型埋込層３２が空乏
化するとともに、第２のウエル領域１５ｂは空乏化す
る。そして、ドレイン領域１７ａからソース領域１６ａ
に向かう電界が生じる。

【００４５】次いで、受光ダイオード１１１に光を照射
する。このとき、受光ダイオード１１１の部分のキャリ
ア発生領域の全厚は厚くなっており、これにより、赤色
光のような受光部の奥深くまで到達する波長の長い光に
対しても効率よく、電子−正孔対（光発生電荷）を生じ
させることができる。上記電界によりこの光発生電荷の
うち光発生ホールが光信号検出用ＭＯＳトランジスタ１
１２のゲート領域に注入され、かつキャリアポケット２
５に蓄積される。これにより、チャネル領域からその下
のゲート領域１５ｂに広がる空乏層幅が制限されるとと
もに、そのソース領域１６ａ付近のポテンシャルが変調
されて、光信号検出用ＭＯＳトランジスタ１１２の閾値
電圧が変動する。

【００４６】ここで、ゲート電極１９にＭＯＳトランジ
スタ１１２が飽和状態で動作しうる約２〜３Ｖのゲート
電圧を印加し、ドレイン領域１７ａにＭＯＳトランジス
タ１１２が動作しうる約２〜３Ｖの電圧ＶＤＤを印加す
る。これにより、キャリアポケット２５上方のチャネル
領域の一部に低電界の反転領域が形成され、残りの部分
に高電界領域が形成される。このとき、光信号検出用Ｍ
ＯＳトランジスタ１１２のドレイン電圧−電流特性は、
図７に示すように、飽和特性を示す。

【００４７】さらに、ＭＯＳトランジスタ１１２のソー
ス領域１６に定電流源１０６を接続して一定の電流を流
す。これにより、ＭＯＳトランジスタ１１２はソースフ
ォロワ回路を形成し、従って、光発生ホールによるＭＯ
Ｓトランジスタの閾値電圧の変動に追随してソース電位
が変化し、出力電圧の変化をもたらす。このようにし
て、光照射量に比例した映像信号（Ｖout ）を取り出す
ことができる。

【００４８】以上のように、この発明の実施の形態によ
れば、掃出動作（初期化）−蓄積動作−読出動作の一連
の過程において、光発生ホールが移動するときに、半導
体表面やチャネル領域内の雑音源と相互作用しない理想
的な光電変換機構を実現することができる。また、キャ
リアポケット２５への電荷蓄積により、図７に示すよう
に、トランジスタを飽和状態で動作させることができ、
しかも、ソースフォロワ回路を形成しているので、光発
生電荷による閾値電圧の変化をソース電位の変化として
検出することができる。このため、線型性の良い光電変
換を行うことができる。

【００４９】次に、上記構造の固体撮像素子の製造方法
について図１０〜図１８を参照して説明する。なお、実
際の回路構成は複雑であり、以下に説明する素子の平面
配置と異なるが、図１０〜図１８においては、製造方法
を説明する便宜上、この回路に用いるすべての素子のう
ち素子構造の異なる主な素子を取り出して、一連の製造
工程において異なる素子構造をどのように作成するかが
わかるように模式的に示している。選択した素子の種類
は、図の左側から、周辺回路素子であるｐ-ＣＭＯＳ（C
omplementary Metal Oxide Semiconductorのうちｐチャ
ネルＭＯＳ），ｎ-ＣＭＯＳ（ＣＭＯＳのうちｎチャネ
ルＭＯＳ），エンハンスメントｎ-ＭＯＳ，ディプリー
ションｎ-ＭＯＳと、光センサとしてのＶＭＩＳであ
る。

【００５０】まず、図１０（ａ）に示すような、不純物
濃度約４×１０¹⁸ｃｍ^-3のｐ型シリコンからなる基板１
１上に不純物濃度１×１０¹⁵ｃｍ^-3程度のｐ型シリコン
をエピタキシャル成長し、膜厚約３μｍのエピタキシャ
ル層３１を形成する。基板１１は第１の基体層の全体及
び第２の基体層の一部を構成し、エピタキシャル層３１
は第２の基体層の一部を構成する。

【００５１】次いで、図１０（ｂ）に示すように、ＬＯ
ＣＯＳ（LOCal Oxidation of Silicon）により素子分離
領域にフィールド絶縁膜１４を形成する。続いて、素子
分離領域により囲まれた素子形成領域にパッド絶縁膜５
１を形成する。次に、エンハンスメントｎ-ＭＯＳとデ
ィプリーションｎ-ＭＯＳとの間の素子分離領域、及び
ディプリーションｎ-ＭＯＳとＶＭＩＳとの間の素子分
離領域にそれぞれ開口部５３ａ，５３ｂを有し、かつｎ
-ＣＭＯＳ形成領域の全体にわたる開口部５３ｃを有す
るレジストマスク５２を形成する。続いて、レジストマ
スク５２の開口部５３ａ，５３ｂ，５３ｃ及びフィール
ド絶縁膜１４を通してｐ型不純物をイオン注入する。こ
れにより、エンハンスメントｎ-ＭＯＳとディプリーシ
ョンｎ-ＭＯＳとの間、及びディプリーションｎ-ＭＯＳ
とＶＭＩＳとの間のフィールド絶縁膜１４下のエピタキ
シャル層３１に基板１１に達するようなｐ型の素子分離
層１３を形成するとともに、ｎ-ＣＭＯＳ形成領域の全
領域にわたるエピタキシャル層３１に基板１１に達する
ようなｐ型ウエル層５４を形成する。

【００５２】次に、図１１（ａ）に示すように、ＶＭＩ
Ｓ形成領域の受光ダイオード１１１の形成領域に開口部
５６を有するレジストマスク（第１のマスク）５５を形
成する。続いて、レジストマスク５５の開口部５６を通
して、パッド絶縁膜５１の上から、ｎ型不純物となるＰ
３１＋を深くイオン注入し、さらに同じ開口部５６を通
して、２度に分けてｐ型不純物であるＢ１１＋を浅くイ
オン注入する。これにより、図５に示すように、ピーク
位置約１．５μｍ、ピーク不純物濃度約１×１０¹⁷ｃｍ
^-3の、基板１１に接するようなｎ型埋込層（第１の埋込
層）３２と、その上方でｎ型埋込層３２とほぼ同じ幅を
有する第１のウエル領域（第２の半導体層）となる、ピ
ーク位置約０．３μｍ、ピーク不純物濃度約６×１０¹⁶
ｃｍ^-3、及びピーク位置約０．５５μｍ、ピーク不純物
濃度約２×１０¹⁶ｃｍ^-3のｐ型ウエル層１５ａとを形成
する。なお、ｎ型埋込層３２は第１の半導体層の一部を
構成する。

【００５３】次いで、図１１（ｂ）に示すように、ＶＭ
ＩＳ形成領域の全体にわたって開口部５８を有するレジ
ストマスク５７を形成する。続いて、レジストマスク５
７の開口部５８を通してｎ型不純物をイオン注入する。
これにより、第１のウエル領域１５ａの全体を含み、そ
の下端がｎ型埋込層３２に達する、ピーク位置約０．５
５μｍ、ピーク不純物濃度約３×１０¹⁶ｃｍ^-3のｎ型ウ
エル層（反対導電型領域）１２を形成する。ｎ型ウエル
層１２は第１の半導体層の一部及び第３の半導体層の全
体を構成する。

【００５４】なお、図１１（ｂ）に示す工程の後、パッ
ド絶縁膜５１を除去して半導体基板の表面を再酸化する
ことにより、ゲート絶縁膜を形成することもできる。図
面では、パッド絶縁膜も再酸化により形成したゲート絶
縁膜も同じ符号５１で示している。この場合、ゲート絶
縁膜の膜厚は、好ましくは６０ｎｍ以下とする。これ以
上厚くすると、図１３（ｂ）の工程で、イオン注入によ
り高濃度埋込層２５を形成するときに急峻な不純物濃度
分布が得にくくなるためである。

【００５５】次に、図１２（ａ）に示すように、デプリ
ーションｎ-ＭＯＳ形成領域の全体にわたって開口部６
１ｂを有し、かつＶＭＩＳ形成領域の光信号検出用ＭＯ
Ｓトランジスタ１１２の形成領域に開口部６１ａを有す
るレジストマスク（第２のマスク）６０を形成する。続
いて、レジストマスク６０の開口部６１ａ及び６１ｂを
通してｐ型不純物であるＢ１１＋を深くイオン注入し、
さらに同じ開口部６１ａ及び６１ｂを通してｐ型不純物
であるＢ１１＋を浅くイオン注入する。さらに同じ開口
部６１ａ及び６１ｂを通してｎ型不純物であるＡｓ＋を
浅くイオン注入する。

【００５６】これにより、デプリーションｎ-ＭＯＳ形
成領域では、ｐ型埋込層６２とｐ型ウエル層６３とチャ
ネルドープ層６４を形成する。一方、ＶＭＩＳ形成領域
では、図６に示すように、ピーク位置約１．２μｍ、ピ
ーク不純物濃度約５×１０¹⁶ｃｍ^-3のｐ型埋込層（第２
の埋込層）３３とピーク位置約０．１μｍ、ピーク不純
物濃度約１．２×１０¹⁷ｃｍ^-3の第２のウエル領域１５
ｂと表面濃度約２×１０¹⁷ｃｍ^-3のｎ型のチャネルドー
プ層１５ｃを形成する。なお、ｐ型埋込層３３は第２の
基体層の一部を構成する。

【００５７】次いで、図１２（ｂ）に示すように、ｐ-
ＣＭＯＳ、ｎ-ＣＭＯＳ及びエンハンスメントｎ-ＭＯＳ
の各形成領域全体に開口部６６を有するレジストマスク
６５を形成する。続いて、レジストマスク６５の開口部
６６を通してｐ型不純物を浅くイオン注入する。これに
より、ｐ型のチャネルドープ層６７ａ〜６７ｃを形成す
る。

【００５８】次に、図１３（ａ）に示すように、ｐ-Ｃ
ＭＯＳ形成領域に開口部６９を有するレジストマスク６
８を形成する。続いて、レジストマスク６８の開口部６
９を通してｎ型不純物をイオン注入して、ｎ型ウエル層
７０を形成する。次いで、図１３（ｂ）に示すように、
ＶＭＩＳ形成領域の光信号検出用ＭＯＳトランジスタの
キャリアポケット（高濃度埋込層）２５となる領域に開
口部７２を有するレジストマスク（第３のマスク）７１
を形成する。続いて、レジストマスク７１の開口部７２
を通してｐ型不純物であるＢ１１＋をイオン注入する。
これにより、図６に示すように、チャネルドープ層１５
ｃ下の第２のウエル領域１５ｂに、ピーク位置約０．２
μｍ、ピーク不純物濃度約１×１０¹⁷ｃｍ^-3のｐ＋型の
高濃度埋込層２５を形成する。

【００５９】次に、図１４（ａ）に示すように、ｐ-Ｃ
ＭＯＳ，ｎ-ＣＭＯＳ，エンハンスメントｎ-ＭＯＳ，及
びデプリーションｎ-ＭＯＳの各形成領域全体にわたっ
て開口部７４を有するレジストマスク７３を形成する。
続いて、レジストマスク７３の開口部７４を通してゲー
ト酸化膜５１を除去するとともに、ＶＭＩＳ形成領域に
は、元のゲート絶縁膜５１を残す。

【００６０】次いで、図１４（ｂ）に示すように、レジ
ストマスク７３を除去した後、半導体基板の表面を熱酸
化する。これにより、ｐ-ＣＭＯＳ，ｎ-ＣＭＯＳ，エン
ハンスメントｎ-ＭＯＳ，及びデプリーションｎ-ＭＯＳ
形成領域に薄い膜厚のゲート酸化膜７５ａ〜７５ｄが形
成されるとともに、ＶＭＩＳ形成領域の表面には前の工
程で残しておいた酸化膜厚にさらに酸化膜厚が加わり、
厚い膜厚のゲート絶縁膜１８が形成される。ＶＭＩＳ形
成領域のゲート絶縁膜１８を厚くすることにより、ゲー
ト容量を小さくして、高濃度埋込層に蓄積される光発生
電荷の検出感度、ひいては光信号の検出感度を向上させ
ることができる。

【００６１】次に、図１５（ａ）に示すように、全面に
ポリシリコン膜７６を形成する。次いで、図１５（ｂ）
に示すように、ポリシリコン膜７６をパターニングし、
ＭＯＳの各形成領域にゲート電極７６ａ〜７６ｅ，１９
を形成する。次に、図１６（ａ）に示すように、ｐ-Ｃ
ＭＯＳ形成領域の全体にわたって開口部７８を有するレ
ジストマスク７７を形成する。続いて、レジストマスク
７７の開口部７８を通して、かつゲート電極７６ｅをマ
スクとしてｐ型不純物をイオン注入する。これにより、
ゲート電極７６ｅの両側のｎ型ウエル層７０にソース／
ドレイン領域７９ａ及び７９ｂを形成する。

【００６２】次いで、図１６（ｂ）に示すように、ｎ-
ＣＭＯＳ，エンハンスメントｎ-ＭＯＳ，ディプリーシ
ョンｎ-ＭＯＳ，及びＶＭＩＳの各形成領域全体にわた
って開口部８１を有するレジストマスク８０を形成した
後、レジストマスク８０の開口部８１を通して、かつゲ
ート電極７６ｂ〜７６ｄ，１９をマスクとしてｎ型不純
物をイオン注入する。これにより、各形成領域のゲート
電極７６ｂ〜７６ｄ、１９の両側にソース／ドレイン領
域８２ａ及び８２ｂ、８２ｃ及び８２ｄ、８２ｅ及び８
２ｆ、１６ａ及び１７ａを形成する。

【００６３】次いで、図１７（ａ）に示すように、レジ
ストマスク８０を除去した後、ＣＶＤ（Chemical Vapor
Deposition）法等により、絶縁膜を形成する。続い
て、異方性エッチングを行い、ゲート電極７６ａ〜７６
ｅ，１９の側面にサイドウオール８３を形成する。次
に、図１７（ｂ）に示すように、ｐ-ＣＭＯＳ形成領域
に開口部８５を有するレジストマスク８４を形成する。
続いて、レジストマスク８４の開口部８５を通して、か
つゲート電極７６ｅ及びサイドウオール７９をマスクと
してｐ型不純物をイオン注入する。これにより、ソース
／ドレイン領域７９ａ及び７９ｂ内にそれぞれコンタク
ト層８６ａ及び８６ｂを形成する。

【００６４】次に、図１８（ａ）に示すように、ｎ-Ｃ
ＭＯＳ，エンハンスメントｎ-ＭＯＳ，ディプリーショ
ンｎ-ＭＯＳの各形成領域全体にわたって開口部８８を
有し、かつＶＭＩＳ形成領域の光信号検出用ＭＯＳトラ
ンジスタ１１２部分及び受光ダイオード１１１部分に開
口部８８を有するレジストマスク８７を形成する。その
後、レジストマスク８７の開口部８８を通してｎ型不純
物をイオン注入する。これにより、各形成領域のソース
／ドレイン領域８２ａ及び８２ｂ、８２ｃ及び８２ｄ、
８２ｅ及び８２ｆ、１６ａ及び１７ａ内にコンタクト層
８９ａ及び８９ｂ、８９ｃ及び８９ｄ、８９ｅ及び８９
ｆ、１６ｂ及び１７ｂを形成する。

【００６５】次いで、図１８（ｂ）に示すように、レジ
ストマスク８７を除去した後、第１層目の層間絶縁膜９
０を形成する。続いて、第１層目の層間絶縁膜９０上に
各ＭＯＳ形成領域のソース／ドレイン領域８２ａ及び８
２ｂ、８２ｃ及び８２ｄ、８２ｅ及び８２ｆ、７９ａ及
び７９ｂ、１６ａ及び１７ａと接続する下層のソース／
ドレイン電極又は配線層９１ａ及び９１ｂ、９１ｃ及び
９１ｄ、９１ｅ及び９１ｆ、９１ｇ及び９１ｈ、２０及
び２２、及びＶＭＩＳ形成領域のゲート電極１９と接続
するゲート配線層２１を形成する。

【００６６】続いて、第２層目の層間絶縁膜９２を形成
した後、各ＭＯＳ形成領域の下層のソース／ドレイン電
極又は配線層９１ａ及び９１ｂ、９１ｃ及び９１ｄ、９
１ｅ及び９１ｆ、９１ｇ及び９１ｈ、２０と接続する上
層のソース／ドレイン電極又は配線層９１ａ及び９１
ｂ、９１ｃ及び９１ｄ、９１ｅ及び９１ｆ、９１ｇ及び
９１ｈ、２０を第２層目の層間絶縁膜９２上に形成す
る。

【００６７】次に、第３層目の層間絶縁膜９３を形成し
た後、その上に受光ダイオード１１１部分に開口部（受
光窓）２４を有する遮光膜２３を形成する。その後、素
子表面全体を覆うカバー絶縁膜９４を形成すると、固体
撮像素子が完成する。以上のように、本発明の実施の形
態によれば、単位画素１０１は受光ダイオード１１１及
びＭＯＳトランジスタ１１２で構成されるので、画素の
部分をＣＭＯＳ技術を用いて作成することができる。従
って、上記画素部分と、駆動走査回路１０２〜１０４及
び定電流源１０６等周辺回路とを全て同じ半導体基板に
作成することができる。

【００６８】これにより、製造工程の簡略化を図ること
ができるとともに、回路部品の集積化による固体撮像装
置の小型化を図ることができる。固体撮像装置としてビ
デオカメラ、デジタルスチルカメラ、画像入力カメラス
キャナ又はファクシミリ等が挙げられる。以上、実施の
形態によりこの発明を詳細に説明したが、この発明の範
囲は上記実施の形態に具体的に示した例に限られるもの
ではなく、この発明の要旨を逸脱しない範囲の上記実施
の形態の変更はこの発明の範囲に含まれる。

【００６９】例えば、第１のウエル領域１５ａと第２の
ウエル領域１５ｂを別々に形成しているが、これらを一
体として一度に形成してもよい。また、ｐ型の基板１１
にｐ型のエピタキシャル層３１を形成しているが、ｐ型
の基板１１にｎ型のエピタキシャル層を形成してもよ
い。この場合も、第１のウエル領域１５ａの下のｎ型層
（第１の半導体層）を厚く、第２のウエル領域１５ｂの
下のｎ型層（第３の半導体層）を薄く形成することは上
記実施の形態と同じである。

【００７０】さらに、ｐ型の基板１１を用いているが、
ｎ型の基板を用いてもよい。この場合、キャリアポケッ
ト２５に蓄積すべきキャリアは電子及び正孔のうち電子
であり、上記実施の形態と同様な効果を得るためには、
上記実施の形態等で説明した各層及び各領域の導電型を
すべて逆転させればよい。また、ｎ型埋込層（第１の埋
込層）３２の不純物濃度及び厚さは、蓄積期間に不純物
領域１７と基板１１の間に印加する電圧により基板１１
とｎ型埋込層３２との境界面からｎ型埋込層３２全体に
わたって空乏層が広がるような濃度及び厚さであればよ
い。

【００７１】さらに、ｐ型埋込層（第２の埋込層）３３
の不純物濃度及び厚さは、キャリアの掃出期間に印加す
るゲート電極１９と基板１１の間に印加する電圧により
ｐ型埋込層３３とｎ型ウエル層１２の境界面から主とし
てｎ型ウエル層１２の方に空乏層が広がり、ｐ型埋込層
３３の方に空乏層があまり広がらないような濃度及び厚
さであればよい。

【００７２】また、上記の固体撮像素子の製造方法の実
施の形態で示した工程順は、代表的な一例に過ぎず、上
記の製造方法により得られた所望の素子構造と同等なも
のを得られる範囲であれば、実施の形態の製造方法の工
程順を適宜変更することができる。

【００７３】

【発明の効果】以上のように、本発明によれば、受光ダ
イオードと光信号検出用ＭＯＳトランジスタが隣接し、
かつ、受光ダイオード部分の第１のウエル領域（第２の
半導体層）下の第１の半導体層の厚さは、光信号検出用
ＭＯＳトランジスタ部分の第２のウエル領域（第４の半
導体層）下の第３の半導体層の厚さよりも厚くなってい
る。

【００７４】受光ダイオードの部分においては、第１の
ウエル領域下の第１の半導体層の厚さを厚くすることに
より、キャリアの蓄積期間において、赤色光のような波
長の長い光に対して有効に受光領域の厚さを拡大するこ
とができ、従って、赤色感度の向上を図ることができ
る。一方、光信号検出用ＭＯＳトランジスタ部分におい
ては、第２のウエル領域の下の第３の半導体層を薄く、
かつ第３の半導体層の基板側に隣接して高濃度の第２の
埋込層を形成しているため、キャリアの掃出期間におい
てゲート電極からの電圧は第２の半導体層にはあまりか
からず、主に第２のウエル領域にかかる。これにより、
第２のウエル領域内に強い電界がかかるようになるの
で、高濃度埋込層（キャリアポケット）及び第２のウエ
ル領域から低いリセット電圧で有効に蓄積キャリアを掃
き出すことができ、リセット効率の向上を図ることがで
きる。

【図面の簡単な説明】

【図１】本発明の実施の形態に係る固体撮像素子の単位
画素内の素子レイアウトを示す平面図である。

【図２】（ａ）は、本発明の実施の形態に係る固体撮像
素子の単位画素内の素子の構造を示す、図１のＡ−Ａ線
に沿う断面図である。（ｂ）は、光発生ホールがキャリ
アポケットに蓄積し、チャネル領域に電子が誘起されて
反転領域が生じている状態のポテンシャルの様子を示す
図である。

【図３】本発明の実施の形態に係る固体撮像素子の単位
画素内の受光ダイオードの構造を示す、図１のＢ−Ｂ線
に沿う断面図である。

【図４】本発明の実施の形態に係る固体撮像素子の単位
画素内の光信号検出用ＭＯＳトランジスタの構造を示
す、図１のＣ−Ｃ線に沿う断面図である。

【図５】本発明の実施の形態に係る固体撮像素子の受光
ダイオード部分における、図２のＤ−Ｄ線に沿う深さ方
向の不純物濃度分布及びポテンシャル分布を示すグラフ
である。

【図６】本発明の実施の形態に係る固体撮像素子の光信
号検出用ＭＯＳトランジスタ部分のキャリアポケットを
含む、図２のＥ−Ｅ線に沿う深さ方向の不純物濃度分布
及びポテンシャル分布を示すグラフである。

【図７】本発明の実施の形態に係る固体撮像素子の光信
号検出用ＭＯＳトランジスタのドレイン電流−電圧特性
を示すグラフである。

【図８】本発明の実施の形態に係る固体撮像素子の全体
の回路構成を示す図である。

【図９】図８の固体撮像素子を動作させる際のタイミン
グチャートである。

【図１０】（ａ）、（ｂ）は、本発明の実施の形態に係
る固体撮像素子の製造方法について示す断面図（その
１）である。

【図１１】（ａ）、（ｂ）は、本発明の実施の形態に係
る固体撮像素子の製造方法について示す断面図（その
２）である。

【図１２】（ａ）、（ｂ）は、本発明の実施の形態に係
る固体撮像素子の製造方法について示す断面図（その
３）である。

【図１３】（ａ）、（ｂ）は、本発明の実施の形態に係
る固体撮像素子の製造方法について示す断面図（その
４）である。

【図１４】（ａ）、（ｂ）は、本発明の実施の形態に係
る固体撮像素子の製造方法について示す断面図（その
５）である。

【図１５】（ａ）、（ｂ）は、本発明の実施の形態に係
る固体撮像素子の製造方法について示す断面図（その
６）である。

【図１６】（ａ）、（ｂ）は、本発明の実施の形態に係
る固体撮像素子の製造方法について示す断面図（その
７）である。

【図１７】（ａ）、（ｂ）は、本発明の実施の形態に係
る固体撮像素子の製造方法について示す断面図（その
８）である。

【図１８】（ａ）、（ｂ）は、本発明の実施の形態に係
る固体撮像素子の製造方法について示す断面図（その
９）である。

【符号の説明】

１１基板（第１及び第２の基体層、半導体基板）１２ｎ型ウエル層（第１及び第３の半導体層、一導電
型領域）１５ａ第１のウエル領域（第２の半導体層）１５ｂ第２のウエル領域（第４の半導体層）１５ｃチャネルドープ層１６ａソース領域１７不純物領域１７ａドレイン領域１８ゲート絶縁膜１９ゲート電極２５キャリアポケット（高濃度埋込層）３１エピタキシャル層（半導体基板）３２ｎ型埋込層（一導電型の埋込層、第１の半導体
層、第１の埋込層、第５の半導体層）３３ｐ型埋込層（反対導電型の埋込層、第２の基体
層、第２の埋込層、第６の半導体層）５５第１のマスク６０第２のマスク７１第３のマスク１０１単位画素１０６定電流源（負荷回路）１０７映像信号出力端子１１１受光ダイオード１１２光信号検出用絶縁ゲート型電界効果トランジス
タ（光信号検出用ＭＯＳトランジスタ）

Claims

(57)【特許請求の範囲】

【請求項１】一導電型の第１の半導体層内の反対導電
型の第２の半導体層に形成された受光ダイオードと、一
導電型の第３の半導体層内の反対導電型の第４の半導体
層に形成された、前記受光ダイオードに隣接する光信号
検出用の絶縁ゲート型電界効果トランジスタとを備えた
固体撮像素子において、前記受光ダイオードは、前記第２の半導体層の表層に一
導電型の不純物領域を有し、前記絶縁ゲート型電界効果
トランジスタは、前記第４の半導体層の表層に一導電型
のソース領域及びドレイン領域と、該ソース領域とドレ
イン領域の間のチャネル領域と、該チャネル領域下のソ
ース領域の近くの前記第４の半導体層内部に形成された
反対導電型の高濃度埋込層と、該チャネル領域上にゲー
ト絶縁膜を介して形成されたゲート電極とを有し、前記不純物領域と前記ドレイン領域とが接続し、前記第
１の半導体層と前記第３の半導体層とが接続し、前記第
２の半導体層と前記第４の半導体層とが接続し、前記第２の半導体層の下の第１の半導体層の部分は、前
記第４の半導体層の下の第３の半導体層の部分よりも深
さ方向において厚くなっていることを特徴とする固体撮
像素子。
【請求項２】前記第１の半導体層は反対導電型の第１
の基体層上に形成され、前記第３の半導体層は前記第１
の基体層と接続した反対導電型の第２の基体層上に形成
されていることを特徴とする請求項１記載の固体撮像素
子。
【請求項３】前記第１の基体層は反対導電型半導体の
基板からなり、かつ前記第１の半導体層は一導電型の埋
込層を含む第５の半導体層と、該第５の半導体層上の一
導電型のウエル領域とからなり、前記第２の基体層は前記反対導電型半導体の基板と、該
基板上の反対導電型の埋込層を含む第６の半導体層とか
らなり、かつ前記第３の半導体層は前記一導電型のウエ
ル領域からなることを特徴とする請求項２記載の固体撮
像素子。
【請求項４】前記高濃度埋込層が形成されたソース領
域の近辺は、前記ドレイン領域から前記ソース領域に至
るチャネル長方向の一部領域であって、前記ソース領域
側であることを特徴とする請求項１乃至３の何れか一に
記載の固体撮像素子。
【請求項５】前記高濃度埋込層はチャネル幅方向全域
にわたって形成されていることを特徴とする請求項１乃
至４の何れか一に記載の固体撮像素子。
【請求項６】前記絶縁ゲート型電界効果トランジスタ
のゲート電極はリング状を有し、前記ソース領域は前記
ゲート電極によって囲まれた前記第４の半導体層の表層
に形成され、前記ドレイン領域は前記ゲート電極を囲む
ように前記第４の半導体層の表層に形成されていること
を特徴とする請求項１乃至５の何れか一に記載の固体撮
像素子。
【請求項７】前記絶縁ゲート型電界効果トランジスタ
のゲート電極及びその周辺は遮光されていることを特徴
とする請求項１乃至６の何れか一に記載の固体撮像素
子。
【請求項８】前記絶縁ゲート型電界効果トランジスタ
のソース領域に負荷回路が接続されてソースフォロワ回
路を構成していることを特徴とする請求項１乃至７の何
れか一に記載の固体撮像素子。
【請求項９】前記ソースフォロワ回路のソース出力は
映像信号出力端子に接続されていることを特徴とする請
求項８記載の固体撮像素子。
【請求項１０】第１のマスクにより一導電型不純物を
反対導電型の半導体基板に導入して該半導体基板の内部
に一導電型の第１の埋込層を形成する工程と、前記第１のマスクにより前記半導体基板に反対導電型不
純物を導入して前記半導体基板の表層であってかつ前記
第１の埋込層上方に反対導電型の第１のウエル領域を形
成する工程と、前記半導体基板の表層に一導電型不純物を導入して、前
記第１の埋込層と接続し、前記第１のウエル領域を含む
ように一導電型領域を形成する工程と、第２のマスクにより前記半導体基板の内部に反対導電型
不純物を導入し、前記一導電型領域の下に前記半導体基
板よりも高い不純物濃度を有する反対導電型の第２の埋
込層を形成する工程と、前記第２のマスクにより前記第２の埋込層の上方であっ
て前記一導電型領域の表層に反対導電型不純物を導入
し、前記第１のウエル領域と繋がった反対導電型の第２
のウエル領域を形成する工程と、前記第２のマスクにより前記第２のウエル領域の表層に
一導電型不純物を導入し、一導電型のチャネルドープ層
を形成する工程と、第３のマスクにより前記第２のウエル領域内部に反対導
電型不純物を導入し、前記第２のウエル領域よりも高い
不純物濃度を有し、かつ前記チャネルドープ層の下の第
２のウエル領域内部に反対導電型の高濃度埋込層を形成
する工程と、前記半導体基板表面を熱酸化してゲート絶縁膜を形成す
る工程と、前記高濃度埋込層を覆うように、かつ該高濃度埋込層が
ソース領域側に近くなるように前記ゲート絶縁膜上にゲ
ート電極を形成する工程と、前記ゲート電極の両側の第２のウエル領域表層に一導電
型のソース領域及びドレイン領域を形成するとともに第
１のウエル領域表層に不純物領域を形成する工程とを有
することを特徴とする固体撮像素子の製造方法。
【請求項１１】前記ゲート電極はリング状を有し、前
記ソース領域は前記ゲート電極によって囲まれた前記第
２のウエル領域の表層に形成し、前記ドレイン領域は前
記ゲート電極を囲むように前記第２のウエル領域の表層
に形成することを特徴とする請求項１０記載の固体撮像
素子の製造方法。
【請求項１２】請求項１乃至９の何れか一に記載の固
体撮像素子を備えた固体撮像装置。