WO2005001939A1 - イメージセンサおよびフォトダイオードの分離構造の形成方法 - Google Patents

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Kensuke Sawase
Yuji Matsumoto
Kiyotaka Sawa
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    • H01L27/14643—Photodiode arrays; MOS imagers

Definitions

  • Some image sensors are arranged with a plurality of photodiodes and can measure the distribution of the amount of light in the arrangement direction of the photodiodes. In each photodiode, a photovoltaic power corresponding to the amount of light received is generated.
  • the depletion layer spreads in the semiconductor part where the defect is introduced, and it cannot be prevented that the adjacent photodiode is affected. This is a factor that causes a change in characteristics.
  • the photodiodes may be configured such that signals generated by these photodiodes according to the amount of light received are respectively extracted through the signal extraction regions.
  • a device isolation region having a first trench; and a region formed between the second region and the first trench, wherein a depletion layer expands when a reverse bias voltage of a predetermined magnitude is applied to the photodiode.
  • a first conductivity type depletion layer limiting region that limits the region to a region other than a predetermined region around the first trench.
  • the image sensor is provided outside the array region of the photodiodes on a surface of the semiconductor substrate on which the photodiodes are arranged, and is electrically connected to the first region of the photodiodes.
  • the first region electrode may be further included.
  • the first region may be formed continuously with a region extending over the plurality of photodiodes.
  • the first trench may have a depth that extends halfway in the thickness direction of the first region, and the first region may not be completely separated by the first trench.
  • Polysilicon may be arranged inside the first trench.
  • the image sensor according to the second aspect of the present invention can be manufactured.
  • the method for forming these isolation structures may further include a step of filling the inside of the first trench with a filling material.
  • the force source electrode 17 and the first anode electrode 19a are separated and are not electrically connected.
  • FIGS. 4 (a) to 4 (d) are schematic cross-sectional views for explaining a method of manufacturing the image sensor 1 shown in FIGS. 1 to 3.
  • 4 (a) to 4 (d) show cross sections corresponding to the cross section taken along line III-III in FIG.
  • FIGS. 4 (a) and 4 (b) show a range corresponding to a region extending over two sensor array regions 25, and
  • FIGS. 4 (c) and 4 (d) show one sensor. The range corresponding to the partial array region 25 is shown.
  • a silicon oxide film 28 is formed on the exposed surface including the inner surface of the deep trench 13 by, for example, a low pressure CVD (Chemical Vapor Deposition) method. Then, so as to fill the de-one Putorenchi 13, for example, due to a low pressure CVD method, after the polysilicon film 2 9 is formed, for example, by CMP (Ch em icaI Mechanical Polishing) method, outside the deep trench 13 Poly The silicon film 28 and the silicon film 29 are removed. As a result, as shown in FIG. 4C, the polysilicon film 28 exists only in the deep trench 13.
  • CMP Cho em icaI Mechanical Polishing
  • the epitaxial layer 4 in a region corresponding to the non-sensor region 26 is passed through a mask having an opening of a predetermined pattern. Then, implantation of N-type impurities and thermal diffusion are performed, and the conductivity type of the region is changed to N-type. Thus, an epitaxial layer 4N is obtained.
  • STI Shallow Trench Isolation
  • CMOS complementary metal oxide semiconductor
  • FIG. 6 is a schematic plan view of an image sensor according to the second embodiment of the present invention.
  • FIG. 7 is a sectional view taken along the line VII-VII of FIG. 6, and
  • FIG. 8 is a sectional view taken along the line VIII-VIII.
  • the epitaxial layer 44 is separated (DTI; Deep Trench Isolation) by the deep trench 13.
  • the deep trench 13 has a depth extending halfway in the thickness direction of the buried layer 43. That is, the buried layer 43 is not completely separated by the deep trench 13.
  • the depth of the deep trench 13 is equal to the thickness of the epitaxial layer 44, for example, about several / zm.
  • a plurality of plug-like (column-shaped) first anode electrodes 55 a penetrating through the silicon oxide film 60 are formed on the anode regions 56 of the sensor array region 65 and the non-sensor region 66. ing. First anode electrode 5 provided in sensor array region 65
  • the first anode electrodes 55a are arranged along the direction in which the sensor units 50 are arranged, and at least one first anode electrode 55a is provided for each sensor unit 50. A plurality of first anode electrodes 55a may be provided for each sensor section 50.
  • the impurity concentration of the epitaxial layer 44 N, the buried layer 43, and the anode region 56 of the sensor section 50, their thickness, and the arrangement of the anode region 56 are determined by the photodiode 62 and the surface photodiode.
  • a reverse bias voltage of a predetermined magnitude is applied to 64, the epitaxial layer 44N is set to be almost completely depleted.
  • the depletion layer restriction region 59 due to the high impurity concentration of the depletion layer restriction region 59, the depletion layer becomes defective near the interface between the depletion layer restriction region 59 and the silicon nitride film 28 around the deep trench 13. Are not spread to the area where the rank is introduced.
  • Such a depletion layer limiting region 39 is used, for example, when an N-type impurity is implanted into the epitaxial layer 4 in a region corresponding to the non-sensor region 26 and thermally diffused to form the epitaxial layer 4N.
  • an N-type impurity is implanted into a predetermined region of the epitaxial layer 4 corresponding to the depletion layer limiting region 39 and thermally diffused.
  • an image sensor provided with an element isolation region having a deep trench 13 and a shallow trench 31 (see FIGS.

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Abstract

半導体基板の表面に沿って配列された複数のフォトダイオードであって、各フォトダイオードが前記半導体基板上に前記半導体基板に沿って形成された第１導電型の第１領域、この第１領域の上に形成された前記第１導電型とは異なる第２導電型の第２領域、およびこの第２領域の上に形成された前記第２導電型の信号取り出し領域を有する複数のフォトダイオードと、隣接する前記フォトダイオードの前記第２領域の間を電気的に分離するように形成された素子分離領域であって、隣接する前記フォトダイオードの前記第２領域の間に形成された第１トレンチと、この第１トレンチの上で前記第２領域の表面付近に形成され前記第１トレンチより幅が広い酸化膜とを有する素子分離領域とを含む、イメージセンサ。

Description

明細書
イメージセンサおよびフォトダイオードの分離構造の形成方法 技術分野
本発明は、 複数のフォトダイォ一ドを備えたイメージセンサ、 およびイメージ センサに備えられたフォトダイォ一ドの分離構造の形成方法に関する。 背景技術
イメージセンサには、 複数のフォトダイオードが配列されて、 そのフォトダイ オードの配列方向に関する光量の分布を測定可能なものがある。 各フォトダイォ —ドでは、 受ける光量に応じた大きさの光起電力が生じる。
このような、 イメージセンサにおいて、 各フォトダイオードで生じる光起電力 による電流が独立して取り出されなければ、 そのフォトダイオードが受光する光 量を正確に測定できない。 このため、 隣接する 2つのフォトダイオード間に電流 が流れないようにするための分離部が設けられている。
特開 2 0 0 0— 3 1 2 0 2 4号公報には、 N型のシリコン半導体基板に、 L 0 C O S (localized oxidation of silicon )による素子分離領域および P型領域が形成さ れてなる分離部が備えられたイメージセンサが開示されている。 このイメージセ ンサは、 半導体領域、 または半導体基板と当該 P型領域とに対して逆バイアス電 圧が生じるように構成されており、 これにより、 隣接するフォトダイオード間に 電流が流れなレ、ようにされている。
ところが、 上記 P型領域のように、 分離部を不純物の拡散により形成すると、 分離部に入射された光によってもキャリアが発生し、 このキヤリアは隣接するフ オトダイオードへと流れる。 このため、 そのフォトダイォ一ドが受光する光量を 正確に測定できない。 この問題を回避するには、 分離部を充分大きくして不要な 電流が流れ込みにくくすればよい。 しかし、 分離部を大きくすると、 各フォトダ ィオードの面積が大きくなつて高密度化することができない。 また、 フォトダイ ォ一ドのサイズを変えないようにしようとすれば、 フォトダイォードの受光面積 が小さくなつてしまう。 すなわち、 半導体基板上におけるフォトダイオードの受 光面積の割合が小さくなつてしまう。
一方、 特開平 9— 2 1 3 9 1 7号公報には、 内表面を酸化させたトレンチの内 部に、 ポリシリコンを埋めてなる誘電体分離領域により、 隣接するフォトダイォ 一ド間に電流が流れないようにされたイメージセンサが開示されている。
しかし、 フォトダイオードを構成する半導体部の表面に欠陥が導入されていた 場合、 トレンチ （誘電体分離領域） のみにより構成された分離部を設けると、 ト レンチの幅が狭い場合、 半導体部表面におけるリーク電流を少なくすることがで きなかった。
さらに、 以上のいずれのタイプの分離部が形成されていた場合でも、 欠陥が導 入されている半導体部に空乏層が広がり、 隣接するフォトダイオードへ影響を与 えるのを防止できず、 電気的特性の変動を生ずる要因となる。
さらに、 トレンチによる分離部を設けると、 トレンチの周辺に存在する欠陥準 位にキャリアがトラップされて残留電荷となり、 この残留電荷は、 その後のフォ トダイオードで発生する電流の大きさに影響を与える。 たとえば、 このようなィ メージセンサのフォトダイオードで、 原稿画像の明部を読み取った後、 暗部を読 み取ると、 明部を読み取ったときに発生したキヤリアの一部が残留電荷となり、 暗部を読み取つたときにこの残留電荷によりフォトダイォ一ドで生じる電流.（出 力信号） が変動する。 この場合、 暗部に対応する光量を正確に測定できない。 発明の開示
この発明の目的は、 フォトダイォードの全体サイズを大きくすることなく受光 面積を大きくすることができるイメージセンサを提供することである。
この発明の他の目的は、 欠陥が導入されている部分に空乏層が広がらないよう にすることができるイメージセンサを提供することである。
この発明の他の目的は、 出力信号に対する残留電荷の影響を低減できるィメー ジセンサを提供することである。
この発明のさらに他の目的は、 フォトダイォ一ドの全体サイズを大きくするこ となく受光面積を大きくすることができるフォトダイォードの分離構造の形成方 法を提供することである。 この発明の第 1の局面に係るイメージセンサは、 半導体基板の表面に沿って配 列された複数のフォトダイオードであって、 各フォトダイオードが前記半導体基 板上に前記半導体基板に沿って形成された第 1導電型の第 1領域、 この第 1領域 の上に形成された前記第 1導電型とは異なる第 2導電型の第 2領域、 およびこの 第 2領域の上に形成された前記第 2導電型の信号取り出し領域を有する複数のフ ォトダイオードと、 瞵接する前記フォトダイオードの前記第 2領域の間を電気的 に分離するように形成された素子分離領域であって、 隣接する前記フォトダイォ —ドの前記第 2領域の間に形成された第 1 トレンチと、 この第 1 トレンチの上で 前記第 2領域の表面付近に形成され前記第 1 トレンチより幅が広い酸化膜とを有 する素子分離領域とを含む。
この発明によれば、 素子分離領域は、 第 1 トレンチに加えて、 第 1トレンチよ り幅が広い （半導体基板に沿う方向の長さが長い） 酸ィ匕膜を有している。 このよ うな素子分離領域により、 隣接するフォトダイォ一ドの第 2領域間のリーク電流 を少なくすることができる。
また、 第 1 トレンチは、 たとえば、 所定のパターンの開口を有するマスクを介 したエッチング (たとえば、 反応性イオンエッチング) により形成することがで きるので、 その形成領域を狭い範囲に制御可能である。 そして、 酸化膜は、 たと えば、 半導体基板がシリコンからなる場合、 シリコンの選択的酸化により所定の 領域に酸化膜を形成する L O C O S (localized oxidation of silicon)技術により、 そ の形成領域を狭い範囲に制御可能である。
さらに、 このような素子分離領域は、 不純物の拡散により形成された分離部と 異なり、 光が入射されることによりキャリアが発生することはない。 したがって 、 このキヤリァの影響を少なくするために素子分離領域を大きくする必要もない 。 このため、 フォトダイオードの全体サイズを大きくすることなく受光面積を大 きく （半導体基板上におけるフォトダイオードの受光面積の割合を大きく） 、 す なわち、 画素の有効面積を大きくすることができる。
また、 上述の素子分離領域を用いることにより、 不純物の拡散による分離に比 ベて寄生容量を少なくできるので、 より高速動作が可能になる。 今後、 イメージ センサの分解能が高まるに従ってより高速化が必要な場合に最適な構造となる。 前記フォトダイォ一ドは、 受けた光量に応じてこれらのフォトダイォ一ドで生 ずる信号が、 それぞれの前記信号取り出し領域を介してそれぞれ取り出されるよ うに構成されているものであってもよい。
このイメージセンサは、 前記第 2領域と前記酸化膜との間に形成され、 前記フ ォトダイオードに所定の大きさの逆バイアス電圧が印加されたときに、 空乏層が 広がる領域を前記酸化膜周辺の所定の領域を除く領域に制限する前記第 1導電型 の第 3領域をさらに含んでもよい。
この構成によれば、 第 3領域により、 酸化膜周辺の所定の領域に空乏層が広が らないようにされる。 酸化膜周辺では、 隣接するフォトダイオードの第 2領域の 間には、 第 2領域とは導電型が異なる第 3領域が存在している。 酸化膜 （たとえ ば、 L O C O Sによる酸化膜） を形成する際、 酸化膜の周辺に欠陥が導入される ことがあり、 第 3領域が形成されていない場合、 このような欠陥が導入されてい る部分に空乏層が広がり、 イメージセンサの電気特性が変動する要因となる。 フォトダイォ一ドに逆バイァス電圧が印加されるとき、 第 2領域と第 3領域と による P N接合にも逆バイァス電圧が印加されるように構成されている場合、 適 当な不純物濃度を有する第 3領域により、 このような領域に空乏層が広がること を防止できる。 換言すれば、 第 3領域は、 フォトダイオードに所定の電圧が印加 されたときに、 酸化膜周辺の所定の領域に空乏層が広がらないようにできる不純 物濃度を有している。
この発明の第 2の局面に係るイメージセンサは、 半導体基板の表面に沿って配 列された複数のフォトダイオードであって、 各フォトダイオードが前記半導体基 板上に前記半導体基板に沿って形成された第 1導電型の第 1領域、 この第 1領域 の上に形成された前記第 1導電型とは異なる第 2導電型の第 2領域、 およびこの 第 2領域の上に形成された前記第 2導電型の信号取り出し領域を有する複数のフ ォトダイォードと、 隣接する前記フォトダイォ一ドの前記第 2領域の間を電気的 に分離するように形成された素子分離領域であって、 隣接する前記フォトダイォ —ドの前記第 2領域の間に形成された第 1 トレンチと、 この第 1 トレンチの上で 前記第 2領域の表面付近に形成され前記第 1 トレンチより幅が広い第 2トレンチ とを有する素子分離領域とを含む。 この発明に係るイメージセンサは、 この発明の第 1の局面に係るイメージセン サの酸化膜の代わりに、 第 2トレンチが形成された構造を有する。 第 2トレンチ は、 第 2領域を貫通しない深さを有するものとすることができる。 この場合でも 、 充分幅が広い第 2トレンチにより、 隣接するフォトダイオードの間のリーク電 流を少なくすることができる。
また、 第 2トレンチは、 所定のパターンの開口を有するマスクを介したエッチ ング （たとえば、 反応性イオンエッチング) により形成することができるので、 その形成領域を狭い範囲に制御可能である。 このため、 分離領域を狭くできる分 、 フォトダイオードの受光面積を大きくすることができる。
第 2 トレンチは、 たと兄ば、 C M O i (complementary metal oxide semiconductor )の分離などに適用される S T I (Shallow Trench Isolation)構造を有するものであ つてもよい。
第 2トレンチ内には、 酸化シリコンが埋め込まれていてもよい。 この場合、 酸 化シリコンは、 たとえば、 C V D法により、 第 2トレンチ内に埋め込まれてもよ い。 この際、 第 2 トレンチ外に堆積する酸化シリコンは、 反応性イオンエツチン グおよび C M P ( Chemical Mechanical Polishing )法による半導体基板表面の平坦化 により除去されてもよい。
前記フォトダイオードは、 受けた光量に応じてこれらのフォトダイオードで生 ずる信号が、 それそれの前記信号取り出し領域を介してそれぞれ取り出されるよ うに構成されていてもよい。
また、 このイメージセンサは、 前記第 2領域と前記第 1 トレンチとの間に形成 され、 前記フォトダイォ一ドに所定の大きさの逆バイァス電圧が印加されたとき に、 空乏層が広がる領域を前記第 1 トレンチ周辺の所定の領域を除く領域に制限 する前記第 1導電型の空乏層制限領域をさらに含んでもよい。
本発明の第 3の局面に係るイメージセンサは、 半導体基板の表面に沿って配列 された複数のフォトダイオードであって、 各フォトダイォードが前記半導体基板 上に前記半導体基板に沿って形成された第 1導電型の第 1領域、 この第 1領域の 上に形成された前記第 1導電型とは異なる第 2導電型の第 2領域、 およびこの第 2領域の上に形成された前記第 2導電型の信号取り出し領域を有する複数のフォ トダイォードと、 隣接する前記フォトダイォ一ドの前記第 2領域の間を電気的に 分離するように形成された素子分離領域であって、 隣接する前記フォトダイォー ドの前記第 2領域の間に形成された第 1 トレンチを有する素子分離領域と、 前記 第 2領域と前記第 1トレンチとの間に形成され、 前記フォトダイオードに所定の 大きさの逆バイアス電圧が印加されたときに、 空乏層が広がる領域を前記第 1ト レンチ周辺の所定の領域を除く領域に制限する前記第 1導電型の空乏層制限領域 とを含む。
この発明によれば、 第 2領域と第 1 トレンチとの間に空乏層制限領域が形成さ れていることにより、 フォトダイォ一ドに所定の大きさの逆バイアス電圧が印加 されたときに、 空乏層は第 1 トレンチ周辺の所定の領域には広がらない。
第 1 トレンチ周辺の所定の領域は、 第 1 トレンチ周辺に形成された欠陥準位を 含む領域に形成されているものとすることができる。 この場合、 空乏層は、 この ような欠陥準位が存在する領域には広がらないので、 欠陥準位にキヤリアがトラ ップされて残留電荷となることがなく、 このような残留電荷によりフォトダイォ ―ドの出力信号が影響を受ける不具合が生じない。
第 1 トレンチは、 バイポーラトランジスタの製造工程などで採用される D T I ( Deep Trench Isolation)構造を有するものであってもよい。
このイメージセンサは、 前記フォトダイオードに、 逆バイアス電圧を印加する ための電源をさらに含んでもよい。
この構成によれば、 フォトダイオードに逆バイアス電圧を印加することにより 、 第 2領域を空乏化することができる。 これにより、 同じ光量に対するフォトダ ィオードによる光起電力を大きくすることができるとともに、 フォトダイオード の容量を小さくすることができる。
前記第 2領域は、 前記電源により前記フォトダイオードに所定の大きさの逆バ ィァス電圧が印加されたときに、 ほぼ完全に空乏化されることが好ましい。 この とき、 同じ光量に対するフォトダイオードによる光起電力 （光電流） は最大とな るとともに、 フォトダイオードの容量は最小となる。
第 2領域が、 適当な厚さおよび適当な不純物濃度プロファイルを有するように することにより、 フォトダイオードに所定の大きさの逆バイァス電圧が印加され たときに、 第 2領域がほぼ完全に空乏化されるようにすることができる。
このイメージセンサは、 前記半導体基板の前記フォトダイオードが配列された 側の面において、 前記フォトダイオードの配列領域外に設けられ、 前記フォトダ ィォ一ドの前記第 1領域に電気的に接続された第 1領域電極をさらに含んでもよ い。
この構成によれば、 フォトダイオードの第 1領域電極および第 2領域電極 （信 号取り出し電極に電気的に接続された電極） を、 半導体基板の同じ側 （フォトダ ィオードが形成されている側） の面に配置することができる。 この場合、 フォト ダイォ一ドの第 1領域電極をフォトダイォ一ド近傍に配置することにより、 第 1 領域から第 1領域電極に至る部分の抵抗を小さくすることができ、 信号の遅延を 少なくすることができる。
この場合、 前記第 1領域と前記第 1領域電極とは、 前記フォトダイオードの配 列領域外に設けられた前記第 1導電型の導電領域によつて電気接続されていても よい。
前記第 1領域は、 複数の前記フォトダイォードに渡る領域に連続して形成され ていてもよい。 たとえば、 第 1 トレンチは、 第 1領域の厚さ方向途中に至る深さ を有し、 第 1領域は、 第 1トレンチによって完全には分断されていないものとす ることができる。
この場合、 第 1領域を複数のフォトダイオードにより共有された共通電極とす ることができる。 このため、 フォトダイオード毎に第 1領域電極を形成する必要 はないので、 レイアウトを単純にできる。
このイメージセンサは、 前記第 2領域の上に形成され、 前記第 2領域とともに 複数の表面フォトダイォードを構成する前記第 1導電型の第 4領域をさらに含ん でもよい。
この構成によれば、 第 1領域および第 2領域を有するフォトダイオードと、 第 2領域および第 4領域を有する表面フォトダイオードとにより、 大きな光電流を 生じさせることができる。
このイメージセンサは、 フォトダイオードおよび表面フォトダイォードを含む センサ部が、 半導体基板の表面に沿って複数個配列され、 各センサ部が 1つの画 素として機能するように構成されていてもよい。
前記複数の表面フォトダイオードの前記第 4領域は、 共通接続されていてもよ い。
この構成によれば、 表面フォトダイォ一ド毎に個別に第 4領域の取り出し電極 を形成する必要はないので、 レイアウトを単純にできる。
前記第 1領域電極は、 前記フォトダイォ一ド （センサ部） の配列領域外から当 該配列領域内に渡って設けられていてもよく、 この場合、 前記複数の表面フォト ダイォ一ドの前記第 4領域は、 前記第 1領域電極により共通接続されていてもよ い。
前記第 4領域は、 前記信号取り出し領域を取り囲むように形成されていてもよ い。 この場合、 前記信号取り出し領域は、 前記第 4領域のほぼ中央に配置されて いてもよい。
この構成によれば、 第 4領域の形成領域を広くして、 表面フォトダイオードの 受光面積を大きくすることができ、 表面フォトダイォードにより大きな光起電力 を生じさせることができる。
前記第 1 トレンチの内部には、 ポリシリコンが配置されていてもよい。
この構成によれば、 半導体プロセスで一般に用いられるポリシリコン （多結晶 シリコン） により、 第 1トレンチを埋めることができる。 第 1 トレンチの内表面 には酸化膜が形成されていてもよい。 前記第 1 トレンチの内部に配置されるポリ シリコンは、 ノンド一プのポリシリコンであってもよい。 これらの場合、 ポリシ リコンを介した電流のリークを少なくできる。
ポリシリコンは、 たとえば、 C V D (Chemical Vapor Deposition )法により、 第 1トレンチ内に埋め込むことができる。 この場合、 ポリシリコンを第 1 トレンチ 内に埋め込んだ後、 C M P法による半導体基板表面の平坦化、 または全面エッチ ング （エッチバック） により、 第 1 トレンチ外に堆積したポリシリコンを除去す ることとしてもよい。
本発明の第 4の局面に係る分離構造の形成方法は、 第 1導電型の第 1領域と、 前記第 1導電型とは異なる第 2導電型の複数の第 2領域とを有する複数のフォト ダイオードを備えたイメージセンサにおいて、 前記複数の第 2領域の間を電気的 に分離する分離構造の形成方法である。 この分離構造の形成方法は、 第 1導電型 の第 1領域が表面に沿って形成された半導体基板の前記第 1領域の上に、 前記第 1導電型とは異なる第 2導電型の半導体層を積層する工程と、 前記半導体層を厚 さ方向に貫通する第 1 トレンチを形成する工程と、 前記半導体層の表層部におい て前記第 1 トレンチ付近の領域を酸化させて、 前記第 1 トレンチより幅が広く、 前記第 1 トレンチとともに素子分離領域を構成する酸化膜を形成し、 前記素子分 離領域により前記半導体層が分断されてなる第 2領域を形成する工程とを含む。 この分離構造の形成方法により、 本発明の第 1の局面に係るィメ一ジセンサを 製造できる。
この分離構造の形成方法は、 前記第 1トレンチの内部に充填物を充填する工程 をさらに含んでもよい。
この場合、 前記充填物を充填する工程は、 前記第 1 トレンチの内部に半導体材 料からなる充填物を充填する工程を含んでもよく、 この場合、 前記酸化膜を形成 する工程は、 前記第 1 トレンチ内上部の充填物を酸化させて前記酸化膜を形成す る工程を含んでもよい。
本発明の第 5の局面に係る分離構造の形成方法は、 第 1導電型の第 1領域と、 前記第 1導電型とは異なる第 2導電型の複数の第 2領域とを有する複数のフォト ダイオードを備えたイメージセンサにおいて、 前記複数の第 2領域の間を電気的 に分離する分離構造の形成方法である。 この分離構造の形成方法は、 第 1導電型 の第 1領域が表面に沿って形成された半導体基板の前記第 1領域の上に、 前記第 1導電型とは異なる第 2導電型の半導体層を積層する工程と、 前記半導体層の表 層部に、 前記半導体層の厚さ方向途中に至る第 2 トレンチを形成する工程と、 前 記第 2 トレンチの形成領域内に、 前記第 2トレンチより幅が狭く、 前記半導体層 を厚さ方向に貫通し、 前記第 2 トレンチとともに素子分離領域を構成する第 1 ト レンチを形成し、 前記素子分離領域により前記半導体層が分断されてなる第 2領 域を形成する工程とを含む。
この分離構造の形成方法により、 本発明の第 2の局面に係るイメージセンサを 製造できる。
これらの分離構造の形成方法は、 前記第 2トレンチの内部に充填物を充填する 2004/009589
10 工程をさらに含んでもよい。
本発明の第 6の局面に係る分離禱造の形成方法は、 第 1導電型の第 1領域と、 前記第 1導電型とは異なる第 2導電型の複数の第 2領域とを有する複数のフォト ダイオードを備えたイメージセンサにおいて、 前記複数の第 2領域の間を電気的 に分離する分離構造の形成方法である。 この分離構造の形成方法は、 第 1導電型 の第 1領域が表面に沿って形成された半導体基板の前記第 1領域の上に、 前記第 1導電型とは異なる第 2導電型の半導体層を積層する工程と、 前記半導体層を厚 さ方向に貫通する第 1 トレンチを形成して、 この第 1 トレンチを含む素子分離領 域により前記半導体層が分断されてなる第 2領域を形成する工程と、 前記半導体 層と前記第 1トレンチとの間に前記第 1導電形の不純物を導入して、 前記フォト ダイォ一ドに所定の大きさの逆バイアス電圧が印加されたときに、 空乏層が広が る領域を前記第 1 トレンチ周辺の所定の領域を除く領域に制限する前記第 1導電 型の空乏層制限領域を形成する工程とを含む。
この分離構造の形成方法により、 本発明の第 3の局面に係るイメージセンサを 製造できる。
これらの分離構造の形成方法は、 前記第 1 トレンチの内部に充填物を充填する 工程をさらに含んでもよい。
本発明における上述の、 またはさらに他の目的、 特徴および効果は、 添付図面 を参照して次に述べる実施形態の説明により明らかにされる。 図面の簡単な説明
図 1は、 本発明の第 1の実施形態に係るイメージセンサの図解的な平面図であ る。
図 2は、 図 1の II一 II切断線断面図である。
図 3は、 図 1の III— III切断線断面図である。
図 4 ( a ) 、 図 4 ( b ) 、 図 4 ( c ) および図 4 ( d ) は、 図 1ないし図 3に 示すイメージセンサの製造方法を説明するための図解的な断面図である。
図 5 ( a ) 、 図 5 ( b ) および図 5 ( c ) は、 図 1ないし図 3に示すイメージ センサの素子分離領域の代わりにシヤロートレンチを有するイメージセンサの製 造方法を説明するための図解的な断面図である。
図 6は、 本発明の第 2の実施形態に係るイメージセンサの図解的な平面図であ る。
図 7は、 図 6の VII— VII切断線断面図である。
図 8は、 図 6の VIII― VIII切断線断面図である。
図 9 ( a ) および図 9 ( b ) は、 図 6ないし図 8に示すイメージセンサの製造 方法を説明するための図解的な断面図である。 発明の実施の形態
図 1は、 本発明の第 1の実施形態に係るイメージセンサの図解的な平面図であ り、 図 2は、 図 1の II一 II切断線断面図であり、 図 3は、 図 1の III — III切断 線断面図である。
このイメージセンサ 1は、 シリコン基板 2の表面に沿って 1列または複数の列 に配列された複数のセンサ部 1 0を備えている (図 1には、 1列のセンサ部 1 0 のみ示す。 ) o 各センサ部 1 0はイメージセンサ 1の画素を構成しており、 光を 受けてその光量に対応する大きさの光起電力を生ずることができる。 これにより
、 センサ部 1 0の配列方向に関して、 光量の分布を測定できる。
導電型が P—型のシリコン基板 2の上には、 導電型が N+型の埋め込み層 3が形 成されており、 埋め込み層 3の上には、 ェピタキシャル層 4が形成されている。 各列のセンサ部 1 0が配列された領域 （以下、 「センサ部配列領域」 という。 ） 2 5のェピタキシャル層 4 Pの導電型は P—型であり、 センサ部配列領域 2 5以 外でセンサ部配列領域 2 5の両側に沿って延びる領域 （以下、 「非センサ領域」 という。 ） 2 6のェピタキシャル層 4 Nの導電型は N型である （図 3参照） 。 隣接する 2つのセンサ部 1 0のェピタキシャル層 4 Pの間、 およびェピ夕キシ ャル層 4 Pとェピタキシャル層 4 Nとの間 （センサ部配列領域 2 5と非センサ領 域 2 6との間） は、 素子分離領域 1 2により電気的に分離されている。 ェピタキ シャル層 4 Pは、 素子分離領域 1 2により、 シリコン基板 2を垂直に見てほぼ正 方形の形状を有する領域に区画されている。 素子分離領域 1 2は、 ェピタキシャ ル層 4を貫通して埋め込み層 3に至るディープトレンチ 1 3と、 L O C O S 589
12
(localized oxidation of silicon)による酸化膜 1 4 (図 1では図示を省略） とを有す ディ一プトレンチ 1 3により、 ェピタキシャル層 4において表層部近傍を除く 領域が分離（DTI； Deep Trench Isolation)されている。 ディープトレンチ 1 3は、 埋め込み層 3の厚さ方向途中に至る深さを有している。 すなわち、 埋め込み層 3 はディープトレンチ 1 3により、 完全には分断されていない。 ディープトレンチ 1 3の深さは、 ェピタキシャル層 4の厚さと同等であり、 たとえば、 数 m程度 である。
ディープトレンチ 1 3の内表面には、 酸化シリコン膜 2 8が形成されており、 その内方のディープトレンチ 1 3の内部は、 ノンド一プのポリシリコン （多結晶 シリコン） 膜 2 9で埋められている。
酸化膜 1 4は、 ェピタキシャル層 4の表層部近傍に形成されており、 ディープ トレンチ 1 3より大きな幅 （シリコン基板 2に沿う方向の長さ） を有している。 すなわち、 素子分離領域 1 2によるアイソレーション幅は、 埋め込み層 3内ゃェ ピ夕キシャル層 4の深部と比べて、 ェピ夕キシャル層 4の表層部で大きくなつて いる。 酸化膜 1 4の幅は、 シリコン基板 2上におけるセンサ部 1 0の受光面積の 割合が充分大きく、 すなわち、 画素の有効面積が大きくなるように、 狭くされて いる。
ディ一プトレンチ 1 3および酸化膜 1 4は、 シリコン基板 2に垂直な共通の中 心面に対して、 ほぼ対称な形状を有している。
酸化膜 1 4の下方 （シリコン基板 2側） で、 ディープトレンチ 1 3を除く領域 には、 N+型の高濃度領域 1 5が形成されている。 すなわち、 高濃度領域 1 5は ェピ夕キシャル層 4 Pと酸化膜 1 4との間に配置されている。
酸化膜 1 4の周辺には、 酸化膜 1 4の形成に伴って導入された欠陥が存在して おり、 高濃度領域 1 5は、 この欠陥が導入された領域を含むより広い領域に形成 されている。
さらに、 ェピタキシャル層 4 (ェピ夕キシャル層 4 Pおよびェピ夕キシャル層 4 N ) の表層部で、 高濃度領域 1 5に隣接する （接する） 領域には、 N+型の上 側力ソード領域 1 6が形成されている。 各センサ部 1 0は、 素子分離領域 1 2により分断されたェピタキシャル層 4 P と下側の力ソ―ド領域である埋め込み層 3とを含むフォトダイオード 2 2を備え ている。 各センサ部 1 0は、 さらにェピ夕キシャル層 4 Pと力ソード領域 1 6と を含む表面フォトダイオード 2 4を備えている。
ェピタキシャル層 4 Pの表層部において、 センサ部 1 0の中心部近傍には、 力 ソード領域 1 6とわずかな間隔をあけて、 P +型のアノード取り出し領域 1 8が 形成されている。 すなわち、 シリコン基板 2を垂直に見て、 力ソード領域 1 6は アノード取り出し領域 1 8を取り囲むように形成されており、 アノード取り出し 領域 1 8は力ソード領域 1 6のほぼ中央に配置されている。
このような構成により、 力ソード領域 1 6の形成領域が広くされており、 表面 フォトダイオード 2 4による受光面積が大きくされている。 これにより、 表面フ オトダイオード 2 4は、 大きな光起電力を生じることができる。
センサ部配列領域 2 5および非センサ領域 2 6の上には、 第 1酸化シリコン膜 2 0 a、 第 2酸化シリコン膜 2 0 b、 窒化シリコン膜 2 1、 第 1酸化シリコン膜 2 0 aを貫通して配設された力ソード電極 1 7および第 1アノード電極 1 9 a、 ならびに第 2酸化シリコン J3莫 2 0 bを貫通して配設された第 2アノード電極 1 9 bが形成されている。
第 1酸化シリコン膜 2 0 aには、 各センサ部 1 0のアノード取り出し領域 1 8 および力ソード領域 1 6が露出するように、 複数の開口が形成されている。 この開口をそれぞれ埋めるように、 金属からなる力ソード電極 1 7および第 1 アノード電極 1 9 aが形成されている。 力ソード電極 1 7および第 1アノード電 極 1 9 aは、 それそれ、 力ソード領域 1 6およびアノード取り出し領域 1 8に接 合されている。
酸化膜 1 4を挟んで配置されたセンサ部配列領域 2 5の力ソード領域 1 6と、 非センサ領域 2 6の力ソード領域 1 6とは、 力ソード電極 1 7によって電気接続 されている。 すなわち、 力ソード電極 1 7は、 非センサ領域 2 6からセンサ部配 列領域 2 5に渡って設けられている。
また、 図 1に示すように、 各センサ部 1 0の力ソード領域 1 6は、 センサ部配 列領域 2 5の一方側において 1つの力ソード電極 1 7に共通接続されており、 セ ンサ部配列領域 2 5の他方側において別の 1つのカソード電極 1 7に共通接続さ れている。 すなわち、 表面フォトダイオード 2 4の力ソード領域 1 6の取り出し 電極は、 各センサ部 1 0毎に個別に形成されておらず、 レイアウトが単純ィ匕され ている。
力ソード電極 1 7と第 1アノード電極 1 9 aとは分離しており、 電気接続され ていない。
力ソード電極 1 7、 第 1ァノ一ド電極 1 9 a、 および第 1酸化シリコン膜 2 0 aの上には、 第 2酸ィ匕シリコン膜 2 O bが形成されている。 第 2酸化シリコン膜 2 O bには、 第 1アノード電極 1 9 aを露出させる複数の開口が形成されている 。 この第 2酸化シリコン膜 2 O bの複数の開口をそれそれ埋めるように、 複数の 第 2アノード電極 1 9 bが形成されており、 この開口を介して、 第 1アノード電 極 1 9 aと第 2アノード電極 1 9 bとが接合されている。
第 2酸ィ匕シリコン膜 2 O bおよび第 2アノード電極 1 9 bの上には、 窒ィ匕シリ コン膜 2 1が形成されている。 第 2アノード電極 1 9 bは、 第 2酸化シリコン膜 2 0 bと窒ィ匕シリコン膜 2 1との間で、 センサ部 1 0の配列方向に対して、 一方 の非センサ領域 2 6側に延設されており、 図外の位置で取り出されている。 また 、 力ソード電極 1 7は、 第 1酸ィ匕シリコン膜 2 0 aと第 2酸ィ匕シリコン膜 2 O b との間で延設されており、 図外の位置で取り出されている。
力ソード電極 1 7は電源 2 3 (図 3参照） に接続されている。 電源 2 3により 、 フォトダイオード 2 2および表面フォトダイォ一ド 2 4に逆バイアス電圧を印 加できるようになつている。 ェピ夕キシャル層 4 P、 埋め込み層 3、 およびセン サ部 1 0の力ソード領域 1 6の不純物濃度、 これらの厚さ、 ならびに力ソード領 域 1 6の配置は、 フォトダイオード 2 2および表面フォトダイオード 2 4に所定 の大きさの逆バイァス電圧が印加されたときに、 ェピタキシャル層 4 Pがほぼ完 全に空乏化されるように設定されている。
このイメージセンサ 1で受光するときは、 電源 2 3によりフォトダイォ一ド 2 2および表面フォトダイオード 2 4に所定の大きさの逆バイァス電圧が印加され 、 ェピ夕キシャル層 4 Pが完全に空乏化される。
センサ部 1 0に光が照射されると、 フォトダイオード 2 2および表面フォトダ ィオード 2 4において、 その光量に応じた光起電力が生じ、 この光起電力により 、 埋め込み層 3側およびカゾード領域 1 6側からェピタキシャル層 4 P側へ向か う方向の光電流が流れる。 各センサ部 1 0は、 フォトダイオード 2 2に加えて、 表面フォトダイオード 2 4を備えていることにより、 大きな光電流を生じること ができる。
この際、 ェピタキシャル層 4 Pが完全に空乏化されていることにより、 同じ光 量に対するフォトダイオード 2 2および表面フォトダイオード 2 4による光電流 は最大となるとともに、 フォトダイォード 2 2および表面フォトダイオード 2 4 の容量は最小となる。
また、 力ソード領域 1 6と高濃度領域 1 5とが接していることにより、 フォト ダイオード 2 2および表面フォトダイオード 2 4に逆バイァス電圧が印加される と、 高濃度領域 1 5とェピタキシャル層 4 Pとの界面からも空乏層が広がる。 し かし、 高濃度領域 1 5の不純物濃度が高くされていることにより、 空乏層は、 酸 化膜 1 4周辺の欠陥が導入されている領域には広がらないようにされている。 換 言すれば、 高濃度領域 1 5の不純物濃度は、 酸化膜 1 4周辺の欠陥が導入されて いる領域に空乏層が広がらない程度に充分高くされている。
埋め込み層 3、 ェピタキシャル層 4 N、 および力ソード領域 1 6は、 いずれも N型であるので、 フォトダイオード 2 2の光起電力により生じるキャリアは、 フ オトダイオード 2 2からこれらの N型の領域を経て、 カゾード電極 1 7へと流れ ることができる。 力ソード電極 1 7が、 センサ部 1 0近傍に配置されていること により、 埋め込み層 3からカソ一ド電極 1 7に至る部分の抵抗が小さくなってお り、 これにより、 信号の遅延が少なくされている。
埋め込み層 3は、 ディープトレンチ 1 3により完全には分断されていないこと により、 複数のセンサ部 1 0により共有された共通電極となっている。 したがつ て、 センサ部 1 0毎に埋め込み層 3に電気的に接続された電極 （力ソード電極 1 7 ) を形成する必要はないので、 レイアウトが単純になっている。
以上のような構成により、 力ソード電極 1 7と各センサ部 1 0から取り出され た第 1および第 2アノード電極 1 9 a , 1 9 bとの間に流れる電流を測定するこ とにより、 各センサ部 1 0で受けられた光量を測定できる。 9589
16 また、 ディープトレンチ 1 3に加えて、 酸化膜 1 4が形成されていることによ り、 隣接するセンサ部 1 0のェピタキシャル層 4 Pの間は、 電気的に良好に分離 されている。 また、 ディープトレンチ 1 3内がノンド一プのポリシリコン膜 2 9 で埋められていることによつても、 このポリシリコン膜 2 9を介した電流のリー クが少なくされている。
さらに、 ディープトレンチ 1 3の上に酸ィ匕膜 1 4が形成されてなる素子分離領 域 1 2は、 不純物の拡散により形成された分離部と異なり、 光が入射されること によりキャリアが発生することはない。 したがって、 このキャリアの影響を少な くするために素子分離領域 1 2を大きくする必要もない。 このため、 フォトダイ オード 2 2および表面フォトダイォ一ド 2 4の全体サイズを大きくすることなく 受光面積を大きく （シリコン基板 2上におけるフォトダイオード 2 2および表面 フォトダイオード 2 4の受光面積の割合を大きく） 、 すなわち、 画素の有効面積 を大きくすることができる。
さらに、 高濃度領域 1 5により、 酸化膜 1 4周辺の欠陥が導入されている領域 に空乏層が広がらないようにされていることにより、 イメージセンサ 1の電気特 性が変動することはない。
以上のことから、 このイメージセンサ 1は、 各センサ部 1 0部で生じた電流を 独立して取り出すことができるので、 各センサ部 1 0が受けた光量を正確に測定 することができる。
図 4 ( a ) ないし図 4 ( d ) は、 図 1ないし図 3に示すイメージセンサ 1の製 造方法を説明するための図解的な断面図である。 図 4 ( a) ないし図 4 ( d ) に は、 図 1の III一 III切断線断面に相当する断面を示している。 図 4 ( a) および 図 4 ( b ) は、 2つのセンサ部配列領域 2 5にまたがる領域に相当する範囲を示 しており、 図 4 ( c ) および図 4 ( d ) では、 1つのセンサ部配列領域 2 5に相 当する範囲を示している。
先ず、 P -型のシリコン基板 2において、 埋め込み層 3に相当する所定の領域 2 7に、 N型の不純物が注入される （図 4 ( a) 参照） 。 続いて、 シリコン基板 2の領域 2 7側の面に、 P-型のェピタキシャル層 4が形成された後、 シリコン 基板 2が加熱される。 これにより領域 2 7に注入された N型の不純物は、 シリコ ン基板 2およびェピタキシャル 4側へと拡散して、 埋め込み層 3が形成される （ 図 4 (b) 参照） 。
次に、 所定のパターンの開口が形成された酸化シリコン膜をマスクとして、 反 応性イオンエッチング （RIE) により、 ディ一プトレンチ 13が形成される。 ディープトレンチ 13は、 ェピタキシャル層 4を貫通し、 埋め込み層 3の厚さ方 向途中に至る深さを有するように形成される。
次に、 ディ一プトレンチ 13の内面を含む露出表面に、 たとえば、 減圧 CVD ( Chemical Vapor Deposition )法などにより、 酸化シリコン膜 28が形成される。 そして、 ディ一プトレンチ 13内を埋めるように、 たとえば、 減圧 CVD法など により、 ポリシリコン膜 2 9が形成された後、 たとえば、 CMP(ChemicaI Mechanical Polishing)法により、 ディープトレンチ 13外のポリシリコン膜 28 および酸ィ匕シリコン膜 29が除去される。 これにより、 図 4 (c) に示すように 、 ディ一プトレンチ 13内にのみポリシリコン膜 28が存在する状態となる。 次に、 以上の工程を経たェピタキシャル層 4表層部で、 高濃度領域 15に相当 する領域を含む領域に、 N型への制御のための不純物が導入される。 そして、 公 知の LOCOS技術により、 ディープトレンチ 13内上部のポリシリコンおよび その周辺のェピタキシャル層 4が選択的に酸化されて、 酸化膜 14が形成される 。 これにより、 素子分離領域 12が得られるとともに、 酸化膜 14の下に高濃度 領域 15が形成される。 この状態が、 図 4 (d) に示されている。
以上の工程は、 バイポーラトランジスタの製造工程などで採用される DT I ( Deep Trench Isolation)技術によるものとすることができる。
以下、 図 3を参照して、 素子分離領域 12以外の酸化シリコン膜が除去された 後、 非センサ領域 26に相当する領域のェピタキシャル層 4に、 所定のパターン の開口を有するマスクを介して、 N型の不純物の注入、 および熱拡散が行われ、 当該領域の導電型が N型にされる。 これにより、 ェピタキシャル層 4 Nが得られ る。
さらに、 所定のパ夕ーンの開口を有するマスクを介した不純物の注入および ¾ 散により、 力ソード領域 16およびアノード取り出し領域 18が形成される。 次に、 以上の工程を経たシリコン基板 2のェピタキシャル層 4側の面に、 CV D法などにより第 1酸化シリコン膜 2 0 aが形成される。 そして、 所定のパ夕ー ンの開口を有するレジスト膜を介したエッチングにより、 第 1酸化シリコン膜 2 0 aに開口が形成され、 この開口内にカゾード領域 1 6およびアノード取り出し 領域 1 8の所定の領域が露出するようにされる。
続いて、 スパッタリング法などにより、 第 1酸化シリコン膜 2 0 aの開口を埋 め、 第 1酸化シリコン膜 2 0 a全面を覆うように、 金属膜が形成される。 金属膜 は、 第 1酸化シリコン膜 2 0 aの開口内に露出したカソ一ド領域 1 6およびァノ —ド取り出し領域 1 8に電気接続される。 さらに、 この金属膜が、 所定のパ夕一 ンにェヅチングされる。 これにより、 力ソード領域 1 6に接続された金属膜と、 アノード取り出し領域 1 8に接続された金属膜とは電気的に分離され、 それぞれ 、 力ソード電極 1 7および第 1アノード電極 1 9 aとなる。
その後、 第 1酸化シリコン膜 2 0 a、 力ソード電極 1 7、 および第 1アノード 電極 1 9 aの上に、 C V D法などにより第 2酸ィ匕シリコン膜 2 0 bが形成される o そして、 所定のパターンの開口を有するレジスト膜を介したエッチングにより
、 第 2酸化シリコン膜 2 O bに開口が形成され、 この開口内に第 1アノード電極 1 9 aの所定の領域が露出するようにされる。
続いて、 スパッタリング法などにより、 第 2酸化シリコン膜 2 0 bの開口を埋 め、 第 2酸ィ匕シリコン膜 2 O b全面を覆うように、 金属膜が形成される。 この金 属膜は、 開口内に露出した第 1アノード電極 1 9 aに電気接続される。 さらに、 この金属膜が、 所定のパターンにエッチングされて第 2アノード電極 1 9 bとな る。
その後、 以上の工程を経たシリコン基板 2の全面に、 窒化シリコン膜 2 1が形 成されて、 図 3に示すイメージセンサ 1が得られる。
以上の製造方法において、 ディープトレンチ 1 3の幅は、 反応性イオンエッチ ングを行う際に用いるマスクの開口により決まるので、 ディ一プトレンチ 1 3の 形成領域を狭い範囲に制御可能である。 また、 L O C O Sによる酸化膜 1 4も、 たとえば、 窒化膜をマスクとしたシリコンの選択的な酸化により、 その形成領域 を狭い範囲に制御可能である。 したがって、 センサ部 1 0の全体サイズを大きく することなく受光面積を大きく （シリコン基板 2上におけるセンサ部 1◦の受光 2004/009589
19 面積の割合を大きく） することができる。
以上のイメージセンサ 1において、 素子分離領域 1 2の代わりに、 ディ一プト レンチ 1 3と、 その上に形成され、 ディープトレンチ 1 3より幅が広いシャ口一 トレンチとを有する素子分離領域が設けられていてもよい。 すなわち、 L O C O Sによる酸化膜 1 4の代わりに、 シャ口一トレンチが形成されていてもよい。 ェ ピ夕キシャル層 4の表層部近傍に、 ディープトレンチ 1 3より大きな幅を有する シヤロートレンチが形成されている場合、 酸化膜 1 4が形成されている場合と同 様に、 隣接するセンサ部 1 0のェピタキシャル層 4 P間を電気的に良好に分離で きる。 これにより、 隣接するセンサ部 1 0のェピ夕キシャル層 4 Pの間で電流が リークしないようにすることができる。
このようなイメージセンサは、 以下のようにして製造することができる。 図 5 ( a ).、 図 5 ( b ) および図 5 ( c ) は、 図 1ないし図 3に示すイメージ センサ 1の酸化膜 1 4の代わりにシヤロートレンチを有するイメージセンサの製 造方法を説明するための図解的な断面図である。
先ず、 埋め込み層 3の形成 （図 4 ( b )参照） までがイメージセンサ 1の製造 方法と同様に行われる。 その後、 ェピ夕キシャル層 4の表層部で、 イメージセン サ 1の酸ィ匕膜 1 4にほぼ相当する領域に、 たとえば、 反応性イオンエッチングに より、 シヤロートレンチ 3 1が形成される (図 5 ( a ) 参照) o シャ口一トレン チ 3 1の深さは、 ェピタキシャル層 4を貫通しない深さにされる。
次に、 所定のパ夕ーンの開口を有するマスクを介した反応性ィオンエツチング により、 シヤロートレンチ 3 1の底面中央部から、 埋め込み層 3の厚さ方向途中 に至る深さを有するディープトレンチ 1 3が形成される。 このため、 シャロート レンチ 3 1の幅は、 ディープトレンチ 1 3の幅より広くなる。
続いて、 減圧 C V D法などにより、 以上の工程を経たシリコン基板 2の全面に 酸化シリコン膜 3 2が形成される。 酸化シリコン膜 3 2は、 ディープトレンチ 1 3を埋めるように、 かつ、 シヤロートレンチ 3 1を完全に埋めないように形成さ れる。 この状態が、 図 5 ( b ) に示されている。
次に、 以上の工程を経たシリコン基板 2の全面にポリシリコン膜 3 3が形成さ れる。 ポリシリコン S莫 3 3は、 シャ口一トレンチ 3 1を完全に埋めるように形成 される。 そして、 以上の工程を経たシリコン基板 2のポリシリコン膜 3 3が形成 された面が、 化学的または機械的に研磨されて、 ディープトレンチ 1 3およびシ ヤロートレンチ 3 1外で、 ェピ夕キシャル層 4上の酸化シリコン膜 3 2およびポ リシリコン膜 3 3が除去される。 この状態が、 図 5 ( c ) に示されている。
以上の工程は、 たとえば、 C M O S (complementary metal oxide semiconductor) の分離などに適用される S T I (Shallow Trench Isolation)技術によるものとする ことができる。
その後、 ェピタキシャル層 4 Nを形成する工程以下が、 イメージセンサ 1の製 造方法と同様に実施される。
シャ口一トレンチ 3 1の幅は、 反応性イオンエッチングを行う際のマスクの開 口で決定されるので、 その形成領域を狭い範囲に制御可能である。 このため、 セ ンサ部 1 0の受光面積を大きくすることができる。
図 6は、 本発明の第 2の実施形態に係るイメージセンサの図解的な平面図であ り、 図 7は、 図 6の VII— VII切断線断面図であり、 図 8は、 図 6の VIII - VIII 切断線断面図である。
このイメージセンサ 4 1は、 シリコン基板 2の表面に沿って 1列または複数の 列に配列された複数のセンサ部 5 0を備えている （図 1には、 1列のセンサ部 5 0のみ示す。 ） 。 各センサ部 5 0はイメージセンサ 4 1の画素を構成しており、 光を受けてその光量に対応する大きさの光起電力を生ずることができる。 これに より、 センサ部 5 0の配列方向に関して、 光量の分布を測定できる。
導電型が P型のシリコン基板 2の上には、 導電型が P +型の埋め込み層 4 3が 形成されており、 埋め込み層 4 3の上には、 ェピタキシャル層 4 4が形成されて いる。 各列のセンサ部 5 0が配列された領域 （以下、 「センサ部配列領域」 とい う。 ） 6 5のェピタキシャル層 4 4 Nの導電型は N—型であり、 センサ部配列領 域 6 5以外でセンサ部配列領域 6 5の両側に沿って延びる領域 （以下、 「非セン サ領域」 という。 ） 6 6のェピタキシャル層 4 4 Pの導電型は P +型である （図 3参照） o
埋め込み層 4 3の不純物濃度は、 たとえば、 3 X 1 0 1 8 c m— 3程度であり、 ェ ピタキシャル層 4 4 Nの不純物濃度は、 たとえば、 3 X 1 0 1 5 c m— 3程度であり 9589
21
、 ェピ夕キシャル層 4 4 Pの不純物濃度は、 たとえば、 3 X 1 0 1 7 c m— 3程度で める。
隣接する 2つのセンサ部 5◦のェピタキシャル層 4 4 Nの間、 およびェピ夕キ シャル層 4 4 Nとェピ夕キシャル層 4 4 Pとの間 （センサ部配列領域 6 5と非セ ンサ領域 6 6との間） は、 素子分離領域 5 2により電気的に分離されている。 ェ ピタキシャル層 4 4 Nは、 素子分離領域 5 2により、 シリコン基板 2を垂直に見 てほぼ正方形の形状を有する領域に区画されている。
素子分離領域 5 2は、 ェピタキシャル層 4 4を貫通して埋め込み層 4 3に至る ディ一プトレンチ 1 3を有するが、 第 1の実施形態に係るイメージセンサ 1の素 子分離領域 1 2 (図 2および図 3参照） のように、 ディープトレンチ 1 3より幅 が広い酸ィ匕膜 1 4を有していない。
ディープトレンチ 1 3により、 ェピタキシャル層 4 4は分離（DTI ； Deep Trench Isolation)されている。 ディープトレンチ 1 3は、 埋め込み層 4 3の厚さ 方向途中に至る深さを有している。 すなわち、 埋め込み層 4 3はディープトレン チ 1 3により、 完全には分断されていない。 ディ一プトレンチ 1 3の深さは、 ェ ピ夕キシャル層 4 4の厚さと同等であり、 たとえば、 数/ zm程度である。
ディープトレンチ 1 3の内表面には、 酸ィ匕シリコン膜 2 8が形成されており、 その内方のディ—プトレンチ 1 3の内部は、 ノンド一プのポリシリコン （多結晶 シリコン） 膜 2 9で埋められている。
ディ一プトレンチ 1 3は、 シリコン基板 2に垂直な共通の中心面に対して、 ほ ぼ対称な形状を有している。
ディープトレンチ 1 3とェピ夕キシャル 4 4 Nとの間には、 P +型の空乏層制 限領域 5 9が形成されている。 ディープトレンチ 1 3の周辺で、 シリコンからな る空乏層制限領域 5 9と酸ィヒシリコン膜 2 8との界面近傍には、 欠陥準位が存在 しており、 空乏層制限領域 5 9は、 この欠陥準位が存在している領域を含むより 広い領域に形成されている。 空乏層制限領域 5 9は、 埋め込み層 4 3に接してい o
空乏層制限領域 5 9の不純物濃度は、 ェピタキシャル層 4 4 Pの不純物濃度と 同程度であり、 たとえば、 3 X 1 0 1 7 c m_3程度である。 ェピタキシャル層 4 4 Pおよひ'空乏層制限領域 5 9は、 不純物の拡散により形成されたゥエル領域であ る。
ェピタキシャル層 4 4 Nおよび空乏層制限領域 5 9の表層部で、 空乏層制限領 域 5 9に隣接する （接する） 領域、 およびェピ夕キシャル層 4 4 Pの表層部には 、 P +型の上側アノード領域 5 6が形成されている。
各センサ部 5 0は、 素子分離領域 5 2により分断されたェピタキシャル層 4 4 Nと下側のアノード領域である埋め込み層 4 3とを含むフォトダイオード 6 2を 備えている。 各センサ部 5 0は、 さらにェピタキシャル層 4 4 Nとアノード領域 5 6とを含む表面フォトダイォード 6 4を備えている。
ェピ夕キシャル層 4 4 Nの表層部において、 センサ部 5 0の中心部近傍には、 ァノ一ド領域 5 6とわずかな間隔をあけて、 N+型のカソ一ド取り出し領域 6 8 が形成されている。 すなわち、 シリコン基板 2を垂直に見て、 アノード領域 5 6 は力ソード取り出し領域 6 8を取り囲むように形成されており、 力ソード取り出 し領域 6 8はアノード領域 5 6のほぼ中央に配置されている。
このような構成により、 アノード領域 5 6の形成領域が広くされており、 表面 フォトダイオード 6 4による受光面積が大きくされている。 これにより、 表面フ オトダイオード 6 4は、 大きな光起電力を生じることができる。
センサ部配列領域 6 5および非センサ領域 6 6の上には、 酸化シリコン膜 6 0 が形成されており、 酸化シリコン膜 6 0の上には窒化シリコン膜 6 1が形成され ている （図 6では、 図示を省略） 。
センサ部配列領域 6 5および非センサ領域 6 6のアノード領域 5 6の上には、 酸ィ匕シリコン膜 6 0を貫通するプラグ状 （柱状） の複数の第 1アノード電極 5 5 aが形成されている。 センサ部配列領域 6 5内に設けられた第 1アノード電極 5
5 aは、 空乏層制限領域 5 9上に配置されている。 第 1アノード電極 5 5 aは、 センサ部 5 0の配列方向に沿って配列されており、 各センサ部 5 0について、 少 なくとも 1つの第 1アノード電極 5 5 aが設けられている。 各センサ部 5 0につ いて複数個の第 1アノード電極 5 5 aが設けられていてもよい。
また、 各センサ部 5 0の力ソード取り出し領域 6 8の上には、 酸化シリコン膜
6 0を貫通するプラグ状 （柱状） の第 1力ソード電極 5 4 aが形成されている。 9
23 酸化シリコン膜 6 0と窒ィ匕シリコン膜 6 1との間には、 第 1アノード電極 5 5 aに接続された第 2アノード電極 5 5 b、 および第 1力ソード電極 5 4 aに接続 された第 2カソ一ド電極 5 4 bが配設されている。 第 1および第 2アノード電極 5 5 a , 5 5 bならびに第 1および第 2力ソード電極 5 4 a , 5 4 bは、 金属か らなる。
第 2アノード電極 5 5 bは、 センサ部配列領域 6 5の中心軸に対して両側に設 けられている （図 8参照。 図 7では、 一方側の第 1および第 2アノード電極は 5 5 a， 5 5 bは図示を省略） 。 各センサ部 5 0および非センサ領域 6 6のァノ一 ド電極 5 5 aは、 いずれかの第 2アノード電極 5 5 bに共通接続されている。 す なわち、 表面フォトダイオード 6 4のアノード領域 5 6の取り出し電極は、 各セ ンサ部 5 0毎に個別に形成されておらず、 レイァゥ卜が単純化されている。 一方、 各センサ部 5 0の第 1力ソード電極 5 4 aは、 それぞれ異なる第 2カソ —ド電極 5 4 bに接続されている。 第 2アノード電極 5 5 bおよび第 2アノード 電極 5 5 bは、 センサ部 5 0の配列方向と直交する方向に延びており、 図外の位 置で個別に取り出されている。
第 2アノード電極 5 5 aは電源 2 3 (図 8参照） に接続されている。 アノード 領域 5 6と空乏層制限領域 5 9およびェピタキシャル層 4 4 Pとが接しており、 空乏層制限領域 5 9およぴェピタキシャル層 4 4 Pと埋め込み層 4 3とが接して おり、 かつ、 アノード領域 5 6、 空乏層制限領域 5 9、 ェピタキシャル層 4 4 P および埋め込み層 4 3は、 導電型が同じ （P型） である。 これにより、 電源 2 3 により、 フォトダイオード 6 2および表面フォトダイオード 6 4に逆バイアス電 圧を印加できるようになつている。
ェピタキシャル層 4 4 N、 埋め込み層 4 3、 およびセンサ部 5 0のアノード領 域 5 6の不純物濃度、 これらの厚さ、 ならびにアノード領域 5 6の配置は、 フォ トダイオード 6 2および表面フォトダイオード 6 4に所定の大きさの逆バイアス 電圧が印加されたときに、 ェピタキシャル層 4 4 Nがほぼ完全に空乏化されるよ うに設定されている。
このイメージセンサ 4 1で受光するときは、 電源 2 3によりフォトダイオード 6 2および表面フォトダイオード 6 4に所定の大きさの逆バイアス電圧が印加さ PC蘭 004/009589
24 れ、 ェピタキシャル層 4 4 Nが完全に空乏化される。
センサ部 5 0に光が照射されると、 フォトダイォ一ド 6 2および表面フォトダ ィオード 6 4において、 その光量に応じた光起電力が生じ、 この光起電力により 、 ェピタキシャル層 4 4 N側から埋め込み層 4 3側およびアノード領域 5 6側へ 向かう方向の光電流が流れる。 各センサ部 5 0は、 フォトダイオード 6 2に加え て、 表面フォトダイオード 6 4を備えていることにより、 大きな光電流を生じる ことができる。
この際、 ェピ夕キシャル層 4 4 Nが完全に空乏化されていることにより、 同じ 光量に対するフォトダイオード 6 2および表面フォトダイオード 6 4による光電 流は最大となるとともに、 フォトダイオード 6 2および表面フォトダイォ一ド 6 4の容量は最小となる。
また、 センサ部配列領域 6 5の第 1アノード電極 5 5 aが、 空乏層制限領域 5 9上に配置されていること、 すなわち、 キャリア発生領域であるェピタキシャル 4 4 N上を回避して配置されていることにより、 センサ部 5 0に入射した光は、 第 1アノード電極 5 5 aに遮断されることなくェピタキシャル 4 4 Nに到達する ことができる。 これにより、 センサ部 5 0で受けられる光量は大きくなつている また、 フォトダイオード 6 2および表面フォトダイオード 6 4に逆バイァス電 圧が印加されると、 空乏層制限領域 5 9とェピタキシャル層 4 4 Nとの界面から も空乏層が広がる。 しかし、 空乏層制限領域 5 9の不純物濃度が高くされている ことにより、 空乏層は、 ディープトレンチ 1 3周辺で空乏層制限領域 5 9と酸ィ匕 シリコン膜 2 8との界面近傍の欠陥準位が導入されている領域には広がらないよ うにされている。
換言すれば、 空乏層制限領域 5 9の不純物濃度は、 ディープトレンチ 1 3周辺 の欠陥準位が導入されている領域に空乏層が広がらない程度に充分高くされてい る。 このため、 欠陥準位に、 キャリアがトラップされて残留電荷となることがな く、 このような残留電荷により各センサ部 5 0が生ずる光電流が影響を受ける不 具合が生じない。
埋め込み層 4 3は、 ディープトレンチ 1 3により完全には分断されていないこ とにより、 複数のセンサ部 5 0により共有された共通電極となっている。 したが つて、 センサ部 5 0毎に埋め込み層 4 3に電気的に接続された電極 （第 2ァノ一 ド電極 5 5 a) を形成する必要はないので、 レイアウトが単純になっている。 以上のような構成により、 第 2アノード電極 5 5 aと各センサ部 5 0から個別 に取り出された第 2力ソード電極 5 4 bとの間に流れる電流を測定することによ り、 各センサ部 5 0で受けられた光量を測定できる。 このイメージセンサ 4 1は 、 各センサ部 5 0部で生じた電流を独立して取り出すことができるので、 各セン サ部 5 0が受けた光量を正確に測定することができる。
図 9 ( a ) および図 9 ( b ) は、 図 6ないし図 8に示すイメージセンサ 4 1の 製造方法を説明するための図解的な断面図である。
先ず、 内部にポリシリコン膜 2 8が埋められたディープトレンチ 1 3を形成す る工程までが、 第 1の実施形態に係るイメージセンサ 1の製造方法と同様に実施 される （図 4 ( a ) ないし図 4 ( c ) および図 9 ( a) 参照） 。 ただし、 シリコ ン基板 2の上には N—型のェピタキシャル層 4 4が形成され、 また、 埋め込み層 4 3は、 P型の不純物の導入により形成される。 .
次に、 ェピタキシャル 4 4の上に、 ェピタキシャル層 4 4 Pおよび空乏層制限 領域 5 9 (図 8参照) に相当する領域に開口が形成されたマスクが形成され、 こ のマスクの開口を介してェピ夕キシャル層 4 4に P型の不純物の注入される。 ピッチサイズが◦. 3 5 /m程度のイメージセンサ 4 1を製造する場合は、 そ の後、 以上の工程を経たシリコン基板 2が、 たとえば、 1 0 0 0 °Cで 9 0分程度 加熱される。 これにより、 ェピ夕キシャル層 4 4に注入された P型の不純物が拡 散 （熱拡散） されて埋め込み層 4 3に到達し、 ェピ夕キシャル層 4 4 Pおよび空 乏層制限領域 5 9 ( P +型ゥエル） が形成される。 不純物の注入および熱拡散に より形成された空乏層制限領域 5 9は、 図 7、 図 8および図 9 ( a ) に示すよう に、 その下部 （埋め込み層 4 3側） の幅が上部 （埋め込み層 4 3の反対側） の幅 より狭くなる。
ピヅチサイズが 0 . 2 3 zm程度のイメージセンサ 4 1を製造する場合は、 不 純物の注入によって、 これらの不純物が埋め込み層 4 3に到達するようにされて 空乏層制限領域 5 9が形成される。 熱拡散を伴わず不純物の注入より形成された 空乏層制限領域 5 9は、 その上部から下部にわたって、 ほぼ一定の幅を有する。 以下、 図 8を参照して、 所定のパ夕一ンの開口を有するマスクを介した不純物 の注入および拡散により、 アノード領域 5 6および力ソード取り出し領域 6 8が 形成される。
次に、 ェピタキシャル層 4 4上に酸ィ匕シリコン膜 6 0が形成され、 この酸化シ リコン膜 6 0において、 第 1アノード電極 5 5 aおよび第 1力ソード電極 5 4 a に対応する所定の位置に開口が形成される。 続いて、 この開口に金属材料が埋め 込まれて、 第 1アノード電極 5 5 aおよび第 1カソ一ド電極 5 4 aが形成される 続いて、 酸ィ匕シリコン膜 6 0上で、 第 1アノード電極 5 5 aおよび第 1カソ一 ド電極 5 4 aにそれぞれ接続されるように、 第 2アノード電極 5 5 bおよび第 2 カゾード電極 5 4 bが所定のパターンで形成される。 その後、 第 2アノード電極 5 5 bおよび第 2力ソード電極 5 4 bを覆うように酸ィ匕シリコン膜 6 0の上に窒. 化シリコン膜 6 1が形成されて、 図 6ないし図 8に示すイメージセンサ 4 1が得 られる。
第 1の実施形態に係るイメージセンサ 1においても、 ディープトレンチ 1 3と ェピ夕キシャル層 4 Pとの間に、 N+型の空乏層制限領域 3 9 (図 2および図 3 に二点鎖線で示す。 ) が形成されていてもよい。
この場合、 ディープトレンチ 1 3の周辺で、 シリコンからなる空乏層制限領域 3 9と酸ィ匕シリコン膜 2 8との界面近傍に欠陥準位が存在していても、 このよう な欠陥準位が存在している領域に空乏層が広がらないようにすることができる。 この場合、 欠陥準位に、 キャリアがトラップされて残留電荷となることがなく、 このような残留電荷により各センサ部 1 0が生ずる光電流が影響を受ける不具合 が生じない。
このような空乏層制限領域 3 9は、 たとえば、 非センサ領域 2 6に相当する領 域のェピタキシャル層 4に、 N型の不純物を注入および熱拡散してェピタキシャ ル層 4 Nを形成する際、 または、 ェピタキシャル層 4 Nを形成した後、 空乏層制 限領域 3 9に対応するェピタキシャル層 4の所定の領域に、 N型の不純物を注入 および熱拡散して得られる。 さらに、 ディープトレンチ 1 3とシヤロートレンチ 3 1とを有する素子分離領 域が設けられたイメージセンサ (図 5 ( a) ないし図 5 ( c ) 参照) においても 、 ディープトレンチ 1 3とェピタキシャル層 4 Pとの間に、 N+型の空乏層制限 領域 3 9 (図 5 ( a ) および図 5 ( b ) に二点鎖線で示す。 ） が形成されていて もよい。
この場合、 空乏層制限領域 3 9は、 たとえば、 ディープトレンチ 1 3を形成し た後、 空乏層制限領域 3 9に対応するェピタキシャル層 4の所定の領域に、 N型 の不純物を注入および熱拡散して得られる。
本発明の実施形態の説明は以上の通りであるが、 本発明は他の形態でも実施で きる。 たとえば、 イメージセンサ 1 , 4 1の半導体部分の導電型は逆であっても よい。 すなわち、 以上の各実施形態で P型の部分が N型であり、 かつ、 N型の部 分が P型であってもよい。
各センサ部 1 0， 5 0は、 フォトダイオード 2 2， 6 2を備えていなくてもよ い。 この場合、 表面フォトダイオード 2 4， 6 4のみが受光して光起電力を生じ ο
本発明の実施形態について詳細に説明してきたが、 これらは本発明の技術的内 容を明らかにするために用いられた具体例に過ぎず、 本発明はこれらの具体例に 限定して解釈されるべきではなく、 本発明の精神おょぴ範囲は添付の請求の範囲 によってのみ限定される。
この出願は、 2 0 0 3年 6月 3 0日に日本国特許庁に提出された特願 2 0 0 3 - 1 8 8 3 9 4に対応しており、 この出願の全開示はここに引用により組み込ま れるものとする。

Claims

請求の範囲
1 . 半導体基板の表面に沿って配列された複数のフォトダイオードであって、 各 フォトダイォードが前記半導体基板上に前記半導体基板に沿って形成された第 1 導電型の第 1領域、 この第 1領域の上に形成された前記第 1導電型とは異なる第 2導電型の第 2領域、 およびこの第 2領域の上に形成された前記第 2導電型の信 号取り出し領域を有する複数のフォトダイォードと、
瞵接する前記フォトダイォ一ドの前記第 2領域の間を電気的に分離するように 形成された素子分離領域であって、 隣接する前記フォトダイオードの前記第 2領 域の間に形成された第 1 トレンチと、 この第 1 トレンチの上で前記第 2領域の表 面付近に形成され前記第 1トレンチより幅が広い酸化膜とを有する素子分離領域 をと含む、 イメージセンサ。
2 . 前記第 2領域と前記酸化膜との間に形成され、 前記フォトダイオードに所定 の大きさの逆バイアス電圧が印加されたときに、 空乏層が広がる領域を前記酸化 膜周辺の所定の領域を除く領域に制限する前記第 1導電型の第 3領域をさらに含 む、 請求項 1記載のイメージセンサ。
3 . 半導体基板の表面に沿って配列された複数のフォトダイオードであって、 各 フォトダイォードが前記半導体基板上に前記半導体基板に沿って形成された第 1 導電型の第 1領域、 この第 1領域の上に形成された前記第 1導電型とは異なる第 2導電型の第 2領域、 およびこの第 2領域の上に形成された前記第 2導電型の信 号取り出し領域を有する複数のフォトダイオードと、
隣接する前記フォトダイォ一ドの前記第 2領域の間を電気的に分離するように 形成された素子分離領域であって、 隣接する前記フォトダイオードの前記第 2領 域の間に形成された第 1 トレンチと、 この第 1 トレンチの上で前記第 2領域の表 面付近に形成され前記第 1トレンチより幅が広い第 2トレンチとを有する素子分 離領域とを含む、 イメージセンサ。
4 . 前記第 2 トレンチが、 Shallow Trench Isolation構造を有するものである、 請 求項 3記載のィメ一ジセンサ。
5 . 前記第 2領域と前記第 1 トレンチとの間に形成され、 前記フォトダイオード に所定の大きさの逆バイアス電圧が印加されたときに、 空乏層が広がる領域を前 記第 1トレンチ周辺の所定の領域を除く領域に制限する前記第 1導電型の空乏層 制限領域をさらに含む、 請求項 1ないし 4のいずれかに記載のイメージセンサ。
6 . 半導体基板の表面に沿って配列された複数のフォトダイオードであって、 各 フォトダイォ一ドが前記半導体基板上に前記半導体基板に沿って形成された第 1 導電型の第 1領域、 この第 1領域の上に形成された前記第 1導電型とは異なる第 2導電型の第 2領域、 およびこの第 2領域の上に形成された前記第 2導電型の信 号取り出し領域を有する複数のフォトダイオードと、
隣接する前記フォトダイォードの前記第 2領域の間を電気的に分離するように 形成された素子分離領域であって、 隣接する前記フォトダイオードの前記第 2領 域の間に形成された第 1 トレンチを有する素子分離領域と、
前記第 2領域と前記第 1 トレンチとの間に形成され、 前記フォトダイォ一ドに 所定の大きさの逆バイアス電圧が印加されたときに、 空乏層が広がる領域を前記 第 1 トレンチ周辺の所定の領域を除く領域に制限する前記第 1導電型の空乏層制 限領域とを含む、 イメージセンサ。
7 . 前記第 1 トレンチが、 Deep Trench Isolation構造を有するものである、 請求 項 1ないし 6のいずれかに記載のィメ—ジセンサ。
8 . 前記フォトダイオードに、 逆バイアス電圧を印加するための電源をさらに含 む、 請求項 1ないし 7のいずれかに記載のィメージセンサ。
9 . 前記第 2領域が、 前記電源により前記フォトダイオードに所定の大きさの逆 バイアス電圧が印加されたときに、 ほぼ完全に空乏化される、 請求項 8記載のィ メ一ジセンサ。
1 0 . 前記半導体基板の前記フォトダイオードが配列された側の面において、 前 記フォトダイォードの配列領域外に設けられ、 前記フォトダイォ一ドの前記第 1 領域に電気的に接続された第 1領域電極をさらに含む、 請求項 1ないし 9のいず れかに記載のィメ一ジセンサ。
1 1 . 前記フォトダイオードの配列領域外に設けられ、 前記第 1領域と前記第 1 領域電極とを電気的に接続する前記第 1導電型の導電領域をさらに含む、 請求項 1 0記載のイメージセンサ。
1 2 . 前記第 1領域が、 複数の前記フォトダイオードに渡る領域に連続して形成 されており、 前記複数のフォトダイオードによって共有されている、 請求項 1な いし 1 1のいずれかに記載のイメージセンサ。
1 3 . 前記第 2領域の上に形成され、 前記第 2領域とともに複数の表面フォトダ ィォードを構成する前記第 1導電型の第 4領域をさらに含む、 請求項 1ないし 1 2のいずれかに記載のイメージセンサ。
1 . 前記複数の表面フォトダイォ一ドの前記第 4領域が、 共通接続されている 、 請求項 1 3記載のイメージセンサ。
1 5 . 前記第 4領域が前記信号取り出し領域を取り囲むように形成されている、 請求項 1 3または 1 4に記載のイメージセンサ。
1 6 . 前記第 1 トレンチの内部にポリシリコンが配置されている、 請求項 1ない し 1 5のいずれかに記載のィメ一ジセンサ。
1 7 . 第 1導電型の第 1·領域と、 前記第 1導電型とは異なる第 2導電型の複数の 第 2領域とを有する複数のフォトダイオードを備えたイメージセンサにおいて、 前記複数の第 2領域の間を電気的に分離する分離構造の形成方法であって、 第 1導電型の第 1領域が表面に沿って形成された半導体基板の前記第 1領域の 上に、 前記第 1導電型とは異なる第 2導電型の半導体層を積層する工程と、 前記半導体層を厚さ方向に貫通する第 1トレンチを形成する工程と、 前記半導体層の表層部において前記第 1トレンチ付近の領域を酸化させて、 前 記第 1 トレンチょり幅が広く、 前記第 1 トレンチとともに素子分離領域を構成す る酸化膜を形成し、 前記素子分離領域により前記半導体層が分断されてなる第 2 領域を形成する工程とを含む、 分離構造の形成方法。
1 8 . 前記第 1 トレンチの内部に充填物を充填する工程をさらに含む、 請求項 1 7記載のイメージセンサの分離構造の形成方法。
1 9 . 前記充填物を充填する工程が、 前記第 1 トレンチの内部に半導体材料から なる充填物を充填する工程を含み、
前記酸化膜を形成する工程が、 前記第 1トレンチ内上部の充填物を酸化させて 前記酸化膜を形成する工程を含む、 請求項 1 8記載の分離構造の形成方法。 2 0 . 第 1導電型の第 1領域と、 前記第 1導電型とは異なる第 2導電型の複数の 第 2領域とを有する複数のフォトダイオードを備えたイメージセンサにおいて、 前記複数の第 2領域の間を電気的に分離する分離構造の形成方法であって、 第 1導電型の第 1領域が表面に沿って形成された半導体基板の前記第 1領域の 上に、 前記第 1導電型とは異なる第 2導電型の半導体層を積層する工程と、 前記半導体層の表層部に、 前記半導体層の厚さ方向途中に至る第 2トレンチを 形成する工程と、
前記第 2 トレンチの形成領域内に、 前記第 2 トレンチより幅が狭く、 前記半導 体層を厚さ方向に貫通し、 前記第 2 トレンチとともに素子分離領域を構成する第 1トレンチを形成し、 前記素子分離領域により前記半導体層が分断されてなる第 2領域を形成する工程とを含む、 分離構造の形成方法。
2 1 . 前記第 2 トレンチの内部に充填物を充填する工程をさらに含む、 請求項 2 ◦記載のイメージセンサの分離構造の形成方法。
2 2 . 第 1導電型の第 1領域と、 前記第 1導電型とは異なる第 2導電型の複数の 第 2領域とを有する複数のフォトダイオードを備えたイメージセンサにおいて、 前記複数の第 2領域の間を電気的に分離する分離構造の形成方法であって、 第 1導電型の第 1領域が表面に沿って形成された半導体基板の前記第 1領域の 上に、 前記第 1導電型とは異なる第 2導電型の半導体層を積層する工程と、 前記半導体層を厚さ方向に貫通する第 1トレンチを形成して、 この第 1 トレン チを含む素子分離領域により前記半導体層が分断されてなる第 2領域を形成する 工程と、
前記半導体層と前記第 1 トレンチとの間に前記第 1導電形の不純物を導入して 、 前記フォトダイォ一ドに所定の大きさの逆バイァス電圧が印加されたときに、 空乏層が広がる領域を前記第 1 トレンチ周辺の所定の領域を除く領域に制限する 前記第 1導電型の空乏層制限領域を形成する工程とを含む、 分離構造の形成方法
2 3 . 前記第 1 トレンチの内部に充填物を充填する工程をさらに含む、 請求項 2 0ないし 2 2のいずれかに記載のィメ一ジセンサの分離構造の形成方法。
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