JP2006120685A - 埋め込みフォトダイオード構造による撮像装置 - Google Patents
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Abstract
【課題】低雑音で、暗電流が少なく、高感度なイメージセンサを実現する。
【解決手段】フォトダイオードの電荷蓄積部(２)であるｎ型領域が基板(１)中に埋め込まれている。シリコンとシリコン酸化膜(４)の界面は、高濃度のｐ層(３)で覆われ、信号取りだし用浮遊電極(１４)の直下の部分だけ、比較的低濃度のｐ層(１１)を形成する。光により発生した電子は、電荷蓄積部(２)であるｎ型領域に蓄積され、それによって半導体表面のｐ層(１１)の部分の電位が変化する。この電位の変化を薄い絶縁膜を介して浮遊状態にした浮遊電極(１４)に容量結合により伝える。その浮遊電極(１４)の電位の変化をバッファトランジスタ(７)により読み出す。電荷の初期化は、制御信号Ｒによってゲート電極(６)に正の高い電圧を加えることによって行われるが、このときフォトダイオードの電荷蓄積部(２)に蓄積された電子を全てｎ＋領域(５)に転送することで、リセット雑音の発生を防ぐ。
【選択図】図３
【解決手段】フォトダイオードの電荷蓄積部(２)であるｎ型領域が基板(１)中に埋め込まれている。シリコンとシリコン酸化膜(４)の界面は、高濃度のｐ層(３)で覆われ、信号取りだし用浮遊電極(１４)の直下の部分だけ、比較的低濃度のｐ層(１１)を形成する。光により発生した電子は、電荷蓄積部(２)であるｎ型領域に蓄積され、それによって半導体表面のｐ層(１１)の部分の電位が変化する。この電位の変化を薄い絶縁膜を介して浮遊状態にした浮遊電極(１４)に容量結合により伝える。その浮遊電極(１４)の電位の変化をバッファトランジスタ(７)により読み出す。電荷の初期化は、制御信号Ｒによってゲート電極(６)に正の高い電圧を加えることによって行われるが、このときフォトダイオードの電荷蓄積部(２)に蓄積された電子を全てｎ＋領域(５)に転送することで、リセット雑音の発生を防ぐ。
【選択図】図３
Description
本発明は、低雑音で、暗電流が少なく、高感度なイメージセンサを実現する画素部の構造に関するものであり、特にCMOS集積回路工程にいくつかの工程を追加することによって構成するイメージセンサに関する。
CMOS集積回路の製作工程に光電変換の構造のための幾つかの工程を追加することで実現されるCMOSイメージセンサには、光により発生された電荷を、画素アレイの外に設けた回路に直接読み出す受動型画素方式と、信号電荷蓄積に伴う電圧変化を画素内にもうけたトランジスタを介在して画素アレイの外の回路に読み出す能動型画素方式とがある。能動型画素方式の方が、低雑音、高感度にできるとされている。また、能動型画素方式としては、電荷蓄積に伴うフォトダイオードの電位変化を直接トランジスタを介して読み出す方式と、画素内でフォトダイオードから浮遊拡散層に電荷転送を行い、浮遊拡散層の電位変化をトランジスタを介して読み出す方式がある。
後者の例が、以下の文献に開示されている。
１）テー スアン リー他、"ピン光ダイオード集積能動画素センサー" 特開平８−３３５６８８号公報
後者の画素の構造と回路の例を、図１に示す。
ｐ型半導体シリコンを基板(１)とし、フォトダイオードとなる部分に電荷蓄積部(２)としてのｎ型領域が形成され、その表面にさらに基板と同極性のｐ型領域である高濃度のｐ層(３)を形成することで、電子の蓄積が行われる部分が半導体内部に埋め込まれ、表面が逆極性のキャリア(電子を蓄積する場合にはホール)で満たされるようにすることで、暗電流を非常に小さくしている。
また、電荷蓄積部(２)を転送トランジスタに接続し、そのゲート電極(６’)の制御信号ＴＸの電位を高くしてゲートを開き、ｎ型の浮遊拡散層(ＦＤ)(１５)に蓄積された電荷を完全に転送するように構成する。このことによって残留電荷による残像とノイズの発生をなくし、電荷転送と、周辺回路への読み出し動作を組み合わせて、相関２重サンプリング処理を行うことによって、リセットノイズをキャンセルすることができる。
１）テー スアン リー他、"ピン光ダイオード集積能動画素センサー" 特開平８−３３５６８８号公報
後者の画素の構造と回路の例を、図１に示す。
ｐ型半導体シリコンを基板(１)とし、フォトダイオードとなる部分に電荷蓄積部(２)としてのｎ型領域が形成され、その表面にさらに基板と同極性のｐ型領域である高濃度のｐ層(３)を形成することで、電子の蓄積が行われる部分が半導体内部に埋め込まれ、表面が逆極性のキャリア(電子を蓄積する場合にはホール)で満たされるようにすることで、暗電流を非常に小さくしている。
また、電荷蓄積部(２)を転送トランジスタに接続し、そのゲート電極(６’)の制御信号ＴＸの電位を高くしてゲートを開き、ｎ型の浮遊拡散層(ＦＤ)(１５)に蓄積された電荷を完全に転送するように構成する。このことによって残留電荷による残像とノイズの発生をなくし、電荷転送と、周辺回路への読み出し動作を組み合わせて、相関２重サンプリング処理を行うことによって、リセットノイズをキャンセルすることができる。
読み出しは、浮遊拡散層(１５)にバッファトランジスタ(７)のゲートを接続し、Ｓに高い電圧を与えることにより画素選択トランジスタ(８)を導通させる。その際にバッファトランジスタ(７)と画素アレイの周辺に設けた電流源トランジスタ(９)とによってソースフォロワ回路が構成され、浮遊拡散層の電位を出力に読み出す。
図１の４はシリコン酸化膜による絶縁体(誘電体)、５はリセット用ｎ＋領域、６はリセット用ゲート電極である。
このような画素構成は、暗電流とランダム雑音が低く、高感度なCMOSイメージセンサが実現できるため、広く用いられている。しかしながら、このような電荷転送を行う方式では、電荷を蓄積・記憶保持する部分が、フォトダイオード部と浮遊拡散層の２箇所に必要であるため、画素サイズの縮小に伴い、扱える信号電荷量が小さくなり、また、浮遊拡散層での信号振幅を高くしにくいため、電源電圧の低下に伴ってダイナミックレンジが減少することが懸念されている。
図１の４はシリコン酸化膜による絶縁体(誘電体)、５はリセット用ｎ＋領域、６はリセット用ゲート電極である。
このような画素構成は、暗電流とランダム雑音が低く、高感度なCMOSイメージセンサが実現できるため、広く用いられている。しかしながら、このような電荷転送を行う方式では、電荷を蓄積・記憶保持する部分が、フォトダイオード部と浮遊拡散層の２箇所に必要であるため、画素サイズの縮小に伴い、扱える信号電荷量が小さくなり、また、浮遊拡散層での信号振幅を高くしにくいため、電源電圧の低下に伴ってダイナミックレンジが減少することが懸念されている。
一方、前者については、電荷転送を行わない方式であり、扱える信号電荷量については電荷転送方式よりも有利であるが、この場合にはリセット雑音がランダム雑音の主要因となり、ノイズレベルが大きくなり、またフォトダイオードが埋め込み構造にできないため、暗電流も大きくなる。この暗電流を低減する構造として部分的に表面にｐ型半導体を形成する方法が以下の文献に開示されている。
２）テー スアン リー他、"固体画像センサ用の部分的ピン止めフォトダイオード" 特開平１０−２０９４２２号公報
この構造の例を図２に示す。図２に示すような構造では、フォトダイオードの電荷蓄積部(２)であるｎ型領域の電位をMOS型バッファトランジスタ(７)のゲートに接続するため、フォトダイオードのｎ層の一部が半導体とシリコン酸化膜(４)の界面に接触し、完全に埋め込まれる場合に比べて暗電流が大きくなる。
特開平８−３３５６８８号公報
特開平１０−２０９４２２号公報
２）テー スアン リー他、"固体画像センサ用の部分的ピン止めフォトダイオード" 特開平１０−２０９４２２号公報
この構造の例を図２に示す。図２に示すような構造では、フォトダイオードの電荷蓄積部(２)であるｎ型領域の電位をMOS型バッファトランジスタ(７)のゲートに接続するため、フォトダイオードのｎ層の一部が半導体とシリコン酸化膜(４)の界面に接触し、完全に埋め込まれる場合に比べて暗電流が大きくなる。
従来の電荷転送を行わない構造でも、フォトダイオードに蓄積される電荷を初期化する際に、ｎ型領域を完全に空乏化し、全ての電子を一時的に、リセット用電源ＶRに接続されたｎ型拡散層に抜き去ることができれば、リセットノイズが発生しないようにすることができる。しかしながら、図２の構造では、ｎ層を金属配線に接続するため、その部分には、高濃度のドナー不純物を導入する必要があり、非常に電子濃度の高い層が存在する。この非常に高濃度のｎ型層が存在するために、完全空乏化することはできず、リセットノイズが発生する。
本発明は、従来の構造における課題、十分な蓄積信号量と、リセット雑音除去、低暗電流、高感度といった性能と両立することができる画像構造を提供するものである。
本発明は、フォトダイオードの電荷蓄積部としてのｎ型領域をｐ型半導体シリコンからなる基板中に埋め込み、この領域から容量結合により非接触で信号を取り出す。ｎ型領域には高濃度のｎ型層が存在せず、リセット時にｎ型領域を完全に空乏化し、全ての電子を一時的に、リセット用電源に接続されたｎ型領域に抜き去ることができる。
本発明は、従来の構造における課題、十分な蓄積信号量と、リセット雑音除去、低暗電流、高感度といった性能と両立することができる画像構造を提供するものである。
本発明は、フォトダイオードの電荷蓄積部としてのｎ型領域をｐ型半導体シリコンからなる基板中に埋め込み、この領域から容量結合により非接触で信号を取り出す。ｎ型領域には高濃度のｎ型層が存在せず、リセット時にｎ型領域を完全に空乏化し、全ての電子を一時的に、リセット用電源に接続されたｎ型領域に抜き去ることができる。
図３に、その構造例を示す。
これは信号電荷を画素内で転送せずに直接フォトダイオードの電位を検出する方式に基づいている。フォトダイオードの電荷蓄積部(２)であるｎ型領域が基板(１)中に埋め込まれている。シリコンとシリコン酸化膜(４)の界面は、高濃度のｐ層(３)で覆われており、信号取りだし用浮遊電極(１４)の直下の部分だけ、比較的低濃度のｐ層(１１)を形成する。光により発生した電子は、電荷蓄積部(２)であるｎ型領域に蓄積され、それによって半導体表面のｐ層(１１)の部分の電位が変化する。この電位の変化を薄い絶縁膜を介して浮遊状態にした浮遊電極(１４)に容量結合により伝える。その浮遊電極(１４)の電位の変化をバッファトランジスタ(７)と、画素アレイの外に設けた電流源トランジスタ(９)とによりソース・フォロワ回路を形成し、読み出す。電荷の初期化は、制御信号Ｒによって第１の転送トランジスタ(２１)のゲート電極(６)に正の高い電圧を加えることによって行われるが、このときフォトダイオードのｎ型半導体領域である電荷蓄積部(２)に蓄積された電子が全てｎ＋領域(５)に転送されるように製作することで、リセット雑音の発生を防ぐことができる。
浮遊電極(１４)の直下の部分の比較的低濃度のｐ層(１１)は、そのｐ型領域の濃度と深さを、浮遊電極に与えた電圧によってｐ層半導体表面にホールが誘起し、また光によるキャリアを初期化した際には、浮遊電極の電位が蓄積された電子の量に依存して大きく変化するように設定することが好ましい。
さらには、信号蓄積時に、浮遊電極の電位が０Ｖにおいても、浮遊拡散層下の半導体表面にホール(または電子)が誘起されるようにｐ型領域の濃度と深さを定めることにより暗電流を低減することができる。
この濃度は実験的に定められるが、濃度が濃いと半導体表面をホールで満たしやすい代わりにｎ層の電位が浮遊電極に伝わりにくくなる。濃度が低いとｎ層の電位が浮遊電極に伝わりやすいが、半導体表面をホールで満たすのが難しくなる。深さについても、深すぎるとｎ層の電位を伝えにくくなる代わりに、半導体表面をホールで満たしやすくなる。浅いとその逆である。
これらにはキャリアの密度及び移動度が関係すると考えられ、浮遊電極の初期化電圧、制御信号のパルス幅や周期なども影響する。濃度は、１０の１５乗から１０の１８乗の間とするのが好ましく、深さは、各濃度において実験的に定めることが望ましい。
これは信号電荷を画素内で転送せずに直接フォトダイオードの電位を検出する方式に基づいている。フォトダイオードの電荷蓄積部(２)であるｎ型領域が基板(１)中に埋め込まれている。シリコンとシリコン酸化膜(４)の界面は、高濃度のｐ層(３)で覆われており、信号取りだし用浮遊電極(１４)の直下の部分だけ、比較的低濃度のｐ層(１１)を形成する。光により発生した電子は、電荷蓄積部(２)であるｎ型領域に蓄積され、それによって半導体表面のｐ層(１１)の部分の電位が変化する。この電位の変化を薄い絶縁膜を介して浮遊状態にした浮遊電極(１４)に容量結合により伝える。その浮遊電極(１４)の電位の変化をバッファトランジスタ(７)と、画素アレイの外に設けた電流源トランジスタ(９)とによりソース・フォロワ回路を形成し、読み出す。電荷の初期化は、制御信号Ｒによって第１の転送トランジスタ(２１)のゲート電極(６)に正の高い電圧を加えることによって行われるが、このときフォトダイオードのｎ型半導体領域である電荷蓄積部(２)に蓄積された電子が全てｎ＋領域(５)に転送されるように製作することで、リセット雑音の発生を防ぐことができる。
浮遊電極(１４)の直下の部分の比較的低濃度のｐ層(１１)は、そのｐ型領域の濃度と深さを、浮遊電極に与えた電圧によってｐ層半導体表面にホールが誘起し、また光によるキャリアを初期化した際には、浮遊電極の電位が蓄積された電子の量に依存して大きく変化するように設定することが好ましい。
さらには、信号蓄積時に、浮遊電極の電位が０Ｖにおいても、浮遊拡散層下の半導体表面にホール(または電子)が誘起されるようにｐ型領域の濃度と深さを定めることにより暗電流を低減することができる。
この濃度は実験的に定められるが、濃度が濃いと半導体表面をホールで満たしやすい代わりにｎ層の電位が浮遊電極に伝わりにくくなる。濃度が低いとｎ層の電位が浮遊電極に伝わりやすいが、半導体表面をホールで満たすのが難しくなる。深さについても、深すぎるとｎ層の電位を伝えにくくなる代わりに、半導体表面をホールで満たしやすくなる。浅いとその逆である。
これらにはキャリアの密度及び移動度が関係すると考えられ、浮遊電極の初期化電圧、制御信号のパルス幅や周期なども影響する。濃度は、１０の１５乗から１０の１８乗の間とするのが好ましく、深さは、各濃度において実験的に定めることが望ましい。
浮遊拡散層を用いた検出の場合は、その拡散層の電位を読み出し用MOSトランジスタのゲートに接続するために高濃度のｎ型拡散層を形成する必要があるが、図３の場合には、絶縁物(シリコン酸化膜)を介して浮遊電極(１４)により検出するため、高濃度のｎ型拡散層を形成する必要がない。これによって２つの利点が生じる。１つは、高濃度の拡散層を形成しないため、蓄積電荷の初期化の際、ｎ型領域が完全に空乏化する構造とすることができることであり、もう１つは、ＶＲに０Ｖまたはわずかな負電圧(例えば−０．３Ｖ)を与えておくことで、フォトダイオードのｎ型層の表面全体をホール(正孔)で満たすことができ、暗電流を低減することができることである。
また、図４のように、浮遊電極直下のｐ層を省略し、０Ｖまたは小さな負電圧であっても、ｎ型半導体表面の領域にホールが蓄積するような仕事関数をもった浮遊電極(例えば、ｐ＋にドープされたポリシリコン)を用いて、光により発生する電荷蓄積を行っている間、ホール・ピンニング領域(１２)の部分にホールを誘起するようにしておく方法も考えられる。
さらに、図５に示すように電荷蓄積時に浮遊電極の電圧を比較的大きな負の電圧で保持しておくため、ｐチャネルMOSトランジスタ (１３)を用いる方法もある。ｐチャネルMOSトランジスタであれば、ＶＲとして負の電圧を与え、浮遊電極に負の電圧を与えることができる。ただし、その場合、トランジスタ(１３)をオンするために、ＲＲには負の電圧を与えなければならない。
また、図４のように、浮遊電極直下のｐ層を省略し、０Ｖまたは小さな負電圧であっても、ｎ型半導体表面の領域にホールが蓄積するような仕事関数をもった浮遊電極(例えば、ｐ＋にドープされたポリシリコン)を用いて、光により発生する電荷蓄積を行っている間、ホール・ピンニング領域(１２)の部分にホールを誘起するようにしておく方法も考えられる。
さらに、図５に示すように電荷蓄積時に浮遊電極の電圧を比較的大きな負の電圧で保持しておくため、ｐチャネルMOSトランジスタ (１３)を用いる方法もある。ｐチャネルMOSトランジスタであれば、ＶＲとして負の電圧を与え、浮遊電極に負の電圧を与えることができる。ただし、その場合、トランジスタ(１３)をオンするために、ＲＲには負の電圧を与えなければならない。
次に、図３に対して、動作タイミングを含めた具体的な動作について説明する。図３に示す構造を画素(２０)に用いたイメージセンサ全体の構成例を図６に示す。図７は、１水平行に対するタイミング図である。
前のフレームの読み出し時の電荷のリセット後、図７に基づく読み出しが行われるまでの期間、信号電荷の蓄積が行われているものとする。蓄積時には、ＶＲを０Ｖ(またはわずかの負の電圧)に保ち、ｎ型半導体表面のホール・ピンニング領域(１２) にホールを誘起してピンニング状態にしておく。読み出しのために、一旦、電圧を２Ｖ程度の高い電圧にして、浮遊電極(１４)の電圧(VFG)の初期電圧を設定し、その後ＲＲを０Vにして、第２の転送トランジスタ(１０)をオフにすることで、浮遊電極(１４)を浮遊状態にする。
浮遊状態になったときのVFGをVFGRとする。そのレベルを、図６のブロック図のカラムに設けた相関２重サンプリング回路(CDS)(１６)において、信号φＲによってリセットレベルをサンプルする。その後、リセット信号Ｒを与えて第１の転送トランジスタ(２１)のゲートを開き、Vpの部分に蓄積されている電子をリセット動作により完全に抜き去る。このとき、蓄積された電子による電荷をＱnとする。これにより、半導体内部のｎ領域の電位分布が変化するが、その変化が浮遊電極側に伝えられ、このときの浮遊電極の電位をVFGSとする。この動作を解析するためのモデル図を図８に示す。図８においてCoxは、浮遊電極下の酸化膜容量、ＣＤは、空乏層容量、Ｃsは、浮遊電極に寄生する容量である。ＣsやＣＤは電圧依存性をもつが、いま簡単化のため、これらが一定であるとする。
前のフレームの読み出し時の電荷のリセット後、図７に基づく読み出しが行われるまでの期間、信号電荷の蓄積が行われているものとする。蓄積時には、ＶＲを０Ｖ(またはわずかの負の電圧)に保ち、ｎ型半導体表面のホール・ピンニング領域(１２) にホールを誘起してピンニング状態にしておく。読み出しのために、一旦、電圧を２Ｖ程度の高い電圧にして、浮遊電極(１４)の電圧(VFG)の初期電圧を設定し、その後ＲＲを０Vにして、第２の転送トランジスタ(１０)をオフにすることで、浮遊電極(１４)を浮遊状態にする。
浮遊状態になったときのVFGをVFGRとする。そのレベルを、図６のブロック図のカラムに設けた相関２重サンプリング回路(CDS)(１６)において、信号φＲによってリセットレベルをサンプルする。その後、リセット信号Ｒを与えて第１の転送トランジスタ(２１)のゲートを開き、Vpの部分に蓄積されている電子をリセット動作により完全に抜き去る。このとき、蓄積された電子による電荷をＱnとする。これにより、半導体内部のｎ領域の電位分布が変化するが、その変化が浮遊電極側に伝えられ、このときの浮遊電極の電位をVFGSとする。この動作を解析するためのモデル図を図８に示す。図８においてCoxは、浮遊電極下の酸化膜容量、ＣＤは、空乏層容量、Ｃsは、浮遊電極に寄生する容量である。ＣsやＣＤは電圧依存性をもつが、いま簡単化のため、これらが一定であるとする。
VFGSとVFGRは次式のように表される。
このように近似的には、浮遊電極の電圧変化は、Ｑnに比例することがわかる。ただし、ここでは空乏層容量が変化しないという仮定を入れているが、実際には変化することを考慮に入れなければならない。式(１)から、明らかなように感度を高くするためには、浮遊電極に寄生する容量を小さくすることが必要であり、仮に無視できるぐらいに小さくできたとすれば、
となり、電子が蓄積されたことによる半導体内部の電位変化が直接、浮遊電極で検出できることがわかる。
このように近似的には、浮遊電極の電圧変化は、Ｑnに比例することがわかる。ただし、ここでは空乏層容量が変化しないという仮定を入れているが、実際には変化することを考慮に入れなければならない。式(１)から、明らかなように感度を高くするためには、浮遊電極に寄生する容量を小さくすることが必要であり、仮に無視できるぐらいに小さくできたとすれば、
となり、電子が蓄積されたことによる半導体内部の電位変化が直接、浮遊電極で検出できることがわかる。
このVFGSの電位はソースフォロワを経由して、図６のＣＤＳ回路(１６)において、φＳを与えることで、サンプルする。ＣＤＳ回路内の容量に記憶されたリセットレベルと信号レベルの電圧は水平走査によって最終段のアンプで差分が求められて出力される。図６における１７は画素(２０)をスキャンするための垂直シフトレジスタであり、１８はＣＤＳ回路(１６)をスキャンするための水平シフトレジスタであり、１９はＣＤＳ回路(１６)の２出力の差分を得るためのアンプである。
なお、図６は、あくまで１構成例を示すものであり、ＣＤＳ回路に別の回路を用いたり、あるいはカラムにＡ／Ｄ変換器のアレイを用いてディジタル信号に変換して読み出すなど、様々な構成が可能であり、本発明の画素回路が、これらの周辺の構成を限定するものではない。
画素回路構成としては、いろいろと変形が可能である。たとえば、ソースフォロワ用のバッファトランジスタ(７)に直列に画素選択トランジスタ(８)を追加して、画素の読み出し選択を行ってもよい。ソースフォロワにｐチャネルのＭＯＳトランジスタを用いることもできる。さらにソースフォロワにディプリーション型のトランジスタを用い、これに直列に画素選択用ＭＯＳトランジスタを追加する構成も考えられる。
また、図３から図５はｐ基板上にｎ層と表面にｐ層を形成する場合であるが、ｎ基板上にｐ層と表面にｎ層を形成するような逆の構造も当然可能であり、これらを排除するものではない。
さらに、図３から図５は、素子分離方式として、ＳＴＩ(shallow trench Isolation)構造を想定してかかれたものであるが、その他の素子分離構造、例えばＬＯＣＯＳ(local oxidation of silicon)などに対して殆ど同様な構造で実現可能であることはいうまでもない。
なお、図６は、あくまで１構成例を示すものであり、ＣＤＳ回路に別の回路を用いたり、あるいはカラムにＡ／Ｄ変換器のアレイを用いてディジタル信号に変換して読み出すなど、様々な構成が可能であり、本発明の画素回路が、これらの周辺の構成を限定するものではない。
画素回路構成としては、いろいろと変形が可能である。たとえば、ソースフォロワ用のバッファトランジスタ(７)に直列に画素選択トランジスタ(８)を追加して、画素の読み出し選択を行ってもよい。ソースフォロワにｐチャネルのＭＯＳトランジスタを用いることもできる。さらにソースフォロワにディプリーション型のトランジスタを用い、これに直列に画素選択用ＭＯＳトランジスタを追加する構成も考えられる。
また、図３から図５はｐ基板上にｎ層と表面にｐ層を形成する場合であるが、ｎ基板上にｐ層と表面にｎ層を形成するような逆の構造も当然可能であり、これらを排除するものではない。
さらに、図３から図５は、素子分離方式として、ＳＴＩ(shallow trench Isolation)構造を想定してかかれたものであるが、その他の素子分離構造、例えばＬＯＣＯＳ(local oxidation of silicon)などに対して殆ど同様な構造で実現可能であることはいうまでもない。
上で説明した浮遊電極の代わりに、フォトダイオード上に逆極性の不純物を導入して形成した浮遊拡散層を用いる方法を説明する。その構造図を図９に示す。図９(a)は上面図であり、図９(b)は切断線ｘ−ｘによる断面図である。ｐ型の基板(１)は０Vに接続されているものとする。電荷蓄積層(２)とｎ＋領域(５)の境界に設けられたゲート電極により第１の転送トランジスタ(２１)が、低濃度のｐ層(２２)に設けられたゲート電極(６)により第２の転送トランジスタ(１０)が構成されている。電位ＶＲが与えられるｐ＋領域は、制御信号ＲＲが供給されるゲート電極(６)の周囲を取り囲むように配置されるが、製造上の都合により、一部において配置されない。
図１０は読み出し動作タイミングを示している。第２の転送トランジスタ(１０)のゲート電極に接続されたＲＲ及び第１の転送トランジスタ(２１)のゲート電極に接続されたＲに、０Vまたは負の電圧を与えるとその直下の半導体表面にはホールが誘起されてゲートが導通し、中央の浮遊拡散層(１５)の電位はＶＲとなる。これによりシリコンとシリコン酸化膜界面の界面準位がホールで満たされ、電子が発生しないので暗電流の発生を抑えることができる。このときフォトダイオードのｎ型領域は完全に基板中に埋め込まれた状態になり、その表面はホールで満たされることになる。光により発生した電子の蓄積は、このような状態で行う。これにより、極めて暗電流の発生を少なくすることができる。
図１０は読み出し動作タイミングを示している。第２の転送トランジスタ(１０)のゲート電極に接続されたＲＲ及び第１の転送トランジスタ(２１)のゲート電極に接続されたＲに、０Vまたは負の電圧を与えるとその直下の半導体表面にはホールが誘起されてゲートが導通し、中央の浮遊拡散層(１５)の電位はＶＲとなる。これによりシリコンとシリコン酸化膜界面の界面準位がホールで満たされ、電子が発生しないので暗電流の発生を抑えることができる。このときフォトダイオードのｎ型領域は完全に基板中に埋め込まれた状態になり、その表面はホールで満たされることになる。光により発生した電子の蓄積は、このような状態で行う。これにより、極めて暗電流の発生を少なくすることができる。
その後ＲＲの電圧を高くする。これによりその直下の半導体を空乏化し、中央のｐ型浮遊拡散層(１５)を浮遊状態にする。このときの浮遊拡散層(１５)の電圧を、第１の電圧レベルとして、外部に読み出す。次いで、Ｒに高い電圧を与え、電荷蓄積部(２)であるｎ型領域に蓄積された電荷を全て、電位ＶＲ２であるｎ＋領域(５)に転送する。このとき、電子が電荷蓄積部(２)であるｎ型領域からドレインであるｎ＋領域(５)に吐き出されることによって、電荷蓄積部(２)であるｎ型領域の電位が上昇する。これに伴い浮遊した中央のｐ型浮遊拡散層(１５)の電位も上昇する。その電位の変化を、バッファトランジスタ(７)を介して読み出す。これを第２の電圧レベルとする。このとき、電荷蓄積部(２)であるｎ型領域に電子が蓄積され、中央のｐ型浮遊拡散層が浮遊状態になったときの電圧レベル(第１の電圧レベル)と、電荷蓄積部(２)であるｎ型領域の電子を全て吐き出し、空にした状態でのｐ型浮遊拡散層の電位を外部に読み出した電圧レベル(第２の電圧レベル)の差を画素から読み出して、それらの差分を求める。これにより、画素部の固定パターンノイズ、リセットノイズが除去され、信号電荷に比例した出力が取り出される。
浮遊拡散層(１５)の電位を読み出すためのバッファトランジスタ(７)は、その読み出す電位を考慮し、図９ではしきい値電圧が負の値をとるディプリーション型を用いている。その電位の範囲によってはエンハンスメント型を使える場合もある。また、画素選択トランジスタ(８)によって読み出す画素を選択し、垂直信号線に接続した電流源トランジスタ(９)と、バッファトランジスタ(７)によって、ソースフォロワを形成し、浮遊拡散層の電位をカラムのノイズキャンセル回路に読み出す。
信号読み出し時に、ＲＲを高い電圧にすることによって、中央のｐ型の浮遊拡散層が浮遊状態になったときの電圧レベルが、ホールが中央の電極に注入されることによって、例えば１Ｖ程度まで上昇する場合がある。このような場合、読み出し用バッファトランジスタ(７)としてエンハンスメント型を用いることができ、また画素選択トランジスタ(８)を省略することができる。画素選択トランジスタを省略した例を図１１に示す。
これは、画素選択を、ＲＲによって行っていることに相当し、ＲＲに０Vまたは負の電圧が与えられたとき、中央のｐ型浮遊拡散層の電位は０Ｖで固定されるので、読み出し用バッファトランジスタ(７)がカットオフ状態になるためであり、ＲＲに高い電圧が与えられて、浮遊拡散層の電位が上昇すると、読み出し用バッファトランジスタ(７)が電流源トランジスタ(９)との組み合わせでソースフォロワとして読み出されるような電圧になるためである。
イメージセンサ全体の構成は、図６と同様であるので、省略する。また、ｐ基板上にｎ層と表面にｐ層を形成する場合を例示したが、ｎ基板上にｐ層と表面にｎ層を形成するような逆の構造も当然可能であり、これらを排除するものではない。
信号読み出し時に、ＲＲを高い電圧にすることによって、中央のｐ型の浮遊拡散層が浮遊状態になったときの電圧レベルが、ホールが中央の電極に注入されることによって、例えば１Ｖ程度まで上昇する場合がある。このような場合、読み出し用バッファトランジスタ(７)としてエンハンスメント型を用いることができ、また画素選択トランジスタ(８)を省略することができる。画素選択トランジスタを省略した例を図１１に示す。
これは、画素選択を、ＲＲによって行っていることに相当し、ＲＲに０Vまたは負の電圧が与えられたとき、中央のｐ型浮遊拡散層の電位は０Ｖで固定されるので、読み出し用バッファトランジスタ(７)がカットオフ状態になるためであり、ＲＲに高い電圧が与えられて、浮遊拡散層の電位が上昇すると、読み出し用バッファトランジスタ(７)が電流源トランジスタ(９)との組み合わせでソースフォロワとして読み出されるような電圧になるためである。
イメージセンサ全体の構成は、図６と同様であるので、省略する。また、ｐ基板上にｎ層と表面にｐ層を形成する場合を例示したが、ｎ基板上にｐ層と表面にｎ層を形成するような逆の構造も当然可能であり、これらを排除するものではない。
本発明の画素デバイスでは、蓄積電荷のあふれ出し特性を利用することでダイナミックレンジの広い画像を得ることができる。図１２は蓄積電荷のあふれ出しを示しており、図１２(ａ)は、図３と同様に画素(２０)の断面を示し、図１２(ｂ)は、断面に対応した位置のポテンシャルを示している。図１２(ｂ)に示すように、リセット信号Ｒを０Ｖにした状態で、非常に強い入射光があった場合には、フォトダイオードに蓄積される電荷がその容量を越え、第１の転送トランジスタ(２１)のリセットゲート電位を越えてドレインであるｎ＋領域(５)にあふれ出す。このとき、電荷蓄積部(２)の電荷の増加は抑えられるものの全く変化しないわけではなく、図１３に示すように、入射光量に対して対数的に増加する。図１３では、これをわかりやすくするために、横軸を対数でとっている。そのため、あふれ出しの領域になると直線的で小さい傾きで増加する。つまり、この電荷があふれ出す領域では、蓄積される電荷、及びその電荷に比例する読み出される信号電圧は、非常に広い範囲の光量に対して、対数的に応答し、この対数応答領域も含めて読み出すことで、ダイナミックレンジの広い映像信号を得ることができる。
このあふれ出しが起こる電荷量は、蓄積時に保持するリセット信号Ｒの電位によって制御でき、１．０Ｖ程度にしてあふれ出しやすくすることも考えられる。また、画像の平均輝度または最大輝度などによって、蓄積時のリセット信号Ｒの電位を制御することも考えられる。
このあふれ出しが起こる電荷量は、蓄積時に保持するリセット信号Ｒの電位によって制御でき、１．０Ｖ程度にしてあふれ出しやすくすることも考えられる。また、画像の平均輝度または最大輝度などによって、蓄積時のリセット信号Ｒの電位を制御することも考えられる。
なお、このときに注意しなければいけないのは、入射光量が非常に大きいとき、リセット信号Ｒに高い電圧を与えて、電荷を初期化して、その後信号Ｒを０Ｖに戻したあとで、信号読み出しにサンプリングを行うと、短時間でフォトダイオードに電荷が蓄積し、リセットレベルが変化し、リセットレベルと信号レベルの差をとると差が小さくなり、明暗の逆転が生じる。つまり、非常に明るい領域が黒くなる。これを避けるため、図１４のタイミング図に示したように、サンプリング制御信号φＳ２を用いて、リセット信号Ｒを高くしたままでの信号を、図６のカラムに別のサンプル＆ホールド回路を設けて記憶し、非常に明るい信号に対しては、φＳ２でサンプルした信号とφＲでサンプルした信号との差を求めて出力とするようにする。また、通常の線形領域の信号は図７と同様、φＲとφＳ１でサンプルした信号との差を求めて出力とする。最終的には、これらを合成してダイナミックレンジの広い画像信号を生成する。これらの合成処理は、イメージセンサ上でアナログ処理、あるいはＡ/Ｄ変換後ディジタル処理で行ってよいし、イメージセンサの外部に読み出して、ハードウェア、ソフトウェアいずれでも実行できる。
これまで述べた構成により、低雑音で、暗電流が少なく、高感度なイメージセンサを実現できる。
１ ｐ型半導体シリコン基板
２ 電荷蓄積部(ｎ型領域)
３ ｐ型領域
４ シリコン酸化膜
５ ｎ＋領域
６ ゲート電極
７ バッファトランジスタ
８ 画素選択トランジスタ
９ 電流源トランジスタ
１０ 初期化用転送トランジスタ
１１ 低濃度ｐ層
１２ ホール・ピンニング領域
１３ ｐチャネルＭＯＳトランジスタ
１４ 浮遊電極
１５ 浮遊拡散層
２ 電荷蓄積部(ｎ型領域)
３ ｐ型領域
４ シリコン酸化膜
５ ｎ＋領域
６ ゲート電極
７ バッファトランジスタ
８ 画素選択トランジスタ
９ 電流源トランジスタ
１０ 初期化用転送トランジスタ
１１ 低濃度ｐ層
１２ ホール・ピンニング領域
１３ ｐチャネルＭＯＳトランジスタ
１４ 浮遊電極
１５ 浮遊拡散層
Claims (6)
- 埋め込みフォトダイオードと、該フォトダイオードの電荷蓄積部(２)と絶縁体を介して容量結合され浮遊状態にすることができる浮遊電極(１４)と、光により蓄積されたキャリアを抜き去って初期化するために前記フォトダイオードの電荷蓄積部に接続された第１の転送トランジスタ(２１)と、前記浮遊電極に初期化電位を設定するために初期化電位と前記浮遊電極との間に接続される第２の転送トランジスタ(１０)と、前記浮遊電極の電位を読み出すためにそのゲートが前記浮遊電極に接続されたバッファトランジスタ(７)とからなる素子を単位画素とし、該単位画素を１次元または２次元に配置してなる埋め込みフォトダイオード構造による撮像装置。
- 前記フォトダイオードは、ｐ型(またはｎ型)半導体基板上にｎ型(またはｐ型)半導体領域を形成し、その表面にｐ型(またはｎ型)領域が形成され、前記ｎ型(またはｐ型)半導体領域がその下に埋め込まれた構造とするものであり、前記ｎ型(またはｐ型)半導体領域表面の一部にはｐ型(またはｎ型)領域を形成しないようにし、前記浮遊電極として、このｐ型(またはｎ型)領域が形成されていない表面にシリコン酸化膜を介した電極が設けられたものである請求項１記載の埋め込みフォトダイオード構造による撮像装置。
- 前記フォトダイオードは、ｐ型(またはｎ型)半導体基板上にｎ型(またはｐ型)半導体領域を形成し、その表面にｐ型(またはｎ型)領域が形成され、ｎ型(またはｐ型)領域がその下に埋め込まれた構造とし、前記浮遊電極下のｎ型(またはｐ型)半導体領域表面の一部にはｐ型(またはｎ型)領域を形成し、そのｐ型(またはｎ型)領域の濃度と深さを、浮遊電極に与えた電圧によって半導体表面にホール(または電子)が誘起し、また光によるキャリアを初期化した際には、浮遊電極の電位が蓄積された電子(またはホール)の量に依存して大きく変化するように設定することにより、暗電流の低減を図るとともに高い検出感度をもたせるようにした請求項２記載の埋め込みフォトダイオード構造による撮像装置。
- 信号蓄積時に、浮遊電極の電位が０Ｖにおいても、浮遊拡散層下の半導体表面にホールが誘起されるようにｐ型(またはｎ型)領域の濃度と深さを定めることにより暗電流を低減することを特徴とする請求項３記載の埋め込みフォトダイオード構造による撮像装置。
- ｎ型(またはｐ型)領域からなる埋め込みフォトダイオードと、該フォトダイオードの表面に形成したｐ型(またはｎ型)拡散層からなる浮遊拡散層(１５)に金属を接触させることで形成した浮遊電極と、光により蓄積されたキャリアを抜き去って初期化するために前記フォトダイオードの電荷蓄積部(２)に接続された第１の転送トランジスタ(２１)と、前記浮遊電極に初期化電位を設定するために該浮遊拡散層を取り囲むように形成されたゲートと該ゲートの外側にある一定の電圧が与えられたドレインとからなる第２の転送トランジスタ(１０)と、前記浮遊電極の電位を読み出すためにそのゲートが前記浮遊電極に接続されたバッファトランジスタ(７)とからなる素子を単位画素とし、該単位画素を１次元または２次元に配置してなる埋め込みフォトダイオード構造による撮像装置。
- ｐ型(またはｎ型)半導体基板上にｎ型(またはｐ型)半導体領域を形成し、その表面にｐ型(またはｎ型)領域が形成され、前記ｎ型(またはｐ型)半導体領域がその下に埋め込まれた構造であるフォトダイオードと、該フォトダイオードの電荷蓄積部(２)と絶縁体を介して容量結合され浮遊状態にすることができる浮遊電極(１４)と、光により蓄積されたキャリアを抜き去って初期化するために前記フォトダイオードの電荷蓄積部に接続された第１の転送トランジスタ(２１)と、前記浮遊電極に初期化電位を設定するために初期化電位と前記浮遊電極との間に接続される第２の転送トランジスタ(１０)とからなる撮像素子の製造方法において、前記第１の転送トランジスタ及び第２の転送トランジスタをCMOS集積回路の製造工程により製造するとともに、前記フォトダイオードの基板は、ｎウェル、ｐウェルどちらも形成しないようにして、低濃度の基板をそのまま用いるようにし、その上にｎ型(またはｐ型)半導体層と表面のｐ型(またはｎ型)半導体層を形成する工程をCMOS集積回路の製造工程に追加することで前記フォトダイオードを形成するようにしたことを特徴とする埋め込みフォトダイオード構造による撮像素子の製造方法。
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2008069141A1 (ja) * | 2006-11-30 | 2010-03-18 | 国立大学法人静岡大学 | 半導体測距素子及び固体撮像装置 |
| JP5110535B2 (ja) * | 2006-03-31 | 2012-12-26 | 国立大学法人静岡大学 | 半導体測距素子及び固体撮像装置 |
| JP2017519368A (ja) * | 2014-06-13 | 2017-07-13 | ニュー イメージング テクノロジーズ | Ｃ−ｍｏｓ光電電荷転送セル及びそのようなセルのセットを含むアレイセンサ |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP4494492B2 (ja) * | 2008-04-09 | 2010-06-30 | キヤノン株式会社 | 固体撮像装置及び固体撮像装置の駆動方法 |
| EP2487897B1 (en) * | 2009-10-05 | 2016-09-14 | National University Corporation Shizuoka University | Semiconductor element and solid-state imaging device |
| JP2011159757A (ja) * | 2010-01-29 | 2011-08-18 | Sony Corp | 固体撮像装置とその製造方法、固体撮像装置の駆動方法、及び電子機器 |
| JP6740230B2 (ja) * | 2015-07-31 | 2020-08-12 | ソニーセミコンダクタソリューションズ株式会社 | 固体撮像装置および電子機器 |
| JP7150504B2 (ja) * | 2018-07-18 | 2022-10-11 | キヤノン株式会社 | 固体撮像装置及びその駆動方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0613597A (ja) * | 1992-06-26 | 1994-01-21 | Ricoh Co Ltd | 増幅型固体撮像素子 |
| JPH08214218A (ja) * | 1994-10-17 | 1996-08-20 | At & T Corp | 非破壊読み出し撮像アクティブピクセル |
| JP2000312024A (ja) * | 1999-02-25 | 2000-11-07 | Canon Inc | 受光素子及びそれを有する光電変換装置 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2781425B2 (ja) * | 1988-09-22 | 1998-07-30 | 松下電子工業株式会社 | 固体撮像装置の製造方法 |
| US4974043A (en) * | 1989-10-12 | 1990-11-27 | Eastman Kodak Company | Solid-state image sensor |
| US5625210A (en) | 1995-04-13 | 1997-04-29 | Eastman Kodak Company | Active pixel sensor integrated with a pinned photodiode |
| JPH09232555A (ja) * | 1996-02-21 | 1997-09-05 | Sony Corp | イメージセンサ |
| US5903021A (en) | 1997-01-17 | 1999-05-11 | Eastman Kodak Company | Partially pinned photodiode for solid state image sensors |
| US6188093B1 (en) * | 1997-09-02 | 2001-02-13 | Nikon Corporation | Photoelectric conversion devices and photoelectric conversion apparatus employing the same |
| EP2287917B1 (en) * | 1999-02-25 | 2016-05-25 | Canon Kabushiki Kaisha | Light-receiving element and photoelectric conversion device |
| JP3782297B2 (ja) * | 2000-03-28 | 2006-06-07 | 株式会社東芝 | 固体撮像装置及びその製造方法 |
| JP2003031787A (ja) * | 2001-07-17 | 2003-01-31 | Canon Inc | 固体撮像素子及びその駆動方法 |
| US7148528B2 (en) * | 2003-07-02 | 2006-12-12 | Micron Technology, Inc. | Pinned photodiode structure and method of formation |
| US20050023570A1 (en) * | 2003-07-29 | 2005-02-03 | Eastman Kodak Company | Image sensor with transparent transistor gates |
| US7285796B2 (en) * | 2004-06-02 | 2007-10-23 | Micron Technology, Inc. | Raised photodiode sensor to increase fill factor and quantum efficiency in scaled pixels |
| US7355228B2 (en) * | 2004-10-15 | 2008-04-08 | Omnivision Technologies, Inc. | Image sensor pixel having photodiode with multi-dopant implantation |
-
2004
- 2004-10-19 JP JP2004303983A patent/JP4613305B2/ja active Active
-
2005
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-
2010
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Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0613597A (ja) * | 1992-06-26 | 1994-01-21 | Ricoh Co Ltd | 増幅型固体撮像素子 |
| JPH08214218A (ja) * | 1994-10-17 | 1996-08-20 | At & T Corp | 非破壊読み出し撮像アクティブピクセル |
| JP2000312024A (ja) * | 1999-02-25 | 2000-11-07 | Canon Inc | 受光素子及びそれを有する光電変換装置 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5110535B2 (ja) * | 2006-03-31 | 2012-12-26 | 国立大学法人静岡大学 | 半導体測距素子及び固体撮像装置 |
| JPWO2008069141A1 (ja) * | 2006-11-30 | 2010-03-18 | 国立大学法人静岡大学 | 半導体測距素子及び固体撮像装置 |
| US8289427B2 (en) | 2006-11-30 | 2012-10-16 | National University Corporation Shizuoka University | Semiconductor range-finding element and solid-state imaging device |
| JP5105549B2 (ja) * | 2006-11-30 | 2012-12-26 | 国立大学法人静岡大学 | 半導体測距素子及び固体撮像装置 |
| JP2017519368A (ja) * | 2014-06-13 | 2017-07-13 | ニュー イメージング テクノロジーズ | Ｃ−ｍｏｓ光電電荷転送セル及びそのようなセルのセットを含むアレイセンサ |
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