WO2020090150A1 - 撮像装置 - Google Patents

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WO2020090150A1
WO2020090150A1 PCT/JP2019/025285 JP2019025285W WO2020090150A1 WO 2020090150 A1 WO2020090150 A1 WO 2020090150A1 JP 2019025285 W JP2019025285 W JP 2019025285W WO 2020090150 A1 WO2020090150 A1 WO 2020090150A1
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shield
wiring
pixel
voltage
voltage line
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嘉晃 佐藤
佐藤　好弘
雅史 村上
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パナソニックＩｐマネジメント株式会社
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    • H04N25/70—SSIS architectures; Circuits associated therewith
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    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H01L23/5223—Capacitor integral with wiring layers

Definitions

  • the present disclosure relates to an imaging device.
  • Image sensors are used in digital cameras, etc.
  • Examples of the image sensor include a CCD (Charge Coupled Device) image sensor and a CMOS (Complementary Metal Oxide Semiconductor) image sensor.
  • CMOS Complementary Metal Oxide Semiconductor
  • a photodiode is provided on a semiconductor substrate.
  • Patent Documents 1 and 2 propose an imaging device having a laminated structure of a semiconductor substrate and a photoelectric conversion unit.
  • the photoelectric conversion unit has a photoelectric conversion layer that performs photoelectric conversion. Electric charges are generated by photoelectric conversion. The charges are stored in a charge storage region (called “floating diffusion”).
  • a CCD circuit or a CMOS circuit is provided on the semiconductor substrate. A signal corresponding to the amount of charges accumulated in the charge accumulation region is read out via the CCD circuit or the CMOS circuit.
  • This disclosure is A semiconductor substrate, a first pixel that performs photoelectric conversion, and a first shield
  • the first pixel is A first diffusion region present in the semiconductor substrate, A first wiring connected to the first diffusion region, in which a first signal charge obtained by the photoelectric conversion by the first pixel flows;
  • the present disclosure provides technology for suppressing noise.
  • FIG. 1 is a schematic diagram showing an exemplary circuit configuration of an image pickup apparatus.
  • FIG. 2 is a schematic diagram showing an exemplary circuit configuration of a pixel.
  • FIG. 3 is a schematic diagram showing an exemplary circuit configuration of a pixel.
  • FIG. 4 is a schematic diagram showing an exemplary circuit configuration of the imaging device.
  • FIG. 5 is a timing chart for explaining an example of the operation of the read circuit.
  • FIG. 6 is a plan view schematically showing an example of the layout of each wiring in the pixel.
  • FIG. 7A is a plan view schematically showing an example of the layout of each wiring in the pixel.
  • FIG. 7B is a plan view schematically showing an example of the layout of each wiring in the pixel.
  • FIG. 1 is a schematic diagram showing an exemplary circuit configuration of an image pickup apparatus.
  • FIG. 2 is a schematic diagram showing an exemplary circuit configuration of a pixel.
  • FIG. 3 is a schematic diagram showing an exemplary circuit configuration of a pixel.
  • FIG. 8 is a plan view schematically showing an example of the layout of each wiring in the pixel.
  • FIG. 9 is a cross-sectional view schematically showing an example of a cross section of a pixel.
  • FIG. 10 is a cross-sectional view schematically showing an example of a cross section of a pixel.
  • FIG. 11 is a cross-sectional view schematically showing an example of a cross section of a pixel.
  • FIG. 12 is a cross-sectional view schematically showing an example of a cross section of a pixel.
  • FIG. 13A is a cross-sectional view schematically showing an example of a cross section of a pixel.
  • FIG. 13B is a cross-sectional view schematically showing an example of a cross section of the pixel.
  • FIG. 13A is a cross-sectional view schematically showing an example of a cross section of a pixel.
  • FIG. 13B is a cross-sectional view schematically showing an example of a cross section of
  • FIG. 13C is a cross-sectional view schematically showing an example of a cross section of the pixel.
  • FIG. 14 is a cross-sectional view schematically showing an example of a cross section of a pixel.
  • FIG. 15 is a schematic diagram showing an exemplary circuit configuration of the image pickup apparatus.
  • FIG. 16 is a schematic diagram showing an exemplary circuit configuration of a pixel.
  • FIG. 17 is a timing chart for explaining an example of the operation of the read circuit.
  • FIG. 18 is a plan view schematically showing an example of the layout of each wiring in the pixel.
  • FIG. 19 is a plan view schematically showing an example of the layout of each wiring in the pixel.
  • FIG. 20 is a cross-sectional view schematically showing an example of a cross section of a pixel.
  • FIG. 21 is a cross-sectional view schematically showing an example of a cross section of a pixel.
  • FIG. 22 is a plan view schematically showing an example of the layout of each wiring in the pixel.
  • FIG. 23 is a cross-sectional view schematically showing an example of a cross section of a pixel.
  • FIG. 24A is a plan view schematically showing an example of the layout of each wiring in the pixel.
  • FIG. 24B is a plan view schematically showing an example of the layout of each wiring in the pixel.
  • FIG. 25 is a cross-sectional view schematically showing an example of a cross section of a pixel.
  • FIG. 26 is a cross-sectional view schematically showing an example of a cross section of a pixel.
  • FIG. 27 is a block diagram of the camera system.
  • the imaging device is A semiconductor substrate, a first pixel, and a first shield,
  • the first pixel is A first diffusion region provided on the semiconductor substrate;
  • a first wiring connected to the first diffusion region, in which a first signal charge obtained by photoelectric conversion by the first pixel flows;
  • a first voltage line forming at least a part of a voltage supply path to the drain or the source of the first transistor, the first voltage line being applied with different voltages; Including, The distance between the first voltage line and the first shield is smaller than the distance between the first voltage line and the first wiring.
  • the first mode is suitable for suppressing noise.
  • the first shield of the first aspect is suitable for suppressing noise from being superimposed on the first wiring due to the first voltage line.
  • An imaging device is A semiconductor substrate, a first pixel, a second pixel, and a first shield, The first pixel and the second pixel are adjacent to each other,
  • the first pixel is A first diffusion region provided on the semiconductor substrate;
  • the second pixel is A first transistor including a gate into which a second signal charge obtained by photoelectric conversion by the second pixel flows;
  • a first voltage line forming at least a part of a voltage supply path to the drain or the source of the first transistor, the first voltage line being applied with different voltages;
  • the distance between the first voltage line and the first shield is smaller than the distance between the first voltage line and the first wiring.
  • the second mode is suitable for suppressing noise.
  • the first shield of the second aspect is suitable for suppressing noise from being superimposed on the first wiring due to the first voltage line.
  • the voltage of the first voltage line may be changed while the voltage of the first shield is fixed.
  • the first shield of the third aspect is suitable for suppressing noise from being superimposed on the first wiring due to the first voltage line.
  • the imaging device further includes a first wiring layer provided at a first position in the thickness direction of the semiconductor substrate.
  • the first voltage line may be arranged in the first wiring layer
  • the first shield may be arranged in the first wiring layer
  • the first wiring may include a first portion located in the first wiring layer, The first shield may be between the first portion and the first voltage line in a plan view.
  • the first voltage line and the first shield may be placed on the same wiring layer.
  • the 1st shield of the 4th mode can exhibit the above-mentioned noise suppression effect.
  • the imaging device has a first wiring layer and a second wiring which are provided at different positions in the thickness direction of the semiconductor substrate. May further comprise layers, The first voltage line may be arranged in the first wiring layer, The first shield may be disposed on the second wiring layer, The first wiring may include a first portion located in the second wiring layer, The first shield may be between the first portion and the first voltage line in a plan view.
  • the first voltage line and the first shield may be placed in different wiring layers.
  • the first shield of the fifth aspect can exert the above noise suppressing effect.
  • the imaging device may include a second shield, A distance between the first voltage line and the second shield may be smaller than a distance between the first voltage line and the first wiring.
  • the second shield of the sixth aspect is suitable for suppressing noise from being superimposed on the first wiring due to the first voltage line.
  • a distance between the first shield and the first voltage line may be smaller than a distance between the first shield and the first wiring.
  • the first shield of the seventh aspect is suitable for suppressing noise from being superimposed on the first wiring due to the first voltage line.
  • Wiring may not be present between the first voltage line and the first shield in a plan view.
  • the first shield of the eighth aspect is suitable for suppressing the noise from being superimposed on the first wiring due to the first voltage line.
  • the first shield may include a first shield wire, A distance between the first voltage line and the first shield line may be smaller than a distance between the first voltage line and the first wiring.
  • the first shielded wire of the ninth aspect is suitable for suppressing the superimposition of noise on the first wiring due to the first voltage wire.
  • the imaging device may further include a capacitive element,
  • the capacitive element is A pair of electrodes, A dielectric layer sandwiched between the pair of electrodes, May be included,
  • the first shield may include one of the pair of electrodes.
  • the electrode of the capacitive element of the tenth aspect can act as a shield for suppressing the noise.
  • the one of the pair of electrodes may be closer to the first voltage line than the other of the pair of electrodes, A distance between the one of the pair of electrodes and the first voltage line may be smaller than a distance between the first wiring and the first voltage line.
  • One of the pair of electrodes according to the eleventh aspect is suitable for suppressing superimposition of noise on the first wiring due to the first voltage line.
  • the imaging device may further include a first photoelectric conversion unit,
  • the first photoelectric conversion unit may include a first electrode, a second electrode, and a photoelectric conversion layer arranged between the first electrode and the second electrode,
  • the photoelectric conversion layer may convert incident light into the first signal charge
  • the first wiring may connect the second electrode and the first diffusion region.
  • the first wiring of the twelfth aspect is suitable for flowing a signal charge from the first photoelectric conversion section to the first diffusion region.
  • the first electrode and the second electrode of the twelfth aspect are suitable for adjusting the electric field applied to the photoelectric conversion layer and adjusting the amount of the first signal charge generated in the photoelectric conversion layer.
  • the first voltage line and the first shield may be located between the first photoelectric conversion unit and the semiconductor substrate.
  • the arrangement of the first voltage line and the first shield in the thirteenth aspect is an example of the arrangement that can be adopted in the twelfth aspect.
  • the imaging device may further include a plurality of wiring layers provided at different positions in the thickness direction of the semiconductor substrate,
  • the plurality of wiring layers may include a first wiring layer,
  • the first voltage line may be arranged in the first wiring layer,
  • the first wiring layer may be the proximal layer.
  • the fourteenth aspect is suitable for avoiding disposing the signal line and the power supply line on the first photoelectric conversion unit side as viewed from the first voltage line. By doing so, the design considering the voltage fluctuation of the first voltage line is partially relaxed, and the wiring becomes easy.
  • the second electrode, the first shield, the first voltage line, and the semiconductor substrate may be arranged in this order in the thickness direction of the semiconductor substrate.
  • the first shield of the fifteenth aspect is suitable for suppressing noise from being superimposed on the second electrode due to the first voltage line.
  • the first shield may include a first shield wire,
  • the first shield line may overlap at least a part of the first voltage line in a plan view.
  • the 16th aspect of the shielded wire is suitable for suppressing noise from being superimposed on the second electrode due to the first voltage wire.
  • the first shield line may overlap the entire first voltage line.
  • the shield wire of the seventeenth aspect is suitable for suppressing noise from being superimposed on the second electrode due to the first voltage wire.
  • the imaging device may further include a third electrode,
  • the third electrode may be provided on the same side as the second electrode when viewed from the photoelectric conversion layer,
  • the third electrode may be electrically separated from the second electrode,
  • the third electrode may be electrically connected to the first shield.
  • the configuration of the eighteenth aspect is an example of a configuration in which the third electrode and the first shield can use a common voltage supply source.
  • the distance between the first shield and the first voltage line is Smaller than the distance between the second electrode and the first voltage line in the thickness direction of the semiconductor substrate, and It may be smaller than the distance between the first voltage line and the first wiring in a plan view.
  • the first shield of the nineteenth aspect suppresses noise from being superimposed on the second electrode due to the first voltage line, and prevents noise from being superimposed on the first wiring due to the first voltage line. Suitable for suppressing and.
  • a first photodiode may be formed by the first diffusion region and the semiconductor substrate, The first photodiode may convert incident light into the first signal charge, The first wiring may electrically connect the first transistor and the first diffusion region.
  • the twentieth aspect it is possible to realize an image pickup device using a photodiode.
  • An imaging device is A semiconductor substrate, a first pixel, and a first shield,
  • the first pixel is A first diffusion region provided on the semiconductor substrate;
  • a first wiring connected to the first diffusion region, in which a signal charge obtained by photoelectric conversion by the first pixel flows;
  • a first transistor A first voltage line connected to the gate of the first transistor, the first voltage line being applied with different voltages;
  • Including The distance between the first voltage line and the first shield is smaller than the distance between the first voltage line and the first wiring.
  • the 21st mode is suitable for suppressing noise.
  • the first shield of the twenty-first aspect is suitable for suppressing noise from being superimposed on the first wiring due to the first voltage line.
  • a twenty-second aspect of the present disclosure is A semiconductor substrate, a first pixel, a second pixel, and a first shield, The first pixel and the second pixel are adjacent to each other,
  • the first pixel is A first transistor, A first voltage line connected to the gate of the first transistor, the first voltage line being applied with different voltages;
  • the second pixel is A first diffusion region provided on the semiconductor substrate;
  • the 22nd mode is suitable for suppressing noise.
  • the first shield of the twenty-second aspect is suitable for suppressing noise from being superimposed on the first wiring due to the first voltage line.
  • the distance between two objects refers to the length of the shortest line segment connecting the two objects.
  • the terms FD wiring and shielded wire may be used.
  • the FD wiring refers to an element that may include a via.
  • Shield line refers to an element that may include vias.
  • the via hole and the conductor inside thereof are collectively referred to as “via”.
  • FIG. 1 is a diagram showing a structure of an image pickup apparatus 100 according to this embodiment. The structure of the image pickup apparatus 100 will be described with reference to FIG.
  • the image pickup device 100 is a photoelectric conversion film laminated type image pickup device.
  • the imaging device 100 has a structure in which a photoelectric conversion film is laminated on one surface side of a semiconductor substrate.
  • the imaging device 100 includes a plurality of pixels 101 and peripheral circuits.
  • a pixel area is composed of a plurality of pixels 101.
  • the plurality of pixels 101 are two-dimensionally arranged.
  • the plurality of pixels 101 may be arranged one-dimensionally.
  • the imaging device 100 is a line sensor.
  • the plurality of pixels 101 are arranged in the row direction and the column direction.
  • the row direction is the direction in which the row extends.
  • the column direction is the direction in which the columns extend.
  • the vertical direction is the column direction.
  • the horizontal direction is the row direction.
  • the image pickup apparatus 100 includes a control signal line CON1, a control signal line CON2, a control signal line CON3, an output signal line 111, a power supply line CON4, and a power supply line 112.
  • the control signal line CON1, the control signal line CON2, and the control signal line CON3 are arranged in each row.
  • the output signal line 111 and the power supply line CON4 are arranged for each column.
  • the reference voltage Vp is applied to the power supply line 112, and the reference voltage Vp is supplied to all the pixels.
  • Each of the pixels 101 is connected to the output signal line 111 arranged corresponding to the corresponding column. A detailed description of the pixel 101 will be given later.
  • the peripheral circuit includes a vertical scanning circuit 102, a column signal processing circuit 103, a horizontal signal reading circuit 104, a constant current source 105A, and a constant current source 105B.
  • the vertical scanning circuit 102 is also called a row scanning circuit.
  • the column signal processing circuit 103 is also called a row signal storage circuit.
  • the horizontal signal reading circuit 104 is also called a column scanning circuit.
  • the column signal processing circuit 103, the constant current source 105A, and the constant current source 105B are arranged, for example, for each column of the pixels 101 arranged two-dimensionally.
  • an example of the configuration of the peripheral circuit will be described.
  • the vertical scanning circuit 102 is connected to the control signal line CON1, the control signal line CON2, and the control signal line CON3.
  • the vertical scanning circuit 102 selects a plurality of pixels 101 arranged in each row by row unit by applying a predetermined voltage to the control signal line CON1. As a result, the reading of the signal voltage of the selected pixel 101 and the resetting of the pixel electrode described later are executed.
  • the pixels 101 arranged in each column are electrically connected to the column signal processing circuit 103 via the output signal line 111 corresponding to each column.
  • the column signal processing circuit 103 performs noise suppression signal processing represented by correlated double sampling and analog-digital conversion (AD conversion).
  • a horizontal signal reading circuit 104 is electrically connected to the plurality of column signal processing circuits 103 provided corresponding to the plurality of columns.
  • the horizontal signal read circuit 104 sequentially reads the signals output from the plurality of column signal processing circuits 103 to the horizontal signal common line 113.
  • the voltages having the plurality of values are generated by a voltage source (not shown). Note that this voltage source may be provided inside the image pickup apparatus 100 or may be provided outside the image pickup apparatus 100.
  • FIG. 2 is a circuit diagram showing an exemplary configuration of the pixel 101 in the imaging device 100 according to this embodiment.
  • the pixel 101 includes a photoelectric conversion unit 121 and a reading circuit 122.
  • the photoelectric conversion unit 121 is a photodetector.
  • the photoelectric conversion unit 121 converts incident light that is an optical signal into signal charge that is an electric signal.
  • the reading circuit 122 reads the electric signal detected by the photoelectric conversion unit 121.
  • the readout circuit 122 includes a band control unit 123, a charge storage region 124, a selection transistor 125, and an amplification transistor 126.
  • the charge storage region 124 refers to a part of the region where the signal charges detected by the photoelectric conversion unit 121 are stored. Specifically, the charge storage region 124 corresponds to the diffusion region provided in the semiconductor substrate. The charge storage region 124 can be called a floating diffusion (FD).
  • FD floating diffusion
  • the charge storage unit CSP refers to the entire configuration in which the signal charges detected by the photoelectric conversion unit 121 are stored.
  • the charge storage unit CSP includes a charge storage region 124.
  • the photoelectric conversion unit 121 has a first electrode, a second electrode, and a photoelectric conversion film.
  • the photoelectric conversion film is located between the first electrode and the second electrode.
  • the photoelectric conversion film is, for example, an organic photoelectric conversion film.
  • the reference voltage Vp is applied to the first electrode.
  • the charge storage region 124 is electrically connected to the second electrode. As a result, the signal charges generated by the photoelectric conversion unit 121 are accumulated in the charge accumulation region 124.
  • a method of accumulating signal charges in the charge accumulation region 124 when using the photoelectric conversion unit 121 having a photoelectric conversion film will be specifically described.
  • Electrons can also be used as signal charges.
  • a photodiode 127 is used as a photoelectric conversion unit like the pixel 101 shown in FIG.
  • the photodiode 127 includes, for example, an n-type diffusion layer located on the surface of the substrate and a p-type diffusion layer located in the substrate and in contact with the n-type diffusion layer.
  • the ground potential or the reference voltage Vp is applied to the p-type layer of the photodiode 127.
  • the photodiode 127 and the charge storage region 124 can be electrically connected via a transfer transistor (not shown). This specific example corresponds to the form of FIG. 26 described later.
  • the signal charge generated by the photodiode 127 is transferred to and accumulated in the charge accumulation region 124 via the transfer transistor.
  • the transfer transistor is not essential. The case where the photodiode 127 is used as the photoelectric conversion unit will be described later with reference to FIGS. 25 and 26.
  • An element having a photoelectric conversion function can be widely used as the photoelectric conversion unit.
  • the charge storage region 124 is connected to the photoelectric conversion unit 121 via a wiring layer.
  • the charge storage region 124 is connected to the gate of the amplification transistor 126.
  • the amplification transistor 126 outputs a signal corresponding to the amount of signal charges accumulated in the charge accumulation region 124 to the band control unit 123 and the selection transistor 125.
  • the band control unit 123 includes a reset transistor 131, a band control transistor 132, a capacitive element 133, and a capacitive element 134.
  • the reset transistor 131 is used to reset the charge storage region 124.
  • the band control transistor 132 is used to limit the band of the feedback signal that is fed back from the charge storage region 124 through the amplification transistor 126.
  • the signal charge read from the charge storage region 124 is amplified by the amplification transistor 126, band-limited by the band control transistor 132, and then fed back to the charge storage region 124. That is, the read circuit 122 has a feedback path that negatively feeds back the signal output from the amplification transistor 126 according to the amount of signal charge to the charge storage region 124.
  • This feedback path includes the charge storage region 124, the amplification transistor 126, the band control transistor 132, and the capacitance element 134.
  • the selection transistor 125 is connected to the output signal line 111 shared by at least two pixels 101.
  • the pixels 101 sharing the output signal line 111 may belong to the same column.
  • the output signal line 111 does not have to be arranged in all columns.
  • one output signal line 111 may be arranged for a plurality of columns, and one output signal line 111 may be shared by a plurality of columns.
  • a plurality of output signal lines 111 may be arranged in one column.
  • the first output signal line 111A and the second output signal line 111B are arranged in one column, and the signals of the pixels 101 located in odd rows are output to the first output signal line 111A.
  • the signals of the pixels 101 located in even-numbered rows may be output to the second output signal line 111B.
  • Capacitance element means a structure in which a dielectric such as an insulating film is sandwiched between electrodes.
  • the “electrode” is not limited to an electrode formed of a metal, but is widely interpreted to include a polysilicon layer and the like. The “electrode” in the present specification may be a part of the semiconductor substrate.
  • the charge storage region 124 is electrically connected to the gate of the amplification transistor 126.
  • the other of the drain and the source of the amplification transistor 126 is electrically connected to the other of the drain and the source of the band control transistor 132 and one of the drain and the source of the selection transistor 125.
  • one of the drain and the source of the band control transistor 132 is electrically connected to one end of the capacitive element 133.
  • the reference voltage VR1 is applied to the other end of the capacitive element 133.
  • One of the drain and the source of the band control transistor 132 is further electrically connected to one end of the capacitive element 134. Further, the other end of the capacitive element 134 is electrically connected to the charge storage region 124.
  • the control signal line CON2 is connected to the gate of the band control transistor 132. On / off of the band control transistor 132 is determined by the voltage of the control signal line CON2.
  • the band control transistor 132 when the voltage of the control signal line CON2 is high level, the band control transistor 132 is turned on. As a result, the charge storage region 124, the amplification transistor 126, the band control transistor 132, and the capacitive element 134 form a feedback path.
  • the signal output from the band control transistor 132 is attenuated by the attenuator circuit formed by the parasitic capacitance of the capacitor element 134 and the charge storage region 124, and the attenuated signal is transferred to the charge storage region 124. Will be returned.
  • the capacitance of the capacitive element 134 is Cc and the parasitic capacitance of the charge storage region 124 is Cfd
  • the attenuation rate B is represented by Cc / (Cc + Cfd).
  • the band control transistor 132 is turned off when the voltage of the control signal line CON2 becomes lower and becomes low level. In this case, no return path is formed.
  • the charge storage region 124 is further electrically connected to one of the drain and the source of the reset transistor 131.
  • One of the drain and the source of the reset transistor 131 may function as the charge storage region 124. That is, one of the drain and the source of the reset transistor 131 may be the charge storage region 124.
  • the other of the drain and the source of the reset transistor 131 is connected to the node 129.
  • a node means an electrical connection portion between a plurality of elements in an electric circuit, and is a concept including a wiring and the like that electrically connect the elements.
  • the control signal line CON3 is connected to the gate of the reset transistor 131.
  • the state of the reset transistor 131 is determined by the voltage of the control signal line CON3. For example, when the voltage of the control signal line CON3 is at high level, the reset transistor 131 turns on. As a result, the charge storage region 124 is reset to the voltage of the node 129.
  • the other of the source and the drain of the selection transistor 125 is connected to the output signal line 111.
  • the gate of the selection transistor 125 is connected to the control signal line CON1.
  • ON / OFF of the selection transistor 125 is determined by the voltage of the control signal line CON1. For example, when the voltage of the control signal line CON1 is high level, the selection transistor 125 is turned on. As a result, the amplification transistor 126 and the output signal line 111 are electrically connected. When the voltage of the control signal line CON1 is low level, the selection transistor 125 is turned off. As a result, the selection transistor 125 and the output signal line 111 are electrically separated.
  • the power supply line CON4 is connected to one of the drain and the source of the amplification transistor 126.
  • the voltage VA1 is applied from the power supply line CON4 to one of the drain and the source of the amplification transistor 126.
  • the voltage VA2 is applied to one of the drain and the source of the amplification transistor 126 from the power supply line CON4.
  • the voltage applied to one of the drain and the source of the amplification transistor 126 is switched to the voltage VA1 or the voltage VA2.
  • the voltage VA1 is GND.
  • GND is a ground voltage.
  • the voltage VA2 is VDD.
  • VDD is a power supply voltage.
  • the amplification circuit including the power supply line CON4 and the amplification transistor 126 may be provided for each pixel 101 or may be shared by a plurality of pixels 101. By sharing the amplifier circuit with the plurality of pixels 101, the number of elements per pixel can be reduced.
  • a constant current source 105A or 105B can be connected to the output signal line 111.
  • the selection transistor 125 When the selection transistor 125 is on, the selection transistor 125, the amplification transistor 126, and the constant current source 105A or 105B form a source follower circuit.
  • a signal corresponding to the signal charge accumulated in the charge accumulation region 124 is output to the output signal line 111 and read out to the outside.
  • the constant current source 105A is connected to the output signal line 111 during a reset period and a noise suppression period described later.
  • the constant current source 105B is connected to the output signal line 111.
  • FIG. 5 is a timing chart showing an example of the operation of the read circuit 122.
  • the horizontal axis represents time.
  • the vertical axis represents the voltage level of the control signal line CON1, the voltage level of the control signal line CON2, the voltage level of the control signal line CON3, and the voltage level of the power supply line CON4 from the top.
  • the selection transistor 125 is off because the voltage of the control signal line CON1 is at low level. Further, during this period, the signal charge generated according to the incident light is accumulated in the charge accumulation region 124.
  • the time period from time t1 to time t2 corresponds to the reading period.
  • the voltage of the control signal line CON1 becomes high level, so that the selection transistor 125 is turned on.
  • the voltage level of the power supply line CON4 is the voltage VA2 (eg VDD).
  • the amplification transistor 126 and the constant current source 105B form a source follower circuit.
  • a signal corresponding to the signal charge accumulated in the charge accumulation region 124 is output to the output signal line 111.
  • the amplification factor of the source follower circuit is, for example, about 1 time.
  • the voltage of the control signal line CON2 becomes high level, and the band control transistor 132 is turned on. Further, the voltage level of the power supply line CON4 becomes the voltage VA1, and the voltage VA1 is applied to one of the drain and the source of the amplification transistor 126.
  • the voltage VA1 is GND, for example.
  • the reset transistor 131 is turned on when the voltage of the control signal line CON3 becomes high level. As a result, the voltage of the charge storage region 124 is reset to the voltage VA1.
  • the power line CON4 has a resistance component.
  • this resistance component causes a voltage drop. Therefore, strictly speaking, when the reset transistor 131 is turned on, the voltage of the charge storage region 124 is reset to the reference voltage deviated from the voltage VA1. In reality, the voltage drop due to the resistance component also occurs in other wirings, but for convenience of explanation, the discussion of such voltage drop is omitted.
  • the period from time t3 to time t4 corresponds to the noise suppression period.
  • the read circuit 122 forms a feedback path with an amplification factor of ⁇ A ⁇ B. Therefore, the kTC noise of the charge storage region 124 when the reset transistor 131 is turned off is suppressed to 1 / (1 + A ⁇ B) times.
  • A is the amplification factor of the amplification transistor 126.
  • the voltage of the control signal line CON2 is set to the high level voltage.
  • the voltage of the control signal line CON2 is set to the middle level voltage between the high level and the low level. Therefore, the operation band of the band control transistor 132 is narrower in the period from time t3 to time t4 than in the period from time t2 to time t3.
  • the noise suppressing effect becomes large.
  • the time required for noise suppression becomes long, and therefore a long time is required as the time from time t3 to time t4.
  • the designer can arbitrarily adjust the operation band of the band control transistor 132 in accordance with the allowable time from time t3 to time t4.
  • the operating band of the band control transistor 132 in the noise suppression period is treated as being sufficiently lower than the operating band of the amplification transistor 126. Even if the operating band of the band control transistor 132 in the noise suppressing period is higher than the operating band of the amplifying transistor 126, the noise suppressing effect can be obtained.
  • the kTC noise generated in the band control transistor 132 is suppressed to 1 / (1 + A ⁇ B) 1/2 times.
  • the band control transistor 132 is turned off.
  • the kTC noise remaining in the charge storage region 124 when the band control transistor 132 is turned off is the root sum square of the kTC noise caused by the reset transistor 131 and the kTC noise caused by the band control transistor 132.
  • the capacitance of the capacitive element 133 is Cs.
  • the kTC noise of the band control transistor 132 generated without suppression by feedback is (Cfd / Cs) 1/2 times the kTC noise of the reset transistor 131 generated without suppression by feedback. ..
  • the kTC noise with feedback is suppressed by [ ⁇ 1+ (1 + A ⁇ B) ⁇ Cfd / Cs ⁇ 1/2 / (1 + A ⁇ B)] times as much as without feedback. ..
  • the voltage level of the power supply line CON4 becomes the voltage VA2.
  • the voltage VA2 is VDD, for example.
  • the voltage VA2 is applied to one of the drain and the source of the amplification transistor 126.
  • the amplification transistor 126 and the constant current source 105B form a source follower circuit.
  • a signal corresponding to the reset voltage is output to the output signal line 111.
  • a correlated double sampling process is performed in which the difference between the signal read during the reset read period and the signal read during the read period is calculated. Then, the obtained difference is output to the outside of the image pickup apparatus 100 as a pixel signal.
  • the kTC noise is included in the random noise.
  • the random noise means fluctuation of the output when the electric signal converted by the photoelectric conversion unit 121 is zero.
  • the kTC noise is suppressed by [ ⁇ 1+ (1 + A ⁇ B) ⁇ Cfd / Cs ⁇ 1/2 / (1 + A ⁇ B)] times during the noise suppression period. As a result, it is possible to obtain good image data in which random noise is suppressed.
  • the capacitance Cs of the capacitance element 133 is preferably larger than the capacitance Cc of the capacitance element 134.
  • the capacitive element 134 is interposed between the charge storage region 124 and the capacitive element 133. Due to this interposition, the charge storage region 124 and the capacitive element 133 are electrically separated. Therefore, even if the capacitance of the capacitive element 133 is increased, the signal in the charge storage region 124 is less likely to decrease. Therefore, it is possible to effectively suppress the random noise while suppressing the deterioration of the signal. Thereby, the S / N can be effectively improved.
  • the amplification factor is about one.
  • the present invention is not limited to this, and the designer may change the amplification factor according to the S / N or the circuit range required for the system.
  • feedback for noise cancellation is performed within each pixel.
  • the influence of the time constant of the output signal line 111 can be reduced as compared with the case where the feedback is performed via the output signal line 111. Therefore, noise can be canceled at high speed.
  • the capacitance of the capacitive element arranged in the pixel 101 a larger noise suppressing effect can be obtained.
  • the voltage of the power supply line CON4 changes during the transition from the read period to the reset period. That is, the voltage of the power supply line CON4 changes at time t2 in FIG.
  • the voltage of the power supply line CON4 also changes during the transition from the noise suppression period to the reset read period. That is, the voltage of the power supply line CON4 changes at time t4 in FIG.
  • a parasitic capacitance may occur between the power supply line CON4 and the charge storage unit CSP. Due to the presence of this parasitic capacitance, the voltage fluctuation of the voltage of the power supply line CON4 at the time t2 and the time t4 can change the voltage of the charge storage unit CSP.
  • a shield is provided to reduce the parasitic capacitance between the power supply line CON4 and the charge storage unit CSP.
  • the shield here means an electrostatic shield that blocks the influence of the electric field of the conductor.
  • the shield may include a material that is electrically conductive. The shield is held at a predetermined potential.
  • FIG. 6 is a plan view schematically showing an example of the layout of the FD wiring 141, the power supply line CON4, and the first shield 171 of the pixel 101 in the configuration of FIG.
  • the FD wiring 141 is connected to the charge storage region 124.
  • the FD wiring 141 is included in the charge storage unit CSP.
  • the material of the first shield 171 is, for example, metal, polysilicon, or semiconductor.
  • the first shield 171 includes the first shield wire 171L.
  • the first shield 171 may be configured by the shield wire 171L.
  • the first shield 171 may be made of a non-linear body.
  • the first shield 171 may include a shield wire and a non-linear body.
  • the first shield 171 is located between the FD wiring 141 and the power supply line CON4 in plan view.
  • the first shield 171 is closer to the power supply line CON4 than the FD wiring 141. No wiring exists between the power supply line CON4 and the first shield 171 in a plan view.
  • planar view means observing from a direction perpendicular to the semiconductor substrate.
  • the first shield line 171L is located between the FD wiring 141 and the power supply line CON4 in plan view.
  • the first shield line 171L is closer to the power supply line CON4 than the FD wiring 141 is.
  • no wiring exists between the power supply line CON4 and the first shield line 171L.
  • the power line CON4 extends in the column direction. However, the power supply line CON4 may extend in other directions such as the row direction.
  • the first shield wire 171L extends in the column direction. However, the first shield wire 171L may extend in other directions such as the row direction.
  • a discontinuous pattern may be provided between two adjacent pixels 101 or within one pixel 101. All or part of such a non-continuous pattern may act as a shield.
  • the discontinuous pattern can be composed of a plurality of parts.
  • each part may be electrically separated from each other. In this case, different voltages can be applied to the plurality of portions.
  • each part is connected to a corresponding fixed voltage source within the pixel 101 so that each part can be supplied with a predetermined voltage.
  • Multiple parts may be electrically connected to each other.
  • a plurality of portions can be provided in a certain wiring layer, and a plurality of vias can be extended to the plurality of portions from the same wiring in the wiring layer adjacent to the wiring layer. With this configuration, a plurality of parts can be electrically connected.
  • the plurality of parts may include a first shield 171 and a second shield 172.
  • the plurality of portions include a first shield wire 171L and a second shield wire 172L.
  • a gap G is formed between the first shield wire 171L and the second shield wire 172L.
  • the first shield wire 171L and the second shield wire 172L extend on the common axis CX.
  • the common axis CX extends parallel to the power supply line CON4.
  • the first shield wire 171L and the second shield wire 172L do not extend on the common axis.
  • the first shield wire 171L extends parallel to a part of the power supply line CON4.
  • the second shield wire 172L extends parallel to another part of the power supply line CON4.
  • the power supply line CON4 may be a power supply line commonly used for all pixels as shown in FIG.
  • the power supply line CON4 has at least a wiring portion extending in the column direction.
  • the power supply line CON4 has a plurality of wiring portions extending in the column direction within the pixel region. The wiring portion is provided for each column.
  • the plurality of wiring portions are electrically connected to each other outside the pixel region.
  • the voltage of the power supply line CON4 changes during the transition from the read period to the reset period.
  • the voltage of the power supply line CON4 also changes during the transition from the noise suppression period to the reset read period. Since there is a parasitic capacitance between the power supply line CON4 and the FD wiring 141, these voltage fluctuations may be transmitted to the FD wiring 141.
  • FIGS. 6, 7A and 7B it is possible to reduce the parasitic capacitance between the power supply line CON4 and the FD wiring 141 and suppress the voltage fluctuation of the FD wiring 141 due to capacitive coupling.
  • FIG. 8 is a plan view schematically showing an example of the layout of the charge storage region 124, the power supply line CON4 and the shield of the pixel 101 in the configuration of FIG.
  • the FD wiring 141 is arranged between the first shield 171A and the first shield 171B. Specifically, in plan view, the FD wiring 141 is arranged between the first shield line 171LA and the first shield line 171LB.
  • the first shield 171A is located between the FD wiring 141 and the power supply line CON4A in a plan view. Specifically, in a plan view, the first shield line 171LA is located between the FD wiring 141 and the power supply line CON4A.
  • the first shield 171B is located between the FD wiring 141 and the power supply line CON4B in plan view.
  • the first shield line 171LB is located between the FD wiring 141 and the power supply line CON4B in a plan view.
  • the first shield 171A and the first shield 171B may be electrically connected or may be electrically separated.
  • the power supply line CON4A and the power supply line CON4B are arranged in the same column.
  • the power supply line CON4A and the power supply line CON4B are not electrically connected in the pixel region.
  • the power supply line CON4A and the power supply line CON4B are connected to different pixels 101.
  • the power supply line CON4A is electrically connected to one of the source and the drain of the amplification transistor 126 included in a certain pixel 101.
  • the power supply line CON4B is electrically connected to one of the source and the drain of the amplification transistor 126 included in another pixel 101.
  • the power supply line CON4A is electrically connected to one of the source and the drain of the amplification transistor 126 included in the pixel 101 located in an odd row, and the power supply line CON4B is included in the pixel 101 located in an even row. It may be electrically connected to one of a source and a drain of the amplification transistor 126.
  • the power supply line CON4A and the power supply line CON4B are arranged in the same column.
  • the power supply line CON4A and the power supply line CON4B are electrically connected in the pixel region.
  • the power supply line CON4A and the power supply line CON4B are connected to the same pixel 101.
  • the power supply line CON4A and the power supply line CON4B are electrically connected to one of a source and a drain of the amplification transistor 126 included in a certain pixel 101.
  • the rows A and the rows B may be alternately arranged.
  • the number of power supply lines CON4 provided for one column may be one or plural.
  • pixel 101A and pixel 101B are adjacent to each other in the same column. Further, it is assumed that the power supply line CON4A and the power supply line CON4B are provided for the column.
  • the power supply line CON4A can be connected to the pixel 101A and the power supply line CON4B can be connected to the pixel 101B.
  • the first shield 171A and the first shield 171B are provided as shown in FIG. 8, capacitive coupling between the element in the pixel 101A and the power supply line CON4B can be suppressed, and the element in the pixel 101B can be suppressed. Capacitive coupling between the power supply line CON4A and the power supply line CON4A can be suppressed. A technique related to this will be described in detail in an example using FIG. 24B of the sixth embodiment.
  • FIG. 9 shows a cross-sectional view schematically showing the cross section taken along line A0-A1 of FIG.
  • FIG. 10 is a sectional view schematically showing a section taken along line A0-A1 of FIG.
  • a laminated structure including the photoelectric conversion unit 121 and the semiconductor substrate 151 is configured.
  • a p-type silicon (Si) substrate is used as the semiconductor substrate 151 will be described.
  • the interlayer insulating layer 152 includes interlayer insulating layers 152A, 152B, 152C and 152D.
  • the interlayer insulating layers 152A, 152B, 152C and 152D are laminated in this order.
  • the photoelectric conversion section 121 includes a first electrode 153, a photoelectric conversion layer 154, and a second electrode 155.
  • the first electrode 153, the photoelectric conversion layer 154, and the second electrode 155 are stacked in this order.
  • the first electrode 153 is provided on the surface of the photoelectric conversion layer 154 on the side on which the light from the subject is incident.
  • the photoelectric conversion layer 154 is arranged between the first electrode 153 and the second electrode 155.
  • the photoelectric conversion layer 154 typically has a film shape.
  • the photoelectric conversion layer 154 is, for example, an organic photoelectric conversion film.
  • the photoelectric conversion layer 154 may be an amorphous silicon film.
  • a shield electrode 156 is provided between the second electrode 155 of a certain pixel 101 and the second electrode 155 of the pixel 101 adjacent to the pixel 101.
  • the shield electrode 156 discharges the charges photoelectrically converted at the boundary between the pixels 101 adjacent to each other and improves the color mixing characteristic.
  • a fixed voltage can be supplied to the shield electrode 156.
  • a voltage can be applied to the shield electrode 156 via the wiring 159C and the via 159D.
  • a voltage can be applied to the shield electrode 156 from a power source (not shown) via the wiring 159C and the via 159D.
  • the amplification transistor 126 is formed between the semiconductor substrate 151 and the photoelectric conversion unit 121.
  • the FD wiring 141 includes wirings 157A, 157B and 157C and vias 158A, 158B, 158C and 158D.
  • the wirings 157A to 157C and the vias 158A to 158D are arranged in the interlayer insulating layer 152.
  • the wirings 157A to 157C are arranged in different wiring layers. Specifically, the wiring 157A is arranged in the wiring layer 192A. The wiring 157B is arranged in the wiring layer 192B. The wiring 157C is arranged in the wiring layer 192C.
  • the first shield 171, the power supply line CON4, and the wiring 157B are arranged in the same wiring layer 192B.
  • the first shield 171 is arranged between the power supply line CON4 and the wiring 157B.
  • the first shield line 171L, the power supply line CON4, and the wiring 157B are arranged in the same wiring layer 192B.
  • the first shield line 171L is arranged between the power supply line CON4 and the wiring 157B.
  • the first shield 171A, the power supply line CON4A, and the wiring 157B are arranged in the same wiring layer 192B.
  • the first shield 171A is arranged between the power supply line CON4A and the wiring 157B.
  • the first shield line 171LA, the power supply line CON4A, and the wiring 157B are arranged in the same wiring layer 192B.
  • the first shield line 171LA is arranged between the power supply line CON4A and the wiring 157B.
  • the first shield 171B, the power supply line CON4B, and the wiring 157B are arranged in the same wiring layer 192B.
  • the first shield 171B is arranged between the power supply line CON4B and the wiring 157B.
  • the first shield line 171LB, the power supply line CON4B, and the wiring 157B are arranged in the same wiring layer 192B.
  • the first shield line 171LB is arranged between the power supply line CON4B and the wiring 157B.
  • One power line CON4 may be arranged so as to straddle a plurality of wiring layers. Different power lines CON4 may be arranged in a plurality of wiring layers. In these cases, the parasitic capacitance can be suppressed by disposing the first shield 171 (specifically, the first shield line 171L) in each wiring layer in which the power supply line CON4 exists. Specifically, the parasitic capacitance can be suppressed by disposing the first shield 171 in each of the above wiring layers as described in the present embodiment.
  • the first shield 171 is supplied with a voltage that does not fluctuate during the pixel reading period.
  • the pixel readout period includes a signal readout period, a reset period, and a reset readout period.
  • the signal reading period corresponds to the period from time t1 to t2 in FIG.
  • the reset period corresponds to the period from time t2 to t3 in FIG.
  • the reset read period corresponds to the period from time t4 to t5 in FIG.
  • the voltage source that supplies the voltage to the first shield 171 may be the same as the voltage source that supplies the voltage to other elements. By doing so, the number of power sources in the imaging device 100 can be reduced. For example, one of the GND, the power supply voltage VDD, and the voltage applied to the shield electrode 156 can be supplied to the first shield 171. However, a dedicated power source for the first shield 171 may be used.
  • FIG. 11 is a cross-sectional view schematically showing a modified example of the cross section taken along the line A0-A1 shown in FIG.
  • the example shown in FIG. 11 differs from the example shown in FIG. 9 in that the first shield 171 (specifically, the first shield line 171L) is arranged over a plurality of wiring layers. Specifically, in FIG. 11, the first shield 171 is arranged in the three wiring layers 192A, 192b and 192C. However, the first shield 171 may be arranged over two wiring layers, or may be arranged over four or more wiring layers.
  • the first shield 171 specifically, the first shield line 171L
  • the first shield 171 is arranged over a plurality of wiring layers.
  • the first shield 171 is arranged in the three wiring layers 192A, 192b and 192C.
  • the first shield 171 may be arranged over two wiring layers, or may be arranged over four or more wiring layers.
  • FD wiring 141 is also arranged in wiring layers 192A and 192C different from wiring layer 192B in which power supply line CON4 is arranged.
  • the first shield 171 specifically, the first shield wire 171L
  • the first shield wire 171L not only in the wiring layer 192B but also in the wiring layers 192A and 192C. .. This is advantageous from the viewpoint of suppressing capacitive coupling between the wiring 157A of the FD wiring 141 and the power supply line CON4, and between the wiring 157C of the FD wiring 141 and the power supply line CON4.
  • the imaging device 100 of this embodiment can be described as follows.
  • the image pickup device 100 includes a semiconductor substrate 151, a first pixel 101, and a first shield 171.
  • the first pixel 101 includes a first diffusion region 124, a first wiring 141, a first transistor 126, and a first voltage line CON4.
  • the first diffusion region 124 is provided on the semiconductor substrate 151.
  • the first wiring 141 is connected to the first diffusion region 124.
  • the first transistor 126 includes a gate into which the first signal charge flows.
  • the first voltage line CON4 constitutes at least a part of a voltage supply path to the drain or the source of the first signal charge 126. Different voltages VA1 and VA2 are applied to the first voltage line CON4.
  • the distance Da between the first voltage line CON4 and the first shield 171 is smaller than the distance Dd between the first voltage line CON4 and the first wiring 141.
  • This embodiment is suitable for suppressing noise.
  • the first shield 171 of the present embodiment is suitable for suppressing the superimposition of noise on the first wiring 141 due to the first voltage line CON4.
  • the imaging device 100 may include a voltage supply circuit that applies different voltages to the first voltage line CON4.
  • the first diffusion region 124 corresponds to the charge storage region 124.
  • the first wiring 141 corresponds to the FD wiring 141.
  • the first transistor 126 corresponds to the amplification transistor 126.
  • the first voltage line CON4 corresponds to the power supply line CON4. For example, the first signal charge obtained by the photoelectric conversion of the photoelectric conversion unit 121 flows into the first diffusion region 124 and the gate of the first transistor 126 via the first wiring 141 connected to the photoelectric conversion unit 121. ..
  • the distance Da is the distance between the first voltage line CON4 existing in the first pixel 101 and the first shield 171.
  • the distance Dd is a distance between the first voltage line CON4 existing in the first pixel 101 and the first wiring 141 existing in the first pixel 101.
  • the distance Da is smaller than the distance Dd.
  • the first shield 171 having such a configuration is suitable for suppressing noise from being superimposed on the first wiring 141 existing in the first pixel 101 due to the first voltage line CON4 existing in the first pixel 101. ing.
  • the first shield 171 can shield at least a part of the line of electric force between the first wiring 141 and the first voltage line CON4.
  • the first voltage line CON4 is connected to the drain or source of the first signal charge 126.
  • the first shield 171 may be included in the first pixel 101 or may not be included in the first pixel 101.
  • the number of pixels corresponding to the first pixel 101 may be one or plural. All the pixels in the imaging device 100 may correspond to the first pixel 101.
  • the voltage of the first voltage line CON4 is changed while the voltage of the first shield 171 is fixed.
  • the voltage supply circuit described above may change the voltage of the first voltage line CON4 while applying the fixed voltage to the first shield 171.
  • the first shield 171 having such a configuration is suitable for suppressing noise from being superimposed on the first wiring 141 due to the first voltage line CON4.
  • the expression “the voltage of the first voltage line CON4 is changed while the voltage of the first shield 171 is fixed” is limited to only the aspect in which the voltage of the first shield 171 is always constant. Should not be construed as. This expression should be interpreted as including a mode in which the voltage of the first shield 171 changes except when the voltage of the first voltage line CON4 is changed.
  • the imaging device 100 includes the first wiring layer 192B.
  • the first wiring layer 192B is provided at a first position in the thickness direction of the semiconductor substrate 151.
  • the first voltage line CON4 is arranged in the first wiring layer 192B.
  • the first shield 171 is arranged on the first wiring layer 192B.
  • the first wiring 141 includes a first portion located in the first wiring layer 192B.
  • the first shield 171 is between the first portion and the first voltage line CON4 in a plan view.
  • the first voltage line CON4 and the first shield 171 may be arranged in the same wiring layer. In such a case, the 1st shield of this example can exhibit the above-mentioned noise suppression effect.
  • the first portion corresponds to the wiring 157B.
  • the imaging device 100 includes the second shield 172.
  • the distance Dx between the first voltage line CON4 and the second shield 172 is smaller than the distance Dd between the first voltage line CON4 and the first wiring 141.
  • the second shield having such a configuration is suitable for suppressing noise from being superimposed on the first wiring 141 due to the first voltage line CON4.
  • the distance Dx is the distance between the first voltage line CON4 existing in the first pixel 101 and the second shield 172.
  • the distance Dd is a distance between the first voltage line CON4 existing in the first pixel 101 and the first wiring 141 existing in the first pixel 101.
  • the distance Dx is smaller than the distance Dd.
  • the second shield 172 having such a configuration is suitable for suppressing noise from being superimposed on the first wiring 141 existing in the first pixel 101 due to the first voltage line CON4 existing in the first pixel 101. ing.
  • the second shield 172 can shield at least a part of the line of electric force between the first wiring 141 and the first voltage line CON4.
  • the voltage of the first voltage line CON4 can be changed while the voltage of the second shield 172 is fixed.
  • the second shield 172 having such a configuration is suitable for suppressing noise from being superimposed on the first wiring 141 due to the first voltage line CON4.
  • the first shield 171 and the second shield 172 may be electrically separated or may be electrically connected.
  • the second shield 172 may be included in the first pixel 101 or may not be included in the first pixel 101.
  • the voltage applied to the first shield 171 and the voltage applied to the second shield 172 may be the same or different.
  • the distance Da between the first shield 171 and the first voltage line CON4 is smaller than the distance Df between the first shield 171 and the first wiring 141.
  • the first shield 171 having such a configuration is suitable for suppressing noise from being superimposed on the first wiring 141 due to the first voltage line CON4.
  • the first shield 171 having such a configuration is suitable for suppressing noise from being superimposed on the first wiring 141 due to the first voltage line CON4.
  • the imaging device 100 includes the first wiring layer 192B.
  • the first wiring layer 192B is provided at a first position in the thickness direction of the semiconductor substrate 151.
  • the first voltage line CON4 is arranged in the first wiring layer 192B.
  • the first shield 171 is arranged on the first wiring layer 192B.
  • the first wiring 141 includes a first portion located in the first wiring layer 192B.
  • the first shield 171 is between the first portion and the first voltage line CON4 in a plan view. In a plan view, no wiring exists between the first voltage line CON4 and the first shield 171.
  • the first shield 171 includes the first shield wire 171L.
  • the distance Da between the first voltage line CON4 and the first shield line 171L is smaller than the distance Dd between the first voltage line CON4 and the first wiring 141.
  • the first shield line 171L having such a configuration is suitable for suppressing noise from being superimposed on the first wiring 141 due to the first voltage line CON4.
  • the distance Da is the distance between the first voltage line CON4 existing in the first pixel 101 and the first shield line 171L.
  • the distance Dd is a distance between the first voltage line CON4 existing in the first pixel 101 and the first wiring 141 existing in the first pixel 101.
  • the distance Da is smaller than the distance Dd.
  • the first shield line 171L having such a configuration suppresses noise from being superimposed on the first wiring 141 existing in the first pixel 101 due to the first voltage line CON4 existing in the first pixel 101. are suitable.
  • the first shield line 171L can shield at least a part of the lines of electric force between the first wiring 141 and the first voltage line CON4.
  • the second shield 172 includes the second shield wire 172L.
  • the distance Dx between the first voltage line CON4 and the second shield line 172L is smaller than the distance Dd between the first voltage line CON4 and the first wiring 141.
  • the second shield line 172L having such a configuration is suitable for suppressing noise from being superimposed on the first wiring 141 due to the first voltage line CON4.
  • the distance Dx is the distance between the first voltage line CON4 existing in the first pixel 101 and the second shield line 172L.
  • the distance Dd is a distance between the first voltage line CON4 existing in the first pixel 101 and the first wiring 141 existing in the first pixel 101.
  • the distance Dx is smaller than the distance Dd.
  • the second shield line 172L having such a configuration suppresses noise from being superimposed on the first wiring 141 existing in the first pixel 101 due to the first voltage line CON4 existing in the first pixel 101. are suitable.
  • the second shield line 172L can shield at least a part of the line of electric force between the first wiring 141 and the first voltage line CON4.
  • the first shield wire 171L and the second shield wire 172L may be electrically separated or may be electrically connected.
  • the first shield line 171L and the first voltage line CON4 extend in parallel in the region where they are closest to each other.
  • the second shield line 172L and the first voltage line CON4 extend in parallel in the region where they are closest to each other.
  • the distance Da between the first shield line 171L and the first voltage line CON4 is smaller than the distance Df between the first shield 171 and the first wiring 141.
  • the imaging device 100 includes the first wiring layer 192B.
  • the first wiring layer 192B is provided at a first position in the thickness direction of the semiconductor substrate 151.
  • the first voltage line CON4 is arranged in the first wiring layer 192B.
  • the first shield line 171L is arranged in the first wiring layer 192B.
  • the first wiring 141 includes a first portion located in the first wiring layer 192B.
  • the first shield line 171L is between the first portion and the first voltage line CON4 in a plan view. When seen in a plan view, no wiring exists between the first voltage line CON4 and the first shield line 171L.
  • the imaging device 100 includes a first photoelectric conversion unit 121.
  • the first photoelectric conversion section 121 includes a first electrode 153, a second electrode 155, and a photoelectric conversion layer 154 arranged between the first electrode 153 and the second electrode 155.
  • the photoelectric conversion layer 154 converts incident light into first signal charges.
  • the first wiring 141 connects the second electrode 155 and the first diffusion region 124.
  • the first wiring 141 having such a configuration is suitable for flowing the first signal charge from the first photoelectric conversion unit 121 to the first diffusion region 124.
  • the first electrode 153 and the second electrode 155 are suitable for adjusting the electric field applied to the photoelectric conversion layer 154 and adjusting the amount of the first signal charge generated in the photoelectric conversion layer 154.
  • the first voltage line CON4 and the first shield 171 are located between the first photoelectric conversion section 121 and the semiconductor substrate 151 in the thickness direction of the semiconductor substrate 151.
  • the first voltage line CON4 and the first shield line 171L are located between the first photoelectric conversion unit 121 and the semiconductor substrate 151 in the thickness direction of the semiconductor substrate 151.
  • the imaging device 100 includes the third electrode 156.
  • the third electrode 156 is provided on the same side as the second electrode 155 when viewed from the photoelectric conversion layer 154.
  • the third electrode 156 is electrically separated from the second electrode 155.
  • the third electrode 156 may be electrically connected to the first shield 171.
  • This configuration is an example of a configuration in which the third electrode and the first shield can use a common voltage supply source.
  • the third electrode 156 corresponds to the shield electrode 156.
  • the power supply line CON4 and the first shield 171 are arranged in different wiring layers.
  • the power supply line CON4 is arranged in the wiring layer 192B.
  • the first shield 171 is arranged on the wiring layer 192A.
  • the first shield 171 includes a first shield wire 171L.
  • the power supply line CON4 and the first shield line 171L are arranged in different wiring layers.
  • the first shield line 171L is arranged in the wiring layer 192A.
  • the shield in a wiring layer different from the wiring layer in which the power supply line CON4 is arranged. Even if the shields are arranged in different wiring layers, the shield can suppress capacitive coupling due to parasitic capacitance between the FD wiring 141 and the power supply line CON4. For example, when the shield is arranged closer to the FD wiring 141 than the power supply line CON4, the shield may shield part of the lines of electric force between the power supply line CON4 and the FD wiring 141.
  • the first shield 171 is arranged in the wiring layer on the semiconductor substrate 151 side as viewed from the wiring layer in which the power supply line CON4 is arranged.
  • the first shield 171 may be arranged in a wiring layer opposite to the semiconductor substrate 151 as viewed from the wiring layer in which the power supply line CON4 is arranged.
  • the first shield 171 may be arranged on both the wiring layer on the side of the semiconductor substrate 151 and the wiring layer on the side opposite to the semiconductor substrate 151 when viewed from the wiring layer on which the power supply line CON4 is arranged.
  • the first shield line 171L is arranged in the wiring layer on the semiconductor substrate 151 side as viewed from the wiring layer in which the power supply line CON4 is arranged.
  • the first shield line 171L may be arranged in the wiring layer on the side opposite to the semiconductor substrate 151 when viewed from the wiring layer in which the power supply line CON4 is arranged.
  • the first shield line 171L may be arranged in both the wiring layer on the side of the semiconductor substrate 151 and the wiring layer on the side opposite to the semiconductor substrate 151 when viewed from the wiring layer in which the power supply line CON4 is arranged.
  • the imaging device 100 of this embodiment can be described as follows.
  • the image pickup apparatus 100 includes a first wiring layer 192B and a second wiring layer 192C.
  • the first wiring layer 192B and the second wiring layer 192C are provided at different positions in the thickness direction of the semiconductor substrate 151.
  • the first voltage line CON4 is arranged in the first wiring layer 192B.
  • the first shield 171 is arranged on the second wiring layer 192A.
  • the first wiring 141 includes a first portion located inside the second wiring layer 192A.
  • the first shield 171 is between the first portion and the first voltage line CON4 in a plan view. In this way, the first voltage line and the first shield may be arranged in different wiring layers. In such a case, the 1st shield of this embodiment can exhibit the above-mentioned noise suppression effect.
  • the first portion corresponds to the wiring 157A.
  • the first wiring 141 includes a second portion located inside the first wiring layer 192B.
  • the first shield 171 is between the second portion and the first voltage line CON4 in a plan view.
  • the second portion corresponds to the wiring 157A.
  • the first shield line 171L is arranged on the second wiring layer 192A.
  • the first shield line 171L is between the first portion and the first voltage line CON4 in a plan view.
  • the first shield line 171L is between the second portion and the first voltage line CON4 in a plan view.
  • the first wiring layer 192B where the first voltage line CON4 is located and the second wiring layer 192A where the first shield 171 is located are adjacent to each other.
  • the wiring layer in which the first voltage line CON4 is located and the wiring layer in which the first shield 171 is located may not be adjacent to each other.
  • the first shield 171 is arranged on the wiring layer 192C on the side opposite to the semiconductor substrate 151 as viewed from the wiring layer 192B on which the power supply line CON4 is arranged.
  • the first shield 171 includes a first shield wire 171L.
  • the first shield line 171L is arranged on the wiring layer 192C on the opposite side.
  • the second electrode 155, the first shield 171, the power supply line CON4, and the semiconductor substrate 151 are arranged in this order. Specifically, with respect to the thickness direction of the semiconductor substrate 151, the second electrode 155, the first shield 171, the power supply line CON4, and the semiconductor substrate 151 are arranged in this order.
  • the second electrode 155 is included in the charge storage unit CSP. Therefore, from the viewpoint of reducing noise, it is advantageous to suppress not only the parasitic capacitance between the power supply line CON4 and the FD wiring 141 but also the parasitic capacitance between the power supply line CON4 and the second electrode 155. ..
  • the image pickup apparatus 100 of the present embodiment has a feature that can be explained as follows.
  • the first shield 171 includes a first shield wire 171L.
  • the first shield line 171L overlaps at least a part of the first voltage line CON4. With this configuration, it is easy to shield the line of electric force between the first voltage line CON4 and the second electrode 155.
  • the first shield line 171L having such a configuration is suitable for suppressing noise from being superimposed on the second electrode 155 due to the first voltage line CON4.
  • the first shield line 171L overlaps the entire first voltage line CON4 in plan view.
  • this configuration it is particularly easy to shield the line of electric force between the first voltage line CON4 and the second electrode 155. Therefore, this configuration is particularly suitable for suppressing noise from being superimposed on the second electrode 155 due to the first voltage line CON4.
  • the width of the first shield line 171L is wider than the width of the first voltage line CON4 in plan view.
  • this configuration it is easy to shield the line of electric force between the first voltage line CON4 and the second electrode 155. Therefore, this configuration is suitable for suppressing noise from being superimposed on the second electrode 155 due to the first voltage line CON4. Even when the first shield line 171L and the first voltage line CON4 do not overlap with each other in a plan view, the effect of shielding the lines of electric force between the first voltage line CON4 and the second electrode 155 can be obtained. ..
  • the configuration shown in FIG. 13B can also be adopted.
  • the imaging device 100 includes a plurality of wiring layers 192A to 192C provided at different positions in the thickness direction of the semiconductor substrate 151.
  • the plurality of wiring layers 192A to 192C include a first wiring layer 192C.
  • the first voltage line CON4 is arranged in the first wiring layer 192C.
  • the first wiring layer 192C is the proximal layer. This is suitable for avoiding disposing the signal line and the power supply line on the photoelectric conversion layer 154 side as viewed from the first voltage line CON4. In this way, the design considering the voltage fluctuation of the first voltage line CON4 is partly relaxed, and the wiring becomes easier.
  • the size of the interlayer insulating layer 152D in the thickness direction of the semiconductor substrate 151 may be large, and the distance between the second electrode 155 and the proximal layer 192C may be large.
  • FIG. 13C The configuration shown in FIG. 13C can also be adopted.
  • the distance Dc between the first shield 171 and the first voltage line CON4 is smaller than the distance Db between the second electrode 155 and the first voltage line CON4 in the thickness direction of the semiconductor substrate 151. small.
  • the distance Dc is smaller than the distance Dd between the first voltage line CON4 and the first wiring 141 in plan view.
  • the distance Dc between the first shield line 171L and the first voltage line CON4 is the distance between the second electrode 155 and the first voltage line CON4 in the thickness direction of the semiconductor substrate 151. It is smaller than the distance Db between them. The distance Dc is smaller than the distance Dd between the first voltage line CON4 and the first wiring 141 in plan view.
  • the image pickup apparatus 100 includes a capacitive element 185.
  • the capacitor 185 includes an electrode 181, an electrode 183, and a dielectric layer 182.
  • the electrode 181 and the electrode 183 are on opposite sides of each other with the dielectric layer 182 interposed therebetween.
  • the capacitive element 185 is a MIM (Metal Insulator Metal) capacitance.
  • the electrode 181 can be referred to as the first MIM electrode 181.
  • the electrode 183 can be referred to as the second MIM electrode 183.
  • the capacitive element 133 or the capacitive element 134 can be adopted as the capacitive element 185.
  • the first MIM electrode 181 is electrically connected to a power source (not shown). In one example, this power supply provides a fixed voltage to the first MIM electrode 181.
  • the second MIM electrode 183 is electrically connected to the second diffusion region 184.
  • the second diffusion region 184 is provided on the semiconductor substrate 151.
  • the second diffusion region 184 is a diffusion region different from the first diffusion region 124.
  • the second diffusion region 184 may be the other of the drain and the source of the reset transistor 131.
  • the first MIM electrode 181 plays a role of shielding a part of the lines of electric force between the power supply line CON4 and the FD wiring 141.
  • the first MIM electrode 181 can be considered to be included in the first shield 171.
  • the imaging device 100 of this embodiment can be described as follows.
  • the image pickup apparatus 100 includes a capacitive element 185.
  • the capacitor 185 includes a pair of electrodes 181 and 183 and a dielectric layer 182.
  • the dielectric layer 182 is sandwiched between the pair of electrodes 181 and 183.
  • the first shield 171 includes one of the pair of electrodes 181 and 183.
  • the electrode of the capacitor 185 having such a structure can act as a shield for suppressing the noise.
  • the above-mentioned one of the pair of electrodes 181 and 183 is closer to the first voltage line CON4 than the other of the pair of electrodes 181 and 183.
  • the distance De between the one of the pair of electrodes 181 and 183 and the first voltage line CON4 is smaller than the distance Dd between the first wiring 141 and the first voltage line CON4.
  • the proximal electrode having such a configuration is suitable for suppressing noise from being superimposed on the first wiring 141 due to the first voltage line.
  • the one of the pair of electrodes 181 and 183 corresponds to the first MIM electrode 181.
  • the plurality of pixels 201 are arranged in the row direction and the column direction, similarly to the imaging device 100 of the first embodiment shown in FIG.
  • one output signal line 111 is provided for each column.
  • the output signal line 111 in each column is connected to the pixel 101 in that column.
  • the constant current source 105A or the constant current source 105B can be connected to the output signal line 111 of each column.
  • one signal line 211 is provided for each column.
  • the signal line 211 in each column is connected to the pixel 201 in that column.
  • the constant current source 105B or the power supply line CON4 can be connected to the signal line 211 in each column.
  • a signal line 212 is further connected to each pixel 201.
  • the constant current source 105A or the power supply VDD can be connected to the output signal line 212.
  • FIG. 16 shows an exemplary circuit diagram of the pixel 201 in the imaging device 200 according to this embodiment.
  • a circuit configuration different from the circuit configuration of the first embodiment shown in FIG. 2 is adopted.
  • the lower terminal in FIG. 16 is referred to as one of the drain and the source, and the upper terminal is referred to as the other of the drain and the source.
  • the power supply line CON4 is connected to one of the drain and the source of the amplification transistor 126.
  • the constant current source 105A or the constant current source 105B can be electrically connected to the other of the drain and the source of the amplification transistor 126 via the selection transistor 125.
  • the constant current source 105B or the power supply line CON4 can be electrically connected to one of the drain and the source of the amplification transistor 126 via the selection transistor 125.
  • the constant current source 105A or the power supply VDD can be electrically connected to the other of the drain and the source of the amplification transistor 126.
  • one of the drain and the source of the selection transistor 125 is electrically connected to the other of the drain and the source of the amplification transistor 126.
  • One of a drain and a source of the selection transistor 125 is electrically connected to the band control transistor 132.
  • the other one of the drain and the source of the selection transistor 125 is electrically connected to one of the drain and the source of the amplification transistor 126.
  • One of a drain and a source of the selection transistor 125 can be electrically connected to the constant current source 105B or the power supply line CON4.
  • FIG. 17 is a timing chart showing an example of the operation of the read circuit 222.
  • the horizontal axis of each graph shows time.
  • the vertical axis represents the voltage level of the control signal line CON1, the voltage level of the control signal line CON2, the voltage level of the control signal line CON3, and the voltage level of the power supply line CON4 from the top.
  • the voltage value of the power supply line CON4 is 1 value.
  • the value of the voltage applied to the power supply line CON4 may be a plurality of values.
  • the selection transistor 125 is off because the voltage of the control signal line CON1 is at low level. Further, during this period, the signal charge generated according to the incident light is accumulated in the charge accumulation region 124.
  • the time period from time t1 to time t2 corresponds to the reading period.
  • the voltage of the control signal line CON1 becomes high level, so that the selection transistor 125 is turned on.
  • the power supply VDD is electrically connected to the amplification transistor 126 and the constant current source 105B is electrically connected to the selection transistor 125.
  • the amplification transistor 126 and the constant current source 105B form a source follower circuit.
  • a signal corresponding to the signal charge accumulated in the charge accumulation region 124 is output to the signal line 211.
  • the voltage of the control signal line CON2 becomes high level, and the band control transistor 132 is turned on.
  • the constant current source 105A is electrically connected to the amplification transistor 126
  • the power supply line CON4 is electrically connected to the selection transistor 125
  • the voltage VA1 is applied to one of the drain and the source of the amplification transistor 126.
  • the voltage of the control signal line CON3 becomes high level, and the reset transistor 131 is turned on. As a result, the voltage of the charge storage region 124 is reset to the voltage VA1.
  • the voltage of the control signal line CON3 becomes low level, and the reset transistor 131 is turned off.
  • the read circuit 122 forms a feedback path with an amplification factor of ⁇ A ⁇ B. Therefore, the kTC noise of the charge storage region 124 when the reset transistor 131 is turned off is suppressed to 1 / (1 + A ⁇ B) times.
  • the period from time t3 to time t4 corresponds to the noise suppression period.
  • the voltage of the control signal line CON2 is set to the high level voltage.
  • the voltage of the control signal line CON2 is set to the middle level voltage between the high level and the low level.
  • the noise is suppressed by [ ⁇ 1+ (1 + A ⁇ B) ⁇ Cfd / Cs ⁇ 1/2 / (1 + A ⁇ B)] times as compared with the case where there is no feedback, as in the first embodiment.
  • the power supply VDD is electrically connected to the amplification transistor 126 again, and the constant current source 105B is electrically connected to the selection transistor 125 again.
  • the amplification transistor 126 and the constant current source 105B form a source follower circuit.
  • a signal corresponding to the reset voltage is output to the signal line 211.
  • the electrical connection destination of the signal line 211 is switched between the constant current source 105B and the power supply line CON4. This switching causes a change in the voltage of the signal line 211.
  • the voltage of the signal line 211 changes at the transition from the read period to the reset period. That is, the voltage of the signal line 211 changes at time t2 in FIG. Further, the voltage of the signal line 211 also changes during the transition from the noise suppression period to the reset read period. That is, the voltage of the signal line 211 changes at time t4 in FIG.
  • a shield for reducing the parasitic capacitance between the signal line 211 and the charge storage unit CSP is provided.
  • FIG. 18 is a plan view schematically showing an example of the layout of the charge storage region 124 of the pixel 201, the signal line 211, and the first shield 171 in the configuration of FIG. Similar to the first embodiment, the FD wiring 141 is connected to the charge storage region 124.
  • the first shield 171 is located between the FD wiring 141 and the signal line 211 in plan view.
  • the plan view means observation from a direction perpendicular to the semiconductor substrate 151.
  • the first shield line 171L is closer to the signal line 211 than the FD wiring 141. In a plan view, no wiring exists between the signal line 211 and the shield line.
  • the signal line 211 extends in the column direction. However, the signal line 211 may extend in other directions such as the row direction.
  • the first shield wire 171L extends in the column direction. However, the first shield wire 171L may extend in other directions such as the row direction.
  • the voltage of the signal line 211 changes during the transition from the read period to the reset period.
  • the voltage of the signal line 211 also changes during the transition from the noise suppression period to the reset read period. If there is a parasitic capacitance between the signal line 211 and the FD wiring 141, these voltage fluctuations may be transmitted to the FD wiring 141.
  • the imaging device 200 of this embodiment can be described as follows.
  • the image pickup device 200 includes a semiconductor substrate 151, a first pixel 201, and a first shield 171.
  • the first pixel 201 includes a first diffusion region 124, a first wiring 141, a first transistor 126, and a first voltage line 211.
  • the first diffusion region 124 is provided on the semiconductor substrate 151.
  • the first wiring 141 is connected to the first diffusion region 124.
  • the first voltage line 211 constitutes at least a part of a voltage supply path to the drain or the source of the first transistor 126. Different voltages are applied to the first voltage line 211.
  • the distance Da between the first voltage line 211 and the first shield 171 is smaller than the distance Dd between the first voltage line 211 and the first wiring 141.
  • This embodiment is suitable for suppressing noise.
  • the first shield 171 of the present embodiment is suitable for suppressing noise from being superimposed on the first wiring 141 due to the first voltage line 211.
  • the first voltage line 211 corresponds to the signal line 211.
  • the voltage applied to the signal line 211 may change when the signal line 211 is connected to the constant current source 105B and when it is connected to the power supply line CON4.
  • the distance Da is the distance between the first voltage line 211 existing in the first pixel 201 and the first shield 171.
  • the distance Dd is a distance between the first voltage line 211 existing in the first pixel 201 and the first wiring 141 existing in the first pixel 201.
  • the distance Da is smaller than the distance Dd.
  • the first shield 171 having such a configuration is suitable for suppressing noise from being superimposed on the first wiring 141 existing in the first pixel 201 due to the first voltage line 211 existing in the first pixel 201. ing.
  • the first shield 171 can shield at least a part of the lines of electric force between the first wiring 141 and the first voltage line 211.
  • the voltage of the control signal line CON1, the control signal line CON2, and the control signal line CON3 also fluctuates during the pixel readout period. If there is a parasitic capacitance between each signal line and the FD wiring 141, the voltage of the FD wiring 141 changes due to the voltage fluctuation of each signal line via the parasitic capacitance.
  • the parasitic capacitance between the FD wiring 141 and the control signal line CON1 the parasitic capacitance between the FD wiring 141 and the control signal line CON2, and the parasitic capacitance between the FD wiring 141 and the control signal line CON3. It is advantageous to suppress the parasitic capacitance of The same applies to the fifth embodiment.
  • the charge storage region 124, the control signal line CON1, the control signal line CON2, the control signal line CON3, and the first shield 171 of the pixel 101 according to FIG. 1 are laid out as illustrated in FIG. Be done.
  • the first shield 171 is located between the FD wiring 141 and the control signal line CON1 in plan view.
  • the first shield 171 is located between the FD wiring 141 and the control signal line CON2 in a plan view.
  • the first shield 171 is located between the FD wiring 141 and the control signal line CON3 in a plan view.
  • the first shield 171 includes the first shield wire 171L.
  • the first shield 171 may be configured by the shield wire 171L.
  • the first shield 171 may be made of a non-linear body.
  • the first shield 171 may include a shield wire and a non-linear body.
  • the first shield line 171L is located between the FD wiring 141 and the control signal line CON1 in plan view.
  • the first shield line 171L is located between the FD wiring 141 and the control signal line CON2 in a plan view.
  • the first shield line 171L is located between the FD wiring 141 and the control signal line CON3 in a plan view.
  • the first shield 171 is closer to the control signal line CON1 than the FD wiring 141. In plan view, no wiring exists between the control signal line CON1 and the first shield 171.
  • the first shield line 171L is closer to the control signal line CON1 than the FD wiring 141. In plan view, no wiring exists between the control signal line CON1 and the first shield line 171L.
  • control signal line CON1, the control signal line CON2, and the control signal line CON3 extend in the row direction.
  • control signal line CON1, the control signal line CON2, and the control signal line CON3 may extend in the column direction.
  • the first shield wire 171L extends in the row direction.
  • the first shield wire 171L may extend in the column direction.
  • the discontinuous pattern may be provided between two adjacent pixels 101 or within one pixel 101. All or part of such a non-continuous pattern may act as a shield.
  • the discontinuous pattern can be composed of a plurality of parts electrically separated from each other.
  • the plurality of portions may include the first shield 171 and the second shield 172.
  • the plurality of portions may include a first shield wire 171L and a second shield wire 172L.
  • control signal line CON1, the control signal line CON2, and the control signal line CON3 is not limited to the arrangement shown in FIG.
  • the control signal line CON3, the control signal line CON2, and the control signal line CON1 may be arranged in this order from the side closer to the first shield 171.
  • the control signal line CON3, the control signal line CON2, and the control signal line CON1 may be arranged in this order from the side closer to the first shield line 171L.
  • FIG. 20 is a sectional view schematically showing the section taken along the line A0-A1 of FIG.
  • the first shield 171, the control signal line CON1, the control signal line CON2, and the control signal line CON3 are arranged in the same wiring layer 192B. Specifically, the first shield line 171L, the control signal line CON1, the control signal line CON2, and the control signal line CON3 are arranged in the same wiring layer 192B.
  • the control signal line CON1, the control signal line CON2, and the control signal line CON3 may be arranged in different wiring layers.
  • the first shield 171 can be arranged between each control signal line and the FD wiring 141 in a plan view.
  • the first shield line 171L can be arranged between each control signal line and the FD wiring 141 in a plan view.
  • the control signal line CON1 is arranged in the wiring layer 192C.
  • the control signal line CON2 is arranged in the wiring layer 192B.
  • the control signal line CON3 is arranged in the wiring layer 192A.
  • the first shield 171 is arranged across a plurality of wiring layers. Specifically, in FIG. 21, the first shield 171 is arranged in the three wiring layers 192C, 192B, and 192A.
  • the first shield 171 specifically includes a first shield wire 171L. In the wiring layer 192C, the first shield line 171L is arranged between the control signal line CON1 and the FD wiring 141.
  • the first shield line 171L is arranged between the control signal line CON2 and the FD wiring 141.
  • the first shield line 171L is arranged between the control signal line CON3 and the FD wiring 141.
  • FIG. 22 is a plan view schematically showing another example of the layout of the charge storage region 124, the control signal line CON1, the control signal line CON2, the control signal line CON3, and the shield of the pixel 101 in the configuration of FIG.
  • the FD wiring 141 is located between the first shield 171A and the first shield 171B in plan view.
  • the first shield 171A is located between the FD wiring 141 and the control signal line CON1 in a plan view.
  • the first shield 171B is located between the FD wiring 141 and the control signal line CON3 in a plan view.
  • the FD wiring 141 is located between the first shield line 171LA and the first shield line 171LB in a plan view.
  • the first shield line 171LA is located between the FD wiring 141 and the control signal line CON1 in a plan view.
  • the first shield line 171LB is located between the FD wiring 141 and the control signal line CON3 in a plan view.
  • FIG. 23 is a sectional view schematically showing a section taken along the line A0-A1 of FIG.
  • control signal line CON1, the control signal line CON2, and the control signal line CON3 are arranged in the same wiring layer 192B.
  • a first shield 171A and a first shield 171B are also arranged on the wiring layer 192B.
  • the first shield line 171LA and the first shield line 171LB are arranged in the wiring layer 192B.
  • FIG. 24A is a plan view schematically showing an example of the layout of the pixels 101A and 101B that are adjacent in the same column.
  • each of the pixel 101A and the pixel 101B includes the charge storage region 124, the control signal line CON1, the control signal line CON2, the control signal line CON3, the first shield 171A, and the first shield 171B.
  • each of the pixel 101A and the pixel 101B includes a charge storage region 124, a control signal line CON1, a control signal line CON2, a control signal line CON3, a first shield line 171LA, and a first shield line 171LB.
  • the FD wiring 141 is located between the first shield 171A and the first shield 171B in a plan view.
  • the first shield 171A is located between the FD wiring 141 and the control signal line CON1 in a plan view. The same applies to the pixel 101B.
  • the FD wiring 141 is located between the first shield line 171LA and the first shield line 171LB in a plan view.
  • the first shield line 171LA is located between the FD wiring 141 and the control signal line CON1 in a plan view. The same applies to the pixel 101B.
  • the first shield 171B of the pixel 101B is located between the FD wiring 141 of the pixel 101B and the control signal line CON3 of the pixel 101A.
  • the first shield line 171LB of the pixel 101B is located between the FD wiring 141 of the pixel 101B and the control signal line CON3 of the pixel 101A.
  • the first shield 171A of the pixel 101A can suppress the capacitive coupling between the FD wiring 141 of the pixel 101A and the control signal line CON1 of the pixel 101A.
  • the first shield 171A of the pixel 101B can suppress capacitive coupling between the FD wiring 141 of the pixel 101B and the control signal line CON1 of the pixel 101B.
  • the first shield 171B of the pixel 101B can suppress capacitive coupling between the FD wiring 141 of the pixel 101B and the control signal line CON3 of the pixel 101A.
  • the pixel 101A has a first shield 171C, and the first shield 171C is located between the FD wiring 141 of the pixel 101B and the one of the control signal lines of the pixel 101A closest to the FD wiring 141 of the pixel 101B. You may have. Also according to this mode, the first shield 171C of the pixel 101A can suppress the capacitive coupling between the FD wiring 141 of the pixel 101B and the control signal lines CON1 to CON3 of the pixel 101A.
  • the layout of FIG. 24B can also be adopted.
  • the distance Da between the power supply line CON4 of the second pixel 101B and the first shield 171 is the distance between the power supply line CON4 of the second pixel 101B and the first wiring 141 of the first pixel 101B. It is smaller than Dd. By doing so, it is possible to suppress capacitive coupling between the power supply line CON4 of the second pixel 101B and the first wiring 141 of the first pixel 101B.
  • the imaging device 100 according to FIG. 24B can be described as follows.
  • the imaging device 100 includes a semiconductor substrate 151, a first pixel 101A, a second pixel 101B, and a first shield.
  • the first pixel 101A and the second pixel 101B are adjacent to each other.
  • the first pixel 101A includes a first diffusion region 124 and a first wiring 141.
  • the first diffusion region 124 is provided on the semiconductor substrate 151.
  • the first wiring 141 is connected to the first diffusion region 124.
  • the first signal charge obtained by the photoelectric conversion by the first pixel 101A flows.
  • the second pixel 101B includes a first transistor 126 and a first voltage line CON4.
  • the first transistor 126 includes a gate into which the second signal charge obtained by the photoelectric conversion by the second pixel 101B flows.
  • the first voltage line CON4 constitutes at least a part of a voltage supply path to the drain or the source of the first transistor 126. Different voltages VA1 and VA2 are applied to the first voltage line CON4.
  • the distance Da between the first voltage line CON4 and the first shield 171 is smaller than the distance Dd between the first voltage line CON4 and the first wiring 141.
  • This configuration is suitable for suppressing noise.
  • the first shield 171 having such a configuration is suitable for suppressing noise from being superimposed on the first wiring 141 due to the first voltage line CON4.
  • the first diffusion region 124 corresponds to the charge storage region 124.
  • the first wiring 141 corresponds to the FD wiring 141.
  • the first transistor 126 corresponds to the amplification transistor 126.
  • the first voltage line CON4 corresponds to the power supply line CON4.
  • the distance Da is the distance between the first voltage line CON4 existing in the second pixel 101B and the first shield 171.
  • the distance Dd is a distance between the first voltage line CON4 existing in the second pixel 101B and the first wiring 141 existing in the first pixel 101A.
  • the distance Da is smaller than the distance Dd.
  • the first shield 171 having such a configuration is suitable for suppressing noise from being superimposed on the first wiring 141 existing in the first pixel 101A due to the first voltage line CON4 existing in the second pixel 101B. ing.
  • the first shield 171 can shield at least a part of the line of electric force between the first wiring 141 and the first voltage line CON4.
  • the first voltage line CON4 is connected to the drain or source of the first signal charge 126.
  • the semiconductor substrate 151 is provided with the second diffusion layer of the second pixel 101B.
  • the second wiring of the second pixel 101B is connected to the second diffusion layer.
  • the second signal charge obtained by the photoelectric conversion of the second pixel 101B flows.
  • the second diffusion layer is electrically connected to the gate of the first transistor 126 of the second pixel 101B.
  • the second diffusion layer corresponds to the charge storage region 124 of the second pixel 101B.
  • the second wiring corresponds to the FD wiring 141 of the second pixel 101B.
  • the first shield 171 may be a constituent element of the first pixel 101A, a constituent element of the second pixel 101B, or a constituent element of these pixels 101A and 101B.
  • the pixels of the imaging device form an array.
  • the first pixel 101A and the second pixel 101B are adjacent to each other in the row direction or the column direction of the array.
  • the amplification transistor 126 and the first voltage line CON4 of the second pixel 101B may have the same features as those of the amplification transistor 126 and the first voltage line CON4 of the second pixel 101B described above in the first embodiment and the like. ..
  • the features of the above-described embodiment can be combined with the example of FIG. 24B.
  • the photoelectric conversion unit is not limited to the one described in the first embodiment.
  • the photodiode 127 is used as the photoelectric conversion unit.
  • FIG. 25 is an example of a cross-sectional view taken along line A0-A1 shown in FIG. 6 in that case.
  • the photodiode 127 is composed of the charge storage region 124 and the semiconductor substrate 151. It can be said that the charge accumulation region 124 is provided on the semiconductor substrate 151 as in the first embodiment.
  • the charge storage region 124 is connected to the FD wiring 141.
  • the FD wiring 141 electrically connects the charge storage region 124 and the gate of the amplification transistor 126 (not shown).
  • a part of the FD wiring 141, the first shield 171, and the power supply line CON4 are arranged in the same wiring layer 192A. Specifically, a part of the FD wiring 141, the first shield line 171L, and the power supply line CON4 are arranged in the same wiring layer 192A.
  • the FD wiring 141 includes a via 158A and a wiring 157A.
  • the part of the FD wiring 141 is the wiring 157A.
  • the signal charge generated by the photodiode 127 flows from the charge storage region 124 through the FD wiring 141 into the gate of the amplification transistor 126 shown in FIG.
  • the distance Da between the first voltage line CON4 and the first shield 171 is smaller than the distance Dd between the first voltage line CON4 and the first wiring 141.
  • the first shield 171 is arranged in the wiring layer 192A between a part of the first wiring 141 and the first voltage line CON4. As a result, it is possible to suppress capacitive coupling due to the parasitic capacitance between the first wiring 141 and the first voltage line CON4.
  • FIG. 6 is an example of a cross-sectional view taken along line A0-A1 shown in FIG. 6 in that case. In the following, a description overlapping with the example of FIG. 25 may be omitted.
  • the photodiode 127 is composed of the charge storage region and the semiconductor substrate 151.
  • the charge accumulation region 124 different from the charge accumulation region of the photodiode 127 is provided on the semiconductor substrate 151.
  • the photodiode 127 and the charge storage region 124 can be electrically connected via the transfer transistors 161 and 162.
  • the number of transfer transistors used may be one or three or more.
  • the signal charge generated by the photodiode 127 flows into the charge storage region 124 through the transistors 161 and 162, and further, from the charge storage region 124 through the first wiring 141, the amplification transistor shown in FIG. It flows into the gate of 126.
  • the first diffusion region 124 or the diffusion region and the semiconductor substrate 151 form the first photodiode 127. That is, the first photodiode 127 exists in the semiconductor substrate 151 and includes the first diffusion region 124 or the diffusion region. The first photodiode 127 converts incident light into first signal charges.
  • the first wiring 141 electrically connects the first transistor 126 and the first diffusion region 124.
  • Imaging device 100 according to FIG. 24A described above can be described as follows.
  • the image pickup device 100 includes a semiconductor substrate 151, a first pixel 101A, and a first shield.
  • the first pixel 101A includes a first diffusion region 124, a first wiring 141, a first transistor, and a first voltage line.
  • the first diffusion region 124 is provided on the semiconductor substrate 151.
  • the first wiring 141 is connected to the first diffusion region 124.
  • signal charges obtained by photoelectric conversion by the first pixel 101A flow.
  • the first voltage line is connected to the gate of the first transistor. Different voltages are applied to the first voltage line.
  • the distance between the first voltage line and the first shield is smaller than the distance between the first voltage line and the first wiring 141.
  • Such a configuration is suitable for suppressing noise.
  • the first shield having such a configuration is suitable for suppressing noise from being superimposed on the first wiring due to the first voltage line.
  • the combination of the first transistor and the first voltage line may correspond to the combination of the selection transistor 125 of the first pixel 101A and the control signal line CON1 of the first pixel 101A.
  • the combination of the first transistor and the first voltage line may correspond to the combination of the band control transistor 132 of the first pixel 101A and the control signal line CON2 of the first pixel 101A.
  • the combination of the first transistor and the first voltage line may correspond to the combination of the reset transistor 131 of the first pixel 101A and the control signal line CON3 of the first pixel 101A.
  • the first shield may correspond to the first shield 171A extending in a chain double-dashed line that represents the first pixel 101A in FIG. 24A. Specifically, the first shield can correspond to the first shield line 171LA extending in the two-dot chain line.
  • the distance between the first voltage line existing in the first pixel 101A and the first shield is the first voltage line existing in the first pixel 101A and the first voltage line existing in the first pixel 101A. It is smaller than the distance between the first wiring 141 and the first wiring 141.
  • the first shield having such a configuration is suitable for suppressing noise from being superimposed on the first wiring 141 existing in the first pixel 101A due to the first voltage line existing in the first pixel 101A. ..
  • the first shield can shield at least a part of the line of electric force between the first wiring 141 and the first voltage line.
  • the first shield may be a constituent element of the first pixel 101A or may not be a constituent element of the first pixel 101A.
  • the imaging device 100 according to FIG. 24A described above can also be described as follows.
  • the imaging device 100 includes a semiconductor substrate 151, a first pixel 101A, a second pixel 101B, and a first shield.
  • the first pixel 101A and the second pixel 101B are adjacent to each other.
  • the first pixel 101A includes a first transistor and a first voltage line.
  • the first voltage line is connected to the gate of the first transistor. Different voltages are applied to the first voltage line.
  • the second pixel 101B includes a first diffusion region 124 and a first wiring 141.
  • the first diffusion region 124 is provided on the semiconductor substrate 151.
  • the first wiring 141 is connected to the first diffusion region 124. In the first wiring 141, signal charges obtained by photoelectric conversion by the second pixel 101B flow.
  • the distance between the first voltage line and the first shield is smaller than the distance between the first voltage line and the first wiring 141.
  • Such a configuration is suitable for suppressing noise.
  • the first shield having such a configuration is suitable for suppressing noise from being superimposed on the first wiring due to the first voltage line.
  • the combination of the first transistor and the first voltage line may correspond to the combination of the selection transistor 125 of the first pixel 101A and the control signal line CON1 of the first pixel 101A.
  • the combination of the first transistor and the first voltage line may correspond to the combination of the band control transistor 132 of the first pixel 101A and the control signal line CON2 of the first pixel 101A.
  • the combination of the first transistor and the first voltage line may correspond to the combination of the reset transistor 131 of the first pixel 101A and the control signal line CON3 of the first pixel 101A.
  • the first shield may correspond to the first shield 171B extending in a chain double-dashed line that represents the second pixel 101B in FIG. 24A. Specifically, the first shield can correspond to the first shield line 171LB extending in the same two-dot chain line.
  • the distance between the first voltage line existing in the first pixel 101A and the first shield is the first voltage line existing in the first pixel 101A and the first voltage line existing in the second pixel 101B. It is smaller than the distance between the first wiring 141 and the first wiring 141.
  • the first shield having such a configuration is suitable for suppressing noise from being superimposed on the first wiring 141 existing in the second pixel 101B due to the first voltage line existing in the first pixel 101A. ..
  • the first shield can shield at least a part of the line of electric force between the first wiring 141 and the first voltage line.
  • the first shield may be a constituent element of the first pixel 101A, a constituent element of the second pixel 101B, or a constituent element of these pixels 101A and 101B.
  • the pixels of the imaging device form an array.
  • the first pixel 101A and the second pixel 101B are adjacent to each other in the row direction or the column direction of the array.
  • a camera system can be configured using the image pickup apparatus according to each of the embodiments described above.
  • an example of the camera system will be described with reference to FIG.
  • the camera system 300 shown in FIG. 27 includes an optical system 310, an imaging device 100, a signal processing circuit 360, a system controller 370, and a display device 380.
  • the camera system 300 is, for example, a smartphone, a digital camera, a video camera, or the like.
  • the image pickup apparatus 200 can be used.
  • the signal processing circuit 360 is, for example, a DSP (Digital Signal Processor).
  • the signal processing circuit 360 receives the output data from the imaging device 100 and performs processing such as gamma correction, color interpolation processing, spatial interpolation processing, and auto white balance.
  • the display device 380 is, for example, a liquid crystal display or an organic EL (Electro Luminescence) display.
  • the display device 380 may include an input interface such as a touch panel.
  • the user can use the touch pen to select the processing content of the signal processing circuit 360, control it, and set the imaging conditions via the input interface.
  • the system controller 370 controls the entire camera system 300.
  • the system controller 370 is typically a semiconductor integrated circuit, for example, a CPU.
  • the captured image can be displayed on the display device 380. Therefore, the photographed image can be immediately confirmed. Furthermore, GUI (Graphic User Interface) control using the display device 380 becomes possible.
  • the imaging device according to the present disclosure is useful as various imaging devices. It can also be applied to applications such as digital cameras, digital video cameras, mobile phones with cameras, medical cameras such as electronic endoscopes, in-vehicle cameras and robot cameras.

Landscapes

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Abstract

撮像装置は、半導体基板と、光電変換を行う第１画素と、第１シールドと、を備える。前記第１画素は、前記半導体基板内に存在する第１拡散領域と、前記第１拡散領域に接続された第１配線と、第１トランジスタと、前記第１トランジスタのドレインまたはソースへの電圧供給経路の少なくとも一部を構成する第１電圧線と、を含む。第１配線には、前記第１画素による前記光電変換で得られた第１信号電荷が流れる。前記第１トランジスタのゲートには、前記第１配線を経由して前記第１信号電荷が流入する。第１電圧線には、互いに異なる電圧が印加される。前記第１電圧線と前記第１シールドとの間の距離は、前記第１電圧線と前記第１配線との間の距離よりも小さい。

Description

撮像装置
　本開示は、撮像装置に関する。
　デジタルカメラなどに、イメージセンサが用いられている。イメージセンサとしては、ＣＣＤ（Charge Coupled Device）イメージセンサおよびＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサが例示される。これらのイメージセンサでは、半導体基板に、フォトダイオードが設けられている。
　他方、特許文献１および２では、半導体基板と光電変換部との積層構造を有する撮像装置が提案されている。特許文献１および２の積層型の撮像装置では、光電変換部は、光電変換を行う光電変換層を有する。光電変換により、電荷が生成される。電荷は、電荷蓄積領域（「フローティングディフュージョン」と呼ばれる）に蓄積される。半導体基板には、ＣＣＤ回路またはＣＭＯＳ回路が設けられている。電荷蓄積領域に蓄積された電荷の量に応じた信号が、ＣＣＤ回路またはＣＭＯＳ回路を介して読み出される。
特許第６１０８２８０号 特許第６１２４２１７号
　ノイズを抑制する技術が要求されている。
　本開示は、
　半導体基板と、光電変換を行う第１画素と、第１シールドと、を備え、
　前記第１画素は、
　　前記半導体基板内に存在する第１拡散領域と、
　　前記第１拡散領域に接続された第１配線であって、前記第１画素による前記光電変換で得られた第１信号電荷が流れる第１配線と、
　　前記第１配線を経由して前記第１信号電荷が流入するゲートを含む第１トランジスタと、
　　前記第１トランジスタのドレインまたはソースへの電圧供給経路の少なくとも一部を構成する第１電圧線であって、互いに異なる電圧が印加される第１電圧線と、
　を含み、
　前記第１電圧線と前記第１シールドとの間の距離は、前記第１電圧線と前記第１配線との間の距離よりも小さい、
　撮像装置を提供する。
　本開示は、ノイズを抑制する技術を提供する。
図１は、撮像装置の例示的な回路構成を示す模式図である。 図２は、画素の例示的な回路構成を示す模式図である。 図３は、画素の例示的な回路構成を示す模式図である。 図４は、撮像装置の例示的な回路構成を示す模式図である。 図５は、読み出し回路の動作の一例を説明するためのタイミングチャートである。 図６は、画素における各配線のレイアウトの一例を模式的に示す平面図である。 図７Ａは、画素における各配線のレイアウトの一例を模式的に示す平面図である。 図７Ｂは、画素における各配線のレイアウトの一例を模式的に示す平面図である。 図８は、画素における各配線のレイアウトの一例を模式的に示す平面図である。 図９は、画素における断面の一例を模式的に示す断面図である。 図１０は、画素における断面の一例を模式的に示す断面図である。 図１１は、画素における断面の一例を模式的に示す断面図である。 図１２は、画素における断面の一例を模式的に示す断面図である。 図１３Ａは、画素における断面の一例を模式的に示す断面図である。 図１３Ｂは、画素における断面の一例を模式的に示す断面図である。 図１３Ｃは、画素における断面の一例を模式的に示す断面図である。 図１４は、画素における断面の一例を模式的に示す断面図である。 図１５は、撮像装置の例示的な回路構成を示す模式図である。 図１６は、画素の例示的な回路構成を示す模式図である。 図１７は、読み出し回路の動作の一例を説明するためのタイミングチャートである。 図１８は、画素における各配線のレイアウトの一例を模式的に示す平面図である。 図１９は、画素における各配線のレイアウトの一例を模式的に示す平面図である。 図２０は、画素における断面の一例を模式的に示す断面図である。 図２１は、画素における断面の一例を模式的に示す断面図である。 図２２は、画素における各配線のレイアウトの一例を模式的に示す平面図である。 図２３は、画素における断面の一例を模式的に示す断面図である。 図２４Ａは、画素における各配線のレイアウトの一例を模式的に示す平面図である。 図２４Ｂは、画素における各配線のレイアウトの一例を模式的に示す平面図である。 図２５は、画素における断面の一例を模式的に示す断面図である。 図２６は、画素における断面の一例を模式的に示す断面図である。 図２７は、カメラシステムのブロック図である。
　（本開示に係る一態様の概要）
　本開示の第１態様に係る撮像装置は、
　半導体基板と、第１画素と、第１シールドと、を備え、
　前記第１画素は、
　　前記半導体基板に設けられた第１拡散領域と、
　　前記第１拡散領域に接続された第１配線であって、前記第１画素による光電変換で得られた第１信号電荷が流れる第１配線と、
　　前記第１信号電荷が流入するゲートを含む第１トランジスタと、
　　前記第１トランジスタのドレインまたはソースへの電圧供給経路の少なくとも一部を構成する第１電圧線であって、互いに異なる電圧が印加される第１電圧線と、
　を含み、
　前記第１電圧線と前記第１シールドとの間の距離は、前記第１電圧線と前記第１配線との間の距離よりも小さい。
　第１態様は、ノイズを抑制するのに適している。具体的には、第１態様の第１シールドは、第１電圧線が原因で第１配線にノイズが重畳されるのを抑制するのに適している。
　本開示の第２態様に係る撮像装置は、
　半導体基板と、第１画素と、第２画素と、第１シールドと、を備え、
　前記第１画素および前記第２画素は、互いに隣接しており、
　前記第１画素は、
　　前記半導体基板に設けられた第１拡散領域と、
　　前記第１拡散領域に接続された第１配線であって、前記第１画素による光電変換で得られた第１信号電荷が流れる第１配線と、
　を含み、
　前記第２画素は、
　　前記第２画素による光電変換で得られた第２信号電荷が流入するゲートを含む第１トランジスタと、
　　前記第１トランジスタのドレインまたはソースへの電圧供給経路の少なくとも一部を構成する第１電圧線であって、互いに異なる電圧が印加される第１電圧線と、
　を含み、
　前記第１電圧線と前記第１シールドとの間の距離は、前記第１電圧線と前記第１配線との間の距離よりも小さい。
　第２態様は、ノイズを抑制するのに適している。具体的には、第２態様の第１シールドは、第１電圧線が原因で第１配線にノイズが重畳されるのを抑制するのに適している。
　本開示の第３態様において、例えば、第１態様または第２態様に係る撮像装置では、
　前記第１シールドの電圧が固定された状態で、前記第１電圧線の電圧が変更されてもよい。
　第３態様の第１シールドは、第１電圧線が原因で第１配線にノイズが重畳されるのを抑制するのに適している。
　本開示の第４態様において、例えば、第１から第３態様のいずれか１つに係る撮像装置は、前記半導体基板の厚さ方向に関する第１の位置に設けられた第１配線層をさらに備えていてもよく、
　前記第１電圧線は、前記第１配線層に配置されていてもよく、
　前記第１シールドは、前記第１配線層に配置されていてもよく、
　前記第１配線は、前記第１配線層内に位置する第１部分を含んでいてもよく、
　平面視において、前記第１シールドは、前記第１部分と前記第１電圧線との間にあってもよい。
　第１電圧線および第１シールドが、同じ配線層に配置されている場合がある。そのような場合において、第４態様の第１シールドは、上記ノイズ抑制効果を発揮し得る。
　本開示の第５態様において、例えば、第１から第３態様のいずれか１つに係る撮像装置は、前記半導体基板の厚さ方向に関する互いに異なる位置に設けられた第１配線層および第２配線層をさらに備えていてもよく、
　前記第１電圧線は、前記第１配線層に配置されていてもよく、
　前記第１シールドは、前記第２配線層に配置されていてもよく、
　前記第１配線は、前記第２配線層内に位置する第１部分を含んでいてもよく、
　平面視において、第１シールドは、前記第１部分と前記第１電圧線との間にあってもよい。
　第１電圧線および第１シールドが、互いに異なる配線層に配置されている場合がある。そのような場合において、第５態様の第１シールドは、上記ノイズ抑制効果を発揮し得る。
　本開示の第６態様において、例えば、第１から第５態様のいずれか１つに係る撮像装置は、第２シールドを備えていてもよく、
　前記第１電圧線と前記第２シールドとの間の距離は、前記第１電圧線と前記第１配線との間の距離よりも小さくてもよい。
　第６態様の第２シールドは、第１電圧線が原因で第１配線にノイズが重畳されるのを抑制するのに適している。
　本開示の第７態様において、例えば、第１から第６態様のいずれか１つに係る撮像装置では、
　前記第１シールドと前記第１電圧線との間の距離は、前記第１シールドと前記第１配線との間の距離よりも小さくてもよい。
　第７態様の第１シールドは、第１電圧線が原因で第１配線にノイズが重畳されるのを抑制するのに適している。
　本開示の第８態様において、例えば、第１から第７態様のいずれか１つに係る撮像装置では、
　平面視において、前記第１電圧線と前記第１シールドとの間に、配線が存在しなくてもよい。
　第８態様の第１シールドは、第１電圧線が原因で第１配線にノイズが重畳されるのを抑制するのに適している。
　本開示の第９態様において、例えば、第１から第８態様のいずれか１つに係る撮像装置では、
　前記第１シールドは、第１シールド線を含んでいてもよく、
　前記第１電圧線と前記第１シールド線との間の距離は、前記第１電圧線と前記第１配線との間の距離よりも小さくてもよい。
　第９態様の第１シールド線は、第１電圧線が原因で第１配線にノイズが重畳されるのを抑制するのに適している。
　本開示の第１０態様において、例えば、第１から第９態様のいずれか１つに係る撮像装置は、容量素子をさらに備えていてもよく、
　前記容量素子は、
　　一対の電極と、
　　前記一対の電極に挟まれた誘電体層と、
　を含んでいてもよく、
　前記第１シールドは、前記一対の電極の一方を含んでいてもよい。
　第１０態様の容量素子の電極は、上記ノイズ抑制のためのシールドとして作用し得る。
　本開示の第１１態様において、例えば、第１０態様に係る撮像装置では、
　前記一対の電極の前記一方は、前記一対の電極の他方に比べて前記第１電圧線に近い近くてもよく、
　前記一対の電極の前記一方と前記第１電圧線との間の距離は、前記第１配線と前記第１電圧線との間の距離よりも小さくてもよい。
　第１１態様の一対の電極の一方は、第１電圧線が原因で第１配線にノイズが重畳されるのを抑制するのに適している。
　本開示の第１２態様において、例えば、第１から第１１態様のいずれか１つに係る撮像装置は、第１光電変換部をさらに備えていてもよく、
　前記第１光電変換部は、第１電極と、第２電極と、前記第１電極と前記第２電極との間に配置された光電変換層と、を含んでいてもよく、
　前記光電変換層は、入射光を前記第１信号電荷に変換してもよく、
　前記第１配線は、前記第２電極と前記第１拡散領域とを接続していてもよい。
　第１２態様の第１配線は、第１光電変換部から第１拡散領域へと信号電荷を流すのに適している。第１２態様の第１電極および第２電極は、光電変換層に印加される電界を調整して光電変換層で生成される第１信号電荷の量を調整するのに適している。
　本開示の第１３態様において、例えば、第１２態様に係る撮像装置では、
　前記半導体基板の厚さ方向に関し、前記第１電圧線および前記第１シールドは、前記第１光電変換部と前記半導体基板との間の位置にあってもよい。
　第１３態様の第１電圧線および第１シールドの配置は、第１２態様において採用され得る配置の一例である。
　本開示の第１４態様において、例えば、第１２態様または第１３態様に係る撮像装置は、前記半導体基板の厚さ方向に関する互いに異なる位置に設けられた複数の配線層をさらに備えていてもよく、
　前記複数の配線層は、第１配線層を含んでいてもよく、
　前記第１電圧線は、前記第１配線層に配置されていてもよく、
　前記複数の配線層のうち前記第１光電変換部に最も近い層を近位層と定義したとき、前記第１配線層は、前記近位層であってもよい。
　第１４態様は、第１電圧線からみて第１光電変換部側に信号線および電源線を配置するのを回避するのに適している。このようにすれば、第１電圧線の電圧変動を考慮した設計が一部緩和され、配線が容易となる。
　本開示の第１５態様において、例えば、第１２から第１４態様のいずれか１つに係る撮像装置では、
　前記半導体基板の厚さ方向に関し、前記第２電極と、前記第１シールドと、前記第１電圧線と、前記半導体基板とは、この順に並んでいてもよい。
　第１５態様の第１シールドは、第１電圧線が原因で第２電極にノイズが重畳されるのを抑制するのに適している。
　本開示の第１６態様において、例えば、第１５態様に係る撮像装置では、
　前記第１シールドは、第１シールド線を含んでいてもよく、
　平面視において、前記第１シールド線は、前記第１電圧線の少なくとも一部と重なっていてもよい。
　第１６態様のシールド線は、第１電圧線が原因で第２電極にノイズが重畳されるのを抑制するのに適している。
　本開示の第１７態様において、例えば、第１６態様に係る撮像装置では、
　平面視において、前記第１シールド線は、前記第１電圧線の全体と重なっていてもよい。
　第１７態様のシールド線は、第１電圧線が原因で第２電極にノイズが重畳されるのを抑制するのに適している。
　本開示の第１８態様において、例えば、第１２から第１７態様のいずれか１つに係る撮像装置は、第３電極をさらに備えていてもよく、
　前記第３電極は、前記光電変換層からみて前記第２電極と同じ側に設けられていてもよく、
　前記第３電極は、前記第２電極と電気的に分離されていてもよく、
　前記第３電極は、前記第１シールドと電気的に接続されていてもよい。
　第１８態様の構成は、第３電極と第１シールドとが共通の電圧供給元を利用可能な構成の一例である。
　本開示の第１９態様において、例えば、第１２から第１８態様のいずれか１つに係る撮像装置では、
　前記第１シールドと前記第１電圧線との間の距離は、
　　前記半導体基板の厚さ方向に関する前記第２電極と前記第１電圧線との間の距離よりも小さく、かつ、
　　平面視における前記第１電圧線と前記第１配線との間の距離よりも小さくてもよい。
　第１９態様の第１シールドは、第１電圧線が原因で第２電極にノイズが重畳されるのを抑制することと、第１電圧線が原因で第１配線にノイズが重畳されるのを抑制することと、に適している。
　本開示の第２０態様において、例えば、第１から第１１態様のいずれか１つに係る撮像装置では、
　前記第１拡散領域と、前記半導体基板とによって、第１フォトダイオードが構成されていてもよく、
　前記第１フォトダイオードは、入射光を前記第１信号電荷に変換してもよく、
　前記第１配線は、前記第１トランジスタと前記第１拡散領域とを電気的に接続していてもよい。
　第２０態様によれば、フォトダイオードを用いた撮像装置を実現できる。
　本開示の第２１態様に係る撮像装置は、
　半導体基板と、第１画素と、第１シールドと、を備え、
　前記第１画素は、
　　前記半導体基板に設けられた第１拡散領域と、
　　前記第１拡散領域に接続された第１配線であって、前記第１画素による光電変換で得られた信号電荷が流れる第１配線と、
　　第１トランジスタと、
　　前記第１トランジスタのゲートに接続された第１電圧線であって、互いに異なる電圧が印加される第１電圧線と、
　を含み、
　前記第１電圧線と前記第１シールドとの間の距離は、前記第１電圧線と前記第１配線との間の距離よりも小さい。
　第２１態様は、ノイズを抑制するのに適している。具体的には、第２１態様の第１シールドは、第１電圧線が原因で第１配線にノイズが重畳されるのを抑制するのに適している。
　本開示の第２２態様は、
　半導体基板と、第１画素と、第２画素と、第１シールドと、を備え、
　前記第１画素および前記第２画素は、互いに隣接しており、
　前記第１画素は、
　　第１トランジスタと、
　　前記第１トランジスタのゲートに接続された第１電圧線であって、互いに異なる電圧が印加される第１電圧線と、
　を含み、
　前記第２画素は、
　　前記半導体基板に設けられた第１拡散領域と、
　　前記第１拡散領域に接続された第１配線であって、前記第２画素による光電変換で得られた信号電荷が流れる第１配線と、
　を含み、
　前記第１電圧線と前記第１シールドとの間の距離は、前記第１電圧線と前記第１配線との間の距離よりも小さい。
　第２２態様は、ノイズを抑制するのに適している。具体的には、第２２態様の第１シールドは、第１電圧線が原因で第１配線にノイズが重畳されるのを抑制するのに適している。
　以下、図面を参照しながら、本開示の実施形態を詳細に説明する。なお、以下で説明する実施形態は、いずれも包括的または具体的な例を示す。以下の実施形態で示される数値、形状、材料、構成要素、構成要素の配置および接続形態、ステップ、ステップの順序などは、一例であり、本開示を限定する主旨ではない。本明細書において説明される種々の態様は、矛盾が生じない限り互いに組み合わせることが可能である。また、以下の実施形態における構成要素のうち、最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。以下の説明において、実質的に同じ機能を有する構成要素は共通の参照符号で示し、説明を省略することがある。
　本明細書では、２つの物体間の距離は、２つの物体を結ぶ最短の線分の長さを指す。
　本明細書では、ＦＤ配線およびシールド線という用語を用いることがある。ＦＤ配線は、ビアを含んでいてもよい要素を指す。シールド線は、ビアを含んでいてもよい要素を指す。また、本明細書では、ビアホールおよびその内部の導体をまとめて「ビア」と呼ぶ。
　本明細書では、第１、第２、第３・・・という序数詞を用いることがある。ある要素に序数詞が付されている場合に、より若番の同種類の要素が存在することは必須ではない。必要に応じて序数詞の番号を変更することができる。
　＜１－１．撮像装置１００の構造＞
　以下、第１の実施形態について説明する。図１は、本実施形態に係る撮像装置１００の構造を示す図である。図１を参照しながら、撮像装置１００の構造を説明する。
　以下に説明する例では、撮像装置１００は、光電変換膜積層型の撮像装置である。撮像装置１００では、光電変換膜が半導体基板の一方面側に積層された構成となっている。
　撮像装置１００は、複数の画素１０１と、周辺回路と、を備える。
　複数の画素１０１により、画素領域が構成されている。本実施形態では、複数の画素１０１は、二次元状に配置されている。ただし、複数の画素１０１は、一次元に配列されていてもよい。その場合、撮像装置１００は、ラインセンサである。
　図１の例では、複数の画素１０１は、行方向および列方向に配列されている。行方向は、行が延びる方向である。列方向は、列が延びる方向である。垂直方向が、列方向である。水平方向が、行方向である。
　撮像装置１００は、制御信号線ＣＯＮ１、制御信号線ＣＯＮ２、制御信号線ＣＯＮ３と、出力信号線１１１と、電源線ＣＯＮ４と、電源線１１２と、を備える。制御信号線ＣＯＮ１、制御信号線ＣＯＮ２および制御信号線ＣＯＮ３は、行毎に配置されている。出力信号線１１１および電源線ＣＯＮ４は、列毎に配置されている。電源線１１２は、基準電圧Ｖｐが印加され、全ての画素に基準電圧Ｖｐを供給する。画素１０１の各々は、対応する列に対応して配置されている出力信号線１１１に接続されている。画素１０１の詳細な説明は後述する。
　周辺回路は、垂直走査回路１０２と、カラム信号処理回路１０３と、水平信号読み出し回路１０４と、定電流源１０５Ａと、定電流源１０５Ｂとを含む。垂直走査回路１０２は、行走査回路とも呼ばれる。カラム信号処理回路１０３は、行信号蓄積回路とも呼ばれる。水平信号読み出し回路１０４は、列走査回路とも呼ばれる。
　カラム信号処理回路１０３、定電流源１０５Ａおよび定電流源１０５Ｂは、例えば、二次元に配列された画素１０１の列毎に配置される。以下、周辺回路の構成の一例を説明する。
　垂直走査回路１０２は、制御信号線ＣＯＮ１と制御信号線ＣＯＮ２と制御信号線ＣＯＮ３とに接続されている。垂直走査回路１０２は、制御信号線ＣＯＮ１に所定の電圧を印加することにより、各行に配置された複数の画素１０１を行単位で選択する。これにより、選択された画素１０１の信号電圧の読み出しと、後述する画素電極のリセットとが実行される。
　各列に配置された画素１０１は、各列に対応した出力信号線１１１を介してカラム信号処理回路１０３に電気的に接続されている。カラム信号処理回路１０３は、相関二重サンプリングに代表される雑音抑圧信号処理およびアナログ－デジタル変換（ＡＤ変換）などを行う。
　複数の列に対応して設けられた複数のカラム信号処理回路１０３には、水平信号読み出し回路１０４が電気的に接続されている。水平信号読み出し回路１０４は、複数のカラム信号処理回路１０３から出力された信号を水平信号共通線１１３に順次読み出す。
　電源線ＣＯＮ４には、複数の値の電圧が印加される。例えば、これら複数の値の電圧は、図示しない電圧源により生成される。なお、この電圧源は、撮像装置１００の内部に設けられていてもよいし、撮像装置１００の外部に設けられていてもよい。
　図２は、本実施形態に係る撮像装置１００内の画素１０１の例示的な構成を示す回路図である。画素１０１は、光電変換部１２１と、読み出し回路１２２とを含んでいる。
　光電変換部１２１は、光検出器である。光電変換部１２１は、光信号である入射光を電気信号である信号電荷に変換する。
　読み出し回路１２２は、光電変換部１２１により検出された電気信号を読み出す。読み出し回路１２２は、帯域制御部１２３と、電荷蓄積領域１２４と、選択トランジスタ１２５と、増幅トランジスタ１２６とを含んでいる。
　電荷蓄積領域１２４は、光電変換部１２１によって検出された信号電荷が蓄積される領域の一部を指す。具体的には、電荷蓄積領域１２４は、半導体基板に設けられた拡散領域に対応する。電荷蓄積領域１２４を、フローティングディフュージョン（ＦＤ）と呼ぶことができる。
　以下では、電荷蓄積部ＣＳＰという用語を用いることがある。電荷蓄積部ＣＳＰは、光電変換部１２１によって検出された信号電荷が蓄積される構成全体を指す。電荷蓄積部ＣＳＰは、電荷蓄積領域１２４を含む。
　例えば、光電変換部１２１は、第１電極と、第２電極と、光電変換膜とを有する。光電変換膜は、第１電極と第２電極との間に位置する。光電変換膜は、例えば、有機光電変換膜である。第１電極には基準電圧Ｖｐが印加される。電荷蓄積領域１２４が第２電極に電気的に接続されている。これにより、光電変換部１２１で生成された信号電荷は電荷蓄積領域１２４に蓄積される。
　光電変換膜を有する光電変換部１２１を用いる場合において、信号電荷を電荷蓄積領域１２４に蓄積する方法を具体的に説明する。
　光電変換膜に光が入射すると、光電変換により電子－正孔対が発生する。第１電極と第２電極との間に電位差がある場合、発生した電子あるいは正孔の一方が、第２電極に移動する。例えば、第１電極に印加される基準電圧Ｖｐが第２電極の電圧よりも高い場合には、正孔が第２電極に移動する。第２電極の電圧は、例えばリセット電圧である。正孔は配線を介して電荷蓄積領域１２４に移動する。これにより、正孔を信号電荷として利用することができる。
　電子を信号電荷として用いることもできる。
　他の一例では、図３に示す画素１０１のように、光電変換部として、フォトダイオード１２７が用いられる。フォトダイオード１２７は、例えば基板表面に位置するｎ型拡散層と、基板内に位置し、ｎ型拡散層に接するｐ型拡散層とを含む。フォトダイオード１２７のｐ型層にはグランド電位または基準電圧Ｖｐが印加される。一具体例では、図示しない転送トランジスタを介してフォトダイオード１２７と電荷蓄積領域１２４とが電気的に接続され得る。この具体例は、後述の図２６の形態に対応する。この具体例では、フォトダイオード１２７で生成された信号電荷は、転送トランジスタを介して電荷蓄積領域１２４に転送され、蓄積される。ただし、図２５に示すように、転送トランジスタは必須ではない。光電変換部としてフォトダイオード１２７が用いられる場合については、図２５および２６を参照して後述する。
　光電変換部として、光電変換機能を有する素子を広く利用することができる。
　再び図２を参照する。電荷蓄積領域１２４は、配線層を介して光電変換部１２１と接続されている。電荷蓄積領域１２４は、増幅トランジスタ１２６のゲートに接続されている。増幅トランジスタ１２６は、電荷蓄積領域１２４に蓄積された信号電荷の量に対応した信号を帯域制御部１２３および選択トランジスタ１２５に出力する。
　帯域制御部１２３は、リセットトランジスタ１３１と、帯域制御トランジスタ１３２と、容量素子１３３と、容量素子１３４とを含んでいる。リセットトランジスタ１３１は、電荷蓄積領域１２４をリセットするために用いられる。帯域制御トランジスタ１３２は、電荷蓄積領域１２４から増幅トランジスタ１２６を通り帰還される帰還信号の帯域を制限するために用いられる。
　後述する「ノイズ抑制期間」において、電荷蓄積領域１２４から読み出された信号電荷は、増幅トランジスタ１２６によって増幅され、帯域制御トランジスタ１３２によって帯域制限をかけられた後に電荷蓄積領域１２４に帰還される。つまり、読み出し回路１２２は、増幅トランジスタ１２６から出力された、信号電荷の量に応じた信号を、電荷蓄積領域１２４に負帰還する帰還経路を有する。この帰還経路は、電荷蓄積領域１２４と、増幅トランジスタ１２６と、帯域制御トランジスタ１３２と、容量素子１３４とを含む。
　選択トランジスタ１２５は、少なくとも２つの画素１０１で共有される出力信号線１１１に接続されている。出力信号線１１１を共有する画素１０１は、同じ列に属していてもよい。出力信号線１１１は、全ての列に配置されていなくてもよい。例えば、複数の列に対して一本の出力信号線１１１が配置されており、複数の列で一本の出力信号線１１１を共有していてもよい。あるいは、１つの列に複数の出力信号線１１１が配置されていてもよい。例えば、図４に示すように、１つの列に第１出力信号線１１１Ａおよび第２出力信号線１１１Ｂが配置され、奇数行に位置する画素１０１の信号が第１出力信号線１１１Ａに出力され、偶数行に位置する画素１０１の信号が第２出力信号線１１１Ｂに出力されてもよい。
　後述する「読み出し期間およびリセット読み出し期間」において、増幅トランジスタ１２６によって増幅された信号は、選択トランジスタ１２５を介して出力信号線１１１に出力される。この期間において、帰還経路は形成されない。「容量素子」は、電極の間に絶縁膜などの誘電体が挟まれた構造を意味する。また、「電極」は、金属から形成された電極に限定されず、ポリシリコン層などを広く含むように解釈される。本明細書における「電極」は、半導体基板の一部分であってもよい。
　＜１－２．読出し回路１２２の動作＞
　読出し回路１２２の動作について説明する。なお、トランジスタのドレインおよびソースは、厳密には印加電圧により決定されるものであり、構造上区別できない場合がある。よって、本実施形態では、これらをドレインおよびソースの一方、または、ドレインおよびソースの他方と記す。また、便宜上、図２における下側の端子をドレインおよびソースの一方と記し、上側の端子をドレインおよびソースの他方と記す。また、ドレインおよびソースは、それぞれ拡散領域で構成される。
　図２に示すように、増幅トランジスタ１２６のゲートには、電荷蓄積領域１２４が電気的に接続されている。増幅トランジスタ１２６のドレインおよびソースの他方は、帯域制御トランジスタ１３２のドレインおよびソースの他方と、選択トランジスタ１２５のドレインおよびソースの一方とに、電気的に接続されている。
　また、帯域制御トランジスタ１３２のドレインおよびソースの一方は、容量素子１３３の一端に電気的に接続されている。また、容量素子１３３の他端には基準電圧ＶＲ１が印加される。これにより、帯域制御トランジスタ１３２と容量素子１３３とによってＲＣフィルタ回路が形成される。
　帯域制御トランジスタ１３２のドレインおよびソースの一方は、さらに、容量素子１３４の一端と電気的に接続されている。また、容量素子１３４の他端は、電荷蓄積領域１２４に電気的に接続されている。
　帯域制御トランジスタ１３２のゲートには、制御信号線ＣＯＮ２が接続されている。制御信号線ＣＯＮ２の電圧により、帯域制御トランジスタ１３２のオン・オフが決定される。
　例えば、制御信号線ＣＯＮ２の電圧がハイレベルのとき、帯域制御トランジスタ１３２はオンする。その結果、電荷蓄積領域１２４と、増幅トランジスタ１２６と、帯域制御トランジスタ１３２と、容量素子１３４とによって、帰還経路が形成される。
　制御信号線ＣＯＮ２の電圧が低くなると、帯域制御トランジスタ１３２の抵抗成分が大きくなる。そのため、該抵抗成分と帰還経路における容量成分とによって定まるカットオフ周波数が低くなり、帰還する信号の周波数領域は狭くなる。
　帰還経路が形成されているとき、帯域制御トランジスタ１３２が出力する信号は、容量素子１３４および電荷蓄積領域１２４の寄生容量によって形成される減衰回路で減衰され、減衰された信号が電荷蓄積領域１２４に帰還される。容量素子１３４の容量をＣｃ、電荷蓄積領域１２４の寄生容量をＣｆｄとすると、減衰率Ｂは、Ｃｃ／（Ｃｃ＋Ｃｆｄ）で表される。
　制御信号線ＣＯＮ２の電圧がさらに低くなり、ローレベルになると、帯域制御トランジスタ１３２はオフする。この場合、帰還経路は形成されない。
　電荷蓄積領域１２４は、さらに、リセットトランジスタ１３１のドレインおよびソースの一方に電気的に接続されている。リセットトランジスタ１３１のドレインおよびソースの一方は、電荷蓄積領域１２４として機能してもよい。つまり、リセットトランジスタ１３１のドレインおよびソースの一方は、電荷蓄積領域１２４であってもよい。リセットトランジスタ１３１のドレインおよびソースの他方は、ノード１２９に接続されている。ここで、ノードは、電気回路における複数の要素間の電気的な接続部を意味し、該要素間の電気的な接続を担う配線などを含む概念である。
　リセットトランジスタ１３１のゲートには、制御信号線ＣＯＮ３が接続されている。制御信号線ＣＯＮ３の電圧により、リセットトランジスタ１３１の状態が決定される。例えば、制御信号線ＣＯＮ３の電圧がハイレベルのとき、リセットトランジスタ１３１はオンする。これにより、電荷蓄積領域１２４はノード１２９の電圧にリセットされる。
　選択トランジスタ１２５のソースまたはドレインの他方は、出力信号線１１１に接続されている。選択トランジスタ１２５のゲートは制御信号線ＣＯＮ１に接続されている。制御信号線ＣＯＮ１の電圧により選択トランジスタ１２５のオン・オフが決定される。例えば、制御信号線ＣＯＮ１の電圧がハイレベルのとき、選択トランジスタ１２５はオンする。これにより、増幅トランジスタ１２６と出力信号線１１１とは電気的に接続される。制御信号線ＣＯＮ１の電圧がローレベルのとき、選択トランジスタ１２５はオフする。その結果、選択トランジスタ１２５と出力信号線１１１とは電気的に分離される。
　増幅トランジスタ１２６のドレインおよびソースの一方には、電源線ＣＯＮ４が接続されている。電荷蓄積領域１２４がリセットされるリセット期間において、増幅トランジスタ１２６のドレインおよびソースの一方には、電源線ＣＯＮ４から電圧ＶＡ１が印加される。また、電荷蓄積領域１２４から電荷が読み出される読み出し期間において、増幅トランジスタ１２６のドレインおよびソースの一方には、電源線ＣＯＮ４から電圧ＶＡ２が印加される。電源線ＣＯＮ４に印加される電圧を制御することにより、増幅トランジスタ１２６のドレインおよびソースの一方に印加する電圧が、電圧ＶＡ１または電圧ＶＡ２に切り替えられる。
　例えば、電圧ＶＡ１は、ＧＮＤである。ＧＮＤは、接地電圧である。電圧ＶＡ２は、ＶＤＤである。ＶＤＤは、電源電圧である。
　電源線ＣＯＮ４と増幅トランジスタ１２６とを含む増幅回路は、画素１０１毎に設けられていてもよいし、複数の画素１０１で共有されていてもよい。増幅回路を複数の画素１０１で共有することで、１画素当りの素子数を削減できる。
　出力信号線１１１には、定電流源１０５Ａまたは１０５Ｂが接続され得る。選択トランジスタ１２５がオンのとき、選択トランジスタ１２５、増幅トランジスタ１２６、および定電流源１０５Ａまたは１０５Ｂによって、ソースフォロア回路が形成される。
　電荷蓄積領域１２４に蓄積された信号電荷に応じた信号は、出力信号線１１１に出力され、外部に読み出される。具体的には、後述するリセット期間およびノイズ抑制期間においては、定電流源１０５Ａが出力信号線１１１に接続される。読み出し期間およびリセット読み出し期間においては、定電流源１０５Ｂが出力信号線１１１に接続される。
　次に、タイミングチャートを用いて読み出し回路１２２の動作を説明する。図５は、読み出し回路１２２の動作の一例を示すタイミングチャートである。各グラフにおいて、横軸は時刻を示している。縦軸は、上から、制御信号線ＣＯＮ１の電圧レベル、制御信号線ＣＯＮ２の電圧レベル、制御信号線ＣＯＮ３の電圧レベル、および、電源線ＣＯＮ４の電圧レベルを、それぞれ示す。
　（露光期間）
　時刻ｔ０から時刻ｔ１までが、露光期間に対応する。
　時刻ｔ０から時刻ｔ１までの期間では、制御信号線ＣＯＮ１の電圧がローレベルであるため、選択トランジスタ１２５はオフしている。また、この期間において、入射光に応じて生成された信号電荷が電荷蓄積領域１２４に蓄積される。
　（読み出し期間）
　時刻ｔ１から時刻ｔ２までが、読み出し期間に対応する。
　時刻ｔ１において制御信号線ＣＯＮ１の電圧がハイレベルになることで、選択トランジスタ１２５がオンする。また、電源線ＣＯＮ４の電圧レベルは電圧ＶＡ２（例えばＶＤＤ）である。この状態においては、増幅トランジスタ１２６と定電流源１０５Ｂとがソースフォロア回路を形成する。これにより、電荷蓄積領域１２４に蓄積された信号電荷に応じた信号が出力信号線１１１に出力される。このとき、ソースフォロア回路の増幅率は、例えば１倍程度である。
　（リセット期間）
　時刻ｔ２から時刻ｔ３までが、リセット期間に対応する。
　時刻ｔ２において制御信号線ＣＯＮ２の電圧がハイレベルになることで、帯域制御トランジスタ１３２がオンする。また、電源線ＣＯＮ４の電圧レベルが電圧ＶＡ１になり、増幅トランジスタ１２６のドレインおよびソースの一方に電圧ＶＡ１が印加される。電圧ＶＡ１は、例えばＧＮＤである。さらに、制御信号線ＣＯＮ３の電圧がハイレベルになることでリセットトランジスタ１３１がオンする。これにより、電荷蓄積領域１２４の電圧は、電圧ＶＡ１にリセットされる。
　なお、電源線ＣＯＮ４には、抵抗成分がある。電源線ＣＯＮ４を電流が流れると、この抵抗成分により電圧降下が生じる。このため、厳密には、リセットトランジスタ１３１がオンすることにより、電荷蓄積領域１２４の電圧は、電圧ＶＡ１からずれた基準電圧にリセットされる。現実には他の配線においてもその抵抗成分による電圧降下は生じるが、説明の便宜上、そのような電圧降下の議論は割愛する。
　（ノイズ抑制期間）
　時刻ｔ３から時刻ｔ４までが、ノイズ抑制期間に対応する。
　時刻ｔ３において、制御信号線ＣＯＮ３の電圧がローレベルになることでリセットトランジスタ１３１がオフする。このとき、読み出し回路１２２は、－Ａ×Ｂの増幅率で帰還経路を形成している。そのため、リセットトランジスタ１３１をオフしたときの電荷蓄積領域１２４のｋＴＣノイズは、１／（１＋Ａ×Ｂ）倍に抑制される。ここで、Ａは、増幅トランジスタ１２６の増幅率である。Ｂは、減衰率である。先に述べたように、減衰率は、Ｂ＝Ｃｃ／（Ｃｃ＋Ｃｆｄ）で表される。Ｃｃは、容量素子１３４の容量である。Ｃｆｄは、電荷蓄積領域１２４の寄生容量である。
　時刻ｔ２から時刻ｔ３までの期間においては、制御信号線ＣＯＮ２の電圧は、ハイレベルの電圧に設定される。これに対し、時刻ｔ３から時刻ｔ４の期間においては、制御信号線ＣＯＮ２の電圧は、ハイレベルとローレベルとの間のミドルレベルの電圧に設定される。このため、時刻ｔ２から時刻ｔ３までの期間に比べ、時刻ｔ３から時刻ｔ４の期間においては、帯域制御トランジスタ１３２の動作帯域が狭い。
　帯域制御トランジスタ１３２の動作帯域を狭くすることにより、ノイズ抑制効果は大きくなる。一方、そのようにすると、ノイズ抑制に必要な時間は長くなり、従って時刻ｔ３から時刻ｔ４までの時間として長い時間が必要となる。時刻ｔ３から時刻ｔ４までの時間として許容できる時間に応じて、設計者は、帯域制御トランジスタ１３２の動作帯域を任意に調整できる。以下、ノイズ抑制期間における帯域制御トランジスタ１３２の動作帯域を、増幅トランジスタ１２６の動作帯域よりも十分に低いものとして扱う。なお、ノイズ抑制期間における帯域制御トランジスタ１３２の動作帯域が増幅トランジスタ１２６の動作帯域より高くても、ノイズ抑制効果は得られる。
　ノイズ抑制期間における帯域制御トランジスタ１３２の動作帯域が増幅トランジスタ１２６の動作帯域よりも低い状態においては、帯域制御トランジスタ１３２で発生するｋＴＣノイズは、１／（１＋Ａ×Ｂ）1/2倍に抑制される。
　この状態で時刻ｔ４において制御信号線ＣＯＮ２の電圧がローレベルになると、帯域制御トランジスタ１３２がオフする。帯域制御トランジスタ１３２をオフした時に電荷蓄積領域１２４に残存するｋＴＣノイズは、リセットトランジスタ１３１に起因したｋＴＣノイズと、帯域制御トランジスタ１３２に起因したｋＴＣノイズと、の二乗和平方根となる。
　容量素子１３３の容量をＣｓとする。この場合、帰還による抑制がない状態において発生する帯域制御トランジスタ１３２のｋＴＣノイズは、帰還による抑制がない状態で発生するリセットトランジスタ１３１のｋＴＣノイズに比べて（Ｃｆｄ／Ｃｓ）1/2倍になる。この点を考慮すると、帰還がある場合のｋＴＣノイズは、帰還がない場合に対して〔｛１＋（１＋Ａ×Ｂ）×Ｃｆｄ／Ｃｓ｝1/2／（１＋Ａ×Ｂ）〕倍に抑制される。
　（リセット読み出し期間）
　時刻ｔ４から時刻ｔ５までが、リセット読み出し期間に対応する。
　時刻ｔ４において、電源線ＣＯＮ４の電圧レベルが電圧ＶＡ２になる。電圧ＶＡ２は、例えばＶＤＤである。これにより、増幅トランジスタ１２６のドレインおよびソースの一方に電圧ＶＡ２が印加される。この状態においては、増幅トランジスタ１２６と定電流源１０５Ｂとがソースフォロア回路を形成する。これにより、リセット電圧に応じた信号が出力信号線１１１に出力される。
　例えば、後段の回路において、このリセット読み出し期間に読み出された信号と、読み出し期間に読み出された信号との差分が算出される相関二重サンプリング処理が行われる。そして、得られた差分が画素信号として撮像装置１００の外部に出力される。
　ｋＴＣノイズは、ランダムノイズに含まれる。ここで、ランダムノイズは、光電変換部１２１で変換される電気信号が０である時の出力の揺らぎを意味する。ｋＴＣノイズはノイズ抑制期間に〔｛１＋（１＋Ａ×Ｂ）×Ｃｆｄ／Ｃｓ｝1/2／（１＋Ａ×Ｂ）〕倍に抑制される。その結果、ランダムノイズが抑制された良好な画像データを取得することができる。
　容量素子１３３の容量Ｃｓは、容量素子１３４の容量Ｃｃよりも大きいことが好ましい。
　通常、電荷蓄積領域１２４の容量を大きくすると、ランダムノイズは低減される。しかし、電荷蓄積領域１２４において電荷信号を電圧信号に変換する際、信号が小さくなってしまう。したがって、単純に電荷蓄積領域１２４自体の容量を大きくするだけでは、結果としてＳ／Ｎは改善されない。
　本実施形態では、電荷蓄積領域１２４と容量素子１３３との間に、容量素子１３４が介在されている。この介在により、電荷蓄積領域１２４と容量素子１３３とが電気的に分離されている。したがって、容量素子１３３の容量を大きくしても、電荷蓄積領域１２４における信号の低下は生じにくい。よって、信号の低下を抑制しつつ、ランダムノイズを効果的に抑制できる。これにより、Ｓ／Ｎを効果的に改善できる。
　本実施形態では、読み出し期間において、電荷蓄積領域１２４の信号はソースフォロア回路により読み出されるので、増幅率は１倍程度である。しかし、これに限定されるものではなく、設計者は、システムに必要なＳ／Ｎまたは回路レンジに応じて増幅率を変えてもよい。
　本実施形態によれば、ノイズキャンセルのための帰還を各画素内で行う。これにより、例えば、出力信号線１１１を介した帰還を行う場合に比べて、出力信号線１１１の時定数が与える影響を低減できる。よって、ノイズキャンセルを高速に行える。さらに、画素１０１内に配置する容量素子の容量を大きくすることにより、より大きなノイズ抑制効果が得られる。
　＜１－３．寄生容量低減（シールド挿入）＞
　読出し回路１２２の動作についての上述の説明により理解されるように、電源線ＣＯＮ４の電圧は、読出し期間からリセット期間への遷移時に変動する。つまり、電源線ＣＯＮ４の電圧は、図５の時刻ｔ２において変動する。また、電源線ＣＯＮ４の電圧は、ノイズ抑制期間からリセット読出し期間への遷移時にも変動する。つまり、電源線ＣＯＮ４の電圧は、図５の時刻ｔ４において変動する。
　電源線ＣＯＮ４と電荷蓄積部ＣＳＰとの間には、寄生容量が生じることがある。この寄生容量の存在により、時刻ｔ２および時刻ｔ４における電源線ＣＯＮ４の電圧の電圧変動が、電荷蓄積部ＣＳＰの電圧を変動させ得る。
　これを踏まえ、本実施形態では、電源線ＣＯＮ４と電荷蓄積部ＣＳＰとの間の寄生容量を低減するためのシールドが設けられている。ここでのシールドは、導電体の電界の影響を遮断する静電シールドを意味する。シールドは導電性を有する材料を含み得る。シールドは所定の電位に保持される。
　図６は、図１の構成における画素１０１のＦＤ配線１４１、電源線ＣＯＮ４および第１シールド１７１のレイアウトの一例を模式的に示す平面図である。ＦＤ配線１４１は、電荷蓄積領域１２４に接続されている。ＦＤ配線１４１は、電荷蓄積部ＣＳＰに含まれる。
　第１シールド１７１の材料は、例えば、金属、ポリシリコン、半導体である。
　図６の例では、第１シールド１７１は、第１シールド線１７１Ｌを含む。第１シールド１７１は、シールド線１７１Ｌによって構成されていてもよい。ただし、第１シールド１７１は、非線状体によって構成されていてもよい。第１シールド１７１は、シールド線と非線状体とを含んでいてもよい。
　図６の例では、第１シールド１７１は、平面視において、ＦＤ配線１４１と電源線ＣＯＮ４との間に位置する。第１シールド１７１は、ＦＤ配線１４１よりも電源線ＣＯＮ４に近接している。平面視において、電源線ＣＯＮ４および第１シールド１７１の間には、配線は存在しない。
　この例では、平面視は、半導体基板に垂直な方向から観察することをいう。
　具体的には、第１シールド線１７１Ｌは、平面視において、ＦＤ配線１４１と電源線ＣＯＮ４との間に位置する。第１シールド線１７１Ｌは、ＦＤ配線１４１よりも電源線ＣＯＮ４に近接している。平面視において、電源線ＣＯＮ４および第１シールド線１７１Ｌの間には、配線は存在しない。
　電源線ＣＯＮ４は、列方向に延びている。ただし、電源線ＣＯＮ４は、行方向等の他の方向に延びていてもよい。
　第１シールド線１７１Ｌは、列方向に延びている。ただし、第１シールド線１７１Ｌは、行方向等の他の方向に延びていてもよい。
　非連続なパタンを、隣接する２つの画素１０１間または１つの画素１０１内に設けてもよい。そのような非連続なパタンの全部または一部は、シールドとして機能し得る。非連続なパタンは、複数の部分によって構成できる。
　複数の部分は、電気的に互いに分離されていてもよい。この場合、複数の部分に、互いに異なる電圧を印加することができる。一具体例では、複数の部分のそれぞれに所定の電圧を供給できるように、画素１０１内で、各部分が、対応する固定電圧の電圧源に接続される。
　複数の部分は、電気的に互いに接続されていてもよい。例えば、ある配線層に複数の部分を設け、その配線層に隣接する配線層の同一配線からこれら複数の部分に複数のビアを延ばすことができる。このようにすれば、複数の部分を電気的に接続することができる。
　上記複数の部分は、第１シールド１７１と第２シールド１７２とを含み得る。図７Ａおよび７Ｂに示す例では、上記複数の部分は、第１シールド線１７１Ｌと第２シールド線１７２Ｌとを含む。
　図７Ａに示す例では、第１シールド線１７１Ｌと第２シールド線１７２Ｌとの間には、ギャップＧが形成されている。第１シールド線１７１Ｌおよび第２シールド線１７２Ｌは、共通軸ＣＸ上を延びている。共通軸ＣＸは、電源線ＣＯＮ４と平行に延びている。
　図７Ｂに示す例では、第１シールド線１７１Ｌと第２シールド線１７２Ｌは、共通軸上を延びていない。この例では、第１シールド線１７１Ｌは、電源線ＣＯＮ４の一部と平行に延びている。第２シールド線１７２Ｌは、電源線ＣＯＮ４の別の一部と平行に延びている。
　電源線ＣＯＮ４は、図１に示すように全画素に対して共通に用いられる電源線であってもよい。この場合、電源線ＣＯＮ４は、少なくとも列方向に延びる配線部分を有する。例えば、電源線ＣＯＮ４は、画素領域内において列方向に延びる複数の配線部分を有する。配線部分は、列毎に設けられる。また、複数の配線部分は、画素領域外で電気的に互いに接続されている。
　上述の説明により理解されるように、電源線ＣＯＮ４の電圧は、読出し期間からリセット期間への遷移時に変動する。電源線ＣＯＮ４の電圧は、ノイズ抑制期間からリセット読出し期間への遷移時にも変動する。電源線ＣＯＮ４とＦＤ配線１４１との間には寄生容量があるため、これらの電圧変動は、ＦＤ配線１４１に伝わることがある。しかし、図６，７Ａおよび７Ｂに例示する構成をとることにより、電源線ＣＯＮ４とＦＤ配線１４１間の寄生容量を低減し、容量カップリングによるＦＤ配線１４１の電圧変動を抑制できる。
　図８に例示する構成が用いられてもよい。図８は、図４の構成における画素１０１の電荷蓄積領域１２４、電源線ＣＯＮ４およびシールドのレイアウトの一例を模式的に示す平面図である。
　図８の例では、平面視において、ＦＤ配線１４１は、第１シールド１７１Ａと、第１シールド１７１Ｂとの間に配置されている。具体的には、平面視において、ＦＤ配線１４１は、第１シールド線１７１ＬＡと、第１シールド線１７１ＬＢとの間に配置されている。
　図８の例では、平面視において、第１シールド１７１Ａは、ＦＤ配線１４１と電源線ＣＯＮ４Ａとの間に位置する。具体的には、平面視において、第１シールド線１７１ＬＡは、ＦＤ配線１４１と電源線ＣＯＮ４Ａとの間に位置する。
　図８の例では、平面視において、第１シールド１７１Ｂは、ＦＤ配線１４１と電源線ＣＯＮ４Ｂとの間に位置する。具体的には、平面視において、第１シールド線１７１ＬＢは、ＦＤ配線１４１と電源線ＣＯＮ４Ｂとの間に位置する。
　第１シールド１７１Ａと第１シールド１７１Ｂは、電気的に接続されていてもよく、電気的に分離されていてもよい。
　図４および図８の例では、電源線ＣＯＮ４Ａおよび電源線ＣＯＮ４Ｂは、同じ列に配置されている。電源線ＣＯＮ４Ａおよび電源線ＣＯＮ４Ｂは、画素領域内において電気的に接続されていない。電源線ＣＯＮ４Ａおよび電源線ＣＯＮ４Ｂは、互いに異なる画素１０１に接続されている。具体的には、電源線ＣＯＮ４Ａは、ある画素１０１に含まれる増幅トランジスタ１２６のソースおよびドレインの一方に電気的に接続されている。電源線ＣＯＮ４Ｂは、別の画素１０１に含まれる増幅トランジスタ１２６のソースおよびドレインの一方に電気的に接続されている。例えば、電源線ＣＯＮ４Ａは、奇数行に位置する画素１０１に含まれる増幅トランジスタ１２６のソースおよびドレインの一方に電気的に接続されており、電源線ＣＯＮ４Ｂは、偶数行に位置する画素１０１に含まれる増幅トランジスタ１２６のソースおよびドレインの一方に電気的に接続されていてもよい。
　別例では、電源線ＣＯＮ４Ａおよび電源線ＣＯＮ４Ｂは、同じ列に配置されている。電源線ＣＯＮ４Ａおよび電源線ＣＯＮ４Ｂは、画素領域内において電気的に接続されている。電源線ＣＯＮ４Ａおよび電源線ＣＯＮ４Ｂは、同じ画素１０１に接続されている。具体的には、電源線ＣＯＮ４Ａおよび電源線ＣＯＮ４Ｂは、ある画素１０１に含まれる増幅トランジスタ１２６のソースおよびドレインの一方に電気的に接続されている。
　電源線ＣＯＮ４Ａが設けられており電源線ＣＯＮ４Ｂが設けられていない列Ａと、電源線ＣＯＮ４Ｂが設けられており電源線ＣＯＮ４Ａが設けられていない列Ｂと、が存在してもよい。列Ａと列Ｂとが交互に並んでいてもよい。１つの列に対して設けられる電源線ＣＯＮ４の数は、１つであってもよく、複数であってもよい。
　例えば、同じ列において、画素１０１Ａと、画素１０１Ｂと、が隣接しているとする。また、その列に対して電源線ＣＯＮ４Ａと電源線ＣＯＮ４Ｂとが設けられているとする。画素１０１Ａに電源線ＣＯＮ４Ａが接続され、画素１０１Ｂに電源線ＣＯＮ４Ｂが接続され得る。このような状態において、図８のように第１シールド１７１Ａおよび第１シールド１７１Ｂを設ければ、画素１０１Ａ内の素子と電源線ＣＯＮ４Ｂとの間の容量カップリングを抑制でき、画素１０１Ｂ内の素子と電源線ＣＯＮ４Ａとの間の容量カップリングを抑制できる。これに関連する技術は、第６実施形態の図２４Ｂを用いた例において詳細に説明する。
　図９に、図６のＡ０－Ａ１線の断面を模式的に表す断面図を示す。図１０に、図８のＡ０－Ａ１線の断面を模式的に表す断面図を示す。図示の例では、光電変換部１２１および半導体基板１５１を含む積層構造が構成されている。ここでは、半導体基板１５１としてｐ型シリコン（Ｓｉ）基板を用いる例を説明する。
　図示する例において、半導体基板１５１、層間絶縁層１５２、光電変換部１２１は、この順に並んでいる。層間絶縁層１５２は、層間絶縁層１５２Ａ、１５２Ｂ、１５２Ｃおよび１５２Ｄを含む。層間絶縁層１５２Ａ、１５２Ｂ、１５２Ｃおよび１５２Ｄは、この順に積層されている。
　図示する例において、光電変換部１２１は、第１電極１５３と光電変換層１５４と第２電極１５５とを含む。第１電極１５３と光電変換層１５４と第２電極１５５とは、この順に並んだ状態で積層されている。第１電極１５３は、光電変換層１５４の、被写体からの光が入射する側の面に設けられている。光電変換層１５４は、第１電極１５３と第２電極１５５との間に配置されている。典型的には、光電変換層１５４は、膜の形状を有する。光電変換層１５４は、例えば、有機光電変換膜である。光電変換層１５４は、アモルファスシリコン膜であってもよい。
　ある画素１０１の第２電極１５５とその画素１０１に隣接する画素１０１の第２電極１５５との間には、シールド電極１５６が設けられている。シールド電極１５６は、互いに隣接する画素１０１の境界で光電変換した電荷を排出し、混色特性を向上させる。シールド電極１５６には、固定電圧が供給され得る。
　図９の例では、シールド電極１５６には、配線１５９Ｃおよびビア１５９Ｄを介して電圧が印加され得る。具体的には、図示しない電源から配線１５９Ｃおよびビア１５９Ｄを介してシールド電極１５６に電圧が印加され得る。
　図９では図示が省略されているが、増幅トランジスタ１２６は、半導体基板１５１と光電変換部１２１との間に形成されている。ＦＤ配線１４１は、配線１５７Ａ，１５７Ｂおよび１５７Ｃと、ビア１５８Ａ，１５８Ｂ，１５８Ｃおよび１５８Ｄと、を含む。配線１５７Ａ～１５７Ｃおよびビア１５８Ａ～１５８Ｄは、層間絶縁層１５２内に配置されている。
　図９の例では、配線１５７Ａ～１５７Ｃは、互いに異なる配線層に配置されている。具体的には、配線１５７Ａは、配線層１９２Ａに配置されている。配線１５７Ｂは、配線層１９２Ｂに配置されている。配線１５７Ｃは、配線層１９２Ｃに配置されている。
　図９の例では、第１シールド１７１と、電源線ＣＯＮ４と、配線１５７Ｂは、同じ配線層１９２Ｂに配置されている。電源線ＣＯＮ４と配線１５７Ｂとの間に第１シールド１７１が配置されている。これにより、ＦＤ配線１４１と電源線ＣＯＮ４との寄生容量による容量カップリングを抑制できる。
　図９の例では、具体的には、第１シールド線１７１Ｌと、電源線ＣＯＮ４と、配線１５７Ｂは、同じ配線層１９２Ｂに配置されている。電源線ＣＯＮ４と配線１５７Ｂとの間に第１シールド線１７１Ｌが配置されている。
　図１０の例では、第１シールド１７１Ａと、電源線ＣＯＮ４Ａと、配線１５７Ｂは、同じ配線層１９２Ｂに配置されている。電源線ＣＯＮ４Ａと配線１５７Ｂとの間に第１シールド１７１Ａが配置されている。これにより、ＦＤ配線１４１と電源線ＣＯＮ４Ａとの寄生容量による容量カップリングを抑制できる。
　図１０の例では、具体的には、第１シールド線１７１ＬＡと、電源線ＣＯＮ４Ａと、配線１５７Ｂは、同じ配線層１９２Ｂに配置されている。電源線ＣＯＮ４Ａと配線１５７Ｂとの間に第１シールド線１７１ＬＡが配置されている。
　図１０の例では、第１シールド１７１Ｂと、電源線ＣＯＮ４Ｂと、配線１５７Ｂは、同じ配線層１９２Ｂに配置されている。電源線ＣＯＮ４Ｂと配線１５７Ｂとの間に第１シールド１７１Ｂが配置されている。これにより、ＦＤ配線１４１と電源線ＣＯＮ４Ｂとの寄生容量による容量カップリングを抑制できる。
　図１０の例では、具体的には、第１シールド線１７１ＬＢと、電源線ＣＯＮ４Ｂと、配線１５７Ｂは、同じ配線層１９２Ｂに配置されている。電源線ＣＯＮ４Ｂと配線１５７Ｂとの間に第１シールド線１７１ＬＢが配置されている。
　１つの電源線ＣＯＮ４が、複数の配線層をまたぐように配置されていてもよい。複数の配線層に、互いに異なる電源線ＣＯＮ４を配置してもよい。これらの場合、電源線ＣＯＮ４が存在する各配線層に第１シールド１７１（具体的には第１シールド線１７１Ｌ）を配置することによって、寄生容量を抑制できる。具体的には、上記各配線層において、本実施形態で説明したように第１シールド１７１を配置することによって、寄生容量を抑制できる。
　典型的には、第１シールド１７１には、画素の読出し期間において、変動しない電圧が供給される。ここで画素の読出し期間は、信号読出し期間、リセット期間、リセット読出し期間を含む。先に説明したとおり、信号読出し期間は、図５の時刻ｔ１からｔ２までの期間に対応する。リセット期間は、図５の時刻ｔ２からｔ３までの期間に対応する。リセット読出し期間は、図５の時刻ｔ４からｔ５までの期間に対応する。
　第１シールド１７１に電圧を供給する電圧源は、他の要素に電圧を供給する電圧源と共通していてもよい。このようにすれば、撮像装置１００における電源数を削減できる。例えば、ＧＮＤ、電源電圧ＶＤＤ、およびシールド電極１５６に印加する電圧のいずれかを、第１シールド１７１に供給できる。ただし、第１シールド１７１用の専用電源を用いても良い。
　図１１は、図６に示すＡ０－Ａ１線の断面の変形例を模式的に示す断面図である。
　図１１に示す例では、第１シールド１７１（具体的には第１シールド線１７１Ｌ）が、複数の配線層にまたがって配置されている点で図９に示す例と異なる。具体的には、図１１では、第１シールド１７１が３つの配線層１９２Ａ，１９２ｂおよび１９２Ｃに配置されている。ただし、第１シールド１７１は、２つの配線層にまたがって配置されていてもよく、４つ以上の配線層にまたがって配置されていてもよい。
　ＦＤ配線１４１は、電源線ＣＯＮ４が配置された配線層１９２Ｂとは異なる配線層１９２Ａおよび１９２Ｃにも配置されている。この場合、図１１に示すように、第１シールド１７１（具体的には第１シールド線１７１Ｌ）を、配線層１９２Ｂ内のみならず配線層１９２Ａおよび配線層１９２Ｃ内にも配置することが考えられる。このようにすることは、ＦＤ配線１４１の配線１５７Ａと電源線ＣＯＮ４との間、および、ＦＤ配線１４１の配線１５７Ｃと電源線ＣＯＮ４との間の容量カップリングを抑制する観点から有利である。
　本実施形態の撮像装置１００は、以下のように説明され得る。
　撮像装置１００は、半導体基板１５１と、第１画素１０１と、第１シールド１７１と、を備える。第１画素１０１は、第１拡散領域１２４と、第１配線１４１と、第１トランジスタ１２６と、第１電圧線ＣＯＮ４と、を含む。第１拡散領域１２４は、半導体基板１５１に設けられている。第１配線１４１は、第１拡散領域１２４に接続されている。第１配線１４１では、第１画素１０１による光電変換で得られた第１信号電荷が流れる。第１トランジスタ１２６は、第１信号電荷が流入するゲートを含む。第１電圧線ＣＯＮ４は、第１信号電荷１２６のドレインまたはソースへの電圧供給経路の少なくとも一部を構成する。第１電圧線ＣＯＮ４には、互いに異なる電圧ＶＡ１およびＶＡ２が印加される。第１電圧線ＣＯＮ４と第１シールド１７１との間の距離Ｄａは、第１電圧線ＣＯＮ４と第１配線１４１との間の距離Ｄｄよりも小さい。本実施形態は、ノイズを抑制するのに適している。具体的には、本実施形態の第１シールド１７１は、第１電圧線ＣＯＮ４が原因で第１配線１４１にノイズが重畳されるのを抑制するのに適している。
　撮像装置１００は、第１電圧線ＣＯＮ４に互いに異なる電圧を印加する電圧供給回路を備えていてもよい。本実施形態では、第１拡散領域１２４は、電荷蓄積領域１２４に対応する。第１配線１４１は、ＦＤ配線１４１に対応する。第１トランジスタ１２６は、増幅トランジスタ１２６に対応する。第１電圧線ＣＯＮ４は、電源線ＣＯＮ４に対応する。例えば、光電変換部１２１の光電変換で得られた第１信号電荷は、光電変換部１２１に接続された第１配線１４１を介して、第１拡散領域１２４および第１トランジスタ１２６のゲートに流入する。
　具体的には、距離Ｄａは、第１画素１０１内に存する第１電圧線ＣＯＮ４と、第１シールド１７１と、の間の距離である。距離Ｄｄは、第１画素１０１内に存する第１電圧線ＣＯＮ４と、第１画素１０１内に存する第１配線１４１と、の間の距離である。そして、距離Ｄａは、距離Ｄｄよりも小さい。このような構成に係る第１シールド１７１は、第１画素１０１内に存する第１電圧線ＣＯＮ４が原因で第１画素１０１に存する第１配線１４１にノイズが重畳されるのを抑制するのに適している。
　具体的には、第１シールド１７１は、第１配線１４１と第１電圧線ＣＯＮ４との間の電気力線の少なくとも一部を遮蔽することができる。
　典型的には、互いに異なる電圧は、互いに異なる直流電圧である。
　図２の例では、第１電圧線ＣＯＮ４は、第１信号電荷１２６のドレインまたはソースと接続されている。
　第１シールド１７１は、第１画素１０１に含まれていてもよく、第１画素１０１に含まれていなくてもよい。
　第１画素１０１に該当する画素の数は、１つであってもよく、複数であってもよい。撮像装置１００におけるすべての画素が第１画素１０１に該当してもよい。
　本実施形態では、第１シールド１７１の電圧が固定された状態で、第１電圧線ＣＯＮ４の電圧が変更される。例えば、上述した電圧供給回路は、第１シールド１７１に固定電圧を印加した状態で、第１電圧線ＣＯＮ４の電圧を変更してもよい。このような構成に係る第１シールド１７１は、第１電圧線ＣＯＮ４が原因で第１配線１４１にノイズが重畳されるのを抑制するのに適している。なお、「第１シールド１７１の電圧が固定された状態で、第１電圧線ＣＯＮ４の電圧が変更される」という表現は、第１シールド１７１の電圧が常に一定である態様のみを表すと限定的に解釈されるべきではない。この表現は、第１電圧線ＣＯＮ４の電圧変更時以外には、第１シールド１７１の電圧は変動する態様を含むと解釈されるべきである。
　図９の例では、撮像装置１００は、第１配線層１９２Ｂを備える。第１配線層１９２Ｂは、半導体基板１５１の厚さ方向に関する第１の位置に設けられている。第１電圧線ＣＯＮ４は、第１配線層１９２Ｂに配置されている。第１シールド１７１は、第１配線層１９２Ｂに配置されている。第１配線１４１は、第１配線層１９２Ｂ内に位置する第１部分を含む。平面視において、第１シールド１７１は、第１部分と第１電圧線ＣＯＮ４との間にある。このように、第１電圧線ＣＯＮ４および第１シールド１７１が、同じ配線層に配置されている場合がある。そのような場合において、この例の第１シールドは、上記ノイズ抑制効果を発揮し得る。この例では、第１部分は、配線１５７Ｂに対応する。
　図７Ａおよび７Ｂの例では、撮像装置１００は、第２シールド１７２を備える。第１電圧線ＣＯＮ４と第２シールド１７２との間の距離Ｄｘは、第１電圧線ＣＯＮ４と第１配線１４１との間の距離Ｄｄよりも小さい。このような構成に係る第２シールドは、第１電圧線ＣＯＮ４が原因で第１配線１４１にノイズが重畳されるのを抑制するのに適している。
　具体的には、距離Ｄｘは、第１画素１０１内に存する第１電圧線ＣＯＮ４と、第２シールド１７２と、の間の距離である。距離Ｄｄは、第１画素１０１内に存する第１電圧線ＣＯＮ４と、第１画素１０１内に存する第１配線１４１と、の間の距離である。そして、距離Ｄｘは、距離Ｄｄよりも小さい。このような構成に係る第２シールド１７２は、第１画素１０１内に存する第１電圧線ＣＯＮ４が原因で第１画素１０１に存する第１配線１４１にノイズが重畳されるのを抑制するのに適している。
　具体的には、第２シールド１７２は、第１配線１４１と第１電圧線ＣＯＮ４との間の電気力線の少なくとも一部を遮蔽することができる。
　第２シールド１７２の電圧が固定された状態で、第１電圧線ＣＯＮ４の電圧が変更され得る。このような構成に係る第２シールド１７２は、第１電圧線ＣＯＮ４が原因で第１配線１４１にノイズが重畳されるのを抑制するのに適している。
　第１シールド１７１および第２シールド１７２は、電気的に分離されていてもよく、電気的に接続されていてもよい。
　第２シールド１７２は、第１画素１０１に含まれていてもよく、第１画素１０１に含まれていなくてもよい。
　第１シールド１７１に印加される電圧と第２シールド１７２に印加される電圧とは、同じであってもよく、異なっていてもよい。
　図６の例では、第１シールド１７１と第１電圧線ＣＯＮ４との間の距離Ｄａは、第１シールド１７１と第１配線１４１との間の距離Ｄｆよりも小さい。このような構成に係る第１シールド１７１は、第１電圧線ＣＯＮ４が原因で第１配線１４１にノイズが重畳されるのを抑制するのに適している。
　図６の例では、平面視において、第１電圧線ＣＯＮ４と第１シールド１７１との間に、配線が存在しない。このような構成に係る第１シールド１７１は、第１電圧線ＣＯＮ４が原因で第１配線１４１にノイズが重畳されるのを抑制するのに適している。
　図６の例では、撮像装置１００は、第１配線層１９２Ｂを備える。第１配線層１９２Ｂは、半導体基板１５１の厚さ方向に関する第１の位置に設けられている。第１電圧線ＣＯＮ４は、第１配線層１９２Ｂに配置されている。第１シールド１７１は、第１配線層１９２Ｂに配置されている。第１配線１４１は、第１配線層１９２Ｂ内に位置する第１部分を含む。平面視において、第１シールド１７１は、第１部分と第１電圧線ＣＯＮ４との間にある。平面視において、第１電圧線ＣＯＮ４と第１シールド１７１との間に、配線が存在しない。
　図６の例では、第１シールド１７１は、第１シールド線１７１Ｌを含む。第１電圧線ＣＯＮ４と第１シールド線１７１Ｌとの間の距離Ｄａは、第１電圧線ＣＯＮ４と第１配線１４１との間の距離Ｄｄよりも小さい。このような構成に係る第１シールド線１７１Ｌは、第１電圧線ＣＯＮ４が原因で第１配線１４１にノイズが重畳されるのを抑制するのに適している。
　具体的には、距離Ｄａは、第１画素１０１内に存する第１電圧線ＣＯＮ４と、第１シールド線１７１Ｌと、の間の距離である。距離Ｄｄは、第１画素１０１内に存する第１電圧線ＣＯＮ４と、第１画素１０１内に存する第１配線１４１と、の間の距離である。そして、距離Ｄａは、距離Ｄｄよりも小さい。このような構成に係る第１シールド線１７１Ｌは、第１画素１０１内に存する第１電圧線ＣＯＮ４が原因で第１画素１０１に存する第１配線１４１にノイズが重畳されるのを抑制するのに適している。
　具体的には、第１シールド線１７１Ｌは、第１配線１４１と第１電圧線ＣＯＮ４との間の電気力線の少なくとも一部を遮蔽することができる。
　図７Ａおよび７Ｂの例では、第２シールド１７２は、第２シールド線１７２Ｌを含む。第１電圧線ＣＯＮ４と第２シールド線１７２Ｌとの間の距離Ｄｘは、第１電圧線ＣＯＮ４と第１配線１４１との間の距離Ｄｄよりも小さい。このような構成に係る第２シールド線１７２Ｌは、第１電圧線ＣＯＮ４が原因で第１配線１４１にノイズが重畳されるのを抑制するのに適している。
　具体的には、距離Ｄｘは、第１画素１０１内に存する第１電圧線ＣＯＮ４と、第２シールド線１７２Ｌと、の間の距離である。距離Ｄｄは、第１画素１０１内に存する第１電圧線ＣＯＮ４と、第１画素１０１内に存する第１配線１４１と、の間の距離である。そして、距離Ｄｘは、距離Ｄｄよりも小さい。このような構成に係る第２シールド線１７２Ｌは、第１画素１０１内に存する第１電圧線ＣＯＮ４が原因で第１画素１０１に存する第１配線１４１にノイズが重畳されるのを抑制するのに適している。
　具体的には、第２シールド線１７２Ｌは、第１配線１４１と第１電圧線ＣＯＮ４との間の電気力線の少なくとも一部を遮蔽することができる。
　第１シールド線１７１Ｌおよび第２シールド線１７２Ｌは、電気的に分離されていてもよく、電気的に接続されていてもよい。
　図７Ａおよび７Ｂの例では、第１シールド線１７１Ｌおよび第１電圧線ＣＯＮ４は、それらが最も接近している領域において、平行に延びている。第２シールド線１７２Ｌおよび第１電圧線ＣＯＮ４は、それらが最も接近している領域において、平行に延びている。
　図６の例では、第１シールド線１７１Ｌと第１電圧線ＣＯＮ４との間の距離Ｄａは、第１シールド１７１と第１配線１４１との間の距離Ｄｆよりも小さい。
　図６の例では、平面視において、第１電圧線ＣＯＮ４と第１シールド線１７１Ｌとの間に、配線が存在しない。
　図６の例では、撮像装置１００は、第１配線層１９２Ｂを備える。第１配線層１９２Ｂは、半導体基板１５１の厚さ方向に関する第１の位置に設けられている。第１電圧線ＣＯＮ４は、第１配線層１９２Ｂに配置されている。第１シールド線１７１Ｌは、第１配線層１９２Ｂに配置されている。第１配線１４１は、第１配線層１９２Ｂ内に位置する第１部分を含む。平面視において、第１シールド線１７１Ｌは、第１部分と第１電圧線ＣＯＮ４との間にある。平面視において、第１電圧線ＣＯＮ４と第１シールド線１７１Ｌとの間に、配線が存在しない。
　図９の例では、撮像装置１００は、第１光電変換部１２１を備える。第１光電変換部１２１は、第１電極１５３と、第２電極１５５と、第１電極１５３と第２電極１５５との間に配置された光電変換層１５４と、を含む。光電変換層１５４は、入射光を第１信号電荷に変換する。第１配線１４１は、第２電極１５５と第１拡散領域１２４とを接続している。このような構成に係る第１配線１４１は、第１光電変換部１２１から第１拡散領域１２４へと第１信号電荷を流すのに適している。また、第１電極１５３および第２電極１５５は、光電変換層１５４に印加される電界を調整して光電変換層１５４で生成される第１信号電荷の量を調整するのに適している。
　図９の例では、半導体基板１５１の厚さ方向に関し、第１電圧線ＣＯＮ４および第１シールド１７１は、第１光電変換部１２１と半導体基板１５１との間の位置にある。
　図９の例では、半導体基板１５１の厚さ方向に関し、第１電圧線ＣＯＮ４および第１シールド線１７１Ｌは、第１光電変換部１２１と半導体基板１５１との間の位置にある。
　図９の例では、撮像装置１００は、第３電極１５６を備える。第３電極１５６は、光電変換層１５４からみて第２電極１５５と同じ側に設けられている。第３電極１５６は、第２電極１５５と電気的に分離されている。第３電極１５６を、第１シールド１７１と電気的に接続してもよい。この構成は、第３電極と第１シールドとが共通の電圧供給元を利用可能な構成の一例である。図９の例では、第３電極１５６は、シールド電極１５６に対応する。
　（第２実施形態）
　以下、第２実施形態について説明する。第２実施形態においては、第１実施形態と同様の内容については、説明を省略することがある。
　図１２に示すように、第２実施形態では、電源線ＣＯＮ４と第１シールド１７１とが、互いに異なる配線層に配置されている。
　図１２の例では、電源線ＣＯＮ４は、配線層１９２Ｂに配置されている。第１シールド１７１は、配線層１９２Ａに配置されている。
　具体的には、第１シールド１７１は、第１シールド線１７１Ｌを含んでいる。電源線ＣＯＮ４と第１シールド線１７１Ｌとが、互いに異なる配線層に配置されている。第１シールド線１７１Ｌは、配線層１９２Ａに配置されている。
　電源線ＣＯＮ４が配置された配線層にシールドを設けることが、容易ではない状況がある。例えば、電源線ＣＯＮ４とＦＤ配線１４１との間隔が狭い状況が、そのような状況に該当する。また、電源線ＣＯＮ４が配置された配線層と他の配線層とを電気的に接続するためのビアが、電源線ＣＯＮ４とＦＤ配線１４１との間に配置されている場合も、そのような状況に該当する。
　上記のような状況において、電源線ＣＯＮ４が配置された配線層とは異なる配線層にシールドを配置することが考えられる。異なる配線層に配置された場合であっても、シールドは、ＦＤ配線１４１と電源線ＣＯＮ４との寄生容量による容量カップリングを抑制し得る。例えば、シールドの方が電源線ＣＯＮ４よりもＦＤ配線１４１の近くに配置されている場合、シールドは、電源線ＣＯＮ４とＦＤ配線１４１との間の電気力線の一部を遮蔽し得る。
　図１２の例では、電源線ＣＯＮ４が配置された配線層からみて半導体基板１５１側の配線層に、第１シールド１７１が配置されている。ただし、後述する第３実施形態で説明するように、電源線ＣＯＮ４が配置された配線層からみて半導体基板１５１とは反対側の配線層に、第１シールド１７１が配置されていてもよい。電源線ＣＯＮ４が配置された配線層からみて半導体基板１５１側の配線層と半導体基板１５１とは反対側の配線層の両方に、第１シールド１７１が配置されていてもよい。
　具体的には、図１２の例では、電源線ＣＯＮ４が配置された配線層からみて半導体基板１５１側の配線層に、第１シールド線１７１Ｌが配置されている。ただし、電源線ＣＯＮ４が配置された配線層からみて半導体基板１５１とは反対側の配線層に、第１シールド線１７１Ｌが配置されていてもよい。電源線ＣＯＮ４が配置された配線層からみて半導体基板１５１側の配線層と半導体基板１５１とは反対側の配線層の両方に、第１シールド線１７１Ｌが配置されていてもよい。
　本実施形態の撮像装置１００は、以下のように説明され得る。
　撮像装置１００は、第１配線層１９２Ｂおよび第２配線層１９２Ｃを備えている。第１配線層１９２Ｂおよび第２配線層１９２Ｃは、半導体基板１５１の厚さ方向に関する互いに異なる位置に設けられている。第１電圧線ＣＯＮ４は、第１配線層１９２Ｂに配置されている。第１シールド１７１は、第２配線層１９２Ａに配置されている。第１配線１４１は、第２配線層１９２Ａ内に位置する第１部分を含む。平面視において、第１シールド１７１は、第１部分と第１電圧線ＣＯＮ４との間にある。このように、第１電圧線および第１シールドが、互いに異なる配線層に配置されている場合がある。そのような場合において、本実施形態の第１シールドは、上記ノイズ抑制効果を発揮し得る。図１２の例では、第１部分は、配線１５７Ａに対応する。
　図１２の例では、第１配線１４１は、第１配線層１９２Ｂ内に位置する第２部分を含む。平面視において、第１シールド１７１は、第２部分と第１電圧線ＣＯＮ４との間にある。図１２の例では、第２部分は、配線１５７Ａに対応する。
　図１２の例では、第１シールド線１７１Ｌは、第２配線層１９２Ａに配置されている。平面視において、第１シールド線１７１Ｌは、第１部分と第１電圧線ＣＯＮ４との間にある。平面視において、第１シールド線１７１Ｌは、第２部分と第１電圧線ＣＯＮ４との間にある。
　図１２の例では、第１電圧線ＣＯＮ４が位置している第１配線層１９２Ｂおよび第１シールド１７１が位置している第２配線層１９２Ａは、互いに隣接している。ただし、第１電圧線ＣＯＮ４が位置している配線層および第１シールド１７１が位置している配線層は、互いに隣接していなくてもよい。
　（第３実施形態）
　以下、第３実施形態について説明する。第３実施形態においては、第２実施形態と同様の内容については、説明を省略することがある。
　図１３Ａに示すように、第３実施形態では、電源線ＣＯＮ４が配置された配線層１９２Ｂからみて半導体基板１５１とは反対側の配線層１９２Ｃに、第１シールド１７１が配置されている。
　具体的には、第１シールド１７１は第１シールド線１７１Ｌを含んでいる。上記反対側の配線層１９２Ｃに、第１シールド線１７１Ｌが配置されている。
　半導体基板１５１の厚さ方向に関し、第２電極１５５と、第１シールド１７１と、電源線ＣＯＮ４と、半導体基板１５１とは、この順に並んでいる。具体的には、半導体基板１５１の厚さ方向に関し、第２電極１５５と、第１シールド１７１線と、電源線ＣＯＮ４と、半導体基板１５１とは、この順に並んでいる。
　第２電極１５５は、電荷蓄積部ＣＳＰに含まれる。このため、ノイズを低減する観点からは、電源線ＣＯＮ４とＦＤ配線１４１との間の寄生容量のみならず、電源線ＣＯＮ４と第２電極１５５との間の寄生容量を抑制することが有利である。
　これを考慮し、本実施形態の撮像装置１００は、以下のように説明され得る特徴を有している。
　第１シールド１７１は、第１シールド線１７１Ｌを含む。平面視において、第１シールド線１７１Ｌは、第１電圧線ＣＯＮ４の少なくとも一部と重なっている。このように構成すると、第１電圧線ＣＯＮ４と第２電極１５５との間の電気力線を遮蔽し易い。このような構成に係る第１シールド線１７１Ｌは、第１電圧線ＣＯＮ４が原因で第２電極１５５にノイズが重畳されるのを抑制するのに適している。
　図１３Ａの例では、平面視において、第１シールド線１７１Ｌは、第１電圧線ＣＯＮ４の全体と重なっている。このように構成すると、第１電圧線ＣＯＮ４と第２電極１５５との間の電気力線を特に遮蔽し易い。したがって、この構成は、第１電圧線ＣＯＮ４が原因で第２電極１５５にノイズが重畳されるのを抑制するのに特に適している。
　図１３Ａの例では、平面視において、第１シールド線１７１Ｌの幅は、第１電圧線ＣＯＮ４の幅よりも広い。このように構成すると、第１電圧線ＣＯＮ４と第２電極１５５との間の電気力線を遮蔽し易い。したがって、この構成は、第１電圧線ＣＯＮ４が原因で第２電極１５５にノイズが重畳されるのを抑制するのに適している。なお、平面視において、第１シールド線１７１Ｌと第１電圧線ＣＯＮ４とが重複していなくても、第１電圧線ＣＯＮ４と第２電極１５５との間の電気力線を遮蔽する効果は得られる。
　図１３Ｂに示すような構成も採用可能である。
　図１３Ｂの例では、撮像装置１００は、半導体基板１５１の厚さ方向に関する互いに異なる位置に設けられた複数の配線層１９２Ａ～１９２Ｃを備える。複数の配線層１９２Ａ～１９２Ｃは、第１配線層１９２Ｃを含む。第１電圧線ＣＯＮ４は、第１配線層１９２Ｃに配置されている。複数の配線層１９２Ａ～１９２Ｃのうち第１光電変換部１５１に最も近い層を近位層と定義したとき、第１配線層１９２Ｃは、近位層である。このようにすることは、第１電圧線ＣＯＮ４からみて光電変換層１５４側に、信号線および電源線を配置するのを回避するのに適している。このようにすれば、第１電圧線ＣＯＮ４の電圧変動を考慮した設計が一部緩和され、配線が容易となる。
　半導体基板１５１の厚さ方向に関する層間絶縁層１５２Ｄのサイズが大きく、第２電極１５５と近位層１９２Ｃとの間隔が大きい場合がある。特に限定されないが、そのような場合には、図１３Ｂの構成を採用することが有利である。なぜなら、そのような場合には、第２電極１５５と第１電圧線ＣＯＮ４との間の寄生容量が大きくなり難いためである。
　図１３Ｃに示すような構成も採用可能である。
　図１３Ｃの例では、第１シールド１７１と第１電圧線ＣＯＮ４との間の距離Ｄｃは、半導体基板１５１の厚さ方向に関する第２電極１５５と第１電圧線ＣＯＮ４との間の距離Ｄｂよりも小さい。距離Ｄｃは、平面視における第１電圧線ＣＯＮ４と第１配線１４１との間の距離Ｄｄよりも小さい。
　図１３Ｃの例では、具体的には、第１シールド線１７１Ｌと第１電圧線ＣＯＮ４との間の距離Ｄｃは、半導体基板１５１の厚さ方向に関する第２電極１５５と第１電圧線ＣＯＮ４との間の距離Ｄｂよりも小さい。距離Ｄｃは、平面視における第１電圧線ＣＯＮ４と第１配線１４１との間の距離Ｄｄよりも小さい。
　（第４実施形態）
　以下、第４実施形態について説明する。第４実施形態においては、第３実施形態と同様の内容については、説明を省略することがある。
　図１４に示すように、第４実施形態では、撮像装置１００は、容量素子１８５を備える。容量素子１８５は、電極１８１と、電極１８３と、誘電体層１８２と、を含む。電極１８１および電極１８３は、誘電体層１８２を挟んで互いに反対側にある。
　図１４の例では、容量素子１８５は、ＭＩＭ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｍｅｔａｌ）容量である。電極１８１を、第１ＭＩＭ電極１８１と称することができる。電極１８３を、第２ＭＩＭ電極１８３と称することができる。
　容量素子１８５として、容量素子１３３または容量素子１３４を採用可能である。
　第１ＭＩＭ電極１８１は、図示しない電源に電気的に接続されている。一例では、この電源は、第１ＭＩＭ電極１８１に固定電圧を供給する。第２ＭＩＭ電極１８３は、第２拡散領域１８４に電気的に接続されている。第２拡散領域１８４は、半導体基板１５１に設けられている。第２拡散領域１８４は、第１拡散領域１２４とは異なる拡散領域である。第２拡散領域１８４は、リセットトランジスタ１３１のドレインおよびソースの他方であってもよい。
　上述のように、電源線ＣＯＮ４と同一の配線層にシールドを設けることが、容易ではない状況がある。例えば、電源線ＣＯＮ４とＦＤ配線１４１との間隔が狭い状況が、そのような状況に該当する。また、電源線ＣＯＮ４が配置された配線層と他の配線層とを電気的に接続するためのビアが、電源線ＣＯＮ４とＦＤ配線１４１との間に配置されている場合も、そのような状況に該当する。そのような状況において、本実施形態の容量素子１８５の電極により、電源線ＣＯＮ４とＦＤ配線１４１との間の電気力線の一部を遮蔽し得る。これにより、ＦＤ配線１４１と電源線ＣＯＮ４との寄生容量による容量カップリングを抑制し得る。
　図１４の例では、第１ＭＩＭ電極１８１が、電源線ＣＯＮ４とＦＤ配線１４１との間の電気力線の一部を遮蔽する役割を担う。第１ＭＩＭ電極１８１は、第１シールド１７１に含まれていると考えることができる。
　本実施形態の撮像装置１００は、以下のように説明され得る。
　撮像装置１００は、容量素子１８５を備える。容量素子１８５は、一対の電極１８１および１８３と、誘電体層１８２と、を含む。誘電体層１８２は、一対の電極１８１および１８３に挟まれている。第１シールド１７１は、一対の電極１８１および１８３の一方を含む。このような構成に係る容量素子１８５の電極は、上記ノイズ抑制のためのシールドとして作用し得る。
　図１４の例では、一対の電極１８１および１８３の上記一方は、一対の電極１８１および１８３の他方に比べて第１電圧線ＣＯＮ４に近い。一対の電極１８１および１８３の上記一方と第１電圧線ＣＯＮ４との間の距離Ｄｅは、第１配線１４１と第１電圧線ＣＯＮ４との間の距離Ｄｄよりも小さい。このような構成に係る近位電極は、第１電圧線が原因で第１配線１４１にノイズが重畳されるのを抑制するのに適している。図１４の例では、一対の電極１８１および１８３の上記一方は、第１ＭＩＭ電極１８１に対応する。
　（第５実施形態）
　以下、第５実施形態について説明する。第５実施形態においては、第１実施形態と同様の内容については、説明を省略することがある。
　図１５に示すように、第５実施形態の撮像装置２００では、図１に示す第１実施形態の撮像装置１００と同様、複数の画素２０１は、行方向および列方向に配列されている。
　図１の例では、列毎に、１本の出力信号線１１１が設けられている。各列の出力信号線１１１は、その列の画素１０１に接続されている。各列の出力信号線１１１に対して、定電流源１０５Ａまたは定電流源１０５Ｂが接続され得る。
　図１５の例では、列毎に、１本の信号線２１１が設けられている。各列の信号線２１１は、その列の画素２０１に接続されている。各列の信号線２１１に対して、定電流源１０５Ｂまたは電源線ＣＯＮ４が接続され得る。
　図１５の例では、さらに、信号線２１２が、各画素２０１に接続されている。出力信号線２１２に対して、定電流源１０５Ａまたは電源ＶＤＤが接続され得る。
　図１６に、本実施形態に係る撮像装置２００内の画素２０１の例示的な回路図を示す。図１６の例では、図２に示す第１実施形態の回路構成とは異なる回路構成が採用されている。
　以下、図２の回路構成を、図１６の回路構成と比較しつつ説明する。以下では、図２に関する説明に倣い、図１６における下側の端子をドレインおよびソースの一方と記し、上側の端子をドレインおよびソースの他方と記す。
　具体的には、図２の例では、増幅トランジスタ１２６のドレインおよびソースの一方に、電源線ＣＯＮ４が接続されている。増幅トランジスタ１２６のドレインおよびソースの他方に、定電流源１０５Ａまたは定電流源１０５Ｂが、選択トランジスタ１２５を介して電気的に接続され得る。
　図１６の例では、増幅トランジスタ１２６のドレインおよびソースの一方に、定電流源１０５Ｂまたは電源線ＣＯＮ４が、選択トランジスタ１２５を介して電気的に接続され得る。増幅トランジスタ１２６のドレインおよびソースの他方に、定電流源１０５Ａまたは電源ＶＤＤが電気的に接続され得る。
　図２の例では、選択トランジスタ１２５のドレインおよびソースの一方は、増幅トランジスタ１２６のドレインおよびソースの他方に電気的に接続されている。選択トランジスタ１２５のドレインおよびソースの一方は、帯域制御トランジスタ１３２に電気的に接続されている。
　図１６の例では、選択トランジスタ１２５のドレインおよびソースの他方は、増幅トランジスタ１２６のドレインおよびソースの一方に電気的に接続されている。選択トランジスタ１２５のドレインおよびソースの一方は、定電流源１０５Ｂまたは電源線ＣＯＮ４が電気的に接続され得る。
　次にタイミングチャートを用いて読出し回路２２２の動作について説明する。図１７は、読み出し回路２２２の動作の一例を示すタイミングチャートである。各グラフの横軸は時刻を示す。縦軸は、上から、制御信号線ＣＯＮ１の電圧レベル、制御信号線ＣＯＮ２の電圧レベル、制御信号線ＣＯＮ３の電圧レベル、および、電源線ＣＯＮ４の電圧レベルを、それぞれ示す。
　なお、以下に説明する例では、電源線ＣＯＮ４がとる電圧の値は、１値である。ただし、電源線ＣＯＮ４がとる電圧の値は、複数の値であってもよい。
　（露光期間）
　時刻ｔ０から時刻ｔ１までが、露光期間に対応する。
　時刻ｔ０から時刻ｔ１までの期間では、制御信号線ＣＯＮ１の電圧がローレベルであるため、選択トランジスタ１２５はオフしている。また、この期間において、入射光に応じて生成された信号電荷が電荷蓄積領域１２４に蓄積される。
　（読み出し期間）
　時刻ｔ１から時刻ｔ２までが、読み出し期間に対応する。
　時刻ｔ１において制御信号線ＣＯＮ１の電圧がハイレベルになることで、選択トランジスタ１２５がオンする。また、読み出し期間においては、増幅トランジスタ１２６に電源ＶＤＤが電気的に接続され、選択トランジスタ１２５に定電流源１０５Ｂが電気的に接続されている。この状態においては、増幅トランジスタ１２６と定電流源１０５Ｂとがソースフォロア回路を形成する。これにより、電荷蓄積領域１２４に蓄積された信号電荷に応じた信号が信号線２１１に出力される。
　（リセット期間）
　時刻ｔ２から時刻ｔ３までが、リセット期間に対応する。
　時刻ｔ２において制御信号線ＣＯＮ２の電圧がハイレベルになることで、帯域制御トランジスタ１３２がオンする。また、リセット期間においては、増幅トランジスタ１２６に定電流源１０５Ａが電気的に接続され、選択トランジスタ１２５に電源線ＣＯＮ４が電気的に接続され、増幅トランジスタ１２６のドレインおよびソースの一方に電圧ＶＡ１が印加される。さらに、時刻ｔ２において、制御信号線ＣＯＮ３の電圧がハイレベルになることでリセットトランジスタ１３１がオンする。これにより、電荷蓄積領域１２４の電圧は、電圧ＶＡ１にリセットされる。
　時刻ｔ３において、制御信号線ＣＯＮ３の電圧がローレベルになることでリセットトランジスタ１３１がオフする。このとき、読み出し回路１２２は、－Ａ×Ｂの増幅率で帰還経路を形成している。そのため、リセットトランジスタ１３１をオフしたときの電荷蓄積領域１２４のｋＴＣノイズは、１／（１＋Ａ×Ｂ）倍に抑制される。
　（ノイズ抑制期間）
　時刻ｔ３から時刻ｔ４までが、ノイズ抑制期間に対応する。
　時刻ｔ２から時刻ｔ３までの期間においては、制御信号線ＣＯＮ２の電圧は、ハイレベルの電圧に設定される。これに対し、時刻ｔ３から時刻ｔ４の期間においては、制御信号線ＣＯＮ２の電圧は、ハイレベルとローレベルとの間のミドルレベルの電圧に設定される。
　この状態で時刻ｔ４において制御信号線ＣＯＮ２の電圧がローレベルになると、帯域制御トランジスタ１３２がオフする。
　結果として、ノイズは、第１実施形態と同様、帰還がない場合に対して〔｛１＋（１＋Ａ×Ｂ）×Ｃｆｄ／Ｃｓ｝1/2／（１＋Ａ×Ｂ）〕倍に抑制される。
　（リセット読み出し期間）
　時刻ｔ４から時刻ｔ５までが、リセット読み出し期間に対応する。
　時刻ｔ４において、再び、増幅トランジスタ１２６に電源ＶＤＤが電気的に接続され、選択トランジスタ１２５に定電流源１０５Ｂが電気的に接続される。この状態において、増幅トランジスタ１２６と定電流源１０５Ｂとがソースフォロア回路を形成する。これにより、リセット電圧に応じた信号が信号線２１１に出力される。
　読出し回路２２２の動作についての上述の説明により理解されるように、信号線２１１の電気的な接続先は、定電流源１０５Ｂと電源線ＣＯＮ４との間で切り替わる。この切り替わりは、信号線２１１の電圧の変動をもたらす。
　具体的には、信号線２１１の電圧は、読出し期間からリセット期間への遷移時に変動する。つまり、信号線２１１の電圧は、図１７の時刻ｔ２において変動する。また、信号線２１１の電圧は、ノイズ抑制期間からリセット読出し期間への遷移時にも変動する。つまり、信号線２１１の電圧は、図１７の時刻ｔ４において変動する。
　信号線２１１と電荷蓄積部ＣＳＰとの間には、寄生容量があることがある。この寄生容量があると、時刻ｔ２および時刻ｔ４における信号線２１１の電圧の電圧変動は、電荷蓄積部ＣＳＰの電圧を変動させ得る。
　これを踏まえ、本実施形態では、信号線２１１と電荷蓄積部ＣＳＰとの間の寄生容量を低減するためのシールドが設けられている。
　図１８は、図１５の構成における画素２０１の電荷蓄積領域１２４、信号線２１１および第１シールド１７１のレイアウトの一例を模式的に示す平面図である。第１実施形態と同様、ＦＤ配線１４１は、電荷蓄積領域１２４に接続されている。
　図１８の例では、第１シールド１７１は、平面視において、ＦＤ配線１４１と信号線２１１との間に位置する。この例では、第１実施形態と同様、平面視は、半導体基板１５１に垂直な方向から観察することをいう。
　図１８の例では、第１シールド線１７１Ｌは、ＦＤ配線１４１よりも信号線２１１に近接している。平面視において、信号線２１１およびシールド線の間には、配線は存在しない。
　信号線２１１は、列方向に延びている。ただし、信号線２１１は、行方向等の他の方向に延びていてもよい。
　第１シールド線１７１Ｌは、列方向に延びている。ただし、第１シールド線１７１Ｌは、行方向等の他の方向に延びていてもよい。
　上述の説明により理解されるように、信号線２１１の電圧は、読出し期間からリセット期間への遷移時に変動する。信号線２１１の電圧は、ノイズ抑制期間からリセット読出し期間への遷移時にも変動する。信号線２１１とＦＤ配線１４１との間に寄生容量があると、これらの電圧変動は、ＦＤ配線１４１に伝わることがある。しかし、図１８に例示する構成をとることにより、信号線２１１とＦＤ配線１４１間の寄生容量を低減し、容量カップリングによるＦＤ配線１４１の電圧変動を抑制できる。
　本実施形態の撮像装置２００は、以下のように説明され得る。
　撮像装置２００は、半導体基板１５１と、第１画素２０１と、第１シールド１７１と、を備える。第１画素２０１は、第１拡散領域１２４と、第１配線１４１と、第１トランジスタ１２６と、第１電圧線２１１と、を含む。第１拡散領域１２４は、半導体基板１５１に設けられている。第１配線１４１は、第１拡散領域１２４に接続されている。第１配線１４１では、第１画素２０１による光電変換で得られた第１信号電荷が流れる。第１電圧線２１１には、第１トランジスタ１２６のドレインまたはソースへの電圧供給経路の少なくとも一部を構成する。第１電圧線２１１には、互いに異なる電圧が印加される。第１電圧線２１１と第１シールド１７１との間の距離Ｄａは、第１電圧線２１１と第１配線１４１との間の距離Ｄｄよりも小さい。本実施形態は、ノイズを抑制するのに適している。具体的には、本実施形態の第１シールド１７１は、第１電圧線２１１が原因で第１配線１４１にノイズが重畳されるのを抑制するのに適している。
　本実施形態では、第１電圧線２１１は、信号線２１１に対応する。信号線２１１に印加される電圧は、信号線２１１が定電流源１０５Ｂに接続されているときと電源線ＣＯＮ４に接続されているときとで変化し得る。
　具体的には、距離Ｄａは、第１画素２０１内に存する第１電圧線２１１と、第１シールド１７１と、の間の距離である。距離Ｄｄは、第１画素２０１内に存する第１電圧線２１１と、第１画素２０１内に存する第１配線１４１と、の間の距離である。そして、距離Ｄａは、距離Ｄｄよりも小さい。このような構成に係る第１シールド１７１は、第１画素２０１内に存する第１電圧線２１１が原因で第１画素２０１に存する第１配線１４１にノイズが重畳されるのを抑制するのに適している。
　具体的には、第１シールド１７１は、第１配線１４１と第１電圧線２１１との間の電気力線の少なくとも一部を遮蔽することができる。
　典型的には、互いに異なる電圧は、互いに異なる直流電圧である。
　第１から第４形態で説明した技術を、第５実施形態に適用可能である。
　（第６実施形態）
　以下、第６実施形態について説明する。第６実施形態においては、第１実施形態と同様の内容については、説明を省略することがある。
　第１実施形態では、ＦＤ配線１４１と電源線ＣＯＮ４との間の寄生容量の抑制について述べた。しかし、図５のタイミングチャートに示したように、制御信号線ＣＯＮ１、制御信号線ＣＯＮ２、制御信号線ＣＯＮ３も、画素の読出し期間中に電圧が変動する。各信号線とＦＤ配線１４１との間の寄生容量があると、その寄生容量を介してそれぞれの信号線の電圧変動によってＦＤ配線１４１の電圧が変化する。このため、ノイズを低減する観点からは、ＦＤ配線１４１と制御信号線ＣＯＮ１との間の寄生容量、ＦＤ配線１４１と制御信号線ＣＯＮ２との間の寄生容量およびＦＤ配線１４１と制御信号線ＣＯＮ３間の寄生容量を抑制することが有利である。第５実施形態についても、同様のことが言える。
　これを考慮すると、図１に係る画素１０１の電荷蓄積領域１２４、制御信号線ＣＯＮ１、制御信号線ＣＯＮ２、制御信号線ＣＯＮ３および第１シールド１７１を、図１９に例示するようにレイアウトすることが考えられる。
　図１９の例では、第１シールド１７１は、平面視において、ＦＤ配線１４１と制御信号線ＣＯＮ１との間に位置する。第１シールド１７１は、平面視において、ＦＤ配線１４１と制御信号線ＣＯＮ２との間に位置する。第１シールド１７１は、平面視において、ＦＤ配線１４１と制御信号線ＣＯＮ３との間に位置する。
　図１９の例では、第１シールド１７１は、第１シールド線１７１Ｌを含む。第１シールド１７１は、シールド線１７１Ｌによって構成されていてもよい。ただし、第１シールド１７１は、非線状体によって構成されていてもよい。第１シールド１７１は、シールド線と非線状体とを含んでいてもよい。
　図１９の例では、第１シールド線１７１Ｌは、平面視において、ＦＤ配線１４１と制御信号線ＣＯＮ１との間に位置する。第１シールド線１７１Ｌは、平面視において、ＦＤ配線１４１と制御信号線ＣＯＮ２との間に位置する。第１シールド線１７１Ｌは、平面視において、ＦＤ配線１４１と制御信号線ＣＯＮ３との間に位置する。
　図１９の例では、第１シールド１７１は、ＦＤ配線１４１よりも制御信号線ＣＯＮ１に近接している。平面視において、制御信号線ＣＯＮ１および第１シールド１７１の間には、配線は存在しない。
　具体的には、第１シールド線１７１Ｌは、ＦＤ配線１４１よりも制御信号線ＣＯＮ１に近接している。平面視において、制御信号線ＣＯＮ１および第１シールド線１７１Ｌの間には、配線は存在しない。
　図１９の例では、制御信号線ＣＯＮ１、制御信号線ＣＯＮ２、制御信号線ＣＯＮ３は、行方向に延びている。ただし、制御信号線ＣＯＮ１、制御信号線ＣＯＮ２、制御信号線ＣＯＮ３は、列方向に延びていてもよい。
　図１９の例では、第１シールド線１７１Ｌは、行方向に延びている。ただし、第１シールド線１７１Ｌは、列方向に延びていてもよい。
　上述のように、非連続なパタンを、隣接する２つの画素１０１間または１つの画素１０１内に設けてもよい。そのような非連続なパタンの全部または一部は、シールドとして機能し得る。非連続なパタンは、電気的に互いに分離された複数の部分によって構成できる。図７Ａおよび図７Ｂを参照して説明したように、上記複数の部分は、第１シールド１７１と第２シールド１７２とを含み得る。上記複数の部分は、第１シールド線１７１Ｌと第２シールド線１７２Ｌとを含み得る。
　制御信号線ＣＯＮ１、制御信号線ＣＯＮ２および制御信号線ＣＯＮ３の配置は、図１９の配置に限定されない。例えば、第１シールド１７１に近い方から、制御信号線ＣＯＮ３、制御信号線ＣＯＮ２および制御信号線ＣＯＮ１がこの順で並んでいてもよい。第１シールド線１７１Ｌに近い方から、制御信号線ＣＯＮ３、制御信号線ＣＯＮ２および制御信号線ＣＯＮ１がこの順で並んでいてもよい。
　図２０に、図１９のＡ０－Ａ１線の断面を模式的に表す断面図を示す。
　図１９および図２０の例では、第１シールド１７１、制御信号線ＣＯＮ１、制御信号線ＣＯＮ２および制御信号線ＣＯＮ３は、同一の配線層１９２Ｂに配置されている。具体的には、第１シールド線１７１Ｌ、制御信号線ＣＯＮ１、制御信号線ＣＯＮ２および制御信号線ＣＯＮ３は、同一の配線層１９２Ｂに配置されている。
　制御信号線ＣＯＮ１、制御信号線ＣＯＮ２および制御信号線ＣＯＮ３は、互いに異なる配線層に配置されていてもよい。その場合は、図２１に示すように、平面視において各制御信号線とＦＤ配線１４１との間に、第１シールド１７１を配置することができる。具体的には、平面視において各制御信号線とＦＤ配線１４１との間に、第１シールド線１７１Ｌを配置することができる。
　図２１の例では、制御信号線ＣＯＮ１は、配線層１９２Ｃに配置されている。制御信号線ＣＯＮ２は、配線層１９２Ｂに配置されている。制御信号線ＣＯＮ３は、配線層１９２Ａに配置されている。また、図２１の例では、第１シールド１７１が複数の配線層にまたがって配置されている。具体的には、図２１では、第１シールド１７１が３つの配線層１９２Ｃ、配線層１９２Ｂ、および配線層１９２Ａに配置されている。第１シールド１７１は、具体的には第１シールド線１７１Ｌを含む。配線層１９２Ｃにおいて、制御信号線ＣＯＮ１とＦＤ配線１４１との間に、第１シールド線１７１Ｌが配置されている。
　配線層１９２Ｂにおいて、制御信号線ＣＯＮ２とＦＤ配線１４１との間に、第１シールド線１７１Ｌが配置されている。
　配線層１９２Ａにおいて、制御信号線ＣＯＮ３とＦＤ配線１４１との間に、第１シールド線１７１Ｌが配置されている。
　このように構成することにより、ＦＤ配線１４１と制御信号線ＣＯＮ１、制御信号線ＣＯＮ２、および制御信号線ＣＯＮ３との間の容量カップリングを抑制することができる。
　図１９のレイアウトとは異なるレイアウトを採用することもできる。図２２は、図１の構成における画素１０１の電荷蓄積領域１２４、制御信号線ＣＯＮ１、制御信号線ＣＯＮ２、制御信号線ＣＯＮ３、およびシールドのレイアウトの別例を模式的に示す平面図である。
　図２２の例では、ＦＤ配線１４１は、平面視において、第１シールド１７１Ａと、第１シールド１７１Ｂとの間に位置する。第１シールド１７１Ａは、平面視において、ＦＤ配線１４１と制御信号線ＣＯＮ１との間に位置する。第１シールド１７１Ｂは、平面視において、ＦＤ配線１４１と制御信号線ＣＯＮ３との間に位置する。
　具体的には、ＦＤ配線１４１は、平面視において、第１シールド線１７１ＬＡと、第１シールド線１７１ＬＢとの間に位置する。第１シールド線１７１ＬＡは、平面視において、ＦＤ配線１４１と制御信号線ＣＯＮ１との間に位置する。第１シールド線１７１ＬＢは、平面視において、ＦＤ配線１４１と制御信号線ＣＯＮ３との間に位置する。
　図２３に、図２２のＡ０－Ａ１線の断面を模式的に表す断面図を示す。
　図２３の例では、制御信号線ＣＯＮ１、制御信号線ＣＯＮ２および制御信号線ＣＯＮ３は、同一の配線層１９２Ｂに配置されている。その配線層１９２Ｂに、第１シールド１７１Ａおよび第１シールド１７１Ｂも配置されている。具体的には、配線層１９２Ｂに、第１シールド線１７１ＬＡおよび第１シールド線１７１ＬＢが配置されている。
　図２２および２３に示すように第１シールド１７１Ａおよび１７１Ｂを設けることで、ＦＤ配線１４１の両側に制御信号線が配置される場合においても、容量カップリングを抑制できる。
　互いに隣接する画素間での容量カップリングを抑制可能なレイアウトも採用され得る。そのようなレイアウトの例を、図２４Ａに示す。図２４Ａは、同じ列で隣接する画素１０１Ａおよび画素１０１Ｂにおけるレイアウトの一例を模式的に示す平面図である。
　図２４Ａの例では、画素１０１Ａおよび画素１０１Ｂのそれぞれが、電荷蓄積領域１２４、制御信号線ＣＯＮ１、制御信号線ＣＯＮ２、制御信号線ＣＯＮ３、第１シールド１７１Ａおよび第１シールド１７１Ｂを含んでいる。
　具体的には、画素１０１Ａおよび画素１０１Ｂのそれぞれが、電荷蓄積領域１２４、制御信号線ＣＯＮ１、制御信号線ＣＯＮ２、制御信号線ＣＯＮ３、第１シールド線１７１ＬＡおよび第１シールド線１７１ＬＢを含んでいる。
　画素１０１Ａでは、平面視において、ＦＤ配線１４１は、第１シールド１７１Ａと、第１シールド１７１Ｂとの間に位置する。画素１０１Ａでは、平面視において、第１シールド１７１Ａは、ＦＤ配線１４１と制御信号線ＣＯＮ１との間に位置する。画素１０１Ｂについても同様である。
　具体的には、画素１０１Ａでは、平面視において、ＦＤ配線１４１は、第１シールド線１７１ＬＡと、第１シールド線１７１ＬＢとの間に位置する。画素１０１Ａでは、平面視において、第１シールド線１７１ＬＡは、ＦＤ配線１４１と制御信号線ＣＯＮ１との間に位置する。画素１０１Ｂについても同様である。
　さらに、平面視において、画素１０１Ｂの第１シールド１７１Ｂは、画素１０１ＢのＦＤ配線１４１と画素１０１Ａの制御信号線ＣＯＮ３との間に位置する。
　具体的には、平面視において、画素１０１Ｂの第１シールド線１７１ＬＢは、画素１０１ＢのＦＤ配線１４１と画素１０１Ａの制御信号線ＣＯＮ３との間に位置する。
　図２４Ａの構成によれば、画素１０１Ａの第１シールド１７１Ａによって、画素１０１ＡのＦＤ配線１４１と画素１０１Ａの制御信号線ＣＯＮ１との間の容量カップリングを抑制できる。画素１０１Ｂの第１シールド１７１Ａによって、画素１０１ＢのＦＤ配線１４１と画素１０１Ｂの制御信号線ＣＯＮ１との間の容量カップリングを抑制できる。また、画素１０１Ｂの第１シールド１７１Ｂによって、画素１０１ＢのＦＤ配線１４１と画素１０１Ａの制御信号線ＣＯＮ３との間の容量カップリングを抑制できる。
　画素１０１Ａが第１シールド１７１Ｃを有しており、第１シールド１７１Ｃが、画素１０１Ａの制御信号線のうち最も画素１０１ＢのＦＤ配線１４１に近いものと、画素１０１ＢのＦＤ配線１４１との間に位置していてもよい。この形態によっても、画素１０１Ａの第１シールド１７１Ｃによって、画素１０１ＢのＦＤ配線１４１と画素１０１Ａの制御信号線ＣＯＮ１～３との間の容量カップリングを抑制できる。
　図２４Ｂのレイアウトも採用可能である。図２４Ｂの例では、第２画素１０１Ｂの電源線ＣＯＮ４と第１シールド１７１との間の距離Ｄａは、第２画素１０１Ｂの電源線ＣＯＮ４と第１画素１０１Ｂの第１配線１４１との間の距離Ｄｄよりも小さい。このようにすれば、第２画素１０１Ｂの電源線ＣＯＮ４と第１画素１０１Ｂの第１配線１４１との間の容量カップリングを抑制できる。
　図２４Ｂに係る撮像装置１００は、以下のように説明され得る。
　撮像装置１００は、半導体基板１５１と、第１画素１０１Ａと、第２画素１０１Ｂと、第１シールドと、を備える。第１画素１０１Ａおよび第２画素１０１Ｂは、互いに隣接している。第１画素１０１Ａは、第１拡散領域１２４と、第１配線１４１と、を含む。第１拡散領域１２４は、半導体基板１５１に設けられている。第１配線１４１は、第１拡散領域１２４に接続されている。第１配線１４１では、第１画素１０１Ａによる光電変換で得られた第１信号電荷が流れる。第２画素１０１Ｂは、第１トランジスタ１２６と、第１電圧線ＣＯＮ４と、を含む。第１トランジスタ１２６は、第２画素１０１Ｂによる光電変換で得られた第２信号電荷が流入するゲートを含む。第１電圧線ＣＯＮ４は、第１トランジスタ１２６のドレインまたはソースへの電圧供給経路の少なくとも一部を構成する。第１電圧線ＣＯＮ４には、互いに異なる電圧ＶＡ１およびＶＡ２が印加される。第１電圧線ＣＯＮ４と第１シールド１７１との間の距離Ｄａは、第１電圧線ＣＯＮ４と第１配線１４１との間の距離Ｄｄよりも小さい。この構成は、ノイズを抑制するのに適している。具体的には、このような構成に係る第１シールド１７１は、第１電圧線ＣＯＮ４が原因で第１配線１４１にノイズが重畳されるのを抑制するのに適している。
　第１実施形態と同様、図２４Ｂの例では、第１拡散領域１２４は、電荷蓄積領域１２４に対応する。第１配線１４１は、ＦＤ配線１４１に対応する。第１トランジスタ１２６は、増幅トランジスタ１２６に対応する。第１電圧線ＣＯＮ４は、電源線ＣＯＮ４に対応する。
　具体的には、距離Ｄａは、第２画素１０１Ｂ内に存する第１電圧線ＣＯＮ４と、第１シールド１７１と、の間の距離である。距離Ｄｄは、第２画素１０１Ｂ内に存する第１電圧線ＣＯＮ４と、第１画素１０１Ａ内に存する第１配線１４１と、の間の距離である。そして、距離Ｄａは、距離Ｄｄよりも小さい。このような構成に係る第１シールド１７１は、第２画素１０１Ｂ内に存する第１電圧線ＣＯＮ４が原因で第１画素１０１Ａに存する第１配線１４１にノイズが重畳されるのを抑制するのに適している。
　具体的には、第１シールド１７１は、第１配線１４１と第１電圧線ＣＯＮ４との間の電気力線の少なくとも一部を遮蔽することができる。
　典型的には、互いに異なる電圧は、互いに異なる直流電圧である。
　この例では、第１電圧線ＣＯＮ４は、第１信号電荷１２６のドレインまたはソースと接続されている。
　具体的には、図２４Ｂの例では、半導体基板１５１に、第２画素１０１Ｂの第２拡散層が設けられている。第２画素１０１Ｂの第２配線が、第２拡散層に接続されている。第２配線では、第２画素１０１Ｂの光電変換で得られた第２信号電荷が流れる。第２画素１０１Ｂの第１トランジスタ１２６のゲートには、第２拡散層が電気的に接続されている。第２拡散層は、第２画素１０１Ｂの電荷蓄積領域１２４に対応する。第２配線は、第２画素１０１ＢのＦＤ配線１４１に対応する。
　第１シールド１７１は、第１画素１０１Ａの構成要素であってもよく、第２画素１０１Ｂの構成要素であってもよく、これらの画素１０１Ａおよび１０１Ｂの構成要素でなくてもよい。
　具体的には、撮像装置の画素は、アレイを構成している。第１画素１０１Ａと第２画素１０１Ｂは、アレイの行方向または列方向に、互いに隣り合っている。
　第２画素１０１Ｂの増幅トランジスタ１２６および第１電圧線ＣＯＮ４は、第１実施形態等で先に説明した第２画素１０１Ｂの増幅トランジスタ１２６および第１電圧線ＣＯＮ４の特徴と同様の特徴を有し得る。その他、図２４Ｂの例に対し、先に説明した実施形態の特徴を組み合わせることができる。
　（第７実施形態）
　以下、第７実施形態について説明する。第７実施形態においては、第１実施形態と同様の内容については、説明を省略することがある。
　光電変換部は、第１実施形態で説明されたものに限られない。第７実施形態では、光電変換部としてフォトダイオード１２７が用いられている。
　光電変換部としてフォトダイオード１２７が用いられる場合であっても、図６に示すレイアウトを採用可能である。図２５は、その場合の図６に示すＡ０－Ａ１線の断面図の一例である。
　図２５の例では、電荷蓄積領域１２４と、半導体基板１５１とで、フォトダイオード１２７が構成されている。第１実施形態と同様、半導体基板１５１に、電荷蓄積領域１２４が設けられていると言える。
　電荷蓄積領域１２４は、ＦＤ配線１４１に接続されている。図２５の例では、ＦＤ配線１４１は、電荷蓄積領域１２４と、図示しない増幅トランジスタ１２６のゲートと、を電気的に接続している。
　図２５の例では、ＦＤ配線１４１の一部と、第１シールド１７１と、電源線ＣＯＮ４とが、同一の配線層１９２Ａに配置されている。具体的には、ＦＤ配線１４１の一部と、第１シールド線１７１Ｌと、電源線ＣＯＮ４とが、同一の配線層１９２Ａに配置されている。
　具体的には、ＦＤ配線１４１は、ビア１５８Ａと、配線１５７Ａと、を含んでいる。ＦＤ配線１４１の上記一部は、配線１５７Ａである。例えば、フォトダイオード１２７で生成された信号電荷は、電荷蓄積領域１２４からＦＤ配線１４１を経由して、図３に示した増幅トランジスタ１２６のゲートに流入する。
　図２５の例に対し、先に説明した実施形態の特徴を組み合わせることができる。
　例えば、図２５の例では、第１電圧線ＣＯＮ４と第１シールド１７１との間の距離Ｄａは、第１電圧線ＣＯＮ４と第１配線１４１との間の距離Ｄｄよりも小さい。
　図２５の例では、配線層１９２Ａにおいて、第１配線１４１の一部と第１電圧線ＣＯＮ４との間に、第１シールド１７１が配置されている。これにより、第１配線１４１と第１電圧線ＣＯＮ４との寄生容量による容量カップリングを抑制できる。
　撮像装置において、フォトダイオードとともに転送トランジスタが用いられる場合であっても、図６に示すレイアウトを採用可能である。図２６は、その場合の図６に示すＡ０－Ａ１線の断面図の一例である。以下では、図２５の例と重複する説明は、省略することがある。
　図２６の例では、図２５の例と同様、電荷蓄積領域と、半導体基板１５１とで、フォトダイオード１２７が構成されている。
　図２６の例では、フォトダイオード１２７の電荷蓄積領域とは別の電荷蓄積領域１２４が、半導体基板１５１に設けられている。転送トランジスタ１６１および１６２を介して、フォトダイオード１２７と電荷蓄積領域１２４とが電気的に接続され得る。
　図２６の例では、２つの転送トランジスタ１６１および１６２が用いられている。しかし、用いられる転送トランジスタの数は、１つであってもよく、３つ以上であってもよい。例えば、フォトダイオード１２７で生成された信号電荷は、トランジスタ１６１、１６２を介して電荷蓄積領域１２４に流入し、さらに、電荷蓄積領域１２４から第１配線１４１を介して、図３に示した増幅トランジスタ１２６のゲートに流入する。
　このように、本実施形態に係る撮像装置では、第１拡散領域１２４または拡散領域と、半導体基板１５１とによって、第１フォトダイオード１２７が構成されている。すなわち、第１フォトダイオード１２７は、半導体基板１５１内に存在し、第１拡散領域１２４または拡散領域を含む。第１フォトダイオード１２７は、入射光を第１信号電荷に変換する。第１配線１４１は、第１トランジスタ１２６と第１拡散領域１２４とを電気的に接続している。
　（図１９および図２４Ａに係る撮像装置）
　先に説明した図２４Ａに係る撮像装置１００は、以下のように説明され得る。
　撮像装置１００は、半導体基板１５１と、第１画素１０１Ａと、第１シールドと、を備える。第１画素１０１Ａは、第１拡散領域１２４と、第１配線１４１と、第１トランジスタと、第１電圧線と、を含む。第１拡散領域１２４は、半導体基板１５１に設けられている。第１配線１４１は、第１拡散領域１２４に接続されている。第１配線１４１では、第１画素１０１Ａによる光電変換で得られた信号電荷が流れる。第１電圧線は、第１トランジスタのゲートに接続されている。第１電圧線には、互いに異なる電圧が印加される。第１電圧線と第１シールドとの間の距離は、第１電圧線と第１配線１４１との間の距離よりも小さい。このような構成は、ノイズを抑制するのに適している。具体的には、このような構成に係る第１シールドは、第１電圧線が原因で第１配線にノイズが重畳されるのを抑制するのに適している。
　第１トランジスタおよび第１電圧線の組み合わせは、第１画素１０１Ａの選択トランジスタ１２５と第１画素１０１Ａの制御信号線ＣＯＮ１の組み合わせに対応し得る。第１トランジスタおよび第１電圧線の組み合わせは、第１画素１０１Ａの帯域制御トランジスタ１３２と第１画素１０１Ａの制御信号線ＣＯＮ２の組み合わせに対応し得る。第１トランジスタおよび第１電圧線の組み合わせは、第１画素１０１Ａのリセットトランジスタ１３１と第１画素１０１Ａの制御信号線ＣＯＮ３の組み合わせに対応し得る。第１シールドは、図２４Ａにおいて第１画素１０１Ａを表す二点鎖線内を延びる第１シールド１７１Ａに対応し得る。第１シールドは、具体的には、同二点鎖線内を延びる第１シールド線１７１ＬＡに対応し得る。
　具体的には、第１画素１０１Ａ内に存する第１電圧線と、第１シールドと、の間の距離は、第１画素１０１Ａ内に存する第１電圧線と、第１画素１０１Ａ内に存する第１配線１４１と、の間の距離よりも小さい。このような構成に係る第１シールドは、第１画素１０１Ａ内に存する第１電圧線が原因で第１画素１０１Ａに存する第１配線１４１にノイズが重畳されるのを抑制するのに適している。
　具体的には、第１シールドは、第１配線１４１と第１電圧線との間の電気力線の少なくとも一部を遮蔽することができる。
　典型的には、互いに異なる電圧は、互いに異なる直流電圧である。
　第１シールドは、第１画素１０１Ａの構成要素であってもよく、第１画素１０１Ａの構成要素でなくてもよい。
　図２４Ａに係る上記の説明は、図１９の例においても成立する。
　先に説明した図２４Ａに係る撮像装置１００は、以下のようにも説明され得る。
　撮像装置１００は、半導体基板１５１と、第１画素１０１Ａと、第２画素１０１Ｂと、第１シールドと、を備える。第１画素１０１Ａおよび第２画素１０１Ｂは、互いに隣接している。第１画素１０１Ａは、第１トランジスタと、第１電圧線と、を含む。第１電圧線は、第１トランジスタのゲートに接続されている。第１電圧線には、互いに異なる電圧が印加される。第２画素１０１Ｂは、第１拡散領域１２４と、第１配線１４１と、を含む。第１拡散領域１２４は、半導体基板１５１に設けられている。第１配線１４１は、第１拡散領域１２４に接続されている。第１配線１４１では、第２画素１０１Ｂによる光電変換で得られた信号電荷が流れる。第１電圧線と第１シールドとの間の距離は、第１電圧線と第１配線１４１との間の距離よりも小さい。このような構成は、ノイズを抑制するのに適している。具体的には、このような構成に係る第１シールドは、第１電圧線が原因で第１配線にノイズが重畳されるのを抑制するのに適している。
　第１トランジスタおよび第１電圧線の組み合わせは、第１画素１０１Ａの選択トランジスタ１２５と第１画素１０１Ａの制御信号線ＣＯＮ１の組み合わせに対応し得る。第１トランジスタおよび第１電圧線の組み合わせは、第１画素１０１Ａの帯域制御トランジスタ１３２と第１画素１０１Ａの制御信号線ＣＯＮ２の組み合わせに対応し得る。第１トランジスタおよび第１電圧線の組み合わせは、第１画素１０１Ａのリセットトランジスタ１３１と第１画素１０１Ａの制御信号線ＣＯＮ３の組み合わせに対応し得る。第１シールドは、図２４Ａにおいて第２画素１０１Ｂを表す二点鎖線内を延びる第１シールド１７１Ｂに対応し得る。第１シールドは、具体的には、同二点鎖線内を延びる第１シールド線１７１ＬＢに対応し得る。
　具体的には、第１画素１０１Ａ内に存する第１電圧線と、第１シールドと、の間の距離は、第１画素１０１Ａ内に存する第１電圧線と、第２画素１０１Ｂ内に存する第１配線１４１と、の間の距離よりも小さい。このような構成に係る第１シールドは、第１画素１０１Ａ内に存する第１電圧線が原因で第２画素１０１Ｂに存する第１配線１４１にノイズが重畳されるのを抑制するのに適している。
　具体的には、第１シールドは、第１配線１４１と第１電圧線との間の電気力線の少なくとも一部を遮蔽することができる。
　典型的には、互いに異なる電圧は、互いに異なる直流電圧である。
　第１シールドは、第１画素１０１Ａの構成要素であってもよく、第２画素１０１Ｂの構成要素であってもよく、これらの画素１０１Ａおよび１０１Ｂの構成要素でなくてもよい。
　具体的には、撮像装置の画素は、アレイを構成している。第１画素１０１Ａと第２画素１０１Ｂは、アレイの行方向または列方向に、互いに隣り合っている。
　＜カメラシステム＞
　先に説明した各実施形態に係る撮像装置を用いて、カメラシステムを構成できる。以下、カメラシステムの一例を、図２７を参照しつつ説明する。
　図２７に示すカメラシステム３００は、光学系３１０と、撮像装置１００と、信号処理回路３６０と、システムコントローラ３７０と、表示装置３８０と、を備えている。カメラシステム３００は、例えば、スマートフォン、デジタルカメラおよびビデオカメラなどである。撮像装置１００に代えて、撮像装置２００を用いることも可能である。
　信号処理回路３６０は、例えばＤＳＰ（Ｄｉｇｉｔａｌ　Ｓｉｇｎａｌ　Ｐｒｏｃｅｓｓｏｒ）である。信号処理回路３６０は撮像装置１００からの出力データを受け取り、例えばガンマ補正、色補間処理、空間補間処理、およびオートホワイトバランスなどの処理を行う。
　表示装置３８０は、例えば液晶ディスプレイおよび有機ＥＬ（Ｅｌｅｃｔｒｏ　Ｌｕｍｉｎｅｓｃｅｎｃｅ）ディスプレイである。表示装置３８０は、タッチパネルのような入力インタフェースを含んでいてもよい。これにより、ユーザは、タッチペンを用いて、信号処理回路３６０の処理内容の選択、制御および撮像条件を入力インタフェースを介して設定できる。
　システムコントローラ３７０は、カメラシステム３００全体を制御する。システムコントローラ３７０は、典型的には半導体集積回路であり、例えばＣＰＵである。
　図２７のカメラシステム３００によれば、撮影した画像を表示装置３８０に表示できる。このため、撮影した画像をすぐに確認できる。さらに、表示装置３８０を利用したＧＵＩ（Ｇｒａｐｈｉｃ　Ｕｓｅｒ　Ｉｎｔｅｒｆａｃｅ）制御が可能になる。
　本開示に係る撮像装置は、種々の撮像装置として有用である。またデジタルカメラ、デジタルビデオカメラ、カメラ付携帯電話、電子内視鏡などの医療用カメラ、車載カメラ、ロボット用カメラ等の用途にも応用できる。
１００，２００　撮像装置
１０１，１０１Ａ，１０１Ｂ，２０１　画素
１０２　垂直走査回路
１０３　カラム信号処理回路
１０４　水平信号読み出し回路
１０５Ａ，１０５Ｂ　定電流源
１１１，１１１Ａ，１１１Ｂ　出力信号線
１１２　電源線
１１３　水平信号共通線
１２１　光電変換部
１２２，２２２　読出し回路
１２３　帯域制御部
１２４　電荷蓄積領域
１２５　選択トランジスタ
１２６　増幅トランジスタ
１２７　フォトダイオード
１２８，１３０，１５７Ａ，１５７Ｂ，１５７Ｃ　配線
１２９　ノード
１３１　リセットトランジスタ
１３２　帯域制御トランジスタ
１３３，１３４，１８５　容量素子
１４１　ＦＤ配線
１５１　半導体基板
１５２，１５２Ａ，１５２Ｂ，１５２Ｃ，１５２Ｄ　層間絶縁層
１５３　第１電極
１５４　光電変換層
１５５　第２電極
１５６　シールド電極
１５８Ａ，１５８Ｂ，１５８Ｃ，１５８Ｄ　ビア
１６１，１６２　転送トランジスタ
１７１，１７１Ａ，１７１Ｂ，１７２　シールド
１７１Ｌ，１７１ＬＡ，１７１ＬＢ，１７２Ｌ　シールド線
１８１　第１ＭＩＭ電極
１８２　誘電体層
１８３　第２ＭＩＭ電極
１９２Ａ，１９２Ｂ，１９２Ｃ　配線層
２１１，２１２　信号線
３００　カメラシステム
３１０　光学系
３６０　信号処理回路
３７０　システムコントローラ
３８０　表示装置
ＣＯＮ１，ＣＯＮ２，ＣＯＮ３　制御信号線
ＣＯＮ４，ＣＯＮ４Ａ，ＣＯＮ４Ｂ　電源線
ＣＸ　共通軸
Ｖｐ　基準電圧

Claims (26)

  1. 　半導体基板と、光電変換を行う第１画素と、第１シールドと、を備え、
    　前記第１画素は、
    　　前記半導体基板内に存在する第１拡散領域と、
    　　前記第１拡散領域に接続された第１配線であって、前記第１画素による前記光電変換で得られた第１信号電荷が流れる第１配線と、
    　　前記第１配線を経由して前記第１信号電荷が流入するゲートを含む第１トランジスタと、
    　　前記第１トランジスタのドレインまたはソースへの電圧供給経路の少なくとも一部を構成する第１電圧線であって、互いに異なる電圧が印加される第１電圧線と、
    　を含み、
    　前記第１電圧線と前記第１シールドとの間の距離は、前記第１電圧線と前記第１配線との間の距離よりも小さい、
    　撮像装置。
  2. 　半導体基板と、光電変換を行う第１画素と、光電変換を行う第２画素と、第１シールドと、を備え、
    　前記第１画素および前記第２画素は、互いに隣接しており、
    　前記第１画素は、
    　　前記半導体基板内に存在する第１拡散領域と、
    　　前記第１拡散領域に接続された第１配線であって、前記第１画素による前記光電変換で得られた第１信号電荷が流れる第１配線と、
    　を含み、
    　前記第２画素は、
    　　前記第２画素による前記光電変換で得られた第２信号電荷が流入するゲートを含む第１トランジスタと、
    　　前記第１トランジスタのドレインまたはソースへの電圧供給経路の少なくとも一部を構成する第１電圧線であって、互いに異なる電圧が印加される第１電圧線と、
    　を含み、
    　前記第１電圧線と前記第１シールドとの間の距離は、前記第１電圧線と前記第１配線との間の距離よりも小さい、
    　撮像装置。
  3. 　前記第１シールドの電圧が固定された状態で、前記第１電圧線の電圧が変更される、
    　請求項１または請求項２に記載の撮像装置。
  4. 　前記半導体基板の厚さ方向に関する第１の位置に設けられた第１配線層をさらに備え、
    　前記第１電圧線は、前記第１配線層内に配置され、
    　前記第１シールドは、前記第１配線層内に配置され、
    　前記第１配線は、前記第１配線層内に位置する第１部分を含み、
    　平面視において、前記第１シールドは、前記第１部分と前記第１電圧線との間にある、
    　請求項１から請求項３のいずれか一項に記載の撮像装置。
  5. 　前記半導体基板の厚さ方向に関する互いに異なる位置に設けられた第１配線層および第２配線層をさらに備え、
    　前記第１電圧線は、前記第１配線層内に配置され、
    　前記第１シールドは、前記第２配線層内に配置され、
    　前記第１配線は、前記第２配線層内に位置する第１部分を含み、
    　平面視において、第１シールドは、前記第１部分と前記第１電圧線との間にある、
    　請求項１から請求項３のいずれか一項に記載の撮像装置。
  6. 　第２シールドをさらに備え、
    　前記第１電圧線と前記第２シールドとの間の距離は、前記第１電圧線と前記第１配線との間の距離よりも小さい、
    　請求項１から請求項５のいずれか一項に記載の撮像装置。
  7. 　前記第１シールドと前記第１電圧線との間の距離は、前記第１シールドと前記第１配線との間の距離よりも小さい、
    　請求項１から請求項６のいずれか一項に記載の撮像装置。
  8. 　平面視において、前記第１電圧線と前記第１シールドとの間に、配線が存在しない、
    　請求項１から請求項７のいずれか一項に記載の撮像装置。
  9. 　前記第１シールドは、第１シールド線を含み、
    　前記第１電圧線と前記第１シールド線との間の距離は、前記第１電圧線と前記第１配線との間の距離よりも小さい、
    　請求項１から請求項８のいずれか一項に記載の撮像装置。
  10. 　容量素子をさらに備え、
    　前記容量素子は、
    　　一対の電極と、
    　　前記一対の電極に挟まれた誘電体層と、
    　を含み、
    　前記第１シールドは、前記一対の電極の一方を含む、
    　請求項１から請求項９のいずれか一項に記載の撮像装置。
  11. 　前記一対の電極の前記一方は、前記一対の電極の他方に比べて前記第１電圧線に近く、
    　前記一対の電極の前記一方と前記第１電圧線との間の距離は、前記第１配線と前記第１電圧線との間の距離よりも小さい、
    　請求項１０のいずれか一項に記載の撮像装置。
  12. 　前記第１画素は、第１光電変換部をさらに備え、
    　前記第１光電変換部は、第１電極と、第２電極と、前記第１電極と前記第２電極との間に配置された光電変換層と、を含み、
    　前記光電変換層は、入射光を前記第１信号電荷に変換し、
    　前記第１配線は、前記第２電極と前記第１拡散領域とを接続している、
    　請求項１から請求項１１のいずれか一項に記載の撮像装置。
  13. 　前記半導体基板の厚さ方向に関し、前記第１電圧線および前記第１シールドは、前記第１光電変換部と前記半導体基板との間の位置にある、
    　請求項１２に記載の撮像装置。
  14. 　前記半導体基板の厚さ方向に関する互いに異なる位置に設けられた複数の配線層をさらに備え、
    　前記複数の配線層は、第１配線層を含み、
    　前記第１電圧線は、前記第１配線層に配置され、
    　前記第１配線層は、前記複数の配線層のうち前記第１光電変換部に最も近い層である、
    　請求項１２または請求項１３に記載の撮像装置。
  15. 　前記半導体基板の厚さ方向に関し、前記第２電極と、前記第１シールドと、前記第１電圧線と、前記半導体基板とは、この順に並んでいる、
    　請求項１２から請求項１４のいずれか一項に記載の撮像装置。
  16. 　前記第１シールドは、第１シールド線を含み、
    　平面視において、前記第１シールド線は、前記第１電圧線の少なくとも一部と重なっている、
    　請求項１５に記載の撮像装置。
  17. 　平面視において、前記第１シールド線は、前記第１電圧線の全体と重なっている、
    　請求項１６に記載の撮像装置。
  18. 　第３電極をさらに備え、
    　前記第３電極は、前記光電変換層からみて前記第２電極と同じ側に設けられており、
    　前記第３電極は、前記第２電極と電気的に分離されており、
    　前記第３電極は、前記第１シールドと電気的に接続されている、
    　請求項１２から請求項１７のいずれか一項に記載の撮像装置。
  19. 　前記第１シールドと前記第１電圧線との間の距離は、
    　　前記半導体基板の厚さ方向に関する前記第２電極と前記第１電圧線との間の距離よりも小さく、かつ、
    　　平面視における前記第１電圧線と前記第１配線との間の距離よりも小さい、
    　請求項１２から請求項１８のいずれか一項に記載の撮像装置。
  20. 　前記第１画素は、前記半導体基板内に存在する第１フォトダイオードを更に含み、
    　前記第１拡散領域は、第１フォトダイオードに含まれ、
    　前記第１フォトダイオードは、入射光を前記第１信号電荷に変換し、
    　前記第１配線は、前記第１トランジスタと前記第１拡散領域とを電気的に接続している、
    　請求項１から請求項１１のいずれか一項に記載の撮像装置。
  21. 　前記第１画素は、前記半導体基板内に存在する第１フォトダイオードを更に含み、
    　前記第１拡散領域は、１つ又は複数のトランジスタを介して前記第１フォトダイオードに接続され、
    　前記第１フォトダイオードは、入射光を前記第１信号電荷に変換し、
    　前記第１配線は、前記第１トランジスタと前記第１拡散領域とを電気的に接続している、
    　請求項１から請求項１１のいずれか一項に記載の撮像装置。
  22. 　半導体基板と、光電変換を行う第１画素と、第１シールドと、を備え、
    　前記第１画素は、
    　　前記半導体基板内に存在する第１拡散領域と、
    　　前記第１拡散領域に接続された第１配線であって、前記第１画素による前記光電変換で得られた信号電荷が流れる第１配線と、
    　　第１トランジスタと、
    　　前記第１トランジスタのゲートへの電圧供給経路の少なくとも一部を構成する第１電圧線であって、互いに異なる電圧が印加される第１電圧線と、
    　を含み、
    　前記第１電圧線と前記第１シールドとの間の距離は、前記第１電圧線と前記第１配線との間の距離よりも小さい、
    　撮像装置。
  23. 　半導体基板と、光電変換を行う第１画素と、光電変換を行う第２画素と、第１シールドと、を備え、
    　前記第１画素および前記第２画素は、互いに隣接しており、
    　前記第１画素は、
    　　第１トランジスタと、
    　　前記第１トランジスタのゲートへの電圧供給経路の少なくとも一部を構成する第１電圧線であって、互いに異なる電圧が印加される第１電圧線と、
    　を含み、
    　前記第２画素は、
    　　前記半導体基板内に存在する第１拡散領域と、
    　　前記第１拡散領域に接続された第１配線であって、前記第２画素による前記光電変換で得られた信号電荷が流れる第１配線と、
    　を含み、
    　前記第１電圧線と前記第１シールドとの間の距離は、前記第１電圧線と前記第１配線との間の距離よりも小さい、
    　撮像装置。
  24. 　前記第１電圧線に前記互いに異なる電圧を印加する電圧供給回路をさらに備えた請求項１から請求項２３のいずれか一項に記載の撮像装置。
  25. 　前記電圧供給回路は、前記第１シールドに固定電圧を印加した状態で、前記第１電圧線の電圧を変更する、請求項２４に記載の撮像装置。
  26. 　前記第１シールドは、前記第１電圧線と前記第一配線との間の寄生容量を低減する請求項１から請求項２５のいずれか一項に記載の撮像装置。
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