JP2017228804A - 撮像装置 - Google Patents
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Abstract
Description
荷蓄積領域が設けられ、前記配線層は、前記フィードバック回路の少なくとも一部を形成する信号線の少なくとも一部を前記単位画素セル内に含んでおり、前記半導体基板の法線方向から見たとき、前記信号線は、前記単位画素セルにおいて、前記信号線の延びる方向に平行な中心線を挟んで前記電荷蓄積領域と反対側に位置する、撮像装置。
とメタル配線との間のカップリング容量を低減している。つまり、特許文献1では、金属配線間のカップリング容量が考慮されている。本発明者は、光電変換膜−半導体基板間に存在する配線と、半導体基板に形成された電荷蓄積領域との間のカップリング容量に着目し、本願発明を完成させた。
図1は、第1の実施形態に係る撮像装置の例示的な回路構成を模式的に示す。図1に示す撮像装置100は、複数の単位画素セル10と周辺回路とを備える。複数の単位画素セル10は、半導体基板上に2次元に配列されることにより、感光領域(画素領域)を形成している。半導体基板は、その全体が半導体である基板に限定されない。半導体基板は、感光領域が形成される側の表面に半導体層が設けられた絶縁性基板などであってもよい。
ることができる。また、垂直走査回路16は、感度調整線32を介して複数の単位画素セル10に所定の電圧を供給することができる。後に詳しく説明するように、本開示では、単位画素セル10の各々は、画素内に1以上の容量素子を有する。本明細書において、「容量素子(capacitor)」は、電極の間に絶縁膜などの誘電体が挟まれた構造を意味する。本明細書における「電極」は、金属から形成された電極に限定されず、ポリシリコン層などを広く含むように解釈される。本明細書における「電極」は、半導体基板の一部分であってもよい。
15aに印加される。これにより、信号電荷が電荷蓄積ノード44に蓄積される。もちろん、信号電荷として電子を利用してもよい。
ている。第2のリセットトランジスタ38のゲートは、フィードバック制御線28に接続されている。フィードバック制御線28の電圧を制御することにより、第2のリセットトランジスタ38をONとすれば、電荷蓄積ノード44と、第2のリセットトランジスタ38とを含むフィードバックループが形成される。つまり、信号検出回路SCの出力を負帰還させるフィードバック回路を形成することができる。フィードバック回路の形成は、フィードバック線25を共有する複数の単位画素セル10のうちの1つに対して実行される。
次に、図3および図4を参照しながら、単位画素セル10のデバイス構造を説明する。
きの形状は、典型的には四角形である。したがって、この例では、各単位画素セル10は、少なくとも1つの第2電極15cを含んでいる。
、半導体基板2と光電変換部15との間に、配線層6が配置されている。図4に例示する構成では、配線層6は、層間絶縁層4s内に形成された配線層6s、層間絶縁層4a内に形成された配線層6a、および、層間絶縁層4b内に形成された配線層6bを含む多層配線構造を有する。上述のリセット信号線26およびフィードバック制御線28など、行方向に延びる配線(図3参照)は、配線層6sと同層であり得る。2つの配線層の間は、ビアvaまたはvbによって電気的に接続されている。配線層および層間絶縁層の数は、任意に設定可能であり、図示する例に限定されない。
ック線25との間の距離を大きくし得るので、電荷蓄積領域2fdとフィードバック線25との間のカップリングをより効果的に抑制し得る。なお、本明細書において、「最下層」は、2以上の配線層のうち、半導体基板2に最も近い層を意味する。
)。なお、電荷蓄積領域2fdとのコンタクトとして、ポリシリコンから形成されたプラグを用いることにより、金属プラグを用いたときのような金属/半導体界面に起因する結晶欠陥の影響を回避し得るので、暗電流を抑制するという利点が得られる。図4に例示する構成では、ポリシリコンプラグsp2を介して上部電極41wと増幅トランジスタ34のゲート電極34eとが電気的に接続されている。この実施形態において、第1容量素子41の一部を構成する上部電極41wは、第1のリセットトランジスタ36のソースまたはドレイン(ソース/ドレイン拡散層2d)と、増幅トランジスタ34のゲート電極34eとを電気的に接続する配線(導電層)の一部である。
が印加される。電極領域42cの電位を制御することにより、電荷蓄積ノード44の電位を制御し得る。言い換えれば、感度調整線32を介して電極領域42cに供給される電圧を調整することにより、撮像装置100の感度を調整し得る。また、電極領域42cに一定の電圧を供給することにより、上部電極42eの電位を一定の電位に保持し得る。これにより、比較的大きな容量値を有する第2容量素子42の上部電極42eをシールド電極として機能させることが可能である。第2容量素子42の上部電極42eをシールド電極として機能させることにより、電荷蓄積領域2fdとフィードバック線25との間のカップリング容量をより低減し得る。
一部であってもよいし、層間絶縁層とは異なる別個の絶縁膜(または絶縁層)であってもよい。
2つの電極のうちの1つを共有し、かつ、電気的に並列に接続されている。したがって、リセットドレインノード46と感度調整線32との間に接続される容量素子の容量値を増大させることができる(図2参照)。これにより、より効果的にkTCノイズを縮小することが可能である。第3容量素子43が有する誘電体層43gは、第1容量素子41が有する誘電体層41gと同様に、層間絶縁層4sの一部であり得る。
図8は、第2の実施形態に係る撮像装置の例示的な回路構成を模式的に示す。図9は、
図8に示す撮像装置200における単位画素セル50の例示的な回路構成を模式的に示す。第2の実施形態と、第1の実施形態との相違点は、各単位画素セル50が、フィードバック回路FC2を有する信号検出回路SC2を含む点である。以下では、第1の実施形態と重複する説明は繰り返さない。
領域2fdの反対側に配置されている。すなわち、垂直信号線18の下層には、電荷蓄積領域2fdは配置されていない。これにより、電荷蓄積領域2fdと垂直信号線18との間のカップリングに起因するクロストークを防止し、ノイズの影響を低減することが可能である。
h上に被写体の像を結像させる光学系とにより、カメラシステムを構成できる。光電変換部15の第1電極15a上に、保護膜、カラーフィルタおよびレンズ(マイクロレンズ)などをさらに配置してもよい。
上述の実施形態では、半導体基板2に電極領域42cを設け、いわゆるMISキャパシタとして第2容量素子42を形成している。しかしながら、信号検出回路における高容量の容量素子の構成は、上述した例に限定されない。以下に説明するように、第2容量素子42とともに、あるいは、第2容量素子42に代えて、金属または金属化合物から形成された2つの電極の間に誘電体が挟まれた構造を有する容量素子を、半導体基板2と光電変換部15との間に設けられた層間絶縁層内に配置してもよい。以下では、金属または金属化合物から形成された2つの電極の間に誘電体が挟まれた構造を「MIM(Metal−Insulator−Metal)構造」と呼ぶことがある。半導体基板2と光電変換部15との間の層間絶縁層内に配置される容量素子を、いわゆるMIM構造を有する容量素子として形成することにより、より大きな容量値を得やすい。すなわち、簡易な構成でダイナミックレンジを拡大し得る。
およびHfからなる群から選択された1種以上を含有する酸化物または窒化物である。誘電体層62dを形成するための材料は、2元系化合物であってもよいし、3元系化合物または4元系化合物であってもよい。誘電体層62dを形成するための材料として、例えば、HfO2、Al2O3、ZrO2、TiO2、SrTiO3など、比較的高い誘電率を有する材料を用い得る。誘電体層62dが、互いに異なる材料から形成された2以上の層を含んでいてもよい。
い)するので、ノイズをより低減し得る。
以下、容量素子62の形成するための製造工程の概略を説明する。
回繰り返すことにより、22nmの厚さを有する膜を形成する。
図14は、第3の実施形態に係る撮像装置における単位画素セルのデバイス構造の他の一例を模式的に示す。図15は、図14に示す単位画素セル60Bを半導体基板2の法線方向から見たときの、上部電極62u、誘電体層62dおよび下部電極62bの配置の一例を示す。図14は、図15に示すA−A’線断面図に対応する図である。図14および図15に示す単位画素セル60Bと、図12および図13を参照して説明した単位画素セル60Aとの間の主な相違点は、上部電極62uおよび下部電極62bが、それぞれ、リセットドレインノード46および感度調整線32に接続されている点である。
図16は、第3の実施形態に係る撮像装置における単位画素セルのデバイス構造のさらに他の一例を模式的に示す。図17は、図16に示す単位画素セル60Cを半導体基板2の法線方向から見たときの、上部電極62u、誘電体層62dおよび下部電極62bの配置の一例を示す。図16は、図17に示すA−A’線断面図に対応する図である。図16および図17に示す単位画素セル60Cと、図12および図13を参照して説明した単位画素セル60Aとの間の主な相違点は、第1容量素子41に代えて、下部電極62bを一方の電極として有する低容量の容量素子41Cを層間絶縁層内に形成している点である。
2s 素子分離領域
2d 不純物領域
2fd 電荷蓄積領域
2w ウェル
4a、4b、4c、4d、4s 層間絶縁層
6bx 電極
6m、6w、6z 配線
6、6s、6a、6b 配線層
8 定電流源
10、50 単位画素セル
15 光電変換部
15a 第1電極
15b 光電変換膜
15c 第2電極(画素電極)
15h 受光面
16 垂直走査回路
17 蓄積制御線
18 垂直信号線
19 負荷回路
20 カラム信号処理回路
21 水平信号読み出し回路
22 電源配線
23 水平共通信号線
24 反転増幅器
25 フィードバック線
26 リセット信号線
28 フィードバック制御線
30 アドレス信号線
32 感度調整線
34 増幅トランジスタ
36 第1のリセットトランジスタ
38 第2のリセットトランジスタ
34e ゲート電極
34g ゲート絶縁膜
34c チャネル領域
40 アドレストランジスタ
41、41B、41C 容量素子(第1容量素子)
41g 誘電体層
41w、41x 上部電極
42、62 容量素子(第2容量素子)
42c 電極領域(第4電極)
42e、62u 上部電極(第3電極)
42g、62d 誘電体層(第1誘電体層)
43 容量素子(第3容量素子)
43e 上部電極(第5電極)
43g 誘電体層(第2誘電体層)
44 電荷蓄積ノード
46 リセットドレインノード
50 単位画素セル
51 第1スイッチ
52 第2スイッチ
54 電圧切り替え回路
60A〜60C 単位画素セル
62b 下部電極(第4電極)
64、66b、66u 接続部
AP 開口
FC、FC2 フィードバック回路
SC、SC2 信号検出回路
100、200 撮像装置
sp1、sp2 ポリシリコンプラグ
s1 ポリシリコン層
cp1、cp3、cpa、cpb コンタクトプラグ
va、vb、vc ビア
va1〜va3、vb1〜vb3、vc1〜vc3 ビア
sh1〜sh4 シールド電極
Va1 第1の電圧
Va2 第2の電圧
Claims (9)
- 入射光を電荷に変換する光電変換部と、
前記光電変換部に接続され、前記電荷の少なくとも一部を蓄積する電荷蓄積領域を含む半導体基板と、
前記電荷蓄積領域に接続され、前記電荷蓄積領域に蓄積された電荷を検出する信号検出回路と、
を含む画素を備え、
前記信号検出回路は、第1容量素子を含み、
前記電荷蓄積領域は、平面視において前記第1容量素子によって覆われている、
撮像装置。 - 前記信号検出回路は、複数の容量素子を含み、
前記第1容量素子は、前記複数の容量素子のなかで電極面積が最も大きい、
請求項1に記載の撮像装置。 - 前記電荷蓄積領域と、前記半導体基板中に位置する第1不純物領域と、をソースおよびドレインとして備える第1トランジスタを備え、
前記第1不純物領域は、平面視において前記第1容量素子によって覆われている、
請求項1または2に記載の撮像装置。 - 前記第1容量素子は、
前記光電変換部と前記半導体基板との間に位置する第1電極と、
前記第1電極と前記半導体基板との間に位置する第2電極と、
前記第1電極と前記第2電極との間に挟まれた誘電体層と、
を備える、
請求項3に記載の撮像装置。 - 前記第2電極は、前記第1不純物領域に電気的に接続されている、
請求項4に記載の撮像装置。 - 前記第1電極は、前記第1不純物領域に電気的に接続されている、
請求項4に記載の撮像装置。 - 前記光電変換部に電気的に接続されたゲート電極を有する第2トランジスタと、
前記光電変換部と、前記電荷蓄積領域と、前記第2トランジスタの前記ゲート電極と、を互いに電気的に接続する接続部と、
を備える、
請求項1から6のいずれか一項に記載の撮像装置。 - 前記第1容量素子は開口を有し、前記接続部は前記開口を貫通している、
請求項7に記載の撮像装置。 - 前記光電変換部は、前記半導体基板の上方に位置し、第3電極と、前記第3電極よりも前記半導体基板の近くに位置する第4電極と、前記第3電極と前記第4電極との間に挟まれた光電変換層と、を有する、
請求項1から請求項8のいずれか一項に記載の撮像装置。
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