JP7055603B2 - 固体撮像装置、及び、電子機器 - Google Patents

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Description

本技術は、固体撮像装置、及び、電子機器に関し、特に、変換効率のバラツキを低減することができるようにした固体撮像装置、及び、電子機器に関する。
近年、CMOS(Complementary Metal Oxide Semiconductor)イメージセンサが普及している。CMOSイメージセンサにおいては、画素アレイ部に配置された複数の画素で光電変換された信号電荷を読み出す回路として、ソースフォロア画素読出し回路が広く利用されている。
また、高い変換効率で信号電荷を読み出す回路として、ソース接地画素読出し回路や、差動画素読出し回路がある。例えば、ソース接地での読み出しによる変換効率に関する技術としては、特許文献１に開示されている技術が知られている。
特開２００５－２７８０４１号公報
ところで、ソース接地画素読出し回路や、差動画素読出し回路では、ソースフォロア画素読出し回路に比べて、高い変換効率で信号電荷を読み出すことができるものの、変換効率のバラツキが大きいため、それを低減するための技術が求められている。
本技術はこのような状況に鑑みてなされたものであり、高い変換効率で信号電荷を読み出しつつ、変換効率のバラツキを低減することができるようにするものである。
本技術の一側面の固体撮像装置は、光電変換部を有する画素が２次元状に配置された画素アレイ部を備え、前記画素は、前記光電変換部で検出された電荷が転送されるフローティングディフュージョンに接続する第１の配線と、前記フローティングディフュージョンからの信号を出力するための垂直信号線に接続する第２の配線とが対向して配線され、前記第１の配線と前記第２の配線との対向配線による容量付加で、画素アンプの帰還容量が調整され、前記フローティングディフュージョンの電極と、前記垂直信号線にそれぞれ接続された対向配線による配線容量で容量追加を行い、前記帰還容量を、前記画素の増幅トランジスタのドレイン側オーバーラップ容量と、前記配線容量との２成分に分散させることで、前記帰還容量のバラツキを抑制する固体撮像装置である。
本技術の一側面の電子機器は、光電変換部を有する画素が２次元状に配置された画素アレイ部を備え、前記画素は、前記光電変換部で検出された電荷が転送されるフローティングディフュージョンに接続する第１の配線と、前記フローティングディフュージョンからの信号を出力するための垂直信号線に接続する第２の配線とが対向して配線され、前記第１の配線と前記第２の配線との対向配線による容量付加で、画素アンプの帰還容量が調整され、前記フローティングディフュージョンの電極と、前記垂直信号線にそれぞれ接続された対向配線による配線容量で容量追加を行い、前記帰還容量を、前記画素の増幅トランジスタのドレイン側オーバーラップ容量と、前記配線容量との２成分に分散させることで、前記帰還容量のバラツキを抑制する固体撮像装置が搭載された電子機器である。
本技術の一側面の固体撮像装置、及び、電子機器においては、光電変換部を有する画素が２次元状に配置された画素アレイ部で、前記画素は、前記光電変換部で検出された電荷が転送されるフローティングディフュージョンに接続する第１の配線と、前記フローティングディフュージョンからの信号を出力するための垂直信号線に接続する第２の配線とが対向して配線され、前記第１の配線と前記第２の配線との対向配線による容量付加で、画素アンプの帰還容量が調整される。また、前記フローティングディフュージョンの電極と、前記垂直信号線にそれぞれ接続された対向配線による配線容量で容量追加が行われ、前記帰還容量が、前記画素の増幅トランジスタのドレイン側オーバーラップ容量と、前記配線容量との２成分に分散させられることで、前記帰還容量のバラツキが抑制される。
本技術の一側面の固体撮像装置は、光電変換部を有する画素が２次元状に配置された画素アレイ部を備え、前記画素は、前記光電変換部で検出された電荷が転送されるフローティングディフュージョンに接続する第１の配線と、前記フローティングディフュージョンからの信号を出力するための垂直信号線に接続する第２の配線とが対向して配線され、前記第１の配線と前記第２の配線との対向配線による容量付加で、画素アンプの帰還容量が調整され、前記フローティングディフュージョンの電極と、前記画素の増幅トランジスタと選択トランジスタ間の拡散層に、それぞれ接続された対向配線による配線容量で容量追加を行うことで、非選択画素に付加した容量を前記垂直信号線から切り離し、かつ、前記帰還容量のバラツキを抑制する固体撮像装置である。
本技術の一側面の電子機器は、光電変換部を有する画素が２次元状に配置された画素アレイ部を備え、前記画素は、前記光電変換部で検出された電荷が転送されるフローティングディフュージョンに接続する第１の配線と、前記フローティングディフュージョンからの信号を出力するための垂直信号線に接続する第２の配線とが対向して配線され、前記第１の配線と前記第２の配線との対向配線による容量付加で、画素アンプの帰還容量が調整され、前記フローティングディフュージョンの電極と、前記画素の増幅トランジスタと選択トランジスタ間の拡散層に、それぞれ接続された対向配線による配線容量で容量追加を行うことで、非選択画素に付加した容量を前記垂直信号線から切り離し、かつ、前記帰還容量のバラツキを抑制する固体撮像装置が搭載された電子機器である。
本技術の一側面の固体撮像装置、及び、電子機器においては、光電変換部を有する画素が２次元状に配置された画素アレイ部で、前記画素は、前記光電変換部で検出された電荷が転送されるフローティングディフュージョンに接続する第１の配線と、前記フローティングディフュージョンからの信号を出力するための垂直信号線に接続する第２の配線とが対向して配線され、前記第１の配線と前記第２の配線との対向配線による容量付加で、画素アンプの帰還容量が調整される。また、前記フローティングディフュージョンの電極と、前記画素の増幅トランジスタと選択トランジスタ間の拡散層に、それぞれ接続された対向配線による配線容量で容量追加が行われ、非選択画素に付加した容量が前記垂直信号線から切り離され、かつ、前記帰還容量のバラツキが抑制される。
本技術の一側面の固体撮像装置、及び、電子機器は、独立した装置であってもよいし、１つの装置を構成している内部ブロックであってもよい。
本技術の一側面によれば、変換効率のバラツキを低減することができる。
なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
本技術を適用した固体撮像装置の一実施の形態の構成例を示す図である。 画素アンプの変換効率を説明する図である。 増幅トランジスタの寄生容量からなる帰還容量を説明する図である。 差動画素アンプを適用した画素の変換効率と、読出し信号の出力バラツキ（PRNU）との関係を説明する図である。 ソース接地型の反転増幅画素アンプの構成例を示す回路図である。 差動型の反転増幅画素アンプの構成例を示す回路図である。 差動モードでの読み出しを行う画素アンプの構成例を示す回路図である。 SFモードでの読み出しを行う画素アンプの構成例を示す回路図である。 タイプ１のFD-VSL間配線容量を説明する回路図である。 タイプ１の同一メタル層によるFD-VSL間対向配線を説明する上面図である。 タイプ１の異なるメタル層によるFD-VSL間対向配線を説明する上面図である。 タイプ２のFD-VSL間配線容量を説明する回路図である。 タイプ２の同一メタル層によるFD-VSL間対向配線を説明する上面図である。 タイプ２の異なるメタル層によるFD-VSL間対向配線を説明する上面図である。 タイプ３のFD-VSL間配線容量を説明する回路図である。 タイプ３の同一メタル層によるFD-VSL間対向配線を説明する上面図である。 タイプ３の異なるメタル層によるFD-VSL間対向配線を説明する上面図である。 対向配線間の容量バラツキを説明する図である。 一般的な増幅トランジスタの構造の例を示す断面図である。 本技術を適用した増幅トランジスタの第１の構造の例を示す断面図である。 増幅トランジスタの構造を比較するための図である。 ドレイン側とソース側のチャネル幅が異なる増幅トランジスタの構造の例を示す図である。 本技術を適用した増幅トランジスタの第２の構造の第１の例を示す断面図である。 増幅トランジスタの製造方法の第１の例を説明する図である。 本技術を適用した増幅トランジスタの第２の構造の第２の例を示す断面図である。 増幅トランジスタの製造方法の第２の例を説明する図である。 本技術を適用した増幅トランジスタの第２の構造の第３の例を示す断面図である。 増幅トランジスタの製造方法の第３の例を説明する図である。 増幅トランジスタにおける電流の流れる向きに応じた効果を説明する図である。 増幅トランジスタの構造の他の例を示す断面図である。 差動型の反転増幅画素アンプの他の構成例を示す回路図である。 本技術を適用した固体撮像装置を有する電子機器の構成例を示すブロック図である。 本技術を適用した固体撮像装置の使用例を示す図である。 車両制御システムの概略的な構成の一例を示すブロック図である。 車外情報検出部及び撮像部の設置位置の一例を示す説明図である。
以下、図面を参照しながら本開示に係る技術（本技術）の実施の形態について説明する。なお、説明は以下の順序で行うものとする。
１．固体撮像装置の構成
２．本技術の概要
３．画素アンプの構成例
（１）ソース接地型の反転増幅画素アンプ
（２）差動型の反転増幅画素アンプ
４．FD-VSL間配線容量
（１）タイプ１
（２）タイプ２
（３）タイプ３
５．増幅トランジスタの第１の構造の例
６．増幅トランジスタの第２の構造の例
７．変形例
８．電子機器の構成
９．固体撮像装置の使用例
１０．移動体への応用例
＜１．固体撮像装置の構成＞
（固体撮像装置の構成例）
図１は、本技術を適用した固体撮像装置の一実施の形態の構成例を示す図である。
図１のCMOSイメージセンサ１０は、CMOS(Complementary Metal Oxide Semiconductor)を用いた固体撮像装置の一例である。CMOSイメージセンサ１０は、光学レンズ系（不図示）を介して被写体からの入射光（像光）を取り込んで、撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。
図１において、CMOSイメージセンサ１０は、画素アレイ部１１、垂直駆動回路１２、カラム信号処理回路１３、水平駆動回路１４、出力回路１５、制御回路１６、及び入出力端子１７を含んで構成される。
画素アレイ部１１には、複数の画素１００が２次元状（行列状）に配置される。画素１００は、光電変換部としてのフォトダイオード（PD：Photodiode）と、複数の画素トランジスタを有して構成される。例えば、画素トランジスタは、転送トランジスタ（Trg-Tr）、リセットトランジスタ（Rst-Tr）、増幅トランジスタ（AMP-Tr）、及び選択トランジスタ（Sel-Tr）から構成される。
なお、画素アレイ部１１に配置される画素としては、画素１００のほかに、画素２００又は画素３００が配置され得るが、その詳細な内容については後述する。
垂直駆動回路１２は、例えばシフトレジスタによって構成され、所定の画素駆動線２１を選択して、選択された画素駆動線２１に画素１００を駆動するためのパルスを供給し、行単位で画素１００を駆動する。すなわち、垂直駆動回路１２は、画素アレイ部１１の各画素１００を行単位で順次垂直方向に選択走査し、各画素１００のフォトダイオードにおいて受光量に応じて生成された信号電荷（電荷）に基づく画素信号を、垂直信号線２２を通してカラム信号処理回路１３に供給する。
カラム信号処理回路１３は、画素１００の列ごとに配置されており、１行分の画素１００から出力される信号を画素列ごとにノイズ除去などの信号処理を行う。例えば、カラム信号処理回路１３は、画素固有の固定パターンノイズを除去するための相関二重サンプリング（CDS：Correlated Double Sampling）及びAD(Analog Digital)変換等の信号処理を行う。
水平駆動回路１４は、例えばシフトレジスタによって構成され、水平走査パルスを順次出力することによって、カラム信号処理回路１３の各々を順番に選択し、カラム信号処理回路１３の各々から画素信号を水平信号線２３に出力させる。
出力回路１５は、カラム信号処理回路１３の各々から水平信号線２３を通して順次に供給される信号に対し、信号処理を行って出力する。なお、出力回路１５は、例えば、バッファリングだけする場合もあるし、黒レベル調整、列ばらつき補正、各種デジタル信号処理などが行われる場合もある。
制御回路１６は、CMOSイメージセンサ１０の各部の動作を制御する。
また、制御回路１６は、垂直同期信号、水平同期信号、及びマスタクロック信号に基づいて、垂直駆動回路１２、カラム信号処理回路１３、及び水平駆動回路１４などの動作の基準となるクロック信号や制御信号を生成する。制御回路１６は、生成したクロック信号や制御信号を、垂直駆動回路１２、カラム信号処理回路１３、及び水平駆動回路１４などに出力する。
入出力端子１７は、外部と信号のやりとりを行う。
以上のように構成される、図１のCMOSイメージセンサ１０は、CDS処理及びAD変換処理を行うカラム信号処理回路１３が画素列ごとに配置されたカラムAD方式と呼ばれるCMOSイメージセンサとされる。また、図１のCMOSイメージセンサ１０は、例えば、裏面照射型のCMOSイメージセンサとすることができる。
＜２．本技術の概要＞
ソース接地画素アンプや、差動画素アンプ等の高ゲインの反転増幅画素アンプは、フローティングディフュージョン（FD：Floating Diffusion）容量で変換効率が決まってしまうソースフォロア画素アンプに比べて、ゲインが大きく、変換効率を大幅にアップすることが可能である。
ここで、図２には、ソースフォロア画素アンプと、高ゲインの反転増幅画素アンプの変換効率を示している。
図２Ａに示すように、ソースフォロア画素アンプでは、ゲインGが、G < 1 とされ、その変換効率ηSFは、次の式（１）により表される。
Figure 0007055603000001
 ・・・（１）
ただし、式（１）において、CFDは、FD容量を表している。このFD容量を下げることで、変換効率を上げることができるが、FD容量を下げるには限界がある。
一方で、図２Ｂに示すように、高ゲインの反転増幅画素アンプでは、オープンループゲインAvが、(-Av) > 20 とされ、その変換効率ηDAは、次の式（２）により表される。
Figure 0007055603000002
 ・・・（２）
ただし、式（２）において、CFDは、FD容量、CFBは、CFDに含まれる帰還容量成分を表している。ここで、CFD /(-Av)<< CFB であることにより、ほぼ帰還容量CFBにより変換効率が決定され、また、CFD = CFD-Other + CFB > CFB であることから、従来のソースフォロア画素アンプよりも高い変換効率が得られる。
高ゲインの反転増幅画素アンプは、このような特性を有することから、超高SN比(Signal to Noise Ratio)のCMOSイメージセンサを実現できる反面、変換効率を決める帰還容量CFBのバラツキに起因した変換効率のバラツキが、ソースフォロア画素アンプに比べて、大きくなる。
ここで、高ゲインの反転増幅画素アンプとしての差動画素アンプの変換効率ηは、オープンループゲインAv，帰還容量CFB，及びFD容量CFDを用いて、次の式（３）により表される。
Figure 0007055603000003
 ・・・（３）
式（３）において、帰還容量CFBは、ほぼ増幅トランジスタ（AMP-Tr）の寄生容量からなる。そのため、帰還容量CFBは、FD拡散層、FD配線容量、並びにFD端子に繋がる増幅トランジスタ（AMP-Tr）、リセットトランジスタ（Rst-Tr）、及び転送トランジスタ（Trg-Tr）のゲート容量の総和であるFD容量CFDに比べて、小さくできることから、高い変換効率を実現することができる。
これに対し、変換効率が高い差動画素アンプでは、変換効率のバラツキに起因した信号出力のバラツキが増大する。
ここで、画素アレイ部に２次元状（行列状）に配置された各画素の列方向に設けられる、垂直信号線（VSL）の出力信号（ΔVVSL）のバラツキは、一般的に、下記の式（４）に示すPRNU(Photo Response Non Uniformity)という量で表される。
Figure 0007055603000004
 ・・・（４）
ここでΔVVSL及びσΔVVSLは、垂直信号線（VSL）における出力信号（ΔVVSL）バラツキ及びその標準偏差であり、< > は、期待値を表す。
式（４）に示すように、出力信号（ΔVVSL）バラツキは、光ショットノイズや画素光学系の揺らぎ、光電変換の揺らぎを含む信号電荷数（N）の揺らぎ成分（σN）と、読み出し時の変換効率の揺らぎ成分（ση）に分けられる。
また、光ショットノイズが小さい微小光量のPRNUでは、画素そのものの特性バラツキが支配的となり、特に、変換効率が高い高ゲイン画素では、信号電荷数の揺らぎ成分（σN）よりも、変換効率の揺らぎ成分（ση）が大きくなるため、式（５）に示した関係を有することになる。
Figure 0007055603000005
 ・・・（５）
式（５）において、帰還容量CFBは、主に、増幅トランジスタ（AMP-Tr）のドレイン側オーバーラップ容量Cgdの成分と、フローティングディフュージョンのノード（FDノード）と垂直信号線（VSL）間の配線容量Cfd-vslの成分とからなる。図３には、増幅トランジスタ（AMP-Tr）の周辺を模式的に表しているが、それらの３つの容量（CFB，Cgd，Cfd-vsl）の関係は、次の式（６）により表される。
Figure 0007055603000006
 ・・・（６）
なお、式（６）において、特に主成分となる、増幅トランジスタ（AMP-Tr）のドレイン側オーバーラップ容量Cgdは、ほぼ増幅トランジスタ（AMP-Tr）のゲートオーバーラップ容量からなる。そのため、増幅トランジスタ（AMP-Tr）のドレイン側オーバーラップ容量Cgdは、ほぼゲート幅Wgに比例し、そのバラツキは、σCgd / <Cgd> ∝ Wg-1/2により表される。
一方で、微細画素においては、そのレイアウト上、増幅トランジスタ（AMP-Tr）のゲート幅Wgを狭くすることが不可欠であって、これに差動画素アンプを適用した場合には、変換効率は非常に大きくなるものの、変換効率のバラツキが増大してしまう。なお、微細画素は、例えばモバイル端末用のCMOSイメージセンサ等で用いられる微細な画素である。
図４は、差動画素アンプを適用した画素の変換効率と、読出し信号（垂直信号線（VSL）の出力信号）の出力バラツキ（PRNU）との関係を表したグラフである。なお、図４において、横軸は、PRNU（%）を表し、縦軸は、変換効率（μV/e-）を表している。
図４においては、増幅トランジスタ（AMP-Tr）のゲート幅Wgが狭くなるほど、変換効率が増大し、かつ、PRNUが大きくなることが表されている。すなわち、ゲート幅Wgを狭くすること（狭Wg化）による、変換効率アップと、PRNUを良好にすることとは、トレードオフの関係になっている。
すなわち、微細画素では、そのレイアウト上、増幅トランジスタ（AMP-Tr）のゲート幅Wgの調整に自由度がなく、変換効率の最適化が難しくなる。
そのため、本技術では、増幅トランジスタ（AMP-Tr）のオーバーラップ容量Cgdを主成分とする差動画素アンプの帰還容量CFBに、フローティングディフュージョン（FD）と垂直信号線（VSL）間に接続した対向する長配線の容量Cfd-vslを付加することで、差動画素アンプの変換効率の調整と、バラツキ因子を分散させることで、帰還容量CFBのバラツキの低減が行われるようにする。
このとき、上述した式（５）は、次の式（７）のように表すことができる。
Figure 0007055603000007
 ・・・（７）
また、フローティングディフュージョン（FD）と垂直信号線（VSL）間に付加する容量Cfd-vslのバラツキが、増幅トランジスタ（AMP-Tr）のオーバーラップ容量Cgdのバラツキよりも大きいと、バラツキの低減効果が小さくなるため、本技術では、容量バラツキが小さくなる対向配線で、容量Cfd-vslが形成されるようにする。
以下、本技術の内容について、具体的な実施の形態を参照しながら説明するものとする。
＜３．画素アンプの構成例＞
（１）ソース接地型の反転増幅画素アンプ
図５は、ソース接地型の反転増幅画素アンプの構成例を示す図である。
図５において、ソース接地型の反転増幅画素アンプの機能を有するソース接地画素読出し回路５０は、信号電荷の読み出しを行う読出画素１００と、画素に定電流を供給する負荷MOS回路５１と、電圧が常に一定となる定電圧源５２とで構成される。負荷MOS回路５１は、PMOSトランジスタ５１１やPMOSトランジスタ５１２等のPMOSトランジスタから構成される。
読出画素１００は、フォトダイオード（PD：Photodiode）等の光電変換部１１１に加えて、例えば、転送トランジスタ１１２、リセットトランジスタ１１３、増幅トランジスタ１１４、及び選択トランジスタ１１５の４つの画素トランジスタを有している。
光電変換部１１１は、その一端であるアノード電極が接地され、その他端であるカソード電極は、転送トランジスタ１１２のソースに接続されている。転送トランジスタ１１２のドレインは、それぞれリセットトランジスタ１１３のソース及び増幅トランジスタ１１４のゲートに接続されており、この接続点が、浮遊拡散領域としてのフローティングディフュージョン１２１を構成している。
リセットトランジスタ１１３のドレインは、垂直リセット入力線６１に接続されている。増幅トランジスタ１１４のソースは、定電圧源５２と接続されている。増幅トランジスタ１１４のドレインは、選択トランジスタ１１５のソースと接続され、選択トランジスタ１１５のドレインは、垂直信号線２２と接続されている。
転送トランジスタ１１２のゲート、リセットトランジスタ１１３のゲート、及び選択トランジスタ１１５のゲートには、画素駆動線２１（図１）を介して、垂直駆動回路１２（図１）と接続され、駆動信号としてのパルスがそれぞれ供給される。
ここで、垂直信号線２２は、垂直リセット入力線６１、負荷MOS回路５１のPMOSトランジスタ５１１のドレイン、及び当該ソース接地画素読出し回路５０の出力端子５３に接続される。また、垂直リセット入力線６１は、垂直信号線２２に接続される。
以上のような構成を有するソース接地画素読出し回路５０においては、増幅トランジスタ１１４が、PMOSトランジスタ５１１とともに、ソース接地反転増幅器を構成することで、光電変換部１１１で検出された信号電荷に応じた電圧信号が、出力端子５３を介して出力される。
（２）差動型の反転増幅画素アンプ
図６は、ソース接地の差動型の反転増幅画素アンプの構成例を示す図である。
図６において、ソース接地の差動型の反転増幅画素アンプの機能を有する差動画素読出し回路７０は、信号電荷の読み出しを行う読出画素２００と、信号電荷なしの基準電圧を与える参照画素３００と、PMOSトランジスタからなるカレントミラー回路７１と、画素に定電流を供給する負荷MOS回路７２とで構成される。
読出画素２００は、フォトダイオード（PD）等の光電変換部２１１に加えて、例えば、転送トランジスタ２１２、リセットトランジスタ２１３、増幅トランジスタ２１４、及び選択トランジスタ２１５の４つの画素トランジスタを有している。
光電変換部２１１は、その一端であるアノード電極が接地され、その他端であるカソード電極は、転送トランジスタ２１２のソースに接続されている。転送トランジスタ２１２のドレインは、それぞれリセットトランジスタ２１３のソース及び増幅トランジスタ２１４のゲートに接続されており、この接続点が、浮遊拡散領域としてのフローティングディフュージョン２２１を構成している。
リセットトランジスタ２１３のドレインは、読出し側垂直リセット入力線６１Ｓに接続されている。増幅トランジスタ２１４のソースは、読出し側垂直電流供給線６２Ｓに接続されている。増幅トランジスタ２１４のドレインは、選択トランジスタ２１５のソースと接続され、選択トランジスタ２１５のドレインは、読出し側垂直信号線２２Ｓと接続されている。
転送トランジスタ２１２のゲート、リセットトランジスタ２１３のゲート、及び選択トランジスタ２１５のゲートには、画素駆動線２１（図１）を介して、垂直駆動回路１２（図１）と接続され、駆動信号としてのパルスがそれぞれ供給される。
ここで、読出し側垂直信号線２２Ｓは、読出し側垂直リセット入力線６１Ｓ、カレントミラー回路７１の読出し側PMOSトランジスタ７１１Ｓのドレイン、及び当該差動画素読出し回路７０の出力端子７３に接続される。
また、読出し側垂直リセット入力線６１Ｓは、読出し側垂直信号線２２Ｓに接続され、選択された読出画素２００のフローティングディフュージョン２２１、すなわち、増幅トランジスタ２１４の入力端子に接続され、リセットトランジスタ２１３がオンしているとき、当該差動画素読出し回路７０の出力信号が、負帰還される。
参照画素３００は、フォトダイオード（PD）等の光電変換部３１１に加えて、例えば、転送トランジスタ３１２、リセットトランジスタ３１３、増幅トランジスタ３１４、及び選択トランジスタ３１５の４つの画素トランジスタを有している。
光電変換部３１１は、その一端であるアノード電極が接地され、その他端であるカソード電極は、転送トランジスタ３１２のソースに接続されている。転送トランジスタ３１２のドレインは、それぞれリセットトランジスタ３１３のソース及び増幅トランジスタ３１４のゲートに接続されており、この接続点が、浮遊拡散領域としてのフローティングディフュージョン３２１を構成している。
リセットトランジスタ３１３のドレインは、参照側垂直リセット入力線６１Ｒに接続されている。増幅トランジスタ３１４のソースは、参照側垂直電流供給線６２Ｒに接続されている。増幅トランジスタ３１４のドレインは、選択トランジスタ３１５のソースと接続され、選択トランジスタ３１５のドレインは、参照側垂直信号線２２Ｒと接続されている。
転送トランジスタ３１２のゲート、リセットトランジスタ３１３のゲート、及び選択トランジスタ３１５のゲートには、画素駆動線２１（図１）を介して、垂直駆動回路１２（図１）と接続され、駆動信号としてのパルスがそれぞれ供給される。
ここで、参照側垂直信号線２２Ｒは、カレントミラー回路７１の参照側PMOSトランジスタ７１１Ｒのドレイン及びゲート、並びに読出し側PMOSトランジスタ７１１Ｓのゲートに接続される。
また、参照側垂直リセット入力線６１Ｒは、所定の電源Vrstに接続されており、リセット時には、この配線を通じて選択された参照画素３００のフローティングディフュージョン３２１、すなわち、増幅トランジスタ３１４の入力端子に、所望の入力電圧信号が印加される。
なお、参照画素３００は、リセット時におけるフローティングディフュージョン３２１の端子（FD端子）の電位変動が、読出画素２００のフローティングディフュージョン２２１の端子（FD端子）の電位変動と等価な動きをする画素であることが望ましい。例えば、参照画素３００としては、画素アレイ部１１（図１）において、読出画素２００の近傍に配置されている、読み出しが終了した不活性な有効画素などを用いることができ、その場合には、図６における読出画素２００と参照画素３００の役割をカラム信号処理回路部１３（図１）に設けられたスイッチで切り替えを行う。
読出し側垂直電流供給線６２Ｓ及び参照側垂直電流供給線６２Ｒは、接続点（Vcommon）で互いに接続された後、一定電流源である負荷MOS回路７２に接続されている。
以上のような構成を有する差動画素読出し回路７０においては、読出画素２００の増幅トランジスタ２１４と、参照画素３００の増幅トランジスタ３１４とが、差動増幅器を構成することで、読出画素２００の光電変換部２１１で検出された信号電荷に応じた電圧信号が、出力端子７３を介して出力される。
（差動モードとSFモードを切り替え可能な構成）
ところで、差動型の読み出しは、高い変換効率が得られるために、例えば、明時には、ダイナミックレンジの大きいソースフォロア型の読み出しで、読み出しが行われることが望ましい。すなわち、差動型の読み出し（以下、差動モードという）と、ソースフォロア型の読み出し（以下、SFモードという）とを適宜切り替えることで、より適切な読み出しを行うことができる場合がある。
そこで、次に、図７及び図８を参照して、差動モードでの読み出しと、SFモードでの読み出しとを切り替え可能な構成について説明する。
（差動モード）
図７は、差動モードでの読み出しを行う画素アンプの構成例を示す回路図である。
図７において、読出画素２００は、図６の読出画素２００と同様に構成され、読出し側垂直信号線２２Ｓ、読出し側垂直リセット入力線６１Ｓ、及び読出し側垂直電流供給線６２Ｓについても、図６に示した接続形態と同様に接続されている。
また、図７において、参照画素３００は、図６の参照画素３００と同様に構成され、参照側垂直信号線２２Ｒ、参照側垂直リセット入力線６１Ｒ、及び参照側垂直電流供給線６２Ｒについても、図６に示した接続形態と同様に接続されている。なお、参照画素３００は、読出画素２００に近接する等価な有効画素であって、差動の基準電圧を決めるための画素である。
ここで、図７においては、読出画素２００と参照画素３００に対し、画素周辺部４００が設けられている。この画素周辺部４００には、スイッチSW1ないしSW9が設けられ、スイッチSW1ないしSW9がスイッチング動作をすることで、差動モードでの読み出しと、SFモードでの読み出しとが切り替えられる。
具体的には、差動モードでの読み出しを行う場合には、読出画素２００に対し、スイッチSW1がスイッチング動作を行うことで、増幅トランジスタ２１４のソースに接続された読出し側垂直電流供給線６２Ｓが、負荷MOS回路７２に接続される。さらに、読出画素２００に対し、スイッチSW8がスイッチング動作を行うことで、読出し側垂直リセット入力線６１Ｓが、読出し側垂直信号線２２Ｓに接続される。
また、差動モードでの読み出しを行う場合には、参照画素３００に対し、スイッチSW4がスイッチング動作を行うことで、増幅トランジスタ３１４のソースに接続された参照側垂直電流供給線６２Ｒが、負荷MOS回路７２に接続される。さらに、参照画素３００に対し、スイッチSW9がスイッチング動作を行うことで、参照側垂直リセット入力線６１Ｒが、参照側垂直信号線２２Ｒに接続される。
画素周辺部４００は、読出し側PMOSトランジスタ７１１Ｓと参照側PMOSトランジスタ７１１Ｒからなるカレントミラー回路７１を有している。
画素周辺部４００において、スイッチSW2及びスイッチSW3がスイッチング動作を行うことで、読出し側垂直信号線２２Ｓは、カレントミラー回路７１の読出し側PMOSトランジスタ７１１Ｓのドレインに接続される。一方で、画素周辺部４００において、スイッチSW5及びスイッチSW6がスイッチング動作を行うことで、参照側垂直信号線２２Ｒは、カレントミラー回路７１の参照側PMOSトランジスタ７１１Ｒのドレイン及びゲート、並びに読出し側PMOSトランジスタ７１１Ｓのゲートに接続される。なお、差動モードでの読み出しを行う場合には、スイッチSW7はオン状態とされる。
このように、画素周辺部４００のスイッチSW1ないしSW9がスイッチング動作を行うことで、読出画素２００の増幅トランジスタ２１４と、参照画素３００の増幅トランジスタ３１４とが、差動増幅器を構成して、差動モードでの読み出しが行われる。これにより、読出画素２００の光電変換部２１１で検出された信号電荷に応じた電圧信号が、読出し側垂直信号線２２Ｓ（及び出力端子７３）を介して、カラム信号処理回路１３（図１）のAD変換器（ADC）に出力される。
また、画素周辺部４００のスイッチSW1ないしSW9を切り替えることで、読出画素２００と参照画素３００とを入れ替えることができるため、余分な画素を増やすことなく、画素アレイ部１１に配置された全画素を読み出すことが可能となる。
なお、図７に示した差動モードでの読み出しを行う画素アンプの構成では、画素アレイ部１１で、読出画素２００と参照画素３００とが同一の行内に横配置されている場合を例示したが、例えば、読出画素２００と参照画素３００とが同一の列内に縦配置されるようにするなど、読出画素２００と参照画素３００との配置関係は、任意である。
（SFモード）
図８は、SFモードでの読み出しを行う画素アンプの構成例を示す回路図である。
図８において、読出画素２００、参照画素３００、及び画素周辺部４００は、図７に示した構成と同様に構成されるが、画素周辺部４００のスイッチSW1ないしSW9がスイッチング動作を行うことで、動作モードが、差動モードからSFモードに切り替えられている。
具体的には、SFモードでの読み出しを行う場合には、読出画素２００に対し、スイッチSW1がスイッチング動作を行うことで、増幅トランジスタ２１４のソースに接続された読出し側垂直電流供給線６２が電源電圧Vddに接続され、垂直信号線２２が負荷MOS回路７２に接続される。さらに、読出画素２００に対し、スイッチSW8がスイッチング動作を行うことで、垂直リセット入力線６１が、電源電圧Vddに接続される。
同様に、SFモードでの読み出しを行う場合には、読出画素３００に対し、スイッチSW4がスイッチング動作を行うことで、増幅トランジスタ３１４のソースに接続された読出し側垂直電流供給線６２が電源電圧Vddに接続され、垂直信号線２２が負荷MOS回路７２に接続される。さらに、読出画素３００に対し、スイッチSW9がスイッチング動作を行うことで、垂直リセット入力線６１が、電源電圧Vddに接続される。
また、画素周辺部４００においては、スイッチSW2，SW3と、スイッチSW5，SW6が、スイッチング動作を行うことで、読出し側PMOSトランジスタ７１１Ｓと、参照側PMOSトランジスタ７１１Ｒとの接続が解除され、差動モード用のカレントミラー回路７１が切り離される。なお、SFモードでの読み出しを行う場合には、スイッチSW7はオフ状態とされる。
このように、画素周辺部４００のスイッチSW1ないしSW9がスイッチング動作を行うことで、読出画素２００の増幅トランジスタ２１４と、読出画素３００の増幅トランジスタ３１４とが別個に（１列ごとに）、ソースフォロア反転増幅器を構成して、SFモードでの読み出しが行われる。これにより、読出画素２００（３００）の光電変換部２１１（３１１）で検出された信号電荷に応じた電圧信号が、垂直信号線２２を介して、カラム信号処理回路１３（図１）のAD変換器（ADC）に出力される。
以上のように、画素周辺部４００において、スイッチSW1ないしSW9がスイッチング動作を行うことで、差動モードでの読み出しと、SFモードでの読み出しとを、容易に切り替えることができる。例えば、明時において、ダイナミックレンジの大きいソースフォロア型の読み出しに切り替えることができる。
なお、図７には、差動モードでの読み出しの構成として、図６の差動画素読出し回路７０に対応した構成を例示したが、後述する図３１に示した差動画素読出し回路８０と同様の構成とされるようにしてもよい。
＜４．FD-VSL間配線容量＞
次に、図９ないし図１７を参照して、ソース接地型の反転増幅画素アンプ（図５）又は差動型の反転増幅画素アンプ（図６）における、フローティングディフュージョン(FD)と垂直信号線（VSL）間の配線容量Cfd-VSLについて説明する。
本技術では、フローティングディフュージョン(FD)に接続されるFD配線と、垂直信号線（VSL）に接続されるVSL配線との対向配線によって、配線容量Cfd-vslを付加することで、帰還容量CFBが調整されるようにしているが、ここでは、当該対向配線による容量付加の一例として、タイプ１ないしタイプ３の３つの構成を例示するものとする。
すなわち、上述した式（６）に示した通り、変換効率を決める帰還容量CFBは、増幅トランジスタ１１４（２１４）のドレイン側オーバーラップ容量Cgdと、配線容量Cfd-vslとからなり、さらに、配線容量Cfd-vslは、FD配線と容量接続される配線が、読み出し時に垂直信号線２２と電気的に繋がるどこの部分かで、３つのタイプに分類されることになる。
ただし、以下の説明では、読出画素２００（図６，図７）の構成を一例に説明するが、読出画素１００（図５）又は参照画素３００（図６，図７）についても同様の構成を採用することができる。
（１）タイプ１
まず、図９ないし図１１を参照して、タイプ１のFD-VSL間配線容量について説明する。なお、図９は、読出画素２００－１の回路図であり、図１０ないし図１１は、読出画素２００－１の各素子のレイアウトを示す平面図である。
（回路構成）
図９は、タイプ１のFD-VSL間配線容量が付加された画素を示す回路図である。
図９の読出画素２００－１においては、フローティングディフュージョン２２１の電極（FD電極）と、垂直信号線２２にそれぞれ接続された対向配線による配線容量Cfd-vslで容量追加がなされている。
この容量追加によって、画素アンプの帰還容量CFBを、増幅トランジスタ２１４のドレイン側オーバーラップ容量Cgdと、配線容量Cfd-vslとの２成分に分散させることができる。その結果として、帰還容量CFBのバラツキを抑制することができる。
また、このタイプ１のFD-VSL間配線容量では、後述するタイプ２と比べて、増幅トランジスタ２１４のドレインと、選択トランジスタ２１５のソースとの間に、コンタクトを形成する必要がないため、画素レイアウト的に有利とされる。
（同一メタル層によるFD-VSL間対向配線）
図１０は、タイプ１の同一メタル層によるFD-VSL間対向配線のレイアウトを示す平面図である。
図１０の読出画素２００－１においては、フローティングディフュージョン２２１の電極（FD電極）と、垂直信号線２２にそれぞれ接続された対向配線Opp1-1による配線容量Cfd-vslによって、容量追加がなされている。
すなわち、図１０の読出画素２００－１では、フローティングディフュージョン２２１に接続されるFD配線１３１と、垂直信号線２２に接続されるVSL配線１３２との対向配線Opp1-1によって、配線容量Cfd-vslが付加され、帰還容量CFBが調整されている。
また、図１０の読出画素２００－１において、FD配線１３１とVSL配線１３２とは、同一のメタル層（Metal-1）で形成されている。
このように、FD配線１３１とVSL配線１３２とを、同一のメタル層（Metal-1）で形成されるようにすることで、製造時に、フォトマスクの合わせズレによるバラツキを抑えることができる。また、所望の容量値を付加するに当たり、FD配線１３１とVSL配線１３２との対向配線Opp1-1は、一定の距離で、その距離を大きくして単位対向長さ当たりの容量を小さくし、その分、対向する配線の長さを長くすることで、平均化の度合いが大きくなり、そのバラツキが少なくなる。
（異なるメタル層によるFD-VSL間対向配線）
図１１は、タイプ１の異なるメタル層によるFD-VSL間対向配線のレイアウトを示す平面図である。
図１１の読出画素２００－１では、フローティングディフュージョン２２１に接続されるFD配線のうち、FD配線１３１－１は、第１メタル層（Metal-1）に形成され、FD配線１３１－２は、第２メタル層（Metal-2）に形成されている。また、垂直信号線２２に接続されるVSL配線１３２は、第１メタル層（Metal-1）に形成されている。すなわち、FD配線１３１－２とVSL配線１３２とは、異なるメタル層に形成されている。
そして、フローティングディフュージョン２２１に接続されるFD配線１３１－２と、垂直信号線２２に接続されるVSL配線１３２との対向配線Opp1-2によって、配線容量Cfd-vslが付加され、帰還容量CFBが調整されている。
このように、例えば、画素レイアウト上、同一のメタル層に、対向配線Opp1-2を形成することができない場合であっても、製造時に、対向させるメタルの重なりを減らして、FD配線１３１－２とVSL配線１３２との対向配線Opp1-2を、一定の距離で、その距離を大きく、かつ、対向する配線の長さを長くすることで、図１０に示した同一のメタル層の対向配線Opp1-1と同様の効果を得ることができる。
（２）タイプ２
次に、図１２ないし図１４を参照して、タイプ２のFD-VSL間配線容量について説明する。なお、図１２は、読出画素２００－２の回路図であり、図１３ないし図１４は、読出画素２００－２の各素子のレイアウトを示す平面図である。
（回路構成）
図１２は、タイプ２のFD-VSL間配線容量が付加された画素を示す回路図である。
図１２の読出画素２００－２においては、フローティングディフュージョン２２１の電極（FD電極）と、増幅トランジスタ２１４のドレインと選択トランジスタ２１５のソースとの間（AMP-SEL間）の拡散層に、それぞれ接続された対向配線による配線容量Cfd-vslで容量追加がなされている。
このような容量追加がなされることで、非選択画素に付加した容量が、垂直信号線２２から切り離され、かつ、帰還容量CFBのバラツキを抑制することができる。
また、このタイプ２のFD-VSL間配線容量では、上述したタイプ１と比べて、増幅トランジスタ２１４のドレインと、選択トランジスタ２１５のソースとの間に、コンタクトを形成する必要があるものの、選択トランジスタ２１５のオフ時には、付加した容量が、垂直信号線２２から切り離される。そのため、垂直信号線２２の総容量の増加による読み出しスピードの低下を抑制することができる。
（同一メタル層によるFD-VSL間対向配線）
図１３は、タイプ２の同一メタル層によるFD-VSL間対向配線のレイアウトを示す平面図である。
図１３の読出画素２００－２においては、フローティングディフュージョン２２１の電極（FD電極）と、垂直信号線２２にそれぞれ接続された対向配線Opp2-1による配線容量Cfd-vslによって、容量追加がなされている。
すなわち、図１３の読出画素２００－２では、フローティングディフュージョン２２１に接続されるFD配線１３１と、垂直信号線２２に接続されるVSL配線１３２－１（VSL配線１３２－１とVSL配線１３２－２のうちのVSL配線１３２－１）との対向配線Opp2-1によって、配線容量Cfd-vslが付加され、帰還容量CFBが調整されている。
また、図１３の読出画素２００－２において、FD配線１３１と、VSL配線１３２－１及びVSL配線１３２－２とは、同一のメタル層（Metal-1）で形成されている。
このように、FD配線１３１とVSL配線１３２－１，１３２－２とを、同一のメタル層（Metal-1）で形成されるようにすることで、製造時に、フォトマスクの合わせズレによるバラツキを抑えることができる。また、所望の容量値を付加するに当たり、FD配線１３１とVSL配線１３２－１との対向配線Opp2-1は、一定の距離で、その距離を大きくして単位対向長さ当たりの容量を小さくし、その分、対向する配線の長さを長くすることで、平均化の度合いが大きくなり、そのバラツキが少なくなる。
（異なるメタル層によるFD-VSL間対向配線）
図１４は、タイプ２の異なるメタル層によるFD-VSL間対向配線のレイアウトを示す平面図である。
図１４の読出画素２００－２では、フローティングディフュージョン２２１に接続されるFD配線のうち、FD配線１３１－１は、第１メタル層（Metal-1）に形成され、FD配線１３１－２は、第２メタル層（Metal-2）に形成されている。また、垂直信号線２２に接続されるVSL配線１３２－１とVSL配線１３２－２は、共に第１メタル層（Metal-1）に形成されている。すなわち、FD配線１３１－２とVSL配線１３２－１とは、異なるメタル層に形成されている。
そして、フローティングディフュージョン２２１に接続されるFD配線１３１－２と、垂直信号線２２に接続されるVSL配線１３２－１（VSL配線１３２－１とVSL配線１３２－２のうちのVSL配線１３２－１）との対向配線Opp2-2によって、配線容量Cfd-vslが付加され、帰還容量CFBが調整されている。
このように、例えば、画素レイアウト上、同一のメタル層に、対向配線Opp2-2を形成することができない場合であっても、製造時に、対向させるメタルの重なりを減らして、FD配線１３１－２とVSL配線１３２－１との対向配線Opp2-2を、一定の距離で、その距離を大きく、かつ、対向する配線の長さを長くすることで、図１３に示した同一のメタル層の対向配線Opp2-1と同様の効果を得ることができる。
（３）タイプ３
最後に、図１５ないし図１７を参照して、タイプ３のFD-VSL間配線容量について説明する。図１５は、読出画素２００－３の回路図であり、図１６ないし図１７は、読出画素２００－３の各素子のレイアウトを示す平面図である。
（回路構成）
図１５は、タイプ３のFD-VSL間配線容量が付加された画素を示す回路図である。
図１５の読出画素２００－３においては、フローティングディフュージョン２２１の電極（FD電極）と、リセットトランジスタ２１３のドレイン側電極にそれぞれ接続された対向配線による配線容量Cfd-vslで容量追加がなされている。このような容量追加がなされることで、帰還容量CFBのバラツキを抑制することができる。
また、このタイプ３のFD-VSL間配線容量では、画素周辺部で、配線容量Cfd-vslの切り離しをするためのオンオフ制御が可能となるので、差動の変換効率の切り替えができるほか、後述するソースフォロアモード（SFモード）での駆動の際には、不活性画素の付加容量が垂直信号線２２から切り離されるという利点もある。
（同一メタル層によるFD-VSL間対向配線）
図１６は、タイプ３の同一メタル層によるFD-VSL間対向配線のレイアウトを示す平面図である。
図１６の読出画素２００－３においては、フローティングディフュージョン２２１の電極（FD電極）と、垂直信号線２２にそれぞれ接続された対向配線Opp3-1による配線容量Cfd-vslによって、容量追加がなされている。
すなわち、図１６の読出画素２００－３では、フローティングディフュージョン２２１に接続されるFD配線１３１と、垂直信号線２２に接続されるVSL配線１３２－１（VSL配線１３２－１とVSL配線１３２－２のうちのVSL配線１３２－１）との対向配線Opp3-1によって、配線容量Cfd-vslが付加され、帰還容量CFBが調整されている。
また、図１６の読出画素２００－３において、FD配線１３１と、VSL配線１３２－１及びVSL配線１３２－２とは、同一のメタル層（Metal-1）で形成されている。
このように、FD配線１３１とVSL配線１３２－１，１３２－２とを、同一のメタル層（Metal-1）で形成されるようにすることで、製造時に、フォトマスクの合わせズレによるバラツキを抑えることができる。また、所望の容量値を付加するに当たり、FD配線１３１とVSL配線１３２－１との対向配線Opp3-1は、一定の距離で、その距離を大きくして単位対向長さ当たりの容量を小さくし、その分、対向する配線の長さを長くすることで、平均化の度合いが大きくなり、そのバラツキが少なくなる。
（異なるメタル層によるFD-VSL間対向配線）
図１７は、タイプ３の異なるメタル層によるFD-VSL間対向配線のレイアウトを示す平面図である。
図１７の読出画素２００－３では、フローティングディフュージョン２２１に接続されるFD配線１３１は、第１メタル層（Metal-1）に形成されている。また、垂直信号線２２に接続されるVSL配線のうち、VSL配線１３２－１は、第２メタル層（Metal-2）に形成され、VSL配線１３２－２は、第１メタル層（Metal-1）に形成されている。すなわち、FD配線１３１とVSL配線１３２－１とは、異なるメタル層に形成されている。
そして、フローティングディフュージョン２２１に接続されるFD配線１３１と、垂直信号線２２に接続されるVSL配線１３２－１との対向配線Opp3-2によって、配線容量Cfd-vslが付加され、帰還容量CFBが調整されている。
このように、例えば、画素レイアウト上、同一のメタル層に、対向配線Opp3-2を形成することができない場合であっても、製造時に、対向させるメタルの重なりを減らして、FD配線１３１とVSL配線１３２－１との対向配線Opp3-2を、一定の距離で、その距離を大きく、かつ、対向する配線の長さを長くすることで、図１６に示した同一のメタル層の対向配線Opp3-1と同様の効果を得ることができる。
（対向配線間の容量バラツキ）
ところで、本技術では、FD配線１３１とVSL配線１３２との間に付加される配線容量Cfd-vslのバラツキが、増幅トランジスタ２１４のドレイン側オーバーラップ容量Cgdのバラツキよりも大きいと、バラツキの低減効果が小さくなるため、容量のバラツキが小さくなる対向配線Oppによって、配線容量Cfd-vslが形成されるようにしている。
また、この対向配線Oppは、製造工程（製造プロセス）のパターン形成時の合わせズレや、形状揺らぎで値にバラツキが生じるが、対向配線間の距離を広げていくと、同一の合わせズレ量や、加工形状のバラツキ量に対して、容量の変動率が低下することになる。
そのため、対向配線Oppは、リソグラフィ工程での合わせズレや、加工形状のバラツキによる容量変動を抑えるために、同一のメタル層で、かつ、対向配線間の距離を可能な限り広げて、その対向長を伸ばすようにすることが望ましい。
ここで、図１８には、対向配線間の容量バラツキの例を示している。なお、図１８において、横軸は、対向配線間の距離（a.u.）を表し、縦軸は、容量バラツキ（Δc/C）を表している。また、図中の折れ線グラフ上に、複数の点がプロットされているが、対向配線間のスペースのバラツキのうち、最大値を黒い菱形で表し、最小値を黒い丸で表している。
図１８に示すように、FD配線１３１とVSL配線１３２との対向配線間の距離が大きくなるほど、容量バラツキの最大値と最小値との差が狭まる一方で、対向配線間の距離が小さくなるほど、容量バラツキの最大値と最小値との差が広がっている。
例えば、製造工程のデザインルール上の最小配線間スペースでの容量バラツキが、図中の矢印Ａ１で表される場合には、その容量バラツキの最大値は、約20.0％になっている。この場合において、当該デザインルール上の最小配線間スペースの２倍の間隔で、対向配線したときの容量のバラツキは、図中の矢印Ａ２で表すことができる。
そして、当該デザインルール上の最小配線間スペースの２倍の間隔で、対向配線することで、図中の矢印Ａ２で表すように、その容量バラツキの最大値が、約10.0％に減少している。すなわち、対向配線の間隔を２倍にすることで、容量バラツキの最大値を、約20.0％から約10.0％に、約1/2以下に低減することが可能となる。
このような関係があることから、配線間スペースは、例えば、次のように確保されるようにすることができる。
すなわち、FD配線１３１とVSL配線１３２との対向配線Oppが、同一のメタル層で形成される場合には、当該対向配線間スペースが、製造工程のデザインルール上の最小配線間スペースの２倍以上確保されるようにすることで、容量バラツキの最大値を、大幅に低減することが可能となる。この例としては、図１０、図１３、及び図１６に示した同一のメタル層（Metal-1）によるFD-VSL間対向配線が該当している。
また、FD配線１３１とVSL配線１３２との対向配線Oppが、別層のメタル層で形成される場合には、フットプリント上の配線間スペースが、両メタル層の最小配線間スペースの２倍以上確保されるようにすることで、容量バラツキの最大値を、大幅に低減することが可能となる。この例としては、図１１、図１４、及び図１７に示した異なるメタル層（Metal-1，Metal-2）によるFD-VSL間対向配線が該当している。
＜５．増幅トランジスタの第１の構造の例＞
ここで、図１９に、通常の画素における一般的な増幅トランジスタのソース・ドレイン方向の断面構造を示す。一般的な増幅トランジスタ９１４では、ソース／ドレインの内部に、ソース／ドレインよりも低濃度となる、LDD（Lightly Doped Drain）９１４Ｂが形成され、このLDD９１４Ｂが、ゲートとオーバーラップしている構造となっている。また、一般的な増幅トランジスタ９１４では、ゲートに対し、酸化膜９１４Ａが形成されている。
一般的な増幅トランジスタ９１４において、ゲート・ドレイン間容量Cgdは、ゲート幅（Wg）と、酸化膜９１４Ａの膜厚（Tox）と、LDD９１４Ｂとのオーバーラップ量（dL）で定義されると考えられる。そのため、ゲート幅（Wg）や酸化膜９１４Ａの膜厚（Tox）、LDD９１４Ｂのオーバーラップ量（dL）の製造バラツキで、ゲート・ドレイン間容量Cgdにバラツキが生じてしまう。
一方で、増幅トランジスタの電流揺らぎに起因する増幅トランジスタのノイズは、一般的にソース側チャネルで決まることが知られており、ソース側LDDがゲート電極に十分オーバーラップしていないオフセット構造になっているとノイズが悪化することが知られている。また、ノイズは、ソース側チャネル幅に応じて平均化される性質があり、ソース側チャネル幅Wg[S]に対しその平方根の逆数(1/√Wg[S])に比例するため、Wg[S]を大きくするとノイズが低減し、小さくするとノイズが増大することが一般的に知られている。
図２０に示すように、本技術を適用した増幅トランジスタ１１４は、ドレイン側のみがオフセット構造となって、ドレイン側のゲート下には、LDD１１４Ｂが注入されていないため、ゲートとドレイン間のギャップが広がり、同じチャネル幅（Wg[S]）において、ソース側LDDはゲート電極と十分なオーバーラップを取ることでノイズの増大を押さえつつ、変換効率を決める増幅トランジスタ１１４のゲート・ドレイン間容量Cgdのみを小さくすることができる。
その結果として、所望の変換効率を得る構造として、単位チャネル幅当たりのCgdが減った分だけ、チャネル幅（Wg[S]）を増やしたり、付加できるCfd-vslの容量範囲を拡大したりすることで、平均化の効果によりPRNUを改善することが可能となる。
ここで、図２１には、一般的な増幅トランジスタ９１４と、図２０に示した増幅トランジスタ１１４との構造を比較するために、各トランジスタの断面図と上面図を図示している。
すなわち、図２１Ａは、一般的な増幅トランジスタ９１４の構造を示しており、ゲート下に、LDD９１４Ｂが注入され、ゲートとオーバーラップしている構造からなる。一方で、図２１Ｂは、本技術を適用した増幅トランジスタ１１４の構造を示しており、ドレイン側のみがオフセット構造となって、ドレイン側のゲート下には、LDD１１４Ｂが注入されていない構造（非対称ソース・ドレイン構造）からなる。
このように、増幅トランジスタ１１４のドレイン側をオフセット構造とすることで、ドレイン側オーバーラップ容量Cgdを抑制することができる。
なお、図２２に示すように、増幅トランジスタ１１４において、ドレイン側のチャネル幅が、ソース側のチャネル幅に比べて狭い構造（非対称ソース・ドレイン構造）を採用するようにしてもよい。このような構造を採用する場合に、ゲート下に、LDD１１４Ａが注入された構造（図２２Ａ）のほか、ドレイン側のみがオフセット構造となって、ドレイン側のゲート下には、LDD１１４Ｂが注入されていない構造（図２２Ｂ）とすることもできる。
このように、ソース側チャネル幅を維持することで、同一チャネル幅と同等のノイズ特性を維持しつつ、Cfd-vsl容量付加による平均化を行う自由度が拡大し、その結果として、PRNU低減が可能となる。
また、増幅トランジスタ１１４について、オフセット構造や、ドレイン側のチャネル幅がソース側のチャネル幅に比べて狭い構造を採用した場合でも、上述したように、フローティングディフュージョン１２１に接続されるFD配線１３１と、垂直信号線２２に接続されるVSL配線１３２との対向配線Oppによって、配線容量Cfd-vslを付加して、帰還容量CFBが調整されるようにすることができる。
すなわち、増幅トランジスタ１１４において、オフセット構造や、ドレイン側のチャネル幅がソース側のチャネル幅に比べて狭い構造する場合に、FD配線１３１とVSL配線１３２との対向配線Oppによって、配線容量Cfd-vslを付加して、帰還容量CFBが調整されるようにするか、チャネル幅（Wg[S]）のみで調整を行うかどうかは、任意である。
さらに、ここでは、ソース接地型の読み出しを一例に説明したが、例えば、差動型の読み出しに適用して、増幅トランジスタ２１４の構造を、オフセット構造としたり、あるいは、ドレイン側のチャネル幅がソース側のチャネル幅に比べて狭い構造としたりするようにしてもよい。
（本技術の効果）
本技術では、ソース接地画素読出し回路５０、又は差動画素読出し回路７０において、PD占有率の低下を伴う増幅トランジスタ１１４（２１４）のゲート幅（Wg）を拡大することなく、変換効率の調整と、変換効率の主要バラツキ因子を分散することによるPRNUの改善効果を、FD配線１３１とVSL配線１３２のそれぞれに接続された配線容量（対向配線容量）Cfd-vslにより実現している。
また、FD配線１３１とVSL配線１３２との間に付加される配線容量Cfd-vslは、容量が同じであるなら、対向長の単位長さ当たりの容量を、対向距離を離して可能な限り小さくし、その分だけ、対向長Lを長くすることで、L方向で平均化される効果で、容量バラツキをさらに低減することができる。
以下、バラツキ因子の分散によるPRNUの低減についての詳細を説明する。
増幅トランジスタ１１４（２１４）のゲート幅（Wg）のドレイン側オーバーラップ容量Cgd、及び長さLの配線容量Cfd-VSLが、それぞれ、Wg，Lに対して、ランダムなバラツキを持っているとき、そのバラツキは、次の式（８）及び式（９）に示すように表すことができる。
Figure 0007055603000008
 ・・・（８）
Figure 0007055603000009
 ・・・（９）
このとき、CFB = Cgd(Wg) + Cfd-VSL(L)の条件下でのPRNUの振る舞いについて考える。
ここで、帰還容量CFBに対し、ドレイン側オーバーラップ容量Cgd(Wg)の比率xを、< Cgd(Wg) > = x × <CFB> と定義すると、< Cfd-VSL(L) > = (1 - x) × < CFB > となるので、次の式（８）の関係を満たすことになる。
Figure 0007055603000010
 ・・・（１０）
よって、PRNUは、式（１１）の条件において、必ず、次の式（１２）に示した極小値をとることになる。
Figure 0007055603000011
 ・・・（１１）
Figure 0007055603000012
 ・・・（１２）
ここで、x = 1は、CFB = Cgd(Wg)，x = 0は、CFB = Cfd-VSL(L)であり、どちらか一方の成分のみで、CFB が形成される場合を表すが、上記の式（１１）及び式（１２）により示す結果は、どちらか一方の成分のみの場合に比べて、両方の成分がある方が、PRNUが最小となる。また、最小を与える両方の成分の比率は、ターゲットとする帰還容量CFB，あるいは各成分のユニット当たりのバラツキα，βにより一義的に決まるものである。
以上により、主要なバラツキ因子を、増幅トランジスタ１１４（２１４）のドレイン側オーバーラップ容量Cgdと、FD配線１３１とVSL配線１３２との間に付加される配線容量Cfd-VSLの２つにすることで、PRNUを低減することができる。
＜６．増幅トランジスタの第２の構造の例＞
ところで、画素アンプにおいては、増幅トランジスタ１１４を、２方向の電流の向きで使用する構成が想定される。例えば、画素アンプにおいて、差動モードとSFモードとで、増幅トランジスタ１１４における電流の流れる向きが異なるようにする構成が想定されるが、そのような構成を採用した場合には、電流の向きに応じて、各種の特性が変動することになる。そこで、以下、電流の流れる向きに応じた特性の変動に対応した増幅トランジスタ１１４の構造について説明する。
（構造の第１の例）
まず、図２３には、構造の第１の例として、増幅トランジスタ１１４－１の断面構造を示している。ただし、図２３の増幅トランジスタ１１４－１のソースとドレインの表記であるが、これは、差動モードにおける電流方向での端子名に対応している。
増幅トランジスタ１１４－１においては、ソース側に、LDD１１４Ｂ－Ｓが形成され、ドレイン側に、LDD１１４Ｂ－Ｄが形成され、これらのLDD１１４Ｂ－Ｓ，LDD１１４Ｂ－Ｄが、ゲートとオーバーラップしている構造となっている。また、ゲートに対しては、酸化膜１１４Ａが形成されている。
増幅トランジスタ１１４において、LDD１１４Ｂ－ＳとLDD１１４Ｂ－Ｄとは、左右で非対称なLDD構造となっている。すなわち、ソース側のLDD１１４Ｂ－Ｓは、ドレイン側のLDD１１４Ｂ－Ｄと比べて、ゲート下に回り込んで広く形成された構造とされる。
ソース側のLDD１１４Ｂ－Ｓは、例えば、不純物として、リン（P：Phos）等の拡散が大きい（比較的大きい）イオン種を用いて形成することができる。また、LDD１１４Ｂ－Ｄは、例えば、不純物として、ヒ素（As）等の拡散が小さい（比較的小さい）イオン種を用いて形成することができる。
ここで、差動モードにおける電流方向（図中の右側から左側に向かう方向）での動作を行う場合、ソース側に、LDD１１４Ｂ－Ｓが形成されていることで、1/fノイズ特性は良好とされ、ドレイン側のLDD１１４Ｂ－Ｄの拡散領域が小さく形成されていることで、PRNUも良好とされる。
一方で、差動モードにおける電流方向と逆の電流方向（図中の左側から右側に向かう方向）での動作を想定した場合には、差動モードで発生したHC(Hot Carrier)に関しても、LDD１１４Ｂ－ＳとLDD１１４Ｂ－ＤのLDD領域が形成されていることで、その影響を少なくすることが可能で、1/fノイズ特性に悪影響を及ぼすことを防ぐことができる。
（製法の第１の例）
図２４は、図２３の増幅トランジスタ１１４－１の製造方法の流れを示している。
なお、図２４においては、すべての製造工程のうち、イオン注入工程を中心に説明するが、イオン注入工程の前後の工程として、例えば、成膜工程やレジスト塗布工程、露光工程、現像工程、エッチング工程、レジスト除去工程などの工程が行われる。
イオン注入工程では、まず、図２４Ａに示すように、基板に形成されるソース側とゲートの一部の領域に被覆されたフォトレジスト９５１が保護材（マスク）の役割を果たすことで、イオン注入装置によって、ドレイン側の領域に、ヒ素（As）が注入される。
次に、図２４Ｂに示すように、図２５Ａに示した領域の反対側の領域、すなわち、基板に形成されるドレイン側とゲートの一部の領域に被覆されたフォトレジスト９５１が保護材（マスク）の役割を果たすことで、イオン注入装置によって、ソース側の領域に、リン（P）が注入される。
このイオン注入工程の後に、例えばレジスト除去等の工程がさらに行われることで、図２４Ｃに示すように、ソース側のLDD１１４Ｂ－Ｓと、ドレイン側のLDD１１４Ｂ－Ｄとが非対称なLDD構造となる増幅トランジスタ１１４－１が製造される。
このようにして製造される増幅トランジスタ１１４－１において、リン（P）を用いて形成されたソース側のLDD１１４Ｂ－Ｓは、ヒ素（As）を用いて形成されたドレイン側のLDD１１４Ｂ－Ｄと比べて、ゲート下に回り込んで広くなるように形成されている。
（構造の第２の例）
次に、図２５には、構造の第２の例として、増幅トランジスタ１１４－２の断面構造を示している。
図２５において、増幅トランジスタ１１４－２は、図２３の増幅トランジスタ１１４－１と同様に、非対称なLDD構造となって、ソース側のLDD１１４Ｂ－Ｓが、ドレイン側のLDD１１４Ｂ－Ｄと比べて、ゲート下に回り込んで広く形成された構造とされる。
図２５の増幅トランジスタ１１４－２においては、ソース側のLDD１１４Ｂ－Ｓとドレイン側のLDD１１４Ｂ－Ｄとを共に、ヒ素（As）等の拡散が小さいイオン種を用いて形成することができる。
（製法の第２の例）
図２６は、図２５の増幅トランジスタ１１４－２の製造方法の流れを示している。なお、ここでも、すべての製造工程のうち、イオン注入工程を中心に説明する。
イオン注入工程では、まず、図２６Ａに示すように、基板に形成されるソース側とドレイン側の双方の領域に対し、イオン注入装置によって、ヒ素（As）が注入される。
次に、図２６Ｂに示すように、基板に形成されるドレイン側とゲートの一部の領域に被覆されたフォトレジスト９５１が保護材（マスク）の役割を果たすことで、ソース側の領域に、右斜め方向からヒ素（As）が注入される。
このイオン注入工程の後に、例えばレジスト除去等の工程がさらに行われることで、図２６Ｃに示すように、ソース側のLDD１１４Ｂ－Ｓと、ドレイン側のLDD１１４Ｂ－Ｄとが非対称なLDD構造となる増幅トランジスタ１１４－２が製造される。
このようにして製造される増幅トランジスタ１１４－２において、ヒ素（As）を用いて形成されたソース側のLDD１１４Ｂ－Ｓは、ヒ素（As）を用いて形成されたドレイン側のLDD１１４Ｂ－Ｄと比べて、ゲート下に回り込んで広くなるように形成されている。
なお、この第２の製造方法では、イオン注入工程にて斜め方向からヒ素（As）を注入するため、すべての画素トランジスタの方向が揃っている必要がある。
（構造の第３の例）
最後に、図２７には、構造の第３の例として、増幅トランジスタ１１４－３の断面構造を示している。
図２７において、増幅トランジスタ１１４－３は、図２３の増幅トランジスタ１１４－１と同様に、非対称なLDD構造となって、ソース側のLDD１１４Ｂ－Ｓが、ドレイン側のLDD１１４Ｂ－Ｄと比べて、ゲート下に回り込んで広く形成された構造とされる。
図２７の増幅トランジスタ１１４－３においては、ドレイン側のLDD１１４Ｂ－Ｄが、ヒ素（As）等の拡散が小さいイオン種を用いて形成される。一方で、ソース側のLDD１１４Ｂ－Ｓでは、内部に形成されたヒ素（As）を覆うようにしてリン（P）が形成されている。
（製法の第３の例）
図２８は、図２７の増幅トランジスタ１１４－３の製造方法の流れを示している。なお、ここでも、すべての製造工程のうち、イオン注入工程を中心に説明する。
イオン注入工程では、まず、図２８Ａに示すように、基板に形成されるソース側とドレイン側の双方の領域に対し、イオン注入装置によって、ヒ素（As）が注入される。
次に、図２８Ｂに示すように、基板に形成されるドレイン側とゲートの一部の領域に被覆されたフォトレジスト９５１が保護材（マスク）の役割を果たすことで、ソース側の領域に、リン（P）が注入される。
このイオン注入工程の後に、例えばレジスト除去等の工程がさらに行われることで、図２８Ｃに示すように、ソース側のLDD１１４Ｂ－Ｓと、ドレイン側のLDD１１４Ｂ－Ｄとが非対称なLDD構造となる増幅トランジスタ１１４－３が製造される。
このようにして製造される増幅トランジスタ１１４－３において、ヒ素（As）とそれを覆うリン（P）により形成されたソース側のLDD１１４Ｂ－Ｓは、ヒ素（As）を用いて形成されたドレイン側のLDD１１４Ｂ－Ｄと比べて、ゲート下に回り込んで広くなるように形成されている。
以上、電流の流れる向きに応じた特性の変動に対応した増幅トランジスタ１１４の構造として、増幅トランジスタ１１４－１ないし１１４－３の３つ構造を説明した。
例えば、図２９に示すように、増幅トランジスタ１１４－１の構造を採用することで、差動モードにおける電流方向（図中の右側から左側に向かう方向）での動作を想定した場合には、1/fノイズのノイズ減となるソース側に、LDD１１４Ｂ－Ｓが設けられていることで良好な特性となる。また、ドレイン側には、拡散が少ないイオン種の一例であるヒ素（As）によって、LDD１１４Ｂ－Ｄを設けているため、高変換効率で特に問題となるPRNU特性を良好にし、かつ、HC劣化を抑制するという効果も得られる。
一方で、SFモードにおける電流方向（図中の左側から右側に向かう方向）での動作を想定した場合には、差動モードでのHC劣化を抑えることができたことから、1/fノイズの悪化を防ぐことができ、また、LDD１１４Ｂ－ＳとLDD１１４Ｂ－ＤのLDD領域が設けられていることによって、元々の特性も良好に保つことができる。
以上をまとめれば、本技術を適用した画素アンプにおいて、増幅トランジスタ１１４の構造としては、例えば、次に挙げる構造を採用することができる。
（Ａ）MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor)構造において、ソース側とドレイン側とが対称となる構造であって、下記の（ａ）又は（ｂ）の構造。
（ａ）LDDが設けられた構造。
（ｂ）LDDが設けられていない構造。
（Ｂ）MOSFET構造において、ソース側とドレイン側とが非対称となる構造であって、下記の（ｃ）ないし（ｅ）のいずれかの構造。
（ｃ）LDDがソース側とドレイン側のいずれか一方にのみ設けられた構造。
（ｄ）LDDがソース側とドレイン側に設けられ、ソース側のLDD領域が、ドレイン側のLDD領域よりもゲート下に回り込んで広く形成される構造。
（ｅ）LDDがソース側とドレイン側に設けられ、ドレイン側のLDD領域が、ソース側のLDD領域よりもゲート下に回り込んで広く形成される構造。
ただし、上記の（Ａ）に対応した増幅トランジスタ１１４の構造としては、例えば、図３０に示した構造とすることができる。図３０の増幅トランジスタ１１４においては、対称な構造となるソース側とドレイン側の両側を、例えばリン（P）やヒ素（As）を用いて形成することができる。また、（Ｂ）の（ｄ）の構造が、上述した図２３ないし図２９に示した増幅トランジスタ１１４の構造に対応している。
なお、下記の特許文献２（図４参照）には、画素トランジスタの構造として、ドレイン側は、高濃度不純物領域のみで構成し、ソース側は、高濃度不純物領域と低濃度不純物領域（LDD）とを組み合わせて構成する構造が開示されている。
また、下記の特許文献３（図１参照）には、画素トランジスタの構造として、Haloを有するMOSFETのドレイン層を構成するLDD層内に、LDD層よりも不純物濃度が低いN層を形成して、チャネル領域側のドレイン領域端部の不純物濃度を低下させ、かつソース領域側のLDD層を浅い接合深さ濃度で形成する構造が開示されている。
特許文献２：特開２０１３－４５８７８号公報
特許文献３：特開２０１３－６９９１３号公報
しかしながら、これらの２つの特許文献に開示されている技術は、画素トランジスタにおいて、電流の流れる向きが双方向となるケースが想定されていないため、例えば、次のような問題が生じる可能性がある。
すなわち、第１に、LDDを抜いた側をドレインとして使用する場合に、LDDがある領域に対して電界強度が強くなるため、HC劣化が生じる恐れがある。第２に、前述のHCにより発生したトラップサイトがある状態でソースとして使用すると、1/fノイズ特性が劣化する恐れがある。
それに対して、本技術を適用した増幅トランジスタでは、例えば、増幅トランジスタを、電流の流れる向きが異なる使い方をすることで、複数の機能を実現する回路方式において、差動モードに応じた電流の向きを前提としたときに、ソース側のLDD領域が、ドレイン側のLDD領域よりもゲート下に回り込んでいる構造を有しているため、電流の流れる向きに応じた特性の変動に対応することができる。
＜７．変形例＞
（画素アンプの他の構成例）
図３１は、差動型の反転増幅画素アンプの他の構成例を示す回路図である。
図３１の差動画素読出し回路８０において、図６の差動画素読出し回路７０と対応する部分には、同一の符号が付してあり、その説明は適宜省略するものとする。
すなわち、図３１の差動画素読出し回路８０において、読出画素２００は、図６の読出画素２００と同様に構成され、読出し側垂直信号線２２Ｓ、読出し側垂直リセット入力線６１Ｓ、及び読出し側垂直電流供給線６２Ｓについても、図６に示した構成と同様に接続されている。
また、図３１の差動画素読出し回路８０において、参照画素３００は、図６の参照画素３００と同様に構成されるが、参照側垂直信号線２２Ｒ、参照側垂直リセット入力線６１Ｒ、及び参照側垂直電流供給線６２Ｒのうち、参照側垂直リセット入力線６１Ｒの接続形態が、図６に示した接続形態と異なっている。
具体的には、図３１の差動画素読出し回路８０において、参照側垂直リセット入力線６１Ｒは、参照側垂直信号線２２Ｒに接続され、選択された参照画素３００のフローティングディフュージョン３２１、すなわち、増幅トランジスタ３１４の入力端子に接続されている。換言すれば、図３１の差動画素読出し回路８０において、参照側垂直リセット入力線６１Ｒは、読出し側垂直リセット入力線６１Ｓと同様の接続形態となっている。
以上のような構成を有する差動画素読出し回路８０においては、読出画素２００の増幅トランジスタ２１４と、参照画素３００の増幅トランジスタ３１４とが、差動増幅器を構成することで、読出画素２００の光電変換部２１１で検出された信号電荷に応じた電圧信号が、出力端子７３を介して出力される。
また、上述したように、差動画素読出し回路８０の読出画素２００や参照画素３００においても、フローティングディフュージョン２２１（３２１）に接続されるFD配線１３１と、垂直信号線２２Ｓ（２２Ｒ）に接続されるVSL配線１３２との対向配線Oppによって、配線容量Cfd-vslを付加して、帰還容量CFBが調整されるようにすることができる。
（裏面照射型の構造）
また、上述したように、図１のCMOSイメージセンサ１０は、例えば、裏面照射型のCMOSイメージセンサとすることができる。裏面照射型とすることで、画素のレイアウト上の自由度をより向上させることが可能となる。
＜８．電子機器の構成＞
図３２は、本技術を適用した固体撮像装置を有する電子機器の構成例を示すブロック図である。
電子機器１０００は、例えば、デジタルスチルカメラやビデオカメラ等の撮像装置や、スマートフォンやタブレット型端末等の携帯端末装置などの電子機器である。
電子機器１０００は、固体撮像装置１００１、DSP回路１００２、フレームメモリ１００３、表示部１００４、記録部１００５、操作部１００６、及び、電源部１００７から構成される。また、電子機器１０００において、DSP回路１００２、フレームメモリ１００３、表示部１００４、記録部１００５、操作部１００６、及び電源部１００７は、バスライン１００８を介して相互に接続されている。
固体撮像装置１００１は、上述したCMOSイメージセンサ１０（図１）に対応しており、画素アレイ部１１（図１）に２次元状に配置される複数の画素１００（２００，３００）に対して、ソース接地型や差動型などでの読み出しが行われる。また、各画素では、フローティングディフュージョン（FD）に接続されるFD配線１３１と、垂直信号線（VSL）に接続されるVSL配線１３２との対向配線Oppによって、配線容量Cfd-vslが付加され、帰還容量CFBが調整されている。
DSP回路１００２は、固体撮像装置１００１から供給される信号を処理するカメラ信号処理回路である。DSP回路１００２は、固体撮像装置１００１からの信号を処理して得られる画像データを出力する。フレームメモリ１００３は、DSP回路１００２により処理された画像データを、フレーム単位で一時的に保持する。
表示部１００４は、例えば、液晶パネルや有機EL(Electro Luminescence)パネル等のパネル型表示装置からなり、固体撮像装置１００１で撮像された動画又は静止画を表示する。記録部１００５は、固体撮像装置１００１で撮像された動画又は静止画の画像データを、半導体メモリやハードディスク等の記録媒体に記録する。
操作部１００６は、ユーザによる操作に従い、電子機器１０００が有する各種の機能についての操作指令を出力する。電源部１００７は、DSP回路１００２、フレームメモリ１００３、表示部１００４、記録部１００５、及び、操作部１００６の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
電子機器１０００は、以上のように構成される。本技術は、以上説明したように、固体撮像装置１００１に適用される。具体的には、CMOSイメージセンサ１０（図１）は、固体撮像装置１００１に適用することができる。固体撮像装置１００１に本技術を適用することで、各画素では、FD配線１３１とVSL配線１３２との対向配線Oppによって、配線容量Cfd-vslが付加され、帰還容量CFBが調整されているため、高い変換効率で信号電荷を読み出しつつ、変換効率のバラツキを低減することができる。
＜９．固体撮像装置の使用例＞
図３３は、本技術を適用した固体撮像装置の使用例を示す図である。
CMOSイメージセンサ１０（図１）は、例えば、以下のように、可視光や、赤外光、紫外光、Ｘ線等の光をセンシングする様々なケースに使用することができる。すなわち、図３３に示すように、鑑賞の用に供される画像を撮影する鑑賞の分野だけでなく、例えば、交通の分野、家電の分野、医療・ヘルスケアの分野、セキュリティの分野、美容の分野、スポーツの分野、又は、農業の分野などにおいて用いられる装置でも、CMOSイメージセンサ１０を使用することができる。
具体的には、鑑賞の分野において、例えば、デジタルカメラやスマートフォン、カメラ機能付きの携帯電話機等の、鑑賞の用に供される画像を撮影するための装置（例えば、図３２の電子機器１０００）で、CMOSイメージセンサ１０を使用することができる。
交通の分野において、例えば、自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される装置で、CMOSイメージセンサ１０を使用することができる。
家電の分野において、例えば、ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、テレビ受像機や冷蔵庫、エアーコンディショナ等の家電に供される装置で、CMOSイメージセンサ１０を使用することができる。また、医療・ヘルスケアの分野において、例えば、内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される装置で、CMOSイメージセンサ１０を使用することができる。
セキュリティの分野において、例えば、防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される装置で、CMOSイメージセンサ１０を使用することができる。また、美容の分野において、例えば、肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供される装置で、CMOSイメージセンサ１０を使用することができる。
スポーツの分野において、例えば、スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される装置で、CMOSイメージセンサ１０を使用することができる。また、農業の分野において、例えば、畑や作物の状態を監視するためのカメラ等の、農業の用に供される装置で、CMOSイメージセンサ１０を使用することができる。
＜１０．移動体への応用例＞
本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
図３４は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図３４に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（Interface）１２０５３が図示されている。
駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Advanced Driver Assistance System）の機能実現を目的とした協調制御を行うことができる。
また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図３４の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
図３５は、撮像部１２０３１の設置位置の例を示す図である。
図３５では、撮像部１２０３１として、撮像部１２１０１、１２１０２、１２１０３、１２１０４、１２１０５を有する。
撮像部１２１０１、１２１０２、１２１０３、１２１０４、１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２、１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
なお、図３５には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０km/h以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、撮像部１２１０１に適用され得る。具体的には、図１のCMOSイメージセンサ１０は、撮像部１２０３１に適用することができる。撮像部１２０３１に本開示に係る技術を適用することにより、例えば、高い変換効率で信号電荷を読み出しつつ、変換効率のバラツキを低減し、高SN比を実現して、より高品質な撮像画像を得ることができるので、より正確に歩行者等の障害物を認識することが可能になる。
なお、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
また、本技術は、以下のような構成をとることができる。
（１）
光電変換部を有する画素が２次元状に配置された画素アレイ部を備え、
前記画素は、前記光電変換部で検出された電荷が転送されるフローティングディフュージョンに接続する第１の配線と、前記フローティングディフュージョンからの信号を出力するための垂直信号線に接続する第２の配線とが対向して配線され、当該対向配線による容量付加で、画素アンプの帰還容量が調整される
固体撮像装置。
（２）
前記画素アンプは、ソース接地型の反転増幅型画素アンプである
前記（１）に記載の固体撮像装置。
（３）
前記画素アンプは、差動型の反転増幅型画素アンプである
前記（１）に記載の固体撮像装置。
（４）
前記フローティングディフュージョンの電極と、前記垂直信号線にそれぞれ接続された対向配線による配線容量で容量追加を行い、前記帰還容量を、前記画素の増幅トランジスタのドレイン側オーバーラップ容量と、前記配線容量との２成分に分散させることで、前記帰還容量のバラツキを抑制する
前記（１）ないし（３）のいずれかに記載の固体撮像装置。
（５）
前記フローティングディフュージョンの電極と、前記画素の増幅トランジスタと選択トランジスタ間の拡散層に、それぞれ接続された対向配線による配線容量で容量追加を行うことで、非選択画素に付加した容量を前記垂直信号線から切り離し、かつ、前記帰還容量のバラツキを抑制する
前記（１）ないし（３）のいずれかに記載の固体撮像装置。
（６）
前記フローティングディフュージョンの電極と、前記画素のリセットトランジスタのドレイン側電極にそれぞれ接続された対向配線による配線容量で容量追加を行うことで、前記帰還容量のバラツキを抑制する
前記（１）ないし（３）のいずれかに記載の固体撮像装置。
（７）
前記対向配線は、同一のメタル層で形成される
前記（４）ないし（６）のいずれかに記載の固体撮像装置。
（８）
前記対向配線の間のスペースを、製造工程のデザイン上の最小配線間スペースの２倍以上確保している
前記（７）に記載の固体撮像装置。
（９）
前記対向配線は、別層のメタル層で形成される
前記（４）ないし（６）のいずれかに記載の固体撮像装置。
（１０）
フットプリント上の配線間のスペースを、両メタル層の最小配線間スペースの２倍以上確保している
前記（９）に記載の固体撮像装置。
（１１）
前記画素の増幅トランジスタは、ソース側にのみLDD(Lightly Doped Drain)領域を形成した非対称ソース・ドレイン構造を有している
前記（４）ないし（６）のいずれかに記載の固体撮像装置。
（１２）
前記画素の増幅トランジスタは、ドレイン側のチャネル幅がソース側のチャネル幅に比べて狭い非対称ソース・ドレイン構造を有している
前記（４）ないし（６）のいずれかに記載の固体撮像装置。
（１３）
前記画素の増幅トランジスタは、ドレイン側のチャネル幅がソース側のチャネル幅に比べて狭く、かつ、ソース側にのみLDD領域を形成した非対称ソース・ドレイン構造を有している
前記（４）ないし（６）のいずれかに記載の固体撮像装置。
（１４）
前記画素の増幅トランジスタは、ソース側のLDD領域とドレイン側のLDD領域のゲート下へのオーバーラップ量が異なる構造を有している
前記（４）ないし（６）のいずれかに記載の固体撮像装置。
（１５）
前記画素の増幅トランジスタは、モードに応じて電流の流れる向きが異なる
前記（１４）に記載の固体撮像装置。
（１６）
前記画素は、読み出し方式として、差動型の読み出しと、ソースフォロア型の読み出しに対応しており、
前記モードは、差動型の読み出しに対応した第１のモードと、ソースフォロア型の読み出しに対応した第２のモードを含む
前記（１５）に記載の固体撮像装置。
（１７）
前記画素の増幅トランジスタは、前記第１のモードに応じた電流の向きを前提としたとき、前記ソース側のLDD領域が、前記ドレイン側のLDD領域よりもゲート下に回り込んでいる構造を有している
前記（１６）に記載の固体撮像装置。
（１８）
前記ソース側のLDD領域を形成する第１の不純物と、前記ドレイン側のLDD領域を形成する第２の不純物とは、異なる不純物からなる
前記（１４）ないし（１７）のいずれかに記載の固体撮像装置。
（１９）
前記ソース側のLDD領域は、前記第２の不純物よりも拡散の大きい前記第１の不純物により形成され、
前記ドレイン側のLDD領域は、前記第１の不純物よりも拡散の小さい前記第２の不純物により形成される
前記（１８）に記載の固体撮像装置。
（２０）
前記画素は、読み出し方式として、差動型の読み出しと、ソースフォロア型の読み出しに対応しており、
前記画素の読み出し方式を、前記差動型の読み出し、又は前記ソースフォロア型の読み出しに切り替える切り替え部をさらに備える
前記（１）ないし（１９）のいずれかに記載の固体撮像装置。
（２１）
前記固体撮像装置は、裏面照射型の固体撮像装置である
前記（１）ないし（２０）のいずれかに記載の固体撮像装置。
（２２）
光電変換部を有する画素が２次元状に配置された画素アレイ部を備え、
前記画素は、前記光電変換部で検出された電荷が転送されるフローティングディフュージョンに接続する第１の配線と、前記フローティングディフュージョンからの信号を出力するための垂直信号線に接続する第２の配線とが対向して配線され、当該対向配線による容量付加で、画素アンプの帰還容量が調整される
固体撮像装置
が搭載された電子機器。
（２３）
光電変換部を有する画素が２次元状に配置された画素アレイ部を備え、
前記画素の増幅トランジスタは、ソース側にのみLDD領域を形成した非対称ソース・ドレイン構造を有している
固体撮像装置。
（２４）
光電変換部を有する画素が２次元状に配置された画素アレイ部を備え、
前記画素の増幅トランジスタは、ドレイン側のチャネル幅がソース側のチャネル幅に比べて狭い非対称ソース・ドレイン構造を有している
固体撮像装置。
（２５）
前記画素の増幅トランジスタは、ドレイン側のチャネル幅がソース側のチャネル幅に比べて狭く、かつ、ソース側にのみLDDを形成した非対称ソース・ドレイン構造を有している
前記（２４）に記載の固体撮像装置。
（２６）
光電変換部を有する画素が２次元状に配置された画素アレイ部を備え、
前記画素の増幅トランジスタは、ソース側にのみLDD領域を形成した非対称ソース・ドレイン構造を有している
固体撮像装置
が搭載された電子機器。
（２７）
光電変換部を有する画素が２次元状に配置された画素アレイ部を備え、
前記画素の増幅トランジスタは、ソース側のLDD領域とドレイン側のLDD領域のゲート下へのオーバーラップ量が異なる構造を有している
固体撮像装置。
（２８）
前記画素の増幅トランジスタは、モードに応じて電流の流れる向きが異なる
前記（２７）に記載の固体撮像装置。
（２９）
前記画素は、読み出し方式として、差動型の読み出しと、ソースフォロア型の読み出しに対応しており、
前記モードは、差動型の読み出しに対応した第１のモードと、ソースフォロア型の読み出しに対応した第２のモードを含む
前記（２８）に記載の固体撮像装置。
（３０）
前記画素の増幅トランジスタは、前記第１のモードに応じた電流の向きを前提としたとき、前記ソース側のLDD領域が、前記ドレイン側のLDD領域よりもゲート下に回り込んでいる構造を有している
前記（２９）に記載の固体撮像装置。
（３１）
前記ソース側のLDD領域を形成する第１の不純物と、前記ドレイン側のLDD領域を形成する第２の不純物とは、異なる不純物からなる
前記（２７）ないし（３０）のいずれかに記載の固体撮像装置。
（３２）
前記ソース側のLDD領域は、前記第２の不純物よりも拡散の大きい前記第１の不純物により形成され、
前記ドレイン側のLDD領域は、前記第１の不純物よりも拡散の小さい前記第２の不純物により形成される
前記（３１）に記載の固体撮像装置。
（３３）
光電変換部を有する画素が２次元状に配置された画素アレイ部を備え、
前記画素の増幅トランジスタは、ソース側のLDD領域とドレイン側のLDD領域のゲート下へのオーバーラップ量が異なる構造を有している
固体撮像装置
が搭載された電子機器。
１０ CMOSイメージセンサ， １１ 画素アレイ部， ２２ 垂直信号線， ２２Ｓ 読出し側垂直信号線， ２２Ｒ 参照側垂直信号線， ５０ ソース接地画素読出し回路， ５１ 負荷MOS回路， ５２ 定電圧源， ６１ 垂直リセット入力線， ６１Ｓ 読出し側垂直リセット入力線， ６１Ｒ 参照側垂直リセット入力線， ６２ 垂直電流供給線， ６２Ｓ 読出し側垂直電流供給線， ６２Ｒ 参照側垂直電流供給線， ７０，８０ 差動画素読出し回路， ７１ カレントミラー回路， ７２ 負荷MOS回路， １００ 読出画素（画素）， １１１ 光電変換部， １１２ 転送トランジスタ， １１３ リセットトランジスタ， １１４，１１４－１，１１４－２，１１４－３ 増幅トランジスタ， １１４Ａ 酸化膜， １１４Ｂ LDD， １１４Ｂ－Ｓ ソース側のLDD， １１４Ｂ－Ｄ ドレイン側のLDD， １１５ 選択トランジスタ， １２１ フローティングディフュージョン， １３１，１３１－１，１３１－２ FD配線， １３２，１３２－１，１３２－２ VSL配線， ２００ 読出画素（画素）， ２１１ 光電変換部， ２１２ 転送トランジスタ， ２１３ リセットトランジスタ， ２１４ 増幅トランジスタ， ２１５ 選択トランジスタ， ２２１ フローティングディフュージョン， ３００ 参照画素（画素）， ３１１ 光電変換部， ３１２ 転送トランジスタ， ３１３ リセットトランジスタ， ３１４ 増幅トランジスタ， ３１５ 選択トランジスタ， ３２１ フローティングディフュージョン， ４００ 画素周辺部， ５１１、５１２ PMOSトランジスタ， ７１１Ｓ 読出し側PMOSトランジスタ， ７１１Ｒ 参照側PMOSトランジスタ， １０００ 電子機器， １００１ 固体撮像装置， １２０３１ 撮像部， SW1ないしSW9 スイッチ

Claims (21)

  1. 光電変換部を有する画素が２次元状に配置された画素アレイ部を備え、
    前記画素は、前記光電変換部で検出された電荷が転送されるフローティングディフュージョンに接続する第１の配線と、前記フローティングディフュージョンからの信号を出力するための垂直信号線に接続する第２の配線とが対向して配線され、前記第１の配線と前記第２の配線との対向配線による容量付加で、画素アンプの帰還容量が調整され、
    前記フローティングディフュージョンの電極と、前記垂直信号線にそれぞれ接続された対向配線による配線容量で容量追加を行い、前記帰還容量を、前記画素の増幅トランジスタのドレイン側オーバーラップ容量と、前記配線容量との２成分に分散させることで、前記帰還容量のバラツキを抑制する
    固体撮像装置。
  2. 光電変換部を有する画素が２次元状に配置された画素アレイ部を備え、
    前記画素は、前記光電変換部で検出された電荷が転送されるフローティングディフュージョンに接続する第１の配線と、前記フローティングディフュージョンからの信号を出力するための垂直信号線に接続する第２の配線とが対向して配線され、前記第１の配線と前記第２の配線との対向配線による容量付加で、画素アンプの帰還容量が調整され、
    前記フローティングディフュージョンの電極と、前記画素の増幅トランジスタと選択トランジスタ間の拡散層に、それぞれ接続された対向配線による配線容量で容量追加を行うことで、非選択画素に付加した容量を前記垂直信号線から切り離し、かつ、前記帰還容量のバラツキを抑制する
    固体撮像装置。
  3. 前記画素アンプは、ソース接地型の反転増幅型画素アンプである
    請求項１又は２に記載の固体撮像装置。
  4. 前記画素アンプは、差動型の反転増幅型画素アンプである
    請求項１又は２に記載の固体撮像装置。
  5. 前記対向配線は、同一のメタル層で形成される
    請求項１又は２に記載の固体撮像装置。
  6. 前記対向配線の間のスペースを、製造工程のデザイン上の最小配線間スペースの２倍以上確保している
    請求項５に記載の固体撮像装置。
  7. 前記対向配線は、別層のメタル層で形成される
    請求項１又は２に記載の固体撮像装置。
  8. フットプリント上の配線間のスペースを、両メタル層の最小配線間スペースの２倍以上確保している
    請求項７に記載の固体撮像装置。
  9. 前記画素の増幅トランジスタは、ソース側にのみLDD(Lightly Doped Drain)領域を形成した非対称ソース・ドレイン構造を有している
    請求項１又は２に記載の固体撮像装置。
  10. 前記画素の増幅トランジスタは、ドレイン側のチャネル幅がソース側のチャネル幅に比べて狭い非対称ソース・ドレイン構造を有している
    請求項１又は２に記載の固体撮像装置。
  11. 前記画素の増幅トランジスタは、ドレイン側のチャネル幅がソース側のチャネル幅に比べて狭く、かつ、ソース側にのみLDD領域を形成した非対称ソース・ドレイン構造を有している
    請求項１又は２に記載の固体撮像装置。
  12. 前記画素の増幅トランジスタは、ソース側のLDD領域とドレイン側のLDD領域のゲート下へのオーバーラップ量が異なる構造を有している
    請求項１又は２に記載の固体撮像装置。
  13. 前記画素の増幅トランジスタは、モードに応じて電流の流れる向きが異なる
    請求項１２に記載の固体撮像装置。
  14. 前記画素は、読み出し方式として、差動型の読み出しと、ソースフォロア型の読み出しに対応しており、
    前記モードは、差動型の読み出しに対応した第１のモードと、ソースフォロア型の読み出しに対応した第２のモードを含む
    請求項１３に記載の固体撮像装置。
  15. 前記画素の増幅トランジスタは、前記第１のモードに応じた電流の向きを前提としたとき、前記ソース側のLDD領域が、前記ドレイン側のLDD領域よりもゲート下に回り込んでいる構造を有している
    請求項１４に記載の固体撮像装置。
  16. 前記ソース側のLDD領域を形成する第１の不純物と、前記ドレイン側のLDD領域を形成する第２の不純物とは、異なる不純物からなる
    請求項１５に記載の固体撮像装置。
  17. 前記ソース側のLDD領域は、前記第２の不純物よりも拡散の大きい前記第１の不純物により形成され、
    前記ドレイン側のLDD領域は、前記第１の不純物よりも拡散の小さい前記第２の不純物により形成される
    請求項１６に記載の固体撮像装置。
  18. 前記画素は、読み出し方式として、差動型の読み出しと、ソースフォロア型の読み出しに対応しており、
    前記画素の読み出し方式を、前記差動型の読み出し、又は前記ソースフォロア型の読み出しに切り替える切り替え部をさらに備える
    請求項１又は２に記載の固体撮像装置。
  19. 前記固体撮像装置は、裏面照射型の固体撮像装置である
    請求項１又は２に記載の固体撮像装置。
  20. 光電変換部を有する画素が２次元状に配置された画素アレイ部を備え、
    前記画素は、前記光電変換部で検出された電荷が転送されるフローティングディフュージョンに接続する第１の配線と、前記フローティングディフュージョンからの信号を出力するための垂直信号線に接続する第２の配線とが対向して配線され、前記第１の配線と前記第２の配線との対向配線による容量付加で、画素アンプの帰還容量が調整され、
    前記フローティングディフュージョンの電極と、前記垂直信号線にそれぞれ接続された対向配線による配線容量で容量追加を行い、前記帰還容量を、前記画素の増幅トランジスタのドレイン側オーバーラップ容量と、前記配線容量との２成分に分散させることで、前記帰還容量のバラツキを抑制する
    固体撮像装置
    が搭載された電子機器。
  21. 光電変換部を有する画素が２次元状に配置された画素アレイ部を備え、
    前記画素は、前記光電変換部で検出された電荷が転送されるフローティングディフュージョンに接続する第１の配線と、前記フローティングディフュージョンからの信号を出力するための垂直信号線に接続する第２の配線とが対向して配線され、前記第１の配線と前記第２の配線との対向配線による容量付加で、画素アンプの帰還容量が調整され、
    前記フローティングディフュージョンの電極と、前記画素の増幅トランジスタと選択トランジスタ間の拡散層に、それぞれ接続された対向配線による配線容量で容量追加を行うことで、非選択画素に付加した容量を前記垂直信号線から切り離し、かつ、前記帰還容量のバラツキを抑制する
    固体撮像装置
    が搭載された電子機器。
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