JP6862921B2 - アナログ信号バス駆動回路、及び光電変換装置 - Google Patents
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Description
それぞれ所定のアナログ信号を信号出力アンプを介して信号線に出力し、前記アナログ信号をシールドドライブアンプを介してシールド線に出力する複数の信号源を備えたアナログ信号バス駆動回路であって、
前記シールド線は前記信号線に沿ってかつ前記信号線の少なくとも一部を囲むように形成され、
前記信号出力アンプは前記各信号源に対応して設けられ、
前記各信号出力アンプを順次かつ時分割で駆動することで、前記各信号源からのアナログ信号を順次かつ時分割で前記信号線に出力する時分割制御回路を備えたことを特徴とする。
図1は本発明の実施形態1に係るCMOSリニアセンサ装置のためのアナログ信号バス駆動回路のブロック図である。図1のアナログ信号バス駆動回路は、シフトレジスタ2と、複数M個の画素ブロック回路1−m(m=1,2,…,M)と、アナログ信号バス導体31,32と、シールド導体34,35,36及びビア導体41と、信号処理回路3とを備える。ここで、アナログ信号バス導体31,32(信号線)は総称して符号30を付し、シールド導体34,35,36及びビア導体41(シールド線)は総称して符号40を付す。
(1)絶縁層12において、図4A及び図4Bのその他の信号導体37に代えて、シールド導体36が形成される。
(2)絶縁層14において、図4A及び図4Bのシールド導体35に加えて、アナログ信号バス導体32が画素ブロック回路1−mの選択スイッチ回路54の出力端子1aと接続されるように形成される。
(3)絶縁層13において、複数のビア導体42がさらに複数のシールド導体35とシールド導体36とを接続するように形成される。
(4)絶縁層15の表面において、図4A及び図4Bのアナログ信号バス導体31に代えて、シールド導体34がアナログ信号バス導体32の上面側に形成される。
図7は、本発明の実施形態2に係るCMOSリニアセンサ装置のためのアナログ信号バス駆動回路のブロック図である。図7において、実施形態2は実施形態1と比較して以下の点で異なる。
(1)図1の複数M個の画素ブロック回路1−mに代えて、複数M個の画素ブロック回路4−m(m=1,2,…,M)を備える。各画素ブロック回路4−mは、信号源51と、アナログ信号出力アンプ回路52と、選択スイッチ回路54とを備え、図1のシールドドライブアンプ回路53及び選択スイッチ回路55を備えない。
(2)二つの画素ブロック回路4−mに対して一つのシールドドライブアンプ回路53をさらに備え、各画素ブロック回路4−mからのアナログ信号はアナログ信号バス導体31を介して各シールドドライブアンプ回路53に入力される。さらに、図1のシールド導体40に代えて、シールドドライブアンプ回路53と同じ数に分割された複数個のシールド導体40を備える。ここで、各シールドドライブアンプ回路53は対応する各シールド導体40と一対一の関係で接続され、各シールドドライブアンプ回路53からのアナログ信号はそれぞれ対応するシールド導体40に出力される。
(1)図2のシールドドライブアンプ回路53に代えて、シールドドライブアンプ回路53Aを備える。
(2)図2の選択スイッチ回路55を備えない。
(3)図2におけるアナログ信号が信号源51からシールドドライブアンプ回路53へ入力することを削除し、選択スイッチ回路54からのアナログ信号を、アナログ信号バス導体31を介してシールドドライブアンプ回路53Aに入力させる。
(1)絶縁層14において、図4A、図4B及び図4Cのシールド導体35に代えて、複数のシールド導体35が形成される。
(1)図8のシールドドライブアンプ回路53Aに代えて、シールドドライブアンプ回路53Bを備える。シールドドライブアンプ回路53Bは交流的に結合するカップリングキャパシタC1、選択スイッチ回路60、PチャネルMOSトランジスタQ7及び電流源61を備える。そして、PチャネルMOSトランジスタQ7及び電流源61は実質的に電圧利得1のソースフォロワ回路を構成する。
図13は、本発明の実施形態3に係るCMOSリニアセンサ装置のためのアナログ信号バス駆動回路のブロック図である。図13の実施形態3は、図7の実施形態2と比較して同様の接続関係を有する。しかし、図13の画素ブロック回路4−mが図7と比較してシールドドライブアンプ回路53Aと近接して配置される点で異なる。その詳細は、以下、図14、図15A、図15B、図15C、図16A、図16B及び図16Cを参照して説明する。
(1)図14の絶縁層15の表面において、図9と比較して、三つ毎の画素ブロック回路4−(m+1),4−(m+4)は各対応する一つのシールドドライブアンプ回路53Aとペアになって配置される。アナログ信号バス駆動回路は、三つの画素ブロック回路4−(m+1),4−(m+2),4−(m+3)に対して一つのシールドドライブアンプ回路53Aを備えて一つのグループを構成する。シールドドライブアンプ回路53Aは、図9と比較して、図14の左側に配置される画素ブロック回路4−(m+1)と近接して配置される。
図17は、本発明の実施形態4に係るCMOSリニアセンサ装置のためのアナログ信号バス駆動回路のブロック図である。図17の実施形態4は、図13の実施形態3と比較して同様の接続関係を有する。しかし、図18のシールドドライブアンプ回路53Aは、図14と比較して、画素ブロック回路4−(m+2)と近接して配置される。その詳細は、以下、図18、図19A、図19B、図19C、図20A、図20B及び図20Cを参照して説明する。
(1)図18において、図14と比較して、一つのシールドドライブアンプ回路53Aを共有する三つの画素ブロック回路4−(m+1),4−(m+2),4−(m+3)のうちの実質的に中央に配置される画素ブロック回路4−(m+2)と近接して配置される。
図21は、本発明の実施形態5に係るCMOSリニアセンサ装置のためのアナログ信号バス駆動回路のブロック図である。図21において、実施形態5は図17の実施形態4と比較して以下の点で異なる。
(1)図17では、1行の複数M個の画素ブロック回路4−mを備えるのに対して、図21では、複数N行に亘って複数M個の画素ブロック回路4−n−m(n=1,2,…,N)を行列形式で備える。また、図21では、各行の複数M個の画素ブロック回路4−n−mに対して、アナログ信号バス導体30−nと、複数のシールド導体40−nと、複数のシールドドライブアンプ回路53Aと、信号処理回路3−nとを備える。
(1)図22A、図23A、図23B及び図23Cの誘電体基板10には、図19Aの複数M個の画素ブロック回路4−mに代えて、複数N×M個の画素ブロック回路4−n−mが行列形式で形成される。
(2)図22A、図23A、図23B及び図23Cの絶縁層15の表面において、図18、図19A、図19B及び図19Cのアナログ信号バス導体31に代えて、複数N個のアナログ信号バス導体31−nが互いに所定の間隔を有するように形成される。
(3)図22A、図22B、図23A、図23B及び図23Cの絶縁層14,15及び絶縁層15の表面において、シールド導体40−n(34−n,35−n,36−n,41−n,42−n)は各アナログ信号バス導体31−nの側面側及び下面側にアナログ信号バス導体31−nと所定の間隔を有するように形成される。
(4)絶縁層12において、図19A及び図19Bのその他の信号導体37に代えて、図22A、図23A及び図23Cのアナログ信号バス導体33−nが形成される、また、画素ブロック回路4−n−mからのアナログ信号はアナログ信号バス導体30−n(31−n,32−n,33−n,43−n,44−n)に入力される。図19Cのその他の信号導体37に代えて、図22A及び図23Bのシールド導体36−nが形成される。シールド導体36−nに対応するシールドドライブアンプ回路53Aからのアナログ信号はシールド導体40−n(34−n,35−n,36−n,41−n,42−n)に入力される。
2 シフトレジスタ
3 信号処理回路
10 誘電体基板
11 グランド導体
12,13,14,15 絶縁層
30,31,32,33 アナログ信号バス導体
34,35,36,40 シールド導体
37 信号導体
41,42,43,44 ビア導体
51 信号源
52 アナログ信号出力アンプ回路
53 シールドドライブアンプ回路
53A,53B シールドドライブアンプ回路の変形例
54,55,60 選択スイッチ回路
56,57,61 電流源
58,59 インバータ
C1 カップリングキャパシタ
Q1,Q2,Q4,Q5,Q7 PチャネルMOSトランジスタ
Q3,Q6,Q8 NチャネルMOSトランジスタ
VDD 電圧源
Claims (8)
- それぞれ所定のアナログ信号を信号出力アンプを介して信号線に出力し、前記アナログ信号をシールドドライブアンプを介してシールド線に出力する複数の信号源を備えたアナログ信号バス駆動回路であって、
前記シールド線は前記信号線に沿ってかつ前記信号線の少なくとも一部を囲むように形成され、
前記信号出力アンプは前記各信号源に対応して設けられ、
前記各信号出力アンプを順次かつ時分割で駆動することで、前記各信号源からのアナログ信号を順次かつ時分割で前記信号線に出力する時分割制御回路を備え、
前記シールドドライブアンプは前記信号線と前記シールド線との間に挿入されるように設け、
前記シールド線は前記信号線に沿って複数のシールド線に分割され、
前記分割されたシールド線毎に前記シールドドライブアンプを設けたことを特徴とするアナログ信号バス駆動回路。 - 前記シールドドライブアンプは前記各信号源に対応して設けられ、
前記時分割制御回路はさらに、前記各シールドドライブアンプを、対応する前記各信号出力アンプとともに順次かつ時分割で駆動することで、前記各信号源からのアナログ信号を前記シールド線に出力することを特徴とする請求項1記載のアナログ信号バス駆動回路。 - 前記シールドドライブアンプは、前記信号出力アンプから前記シールドドライブアンプまでに配線長が前記シールド線に沿って設けられた前記信号線の部分までの配線長よりも短くなるように設けられたことを特徴とする請求項1記載のアナログ信号バス駆動回路。
- 所定の複数の前記信号源に対して各1つの前記シールドドライブアンプを設けたことを特徴とする請求項1〜3のうちのいずれか1つに記載のアナログ信号バス駆動回路。
- 各1つの前記シールドドライブアンプの入力端子又は出力端子が対応する前記シールド線の実質的に中央の位置に接続されることを特徴とする請求項4記載のアナログ信号バス駆動回路。
- 前記信号出力アンプ及び前記シールドドライブアンプはそれぞれ、実質的に1倍の電圧利得を有し、
前記シールドドライブアンプの入力端子に挿入され、入力されるアナログ信号を交流的に結合して出力するキャパシタを備え、所定の期間毎に前記入力されるアナログ信号に対して直流再生を行うことを特徴とする請求項1〜5のうちのいずれか1つに記載のアナログ信号バス駆動回路。 - 複数の前記信号線を備えたことを特徴とする請求項1〜6のうちのいずれか1つに記載のアナログ信号バス駆動回路。
- 請求項1〜7のうちのいずれか1つに記載のアナログ信号バス駆動回路を備えたことを特徴とする光電変換装置。
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