JPWO2014083730A1 - 固体撮像装置およびその駆動方法 - Google Patents

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Abstract

ノイズキャンセルに必要な時間を大幅に短縮することができる固体撮像装置とその駆動方法を提供する。光電変換部と電気的に接続された電荷蓄積部と、ソースまたはドレインの一方が電荷蓄積部と電気的に接続されたリセットトランジスタとを含む、信号読み出し回路と、信号読み出し回路の出力を、リセットトランジスタのソースまたはドレインの他方に負帰還させる負帰還回路とを備え、電荷蓄積部に蓄積された電荷を排出するリセット動作は、負帰還回路がオフ状態である第１の期間と、第１の期間の後であって、負帰還回路がオン状態である第２の期間とを含み、第１の期間において、リセットトランジスタがオフ状態からオン状態へ変化した後、再びオフ状態となり、第２の期間において、リセットトランジスタを徐々にオン状態へと変化させるリセットトランジスタ制御電圧が印加される。

Description

本発明は、固体撮像装置に関し、特に積層型の固体撮像装置およびその駆動方法に関する。
積層型の固体撮像装置の例として、特許文献１がある。この積層型の固体撮像装置では、制御電極の上に光電変換膜が形成され、この光電変換膜の上に透明電極層が形成される。積層型の固体撮像装置は、この透明電極に印加した電圧の作用を、光電変換膜を介して制御電極に及ぼすことにより良好なＳＮ比で光情報を電気信号に変えることができる。
積層型の固体撮像装置は、画素回路が形成された半導体基板の上に絶縁膜を介して光電変換膜が形成された構成を有している。このため、光電変換膜にアモルファスシリコン等の光吸収係数が大きい材料を用いることが可能となる。
しかしながら、特許文献１に示された固体撮像装置は、信号電荷をリセットするときに雑音が発生する。すなわち、特許文献１に示された固体撮像装置は、リセット信号に含まれるリセットパルスの後縁（後ろ側のエッジ）に起因して、リセット信号線と画素電極等との間の容量結合によりランダムノイズ（リセット雑音）が発生してしまうという問題を有している。積層型の固体撮像装置は、電荷の完全転送ができないために、一般的な埋め込みフォトダイオード型の固体撮像装置のように、ＣＤＳ（相関二重サンプリング）回路でサンプリングを実施しても、リセット雑音（ｋＴＣノイズ）のキャンセルが不完全になる。これにより、雑音が発生した状態において、リセット後の電荷に次の信号電荷が加算されるためにリセット雑音が重畳された信号電荷が読み出される。このため、特許文献１に示された固体撮像装置は、ランダム雑音が大きくなるという問題を有している。
ｋＴＣノイズを低減するため、特許文献２のような技術が提案されている。特許文献２に開示された隣接４画素の画素部とその周辺回路を図１４に示す。３１ａ〜３１ｄの点線で囲われた領域は各画素を表す。３７ａ〜３７ｄはリセットトランジスタであり、４３ａ〜４３ｄは選択トランジスタである。また、端子４０ａ、４０ｂは、選択トランジスタのゲートに電圧を印加するための端子である。端子４５ａ、４５ｂは、リセットトランジスタのゲートに電圧を印加するための端子である。蓄積部に蓄えられた電荷の電荷排出動作は、選択された行の各画素内のリセットトランジスタを完全にオンした後、オフすることによってなされる。読出しトランジスタからの読出し信号は垂直信号線を介して、各列に配置されている負帰還増幅器３３ａ、３３ｂに入力され、その出力信号はリセットトランジスタのソースに帰還される。リセットトランジスタが完全にオン状態にあるとき、ノイズ信号がノイズ源である電荷蓄積部に負帰還することにより、ノイズをキャンセルすることを目的とした構成である。
特開昭５５−１２０１８２号公報 米国特許第６７７７６６０号明細書
特許文献２に開示された技術は、電荷排出時すなわちリセットトランジスタが導通状態（完全にオンまたは弱反転でオン）にあるときにのみ、逆相のノイズ信号加算されることによってキャンセルされる。このとき、リセットトランジスタがオフになるに従い、回路全体の帯域が狭くなり、周波数の高いノイズのキャンセルに遅延が発生する。すなわち、特許文献に開示された技術には、リセット動作に長時間が必要となる、という課題があった。
上記課題を鑑み、本発明は、ノイズキャンセルに必要な時間を大幅に短縮することができる固体撮像装置とその駆動方法を提供することを目的とする。
上記課題を解決するために、固体撮像装置は、光電変換部と、光電変換部で生じた信号電荷を読み出すための回路であって、光電変換部と電気的に接続された電荷蓄積部と、ソースまたはドレインの一方が電荷蓄積部と電気的に接続されたリセットトランジスタとを含む、信号読み出し回路と、信号読み出し回路の出力を、リセットトランジスタのソースまたはドレインの他方に負帰還させる負帰還回路とを備え、電荷蓄積部に蓄積された電荷を排出するリセット動作は、負帰還回路がオフ状態である第１の期間と、第１の期間の後であって、負帰還回路がオン状態である第２の期間とを含み、第１の期間において、リセットトランジスタがオフ状態からオン状態へ変化した後、再びオフ状態となり、第２の期間において、リセットトランジスタを徐々にオン状態へと変化させるリセットトランジスタ制御電圧が印加されることを特徴とする。
更に、好ましくは、第２の期間の初期において、電荷蓄積部の電位が第１の電位となり、リセットトランジスタのソースまたはドレインの他方の電位が第２の電位となり、リセットトランジスタがＮＭＯＳトランジスタである場合、第２の電位が第１の電位よりも低い値に設定され、リセットトランジスタがＰＭＯＳトランジスタの場合、第２の電位が第１の電位よりも高い値に設定される。
更に、好ましくは、リセットレベル発生回路をさらに備え、第１の期間においてリセットトランジスタがオン状態のとき、リセットレベル発生回路がリセットトランジスタのソースまたはドレインの他方に接続される。
更に、好ましくは、テーパ波形発生回路をさらに備え、第２の期間において、テーパ波形発生回路より、リセットトランジスタ制御電圧が出力される。
実施形態では、リセットトランジスタ制御電圧は、リセットトランジスタのゲートに入力される。
実施形態では、リセットトランジスタ制御電圧は、負帰還回路の出力に重畳される。
実施形態では、負帰還回路は二つの入力端子を有し、信号読み出し回路の出力が第１の入力端子に入力され、参照電圧が第２の入力端子に入力され、リセットトランジスタ制御電圧は、負帰還回路の第２の入力端子に入力される。
実施形態では、リセットトランジスタ制御電圧の印加時に、リセットトランジスタのチャネルを弱反転状態とする電圧が、リセットトランジスタのゲートに入力される。
実施形態では、リセットトランジスタ制御電圧の印加時に、リセットトランジスタの電荷蓄積部側はオフ状態であり、負帰還回路側は弱反転状態にバイアスされる。
また、固体撮像装置の駆動方法は、光電変換部と、光電変換部で生じた信号電荷を読み出すための回路であって、光電変換部と電気的に接続された電荷蓄積部と、ソースまたはドレインの一方が電荷蓄積部と電気的に接続されたリセットトランジスタとを含む、信号読み出し回路と、信号読み出し回路の出力を、リセットトランジスタのソースまたはドレインの他方に負帰還させる負帰還回路とを備えた固体撮像装置の駆動方法であって、負帰還回路をオフ状態とし、リセットトランジスタをオフ状態からオン状態へ変化させた後、再びオフ状態とする第１のリセット動作と、第１のリセット動作の後に、負帰還回路をオン状態とし、リセットトランジスタを徐々にオン状態へと変化させるリセットトランジスタ制御電圧を印加する第２のリセット動作とを有することを特徴とする。
本開示の固体撮像装置によれば、ノイズキャンセルに必要な時間を大幅に短縮することができる固体撮像装置とその駆動方法を提供することができる。
図１は、第１の実施形態に係る固体撮像装置の構成を示すブロック図である。 図２は、第１の実施形態に係る固体撮像装置の断面図である。 図３は、第１の実施形態に係る固体撮像装置の回路図である。 図４は、第１の実施形態に係る固体撮像装置の駆動方法を示すタイミングチャートである。 図５Ａは、第１の実施形態に係る固体撮像装置のポテンシャルダイアグラムを示す図である。 図５Ｂは、第１の実施形態に係る固体撮像装置のポテンシャルダイアグラムを示す図である。 図５Ｃは、第１の実施形態に係る固体撮像装置のポテンシャルダイアグラムを示す図である。 図６は、第１の実施形態の変形例に係る固体撮像装置の駆動方法を示すタイミングチャートである。 図７は、第２の実施形態に係る固体撮像装置の構成を示すブロック図である。 図８は、第２の実施形態に係る固体撮像装置の回路図である。 図９は、第２の実施形態に係る固体撮像装置の駆動方法を示すタイミングチャートである。 図１０Ａは、第２の実施形態に係る固体撮像装置のポテンシャルダイアグラムを示す図である。 図１０Ｂは、第２の実施形態に係る固体撮像装置のポテンシャルダイアグラムを示す図である。 図１０Ｃは、第２の実施形態に係る固体撮像装置のポテンシャルダイアグラムを示す図である。 図１１は、第３の実施形態に係る固体撮像装置の回路図である。 図１２は、第３の実施形態に係る固体撮像装置の駆動方法を示すタイミングチャートである。 図１３Ａは、第３の実施形態に係る固体撮像装置のポテンシャルダイアグラムを示す図である。 図１３Ｂは、第３の実施形態に係る固体撮像装置のポテンシャルダイアグラムを示す図である。 図１３Ｃは、第３の実施形態に係る固体撮像装置のポテンシャルダイアグラムを示す図である。 図１４は、従来の固体撮像装置を示す回路図である。
以下、本発明に係る固体撮像装置およびその駆動方法の実施形態について、図面を参照しながら説明する。なお、本発明について、以下の実施形態及び添付の図面を用いて説明を行うが、これは例示を目的としており、本発明がこれらの実施形態に限定されることを意図しない。
（第１の実施形態）
まず、第１の実施形態に係る固体撮像装置の全体構成を説明する。図１は、第１の実施形態に係る固体撮像装置１０１の構成を示すブロック図である。
この固体撮像装置１０１は、複数の画素１１０からなる画素アレイ１０２と、行信号駆動回路１０３ａ及び１０３ｂと、列毎に配置された列回路１０４と、各列に配置された相関二重サンプリング（ＣＤＳ）回路などのノイズキャンセラ回路１０５と、水平駆動回路１０６と、出力段アンプ１０７と、センサ出力１０８とを備える。
回路１０９はテーパ波形発生回路であり、この回路で発生した信号は、行信号駆動回路１０３ａ及び１０３ｂを介して、各行のリセット時に各画素のリセットトランジスタに供給される。
図２は、固体撮像装置１０１の３画素分の領域の断面図である。なお、実際の画素は、画素アレイ１０２内に、例えば１０００万画素分配列されている。各画素の回路図は後述する。
図２に示すように、固体撮像装置１０１は、マイクロレンズ２０１と、青色カラーフィルタ２０２と、緑色カラーフィルタ２０３と、赤色カラーフィルタ２０４と、保護膜２０５と、平坦化膜２０６と、上部電極２０７と、光電変換膜２０８と、電子ブロッキング層２０９と、電極間絶縁膜２１０と、下部電極２１１と、配線間絶縁膜２１２と、給電層２１３と、配線層２１４と、基板２１８と、基板２１８内に形成されたウェル２１９と、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）分離領域２２０と、層間絶縁層２２１とを備える。なお、分離領域２２０はＳＴＩに限らず、注入分離であってもよい。
基板２１８は、半導体基板であり、例えばシリコン基板である。基板２１８内のウェル２１９には、光電変換膜２０８の光電変換により生成された信号電荷を信号電圧（読み出し信号）として画素外部に読み出すための信号読み出し回路を構成する、複数のトランジスタが形成されている。複数のトランジスタには、増幅トランジスタ２１６、選択トランジスタ（図示せず）及びリセットトランジスタ２１７が含まれる。
マイクロレンズ２０１は、入射光を効率よく集光するために、固体撮像装置１０１の最表面に、画素１１０ごとに形成されている。
青色カラーフィルタ２０２、緑色カラーフィルタ２０３及び赤色カラーフィルタ２０４は、カラー画像を撮像するために形成されている。また、青色カラーフィルタ２０２、緑色カラーフィルタ２０３及び赤色カラーフィルタ２０４は、各マイクロレンズ２０１の直下、かつ保護膜２０５内に形成されている。１０００万画素分にわたって集光ムラ及び色ムラのないマイクロレンズ２０１及びカラーフィルタ群を形成するために、これらの光学素子は平坦化膜２０６上に形成されている。平坦化膜２０６は、例えば、ＳｉＮで構成される。
上部電極２０７は、平坦化膜２０６下に画素アレイ１０２の全面にわたって形成されている。この上部電極２０７は可視光を透過する。例えば、上部電極２０７はＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）で構成される。
光電変換膜２０８は光を信号電荷に変換する。具体的には、光電変換膜２０８は、上部電極２０７の下に形成されており、高い光吸収能を有する有機分子で構成されている。また、光電変換膜２０８の厚さは、例えば５００ｎｍである。また、光電変換膜２０８は、真空蒸着法を用いて形成される。上記有機分子は波長４００ｎｍから７００ｎｍの可視光全域にわたって高い光吸収能を有する。
電子ブロッキング層２０９は、光電変換膜２０８の下に形成されており、入射光の光電変換によって発生した正孔を伝導するとともに、下部電極２１１からの電子注入を阻止する。この電子ブロッキング層２０９は、高い平坦度を有する電極間絶縁膜２１０と下部電極２１１上に形成されている。
複数の下部電極２１１は、基板２１８の上方に、行列状に配置されている。また、複数の下部電極２１１は、各々が電気的に分離されている。具体的には、下部電極２１１は、電極間絶縁膜２１０間に形成されており、光電変換膜２０８で発生した正孔を収集する。この下部電極２１１は、例えばＴｉＮで構成される。また、下部電極２１１は、平坦化された厚さ１００ｎｍの配線間絶縁膜２１２上に形成されている。
また、各下部電極２１１は０．２μｍの間隔で分離されている。そして、この分離領域にも電極間絶縁膜２１０が埋め込まれている。
さらに、この分離領域の下方、かつ配線間絶縁膜２１２下に給電層２１３が配されている。この給電層２１３は、例えばＣｕで構成される。具体的には、給電層２１３は、隣接する下部電極２１１の間の領域であり、かつ下部電極２１１と基板２１８との間に形成されている。また、給電層２１３には、下部電極２１１とは独立した電位を供給可能である。具体的には、光電変換膜２０８が光電変換を行う露光動作時、及び信号読み出し回路が読み出し信号を生成する読み出し動作時に、給電層２１３に、信号電荷を排斥するための電位が供給される。例えば、信号電荷が正孔の場合には正電圧が印加される。これにより、各画素に、隣接画素から正孔が混入することを防止できる。なお、このような電圧印加の制御は、例えば、固体撮像装置１０１が備える制御部（図示せず）により行なわれる。下部電極２１１には配線層２１４が電気的に接続されている。
なお、図２に示す画素の構造は、好ましい例を示すものであり、本発明は上述したような画素の構造に限定されるものではない。
次に、本実施形態の信号読み出し回路の構成をより詳細に説明する。配線層２１４は、信号読み出し回路のＦＤ部（電荷蓄積部）２１５及び増幅トランジスタ２１６のゲート端子に接続されている。ＦＤ部２１５は、リセットトランジスタ２１７のソースまたはドレインとなる拡散領域の一方と電気的に接続される。ここで、ＦＤ部と、リセットトランジスタとは、拡散領域を共有している。なお、ＦＤ部とリセットトランジスタのソースまたはドレインとなる拡散領域とが別に形成され、互いに電気的に接続されていてもよい。リセットトランジスタと、増幅トランジスタと、選択トランジスタ（図示せず）と、ＦＤ部２１５とは、全て同一のＰ型のウェル２１９内に形成されている。また、このウェル２１９は、基板２１８に形成されている。つまり、信号読み出し回路は、基板２１８に形成されており、複数の下部電極２１１の各々に発生する電流又は電圧の変化を検知することにより、信号電荷に応じた読み出し信号を生成する。また、増幅トランジスタ２１６は、下部電極２１１に発生する電流又は電圧の変化を増幅することにより、読み出し信号を生成する。
また、各トランジスタは、ＳＴＩ分離領域２２０によって電気的に分離されている。
また、リセットトランジスタ２１７のゲート端子はリセットトランジスタ制御線（図示せず）と接続され、リセットトランジスタ制御線の電位によりリセットトランジスタ２１７のオン・オフが制御されている。例えば、リセットトランジスタ制御線の電位がハイレベルとされていると、リセットトランジスタ２１７がオンされ、リセットトランジスタ制御線の電位がローレベルとされていると、リセットトランジスタ２１７がオフされる。
また、選択トランジスタのゲート端子は選択トランジスタ制御線（図示せず）と接続され、選択トランジスタ制御線の電位により選択トランジスタのオン・オフが制御されている。例えば、選択トランジスタ制御線の電位がハイレベルとされていると、選択トランジスタがオンされ、選択トランジスタ制御線の電位がローレベルとされていると、選択トランジスタがオフされる。
図３は、本実施形態における、画素アレイ１０２のｍ（ｍは自然数）行ｎ（ｎは自然数）列に属する画素１１０の回路およびその制御回路の一例を表した図である。画素１１０は、光電変換部３０１と、光電変換部で生じた信号電荷を読み出すための回路である信号読み出し回路とを備え、信号読み出し回路は、ＦＤ部２１５と、増幅トランジスタ２１６と、選択トランジスタ３０２と、リセットトランジスタ２１７とを有する。光電変換部３０１は、上部電極２０７と、光電変換膜２０８と、電子ブロッキング層２０９と、下部電極２１１とを有し、入射光を光電変換することにより、入射光量に応じた信号電荷を生成する。なお、このとき上部電極２０７は、所定のバイアスレベルＶＭにバイアスされている。選択トランジスタ３０２のソースまたはドレインの一方が増幅トランジスタ２１６のソースまたはドレインの一方に接続されており、選択トランジスタ３０２のソースまたはドレインの他方が列信号線３０３に接続されている。増幅トランジスタ２１６のソースまたはドレインの他方は、電源（図示せず）に接続されている。選択トランジスタ３０２は、増幅トランジスタ２１６で検出された信号を列信号線３０３へ伝達するか否かを制御する。列信号線３０３は列信号線の分岐点３０４で分岐し、一つの経路はフィードバックアンプ３０５の入力端子に接続されており、もう一方の経路は列信号読み出し回路３０６に接続されている。フィードバックアンプ３０５は二つの入力端子を有する差動アンプであり、列信号線３０３が接続される入力端子とは別の入力端子には、参照電圧レベルＶＲＥＦが入力されている。フィードバックアンプ３０５の出力は列信号線３０７に接続され、スイッチ（ＳＷ２）３０９を介してリセットトランジスタ２１７のソースまたはドレインの他方、すなわち、ＦＤ部とは反対側に接続されている。フィードバックアンプ３０５により、信号読み出し回路の出力を、リセットトランジスタのソースまたはドレインの他方に負帰還させる負帰還回路が形成されている。なお、負帰還回路は二入力の差動アンプに限られず、信号読み出し回路の出力を負帰還できる回路であればよい。また、リセットトランジスタ２１７のソースまたはドレインの他方はスイッチ（ＳＷ１）３０８を介してリセットレベル発生回路３１０にも接続されている。前述の通り、リセットトランジスタ２１７のソースまたはドレインの一方は、ＦＤ部２１５に接続されている。リセットトランジスタ２１７のゲートは行信号駆動回路１０３ａ及び１０３ｂから出力された行信号線３１１に接続されている。行信号駆動回路１０３ａおよび１０３ｂはテーパ波形発生回路１０９からの信号の出力バッファ回路３１２を含み、その出力は行信号線３１１に接続されている。フィードバックアンプ３０５は列回路１０４に含まれ、列信号読み出し回路３０６は、ノイズキャンセラ回路１０５に含まれる。テーパ波形発生回路１０９、リセットレベル発生回路３１０は、固体撮像装置１０１と同一チップ内に設けられていても良く、別チップ内に設けられていても良い。
なお、本実施形態では、画素１１０を構成するトランジスタはＮＭＯＳトランジスタであるとしたが、この極性は反転しても良い。すなわち、画素１１０を構成するトランジスタがＰＭＯＳトランジスタであっても良い。
図４は、図３に示した画素１１０を含むｍ行目の画素およびその制御回路の駆動方法を示したタイミングチャートである。時刻ｔ１において選択トランジスタ３０２のゲートをハイレベルとし、当該画素を含む行全体の画素を選択する。時刻ｔ２においてスイッチ（ＳＷ１）３０８をオン状態に設定し、リセットトランジスタ２１７のソースまたはドレインの他方をリセットレベル発生回路３１０の信号に接続し、初期電圧ＶRST１に設定する。時刻ｔ１とｔ２の間にＦＤ部２１５に蓄積されていた画像信号を読み出す。
ｔ２以後に、ＦＤ部に蓄積された電荷を排出するリセット動作が行われる。リセット動作は、負帰還回路がオフ状態である第１の期間と、第１の期間の後であって、負帰還回路がオン状態である第２の期間とを含む。本実施形態においては、スイッチ（ＳＷ２）３０９のオン・オフにより負帰還回路のオン・オフが制御されており、スイッチ（ＳＷ２）３０９がオフ状態であるときに負帰還回路がオフ状態となり、スイッチ（ＳＷ２）３０９がオン状態であるときに負帰還回路がオン状態となる。時刻ｔ３においてリセットトランジスタ２１７のゲートをハイレベルに設定し、リセットトランジスタ２１７をオフ状態からオン状態へと変化させ、ＦＤ部をリセットレベル発生回路出力レベルにリセットする。以降、このリセット動作をプリリセットと称する。時刻ｔ４において、リセットトランジスタ２１７を再びオフ状態とし、プリリセット動作を終了する。このとき、ＦＤ部はフローティングとなり、リセットトランジスタ２１７のゲート−ドレイン間の寄生容量の影響により、ＦＤ部に僅かな電圧変動が起こる。時刻ｔ５においてＳＷ１をオフ状態として、リセットレベル発生回路３１０を切り離す。このとき、ＳＷ１がオフ状態となることにより、リセットトランジスタ２１７のソースまたはドレインの他方はフローティングとなる。プリリセット動作により、ＦＤ部２１５は、平均的には初期電圧ＶＲＳＴ１にプリリセット動作終了時の僅かな電圧変動を加えた第１の電位に設定され、さらにプリリセット動作終了時に発生したｋＴＣノイズを含む電荷が残留している。典型的なプリリセットパルス幅（＝ｔ４−ｔ３）の値は１〜１０μｓｅｃである。次に時刻ｔ６において、スイッチ（ＳＷ２）３０９をオン状態とし、リセットトランジスタ２１７のソースまたはドレインの他方を列信号線３０７に接続する。これにより、増幅トランジスタ２１６の出力が列信号線３０３から、フィードバックアンプ３０５に入力され、その出力は列信号線３０７からリセットトランジスタ２１７を介してＦＤ部２１５、すなわち増幅トランジスタ２１６のゲート入力部に負帰還された状態となり、負帰還回路がオン状態となる。時刻ｔ６以降、リセットトランジスタ２１７のソースまたはドレインの他方は、ＦＤ部の電圧ＶＦＤとＶＲＥＦに依存した第２の電位ＶＲＳＴ２に設定される。フィードバックアンプ３０５の利得をＡとすると、ＶＲＳＴ２は、以下の式（１）で表される。
ＶＲＳＴ２＝（ＶＲＥＦ−ＴＦＤ）Ａ＋ＶＯＦＦ （１）
第２の電位は第１の電位よりも低い電位であり、リセットトランジスタは時刻ｔ６において、負帰還回路側の電位の方がＦＤ部側の電位よりも低い設定となっているが、チャネルはオフのままである。ｔ６以降に、リセットトランジスタ２１７のゲート部には、徐々に変化するリセットトランジスタ制御電圧が入力される。リセットトランジスタ制御電圧は、テーパ波形発生回路１０９で発生したテーパ波形であり、行信号駆動回路を介してリセットトランジスタ２１７のゲート部に与えられる。本実施形態では、電位が徐々に増加するテーパ波形をリセットトランジスタ２１７のゲート部に印加している。リセットトランジスタ制御電圧はリセットトランジスタを徐々にオン状態とするものである。テーパ波形の典型的な傾きは１０００００Ｖ／ｓｅｃ〜１００００００Ｖ／ｓｅｃであり、波高は１００ｍＶ〜５００ｍＶである。時刻ｔ７において、ＦＤ部２１５の電位はフィードバックアンプ３０５のレファレンス入力によって設定された参照電圧レベルＶＲＥＦに到達し、以後時刻ｔ８まで、このレベルを保持する。
図５Ａ〜図５Ｃのポテンシャルダイアグラムは、時刻ｔ６、ｔ６〜ｔ７、ｔ７以後における、各部の電位を示す。本実施形態ではリセットトランジスタはＮチャネルトランジスタであるため、図５Ａ〜図５Ｃの紙面上方向は電位が低いことを表し、紙面下方向は電位が高いことを表す。なお、リセットトランジスタ制御電圧の印加時は、リセットトランジスタ２１７のＦＤ部側がドレイン、負帰還回路側はソースとして働く。図５Ａ〜図５Ｃは、ＦＤ部２１５（ＶＦＤ）、リセットトランジスタ２１７のゲート（ＶＧ，ＲＳＴ）、リセットトランジスタ２１７のソース（ＶＳ，ＲＳＴ）の電位を示す。実線の矢印は、リセットトランジスタ制御電圧の印加による電位変化の方向を表し、点線の矢印は、電子の注入による電位変化の方向を示す。時刻ｔ６においては、ＦＤ部２１５の電位ＶＦＤは、ＶＲＥＦとは異なる値、ここでは２０ｍＶ程度高い値となっている。なお、ＶＦＤは、ＶＲＥＦよりも低い値となるように設定しても良い。リセットトランジスタ２１７のゲートはその閾値電圧（Ｖt）以下に設定されている。リセットトランジスタ２１７のソース部の電位ＶＳ，ＲＳＴはゲート部の電位よりも十分高い（１００ｍＶ程度以上）値に設定されている。これらの設定により、リセットトランジスタ２１７はオフ状態であると同時に、ソース部とＦＤ部との間には電位差が発生している。この様子を図５Ａに示す。時刻ｔ６以降にリセットトランジスタ２１７のゲートにテーパ波形を与えることによって、リセットトランジスタ２１７のゲート−ソース間電圧が徐々に低下し、チャネルにはソースから電子が注入され、ＦＤ部２１５へ流れる状態となる。この様子を図５Ｂに示す。ソース部の方がＦＤ部よりもゲート電圧に近いため、電子は一方的にソース部からチャネルに注入され、ＦＤ部からの電子の注入による逆向きの電流は流れない。すなわち、テーパ波形の印加時に、リセットトランジスタのＦＤ部側はオフ状態であり、ソース側は弱反転状態にバイアスされた状態となる。このソース部からの電子の注入動作を継続することによりＦＤ部２１５の電位ＶＦＤはＶＲＥＦに漸近する。両電位がより近くなるに従い、ＶＦＤの変化率は低くなり、図５Ｃに示す時刻ｔ７において両電位が等しくなると同時に、ＶＦＤの電位はＶＲＥＦに固定される。この電位固定動作について以下に説明する。ＶＦＤの電位がＶＲＥＦに対して負方向（紙面上方向）に差異を発生した場合、フィードバックによりリセットトランジスタ２１７のソース部の電位は正方向に（紙面下方向）に制御され、リセットトランジスタ２１７のチャネルに注入される電子の量は低下する、すなわちＶＦＤの電位はより正の方向にもどされるという負帰還動作が生じる。反対に、ＶＦＤの電位がＶＲＥＦに対して正方向に差異を発生した場合、フィードバックによりリセットトランジスタ２１７のソース部の電位は負方向に制御され、リセットトランジスタ２１７のチャネルに注入される電子の量は増加する、すなわちＶＦＤの電位はより負の方向にもどされるという負帰還動作が生じる。このような負帰還動作により、ＶＦＤの電位はＶＲＥＦに固定される。本実施形態では、ＶＦＤがＶＲＥＦより低くなった場合でも、ゲート部にテーパ波形が入力されることによりＶＦＤも増加し、負帰還動作を継続することができる。
時刻ｔ７でＶＦＤがＶＲＥＦに固定された後、時刻ｔ８においてリセットトランジスタ２１７のゲートへのテーパ波形入力を終了し、時刻ｔ９においてＳＷ２をオフとすることで、フィードバックアンプを切り離し、時刻ｔ１０において、選択トランジスタをオフとすることで、リセット動作を完了する。
本実施形態のリセット動作によれば、ＦＤ部２１５の電位ＶＦＤは、プリリセット動作直後においてたとえｋＴＣノイズ成分が残留していても、終状態ではＶＲＥＦに固定され、ｋＴＣノイズを低減することができる。
また、本実施形態のリセット動作によれば、ＦＤ部２１５の電位が、プリリセット動作により設定された第１の電位からＶＲＥＦに固定されるまでの期間でノイズキャンセルを完了できるため、ノイズキャンセルに必要な時間を大幅に短縮することができる。
なお、以上の説明では、リセットトランジスタがＮＭＯＳトランジスタの場合を説明した。本実施形態の変形例として、リセットトランジスタがＰＭＯＳの場合を以下に説明する。
図６は、リセットトランジスタをＰＭＯＳトランジスタの場合の各部の電位を示すタイミングチャートである。図５Ａ〜図５Ｃのポテンシャルダイアグラムは、リセットトランジスタがＰＭＯＳトランジスタの場合でも同様である。ただし、リセットトランジスタがＰＭＯＳトランジスタの場合は、紙面上方向は電位が高いことを表し、紙面下方向は電位が低いことを表す。よって、リセットトランジスタがＰＭＯＳトランジスタの場合、時刻ｔ６において、第２の電位（ソース）が第１の電位（ＦＤ部）よりも高い電位に設定されることにより、図５Ａのような電位関係となる。図６に示すように、ｔ６以降、リセットトランジスタのゲートには、電位が徐々に低下するテーパ波形が印加される。
（第２の実施形態）
第２の実施形態に係る固体撮像装置とその駆動方法について説明する。第２の実施形態にかかわる固体撮像装置の断面図は、第１の実施形態で説明した図２と同様であるため説明を省略する。
図７は、第２の実施形態に係る固体撮像装置１０１の構成を示すブロック図である。この固体撮像装置１０１は、画素アレイ１０２と、行信号駆動回路１０３ａ及び１０３ｂと、列毎に配置された列回路１０４と、各列に配置された相関二重サンプリング（ＣＤＳ）回路などのノイズキャンセラ回路１０５と、水平駆動回路１０６と、出力段アンプ１０７とを備える。回路６０９はテーパ波形発生回路であり、この回路で発生した信号は、列回路１０４を介して、各行のリセット時に各画素のリセットトランジスタに供給される。
図８は、本実施形態における、画素アレイ１０２のｍ（ｍは自然数）行ｎ（ｎは自然数）列に属する画素１１０の回路およびその制御回路の一例を表した図である。図８においても、第１の実施形態と実質的に同一の箇所については重複説明を省略する場合がある。
本実施形態では、リセットトランジスタ２１７のゲートは行信号駆動回路１０３ａ及び１０３ｂから出力された行信号線３１１に接続されている。さらに、フィードバックアンプ３０５はこの画素を含む列の列回路１０４に含まれ、列回路１０４はテーパ波形発生回路６０９からの出力テーパ信号を当該列に伝送するバッファ回路７０２を含む。バッファ回路７０２の出力はスイッチ（ＳＷ３）７０３を介してリセットトランジスタ２１７のソースまたはドレインの他方に接続される。
なお、本実施形態では、画素１１０を構成するトランジスタはＮＭＯＳトランジスタであるとしたが、この極性は反転しても良い。すなわち、画素１１０を構成するトランジスタがＰＭＯＳトランジスタであっても良い。
図９は、図８に示した画素１１０を含むｍ行目の画素およびその制御回路の駆動方法を示したタイミングチャートである。時刻ｔ５までの動作は第１の実施形態と同様である。このときＳＷ３はオフ状態である。時刻ｔ５でのポテンシャルダイアグラムを図１０Ａに示した。次に、時刻ｔ６において、ＳＷ２、ＳＷ３をオン状態とし、フィードバックアンプ３０５の出力、およびバッファ回路７０２の出力を共にリセットトランジスタ２１７のソースまたはドレインの他方にショートする。また、時刻ｔ６においてリセットトランジスタ２１７のチャネルを弱反転状態とするゲート電圧を与える。また、時刻ｔ６以降、リセットトランジスタ２１７のソース部には、リセットトランジスタ制御電圧ＶＴＰが、フィードバックアンプ３０５の出力に重畳される形で入力される。この様子を図１０Ｂに示す。図１０Ｃに示す時刻ｔ７において、ＦＤ部２１５の電位は固定値ＶＲＥＦに固定される。
本実施形態のリセット動作によれば、ＦＤ部２１５の電位ＶＦＤは、プリリセット動作直後においてたとえｋＴＣノイズ成分が残留していても、終状態ではＶＲＥＦに固定され、ｋＴＣノイズを低減することができる。
また、本実施形態のリセット動作によれば、ＦＤ部２１５の電位が、プリリセット動作により設定された第１の電位からＶＲＥＦに固定されるまでの期間でノイズキャンセルを完了できるため、ノイズキャンセルに必要な時間を大幅に短縮することができる。
さらに、リセットトランジスタ制御電圧をゲートではなく負帰還回路の出力に重畳させるため、ゲート電位の変化によるＶＦＤの変化が生じず、制御が容易となる。
（第３の実施形態）
第３の実施形態に係る固体撮像装置とその駆動方法について説明する。第３の実施形態にかかわる固体撮像装置の断面図は、第１の実施形態で説明した図２と同様であるため説明を省略する。第２の実施形態に係る固体撮像装置１０１の構成を示すブロック図は第２の実施形態（図７）と同様であるので省略する。
図１１は、本実施形態における、画素アレイ１０２のｍ（ｍは自然数）行ｎ（ｎは自然数）列に属する画素１１０の回路およびその制御回路の一例を表した図である。図１１においても、第１の実施形態または第２の実施形態と実質的に同一の箇所については重複説明を省略する場合がある。
本実施形態では、フィードバックアンプ３０５はこの画素を含む列の列回路１０４に含まれ、列回路１０４はテーパ波形発生回路６０９からの出力テーパ信号を当該列に伝送するバッファ回路７０２を含む。バッファ回路７０２の出力は、スイッチ（ＳＷ４）１００３を介してフィードバックアンプ３０５のＶＲＥＦ入力端子に入力され、ＶＲＥＦに重畳される。
なお、本実施形態では、画素１１０を構成するトランジスタはＮＭＯＳトランジスタであるとしたが、この極性は反転しても良い。すなわち、画素１１０を構成するトランジスタがＰＭＯＳトランジスタであっても良い。
図１２は、図１１に示した画素１１０を含むｍ行目の画素およびその制御回路の駆動方法を示したタイミングチャートである。時刻ｔ５までの動作は実施形態２と同様である。このとき、ＳＷ４はオフ状態である。時刻ｔ５でのポテンシャルダイアグラムは、図１０Ａの時刻ｔ５に表したものと同じである（図１３Ａ）。次に、時刻ｔ６において、ＳＷ２をオン状態とし、フィードバックアンプ３０５の出力をリセットトランジスタ２１７のソース部にショートする。また、時刻ｔ６においてＳＷ４をオン状態とすることにより、バッファ回路７０２の出力をフィードバックアンプ３０５のＶＲＥＦ入力端子に入力する。また、時刻ｔ６においてリセットトランジスタ２１７のチャネルを弱反転状態とするゲート電圧を与える。また、時刻ｔ６以降、フィードバックアンプ３０５のＶＲＥＦ入力端子には、リセットトランジスタ制御電圧ＶＴＰが、ＶＲＥＦに重畳される形で入力される。時刻ｔ７において、ＦＤ部２１５の電位は固定値ＶＲＥＦに固定される。
図１３Ｂに時刻ｔ６、ｔ７におけるポテンシャルダイアグラムを示す。各部の電位の関係は図５Ｂの対応する時刻ｔ６、ｔ７と同等である。しかし、リセットトランジスタ制御電圧が、ＶＲＥＦに重畳される点が異なる。図１３Ｂ中でＦＤ部に重ねて記載しているＶＲＥＦの電位の変動方向として実線の矢印で示した。時刻ｔ６におけるＶＦＤすなわち第１の電位をＶＲＥＦよりも高く設定している場合は、図のように正方向（紙面下方向）のリセットトランジスタ制御電圧を印加する。反対に、時刻ｔ６におけるＶＦＤをＶＲＥＦよりも低く設定している場合は、負方向（紙面上方向）のリセットトランジスタ制御電圧を印加する。
本実施形態のリセット動作によれば、ＦＤ部２１５の電位ＶＦＤは、プリリセット動作直後においてたとえｋＴＣノイズ成分が残留していても、終状態ではＶＲＥＦに固定され、ｋＴＣノイズを低減することができる。
また、本実施形態のリセット動作によれば、ＦＤ部２１５の電位が、プリリセット動作により設定された第１の電位からＶＲＥＦに固定されるまでの期間でノイズキャンセルを完了できるため、ノイズキャンセルに必要な時間を大幅に短縮することができる。
なお、上述した各実施形態は、単独で適用しても良いし、組み合わせて適用しても良い。具体的には、リセットトランジスタ２１７のゲート部、リセットトランジスタ２１７のソース部、および負帰還回路のＶＲＥＦ入力端子の３つ全てにリセットトランジスタ制御電圧を入力しても良いし、何れか２つにリセットトランジスタ制御電圧を入力しても良い。このように複数箇所にリセットトランジスタ制御電圧を印加することにより、ノイズキャンセルに必要な時間をさらに短縮することができる。
本発明に係る固体撮像装置は、デジタルスチルカメラ、医療用カメラ、監視用カメラ、デジタル一眼レフカメラ、デジタルミラーレス一眼カメラ等への利用が可能である。
１０１ 固体撮像装置
１０２ 画素アレイ
１０３ａ，１０３ｂ 行信号駆動回路
１０４ 列回路
１０５ ノイズキャンセラ回路
１０６ 水平駆動回路
１０７ 出力段アンプ
１０８ センサ出力
１１０ 画素
２０１ マイクロレンズ
２０２ 青色カラーフィルタ
２０３ 緑色カラーフィルタ
２０４ 赤色カラーフィルタ
２０５ 保護膜
２０６ 平坦化膜
２０７ 上部電極
２０８ 光電変換膜
２０９ 電子ブロッキング層
２１０ 電極間絶縁膜
２１１ 下部電極
２１２ 配線間絶縁膜
２１３ 給電層
２１４ 配線層
２１５ ＦＤ部（電荷蓄積部）
２１６ 増幅トランジスタ
２１７ リセットトランジスタ
２１８ 基板
２１９ ウェル
２２０ ＳＴＩ分離領域
２２１ 層間絶縁層
３０１ 光電変換部
３０２ 選択トランジスタ
３０３ 列信号線
３０４ 列信号線の分岐点
３０５ フィードバックアンプ
３０６ 列信号読み出し回路
３０７ 列信号線
３０８ スイッチ（ＳＷ１）
３０９ スイッチ（ＳＷ２）
３１０ リセットレベル発生回路
３１１ 行信号線
３１２ バッファ回路

Claims (18)

  1. 光電変換部と、
    前記光電変換部で生じた信号電荷を読み出すための回路であって、前記光電変換部と電気的に接続された電荷蓄積部と、ソースまたはドレインの一方が該電荷蓄積部と電気的に接続されたリセットトランジスタとを含む、信号読み出し回路と、
    前記信号読み出し回路の出力を、前記リセットトランジスタのソースまたはドレインの他方に負帰還させる負帰還回路とを備え、
    前記電荷蓄積部に蓄積された電荷を排出するリセット動作は、前記負帰還回路がオフ状態である第１の期間と、該第１の期間の後であって、前記負帰還回路がオン状態である第２の期間とを含み、
    前記第１の期間において、前記リセットトランジスタがオフ状態からオン状態へ変化した後、再びオフ状態となり、
    前記第２の期間において、前記リセットトランジスタを徐々にオン状態へと変化させるリセットトランジスタ制御電圧が印加されること
    を特徴とする固体撮像装置。
  2. 前記第２の期間の初期において、前記電荷蓄積部の電位が第１の電位となり、前記リセットトランジスタのソースまたはドレインの他方の電位が第２の電位となり、該リセットトランジスタがＮＭＯＳトランジスタである場合、該第２の電位が該第１の電位よりも低い値に設定され、該リセットトランジスタがＰＭＯＳトランジスタの場合、該第２の電位が該第１の電位よりも高い値に設定されること
    を特徴とする請求項１に記載の固体撮像装置。
  3. リセットレベル発生回路をさらに備え、前記第１の期間において前記リセットトランジスタがオン状態のとき、該リセットレベル発生回路が該リセットトランジスタのソースまたはドレインの他方に接続されること
    を特徴とする請求項１または２に記載の固体撮像装置。
  4. テーパ波形発生回路をさらに備え、前記第２の期間において、該テーパ波形発生回路より、前記リセットトランジスタ制御電圧が出力されること
    を特徴とする請求項１〜３の何れかに記載の固体撮像装置。
  5. 前記リセットトランジスタ制御電圧は、前記リセットトランジスタのゲートに入力されること
    を特徴とする請求項１〜４の何れかに記載の固体撮像装置。
  6. 前記リセットトランジスタ制御電圧は、前記負帰還回路の出力に重畳されること
    を特徴とする請求項１〜５の何れかに記載の固体撮像装置。
  7. 前記負帰還回路は二つの入力端子を有し、前記信号読み出し回路の出力が第１の入力端子に入力され、参照電圧が第２の入力端子に入力され、
    前記リセットトランジスタ制御電圧は、前記負帰還回路の第２の入力端子に入力されること
    を特徴とする請求項１〜６の何れかに記載の固体撮像装置。
  8. 前記リセットトランジスタ制御電圧の印加時に、前記リセットトランジスタのチャネルを弱反転状態とする電圧が、該リセットトランジスタのゲートに入力されること
    を特徴とする請求項６または７に記載の固体撮像装置。
  9. 前記リセットトランジスタ制御電圧の印加時に、前記リセットトランジスタの前記電荷蓄積部側はオフ状態であり、前記負帰還回路側は弱反転状態にバイアスされること
    を特徴とする請求項１〜８の何れかに記載の固体撮像装置。
  10. 光電変換部と、
    前記光電変換部で生じた信号電荷を読み出すための回路であって、前記光電変換部と電気的に接続された電荷蓄積部と、ソースまたはドレインの一方が該電荷蓄積部と電気的に接続されたリセットトランジスタとを含む、信号読み出し回路と、
    前記信号読み出し回路の出力を、前記リセットトランジスタのソースまたはドレインの他方に負帰還させる負帰還回路とを備えた固体撮像装置の駆動方法であって、
    前記負帰還回路をオフ状態とし、前記リセットトランジスタをオフ状態からオン状態へ変化させた後、再びオフ状態とする第１のリセット動作と、
    前記第１のリセット動作の後に、前記負帰還回路をオン状態とし、前記リセットトランジスタを徐々にオン状態へと変化させるリセットトランジスタ制御電圧を印加する第２のリセット動作とを有すること
    を特徴とする固体撮像装置の駆動方法。
  11. 前記第１のリセット動作により前記電荷蓄積部の電位が第１の電位に設定され、前記第２のリセット動作の初期に前記リセットトランジスタのソースまたはドレインの他方の電位が第２の電位に設定され、該リセットトランジスタがＮＭＯＳトランジスタである場合、該第２の電位が該第１の電位よりも低い値に設定され、該リセットトランジスタがＰＭＯＳトランジスタの場合、該第２の電位が該第１の電位よりも高い値に設定されること
    を特徴とする請求項１０に記載の固体撮像装置の駆動方法。
  12. リセットレベル発生回路をさらに備え、前記第１のリセット動作において、前記リセットトランジスタがオン状態のとき、該リセットレベル発生回路が該リセットトランジスタのソースまたはドレインの他方に接続されること
    を特徴とする請求項１０または１１に記載の固体撮像装置の駆動方法。
  13. テーパ波形発生回路をさらに備え、前記第２のリセット動作において、該テーパ波形発生回路より前記リセットトランジスタ制御電圧が出力されること
    を特徴とする請求項１０〜１２の何れかに記載の固体撮像装置の駆動方法。
  14. 前記リセットトランジスタ制御電圧は、前記リセットトランジスタのゲートに入力されること
    を特徴とする請求項１０〜１３の何れかに記載の固体撮像装置の駆動方法。
  15. 前記リセットトランジスタ制御電圧は、前記負帰還回路の出力に重畳されること
    を特徴とする請求項１０〜１４の何れかに記載の固体撮像装置の駆動方法。
  16. 前記負帰還回路は二つの入力端子を有し、前記信号読み出し回路の出力が第１の入力端子に入力され、参照電圧が第２の入力端子に入力され、
    前記リセットトランジスタ制御電圧は、前記負帰還回路の第２の入力端子に入力されること
    を特徴とする請求項１０〜１５の何れかに記載の固体撮像装置の駆動方法。
  17. 前記リセットトランジスタ制御電圧の印加時に、前記リセットトランジスタのチャネルを弱反転状態とする電圧が、該リセットトランジスタのゲートに入力されること
    を特徴とする請求項１５または１６に記載の固体撮像装置の駆動方法。
  18. 前記リセットトランジスタ制御電圧の印加時に、前記リセットトランジスタの前記電荷蓄積部側はオフ状態であり、前記負帰還回路側は弱反転状態にバイアスされること
    を特徴とする請求項１０〜１７の何れかに記載の固体撮像装置の駆動方法。
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