WO2012132098A1 - 固体撮像素子及び撮像装置 - Google Patents

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崇 後藤
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富士フイルム株式会社
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Definitions

  • the present invention relates to a solid-state imaging device and an imaging apparatus.
  • Photoelectric conversion layer stack type solid-state imaging having a photoelectric conversion part including a pair of electrodes and a photoelectric conversion layer sandwiched between these electrodes above a silicon substrate in order to respond to the recent increase in sensitivity and increase in the number of pixels in a solid-state imaging device Devices have attracted attention.
  • this solid-state imaging device charges generated in the photoelectric conversion layer are accumulated by moving from one of the pair of electrodes to the silicon substrate, and a signal corresponding to the accumulated charges is read out by a signal reading circuit formed on the silicon substrate ( Patent Document 1).
  • Patent Document 1 in a photoelectric conversion layer stacked type solid-state imaging device, holes out of charges generated in a photoelectric conversion layer above a silicon substrate are accumulated in a charge accumulation unit in the silicon substrate, and accumulated in the charge accumulation unit.
  • a configuration is disclosed in which a signal corresponding to the generated holes is read out by a signal readout circuit. With such a configuration, even when an organic material is used for the photoelectric conversion layer, it is possible to prevent a decrease in sensitivity and a broadening of spectral sensitivity.
  • holes generated in the photoelectric conversion layer are accumulated in a charge accumulation unit including a p-type impurity layer in a silicon substrate, and a signal corresponding to the holes is generated by a p-channel MOS transistor. It is something to read out.
  • Various methods for reading signals according to holes are conceivable. For example, a configuration is conceivable in which holes generated in the photoelectric conversion layer are accumulated in a charge accumulating portion composed of an n-type impurity layer in a silicon substrate, and a signal corresponding to the holes is read by an n-channel MOS transistor.
  • this configuration will be described with reference to FIG.
  • FIG. 14 is a diagram illustrating a configuration example of a readout circuit for one pixel of a photoelectric conversion layer stacked type solid-state imaging device.
  • the pixel electrode 1, the counter electrode 2, and the photoelectric conversion layer 3 between the pixel electrode 1 and the counter electrode 2 constitute a photoelectric conversion unit above the semiconductor substrate.
  • the semiconductor substrate includes a floating diffusion 4 made of an n-type impurity layer electrically connected to the pixel electrode 1, an n-channel reset transistor 5 for resetting the potential of the floating diffusion 4, and the potential of the floating diffusion 4. And an n-channel type output transistor 6 that outputs a voltage signal corresponding to the above.
  • the gate electrode of the output transistor 6 is connected to the floating diffusion 4.
  • the readout circuit 14 is applied with a bias voltage (about 5 to 20 V, for example, 10 V) higher than the power supply voltage VDD (for example, 3 V) supplied to the readout circuit.
  • a bias voltage about 5 to 20 V, for example, 10 V
  • VDD power supply voltage supplied to the readout circuit.
  • An electric field is generated between the pixel electrode 1 and the counter electrode 2 by this bias voltage. Due to this electric field, holes out of charges generated in the photoelectric conversion layer 3 move to the pixel electrode 1, and holes moved to the pixel electrode 1 are accumulated in the floating diffusion 4. When holes are accumulated in the floating diffusion 4, the potential of the floating diffusion 4 rises.
  • the potential of the floating diffusion 4 increases to the same level as the bias voltage applied to the counter electrode 2 at the maximum.
  • the floating diffusion 4 is destroyed and a failure such as burn-in occurs.
  • Such a failure is also caused in a configuration in which electrons generated in the photoelectric conversion layer are accumulated in a charge accumulation portion made of a p-type impurity layer in a silicon substrate, and a signal corresponding to the electrons is read out by a p-channel MOS transistor. Occur as well.
  • the present invention has been made in view of the above circumstances, and an object thereof is to provide a photoelectric conversion layer stacked type solid-state imaging device that does not fail even when excessive light is incident and an imaging apparatus including the same. To do.
  • a solid-state imaging device includes a photoelectric conversion unit formed above a semiconductor substrate, and a MOS type signal readout circuit formed on the semiconductor substrate that reads a signal corresponding to a charge generated in the photoelectric conversion unit.
  • a solid-state imaging device in which pixels are arranged in an array, wherein the photoelectric conversion unit includes a pixel electrode formed above the semiconductor substrate and divided for each pixel, and a counter electrode formed above the pixel electrode And a photoelectric conversion layer formed between the pixel electrode and the counter electrode, the signal readout circuit of the signal readout circuit so that holes of the charges generated in the photoelectric conversion layer move to the pixel electrode A bias voltage higher than a power supply voltage is applied to the counter electrode, and the signal readout circuit is formed in the semiconductor substrate and stores a charge storage unit in which holes moved to the pixel electrode are stored, and the charge storage An output transistor that outputs a signal corresponding to the potential of the first charge transistor, and a reset transistor for resetting the potential of the charge storage portion to a predetermined reset potential
  • a first charge storage region comprising an n-type impurity region, a second charge storage region comprising an n-type impurity region formed adjacent to the first charge storage region, and the first charge
  • a separation / connection region electrically separating the storage region and the second charge storage region at a potential higher than a predetermined potential in a cross-sectional potential and electrically connected at a potential equal to or lower than the predetermined potential;
  • the pixel electrode is formed in each of the first charge storage region, the second charge storage region, and the separation / connection region up to a predetermined amount of holes moving to the pixel electrode.
  • the holes that move from the pixel electrode are accumulated only in the first charge accumulation region after the amount of holes that move to the pixel electrode exceeds the predetermined amount.
  • the output transistor outputs a signal corresponding to the potential of the second charge storage region.
  • a solid-state imaging device includes a photoelectric conversion unit formed above a semiconductor substrate, and a MOS type signal readout circuit formed on the semiconductor substrate that reads a signal corresponding to a charge generated in the photoelectric conversion unit.
  • a solid-state imaging device in which pixels are arranged in an array, wherein the photoelectric conversion unit includes a pixel electrode formed above the semiconductor substrate and divided for each pixel, and a counter electrode formed above the pixel electrode And a photoelectric conversion layer formed between the pixel electrode and the counter electrode, and a reference of the signal readout circuit so that electrons out of charges generated in the photoelectric conversion layer move to the pixel electrode
  • a bias voltage lower than a voltage is applied to the counter electrode, and the signal readout circuit is formed in the semiconductor substrate and stores a charge storage unit in which electrons moved to the pixel electrode are stored, and the charge storage
  • An output transistor that outputs a signal corresponding to the potential of the first charge transistor, and a reset transistor for resetting the potential of the charge storage portion to a predetermined reset
  • a first charge accumulation region comprising a p-type impurity region, a second charge accumulation region comprising a p-type impurity region formed adjacent to the first charge accumulation region, and the first charge
  • a separation / connection region that electrically isolates the storage region and the second charge storage region at a potential lower than a predetermined potential in a cross-sectional potential and electrically connects at a potential equal to or higher than the predetermined potential;
  • the pixel electrode is formed in each of the first charge storage region, the second charge storage region, and the separation / connection region up to a predetermined amount of electrons moving to the pixel electrode.
  • the electrons moving from the pixel electrode are accumulated only in the first charge accumulation region after the amount of electrons moving to the pixel electrode exceeds the predetermined amount,
  • the output transistor outputs a signal corresponding to the potential of the second charge storage region.
  • the imaging device of the present invention includes the solid-state imaging device.
  • FIG. 1 is a schematic plan view of a photoelectric conversion layer stacked solid-state imaging device 100 for explaining an embodiment of the present invention.
  • FIG. 1 is a diagram schematically showing a schematic configuration of a pixel 101 in the solid-state imaging device 100 shown in FIG.
  • FIG. 1 is a schematic cross-sectional view showing a schematic configuration of a pixel 101 in the solid-state imaging device 100 shown in FIG. Timing chart for explaining the imaging operation for one pixel row (when the amount of incident light is small) of the solid-state imaging device 100 shown in FIG.
  • the figure which shows the potential transition in the semiconductor substrate 30 at the time of the imaging operation for one pixel row of the solid-state imaging device 100 shown in FIG. FIG. 1 is a timing chart for explaining an imaging operation for one pixel row (when the amount of incident light is large) of the solid-state imaging device 100 shown in FIG.
  • FIG. 14 is a diagram illustrating an image obtained by imaging the sun using a solid-state imaging device in which pixels having the configuration illustrated in FIG. 14 are arranged in an array, and then performing dark imaging by shielding the solid-state imaging device.
  • 2 is a diagram illustrating an image obtained by imaging the sun using a solid-state imaging device in which pixels having the configuration illustrated in FIG. 2 are arranged in an array, and then performing dark imaging by shielding the solid-state imaging device.
  • the figure which shows the modification of the solid-state image sensor 100 shown by FIG. 1 is a diagram illustrating a configuration example of a readout circuit for one pixel of a photoelectric conversion layer stacked type solid-state imaging device.
  • FIG. 1 is a schematic plan view of a photoelectric conversion layer stacked solid-state imaging device 100 for explaining an embodiment of the present invention.
  • the solid-state imaging device 100 is used by being mounted on an imaging device such as a digital camera or a digital video camera, an imaging module mounted on an electronic endoscope, a camera-equipped mobile phone, or the like.
  • a solid-state imaging device 100 shown in FIG. 1 includes a plurality of pixels 101 arranged in a two-dimensional array (a square lattice shape in the example of FIG. 1) in a row direction and a column direction orthogonal thereto, and signals from the pixels 101
  • a scanning circuit 102 for controlling readout, a signal processing unit 103 that processes a signal output from each pixel 101, and a control unit 104 that performs overall control of the solid-state imaging device 100 are provided.
  • the scanning circuit 102 is connected to a signal readout circuit (described later) included in each pixel 101 via each of the reset line RS and the row selection line RW.
  • the signal processing unit 103 is connected to each pixel 101 via the output signal line OS.
  • FIG. 2 is a diagram schematically showing a schematic configuration of the pixel 101 in the solid-state imaging device 100 shown in FIG.
  • FIG. 3 is a schematic cross-sectional view showing a schematic configuration of the pixel 101 in the solid-state imaging device 100 shown in FIG.
  • the pixel 101 includes a photoelectric conversion unit P formed above a semiconductor substrate 30 including a p-type silicon substrate 30b and a p-type well layer 30a formed on the p-type silicon substrate 30b. And a MOS type signal readout circuit S formed on the semiconductor substrate 30.
  • the photoelectric conversion unit P includes a pixel electrode 21 formed above the semiconductor substrate 30, a counter electrode 23 formed above the pixel electrode 21, and a photoelectric conversion layer 22 provided between the pixel electrode 21 and the counter electrode 23. including.
  • the counter electrode 23 receives light from above. Since the counter electrode 23 needs to make light incident on the photoelectric conversion layer 22, the counter electrode 23 is made of a conductive material such as ITO that is transparent to the incident light.
  • the counter electrode 23 has a single configuration common to all the pixels 101, but may be divided for each pixel 101.
  • the pixel electrode 21 is a thin film electrode divided for each pixel 101.
  • the pixel electrode 21 is made of a transparent or opaque conductive material (ITO, aluminum, titanium nitride, or the like).
  • the photoelectric conversion layer 22 is a layer that includes an organic or inorganic photoelectric conversion material that absorbs a specific wavelength region of incident light and generates an electric charge according to the absorbed light amount. Between the photoelectric conversion layer 22 and the counter electrode 23, or between the photoelectric conversion layer 22 and the pixel electrode 21, a charge blocking layer that suppresses charge injection from the electrode to the photoelectric conversion layer 22 is provided. Also good.
  • a bias voltage is applied to the counter electrode 23 so that holes out of charges generated in the photoelectric conversion layer 22 move to the pixel electrode 21 and electrons move to the counter electrode 23.
  • the bias voltage is higher than the power supply voltage VDD (for example, 3V) which is the maximum value of the voltage supplied to the signal readout circuit S (about 5 to 20V) so that the photoelectric conversion layer 22 exhibits sufficiently high sensitivity. For example, 10V).
  • the signal readout circuit S includes a charge storage unit 10, a reset transistor 31 for resetting the potential of the charge storage unit 10 to a predetermined reset potential (for example, 0.5 V), and an output transistor 32. And a row selection transistor 33.
  • the charge storage unit 10 electrically separates the first charge storage region 11, the second charge storage region 13, the first charge storage region 11 and the second charge storage region 13 at a deep potential portion. In the shallow portion, the isolation / connection region 12 is electrically connected.
  • the first charge storage region 11 is composed of an n-type impurity region formed on the surface portion of the p-type well layer 30a in the semiconductor substrate 30.
  • the first charge storage region 11 is electrically connected to the pixel electrode 21 by a contact portion 24 made of a conductive material formed on the semiconductor substrate 30.
  • a second charge storage region 13 made of an n-type impurity region is formed a little apart from the first charge storage region 11 next to it.
  • an electrode 12a is formed via an insulating film (not shown).
  • a fixed voltage (a power supply voltage VDD (for example, 3 V) supplied to the signal readout circuit S in FIG. 3) is applied to the electrode 12a.
  • VDD power supply voltage supplied to the signal readout circuit S in FIG. 3
  • the region of the p-type well layer 30a overlapping the electrode 12a is the isolation / connection region 12.
  • the separation / connection region 12 electrically separates the first charge accumulation region 11 and the second charge accumulation region 13 at a potential higher than a predetermined potential in the cross-sectional potential of the semiconductor substrate 30, Electrical connection is made at a potential lower than that.
  • an impurity region 15 made of an n-type impurity region is formed a little apart from the second charge storage region 13 at a distance.
  • a gate electrode 14 is formed on the semiconductor substrate 30 between the second charge storage region 13 and the impurity region 15 via an insulating film (not shown).
  • a reset line RS shown in FIG. 1 is connected to the gate electrode 14.
  • a power supply for supplying a reset voltage (for example, 0.5 V) is connected to the impurity region 15.
  • the reset transistor 31 shown in FIG. 2 is configured by the second charge accumulation region 13, the impurity region 15, the gate electrode 14, and the channel region below the gate electrode 14.
  • an impurity region 20 composed of an n-type impurity region is formed adjacent to the semiconductor region 15 at a slight distance.
  • an impurity region 17 composed of an n-type impurity region is formed adjacent to the impurity region 20 with a slight gap.
  • a gate electrode 16 is formed on the semiconductor substrate 30 between the impurity region 20 and the impurity region 17 via an insulating film (not shown).
  • the impurity region 20, the impurity region 17, the gate electrode 16, and the channel region below the gate electrode 16 constitute the output transistor 32 shown in FIG.
  • the gate electrode 16 of the output transistor 32 is connected to the second charge accumulation region 13 by wiring.
  • a power supply for supplying a power supply voltage VDD is connected to the impurity region 20 of the output transistor 32.
  • the output transistor 32 outputs a signal corresponding to the potential of the second charge accumulation region 13 determined by the amount of holes accumulated in the second charge accumulation region 13 to the row selection transistor 33.
  • an impurity region 19 made of an n-type impurity region is formed next to the impurity region 17 with a slight gap.
  • a gate electrode 18 is formed on the semiconductor substrate 30 between the impurity region 17 and the impurity region 19 via an insulating film (not shown).
  • the row selection transistor 33 shown in FIG. 2 is constituted by the impurity region 17, the impurity region 19, the gate electrode 18, and the channel region below the gate electrode 18.
  • a row selection line RW shown in FIG. 1 is connected to the gate electrode 18 of the row selection transistor 33.
  • An output signal line OS shown in FIG. 1 is connected to the impurity region 19 of the row selection transistor 33. When the row selection transistor 33 is turned on, the signal output from the output transistor 32 is output to the output signal line OS.
  • the operation of the solid-state imaging device 100 configured as described above will be described.
  • the solid-state imaging device 100 operates differently depending on the amount of incident light due to the function of the separation / connection region 12 included in the charge storage unit 10. Therefore, in the following, the operation of the solid-state imaging device 100 will be described separately when the amount of incident light is small and large.
  • FIG. 4 is a timing chart for explaining the imaging operation for one pixel row of the solid-state imaging device 100 shown in FIG. 1 (when the amount of incident light is small).
  • RW indicates a voltage waveform supplied to the row selection line RW.
  • RS indicates a voltage waveform supplied to the reset line RS.
  • Storage unit (1) indicates the potential of the first charge storage region 11.
  • Barrier indicates the potential of the isolation / connection region 12.
  • Storage unit (2) indicates the potential of the second charge storage region 13.
  • 5 and 6 are diagrams showing potential transitions in the semiconductor substrate 30 during the imaging operation for one pixel row of the solid-state imaging device 100 shown in FIG. 1 (when the amount of incident light is small).
  • 5A to 5C and FIG. 6D to FIG. 6F are potential diagrams in the semiconductor substrate 30 in the respective periods (a) to (f) shown in FIG. 5 and 6,
  • “Accumulation (1)” indicates the potential of the first charge accumulation region 11.
  • the “barrier” indicates the potential of the separation / connection region 12.
  • Storage (2) indicates the potential of the second charge storage region 13.
  • “RG” indicates the potential of the channel region of the reset transistor 31.
  • RD indicates the potential of the impurity region 15 of the reset transistor 31. Further, in FIGS. 5 and 6, the potential becomes higher toward the lower side.
  • a charge accumulation period for accumulating charges in the charge accumulation unit 10 and a second charge accumulation region 13 of the charge accumulation unit 10 during the charge accumulation period is repeated.
  • FIG. 5A shows the potential state during reset.
  • the potential of the channel region of the reset transistor 31 is higher than the potential of the impurity region 15 of the reset transistor 31 (reset potential). Get higher.
  • electrons are injected from the impurity region 15 of the reset transistor 31 into the charge storage unit 10, and all potentials of the first charge storage region 11, the separation / connection region 12, and the second charge storage region 13 are reset. Reset to potential.
  • FIG. 5B shows the potential state after the reset is completed.
  • the potential of the channel region of the reset transistor 31 becomes shallower than the potential of the impurity region 15 of the reset transistor 31.
  • the potential of the charge storage unit 10 becomes slightly shallower than in FIG.
  • the row selection transistor 33 After the reset is completed, the row selection transistor 33 outputs a signal (reset signal) corresponding to the potential of the second charge accumulation region 13 in the state of FIG. 5B to the output signal line OS. This signal is held in the signal processing unit 103 as a reset signal included in the imaging signal of the previous frame. Subsequently, the signal processing unit 103 performs processing for subtracting the reset signal from the imaging signal of the previous frame. When the reset signal is output, the scanning circuit 102 turns off the row selection transistor 33.
  • reset signal reset signal
  • the potential of the isolation / connection region 12 is determined by the power supply voltage VDD applied to the electrode 12a. As shown in FIGS. 5A and 5B, the potential of the isolation / connection region 12 is higher than the reset potential. It is in a deep position. Therefore, electrons injected from the impurity region 15 of the reset transistor 31 are also accumulated in the isolation / connection region 12. Therefore, all potentials of the first charge accumulation region 11, the separation / connection region 12, and the second charge accumulation region 13 are the same during resetting and at the completion of resetting.
  • the charge accumulation period starts after the reset in FIG. 5B is completed.
  • the first charge accumulation region 11, the separation / connection region 12, and the second charge accumulation region 13 are conductive at a potential lower than the potential of the separation / connection region 12 determined by the power supply voltage VDD applied to the electrode 12a. Yes. Therefore, the holes that have moved to the first charge accumulation region 11 are also accumulated in the separation / connection region 12 and the second charge accumulation region 13. Accordingly, all the potentials of the first charge accumulation region 11, the separation / connection region 12, and the second charge accumulation region 13 are uniformly increased.
  • FIG. 5C is a diagram showing a potential state during the charge accumulation period. As shown in FIG. 5C, the region (charge storage unit 10) including the first charge storage region 11, the separation / connection region 12, and the second charge storage region 13 is in accordance with incident light. Hole H is accumulated.
  • the scanning circuit 102 turns on the row selection transistor 33 (FIGS. 4D and 6D).
  • a signal (imaging signal) corresponding to the potential of the second charge accumulation region 13 is output from the output transistor 32 via the row selection transistor 33 to the output signal line OS. Then, the image signal is held in the signal processing unit 103.
  • FIG. 6E shows the potential state during reset.
  • the scanning circuit 102 returns the voltage applied to the gate electrode 14 of the reset transistor 31 to the low level, the reset is completed.
  • the potential at this time is as shown in FIG.
  • the row selection transistor 33 outputs a signal (reset signal) corresponding to the potential of the second charge storage region 13 in the state of FIG. 6F to the output signal line OS. Then, this signal is held in the signal processing unit 103. After outputting the reset signal, the scanning circuit 102 turns off the row selection transistor 33.
  • the signal processing unit 103 subtracts the reset signal held in FIG. 4F from the image pickup signal held in FIG. 4D to obtain an image pickup signal from which noise has been removed.
  • FIG. 7 is a timing chart for explaining the imaging operation for one pixel row of the solid-state imaging device 100 shown in FIG. 1 (when the amount of incident light is large).
  • Each notation (RW, RS, storage unit (1), barrier, storage unit (2)) in FIG. 7 is the same as FIG.
  • FIGS. 8 to 10 are diagrams showing potential transitions in the semiconductor substrate 30 during the imaging operation for one pixel row of the solid-state imaging device 100 shown in FIG. 1 (when the amount of incident light is large).
  • 8 (a) to 8 (c), FIG. 9 (d) to (f), and FIG. 10 (g) show the inside of the semiconductor substrate 30 in each of the periods (a) to (g) shown in FIG. FIG. 8 to 10 (accumulation (1), barrier, accumulation (2), RG, RD) are the same as those in FIGS. Further, in FIGS. 8 to 10, the potential becomes higher toward the lower side.
  • the scanning circuit 102 switches the voltage applied to the gate electrode 14 of the reset transistor 31 from the low level to the high level.
  • FIG. 8A shows the potential state during reset.
  • FIG. 8B shows the potential state after the reset is completed. As shown in FIG. 8B, after the reset is completed, the potential of the charge storage unit 10 becomes slightly shallower than that in FIG. 8A due to capacitive coupling.
  • the row selection transistor 33 After completion of the reset, the row selection transistor 33 outputs a signal (reset signal) corresponding to the potential of the second charge accumulation region 13 in the state of FIG. 8B to the output signal line OS. This signal is held in the signal processing unit 103 as a reset signal included in the imaging signal of the previous frame. Then, the signal processing unit 103 performs processing for subtracting the reset signal from the imaging signal of the previous frame. When the reset signal is output, the scanning circuit 102 turns off the row selection transistor 33.
  • reset signal reset signal
  • the charge accumulation period starts after the reset in FIG. 8B is completed.
  • the first charge accumulation region 11, the separation / connection region 12, and the second charge accumulation region 13 are conductive at a potential equal to or lower than the potential of the separation / connection region 12 determined by the power supply voltage VDD applied to the electrode 12a. . Therefore, the holes that have moved to the first charge accumulation region 11 are also accumulated in the separation / connection region 12 and the second charge accumulation region 13. Accordingly, all the potentials of the first charge accumulation region 11, the separation / connection region 12, and the second charge accumulation region 13 are uniformly increased.
  • FIG. 8C is a diagram showing a potential state during the charge accumulation period when the amount of holes transferred to the pixel electrode 21 is equal to or less than a threshold value. As shown in FIG. 8C, the region (charge storage unit 10) including the first charge storage region 11, the separation / connection region 12, and the second charge storage region 13 is in accordance with incident light. Hole H is accumulated.
  • the holes further move to the pixel electrode 21, and the potentials of the first charge storage region 11 and the second charge storage region 13 are applied to the electrode 12a.
  • VDD voltage
  • the potential of the second charge storage region 13 becomes constant at a slightly higher level than the barrier potential, and does not increase any higher. . This is because the current flowing from the semiconductor substrate 30 into the second charge accumulation region 13 is balanced with the current flowing from the second charge accumulation region 13 to the first charge accumulation region 11 beyond the barrier potential. .
  • the holes that have moved to the pixel electrode 21 are stored only in the first charge storage region 11. Will come to be. Then, only the potential of the first charge accumulation region 11 continues to rise to the same extent as the bias voltage applied to the counter electrode 23 at the maximum.
  • the scanning circuit 102 turns on the row selection transistor 33 (FIGS. 7E and 9E).
  • a signal (imaging signal) corresponding to the potential of the second charge accumulation region 13 (potential slightly higher than the barrier potential) passes from the output transistor 32 via the row selection transistor 33.
  • This imaging signal is held by the signal processing unit 103.
  • FIG. 9 (f) shows the potential state during reset.
  • the scanning circuit 102 returns the voltage applied to the gate electrode 14 of the reset transistor 31 to the low level, the reset is completed.
  • the potential at this time is as shown in FIG.
  • the row selection transistor 33 outputs a signal (reset signal) corresponding to the potential of the second charge accumulation region 13 in the state of FIG. 10G to the output signal line OS. Then, this signal is held in the signal processing unit 103.
  • the signal processing unit 103 subtracts the reset signal held in FIG. 7G from the image pickup signal held in FIG. 7E to obtain an image pickup signal from which noise has been removed.
  • the amount of holes accumulated in the charge accumulation unit 10 is a predetermined amount (charge accumulation when the potential of the second charge accumulation region 13 becomes the same as the barrier potential). If the amount of holes accumulated in the portion 10 exceeds the second charge accumulation region 13, no more hole accumulation is performed in the second charge accumulation region 13, and only the first charge accumulation region 11 accumulates holes. Is called. For this reason, even when excessive light is incident on the solid-state imaging device 100, the potential of the second charge accumulation region 13 is slightly higher than the potential (barrier potential) at which the second charge accumulation region 13 may be destroyed. Value) or more.
  • FIG. 11 shows an image obtained by imaging the sun using a solid-state imaging device in which pixels having the configuration shown in FIG. 14 are arranged in an array, and then performing dark imaging by shielding the solid-state imaging device.
  • FIG. 12 shows an image obtained by imaging the sun using the solid-state imaging device in which the pixels having the configuration shown in FIG. 2 are arranged in an array, and then performing dark imaging by shielding the solid-state imaging device.
  • the potential of the floating diffusion 4 rises abruptly due to very strong sunlight, and the floating diffusion 4 is destroyed.
  • Dark current (electrons) increased dramatically in the pixel. 11 and 12, when holes are generated as signals, they are displayed as white on the image. For this reason, it is considered that the failure location appeared as a black circular burn-in as shown in FIG.
  • the separation / connection region 12 can suppress a significant potential increase in the second charge accumulation region 13 and can prevent a failure from occurring. Therefore, in FIG. 12, it is considered that the burn-in as shown in FIG. 11 does not occur and a uniform output is obtained.
  • the isolation / connection region 12 electrically isolates the first charge storage region 11 and the second charge storage region 13 at a position deeper than a predetermined potential (for example, the power supply voltage VDD), and As long as it has a function of being electrically connected at a position equal to or lower than this potential, it is sufficient.
  • a predetermined potential for example, the power supply voltage VDD
  • it can also be formed by an impurity region formed in the semiconductor substrate 30.
  • FIG. 13 is a diagram showing a modification of the solid-state imaging device 100 shown in FIG. FIG. 13 corresponds to FIG.
  • the pixel 101 shown in FIG. 13 is the pixel 101 shown in FIG. 3 except that the isolation / connection region 12 and the electrode 12a are deleted and a p-type impurity region 120 and an n-type impurity region 121 are added. It is the same composition as.
  • the n-type impurity region 121 is formed in the p-type well layer 30 a between the first charge accumulation region 11 and the second charge accumulation region 13.
  • the impurity concentration of the n-type impurity region 121 is lower than the impurity concentration of each of the first charge storage region 11 and the second charge storage region 13.
  • a p-type impurity region 120 is formed on the surface of the n-type impurity region 121.
  • the n-type impurity region 121 causes the first charge storage region 11 and the second charge storage region 13 to be electrically connected at a potential higher than a predetermined potential in the cross-sectional potential of the semiconductor substrate 30. They are separated and electrically connected at a potential lower than the predetermined potential. That is, the n-type impurity region 121 functions as an isolation / connection region.
  • the p-type impurity region 120 is provided, an effect such as dark current reduction can be obtained.
  • the electrode 12a for applying a fixed voltage is not necessary. Therefore, the number of wirings can be reduced and the pixels can be miniaturized as compared with the pixel configuration in FIG.
  • the charge read out from the photoelectric conversion unit P and accumulated in the floating diffusion 4 is a hole, and the signal readout circuit S is formed by an n-channel MOS transistor.
  • the charge taken out from the photoelectric conversion unit P is an electron
  • the signal readout circuit S is formed of a p-channel MOS transistor.
  • the n-type and p-type in the solid-state imaging device described so far are all reversed.
  • a value (for example, ⁇ 10 V) lower than a reference voltage GND (for example, 0 V) serving as a reference for all potentials supplied to the signal readout circuit is applied to the counter electrode.
  • the in-substrate cross-sectional potential is as shown in FIGS. However, the potential increases as it goes upward in each figure. Therefore, the same effect as described above can be obtained.
  • the disclosed solid-state imaging device includes: a photoelectric conversion unit formed above a semiconductor substrate; and a MOS type signal readout circuit formed on the semiconductor substrate that reads a signal corresponding to a charge generated in the photoelectric conversion unit.
  • a solid-state imaging device in which pixels are arranged in an array, wherein the photoelectric conversion unit includes a pixel electrode formed above the semiconductor substrate and divided for each pixel, and a counter electrode formed above the pixel electrode And a photoelectric conversion layer formed between the pixel electrode and the counter electrode, the signal readout circuit of the signal readout circuit so that holes of the charges generated in the photoelectric conversion layer move to the pixel electrode A bias voltage higher than a power supply voltage is applied to the counter electrode, and the signal readout circuit includes a charge storage unit that is formed in the semiconductor substrate and stores holes that have moved to the pixel electrode, and the charge storage unit.
  • a first charge storage region formed of an n-type impurity region, a second charge storage region formed of an n-type impurity region formed adjacent to the first charge storage region, and the first charge storage region A separation / connection region in which the charge accumulation region and the second charge accumulation region are electrically separated at a cross-sectional potential higher than a predetermined potential and electrically connected at a potential lower than the predetermined potential.
  • each of the first charge storage region, the second charge storage region, and the separation / connection region has the pixel current. Holes that move from the pixel electrode, and after the amount of holes that move to the pixel electrode exceeds the predetermined amount, holes that move from the pixel electrode are accumulated only in the first charge accumulation region. And the output transistor outputs a signal corresponding to the potential of the second charge storage region.
  • the predetermined potential is higher than the reset potential.
  • the disclosed solid-state imaging device includes: a photoelectric conversion unit formed above a semiconductor substrate; and a MOS type signal readout circuit formed on the semiconductor substrate that reads a signal corresponding to a charge generated in the photoelectric conversion unit.
  • a solid-state imaging device in which pixels are arranged in an array, wherein the photoelectric conversion unit includes a pixel electrode formed above the semiconductor substrate and divided for each pixel, and a counter electrode formed above the pixel electrode And a photoelectric conversion layer formed between the pixel electrode and the counter electrode, and a reference of the signal readout circuit so that electrons out of charges generated in the photoelectric conversion layer move to the pixel electrode
  • a bias voltage lower than the voltage is applied to the counter electrode, and the signal readout circuit includes a charge storage unit formed in the semiconductor substrate and storing electrons moved to the pixel electrode, and the charge storage unit.
  • a first charge storage region formed of a p-type impurity region, a second charge storage region formed of a p-type impurity region formed adjacent to the first charge storage region, and the first charge storage region A separation / connection region in which the charge accumulation region and the second charge accumulation region are electrically separated at a cross-sectional potential lower than a predetermined potential and electrically connected at a potential higher than the predetermined potential.
  • each of the first charge storage region, the second charge storage region, and the separation / connection region has the pixel current.
  • the electrons moving from the pixel electrode are accumulated only in the first charge accumulation region after the amount of electrons moving to the pixel electrode exceeds the predetermined amount.
  • the output transistor outputs a signal corresponding to the potential of the second charge storage region.
  • the predetermined potential is lower than the reset potential.
  • the separation / connection region is formed above the semiconductor substrate between the first charge accumulation region and the second charge accumulation region, and a gate electrode to which a fixed voltage is applied Is formed.
  • the disclosed solid-state imaging device includes one in which the fixed voltage is the power supply voltage.
  • the disclosed solid-state imaging device includes one in which the fixed voltage is the reference voltage.
  • the separation / connection region is configured by an impurity region formed between the first charge accumulation region and the second charge accumulation region in the semiconductor substrate. is there.
  • the impurity region has the same conductivity type as each of the first charge storage region and the second charge storage region, and the impurity concentration of the impurity region is the first charge. It is lower than each of the storage region and the second charge storage region.
  • the disclosed solid-state imaging device is provided with another impurity region having a conductivity type opposite to that of the impurity region on the surface of the impurity region.
  • the disclosed imaging device includes the solid-state imaging device.

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Abstract

　過大光が入射しても故障しない積層型の固体撮像素子を提供する。　固体撮像素子１００は、基板１０上方の光電変換部Ｐと、光電変換部Ｐで発生した電荷に応じた信号を読みだす回路Ｓとを含む画素１０１を複数有する。回路Ｓは、基板１０内に形成され画素電極２１に移動した正孔が蓄積される電荷蓄積部１０と、電荷蓄積部１０の電位に応じた信号を出力する出力トランジスタ３２とを含む。電荷蓄積部１０は、画素電極２１と電気的に接続される電荷蓄積領域１１と、領域１１の隣に離間して形成される電荷蓄積領域１３と、領域１１と領域１３とを、断面ポテンシャルにおいて、所定の電位よりも高い電位においては電気的に分離し、前記所定の電位以下の電位においては電気的に接続する領域１２とにより構成され、出力トランジスタ３２は領域１３の電位に応じた信号を出力する。

Description

固体撮像素子及び撮像装置
　本発明は、固体撮像素子及び撮像装置に関する。
　近年の固体撮像素子の高感度化、多画素化に対応するために、シリコン基板上方に一対の電極とこれらで挟まれた光電変換層を含む光電変換部を有する光電変換層積層型の固体撮像素子が注目されてきている。この固体撮像素子は、光電変換層で発生した電荷を当該一対の電極の一方からシリコン基板に移動させて蓄積し、この蓄積電荷に応じた信号を、シリコン基板に形成した信号読出し回路で読み出す（特許文献１参照）。
　特許文献１は、光電変換層積層型の固体撮像素子において、シリコン基板上方の光電変換層で発生した電荷のうちの正孔をシリコン基板内の電荷蓄積部に蓄積し、この電荷蓄積部に蓄積された正孔に応じた信号を信号読出し回路によって読みだす構成を開示している。このような構成により、光電変換層に有機材料を用いた場合でも、感度低下及び分光感度のブロード化を防ぐことが可能となっている。
日本国特開２００７－８１１３７号公報
　特許文献１に記載の固体撮像素子は、光電変換層で発生した正孔をシリコン基板内のｐ型不純物層からなる電荷蓄積部に蓄積し、ｐチャネルＭＯＳトランジスタによって当該正孔に応じた信号を読みだすものである。正孔に応じた信号の読出し方式としては様々なものが考えられる。例えば、光電変換層で発生した正孔をシリコン基板内のｎ型不純物層からなる電荷蓄積部に蓄積し、ｎチャネルＭＯＳトランジスタによって当該正孔に応じた信号を読みだす構成が考えられる。以下、この構成について図１４を参照して説明する。
　図１４は、光電変換層積層型の固体撮像素子の１画素の読み出し回路の構成例を示す図である。
　画素電極１と、対向電極２と、画素電極１及び対向電極２の間の光電変換層３とにより半導体基板上方の光電変換部が構成される。半導体基板には、画素電極１と電気的に接続されるｎ型不純物層からなるフローティングディフュージョン４と、フローティングディフュージョン４の電位をリセットするためのｎチャネル型のリセットトランジスタ５と、フローティングディフュージョン４の電位に応じた電圧信号を出力するｎチャネル型の出力トランジスタ６とが形成される。出力トランジスタ６のゲート電極はフローティングディフュージョン４に接続される。
　図１４に示される対向電極２には、読み出し回路に供給される電源電圧ＶＤＤ（例えば３Ｖ）よりも高いバイアス電圧（５～２０Ｖ程度、例えば１０Ｖ）が印加される。このバイアス電圧によって画素電極１及び対向電極２間に電界が発生する。この電界により、光電変換層３で発生した電荷のうちの正孔が画素電極１に移動し、画素電極１に移動した正孔がフローティングディフュージョン４に蓄積される。フローティングディフュージョン４に正孔が蓄積されると、フローティングディフュージョン４の電位は上昇する。
　光電変換層に過大光が入射した場合、フローティングディフュージョン４の電位は、最大で、対向電極２に印加されるバイアス電圧と同程度まで上昇する。このような過電圧がフローティングディフュージョン４に印加されると、フローティングディフュージョン４が破壊されてしまい、焼き付き等の故障が発生する。
　なお、このような故障は、光電変換層で発生した電子をシリコン基板内のｐ型不純物層からなる電荷蓄積部に蓄積し、ｐチャネルＭＯＳトランジスタによって当該電子に応じた信号を読みだす構成においても、同様に発生する。
　本発明は、上記事情に鑑みてなされたものであり、過大光が入射された場合でも故障することのない光電変換層積層型の固体撮像素子及びそれを備える撮像装置を提供することを目的とする。
　本発明の固体撮像素子は、半導体基板上方に形成された光電変換部と、前記光電変換部で発生した電荷に応じた信号を読みだす前記半導体基板に形成されたＭＯＳ型の信号読出し回路とを含む画素がアレイ状に配置された固体撮像素子であって、前記光電変換部は、前記半導体基板上方に形成され前記画素毎に分割される画素電極と、前記画素電極上方に形成される対向電極と、前記画素電極と前記対向電極との間に形成される光電変換層とを含み、前記光電変換層で発生した電荷のうちの正孔が前記画素電極に移動するよう、前記信号読出し回路の電源電圧よりも高いバイアス電圧が前記対向電極には印加され、前記信号読出し回路は、前記半導体基板内に形成され前記画素電極に移動した正孔が蓄積される電荷蓄積部と、前記電荷蓄積部の電位に応じた信号を出力する出力トランジスタと、前記電荷蓄積部の電位を所定のリセット電位にリセットするためのリセットトランジスタとを含み、前記電荷蓄積部は、前記画素電極と電気的に接続されるｎ型不純物領域からなる第一の電荷蓄積領域と、前記第一の電荷蓄積領域の隣に離間して形成されるｎ型不純物領域からなる第二の電荷蓄積領域と、前記第一の電荷蓄積領域と前記第二の電荷蓄積領域とを、断面ポテンシャルにおいて所定の電位よりも高い電位においては電気的に分離し、前記所定の電位以下の電位においては電気的に接続する分離／接続領域とにより構成され、前記画素電極に移動する正孔の量が所定量までは前記第一の電荷蓄積領域、前記第二の電荷蓄積領域、及び前記分離／接続領域の各々に前記画素電極から移動する正孔を蓄積し、前記画素電極に移動する正孔の量が前記所定量を越えてからは前記第一の電荷蓄積領域のみに前記画素電極から移動する正孔を蓄積するものであり、前記出力トランジスタは、前記第二の電荷蓄積領域の電位に応じた信号を出力するものである。
　本発明の固体撮像素子は、半導体基板上方に形成された光電変換部と、前記光電変換部で発生した電荷に応じた信号を読みだす前記半導体基板に形成されたＭＯＳ型の信号読出し回路とを含む画素がアレイ状に配置された固体撮像素子であって、前記光電変換部は、前記半導体基板上方に形成され前記画素毎に分割される画素電極と、前記画素電極上方に形成される対向電極と、前記画素電極と前記対向電極との間に形成される光電変換層とを含み、前記光電変換層で発生した電荷のうちの電子が前記画素電極に移動するよう、前記信号読出し回路の基準電圧よりも低いバイアス電圧が前記対向電極には印加され、前記信号読出し回路は、前記半導体基板内に形成され前記画素電極に移動した電子が蓄積される電荷蓄積部と、前記電荷蓄積部の電位に応じた信号を出力する出力トランジスタと、前記電荷蓄積部の電位を所定のリセット電位にリセットするためのリセットトランジスタとを含み、前記電荷蓄積部は、前記画素電極と電気的に接続されるｐ型不純物領域からなる第一の電荷蓄積領域と、前記第一の電荷蓄積領域の隣に離間して形成されるｐ型不純物領域からなる第二の電荷蓄積領域と、前記第一の電荷蓄積領域と前記第二の電荷蓄積領域とを、断面ポテンシャルにおいて所定の電位よりも低い電位においては電気的に分離し、前記所定の電位以上の電位においては電気的に接続する分離／接続領域とにより構成され、前記画素電極に移動する電子の量が所定量までは前記第一の電荷蓄積領域、前記第二の電荷蓄積領域、及び前記分離／接続領域の各々に前記画素電極から移動する電子を蓄積し、前記画素電極に移動する電子の量が前記所定量を越えてからは前記第一の電荷蓄積領域のみに前記画素電極から移動する電子を蓄積するものであり、前記出力トランジスタは、前記第二の電荷蓄積領域の電位に応じた信号を出力するものである。
　本発明の撮像装置は、前記固体撮像素子を備えるものである。
　本発明によれば、過大光が入射された場合でも故障することのない光電変換層積層型の固体撮像素子及びそれを備える撮像装置を提供することができる。
本発明の一実施形態を説明するための光電変換層積層型の固体撮像素子１００の平面模式図 図１に示される固体撮像素子１００における画素１０１の概略構成を模式的に示す図 図１に示される固体撮像素子１００における画素１０１の概略構成を示す断面模式図 図１に示される固体撮像素子１００の１画素行分の撮像動作（入射光量が少ない場合）を説明するためのタイミングチャート 図１に示される固体撮像素子１００の１画素行分の撮像動作（入射光量が少ない場合）時の半導体基板３０内のポテンシャル遷移を示す図 図１に示される固体撮像素子１００の１画素行分の撮像動作（入射光量が少ない場合）時の半導体基板３０内のポテンシャル遷移を示す図 図１に示される固体撮像素子１００の１画素行分の撮像動作（入射光量が多い場合）を説明するためのタイミングチャート 図１に示される固体撮像素子１００の１画素行分の撮像動作（入射光量が多い場合）時の半導体基板３０内のポテンシャル遷移を示す図 図１に示される固体撮像素子１００の１画素行分の撮像動作（入射光量が多い場合）時の半導体基板３０内のポテンシャル遷移を示す図 図１に示される固体撮像素子１００の１画素行分の撮像動作（入射光量が多い場合）時の半導体基板３０内のポテンシャル遷移を示す図 図１４に示される構成の画素をアレイ状に配置した固体撮像素子を用いて太陽を撮像した後に、この固体撮像素子を遮光して暗時撮像を行って得られた画像を示す図 図２に示される構成の画素をアレイ状に配置した固体撮像素子を用いて太陽を撮像した後に、この固体撮像素子を遮光して暗時撮像を行って得られた画像を示す図 図１に示される固体撮像素子１００の変形例を示す図 光電変換層積層型の固体撮像素子の１画素の読み出し回路の構成例を示す図
　以下、本発明の実施形態について図面を参照して説明する。
　図１は、本発明の一実施形態を説明するための光電変換層積層型の固体撮像素子１００の平面模式図である。この固体撮像素子１００は、デジタルカメラ及びデジタルビデオカメラ等の撮像装置、電子内視鏡及びカメラ付携帯電話機等に搭載される撮像モジュール、等に搭載して用いられる。
　図１に示す固体撮像素子１００は、行方向とこれに直交する列方向に二次元アレイ状（図１の例では正方格子状）に配列された複数の画素１０１と、画素１０１からの信号の読み出しを制御するための走査回路１０２と、各画素１０１から出力される信号を処理する信号処理部１０３と、固体撮像素子１００を統括制御する制御部１０４とを備える。
　走査回路１０２は、リセット線ＲＳ及び行選択線ＲＷの各々を介して、各画素１０１に含まれる後述する信号読出し回路に接続される。信号処理部１０３は、出力信号線ＯＳを介して各画素１０１と接続される。
　図２は、図１に示される固体撮像素子１００における画素１０１の概略構成を模式的に示す図である。図３は、図１に示される固体撮像素子１００における画素１０１の概略構成を示す断面模式図である。
　図２、３に示されるように、画素１０１は、ｐ型シリコン基板３０ｂとｐ型シリコン基板３０ｂ上に形成されたｐ型ウェル層３０ａとからなる半導体基板３０上方に形成される光電変換部Ｐと、半導体基板３０に形成されたＭＯＳ型の信号読出し回路Ｓとを備える。
　光電変換部Ｐは、半導体基板３０上方に形成された画素電極２１と、画素電極２１上方に形成された対向電極２３と、画素電極２１と対向電極２３の間に設けられた光電変換層２２とを含む。
　対向電極２３は、その上方から光が入射される。対向電極２３は、光電変換層２２に光を入射させる必要があるため、入射光に対して透明なＩＴＯ等の導電性材料で構成される。対向電極２３は、全ての画素１０１で共通の一枚構成であるが、画素１０１毎に分割してあっても良い。
　画素電極２１は、画素１０１毎に分割された薄膜電極である。画素電極２１は、透明又は不透明の導電性材料（ＩＴＯやアルミニウムや窒化チタン等）によって構成される。
　光電変換層２２は、入射光のうちの特定の波長域を吸収して、吸収した光量に応じた電荷を発生する有機又は無機の光電変換材料を含んで構成された層である。光電変換層２２と対向電極２３の間、又は、光電変換層２２と画素電極２１の間には、電極から光電変換層２２に電荷が注入されるのを抑制する電荷ブロッキング層が設けられていてもよい。
　光電変換層２２で発生した電荷のうちの正孔が画素電極２１に移動し、電子が対向電極２３に移動するように、対向電極２３にはバイアス電圧が印加される。光電変換層２２が十分に高い感度を発現するように、バイアス電圧には、信号読み出し回路Ｓに供給される電圧の最大値である電源電圧ＶＤＤ（例えば３Ｖ）よりも高い電圧（５～２０Ｖ程度、例えば１０Ｖ）が用いられる。
　図２に示されるように、信号読出し回路Ｓは、電荷蓄積部１０と、電荷蓄積部１０の電位を所定のリセット電位（例えば０．５Ｖ）にリセットするためのリセットトランジスタ３１と、出力トランジスタ３２と、行選択トランジスタ３３とを備える。電荷蓄積部１０は、第一の電荷蓄積領域１１と、第二の電荷蓄積領域１３と、第一の電荷蓄積領域１１及び第二の電荷蓄積領域１３を電位の深い部分では電気的に分離し、電位の浅い部分では電気的に接続する分離／接続領域１２とにより構成される。以下、図３を参照して、信号読出し回路Ｓの詳細を説明する。
　図３に示されるように、第一の電荷蓄積領域１１は、半導体基板３０内のｐ型ウェル層３０ａ表面部に形成されたｎ型不純物領域により構成される。第一の電荷蓄積領域１１は、半導体基板３０上に形成された導電性材料からなるコンタクト部２４によって画素電極２１と電気的に接続される。
　ｐ型ウェル層３０ａ内において第一の電荷蓄積領域１１の隣には、少し離間してｎ型不純物領域からなる第二の電荷蓄積領域１３が形成されている。
　第一の電荷蓄積領域１１と第二の電荷蓄積領域１３との間の半導体基板３０上には、図示しない絶縁膜を介して電極１２ａが形成されている。この電極１２ａには、固定電圧（図３では、信号読出し回路Ｓに供給される電源電圧ＶＤＤ（例えば３Ｖ））が印加されるようになっている。この電極１２ａと重なるｐ型ウェル層３０ａの領域が分離／接続領域１２である。この分離／接続領域１２が、第一の電荷蓄積領域１１と第二の電荷蓄積領域１３とを、半導体基板３０の断面ポテンシャルにおいて所定の電位よりも高い電位においては電気的に分離し、当該所定の電位以下の電位においては電気的に接続する。
　ｐ型ウェル層３０ａ内において、第二の電荷蓄積領域１３の隣には少し離間してｎ型不純物領域からなる不純物領域１５が形成されている。第二の電荷蓄積領域１３と不純物領域１５との間の半導体基板３０上には、図示しない絶縁膜を介してゲート電極１４が形成されている。このゲート電極１４には、図１に示されるリセット線ＲＳが接続される。不純物領域１５には、リセット電圧（例えば０．５Ｖ）を供給するための電源が接続される。第二の電荷蓄積領域１３と、不純物領域１５と、ゲート電極１４と、ゲート電極１４下方のチャネル領域とにより、図２に示されるリセットトランジスタ３１が構成される。
　ゲート電極１４に印加する電圧を制御して、リセットトランジスタ３１のチャネル領域の電位を不純物領域１５の電位（リセット電位）よりも深くすることで、不純物領域１５から電荷蓄積部１０に電子を注入して、電荷蓄積部１０の電位をリセット電位にリセットすることができる。
　ｐ型ウェル層３０ａ内において、半導体領域１５の隣には少し離間してｎ型不純物領域からなる不純物領域２０が形成されている。ｐ型ウェル層３０ａ内において、不純物領域２０の隣には少し離間してｎ型不純物領域からなる不純物領域１７が形成されている。不純物領域２０と不純物領域１７との間の半導体基板３０上には、図示しない絶縁膜を介してゲート電極１６が形成されている。不純物領域２０と不純物領域１７とゲート電極１６とゲート電極１６下方のチャネル領域とにより、図２に示される出力トランジスタ３２が構成される。
　出力トランジスタ３２のゲート電極１６は、配線によって第二の電荷蓄積領域１３に接続されている。出力トランジスタ３２の不純物領域２０には電源電圧ＶＤＤを供給する電源が接続される。出力トランジスタ３２は、第二の電荷蓄積領域１３に蓄積される正孔の量によって決まる第二の電荷蓄積領域１３の電位に応じた信号を行選択トランジスタ３３に出力する。
　ｐ型ウェル層３０ａ内において、不純物領域１７の隣には少し離間してｎ型不純物領域からなる不純物領域１９が形成されている。不純物領域１７と不純物領域１９との間の半導体基板３０上には、図示しない絶縁膜を介してゲート電極１８が形成されている。不純物領域１７と不純物領域１９とゲート電極１８とゲート電極１８下方のチャネル領域とにより、図２に示される行選択トランジスタ３３が構成される。
　行選択トランジスタ３３のゲート電極１８には図１に示される行選択線ＲＷが接続されている。行選択トランジスタ３３の不純物領域１９には図１に示される出力信号線ＯＳが接続されている。行選択トランジスタ３３がオンすると、出力トランジスタ３２から出力された信号が出力信号線ＯＳに出力される。
　以上のように構成された固体撮像素子１００の動作について説明する。固体撮像素子１００は、電荷蓄積部１０に含まれる分離／接続領域１２の機能により、入射光の量によって動作が異なる。このため、以下では、入射光の量が少ないときと多いときとに分けて、固体撮像素子１００の動作を説明する。
　図４は、図１に示される固体撮像素子１００の１画素行分の撮像動作（入射光量が少ない場合）を説明するためのタイミングチャートである。図４において、“ＲＷ”は、行選択線ＲＷに供給される電圧波形を示している。また、“ＲＳ”は、リセット線ＲＳに供給される電圧波形を示している。また、“蓄積部（１）”は、第一の電荷蓄積領域１１の電位を示している。また、“障壁”は、分離／接続領域１２の電位を示している。また、“蓄積部（２）”は、第二の電荷蓄積領域１３の電位を示している。
　図５及び図６は、図１に示される固体撮像素子１００の１画素行分の撮像動作（入射光量が少ない場合）時の半導体基板３０内のポテンシャル遷移を示す図である。図５の（ａ）～（ｃ）と図６の（ｄ）～（ｆ）は、図４に示される（ａ）～（ｆ）の各期間における半導体基板３０内のポテンシャル図である。図５及び図６において、“蓄積（１）”は第一の電荷蓄積領域１１のポテンシャルを示している。また、“障壁”は分離／接続領域１２のポテンシャルを示している。また、“蓄積（２）”は第二の電荷蓄積領域１３のポテンシャルを示している。また、“ＲＧ”はリセットトランジスタ３１のチャネル領域のポテンシャルを示している。また、“ＲＤ”はリセットトランジスタ３１の不純物領域１５のポテンシャルを示している。また、図５及び図６において、電位は下側に向かうほど高くなっている。
　固体撮像素子１００では、その動作中、図４に示されるように、電荷蓄積部１０に電荷を蓄積する電荷蓄積期間と、電荷蓄積期間中に電荷蓄積部１０の第二の電荷蓄積領域１３に蓄積された電荷に応じた信号を読みだす信号読出し期間とからなるフレーム期間（フレーム）が繰り返される。
　フレーム期間の開始前になると、走査回路１０２が、リセットトランジスタ３１のゲート電極１４に印加する電圧をローレベルからハイレベルに切り替える。リセット中のポテンシャル状態を示しているのが図５（ａ）である。図５（ａ）に示されるように、ゲート電極１４に印加される電圧がハイレベルになると、リセットトランジスタ３１のチャネル領域の電位が、リセットトランジスタ３１の不純物領域１５の電位（リセット電位）よりも高くなる。この結果、リセットトランジスタ３１の不純物領域１５から電荷蓄積部１０に電子が注入されて、第一の電荷蓄積領域１１、分離／接続領域１２、及び第二の電荷蓄積領域１３の全ての電位がリセット電位にリセットされる。
　次に、走査回路１０２は、リセットトランジスタ３１のゲート電極１４に印加する電圧をハイレベルからローレベルに切り替えてリセットを完了させる。リセット完了後のポテンシャル状態を示しているのが図５（ｂ）である。図５（ｂ）に示されるように、ゲート電極１４に印加される電圧がローレベルになると、リセットトランジスタ３１のチャネル領域の電位が、リセットトランジスタ３１の不純物領域１５の電位よりも浅くなる。このとき、容量結合により、電荷蓄積部１０の電位は、図５（ａ）のときよりも若干浅くなる。
　リセット完了後、行選択トランジスタ３３からは、図５（ｂ）の状態における第二の電荷蓄積領域１３の電位に応じた信号（リセット信号）が出力信号線ＯＳに出力される。そして、この信号が前のフレームの撮像信号に含まれるリセット信号として信号処理部１０３に保持される。続いて、信号処理部１０３にて、前のフレームの撮像信号から当該リセット信号を減算する処理が行われる。リセット信号が出力されると、走査回路１０２は、行選択トランジスタ３３をオフにする。
　分離／接続領域１２の電位は電極１２ａに印加されている電源電圧ＶＤＤによって決まっており、図５（ａ），（ｂ）に示されるように、分離／接続領域１２の電位はリセット電位よりも深い位置にある。このため、リセットトランジスタ３１の不純物領域１５から注入される電子は、分離／接続領域１２にも蓄積される。したがって、リセット中及びリセット完了時には、第一の電荷蓄積領域１１、分離／接続領域１２、及び第二の電荷蓄積領域１３の全ての電位が同一電位になる。
　光電変換部Ｐには撮像動作中は常時光が当たっているため、図５（ｂ）のリセット完了後に電荷蓄積期間が開始する。この電荷蓄積期間中、光電変換層２２で発生した電荷のうちの正孔は画素電極２１に移動し、画素電極２１から第一の電荷蓄積領域１１に移動する。第一の電荷蓄積領域１１、分離／接続領域１２、及び第二の電荷蓄積領域１３は、電極１２ａに印加される電源電圧ＶＤＤによって決まる分離／接続領域１２の電位よりも低い電位では導通している。このため、第一の電荷蓄積領域１１に移動した正孔は、分離／接続領域１２及び第二の電荷蓄積領域１３にも蓄積される。したがって、第一の電荷蓄積領域１１、分離／接続領域１２、及び第二の電荷蓄積領域１３の全ての電位が均一に上昇する。
　図５（ｃ）は、電荷蓄積期間中のポテンシャル状態を示す図である。図５（ｃ）に示されるように、第一の電荷蓄積領域１１、分離／接続領域１２、及び第二の電荷蓄積領域１３を併せた領域（電荷蓄積部１０）には、入射光に応じた正孔Ｈが蓄積される。
　電荷蓄積期間の終了タイミングになると、走査回路１０２は、行選択トランジスタ３３をオンにする（図４（ｄ），図６（ｄ））。行選択トランジスタ３３がオンすると、第二の電荷蓄積領域１３の電位に応じた信号（撮像信号）が、出力トランジスタ３２から行選択トランジスタ３３を経由して出力信号線ＯＳに出力される。そして、この撮像信号が信号処理部１０３にて保持される。
　次に、走査回路１０２は、リセットトランジスタ３１のゲート電極１４に印加する電圧をローレベルからハイレベルに切り替えて、電荷蓄積部１０の電位をリセットする。リセット中のポテンシャル状態を示しているのが図６（ｅ）である。走査回路１０２がリセットトランジスタ３１のゲート電極１４に印加する電圧をローレベルに戻すと、リセットが完了される。このときのポテンシャルは図６（ｆ）に示されるようになる。リセットが完了すると、行選択トランジスタ３３からは、図６（ｆ）の状態における第二の電荷蓄積領域１３の電位に応じた信号（リセット信号）が出力信号線ＯＳに出力される。そして、この信号が信号処理部１０３に保持される。リセット信号の出力後、走査回路１０２は、行選択トランジスタ３３をオフにする。
　信号処理部１０３は、図４（ｄ）において保持した撮像信号から、図４（ｆ）において保持したリセット信号を減算することで、ノイズを除去した撮像信号を得る。
　図７は、図１に示される固体撮像素子１００の１画素行分の撮像動作（入射光量が多い場合）を説明するためのタイミングチャートである。図７における各表記（ＲＷ、ＲＳ、蓄積部（１）、障壁、蓄積部（２））は、図４と同じである。
　図８～１０は、図１に示される固体撮像素子１００の１画素行分の撮像動作（入射光量が多い場合）時の半導体基板３０内のポテンシャル遷移を示す図である。図８の（ａ）～（ｃ）と図９の（ｄ）～（ｆ）と図１０の（ｇ）は、図７に示される（ａ）～（ｇ）の各期間における半導体基板３０内のポテンシャル図である。図８～１０における各表記（蓄積（１）、障壁、蓄積（２）、ＲＧ、ＲＤ）は、図５，６と同じである。また、図８～１０において、電位は下側に向かうほど高くなっている。
　フレーム期間の開始前になると、走査回路１０２が、リセットトランジスタ３１のゲート電極１４に印加する電圧をローレベルからハイレベルに切り替える。リセット中のポテンシャル状態を示しているのが図８（ａ）である。
　次に、走査回路１０２は、リセットトランジスタ３１のゲート電極１４に印加する電圧をハイレベルからローレベルに切り替えてリセットを完了させる。リセット完了後のポテンシャル状態を示しているのが図８（ｂ）である。図８（ｂ）に示されるように、リセット完了後は、容量結合により、電荷蓄積部１０の電位は、図８（ａ）のときよりも若干浅くなる。
　リセット完了後、行選択トランジスタ３３からは、図８（ｂ）の状態における第二の電荷蓄積領域１３の電位に応じた信号（リセット信号）が出力信号線ＯＳに出力される。この信号は前のフレームの撮像信号に含まれるリセット信号として信号処理部１０３に保持される。そして、信号処理部１０３にて、前のフレームの撮像信号から当該リセット信号を減算する処理が行われる。リセット信号が出力されると、走査回路１０２は、行選択トランジスタ３３をオフにする。
　光電変換部Ｐには撮像動作中は常時光が当たっているため、図８（ｂ）のリセット完了後に電荷蓄積期間が開始する。この電荷蓄積期間中、光電変換層２２で発生した電荷のうちの正孔は画素電極２１に移動し、画素電極２１から第一の電荷蓄積領域１１に移動する。第一の電荷蓄積領域１１、分離／接続領域１２、及び第二の電荷蓄積領域１３は、電極１２ａに印加される電源電圧ＶＤＤによって決まる分離／接続領域１２の電位以下の電位では導通している。このため、第一の電荷蓄積領域１１に移動した正孔は、分離／接続領域１２及び第二の電荷蓄積領域１３にも蓄積される。したがって、第一の電荷蓄積領域１１、分離／接続領域１２、及び第二の電荷蓄積領域１３の全ての電位が均一に上昇する。
　図８（ｃ）は、画素電極２１に移動した正孔の量が閾値以下のときの電荷蓄積期間中のポテンシャル状態を示す図である。図８（ｃ）に示されるように、第一の電荷蓄積領域１１、分離／接続領域１２、及び第二の電荷蓄積領域１３を併せた領域（電荷蓄積部１０）には、入射光に応じた正孔Ｈが蓄積される。
　図９（ｄ）に示されるように、画素電極２１に正孔が更に移動し、第一の電荷蓄積領域１１と第二の電荷蓄積領域１３の各々の電位が、電極１２ａに印加される電源電圧ＶＤＤによって決まる分離／接続領域１２の電位（以下、障壁電位という）よりも高くなると、第二の電荷蓄積領域１３の電位は、障壁電位よりも僅かに高いところで一定となり、それ以上は高くならない。これは、半導体基板３０から第二の電荷蓄積領域１３に流入する電流と、第二の電荷蓄積領域１３から障壁電位を超えて第一の電荷蓄積領域１１に流出する電流とが釣り合うためである。
　したがって、第一の電荷蓄積領域１１と第二の電荷蓄積領域１３の各々の電位が障壁電位よりも高くなると、画素電極２１に移動してきた正孔は、第一の電荷蓄積領域１１のみに蓄積されるようになる。そして、第一の電荷蓄積領域１１の電位だけが最大で対向電極２３に印加されるバイアス電圧と同程度まで上昇を続ける。
　電荷蓄積期間の終了タイミングになると、走査回路１０２は、行選択トランジスタ３３をオンにする（図７（ｅ）、図９（ｅ））。行選択トランジスタ３３がオンすることにより、第二の電荷蓄積領域１３の電位（障壁電位よりも僅かに高い電位）に応じた信号（撮像信号）が、出力トランジスタ３２から行選択トランジスタ３３を経由して出力信号線ＯＳに出力される。この撮像信号は信号処理部１０３にて保持される。
　次に、走査回路１０２は、リセットトランジスタ３１のゲート電極１４に印加する電圧をローレベルからハイレベルに切り替えて、電荷蓄積部１０の電位をリセットする。リセット中のポテンシャル状態を示しているのが図９（ｆ）である。走査回路１０２がリセットトランジスタ３１のゲート電極１４に印加する電圧をローレベルに戻すと、リセットが完了される。このときのポテンシャルは図１０（ｇ）に示されるようになる。リセットが完了すると、行選択トランジスタ３３からは、図１０（ｇ）の状態における第二の電荷蓄積領域１３の電位に応じた信号（リセット信号）が出力信号線ＯＳに出力される。そして、この信号が信号処理部１０３に保持される。
　信号処理部１０３は、図７（ｅ）において保持した撮像信号から、図７（ｇ）において保持したリセット信号を減算することで、ノイズを除去した撮像信号を得る。
　以上のように、固体撮像素子１００によれば、電荷蓄積部１０に蓄積される正孔の量が所定量（第二の電荷蓄積領域１３の電位が障壁電位と同じになったときに電荷蓄積部１０に蓄積されている正孔量）を超えた場合には、第二の電荷蓄積領域１３にそれ以上の正孔蓄積は行われず、第一の電荷蓄積領域１１にのみ正孔蓄積が行われる。このため、固体撮像素子１００に過大光が入射した場合でも、第二の電荷蓄積領域１３の電位が、第二の電荷蓄積領域１３が破壊される恐れのある電位（障壁電位よりも僅かに高い値）以上になるのを防ぐことができる。
　図１１は、図１４に示される構成の画素をアレイ状に配置した固体撮像素子を用いて太陽を撮像した後に、この固体撮像素子を遮光して暗時撮像を行って得られた画像を示す図である。図１２は、図２に示される構成の画素をアレイ状に配置した固体撮像素子を用いて太陽を撮像した後に、この固体撮像素子を遮光して暗時撮像を行って得られた画像を示す図である。
　図１１に示される画像には、太陽光が照射された部分に対応する位置に黒い円状の焼き付きが発生したのに対し、図１２に示される画像には、いずれの部分にも焼き付きは全く発生しなかった。
　図１４に示される構成の画素を持つ固体撮像素子では、非常に強い太陽光によってフローティングディフュージョン４の電位が急激に上昇し過ぎてフローティングディフュージョン４が破壊されてしまい、破壊されたフローティングディフュージョン４を含む画素において暗電流（電子）が激増した。図１１、１２では正孔が信号として発生した場合に画像上で白として表示している。このため、故障により電子が激増したことで、図１１に示されるように、故障箇所が黒い円状の焼き付きとして表れたと考えられる。一方、固体撮像素子１００によれば、分離／接続領域１２によって、第二の電荷蓄積領域１３の大幅な電位上昇が抑制され、故障が発生するのを防止することができる。このため、図１２では、図１１に示されるような焼き付きが発生せず、均一な出力が得られたと考えられる。
　なお、分離／接続領域１２は、第一の電荷蓄積領域１１と第二の電荷蓄積領域１３とを、所定の電位（例えば、電源電圧ＶＤＤ）よりも深い位置では電気的に分離し、当該所定の電位以下の位置では電気的に接続する機能を持つものであればよい。例えば、図１３に示されるように、半導体基板３０内に形成した不純物領域によっても形成することができる。
　図１３は、図１に示される固体撮像素子１００の変形例を示す図である。図１３は、図３に対応する図である。
　図１３に示される画素１０１は、分離／接続領域１２及び電極１２ａを削除し、ｐ型不純物領域１２０と、ｎ型不純物領域１２１とを追加した点を除いては、図３に示される画素１０１と同じ構成である。
　ｎ型不純物領域１２１は、第一の電荷蓄積領域１１と第二の電荷蓄積領域１３の間におけるｐ型ウェル層３０ａ内に形成されている。ｎ型不純物領域１２１の不純物濃度は、第一の電荷蓄積領域１１及び第二の電荷蓄積領域１３の各々の不純物濃度よりも低い。
　ｎ型不純物領域１２１の表面にはｐ型不純物領域１２０が形成されている。このような構成により、ｎ型不純物領域１２１が、第一の電荷蓄積領域１１と第二の電荷蓄積領域１３とを、半導体基板３０の断面ポテンシャルにおいて所定の電位よりも高い電位においては電気的に分離し、当該所定の電位以下の電位においては電気的に接続する。つまり、ｎ型不純物領域１２１が分離／接続領域として機能する。また、ｐ型不純物領域１２０が設けられていることにより、暗電流低減等の効果も得ることができる。
　このように、分離／接続領域をｎ型不純物領域１２１によって形成する場合には、固定電圧を印加する電極１２ａが不要となる。このため、図３の画素構成と比較して、配線数を削減することができ、画素を微細化することができる。
　なお、本明細書では光電変換部Ｐから取り出してフローティングディフュージョン４に蓄積する電荷を正孔とし、信号読み出し回路ＳをｎチャネルＭＯＳトランジスタで形成する構成とした。しかし、光電変換部Ｐから取り出す電荷を電子とし、信号読み出し回路ＳをｐチャネルＭＯＳトランジスタで形成する構成としてもよい。この場合、これまで説明してきた固体撮像素子におけるｎ型とｐ型が全て逆になる。また、対向電極には信号読み出し回路に供給される全ての電位の基準となる基準電圧ＧＮＤ（例えば０Ｖ）よりも低い値（例えば－１０Ｖ）を印加する。この構成であっても、基板内断面ポテンシャルは図５，６，８－１０のようになる。ただし、各図において上に向かうほど電位は高くなる。したがって、上述してきたのと同様の効果が得られる。
　以上説明してきたように、本明細書には以下の事項が開示されている。
　開示された固体撮像素子は、半導体基板上方に形成された光電変換部と、前記光電変換部で発生した電荷に応じた信号を読みだす前記半導体基板に形成されたＭＯＳ型の信号読出し回路とを含む画素がアレイ状に配置された固体撮像素子であって、前記光電変換部は、前記半導体基板上方に形成され前記画素毎に分割される画素電極と、前記画素電極上方に形成される対向電極と、前記画素電極と前記対向電極との間に形成される光電変換層とを含み、前記光電変換層で発生した電荷のうちの正孔が前記画素電極に移動するよう、前記信号読出し回路の電源電圧よりも高いバイアス電圧が前記対向電極には印加され、前記信号読出し回路は、前記半導体基板内に形成され前記画素電極に移動した正孔が蓄積される電荷蓄積部と、前記電荷蓄積部の電位に応じた信号を出力する出力トランジスタと、前記電荷蓄積部の電位を所定のリセット電位にリセットするためのリセットトランジスタとを含み、前記電荷蓄積部は、前記画素電極と電気的に接続されるｎ型不純物領域からなる第一の電荷蓄積領域と、前記第一の電荷蓄積領域の隣に離間して形成されるｎ型不純物領域からなる第二の電荷蓄積領域と、前記第一の電荷蓄積領域と前記第二の電荷蓄積領域とを、断面ポテンシャルにおいて所定の電位よりも高い電位においては電気的に分離し、前記所定の電位以下の電位においては電気的に接続する分離／接続領域とにより構成され、前記画素電極に移動する正孔の量が所定量までは前記第一の電荷蓄積領域、前記第二の電荷蓄積領域、及び前記分離／接続領域の各々に前記画素電極から移動する正孔を蓄積し、前記画素電極に移動する正孔の量が前記所定量を越えてからは前記第一の電荷蓄積領域のみに前記画素電極から移動する正孔を蓄積するものであり、前記出力トランジスタは、前記第二の電荷蓄積領域の電位に応じた信号を出力するものである。
　開示された固体撮像素子は、前記所定の電位は前記リセット電位よりも高いものである。
　開示された固体撮像素子は、半導体基板上方に形成された光電変換部と、前記光電変換部で発生した電荷に応じた信号を読みだす前記半導体基板に形成されたＭＯＳ型の信号読出し回路とを含む画素がアレイ状に配置された固体撮像素子であって、前記光電変換部は、前記半導体基板上方に形成され前記画素毎に分割される画素電極と、前記画素電極上方に形成される対向電極と、前記画素電極と前記対向電極との間に形成される光電変換層とを含み、前記光電変換層で発生した電荷のうちの電子が前記画素電極に移動するよう、前記信号読出し回路の基準電圧よりも低いバイアス電圧が前記対向電極には印加され、前記信号読出し回路は、前記半導体基板内に形成され前記画素電極に移動した電子が蓄積される電荷蓄積部と、前記電荷蓄積部の電位に応じた信号を出力する出力トランジスタと、前記電荷蓄積部の電位を所定のリセット電位にリセットするためのリセットトランジスタとを含み、前記電荷蓄積部は、前記画素電極と電気的に接続されるｐ型不純物領域からなる第一の電荷蓄積領域と、前記第一の電荷蓄積領域の隣に離間して形成されるｐ型不純物領域からなる第二の電荷蓄積領域と、前記第一の電荷蓄積領域と前記第二の電荷蓄積領域とを、断面ポテンシャルにおいて所定の電位よりも低い電位においては電気的に分離し、前記所定の電位以上の電位においては電気的に接続する分離／接続領域とにより構成され、前記画素電極に移動する電子の量が所定量までは前記第一の電荷蓄積領域、前記第二の電荷蓄積領域、及び前記分離／接続領域の各々に前記画素電極から移動する電子を蓄積し、前記画素電極に移動する電子の量が前記所定量を越えてからは前記第一の電荷蓄積領域のみに前記画素電極から移動する電子を蓄積するものであり、前記出力トランジスタは、前記第二の電荷蓄積領域の電位に応じた信号を出力するものである。
　開示された固体撮像素子は、前記所定の電位は前記リセット電位よりも低いものである。
　開示された固体撮像素子は、前記分離／接続領域は、前記第一の電荷蓄積領域と前記第二の電荷蓄積領域の間の前記半導体基板上方に形成された、固定電圧が印加されるゲート電極によって形成されるものである。
　開示された固体撮像素子は、前記固定電圧が前記電源電圧であるものを含む。
　開示された固体撮像素子は、前記固定電圧が前記基準電圧であるものを含む。
　開示された固体撮像素子は、前記分離／接続領域は、前記半導体基板内の前記第一の電荷蓄積領域と前記第二の電荷蓄積領域との間に形成された不純物領域により構成されるものである。
　開示された固体撮像素子は、前記不純物領域が、前記第一の電荷蓄積領域及び前記第二の電荷蓄積領域の各々と同一導電型であり、前記不純物領域の不純物濃度は、前記第一の電荷蓄積領域及び前記第二の電荷蓄積領域の各々よりも低いものである。
　開示された固体撮像素子は、前記不純物領域の表面に、前記不純物領域と逆導電型の別の不純物領域を備えるものである。
　開示された撮像装置は、前記固体撮像素子を備えるものである。
　本発明によれば、過大光が入射された場合でも故障することのない光電変換層積層型の固体撮像素子及びそれを備える撮像装置を提供することができる。
　本発明を詳細にまた特定の実施態様を参照して説明したが、本発明の精神と範囲を逸脱することなく様々な変更や修正を加えることができることは当業者にとって明らかである。本出願は、２０１１年３月２８日出願の日本出願（特願２０１１－７０９４４）及び２０１１年５月１０日出願の日本出願（特願２０１１－１０５３３２）に基づくものであり、その内容はここに参照として取り込まれる。
１００　固体撮像素子
１０１　画素
１０　電荷蓄積部
１１　第一の電荷蓄積領域
１２　分離／接続領域
１３　第二の電荷蓄積領域
２１　画素電極
２２　光電変換層
２３　対向電極
３０　半導体基板
３１　リセットトランジスタ
３２　出力トランジスタ

Claims (12)

  1. 　半導体基板上方に形成された光電変換部と、前記光電変換部で発生した電荷に応じた信号を読みだす前記半導体基板に形成されたＭＯＳ型の信号読出し回路とを含む画素がアレイ状に配置された固体撮像素子であって、
    　前記光電変換部は、前記半導体基板上方に形成され前記画素毎に分割される画素電極と、前記画素電極上方に形成される対向電極と、前記画素電極と前記対向電極との間に形成される光電変換層とを含み、
    　前記光電変換層で発生した電荷のうちの正孔が前記画素電極に移動するよう、前記信号読出し回路の電源電圧よりも高いバイアス電圧が前記対向電極には印加され、
    　前記信号読出し回路は、前記半導体基板内に形成され前記画素電極に移動した正孔が蓄積される電荷蓄積部と、前記電荷蓄積部の電位に応じた信号を出力する出力トランジスタと、前記電荷蓄積部の電位を所定のリセット電位にリセットするためのリセットトランジスタとを含み、
    　前記電荷蓄積部は、前記画素電極と電気的に接続されるｎ型不純物領域からなる第一の電荷蓄積領域と、前記第一の電荷蓄積領域の隣に離間して形成されるｎ型不純物領域からなる第二の電荷蓄積領域と、前記第一の電荷蓄積領域と前記第二の電荷蓄積領域とを、断面ポテンシャルにおいて所定の電位よりも高い電位においては電気的に分離し、前記所定の電位以下の電位においては電気的に接続する分離／接続領域とにより構成され、前記画素電極に移動する正孔の量が所定量までは前記第一の電荷蓄積領域、前記第二の電荷蓄積領域、及び前記分離／接続領域の各々に前記画素電極から移動する正孔を蓄積し、前記画素電極に移動する正孔の量が前記所定量を越えてからは前記第一の電荷蓄積領域のみに前記画素電極から移動する正孔を蓄積するものであり、
    　前記出力トランジスタは、前記第二の電荷蓄積領域の電位に応じた信号を出力するものである固体撮像素子。
  2. 　請求項１記載の固体撮像素子であって、
    　前記所定の電位は前記リセット電位よりも高い固体撮像素子。
  3. 　半導体基板上方に形成された光電変換部と、前記光電変換部で発生した電荷に応じた信号を読みだす前記半導体基板に形成されたＭＯＳ型の信号読出し回路とを含む画素がアレイ状に配置された固体撮像素子であって、
    　前記光電変換部は、前記半導体基板上方に形成され前記画素毎に分割される画素電極と、前記画素電極上方に形成される対向電極と、前記画素電極と前記対向電極との間に形成される光電変換層とを含み、
    　前記光電変換層で発生した電荷のうちの電子が前記画素電極に移動するよう、前記信号読出し回路の基準電圧よりも低いバイアス電圧が前記対向電極には印加され、
    　前記信号読出し回路は、前記半導体基板内に形成され前記画素電極に移動した電子が蓄積される電荷蓄積部と、前記電荷蓄積部の電位に応じた信号を出力する出力トランジスタと、前記電荷蓄積部の電位を所定のリセット電位にリセットするためのリセットトランジスタとを含み、
    　前記電荷蓄積部は、前記画素電極と電気的に接続されるｐ型不純物領域からなる第一の電荷蓄積領域と、前記第一の電荷蓄積領域の隣に離間して形成されるｐ型不純物領域からなる第二の電荷蓄積領域と、前記第一の電荷蓄積領域と前記第二の電荷蓄積領域とを、断面ポテンシャルにおいて所定の電位よりも低い電位においては電気的に分離し、前記所定の電位以上の電位においては電気的に接続する分離／接続領域とにより構成され、前記画素電極に移動する電子の量が所定量までは前記第一の電荷蓄積領域、前記第二の電荷蓄積領域、及び前記分離／接続領域の各々に前記画素電極から移動する電子を蓄積し、前記画素電極に移動する電子の量が前記所定量を越えてからは前記第一の電荷蓄積領域のみに前記画素電極から移動する電子を蓄積するものであり、
    　前記出力トランジスタは、前記第二の電荷蓄積領域の電位に応じた信号を出力するものである固体撮像素子。
  4. 　請求項３記載の固体撮像素子であって、
    　前記所定の電位は前記リセット電位よりも低い固体撮像素子。
  5. 　請求項１又は２記載の固体撮像素子であって、
    　前記分離／接続領域は、前記第一の電荷蓄積領域と前記第二の電荷蓄積領域の間の前記半導体基板上方に形成された、固定電圧が印加されるゲート電極によって形成される固体撮像素子。
  6. 　請求項３又は４記載の固体撮像素子であって、
    　前記分離／接続領域は、前記第一の電荷蓄積領域と前記第二の電荷蓄積領域の間の前記半導体基板上方に形成された、固定電圧が印加されるゲート電極によって形成される固体撮像素子。
  7. 　請求項５記載の固体撮像素子であって、
    　前記固定電圧は、前記電源電圧である固体撮像素子。
  8. 　請求項６記載の固体撮像素子であって、
    　前記固定電圧は、前記基準電圧である固体撮像素子。
  9. 　請求項１～４のいずれか１項記載の固体撮像素子であって、
    　前記分離／接続領域は、前記半導体基板内の前記第一の電荷蓄積領域と前記第二の電荷蓄積領域との間に形成された不純物領域により構成される固体撮像素子。
  10. 　請求項９記載の固体撮像素子であって、
    　前記不純物領域は、前記第一の電荷蓄積領域及び前記第二の電荷蓄積領域の各々と同一導電型であり、
    　前記不純物領域の不純物濃度は、前記第一の電荷蓄積領域及び前記第二の電荷蓄積領域の各々よりも低い固体撮像素子。
  11. 　請求項１０記載の固体撮像素子であって、
    　前記不純物領域の表面に、前記不純物領域と逆導電型の別の不純物領域を備える固体撮像素子。
  12. 　請求項１～１１のいずれか１項記載の固体撮像素子を備える撮像装置。
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