JP5557795B2 - 固体撮像素子及び撮像装置 - Google Patents

固体撮像素子及び撮像装置 Download PDF

Info

Publication number
JP5557795B2
JP5557795B2 JP2011105332A JP2011105332A JP5557795B2 JP 5557795 B2 JP5557795 B2 JP 5557795B2 JP 2011105332 A JP2011105332 A JP 2011105332A JP 2011105332 A JP2011105332 A JP 2011105332A JP 5557795 B2 JP5557795 B2 JP 5557795B2
Authority
JP
Japan
Prior art keywords
region
potential
solid
imaging device
charge storage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2011105332A
Other languages
English (en)
Other versions
JP2012216739A (ja
Inventor
崇 後藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujifilm Corp
Original Assignee
Fujifilm Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujifilm Corp filed Critical Fujifilm Corp
Priority to JP2011105332A priority Critical patent/JP5557795B2/ja
Priority to PCT/JP2011/076557 priority patent/WO2012132098A1/ja
Priority to KR1020137025686A priority patent/KR101613343B1/ko
Publication of JP2012216739A publication Critical patent/JP2012216739A/ja
Priority to US14/034,438 priority patent/US8953078B2/en
Application granted granted Critical
Publication of JP5557795B2 publication Critical patent/JP5557795B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14632—Wafer-level processed structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14643—Photodiode arrays; MOS imagers
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/60—Noise processing, e.g. detecting, correcting, reducing or removing noise
    • H04N25/63—Noise processing, e.g. detecting, correcting, reducing or removing noise applied to dark current
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Electromagnetism (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Signal Processing (AREA)
  • Multimedia (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Transforming Light Signals Into Electric Signals (AREA)
  • Light Receiving Elements (AREA)

Description

本発明は、固体撮像素子及び撮像装置に関する。
近年の固体撮像素子の高感度化、多画素化に対応するために、シリコン基板上方に一対の電極とこれらで挟まれた光電変換層を含む光電変換部を有する光電変換層積層型の固体撮像素子が注目されてきている。この固体撮像素子は、光電変換層で発生した電荷を当該一対の電極の一方からシリコン基板に移動させて蓄積し、この蓄積電荷に応じた信号を、シリコン基板に形成した信号読出し回路で読み出す（特許文献１参照）。
特許文献１は、光電変換層積層型の固体撮像素子において、シリコン基板上方の光電変換層で発生した電荷のうちの正孔をシリコン基板内の電荷蓄積部に蓄積し、この電荷蓄積部に蓄積された正孔に応じた信号を信号読出し回路によって読みだす構成を開示している。このような構成により、光電変換層に有機材料を用いた場合でも、感度低下及び分光感度のブロード化を防ぐことが可能となっている。
特開２００７−８１１３７号公報
特許文献１に記載の固体撮像素子は、光電変換層で発生した正孔をシリコン基板内のｐ型不純物層からなる電荷蓄積部に蓄積し、ｐチャネルＭＯＳトランジスタによって当該正孔に応じた信号を読みだすものである。正孔に応じた信号の読出し方式としては様々なものが考えられる。例えば、光電変換層で発生した正孔をシリコン基板内のｎ型不純物層からなる電荷蓄積部に蓄積し、ｎチャネルＭＯＳトランジスタによって当該正孔に応じた信号を読みだす構成が考えられる。以下、この構成について図１４を参照して説明する。
図１４は、光電変換層積層型の固体撮像素子の１画素の読み出し回路の構成例を示す図である。
画素電極１と、対向電極２と、画素電極１及び対向電極２の間の光電変換層３とにより半導体基板上方の光電変換部が構成される。半導体基板には、画素電極１と電気的に接続されるｎ型不純物層からなるフローティングディフュージョン４と、フローティングディフュージョン４の電位をリセットするためのｎチャネル型のリセットトランジスタ５と、フローティングディフュージョン４の電位に応じた電圧信号を出力するｎチャネル型の出力トランジスタ６とが形成される。出力トランジスタ６のゲート電極はフローティングディフュージョン４に接続される。
図１４に示される対向電極２には、読み出し回路に供給される電源電圧ＶＤＤ（例えば３Ｖ）よりも高いバイアス電圧（例えば１０Ｖ）が印加される。このバイアス電圧によって画素電極１及び対向電極２間に電界が発生する。この電界により、光電変換層３で発生した電荷のうちの正孔が画素電極１に移動し、画素電極１に移動した正孔がフローティングディフュージョン４に蓄積される。フローティングディフュージョン４に正孔が蓄積されると、フローティングディフュージョン４の電位は上昇する。
光電変換層に過大光が入射した場合、フローティングディフュージョン４の電位は、最大で、対向電極２に印加されるバイアス電圧と同程度まで上昇する。このような過電圧がフローティングディフュージョン４に印加されると、フローティングディフュージョン４が破壊されてしまい、焼き付き等の故障が発生する。
なお、このような故障は、光電変換層で発生した電子をシリコン基板内のｐ型不純物層からなる電荷蓄積部に蓄積し、ｐチャネルＭＯＳトランジスタによって当該電子に応じた信号を読みだす構成においても、同様に発生する。
本発明は、上記事情に鑑みてなされたものであり、過大光が入射された場合でも故障することのない光電変換層積層型の固体撮像素子及びそれを備える撮像装置を提供することを目的とする。
本発明の固体撮像素子は、半導体基板上方に形成された光電変換部と、前記光電変換部で発生した電荷に応じた信号を読みだす前記半導体基板に形成されたＭＯＳ型の信号読出し回路とを含む画素がアレイ状に配置された固体撮像素子であって、前記光電変換部は、前記半導体基板上方に形成され前記画素毎に分割される画素電極と、前記画素電極上方に形成される対向電極と、前記画素電極と前記対向電極との間に形成される光電変換層とを含み、前記光電変換層で発生した電荷のうちの正孔が前記画素電極に移動するよう、前記信号読出し回路の電源電圧よりも高いバイアス電圧が前記対向電極には印加され、前記信号読出し回路は、前記半導体基板内に形成され前記画素電極に移動した正孔が蓄積される電荷蓄積部と、前記電荷蓄積部の電位に応じた信号を出力する出力トランジスタと、前記電荷蓄積部の電位を所定のリセット電位にリセットするためのリセットトランジスタとを含み、前記電荷蓄積部は、前記画素電極と電気的に接続されるｎ型不純物領域からなる第一の電荷蓄積領域と、前記第一の電荷蓄積領域の隣に離間して形成されるｎ型不純物領域からなる第二の電荷蓄積領域と、前記第一の電荷蓄積領域と前記第二の電荷蓄積領域とを、断面ポテンシャルにおいて所定の電位よりも高い電位においては電気的に分離し、前記所定の電位以下の電位においては電気的に接続する分離／接続領域とにより構成され、前記画素電極に移動する正孔の量が所定量までは前記第一の電荷蓄積領域、前記第二の電荷蓄積領域、及び前記分離／接続領域の各々に前記画素電極から移動する正孔を蓄積し、前記画素電極に移動する正孔の量が前記所定量を越えてからは前記第一の電荷蓄積領域のみに前記画素電極から移動する正孔を蓄積するものであり、前記出力トランジスタは、前記第二の電荷蓄積領域の電位に応じた信号を出力するものである。
本発明の固体撮像素子は、半導体基板上方に形成された光電変換部と、前記光電変換部で発生した電荷に応じた信号を読みだす前記半導体基板に形成されたＭＯＳ型の信号読出し回路とを含む画素がアレイ状に配置された固体撮像素子であって、前記光電変換部は、前記半導体基板上方に形成され前記画素毎に分割される画素電極と、前記画素電極上方に形成される対向電極と、前記画素電極と前記対向電極との間に形成される光電変換層とを含み、前記光電変換層で発生した電荷のうちの電子が前記画素電極に移動するよう、前記信号読出し回路の基準電圧よりも低いバイアス電圧が前記対向電極には印加され、前記信号読出し回路は、前記半導体基板内に形成され前記画素電極に移動した電子が蓄積される電荷蓄積部と、前記電荷蓄積部の電位に応じた信号を出力する出力トランジスタと、前記電荷蓄積部の電位を所定のリセット電位にリセットするためのリセットトランジスタとを含み、前記電荷蓄積部は、前記画素電極と電気的に接続されるｐ型不純物領域からなる第一の電荷蓄積領域と、前記第一の電荷蓄積領域の隣に離間して形成されるｐ型不純物領域からなる第二の電荷蓄積領域と、前記第一の電荷蓄積領域と前記第二の電荷蓄積領域とを、断面ポテンシャルにおいて所定の電位よりも低い電位においては電気的に分離し、前記所定の電位以上の電位においては電気的に接続する分離／接続領域とにより構成され、前記画素電極に移動する電子の量が所定量までは前記第一の電荷蓄積領域、前記第二の電荷蓄積領域、及び前記分離／接続領域の各々に前記画素電極から移動する電子を蓄積し、前記画素電極に移動する電子の量が前記所定量を越えてからは前記第一の電荷蓄積領域のみに前記画素電極から移動する電子を蓄積するものであり、前記出力トランジスタは、前記第二の電荷蓄積領域の電位に応じた信号を出力するものである。
本発明の撮像装置は、前記固体撮像素子を備えるものである。
本発明によれば、過大光が入射された場合でも故障することのない光電変換層積層型の固体撮像素子及びそれを備える撮像装置を提供することができる。
本発明の一実施形態を説明するための光電変換層積層型の固体撮像素子１００の平面模式図 図１に示される固体撮像素子１００における画素１０１の概略構成を模式的に示す図 図１に示される固体撮像素子１００における画素１０１の概略構成を示す断面模式図 図１に示される固体撮像素子１００の１画素行分の撮像動作（入射光量が少ない場合）を説明するためのタイミングチャート 図１に示される固体撮像素子１００の１画素行分の撮像動作（入射光量が少ない場合）時の半導体基板３０内のポテンシャル遷移を示す図 図１に示される固体撮像素子１００の１画素行分の撮像動作（入射光量が少ない場合）時の半導体基板３０内のポテンシャル遷移を示す図 図１に示される固体撮像素子１００の１画素行分の撮像動作（入射光量が多い場合）を説明するためのタイミングチャート 図１に示される固体撮像素子１００の１画素行分の撮像動作（入射光量が多い場合）時の半導体基板３０内のポテンシャル遷移を示す図 図１に示される固体撮像素子１００の１画素行分の撮像動作（入射光量が多い場合）時の半導体基板３０内のポテンシャル遷移を示す図 図１に示される固体撮像素子１００の１画素行分の撮像動作（入射光量が多い場合）時の半導体基板３０内のポテンシャル遷移を示す図 図１４に示される構成の画素をアレイ状に配置した固体撮像素子を用いて太陽を撮像した後に、この固体撮像素子を遮光して暗時撮像を行って得られた画像を示す図 図２に示される構成の画素をアレイ状に配置した固体撮像素子を用いて太陽を撮像した後に、この固体撮像素子を遮光して暗時撮像を行って得られた画像を示す図 図１に示される固体撮像素子１００の変形例を示す図 光電変換層積層型の固体撮像素子の１画素の読み出し回路の構成例を示す図
以下、本発明の実施形態について図面を参照して説明する。
図１は、本発明の一実施形態を説明するための光電変換層積層型の固体撮像素子１００の平面模式図である。この固体撮像素子１００は、デジタルカメラ及びデジタルビデオカメラ等の撮像装置、電子内視鏡及びカメラ付携帯電話機等に搭載される撮像モジュール、等に搭載して用いられる。
図１に示す固体撮像素子１００は、行方向とこれに直交する列方向に二次元アレイ状（図１の例では正方格子状）に配列された複数の画素１０１と、画素１０１からの信号の読み出しを制御するための走査回路１０２と、各画素１０１から出力される信号を処理する信号処理部１０３と、固体撮像素子１００を統括制御する制御部１０４とを備える。
走査回路１０２は、リセット線ＲＳ及び行選択線ＲＷの各々を介して、各画素１０１に含まれる後述する信号読出し回路に接続される。信号処理部１０３は、出力信号線ＯＳを介して各画素１０１と接続される。
図２は、図１に示される固体撮像素子１００における画素１０１の概略構成を模式的に示す図である。図３は、図１に示される固体撮像素子１００における画素１０１の概略構成を示す断面模式図である。
図２、３に示されるように、画素１０１は、ｐ型シリコン基板３０ｂとｐ型シリコン基板３０ｂ上に形成されたｐ型ウェル層３０ａとからなる半導体基板３０上方に形成される光電変換部Ｐと、半導体基板３０に形成されたＭＯＳ型の信号読出し回路Ｓとを備える。
光電変換部Ｐは、半導体基板３０上方に形成された画素電極２１と、画素電極２１上方に形成された対向電極２３と、画素電極２１と対向電極２３の間に設けられた光電変換層２２とを含む。
対向電極２３は、その上方から光が入射される。対向電極２３は、光電変換層２２に光を入射させる必要があるため、入射光に対して透明なＩＴＯ等の導電性材料で構成される。対向電極２３は、全ての画素１０１で共通の一枚構成であるが、画素１０１毎に分割してあっても良い。
画素電極２１は、画素１０１毎に分割された薄膜電極である。画素電極２１は、透明又は不透明の導電性材料（ＩＴＯやアルミニウムや窒化チタン等）によって構成される。
光電変換層２２は、入射光のうちの特定の波長域を吸収して、吸収した光量に応じた電荷を発生する有機又は無機の光電変換材料を含んで構成された層である。光電変換層２２と対向電極２３の間、又は、光電変換層２２と画素電極２１の間には、電極から光電変換層２２に電荷が注入されるのを抑制する電荷ブロッキング層が設けられていてもよい。
光電変換層２２で発生した電荷のうちの正孔が画素電極２１に移動し、電子が対向電極２３に移動するように、対向電極２３にはバイアス電圧が印加される。光電変換層２２が十分に高い感度を発現するように、バイアス電圧には、信号読み出し回路Ｓに供給される電圧の最大値である電源電圧ＶＤＤ（例えば３Ｖ）よりも高い電圧（５〜２０Ｖ程度、例えば１０Ｖ）が用いられる。
図２に示されるように、信号読出し回路Ｓは、電荷蓄積部１０と、電荷蓄積部１０の電位を所定のリセット電位（例えば０．５Ｖ）にリセットするためのリセットトランジスタ３１と、出力トランジスタ３２と、行選択トランジスタ３３とを備える。電荷蓄積部１０は、第一の電荷蓄積領域１１と、第二の電荷蓄積領域１３と、第一の電荷蓄積領域１１及び第二の電荷蓄積領域１３を電位の深い部分では電気的に分離し、電位の浅い部分では電気的に接続する分離／接続領域１２とにより構成される。以下、図３を参照して、信号読出し回路Ｓの詳細を説明する。
図３に示されるように、第一の電荷蓄積領域１１は、半導体基板３０内のｐ型ウェル層３０ａ表面部に形成されたｎ型不純物領域により構成される。第一の電荷蓄積領域１１は、半導体基板３０上に形成された導電性材料からなるコンタクト部２４によって画素電極２１と電気的に接続される。
ｐ型ウェル層３０ａ内において第一の電荷蓄積領域１１の隣には、少し離間してｎ型不純物領域からなる第二の電荷蓄積領域１３が形成されている。
第一の電荷蓄積領域１１と第二の電荷蓄積領域１３との間の半導体基板３０上には、図示しない絶縁膜を介して電極１２ａが形成されている。この電極１２ａには、固定電圧（図３では、信号読出し回路Ｓに供給される電源電圧ＶＤＤ（例えば３Ｖ））が印加されるようになっている。この電極１２ａと重なるｐ型ウェル層３０ａの領域が分離／接続領域１２である。この分離／接続領域１２が、第一の電荷蓄積領域１１と第二の電荷蓄積領域１３とを、半導体基板３０の断面ポテンシャルにおいて所定の電位よりも高い電位においては電気的に分離し、当該所定の電位以下の電位においては電気的に接続する。
ｐ型ウェル層３０ａ内において、第二の電荷蓄積領域１３の隣には少し離間してｎ型不純物領域からなる不純物領域１５が形成されている。第二の電荷蓄積領域１３と不純物領域１５との間の半導体基板３０上には、図示しない絶縁膜を介してゲート電極１４が形成されている。このゲート電極１４には、図１に示されるリセット線ＲＳが接続される。不純物領域１５には、リセット電圧（例えば０．５Ｖ）を供給するための電源が接続される。第二の電荷蓄積領域１３と、不純物領域１５と、ゲート電極１４と、ゲート電極１４下方のチャネル領域とにより、図２に示されるリセットトランジスタ３１が構成される。
ゲート電極１４に印加する電圧を制御して、リセットトランジスタ３１のチャネル領域の電位を不純物領域１５の電位（リセット電位）よりも深くすることで、不純物領域１５から電荷蓄積部１０に電子を注入して、電荷蓄積部１０の電位をリセット電位にリセットすることができる。
ｐ型ウェル層３０ａ内において、半導体領域１５の隣には少し離間してｎ型不純物領域からなる不純物領域２０が形成されている。ｐ型ウェル層３０ａ内において、不純物領域２０の隣には少し離間してｎ型不純物領域からなる不純物領域１７が形成されている。不純物領域２０と不純物領域１７との間の半導体基板３０上には、図示しない絶縁膜を介してゲート電極１６が形成されている。不純物領域２０と不純物領域１７とゲート電極１６とゲート電極１６下方のチャネル領域とにより、図２に示される出力トランジスタ３２が構成される。
出力トランジスタ３２のゲート電極１６は、配線によって第二の電荷蓄積領域１３に接続されている。出力トランジスタ３２の不純物領域２０には電源電圧ＶＤＤを供給する電源が接続される。出力トランジスタ３２は、第二の電荷蓄積領域１３に蓄積される正孔の量によって決まる第二の電荷蓄積領域１３の電位に応じた信号を行選択トランジスタ３３に出力する。
ｐ型ウェル層３０ａ内において、不純物領域１７の隣には少し離間してｎ型不純物領域からなる不純物領域１９が形成されている。不純物領域１７と不純物領域１９との間の半導体基板３０上には、図示しない絶縁膜を介してゲート電極１８が形成されている。不純物領域１７と不純物領域１９とゲート電極１８とゲート電極１８下方のチャネル領域とにより、図２に示される行選択トランジスタ３３が構成される。
行選択トランジスタ３３のゲート電極１８には図１に示される行選択線ＲＷが接続されている。行選択トランジスタ３３の不純物領域１９には図１に示される出力信号線ＯＳが接続されている。行選択トランジスタ３３がオンすると、出力トランジスタ３２から出力された信号が出力信号線ＯＳに出力される。
以上のように構成された固体撮像素子１００の動作について説明する。固体撮像素子１００は、電荷蓄積部１０に含まれる分離／接続領域１２の機能により、入射光の量によって動作が異なる。このため、以下では、入射光の量が少ないときと多いときとに分けて、固体撮像素子１００の動作を説明する。
図４は、図１に示される固体撮像素子１００の１画素行分の撮像動作（入射光量が少ない場合）を説明するためのタイミングチャートである。図４において、“ＲＷ”は、行選択線ＲＷに供給される電圧波形を示している。また、“ＲＳ”は、リセット線ＲＳに供給される電圧波形を示している。また、“蓄積部（１）”は、第一の電荷蓄積領域１１の電位を示している。また、“障壁”は、分離／接続領域１２の電位を示している。また、“蓄積部（２）”は、第二の電荷蓄積領域１３の電位を示している。
図５及び図６は、図１に示される固体撮像素子１００の１画素行分の撮像動作（入射光量が少ない場合）時の半導体基板３０内のポテンシャル遷移を示す図である。図５の（ａ）〜（ｃ）と図６の（ｄ）〜（ｆ）は、図４に示される（ａ）〜（ｆ）の各期間における半導体基板３０内のポテンシャル図である。図５及び図６において、“蓄積（１）”は第一の電荷蓄積領域１１のポテンシャルを示している。また、“障壁”は分離／接続領域１２のポテンシャルを示している。また、“蓄積（２）”は第二の電荷蓄積領域１３のポテンシャルを示している。また、“ＲＧ”はリセットトランジスタ３１のチャネル領域のポテンシャルを示している。また、“ＲＤ”はリセットトランジスタ３１の不純物領域１５のポテンシャルを示している。また、図５及び図６において、電位は下側に向かうほど高くなっている。
固体撮像素子１００では、その動作中、図４に示されるように、電荷蓄積部１０に電荷を蓄積する電荷蓄積期間と、電荷蓄積期間中に電荷蓄積部１０の第二の電荷蓄積領域１３に蓄積された電荷に応じた信号を読みだす信号読出し期間とからなるフレーム期間（フレーム）が繰り返される。
フレーム期間の開始前になると、走査回路１０２が、リセットトランジスタ３１のゲート電極１４に印加する電圧をローレベルからハイレベルに切り替える。リセット中のポテンシャル状態を示しているのが図５（ａ）である。図５（ａ）に示されるように、ゲート電極１４に印加される電圧がハイレベルになると、リセットトランジスタ３１のチャネル領域の電位が、リセットトランジスタ３１の不純物領域１５の電位（リセット電位）よりも高くなる。この結果、リセットトランジスタ３１の不純物領域１５から電荷蓄積部１０に電子が注入されて、第一の電荷蓄積領域１１、分離／接続領域１２、及び第二の電荷蓄積領域１３の全ての電位がリセット電位にリセットされる。
次に、走査回路１０２は、リセットトランジスタ３１のゲート電極１４に印加する電圧をハイレベルからローレベルに切り替えてリセットを完了させる。リセット完了後のポテンシャル状態を示しているのが図５（ｂ）である。図５（ｂ）に示されるように、ゲート電極１４に印加される電圧がローレベルになると、リセットトランジスタ３１のチャネル領域の電位が、リセットトランジスタ３１の不純物領域１５の電位よりも浅くなる。このとき、容量結合により、電荷蓄積部１０の電位は、図５（ａ）のときよりも若干浅くなる。
リセット完了後、行選択トランジスタ３３からは、図５（ｂ）の状態における第二の電荷蓄積領域１３の電位に応じた信号（リセット信号）が出力信号線ＯＳに出力される。そして、この信号が前のフレームの撮像信号に含まれるリセット信号として信号処理部１０３に保持される。続いて、信号処理部１０３にて、前のフレームの撮像信号から当該リセット信号を減算する処理が行われる。リセット信号が出力されると、走査回路１０２は、行選択トランジスタ３３をオフにする。
分離／接続領域１２の電位は電極１２ａに印加されている電源電圧ＶＤＤによって決まっており、図５（ａ），（ｂ）に示されるように、分離／接続領域１２の電位はリセット電位よりも深い位置にある。このため、リセットトランジスタ３１の不純物領域１５から注入される電子は、分離／接続領域１２にも蓄積される。したがって、リセット中及びリセット完了時には、第一の電荷蓄積領域１１、分離／接続領域１２、及び第二の電荷蓄積領域１３の全ての電位が同一電位になる。
光電変換部Ｐには撮像動作中は常時光が当たっているため、図５（ｂ）のリセット完了後に電荷蓄積期間が開始する。この電荷蓄積期間中、光電変換層２２で発生した電荷のうちの正孔は画素電極２１に移動し、画素電極２１から第一の電荷蓄積領域１１に移動する。第一の電荷蓄積領域１１、分離／接続領域１２、及び第二の電荷蓄積領域１３は、電極１２ａに印加される電源電圧ＶＤＤによって決まる分離／接続領域１２の電位よりも低い電位では導通している。このため、第一の電荷蓄積領域１１に移動した正孔は、分離／接続領域１２及び第二の電荷蓄積領域１３にも蓄積される。したがって、第一の電荷蓄積領域１１、分離／接続領域１２、及び第二の電荷蓄積領域１３の全ての電位が均一に上昇する。
図５（ｃ）は、電荷蓄積期間中のポテンシャル状態を示す図である。図５（ｃ）に示されるように、第一の電荷蓄積領域１１、分離／接続領域１２、及び第二の電荷蓄積領域１３を併せた領域（電荷蓄積部１０）には、入射光に応じた正孔Ｈが蓄積される。
電荷蓄積期間の終了タイミングになると、走査回路１０２は、行選択トランジスタ３３をオンにする（図４（ｄ），図６（ｄ））。行選択トランジスタ３３がオンすると、第二の電荷蓄積領域１３の電位に応じた信号（撮像信号）が、出力トランジスタ３２から行選択トランジスタ３３を経由して出力信号線ＯＳに出力される。そして、この撮像信号が信号処理部１０３にて保持される。
次に、走査回路１０２は、リセットトランジスタ３１のゲート電極１４に印加する電圧をローレベルからハイレベルに切り替えて、電荷蓄積部１０の電位をリセットする。リセット中のポテンシャル状態を示しているのが図６（ｅ）である。走査回路１０２がリセットトランジスタ３１のゲート電極１４に印加する電圧をローレベルに戻すと、リセットが完了される。このときのポテンシャルは図６（ｆ）に示されるようになる。リセットが完了すると、行選択トランジスタ３３からは、図６（ｆ）の状態における第二の電荷蓄積領域１３の電位に応じた信号（リセット信号）が出力信号線ＯＳに出力される。そして、この信号が信号処理部１０３に保持される。リセット信号の出力後、走査回路１０２は、行選択トランジスタ３３をオフにする。
信号処理部１０３は、図４（ｄ）において保持した撮像信号から、図４（ｆ）において保持したリセット信号を減算することで、ノイズを除去した撮像信号を得る。
図７は、図１に示される固体撮像素子１００の１画素行分の撮像動作（入射光量が多い場合）を説明するためのタイミングチャートである。図７における各表記（ＲＷ、ＲＳ、蓄積部（１）、障壁、蓄積部（２））は、図４と同じである。
図８〜１０は、図１に示される固体撮像素子１００の１画素行分の撮像動作（入射光量が多い場合）時の半導体基板３０内のポテンシャル遷移を示す図である。図８の（ａ）〜（ｃ）と図９の（ｄ）〜（ｆ）と図１０の（ｇ）は、図７に示される（ａ）〜（ｇ）の各期間における半導体基板３０内のポテンシャル図である。図８〜１０における各表記（蓄積（１）、障壁、蓄積（２）、ＲＧ、ＲＤ）は、図５，６と同じである。また、図８〜１０において、電位は下側に向かうほど高くなっている。
フレーム期間の開始前になると、走査回路１０２が、リセットトランジスタ３１のゲート電極１４に印加する電圧をローレベルからハイレベルに切り替える。リセット中のポテンシャル状態を示しているのが図８（ａ）である。
次に、走査回路１０２は、リセットトランジスタ３１のゲート電極１４に印加する電圧をハイレベルからローレベルに切り替えてリセットを完了させる。リセット完了後のポテンシャル状態を示しているのが図８（ｂ）である。図８（ｂ）に示されるように、リセット完了後は、容量結合により、電荷蓄積部１０の電位は、図８（ａ）のときよりも若干浅くなる。
リセット完了後、行選択トランジスタ３３からは、図８（ｂ）の状態における第二の電荷蓄積領域１３の電位に応じた信号（リセット信号）が出力信号線ＯＳに出力される。この信号は前のフレームの撮像信号に含まれるリセット信号として信号処理部１０３に保持される。そして、信号処理部１０３にて、前のフレームの撮像信号から当該リセット信号を減算する処理が行われる。リセット信号が出力されると、走査回路１０２は、行選択トランジスタ３３をオフにする。
光電変換部Ｐには撮像動作中は常時光が当たっているため、図８（ｂ）のリセット完了後に電荷蓄積期間が開始する。この電荷蓄積期間中、光電変換層２２で発生した電荷のうちの正孔は画素電極２１に移動し、画素電極２１から第一の電荷蓄積領域１１に移動する。第一の電荷蓄積領域１１、分離／接続領域１２、及び第二の電荷蓄積領域１３は、電極１２ａに印加される電源電圧ＶＤＤによって決まる分離／接続領域１２の電位以下の電位では導通している。このため、第一の電荷蓄積領域１１に移動した正孔は、分離／接続領域１２及び第二の電荷蓄積領域１３にも蓄積される。したがって、第一の電荷蓄積領域１１、分離／接続領域１２、及び第二の電荷蓄積領域１３の全ての電位が均一に上昇する。
図８（ｃ）は、画素電極２１に移動した正孔の量が閾値以下のときの電荷蓄積期間中のポテンシャル状態を示す図である。図８（ｃ）に示されるように、第一の電荷蓄積領域１１、分離／接続領域１２、及び第二の電荷蓄積領域１３を併せた領域（電荷蓄積部１０）には、入射光に応じた正孔Ｈが蓄積される。
図９（ｄ）に示されるように、画素電極２１に正孔が更に移動し、第一の電荷蓄積領域１１と第二の電荷蓄積領域１３の各々の電位が、電極１２ａに印加される電源電圧ＶＤＤによって決まる分離／接続領域１２の電位（以下、障壁電位という）よりも高くなると、第二の電荷蓄積領域１３の電位は、障壁電位よりも僅かに高いところで一定となり、それ以上は高くならない。これは、半導体基板３０から第二の電荷蓄積領域１３に流入する電流と、第二の電荷蓄積領域１３から障壁電位を超えて第一の電荷蓄積領域１１に流出する電流とが釣り合うためである。
したがって、第一の電荷蓄積領域１１と第二の電荷蓄積領域１３の各々の電位が障壁電位よりも高くなると、画素電極２１に移動してきた正孔は、第一の電荷蓄積領域１１のみに蓄積されるようになる。そして、第一の電荷蓄積領域１１の電位だけが最大で対向電極２３に印加されるバイアス電圧と同程度まで上昇を続ける。
電荷蓄積期間の終了タイミングになると、走査回路１０２は、行選択トランジスタ３３をオンにする（図７（ｅ）、図９（ｅ））。行選択トランジスタ３３がオンすることにより、第二の電荷蓄積領域１３の電位（障壁電位よりも僅かに高い電位）に応じた信号（撮像信号）が、出力トランジスタ３２から行選択トランジスタ３３を経由して出力信号線ＯＳに出力される。この撮像信号は信号処理部１０３にて保持される。
次に、走査回路１０２は、リセットトランジスタ３１のゲート電極１４に印加する電圧をローレベルからハイレベルに切り替えて、電荷蓄積部１０の電位をリセットする。リセット中のポテンシャル状態を示しているのが図９（ｆ）である。走査回路１０２がリセットトランジスタ３１のゲート電極１４に印加する電圧をローレベルに戻すと、リセットが完了される。このときのポテンシャルは図１０（ｇ）に示されるようになる。リセットが完了すると、行選択トランジスタ３３からは、図１０（ｇ）の状態における第二の電荷蓄積領域１３の電位に応じた信号（リセット信号）が出力信号線ＯＳに出力される。そして、この信号が信号処理部１０３に保持される。
信号処理部１０３は、図７（ｅ）において保持した撮像信号から、図７（ｇ）において保持したリセット信号を減算することで、ノイズを除去した撮像信号を得る。
以上のように、固体撮像素子１００によれば、電荷蓄積部１０に蓄積される正孔の量が所定量（第二の電荷蓄積領域１３の電位が障壁電位と同じになったときに電荷蓄積部１０に蓄積されている正孔量）を超えた場合には、第二の電荷蓄積領域１３にそれ以上の正孔蓄積は行われず、第一の電荷蓄積領域１１にのみ正孔蓄積が行われる。このため、固体撮像素子１００に過大光が入射した場合でも、第二の電荷蓄積領域１３の電位が、第二の電荷蓄積領域１３が破壊される恐れのある電位（障壁電位よりも僅かに高い値）以上になるのを防ぐことができる。
図１１は、図１４に示される構成の画素をアレイ状に配置した固体撮像素子を用いて太陽を撮像した後に、この固体撮像素子を遮光して暗時撮像を行って得られた画像を示す図である。図１２は、図２に示される構成の画素をアレイ状に配置した固体撮像素子を用いて太陽を撮像した後に、この固体撮像素子を遮光して暗時撮像を行って得られた画像を示す図である。
図１１に示される画像には、太陽光が照射された部分に対応する位置に黒い円状の焼き付きが発生したのに対し、図１２に示される画像には、いずれの部分にも焼き付きは全く発生しなかった。
図１４に示される構成の画素を持つ固体撮像素子では、非常に強い太陽光によってフローティングディフュージョン４の電位が急激に上昇し過ぎてフローティングディフュージョン４が破壊されてしまい、破壊されたフローティングディフュージョン４を含む画素において暗電流（電子）が激増した。図１１、１２では正孔が信号として発生した場合に画像上で白として表示している。このため、故障により電子が激増したことで、図１１に示されるように、故障箇所が黒い円状の焼き付きとして表れたと考えられる。一方、固体撮像素子１００によれば、分離／接続領域１２によって、第二の電荷蓄積領域１３の大幅な電位上昇が抑制され、故障が発生するのを防止することができる。このため、図１２では、図１１に示されるような焼き付きが発生せず、均一な出力が得られたと考えられる。
なお、分離／接続領域１２は、第一の電荷蓄積領域１１と第二の電荷蓄積領域１３とを、所定の電位（例えば、電源電圧ＶＤＤ）よりも深い位置では電気的に分離し、当該所定の電位以下の位置では電気的に接続する機能を持つものであればよい。例えば、図１３に示されるように、半導体基板３０内に形成した不純物領域によっても形成することができる。
図１３は、図１に示される固体撮像素子１００の変形例を示す図である。図１３は、図３に対応する図である。
図１３に示される画素１０１は、分離／接続領域１２及び電極１２ａを削除し、ｐ型不純物領域１２０と、ｎ型不純物領域１２１とを追加した点を除いては、図３に示される画素１０１と同じ構成である。
ｎ型不純物領域１２１は、第一の電荷蓄積領域１１と第二の電荷蓄積領域１３の間におけるｐ型ウェル層３０ａ内に形成されている。ｎ型不純物領域１２１の不純物濃度は、第一の電荷蓄積領域１１及び第二の電荷蓄積領域１３の各々の不純物濃度よりも低い。
ｎ型不純物領域１２１の表面にはｐ型不純物領域１２０が形成されている。このような構成により、ｎ型不純物領域１２１が、第一の電荷蓄積領域１１と第二の電荷蓄積領域１３とを、半導体基板３０の断面ポテンシャルにおいて所定の電位よりも高い電位においては電気的に分離し、当該所定の電位以下の電位においては電気的に接続する。つまり、ｎ型不純物領域１２１が分離／接続領域として機能する。また、ｐ型不純物領域１２０が設けられていることにより、暗電流低減等の効果も得ることができる。
このように、分離／接続領域をｎ型不純物領域１２１によって形成する場合には、固定電圧を印加する電極１２ａが不要となる。このため、図３の画素構成と比較して、配線数を削減することができ、画素を微細化することができる。
なお、本明細書では光電変換部Ｐから取り出してフローティングディフュージョン４に蓄積する電荷を正孔とし、信号読み出し回路ＳをｎチャネルＭＯＳトランジスタで形成する構成とした。しかし、光電変換部Ｐから取り出す電荷を電子とし、信号読み出し回路ＳをｐチャネルＭＯＳトランジスタで形成する構成としてもよい。この場合、これまで説明してきた固体撮像素子におけるｎ型とｐ型が全て逆になる。また、対向電極には信号読み出し回路に供給される全ての電位の基準となる基準電圧ＧＮＤ（例えば０Ｖ）よりも低い値（例えば−１０Ｖ）を印加する。この構成であっても、基板内断面ポテンシャルは図５，６，８−１０のようになる。ただし、各図において上に向かうほど電位は高くなる。したがって、上述してきたのと同様の効果が得られる。
以上説明してきたように、本明細書には以下の事項が開示されている。
開示された固体撮像素子は、半導体基板上方に形成された光電変換部と、前記光電変換部で発生した電荷に応じた信号を読みだす前記半導体基板に形成されたＭＯＳ型の信号読出し回路とを含む画素がアレイ状に配置された固体撮像素子であって、前記光電変換部は、前記半導体基板上方に形成され前記画素毎に分割される画素電極と、前記画素電極上方に形成される対向電極と、前記画素電極と前記対向電極との間に形成される光電変換層とを含み、前記光電変換層で発生した電荷のうちの正孔が前記画素電極に移動するよう、前記信号読出し回路の電源電圧よりも高いバイアス電圧が前記対向電極には印加され、前記信号読出し回路は、前記半導体基板内に形成され前記画素電極に移動した正孔が蓄積される電荷蓄積部と、前記電荷蓄積部の電位に応じた信号を出力する出力トランジスタと、前記電荷蓄積部の電位を所定のリセット電位にリセットするためのリセットトランジスタとを含み、前記電荷蓄積部は、前記画素電極と電気的に接続されるｎ型不純物領域からなる第一の電荷蓄積領域と、前記第一の電荷蓄積領域の隣に離間して形成されるｎ型不純物領域からなる第二の電荷蓄積領域と、前記第一の電荷蓄積領域と前記第二の電荷蓄積領域とを、断面ポテンシャルにおいて所定の電位よりも高い電位においては電気的に分離し、前記所定の電位以下の電位においては電気的に接続する分離／接続領域とにより構成され、前記画素電極に移動する正孔の量が所定量までは前記第一の電荷蓄積領域、前記第二の電荷蓄積領域、及び前記分離／接続領域の各々に前記画素電極から移動する正孔を蓄積し、前記画素電極に移動する正孔の量が前記所定量を越えてからは前記第一の電荷蓄積領域のみに前記画素電極から移動する正孔を蓄積するものであり、前記出力トランジスタは、前記第二の電荷蓄積領域の電位に応じた信号を出力するものである。
開示された固体撮像素子は、前記所定の電位は前記リセット電位よりも高いものである。
開示された固体撮像素子は、半導体基板上方に形成された光電変換部と、前記光電変換部で発生した電荷に応じた信号を読みだす前記半導体基板に形成されたＭＯＳ型の信号読出し回路とを含む画素がアレイ状に配置された固体撮像素子であって、前記光電変換部は、前記半導体基板上方に形成され前記画素毎に分割される画素電極と、前記画素電極上方に形成される対向電極と、前記画素電極と前記対向電極との間に形成される光電変換層とを含み、前記光電変換層で発生した電荷のうちの電子が前記画素電極に移動するよう、前記信号読出し回路の基準電圧よりも低いバイアス電圧が前記対向電極には印加され、前記信号読出し回路は、前記半導体基板内に形成され前記画素電極に移動した電子が蓄積される電荷蓄積部と、前記電荷蓄積部の電位に応じた信号を出力する出力トランジスタと、前記電荷蓄積部の電位を所定のリセット電位にリセットするためのリセットトランジスタとを含み、前記電荷蓄積部は、前記画素電極と電気的に接続されるｐ型不純物領域からなる第一の電荷蓄積領域と、前記第一の電荷蓄積領域の隣に離間して形成されるｐ型不純物領域からなる第二の電荷蓄積領域と、前記第一の電荷蓄積領域と前記第二の電荷蓄積領域とを、断面ポテンシャルにおいて所定の電位よりも低い電位においては電気的に分離し、前記所定の電位以上の電位においては電気的に接続する分離／接続領域とにより構成され、前記画素電極に移動する電子の量が所定量までは前記第一の電荷蓄積領域、前記第二の電荷蓄積領域、及び前記分離／接続領域の各々に前記画素電極から移動する電子を蓄積し、前記画素電極に移動する電子の量が前記所定量を越えてからは前記第一の電荷蓄積領域のみに前記画素電極から移動する電子を蓄積するものであり、前記出力トランジスタは、前記第二の電荷蓄積領域の電位に応じた信号を出力するものである。
開示された固体撮像素子は、前記所定の電位は前記リセット電位よりも低いものである。
開示された固体撮像素子は、前記分離／接続領域は、前記第一の電荷蓄積領域と前記第二の電荷蓄積領域の間の前記半導体基板上方に形成された、固定電圧が印加されるゲート電極によって形成されるものである。
開示された固体撮像素子は、前記固定電圧が前記電源電圧であるものを含む。
開示された固体撮像素子は、前記固定電圧が前記基準電圧であるものを含む。
開示された固体撮像素子は、前記分離／接続領域は、前記半導体基板内の前記第一の電荷蓄積領域と前記第二の電荷蓄積領域との間に形成された不純物領域により構成されるものである。
開示された固体撮像素子は、前記不純物領域が、前記第一の電荷蓄積領域及び前記第二の電荷蓄積領域の各々と同一導電型であり、前記不純物領域の不純物濃度は、前記第一の電荷蓄積領域及び前記第二の電荷蓄積領域の各々よりも低いものである。
開示された固体撮像素子は、前記不純物領域の表面に、前記不純物領域と逆導電型の別の不純物領域を備えるものである。
開示された撮像装置は、前記固体撮像素子を備えるものである。
１００ 固体撮像素子
１０１ 画素
１０ 電荷蓄積部
１１ 第一の電荷蓄積領域
１２ 分離／接続領域
１３ 第二の電荷蓄積領域
２１ 画素電極
２２ 光電変換層
２３ 対向電極
３０ 半導体基板
３１ リセットトランジスタ
３２ 出力トランジスタ

Claims (12)

  1. 半導体基板上方に形成された光電変換部と、前記光電変換部で発生した電荷に応じた信号を読みだす前記半導体基板に形成されたＭＯＳ型の信号読出し回路とを含む画素がアレイ状に配置された固体撮像素子であって、
    前記光電変換部は、前記半導体基板上方に形成され前記画素毎に分割される画素電極と、前記画素電極上方に形成される対向電極と、前記画素電極と前記対向電極との間に形成される光電変換層とを含み、
    前記光電変換層で発生した電荷のうちの正孔が前記画素電極に移動するよう、前記信号読出し回路の電源電圧よりも高いバイアス電圧が前記対向電極には印加され、
    前記信号読出し回路は、前記半導体基板内に形成され前記画素電極に移動した正孔が蓄積される電荷蓄積部と、前記電荷蓄積部の電位に応じた信号を出力する出力トランジスタと、前記電荷蓄積部の電位を所定のリセット電位にリセットするためのリセットトランジスタとを含み、
    前記電荷蓄積部は、前記画素電極と電気的に接続されるｎ型不純物領域からなる第一の電荷蓄積領域と、前記第一の電荷蓄積領域の隣に離間して形成されるｎ型不純物領域からなる第二の電荷蓄積領域と、前記第一の電荷蓄積領域と前記第二の電荷蓄積領域とを、断面ポテンシャルにおいて所定の電位よりも高い電位においては電気的に分離し、前記所定の電位以下の電位においては電気的に接続する分離／接続領域とにより構成され、前記画素電極に移動する正孔の量が所定量までは前記第一の電荷蓄積領域、前記第二の電荷蓄積領域、及び前記分離／接続領域の各々に前記画素電極から移動する正孔を蓄積し、前記画素電極に移動する正孔の量が前記所定量を越えてからは前記第一の電荷蓄積領域のみに前記画素電極から移動する正孔を蓄積するものであり、
    前記出力トランジスタは、前記第二の電荷蓄積領域の電位に応じた信号を出力するものである固体撮像素子。
  2. 請求項１記載の固体撮像素子であって、
    前記所定の電位は前記リセット電位よりも高い固体撮像素子。
  3. 半導体基板上方に形成された光電変換部と、前記光電変換部で発生した電荷に応じた信号を読みだす前記半導体基板に形成されたＭＯＳ型の信号読出し回路とを含む画素がアレイ状に配置された固体撮像素子であって、
    前記光電変換部は、前記半導体基板上方に形成され前記画素毎に分割される画素電極と、前記画素電極上方に形成される対向電極と、前記画素電極と前記対向電極との間に形成される光電変換層とを含み、
    前記光電変換層で発生した電荷のうちの電子が前記画素電極に移動するよう、前記信号読出し回路の基準電圧よりも低いバイアス電圧が前記対向電極には印加され、
    前記信号読出し回路は、前記半導体基板内に形成され前記画素電極に移動した電子が蓄積される電荷蓄積部と、前記電荷蓄積部の電位に応じた信号を出力する出力トランジスタと、前記電荷蓄積部の電位を所定のリセット電位にリセットするためのリセットトランジスタとを含み、
    前記電荷蓄積部は、前記画素電極と電気的に接続されるｐ型不純物領域からなる第一の電荷蓄積領域と、前記第一の電荷蓄積領域の隣に離間して形成されるｐ型不純物領域からなる第二の電荷蓄積領域と、前記第一の電荷蓄積領域と前記第二の電荷蓄積領域とを、断面ポテンシャルにおいて所定の電位よりも低い電位においては電気的に分離し、前記所定の電位以上の電位においては電気的に接続する分離／接続領域とにより構成され、前記画素電極に移動する電子の量が所定量までは前記第一の電荷蓄積領域、前記第二の電荷蓄積領域、及び前記分離／接続領域の各々に前記画素電極から移動する電子を蓄積し、前記画素電極に移動する電子の量が前記所定量を越えてからは前記第一の電荷蓄積領域のみに前記画素電極から移動する電子を蓄積するものであり、
    前記出力トランジスタは、前記第二の電荷蓄積領域の電位に応じた信号を出力するものである固体撮像素子。
  4. 請求項３記載の固体撮像素子であって、
    前記所定の電位は前記リセット電位よりも低い固体撮像素子。
  5. 請求項１又は２記載の固体撮像素子であって、
    前記分離／接続領域は、前記第一の電荷蓄積領域と前記第二の電荷蓄積領域の間の前記半導体基板上方に形成された、固定電圧が印加されるゲート電極によって形成される固体撮像素子。
  6. 請求項３又は４記載の固体撮像素子であって、
    前記分離／接続領域は、前記第一の電荷蓄積領域と前記第二の電荷蓄積領域の間の前記半導体基板上方に形成された、固定電圧が印加されるゲート電極によって形成される固体撮像素子。
  7. 請求項５記載の固体撮像素子であって、
    前記固定電圧は、前記電源電圧である固体撮像素子。
  8. 請求項６記載の固体撮像素子であって、
    前記固定電圧は、前記基準電圧である固体撮像素子。
  9. 請求項１〜８のいずれか１項記載の固体撮像素子であって、
    前記分離／接続領域は、前記半導体基板内の前記第一の電荷蓄積領域と前記第二の電荷蓄積領域との間に形成された不純物領域により構成される固体撮像素子。
  10. 請求項９記載の固体撮像素子であって、
    前記不純物領域は、前記第一の電荷蓄積領域及び前記第二の電荷蓄積領域の各々と同一導電型であり、
    前記不純物領域の不純物濃度は、前記第一の電荷蓄積領域及び前記第二の電荷蓄積領域の各々よりも低い固体撮像素子。
  11. 請求項１０記載の固体撮像素子であって、
    前記不純物領域の表面に、前記不純物領域と逆導電型の別の不純物領域を備える固体撮像素子。
  12. 請求項１〜１１のいずれか１項記載の固体撮像素子を備える撮像装置。
JP2011105332A 2011-03-28 2011-05-10 固体撮像素子及び撮像装置 Active JP5557795B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2011105332A JP5557795B2 (ja) 2011-03-28 2011-05-10 固体撮像素子及び撮像装置
PCT/JP2011/076557 WO2012132098A1 (ja) 2011-03-28 2011-11-17 固体撮像素子及び撮像装置
KR1020137025686A KR101613343B1 (ko) 2011-03-28 2011-11-17 고체 촬상 소자 및 촬상 장치
US14/034,438 US8953078B2 (en) 2011-03-28 2013-09-23 Solid-state imaging device and imaging apparatus

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2011070944 2011-03-28
JP2011070944 2011-03-28
JP2011105332A JP5557795B2 (ja) 2011-03-28 2011-05-10 固体撮像素子及び撮像装置

Publications (2)

Publication Number Publication Date
JP2012216739A JP2012216739A (ja) 2012-11-08
JP5557795B2 true JP5557795B2 (ja) 2014-07-23

Family

ID=46929897

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011105332A Active JP5557795B2 (ja) 2011-03-28 2011-05-10 固体撮像素子及び撮像装置

Country Status (4)

Country Link
US (1) US8953078B2 (ja)
JP (1) JP5557795B2 (ja)
KR (1) KR101613343B1 (ja)
WO (1) WO2012132098A1 (ja)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015036797A (ja) 2013-08-15 2015-02-23 ソニー株式会社 表示装置および電子機器
US10140827B2 (en) 2014-07-07 2018-11-27 Google Llc Method and system for processing motion event notifications
US9420331B2 (en) 2014-07-07 2016-08-16 Google Inc. Method and system for categorizing detected motion events
JP6494207B2 (ja) * 2014-07-31 2019-04-03 キヤノン株式会社 光電変換装置、光電変換システム、光電変換装置の駆動方法
WO2017156477A1 (en) * 2016-03-11 2017-09-14 Invisage Technologies, Inc. Image sensors with electronic shutter
WO2019107083A1 (ja) * 2017-11-30 2019-06-06 パナソニックＩｐマネジメント株式会社 撮像装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4751576B2 (ja) * 2004-03-18 2011-08-17 富士フイルム株式会社 光電変換膜積層型固体撮像装置
JP2007081137A (ja) 2005-09-14 2007-03-29 Fujifilm Corp 光電変換素子及び固体撮像素子
JP5183184B2 (ja) * 2007-12-13 2013-04-17 富士フイルム株式会社 撮像装置
JP5124368B2 (ja) * 2008-07-03 2013-01-23 富士フイルム株式会社 撮像装置及び固体撮像素子の駆動方法
JP5114448B2 (ja) * 2009-03-27 2013-01-09 富士フイルム株式会社 固体撮像素子、固体撮像素子の駆動方法及び撮像装置
JP5677103B2 (ja) * 2011-01-20 2015-02-25 富士フイルム株式会社 固体撮像素子、固体撮像素子の駆動方法、撮像装置

Also Published As

Publication number Publication date
WO2012132098A1 (ja) 2012-10-04
KR101613343B1 (ko) 2016-04-18
JP2012216739A (ja) 2012-11-08
US20140022432A1 (en) 2014-01-23
US8953078B2 (en) 2015-02-10
KR20140020946A (ko) 2014-02-19

Similar Documents

Publication Publication Date Title
US10651213B2 (en) Solid-state image pickup device and method of driving the same
US11570388B2 (en) Solid-state imaging device and driving method thereof, and electronic apparatus
JP6595750B2 (ja) 固体撮像装置及び撮像システム
JP6024103B2 (ja) 撮像素子、撮像素子の駆動方法、撮像素子の製造方法、および電子機器
US8692303B2 (en) Solid-state imaging device, electronic device, and manufacturing method for solid-state imaging device
US20190019820A1 (en) Solid-state imaging device and electronic apparatus
US9571772B2 (en) Solid-state imaging device, driving method and electronic apparatus with electric charge transfer using an intermediate potential
WO2012004923A1 (ja) 固体撮像装置および固体撮像装置の駆動方法
JP7354315B2 (ja) 固体撮像素子及び電子機器
JP5557795B2 (ja) 固体撮像素子及び撮像装置
TWI709235B (zh) 固體攝像元件、其製造方法及電子機器
JP2013254805A (ja) 固体撮像素子及びその制御方法、並びに電子機器
JP2012151369A (ja) 固体撮像装置
JP2016063142A (ja) 半導体装置
CN113016071A (zh) 摄像装置
KR20110078974A (ko) 이미지 센서의 구동 방법
WO2014007107A1 (ja) 固体撮像装置、駆動方法、および電子機器
JP2011222725A (ja) 固体撮像素子およびカメラ
JP2006253177A (ja) 固体撮像装置

Legal Events

Date Code Title Description
RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20121005

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20131129

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140507

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140603

R150 Certificate of patent or registration of utility model

Ref document number: 5557795

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250