JP2019054499A - 撮像装置 - Google Patents

撮像装置 Download PDF

Info

Publication number
JP2019054499A
JP2019054499A JP2017197842A JP2017197842A JP2019054499A JP 2019054499 A JP2019054499 A JP 2019054499A JP 2017197842 A JP2017197842 A JP 2017197842A JP 2017197842 A JP2017197842 A JP 2017197842A JP 2019054499 A JP2019054499 A JP 2019054499A
Authority
JP
Japan
Prior art keywords
voltage
photoelectric conversion
electrode
imaging
signal line
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2017197842A
Other languages
English (en)
Other versions
JP6920652B2 (ja
Inventor
三四郎 宍戸
Sanshiro Shishido
三四郎 宍戸
健富 徳原
Taketomi Tokuhara
健富 徳原
真明 柳田
Masaaki Yanagida
真明 柳田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Intellectual Property Management Co Ltd
Original Assignee
Panasonic Intellectual Property Management Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Intellectual Property Management Co Ltd filed Critical Panasonic Intellectual Property Management Co Ltd
Publication of JP2019054499A publication Critical patent/JP2019054499A/ja
Application granted granted Critical
Publication of JP6920652B2 publication Critical patent/JP6920652B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
    • H01L27/14612—Pixel-elements with integrated switching, control, storage or amplification elements involving a transistor
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/71—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors
    • H04N25/75—Circuitry for providing, modifying or processing image signals from the pixel array
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N23/00—Cameras or camera modules comprising electronic image sensors; Control thereof
    • H04N23/50—Constructional details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14665—Imagers using a photoconductor layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14665—Imagers using a photoconductor layer
    • H01L27/14667—Colour imagers
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N23/00—Cameras or camera modules comprising electronic image sensors; Control thereof
    • H04N23/50—Constructional details
    • H04N23/54—Mounting of pick-up tubes, electronic image sensors, deviation or focusing coils
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/50—Control of the SSIS exposure
    • H04N25/57—Control of the dynamic range
    • H04N25/58—Control of the dynamic range involving two or more exposures
    • H04N25/581—Control of the dynamic range involving two or more exposures acquired simultaneously
    • H04N25/585—Control of the dynamic range involving two or more exposures acquired simultaneously with pixels having different sensitivities within the sensor, e.g. fast or slow pixels or pixels having different sizes
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/709—Circuitry for control of the power supply
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/78—Readout circuits for addressed sensors, e.g. output amplifiers or A/D converters
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K39/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic radiation-sensitive element covered by group H10K30/00
    • H10K39/30—Devices controlled by radiation
    • H10K39/32—Organic image sensors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K85/00—Organic materials used in the body or electrodes of devices covered by this subclass
    • H10K85/20—Carbon compounds, e.g. carbon nanotubes or fullerenes
    • H10K85/211—Fullerenes, e.g. C60
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K85/00—Organic materials used in the body or electrodes of devices covered by this subclass
    • H10K85/30—Coordination compounds
    • H10K85/311—Phthalocyanine
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K85/00—Organic materials used in the body or electrodes of devices covered by this subclass
    • H10K85/60—Organic compounds having low molecular weight
    • H10K85/631—Amine compounds having at least two aryl rest on at least one amine-nitrogen atom, e.g. triphenylamine
    • H10K85/636—Amine compounds having at least two aryl rest on at least one amine-nitrogen atom, e.g. triphenylamine comprising heteroaromatic hydrocarbons as substituents on the nitrogen atom
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K85/00—Organic materials used in the body or electrodes of devices covered by this subclass
    • H10K85/60—Organic compounds having low molecular weight
    • H10K85/649—Aromatic compounds comprising a hetero atom
    • H10K85/655—Aromatic compounds comprising a hetero atom comprising only sulfur as heteroatom
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K85/00—Organic materials used in the body or electrodes of devices covered by this subclass
    • H10K85/60—Organic compounds having low molecular weight
    • H10K85/649—Aromatic compounds comprising a hetero atom
    • H10K85/657—Polycyclic condensed heteroaromatic hydrocarbons
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K85/00—Organic materials used in the body or electrodes of devices covered by this subclass
    • H10K85/60—Organic compounds having low molecular weight
    • H10K85/649—Aromatic compounds comprising a hetero atom
    • H10K85/657—Polycyclic condensed heteroaromatic hydrocarbons
    • H10K85/6572—Polycyclic condensed heteroaromatic hydrocarbons comprising only nitrogen in the heteroaromatic polycondensed ring system, e.g. phenanthroline or carbazole
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K85/00—Organic materials used in the body or electrodes of devices covered by this subclass
    • H10K85/60—Organic compounds having low molecular weight
    • H10K85/649—Aromatic compounds comprising a hetero atom
    • H10K85/657—Polycyclic condensed heteroaromatic hydrocarbons
    • H10K85/6574—Polycyclic condensed heteroaromatic hydrocarbons comprising only oxygen in the heteroaromatic polycondensed ring system, e.g. cumarine dyes

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Electromagnetism (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Transforming Light Signals Into Electric Signals (AREA)

Abstract

【課題】撮像セル内の回路の複雑化を抑制しつつ、撮影時の柔軟性を向上させる。【解決手段】本開示の撮像装置は、第１電極と、第２電極と、前記第１電極および前記第２電極間の光電変換層とを含み、光電変換により信号電荷を生成する光電変換部と、前記第１電極に接続され、前記信号電荷を検出する電荷検出回路と、を含む撮像セルと、前記第１電極に電気的に結合される信号線と、第１電圧と、前記第１電圧とは異なる第２電圧とを、選択的に前記信号線に供給する電圧供給回路と、を備える。【選択図】図１

Description

本開示は、撮像装置に関する。
光電変換を利用したイメージセンサが広く用いられている。埋め込みフォトダイオードに代えて、半導体基板の上方に光電変換素子を配置した構造が提案されている（下記の特許文献１参照）。特許文献１に記載の固体撮像装置は、下部電極と、上部透明電極と、これらに挟まれた光電変換膜とを含む光電変換素子を有する。光電変換素子で生成され、下部電極によって収集された信号電荷が電荷蓄積ノードに蓄積される。電荷蓄積ノードに蓄積された信号電荷は、画素信号の形で垂直信号線に読み出される。参考のために、特許文献１の開示内容の全てを本明細書に援用する。
国際公開第２０１４／００２３６７号
撮像セル内の回路の複雑化を抑制しつつ、撮影時の柔軟性を向上させた撮像装置を提供する。
本開示の限定的ではないある例示的な実施形態によれば、以下が提供される。
第１電極と、第２電極と、前記第１電極および前記第２電極間の光電変換層とを含み、光電変換により信号電荷を生成する光電変換部と、前記第１電極に接続され、前記信号電荷を検出する電荷検出回路と、を含む撮像セルと、前記第１電極に電気的に結合される信号線と、第１電圧と、前記第１電圧とは異なる第２電圧とを、選択的に前記信号線に供給する電圧供給回路と、を備える、撮像装置。
包括的または具体的な態様は、素子、デバイス、モジュール、システム、集積回路または方法で実現されてもよい。また、包括的または具体的な態様は、素子、デバイス、モジュール、システム、集積回路および方法の任意の組み合わせによって実現されてもよい。
開示された実施形態の追加的な効果および利点は、明細書および図面から明らかになる。効果および／または利点は、明細書および図面に開示の様々な実施形態または特徴によって個々に提供され、これらの１つ以上を得るために全てを必要とはしない。
撮影時の柔軟性が向上された撮像装置が提供される。
図１は、本開示の実施形態による撮像装置の例示的な構成の概略を模式的に示す図である。 図２は、本開示の第１の実施形態による撮像装置の例示的な回路構成を示す図である。 図３は、第１信号線３１および画素電極６１の電気的結合の第１の例を示す図である。 図４は、図２に示す撮像装置１００Ａにローリングシャッタを適用した場合の動作の一例を説明するための図である。 図５Ａは、画素アレイＰＡの行ごとにリセット電圧ＶRSTを電圧ＶHおよび電圧ＶLの間で切り替えたときの、互いに感度が異なる状態とされた撮像セル１０Ａの配置を模式的に示す図である。 図５Ｂは、画素アレイＰＡに含まれる撮像セル１０Ａの全てに対してリセット電圧ＶRSTを電圧ＶHおよび電圧ＶLの間で切り替えたときの、感度が変更された撮像セル１０Ａの配置を模式的に示す図である。 図６は、画素電極６１に書き込まれる電圧を撮像セル単位で制御可能な構成の概要を模式的に示す図である。 図７は、行方向および列方向に沿って、画素電極６１に書き込まれる電圧が互いに異なる撮像セルを混在させた例を示す図である。 図８は、選択回路４３の具体的な構成の一例を示す図である。 図９は、選択回路４３の具体的な構成の他の一例を示す図である。 図１０は、撮像セル１０Ａの例示的なデバイス構造を示す模式的な断面図である。 図１１は、本開示の第１の実施形態による撮像装置の他の例示的な回路構成を示す図である。 図１２は、画素アレイＰＡ中の撮像セル１０Ｂの１つを取り出してその回路構成の概略を示す図である。 図１３は、フィードバック回路ＦＣを有する撮像セル１０Ｂを含む撮像装置の回路構成の他の例を示す図である。 図１４は、本開示の第２の実施形態による撮像装置の撮像セルの例示的な回路構成を示す図である。 図１５は、本開示の第３の実施形態による撮像装置の例示的な回路構成を示す図である。 図１６は、画素アレイＰＡ中の撮像セル１０Ｃの１つを取り出してその回路構成の概略を示す図である。 図１７は、撮像セルの回路構成の変形例を示す図である。 図１８は、本開示の第４の実施形態による撮像装置の撮像セルの例示的な回路構成を示す図である。 図１９は、図１８に示す撮像セル１０Ｅが適用された撮像装置の動作の一例を説明するための図である。 図２０は、本開示の第５の実施形態による撮像装置の画素アレイの例示的な回路構成を示す図である。 図２１は、本開示の第６の実施形態による撮像装置の画素アレイの例示的な回路構成を示す図である。 図２２は、本開示の第６の実施形態による撮像装置の画素アレイの変形例を示す図である。 図２３は、図２１に示す撮像セル１０Ｅｘおよび１０Ｇｙが適用された撮像装置の動作の一例を説明するための図である。 図２４は、本開示の実施形態による撮像装置を有する例示的な撮像モジュールの機能ブロック図である。 図２５は、光電変換部の一例を示す模式的な断面図である。 図２６は、光電変換層に適用可能な材料の一例を示す図である。 図２７は、光電変換部の他の例を示す模式的な断面図である。 図２８は、光電変換部のさらに他の構成例におけるエネルギ図である。 図２９は、ＣＺＢＤＦの化学式を示す図である。 図３０は、スズナフタロシアニンを含む光電変換層における吸収スペクトルの一例を示す図である。 図３１は、実施例１−１のサンプルにおける外部量子効率の電圧依存性を示すグラフである。 図３２は、実施例１−１のサンプルに関する、４６０ｎｍ、５４０ｎｍ、６８０ｎｍ、８８０ｎｍの各波長における外部量子効率と、印加される電場との間の関係を示すグラフである。 図３３は、参考例１のサンプルにおける外部量子効率の電圧依存性を示すグラフである。 図３４は、実施例１−２のサンプルにおける外部量子効率の電圧依存性を示すグラフである。 図３５は、比較例１のサンプルにおける外部量子効率の電圧依存性を示すグラフである。 図３６は、実施例２−１のサンプルにおける外部量子効率の電圧依存性を示すグラフである。 図３７は、比較例２−１のサンプルにおける外部量子効率の電圧依存性を示すグラフである。 図３８は、実施例２−２のサンプルに関するエネルギ図である。 図３９は、実施例２−２のサンプルにおける外部量子効率の電圧依存性を示すグラフである。 図４０は、比較例２−２のサンプルに関するエネルギ図である。 図４１は、比較例２−２のサンプルにおける外部量子効率の電圧依存性を示すグラフである。 図４２は、本開示の実施形態による光電変換構造が有する典型的な光電流特性を示すグラフである。
（本発明者らの知見）
上述の特許文献１に記載の固体撮像装置では、動作時、上部透明電極に正のバイアス電圧を印加する。これにより、光の入射を受けて光電変換膜で発生した電子および正孔のうちの一方である正孔を、下部電極によって収集し信号電荷として利用する。本発明者らは、光電変換によって生成された電荷が、光電変換膜を挟む電極間に印加された電位差に応じた電場に従って光電変換膜内を移動する点に着目した。そして、本発明者らは、上部透明電極に印加するバイアス電圧に応じて、信号電荷を収集する効率（換言すれば、感度）を変化させ得ることを見出した。
特許文献１に記載の固体撮像装置では、例えば図３Ａに示されるように、バイアス電圧が印加される上部透明電極は、固体撮像装置の画素部を構成する複数の単位画素セルに共通して光電変換膜上に設けられる。つまり、各単位画素セルの上部透明電極に印加されるバイアス電圧は、共通である。そのため、上部透明電極に印加するバイアス電圧を変えると、全ての単位画素セルの感度がバイアス電圧に応じて変化してしまい、一部の単位画素セルの感度を選択的に変化させることはできない。例えば、単位画素セルのアレイのある行に位置する単位画素セルの感度を、他の行に位置する単位画素セルの感度に対して選択的に高くしたり、低くしたりすることはできない。
撮像装置の分野では、ダイナミックレンジの大きなシーンの撮影などにおいて、一部の単位画素セルの感度を選択的に変更したいという要求がある。例えば、強い光を放つ被写体を含むシーンを撮影する場合、単純に撮影すると、画像中に白飛びが生じてしまう。単位画素セルの感度を低くすれば、白飛びを抑制できるものの、画像の全体的な明度が低下してしまい、画像中に黒潰れが現れることがある。感度を変えて撮影を実行し、互いに感度の異なる状態で得られた複数の画像を合成することによって白飛びおよび黒潰れの無い画像を形成する、「ハイダイナミックレンジ合成」と呼ばれる技術が知られている。しかしながら、このような従来の技術では、互いに感度の異なる状態で得られた複数の画像の撮影のタイミングは一致していない。したがって、例えば高速で移動する物体を含むシーンの撮影には不適当な場合がある。
互いに異なる感度に応じた複数の画像信号を１回の撮影で取得できると有益である。特に、一部のセルの感度を選択的に変えることができると有益である。例えば、複数の撮像セルの行単位または撮像セルの単位で撮像セルの感度を変更できると有益である。本発明者らは、上記に鑑み検討を行い、本願発明に到達した。
（実施形態の概要）
本開示の実施形態を詳細に説明する前に、本開示の一態様の概要を説明する。本開示の一態様の概要は以下のとおりである。
［項目１］
第１電極と、第２電極と、前記第１電極および前記第２電極間の光電変換層とを含み、光電変換により信号電荷を生成する光電変換部と、
前記第１電極に接続され、前記信号電荷を検出する電荷検出回路と、
を含む撮像セルと、
前記第１電極に電気的に結合される信号線と、
第１電圧と、前記第１電圧とは異なる第２電圧とを、選択的に前記信号線に供給する電圧供給回路と、
を備える、撮像装置。
［項目２］
前記電荷検出回路は、ソースおよびドレインの一方が前記第１電極に接続され、前記ソースおよび前記ドレインの他方が前記信号線に接続される第１トランジスタを含む、請求項１に記載の撮像装置。
［項目３］
第１制御線と、第２制御線とに接続される選択回路をさらに備え、
前記選択回路は、前記第１制御線の電圧と、第２制御線の電圧とに基づいて、前記第１トランジスタのオンとオフとを切り替える、項目２に記載の撮像装置。
［項目４］
反転入力端子、非反転入力端子、および出力端子を有する反転増幅器をさらに備え、
前記電荷検出回路は、
ソースおよびドレインの一方が前記第１電極に接続され、前記ソースおよび前記ドレインの他方が前記出力端子に電気的に接続される第１トランジスタと、
ゲートが前記第１電極に接続され、ソースおよびドレインの一方が前記反転入力端子に電気的に接続される第２トランジスタと、
を含み、
前記信号線は、前記非反転入力端子に接続される、項目１に記載の撮像装置。
［項目５］
前記電荷検出回路は、一方の端子が前記第１電極に接続され、他方の端子が前記信号線に接続される第１容量素子を含む、項目１に記載の撮像装置。
［項目６］
前記電圧供給回路は、
第１フレーム期間内のリセット期間において、前記信号線に前記第１電圧を供給し、
前記第１フレーム期間内の電荷蓄積期間において、前記信号線に前記第２電圧を供給する、項目５に記載の撮像装置。
［項目７］
前記電圧供給回路は、
第１フレーム期間内のリセット期間において、前記信号線に前記第１電圧を供給し、
前記第１フレーム期間と異なる第２フレーム期間内のリセット期間において、前記信号線に前記第２電圧を供給する、項目２から４のいずれか１項に記載の撮像装置。
［項目８］
前記電圧供給回路は、
第１フレーム期間内の電荷蓄積期間において、前記信号線に前記第１電圧を供給し、
前記第１フレーム期間と異なる第２フレーム期間内の電荷蓄積期間において、前記信号線に前記第２電圧を供給する、項目５に記載の撮像装置。
［項目９］
前記光電変換層は、互いに積層された第１層および第２層を含み、
前記第１層は、第１材料を含み、
前記第２層は、第２材料を含み、
前記第１層のインピーダンスは、前記第２層のインピーダンスよりも大きい、項目１から８のいずれか１項に記載の撮像装置。
［項目１０］
前記光電変換層は、互いに積層された第１層および第２層を含み、
前記第１層は、第１材料を含み、
前記第２層は、第２材料を含み、
前記第１材料のイオン化ポテンシャルは、前記第２材料のイオン化ポテンシャルよりも０．２ｅＶ以上大きい、項目１から８のいずれか１項に記載の撮像装置。
［項目１１］
前記第１材料および前記第２材料は、電子供与性の分子である、項目９または１０に記載の撮像装置。
［項目１２］
１以上の撮像セルを有する撮像装置であって、
撮像装置は、
半導体基板と、
第１信号線が接続された第１の電圧供給回路と
を備え、
１以上の撮像セルの各々は、
半導体基板に支持された光電変換部であって、第１電極と、第１電極よりも半導体基板から遠くに配置された第２電極と、第１電極および第２電極の間に挟まれた光電変換構造とを含む光電変換部と、
第１電極に接続された第１トランジスタを含む電荷検出部と
を有し、
光電変換部の第１電極は、第１信号線に電気的に結合されており、
第１の電圧供給回路は、少なくとも第１電圧および第１電圧とは絶対値の異なる第２電圧を互いに異なるタイミングで第１信号線に印加する、撮像装置。
項目１２の構成によれば、第１信号線に印加する電圧を切り替えることができ、第１信号線に印加する電圧を切り替えることによって、撮像セルの感度を変化させ得る。
［項目１３］
第１電極は、電荷検出部の第１トランジスタのゲートに接続されている、項目１２に記載の撮像装置。
項目１３の構成によれば、信号電荷の非破壊読み出しが可能である。
［項目１４］
電荷検出部は、ソースおよびドレインの一方が第１電極に接続された第２トランジスタを有するリセット回路を含む、項目１３に記載の撮像装置。
［項目１５］
第２トランジスタのソースおよびドレインの他方は、第１信号線に接続されている、項目１４に記載の撮像装置。
項目１５の構成によれば、第１の電圧供給回路から第１信号線に印加する電圧を用いて電荷蓄積ノードの電位を所定の電圧レベルにリセットすることができる。
［項目１６］
１以上の撮像セルは、複数の撮像セルであり、
複数の撮像セルは、第１方向および第１方向とは異なる第２方向に沿って２次元に配置されており、
撮像装置は、第１方向に延びる複数の第２信号線と、第２方向に延びる複数の第３信号線とをさらに備え、
各撮像セルは、
複数の第２信号線のうちの対応する１つの電圧レベルと、複数の第３信号線のうちの対応する１つの電圧レベルとに応じて、第２トランジスタのオンおよびオフを切り替える選択回路を有する、項目１５に記載の撮像装置。
項目１６の構成によれば、画素アレイ中の任意の位置の撮像セルを選択して、選択された撮像セルの第１電極の電位を変化させることができる。
［項目１７］
リセット回路は、光電変換部で発生した電気信号を負帰還させるフィードバック回路を含み、
フィードバック回路は、反転入力端子が第１トランジスタのソースおよびドレインの一方に電気的に接続され、かつ、出力端子が第２トランジスタのソースおよびドレインの他方に電気的に接続された反転増幅器を含み、
反転増幅器の非反転入力端子は、第１信号線に接続されている、項目１４に記載の撮像装置。
項目１７の構成によれば、第１の電圧供給回路から第１信号線に印加する電圧を用いて電荷蓄積ノードの電位を所定の電圧レベルにリセットすることができ、さらに、負帰還を利用してランダムノイズの影響をキャンセル可能である。
［項目１８］
電荷検出部は、第１電極と第１信号線との間に接続された容量回路を含み、
容量回路は、第１容量素子を有し、
光電変換部の第１電極は、第１容量素子を介して第１信号線に電気的に結合されている、項目１４に記載の撮像装置。
項目１８の構成によれば、電荷蓄積ノードに蓄積されている電荷量に影響を与えることなく、第１信号線に印加する電圧の変化を通して画素電極の電位を変化させることが可能である。したがって、例えば、電荷蓄積期間に第１信号線に印加する電圧として、リセット期間に第１信号線に印加する電圧とは異なる電圧を用いることができる。
［項目１９］
第１の電圧供給回路は、フレーム期間のうち、電荷蓄積期間において第１信号線に第１電圧を印加し、電荷蓄積期間以外の期間において第１信号線に第２電圧を印加する、項目１８に記載の撮像装置。
項目１９の構成によれば、第１電極の電位を電荷蓄積期間において一時的に上昇または低下させることが可能である。電荷蓄積期間の開始時における第１電極および第２電極の間の電位差が縮小または拡大されるので、第１信号線に印加する電圧を切り替えによって撮像セルの感度が変化する。
［項目２０］
１以上の撮像セルは、第１撮像セルおよび第２撮像セルを含む、項目１８または１９に記載の撮像装置。
［項目２１］
リセット回路は、光電変換部で発生した電気信号を負帰還させるフィードバック回路を含み、
フィードバック回路は、反転入力端子が第１トランジスタのソースおよびドレインの一方に電気的に接続され、かつ、出力端子が第２トランジスタのソースおよびドレインの他方に電気的に接続された反転増幅器を含み、
第１撮像セルの第１容量素子は、第１信号線と第１撮像セルの第１電極との間に接続されている、項目２０に記載の撮像装置。
項目２１の構成によれば、第１信号線に印加される電圧を共通としながら、第１電極および第２電極の間の電位差の変化を、第１撮像セルおよび第２撮像セルの間で異ならせることができる。
［項目２２］
第２撮像セルの第１容量素子は、第１信号線と第２撮像セルの第１電極との間に接続されている、項目２１に記載の撮像装置。
項目２２の構成によれば、第１信号線に印加される電圧を共通としながら、第１電極および第２電極の間の電位差の変化を、第１撮像セルおよび第２撮像セルの間で異ならせることができる。
［項目２３］
第１撮像セルのフィードバック回路は、第２トランジスタのソースおよびドレインの他方と、反転増幅器の出力端子との間に接続された第３トランジスタをさらに含み、
第１撮像セルの容量回路は、一方の電極が第１撮像セルの第１電極に接続され、他方の電極が第２トランジスタのソースおよびドレインの他方に接続された第２容量素子をさらに含み、
第２容量素子の容量値は、第１撮像セルの第１容量素子の容量値よりも小さい、項目２２に記載の撮像装置。
項目２３の構成によれば、第１信号線に印加される電圧の変化が第１電極および第２電極の間の電位差に与える影響を縮小できる。また、より効果的にランダムノイズを低減し得る。
［項目２４］
第１容量素子の容量値は、第１撮像セルおよび第２撮像セルの間で異なっている、項目２２または２３に記載の撮像装置。
項目２４の構成によれば、第１信号線に印加される電圧を共通としながら、第１電極および第２電極の間の電位差の変化を、第１撮像セルおよび第２撮像セルの間で異ならせることができる。
［項目２５］
第２電極に接続された第２の電圧供給回路をさらに備え、
第２の電圧供給回路は、互いに異なる２つの電荷蓄積期間の間のタイミングにおいて、第２電極に印加する電圧を第３電圧および第３電圧とは絶対値の異なる第４電圧の間で切り替える、項目１２から２４のいずれか１項に記載の撮像装置。
項目２５の構成によれば、第１信号線に印加される電圧を共通としながら、互いに異なるフレーム期間に含まれる２つの電荷蓄積期間の間で、第１電極および第２電極の間の電位差を異ならせることが可能である。
［項目２６］
第１撮像セルの第２電極および第２撮像セルの第２電極は、互いに電気的に分離されており、
撮像装置は、第１撮像セルの第２電極および第２撮像セルの第２電極に接続された第２の電圧供給回路をさらに備え、
第２の電圧供給回路は、第１撮像セルの第２電極および第２撮像セルの第２電極のそれぞれに独立して互いに絶対値の異なる電圧を印加する、項目２０から２５のいずれか１項に記載の撮像装置。
項目２６の構成によれば、電荷蓄積期間に光電変換構造に印加されるバイアス電圧を第１および第２の撮像セルの間で互いに異ならせることができる。
［項目２７］
１以上の撮像セルは、第１撮像セルおよび第２撮像セルを含み、
第１の電圧供給回路は、第１のタイミングで第１電圧を第１信号線に印加することにより、第１撮像セルの第２トランジスタに第１電圧を供給し、第２のタイミングで第２電圧を第１信号線に印加することにより、第２撮像セルの第２トランジスタに第２電圧を供給する、項目１５に記載の撮像装置。
項目２７の構成によれば、光電変換構造に印加されるバイアス電圧を第１および第２の撮像セルの間で互いに異ならせることができる。
［項目２８］
１以上の撮像セルは、第１撮像セルおよび第２撮像セルを含み、
第１の電圧供給回路は、第１のタイミングで第１電圧を第１信号線に印加することにより、第１撮像セルの反転増幅器に第１電圧を供給し、第２のタイミングで第２電圧を第１信号線に印加することにより、第２撮像セルの反転増幅器に第２電圧を供給する、項目１７に記載の撮像装置。
項目２８の構成によれば、光電変換構造に印加されるバイアス電圧を第１および第２の撮像セルの間で互いに異ならせることができる。
［項目２９］
１以上の撮像セルを有する撮像装置であって、
撮像装置は、
半導体基板と、
電圧供給回路と
を備え、
１以上の撮像セルは、それぞれが、
半導体基板に支持された光電変換部であって、第１電極と、第１電極よりも半導体基板から遠くに配置された第２電極と、第１電極および第２電極の間に挟まれた光電変換構造とを含む光電変換部と、
第１電極に接続された第１トランジスタを含む電荷検出部と
を有する第１撮像セルおよび第２撮像セルを含み、
第１撮像セルの第２電極および第２撮像セルの第２電極は、互いに電気的に分離されており、
電圧供給回路は、第１撮像セルの第２電極および第２撮像セルの第２電極に接続されており、
電圧供給回路は、第１撮像セルの第２電極および第２撮像セルの第２電極のそれぞれに独立して互いに絶対値の異なる電圧を印加する、撮像装置。
項目２９の構成によれば、光電変換構造に印加されるバイアス電圧を第１および第２の撮像セルの間で互いに異ならせることができる。
［項目３０］
ある電荷蓄積期間の開始時に第１撮像セルの第１電極および第２電極の間に印加されている電位差と、ある電荷蓄積期間の開始時に第２撮像セルの第１電極および第２電極の間に印加されている電位差とは、互いに異なる、項目２０から２９のいずれか１項に記載の撮像装置。
［項目３１］
光電変換構造は、第１光電変換層および第２光電変換層を有する積層構造を含み、
第１光電変換層および第２光電変換層は、それぞれ、第１材料および第２材料を含み、
第１光電変換層のインピーダンスは、第２光電変換層のインピーダンスよりも大きい、項目１２から３０のいずれか１項に記載の撮像装置。
項目３１の構成によれば、第１電極および第２電極の間に印加される電位差を変化させることによって、光電変換構造の分光感度特性を変化させ得る。
［項目３２］
光電変換構造は、第１光電変換層および第２光電変換層を有する積層構造を含み、
第１光電変換層および第２光電変換層は、それぞれ、第１材料および第２材料を含み、
第１材料におけるイオン化ポテンシャルは、第２材料におけるイオン化ポテンシャルよりも０．２ｅＶ以上大きい、項目１２から３０のいずれか１項に記載の撮像装置。
項目３２の構成によれば、第１電極および第２電極の間に印加される電位差を変化させることによって、光電変換構造の分光感度特性を変化させ得る。
［項目３３］
第１材料および第２材料は、電子供与性の分子である、項目３１または３２に記載の撮像装置。
［項目３４］
第１撮像セルおよび第２撮像セルを含む複数の撮像セルを有する撮像装置であって、
第１撮像セルは、第１光電変換部および第１電荷検出部を有し、
第２撮像セルは、第２光電変換部および第２電荷検出部を有し、
第１光電変換部は、
第１電極と、第２電極と、第１電極および第２電極の間に位置する第１光電変換構造とを含み、
第１電荷検出部は、
第１電極に接続された第１トランジスタと、ソースおよびドレインの一方が第１電極に接続された第２トランジスタとを含み、
第２光電変換部は、
第３電極と、第４電極と、第３電極および第４電極の間に位置する第２光電変換構造とを含み、
第２電荷検出部は、
第３電極に接続された第３トランジスタと、ソースおよびドレインの一方が第３電極に接続された第４トランジスタとを含み、
撮像装置は、
第２トランジスタのソースおよびドレインの他方に接続され、第２トランジスタのソースおよびドレインの他方に第１電圧を供給する第１信号線と、
第４トランジスタのソースおよびドレインの他方に接続され、第４トランジスタのソースおよびドレインの他方に第１電圧とは絶対値の異なる第２電圧を供給する第２信号線とをさらに備える、撮像装置。
項目３４の構成によれば、光電変換構造に印加されるバイアス電圧を第１および第２の撮像セルの間で互いに異ならせることができる。
［項目３５］
第１撮像セルおよび第２撮像セルを含む複数の撮像セルを有する撮像装置であって、
第１撮像セルは、第１光電変換部および第１電荷検出部を有し、
第２撮像セルは、第２光電変換部および第２電荷検出部を有し、
第１光電変換部は、
第１電極と、第２電極と、第１電極および第２電極の間に位置する第１光電変換構造とを含み、
第１電荷検出部は、
第１電極に接続された第１トランジスタと、第１光電変換部で発生した電気信号を負帰還させる第１フィードバック回路とを含み、
第２光電変換部は、
第３電極と、第４電極と、第３電極および第４電極の間に位置する第２光電変換構造とを含み、
第２電荷検出部は、
第３電極に接続された第２トランジスタと、第２光電変換部で発生した電気信号を負帰還させる第２フィードバック回路とを含み、
第１フィードバック回路は、反転入力端子が第１トランジスタのソースおよびドレインの一方に電気的に接続された第１反転増幅器を含み、
第２フィードバック回路は、反転入力端子が第２トランジスタのソースおよびドレインの一方に電気的に接続された第２反転増幅器を含み、
撮像装置は、
第１反転増幅器の非反転入力端子に接続され、第１反転増幅器の非反転入力端子に第１電圧を供給する第１信号線と、
第２反転増幅器の非反転入力端子に接続され、第２反転増幅器の非反転入力端子に第１電圧とは絶対値の異なる第２電圧を供給する第２信号線とをさらに備える、撮像装置。
項目３５の構成によれば、光電変換構造に印加されるバイアス電圧を第１および第２の撮像セルの間で互いに異ならせることができる。
［項目３６］
ある電荷蓄積期間の開始時に第１電極および第２電極の間に印加されている電位差と、ある電荷蓄積期間の開始時に第３電極および第４電極の間に印加されている電位差とは、互いに異なる、項目３４または３５に記載の撮像装置。
［項目３７］
第１光電変換構造および第２光電変換構造のそれぞれは、第１光電変換層および第２光電変換層を有する積層構造の少なくとも一部を含み、
第１光電変換層および第２光電変換層は、それぞれ、第１材料および第２材料を含み、
第１光電変換層のインピーダンスは、第２光電変換層のインピーダンスよりも大きい、項目３４から３６のいずれか１項に記載の撮像装置。
項目３７の構成によれば、第１電極および第２電極の間に印加される電位差を変化させることによって、光電変換構造の分光感度特性を変化させ得る。
［項目３８］
第１光電変換構造および第２光電変換構造のそれぞれは、第１光電変換層および第２光電変換層を有する積層構造の少なくとも一部を含み、
第１光電変換層および第２光電変換層は、それぞれ、第１材料および第２材料を含み、
第１材料におけるイオン化ポテンシャルは、第２材料におけるイオン化ポテンシャルよりも０．２ｅＶ以上大きい、項目３４から３６のいずれか１項に記載の撮像装置。
項目３８の構成によれば、第１電極および第２電極の間に印加される電位差を変化させることによって、光電変換構造の分光感度特性を変化させ得る。
［項目３９］
第１材料および第２材料は、電子供与性の分子である、項目３７または３８に記載の撮像装置。
後に図面を参照しながら説明するように、本開示の典型的な実施形態による撮像装置は、複数の撮像セルのアレイを有する。各撮像セルは、半導体基板に支持された光電変換部と、光電変換部に接続された電荷検出部とを含む。光電変換部は、画素電極、対向電極および光電変換構造を有する。光電変換によって生成された電荷は、電荷蓄積ノードに一時的に保持される。電荷検出部は、電荷蓄積ノードに保持された電荷を読み出す。ある実施形態による撮像装置は、電圧供給回路をさらに有する。電圧供給回路は、画素電極に電気的に結合された信号線に接続され、互いに絶対値の異なる少なくとも２以上の電圧を信号線に供給する。
電圧供給回路は、例えば、信号線に印加する電圧を、互いに絶対値の異なる第１および第２の電圧の間で切り替える。信号線の電位の変化により、電荷蓄積ノードの電位を変化させることが可能である。例えば、信号線の電位の変化によって、ある撮像セルの信号電荷の蓄積の直前における電荷蓄積ノードの電位と、他のある撮像セルの信号電荷の蓄積の直前における電荷蓄積ノードの電位とを互いに異ならせることが可能である。例えば、信号線の電位を上昇させることにより、画素電極と対向電極との間の電位差を縮小して、対象となる撮像セルの感度を他の撮像セルの感度と異ならせることができる。
以下、本開示の実施形態を詳細に説明する。なお、以下で説明する実施形態は、いずれも包括的または具体的な例を示す。以下の実施形態で示される数値、形状、材料、構成要素、構成要素の配置および接続形態、ステップ、ステップの順序などは、一例であり、本開示を限定する主旨ではない。本明細書において説明される種々の態様は、矛盾が生じない限り互いに組み合わせることが可能である。また、以下の実施形態における構成要素のうち、最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。以下の説明において、実質的に同じ機能を有する構成要素は共通の参照符号で示し、説明を省略することがある。
（撮像装置の実施形態）
図１は、本開示の実施形態による撮像装置の例示的な構成の概略を示す。図１に示す撮像装置１００は、複数の撮像セル１０を含む。図１は、複数の撮像セル１０のうちの１つを代表して示している。なお、図１は、撮像セル１０を構成する各部の配置をあくまでも模式的に示している。図１に示す各部の寸法は、必ずしも現実のデバイスにおける寸法を厳密に反映しない。このことは、本開示の他の図面においても同様である。
撮像装置１００は、半導体基板５０と、半導体基板５０を覆う層間絶縁層５２とを有する。半導体基板５０には、不純物領域５０ａを含む複数の不純物領域が形成されている。撮像セル１０は、半導体基板５０および層間絶縁層５１に支持された光電変換部ＰＣを有する。撮像セル１０は、光電変換部ＰＣで生成された信号電荷を検出する電荷検出部ＣＤをさらに有する。電荷検出部ＣＤは、半導体基板５０に形成された不純物領域の１つである不純物領域５０ａを含む。図１に模式的に示すように、不純物領域５０ａは、層間絶縁層５２中に配置された接続部５４によって光電変換部ＰＣに接続される。
光電変換部ＰＣは、半導体基板５０の上方に位置する。光電変換部ＰＣは、画素電極６１と、対向電極６２と、これらに挟まれた光電変換構造６４とを含む。図１に示す例では、対向電極６２の上方に、カラーフィルタ７２およびマイクロレンズ７４が配置されている。マイクロレンズ７４と対向電極６２との間には、カラーフィルタ７２に代えて、あるいは、カラーフィルタ７２とともに、赤外線透過フィルタ、保護層などが配置され得る。
光電変換部ＰＣ中の光電変換構造６４は、光の入射を受けて、光電変換により正および負の電荷（典型的には正孔−電子対）を発生させる。画素電極６１と対向電極６２との間に電位差が与えられると、正および負の電荷は、画素電極６１および対向電極６２の間に形成された電場に従って移動する。例えば、対向電極６２の電位が画素電極６１の電位よりも高く、かつ、対向電極６２および画素電極６１の間の電位差Φがある程度大きいとする。このとき、光電変換構造６４で生成された正および負の電荷のうち、正の電荷を信号電荷として画素電極６１によって収集することができる。収集された信号電荷は、接続部５４および不純物領域５０ａをその一部に含む電荷蓄積領域に蓄積される。電荷検出部ＣＤは、電荷蓄積領域に蓄積された信号電荷を検出する機能を有する。
本開示の実施形態では、撮像装置１００の動作時に、対向電極６２および画素電極６１の間の電位差を変更することができる。図１に模式的に示すように、ある態様では、電圧供給回路４１に接続された第１信号線３１に印加する電圧の変化によって画素電極６１の電位を変化させることができる。他のある態様では、電圧供給回路４２に接続された蓄積制御線３２に印加する電圧の変化によって対向電極６２の電位を変化させることができる。すなわち、後に詳しく説明するように、本開示の実施形態では、画素電極６１および対向電極６２の少なくとも一方の電位を積極的に変化させることによって、画素電極６１および対向電極６２の間の電位差Φを制御する。例えば、信号電荷の蓄積の開始時における画素電極６１および／または対向電極６２の電位を複数の撮像セル１０の間で異ならせるように制御する。
なお、図１では、第１信号線３１が画素電極６１にあたかも接続されているかのように示されている。しかし、第１信号線３１が配線などによって画素電極６１に物理的に接続されていることは、必須ではない。第１信号線３１の電圧の変化によって画素電極６１の電圧に積極的に変化を生じさせることが可能であればよい。後述するように、容量素子を介した電気的な結合を第１信号線３１と画素電極６１との間に形成してもよい。さらに、第１信号線３１と画素電極６１との間の電気的な結合を介して、第１信号線３１の電圧の変化に応じた電圧の変化を画素電極６１に生じさせてもよい。また、画素電極６１の電圧に変化を生じさせることが可能であればよい。よって、画素電極６１に限らず、図１中に破線で示すように、画素電極６１との接続を有する接続部５４および不純物領域５０ａなどに、第１信号線３１が電気的に接続または結合されてもよい。第１信号線３１と画素電極６１との間にトランジスタなどのスイッチング素子が介在していてもよい。
（第１の実施形態）
図２は、本開示の第１の実施形態による撮像装置の例示的な回路構成を示す。図２に示す撮像装置１００Ａは、２次元に配列された複数の撮像セル１０Ａを含む画素アレイＰＡを有する。図２は、撮像セル１０Ａがマトリクス状に配置された例を模式的に示す。図２は、紙面の制約から、撮像セル１０Ａのうち、２行２列に配置された４つの撮像セル１０Ａを含む部分を取り出して示している。言うまでもないが、撮像セル１０Ａの数および配置は、図２に示す例に限定されない。
各撮像セル１０Ａは、光電変換部ＰＣおよび電荷検出部ＣＤ１を有する。電荷検出部ＣＤ１は、光電変換部ＰＣの画素電極６１（図１参照）に接続され、画素電極６１によって収集された信号電荷を検出する。この例では、電荷検出部ＣＤ１は、信号検出トランジスタ２１、リセットトランジスタ２２およびアドレストランジスタ２３を有する。これらのトランジスタは、典型的には、電界効果トランジスタ（ＦＥＴ）である。以下では、これらのトランジスタとしてＮチャンネルＭＯＳを適用した例を説明する。
撮像装置１００Ａは、複数の撮像セル１０Ａの列ごとに設けられた垂直信号線３４と、各撮像セル１０Ａに電源電圧ＡＶＤＤを供給する電源線３６とを有する。信号検出トランジスタ２１のドレインは、電源線３６に接続されている。信号検出トランジスタ２１のソースは、アドレストランジスタ２３を介して、対応する垂直信号線３４に接続される。
図２に模式的に示すように、信号検出トランジスタ２１のゲートは、光電変換部ＰＣに接続されている。後述するように、信号検出トランジスタ２１のゲートは、光電変換部ＰＣの画素電極６１に接続される。光電変換部ＰＣによって生成された信号電荷は、電荷蓄積領域に一時的に蓄積される。電荷蓄積領域は、信号検出トランジスタ２１のゲートと光電変換部ＰＣとの間の電荷蓄積ノード（「フローティングディフュージョンノード」とも呼ばれる。）ＦＤを含む。信号検出トランジスタ２１は、電源線３６がソースフォロア電源として機能することにより、光電変換部ＰＣによって生成された信号を出力する。つまり、電荷蓄積領域に蓄積された信号電荷に応じた電圧が垂直信号線３４に読み出される。なお、光電変換部ＰＣに接続される信号検出トランジスタ２１の接続端子はゲート電極に限定されない。例えば、電荷検出回路の回路構成に応じてソースまたはドレインであってもよい。
垂直信号線３４には、カラム信号処理回路（「行信号蓄積回路」とも呼ばれる）４４が接続される。カラム信号処理回路４４は、例えば、相関二重サンプリングに代表される雑音抑圧信号処理およびアナログ−デジタル変換（ＡＤ変換）を行う。カラム信号処理回路４４は、画素アレイＰＡにおける撮像セル１０Ａの各列に対応して設けられる。これらのカラム信号処理回路４４には、水平信号読み出し回路（「列走査回路」とも呼ばれる）４６が接続される。水平信号読み出し回路４６は、複数のカラム信号処理回路４４から水平共通信号線４５に信号を順次読み出す。
撮像装置１００Ａは、第１の電圧供給回路４１と、第２の電圧供給回路４２とをさらに有する。電圧供給回路４１には、第１信号線３１が接続されている。第１信号線３１は、撮像セル１０Ａの画素電極６１に電気的に結合されている。図２に例示する構成において、第１信号線３１は、リセットトランジスタ２２のソースに接続されている。リセットトランジスタ２２のドレインは電荷蓄積ノードＦＤに接続されている。すなわち、この例では、電圧供給回路４１は、電荷蓄積ノードＦＤの電位をリセットするためのリセット電圧ＶRSTを各撮像セル１０Ａに供給する。本明細書において、「電気的な結合」とは、一方における電圧の積極的な変動に起因して他方の電圧に変動を誘起させるような関係を指す。「電気的な結合」とは、配線による直接の接続、および、トランジスタなどの素子が介在された接続のほか、容量素子を介した接続のように電流の流れる経路が形成されない形の接続などを広く包含するように解釈される。
電圧供給回路４１は、互いに絶対値の異なる複数の電圧を切り替えて、第１信号線３１に印加可能に構成される。図２に示す例では、第１信号線３１が各撮像セル１０Ａのリセットトランジスタ２２に接続されている。したがって、この例では、電圧供給回路４１は、リセット電圧ＶRSTとして、互いに絶対値の異なる複数の電圧のいずれかを各撮像セル１０Ａに選択的に供給する。例えば、電圧供給回路４１は、撮像装置１００Ａの動作時、ある期間には第１のリセット電圧を第１信号線３１に印加し、他のある期間には第１のリセット電圧とは絶対値の異なる第２のリセット電圧を第１信号線３１に印加する。なお、第１信号線３１は、１本の配線に限定されない。第１信号線３１は、対象とする撮像セルに電気的に結合または接続された構造体であればよく、例えば、グリッド状の構造体であってもよい。このことは本開示における他の電圧線、信号線、制御線および配線についても同様である。本明細書において、部材の名称として用いられている「線」または「配線」の用語は、説明の便宜上用いているにすぎず、電圧線、信号線、制御線または配線などの具体的な構造を１本の線状の導体に限定する意図ではない。
電圧供給回路４２は蓄積制御線３２に接続され、蓄積制御線３２は各撮像セル１０Ａの光電変換部ＰＣに接続される。後述するように、蓄積制御線３２は、光電変換部ＰＣの対向電極６２（図１参照）に接続される。したがって、電圧供給回路４２は、蓄積制御線３２を介して、各撮像セル１０Ａの光電変換部ＰＣの対向電極６２に所定の電圧ＶOPPを供給することができる。蓄積制御線３２についても第１信号線３１と同様に、対象とする撮像セルに電気的に結合または接続された構造体であればよい。つまり、蓄積制御線３２は、１本の配線に限定されず、例えばグリッド状の構造体であってもよい。以下では、説明の便宜のために、電圧供給回路４２が供給する電圧ＶOPPを「対向電極電圧ＶOPP」と呼ぶことがある。ある態様において、対向電極電圧ＶOPPは、撮像装置１００Ａの動作時、一定の電圧に固定される。
撮像装置１００Ａは、撮像セル１０Ａの行ごとに設けられたリセット信号線３８およびアドレス信号線３９を有する。リセット信号線３８およびアドレス信号線３９は、垂直走査回路（「行走査回路」とも呼ばれる）４８に接続されている。図示するように、リセット信号線３８は、同一の行に属する複数の撮像セル１０Ａのリセットトランジスタ２２のゲートに接続される。垂直走査回路４８は、リセット信号線３８の電位を制御してリセットトランジスタ２２をオンすることにより、同一行に属する撮像セル１０Ａの電荷蓄積ノードＦＤの電位を一括してリセットすることができる。アドレス信号線３９は、同一の行に属する複数の撮像セル１０Ａのアドレストランジスタ２３のゲートに接続される。垂直走査回路４８は、アドレス信号線３９の電位を制御することにより、同一行に属する複数の撮像セル１０Ａを行単位で選択することができる。同一行に属する複数の撮像セル１０Ａを行単位で選択することにより、同一行に属する撮像セル１０Ａの信号検出トランジスタ２１の出力を、対応する垂直信号線３４に一括して読み出すことができる。
図３は、第１信号線３１および画素電極６１の電気的結合の第１の例を示す。図３は、画素アレイＰＡ中の撮像セル１０Ａの１つを取り出してその回路構成の概略を示している。
図３に例示する構成において、撮像セル１０Ａの電荷検出部ＣＤ１は、リセット回路ＲＳ１と、読み出し回路ＲＤと、行選択回路ＳＬとを含む。リセット回路ＲＳ１は、ソースおよびドレインの一方が画素電極６１に接続されたリセットトランジスタ２２を含む。リセット回路ＲＳ１は、リセットトランジスタ２２を含む回路に限定されない。リセット回路ＲＳ１は、電源電圧など外部から供給された電圧を用いて電荷蓄積ノードＦＤの電位を所望の電位にリセットすることが可能な構成を有していればよい。読み出し回路ＲＤは、例えば信号検出トランジスタ２１および電源線３６を含むソースフォロアである。行選択回路ＳＬは、例えばアドレストランジスタ２３である。
この例では、リセットトランジスタ２２のソースおよびドレインの他方が第１信号線３１に接続されることにより、リセットトランジスタ２２を介して画素電極６１と第１信号線３１とが互いに電気的に結合されている。このような回路構成によれば、リセットトランジスタ２２をオンすることにより、電圧供給回路４１が第１信号線３１に印加するリセット電圧ＶRSTを用いて、電荷蓄積ノードＦＤの電位を所望の電圧レベルにリセットすることができる。
（撮像装置の動作の一例）
図４は、図２に示す撮像装置１００Ａにローリングシャッタを適用した場合の動作の一例を示す。図４中、２段目、３段目および４段目の矩形の配列は、それぞれ、画素アレイＰＡの第１行、第２行および第３行に属する撮像セル１０Ａの動作を模式的に表現している。なお、画素アレイＰＡに含まれる実際の行数は、数百〜数千行に達することもある。ここでは、紙面の制約から、３行分を取り出して図示している。
上述したように、電圧供給回路４１は、互いに絶対値の異なる少なくとも２つの電圧のいずれか１つを、選択的に第１信号線３１に印加可能に構成されている。ここでは、電圧供給回路４１は、リセット電圧ＶRSTとして、第１の電圧ＶHと、相対的に低い第２の電圧ＶLとを切り替えて第１信号線３１に印加可能な構成を有する。第１の電圧ＶHとしては、例えば、電源電圧、あるいは、電源電圧を降圧（または昇圧）した電圧を用い得る。第２の電圧ＶLについても同様である。この場合、電圧供給回路４１は、各撮像セル１０Ａに電源電圧を供給する電圧供給回路（図２において不図示）の一部であってもよい。以下、電圧ＶHに対応する電圧レベルを便宜的にハイレベルと表現し、電圧ＶLに対応する電圧レベルを便宜的にローレベルと表現する。なお、「ハイレベル」および「ローレベル」の用語は、電位の高さを相対的に表現しているにすぎず、ハイレベルが電源電圧に等しいことを意図していない。
なお、この例では、電圧供給回路４２から蓄積制御線３２に印加される対向電極電圧ＶOPPが、ある電圧Ｖ1に固定されているとする。図Ａ４中、最上段の網掛けの矩形は、撮像装置１００Ａの動作時における対向電極電圧ＶOPPが電圧Ｖ1に固定されていることを表現している。ただし、本開示の実施形態において、対向電極電圧ＶOPPが一定値であることは必須ではなく、後述するように、対向電極電圧ＶOPPを変化させるような制御ももちろん可能である。
まず、図４中の２段目の矩形の配列に注目する。画像信号の取得に際して、まず、電荷蓄積ノードＦＤの電位をリセットする。すなわち、電荷蓄積ノードＦＤ中の電荷の排出を行う。具体的には、図２に例示する構成において、リセットトランジスタ２２をオンとする。ここでは、このとき、電圧供給回路４１は、リセット電圧ＶRSTとしてハイレベルの電圧ＶHを第１信号線３１に印加する。したがって、電荷蓄積ノードＦＤに電圧ＶHが印加され、画素電極６１の電位が、電圧ＶHに応じたレベルにリセットされる。このときの画素電極６１の電圧レベルが、暗時の画像信号のレベルを決定する。この最初のリセット期間が、いわゆる電子シャッタに対応する期間である。図４中、ハッチングの付された左端の矩形ＲＴ１は、この最初のリセット期間を表現している。
次に、リセットトランジスタ２２をオフする。リセットトランジスタ２２をオフすることにより、電荷蓄積ノードＦＤへの信号電荷の蓄積が開始される。その後、所望のタイミングでアドレストランジスタ２３をオンし、信号を垂直信号線３４に読み出す。このときに読み出される信号のレベルは、電荷蓄積ノードＦＤの最初のリセットからアドレストランジスタ２３のオンまでの期間において、電荷蓄積領域に蓄積された信号電荷の量に対応する。図４中、薄い網掛けの矩形ＲＤ１は、電荷蓄積領域に蓄積された信号電荷の量に応じた信号の読み出しの期間（第１の信号読み出し期間）を表現する。図４中、白い矩形ＥＸＰは、電荷蓄積ノードＦＤの電位が暗時のレベルにある状態から第１の信号読み出し期間までの期間を表現する。本明細書では、この信号読み出しの期間を「電荷蓄積期間」と呼ぶ。電荷蓄積期間は、電荷蓄積領域への信号電荷の実質的な蓄積が実行される期間であり、露光期間と呼んでもよい。
信号の読み出し後、リセットトランジスタ２２を再度オンとし、画素電極６１の電位を電圧ＶHに応じたレベルに再度リセットする。図４中、ハッチングの矩形ＲＴ２は、第１の信号読み出しの期間に続くリセット期間を表現する。
次に、アドレストランジスタ２３を再度オンとし、リセット後の信号を再度読み出す。ここで読み出される信号のレベルは、暗時のレベルに対応する。したがって、矩形ＲＴ１で表現された第１の信号読み出し期間に読み出された信号のレベルと、このときに読み出された信号のレベルとの差分をとることにより、固定ノイズの除去された画像信号が得られる。図４中、相対的に濃い網掛けの矩形ＲＤ２は、電荷蓄積ノードＦＤの電位をリセットした後の信号を読み出す期間（第２の信号読み出し期間）を表現する。暗時のレベルに対応した信号を読み出した後、アドレストランジスタ２３をオフする。読み出しに要する時間は比較的短いので、信号の読み出しの前後において電荷蓄積領域の電位はほとんど変化しない。
第２の信号読み出し期間の終了後、次のフレームの電荷蓄積期間を開始する。第２の信号読み出し期間の終了後、次のフレームの信号蓄積期間との間に電子シャッタを再度実行してもよい。ローリングシャッタ動作においては、上述の動作を、画素アレイＰＡの各行について開始のタイミングをずらして順次に実行する。
図４中の３段目の矩形の配列に注目する。画素アレイＰＡの２行目では、最初のリセット期間において、ローレベルの電圧ＶLが撮像セル１０Ａに供給されている。すなわち、電圧供給回路４１は、２行目の電子シャッタでは、第１信号線３１に印加する電圧を電圧ＶHから電圧ＶLに切り替えている。したがって、画素アレイＰＡの２行目に属する撮像セル１０Ａは、画素アレイＰＡの１行目に属する撮像セル１０Ａに対するリセット電圧とは異なるリセット電圧でリセットされる。換言すれば、画素アレイＰＡの２行目に属する撮像セル１０Ａの暗時の画像信号のレベルは、画素アレイＰＡの１行目に属する撮像セル１０Ａの暗時の画像信号のレベルと異なる。
その後、信号電荷の蓄積を開始する。図４中の白い矩形ＥＸＰは、電荷蓄積期間を示す。ここでは、画素アレイＰＡの２行目において、第１信号線３１に印加される電圧が電圧ＶHから電圧ＶLに切り替えられている。これにより、信号電荷の蓄積の開始時における画素電極６１の電位が、画素アレイＰＡの１行目に属する撮像セル１０Ａと２行目に属する撮像セル１０Ａとで異なっている。つまり、画素アレイＰＡの２行目に属する撮像セル１０Ａの電荷蓄積期間の開始時における画素電極６１および対向電極６２の間の電位差Φは、画素アレイＰＡの１行目に属する撮像セル１０Ａの電荷蓄積期間の開始時における電位差Φよりも大きい。換言すれば、画素アレイＰＡの２行目に属する撮像セル１０Ａの感度は、画素アレイＰＡの１行目に属する撮像セル１０Ａの感度よりも高い状態とされている。したがって、画素アレイＰＡの２行目に属する撮像セル１０Ａからは、相対的に感度の高い状態で得られた画像信号が出力される。
図４中の４段目の矩形の配列に注目すると、電圧供給回路４１は、画素アレイＰＡの３行目に属する撮像セル１０Ａの最初のリセット期間に、第１信号線３１に供給する電圧を再びハイレベルの電圧ＶHに切り替えている。画素アレイＰＡの３行目に属する撮像セル１０Ａからは、１行目に属する撮像セル１０Ａと同様に、相対的に感度の低い状態で得られた画像信号が出力される。
図５Ａは、画素アレイＰＡの行ごとにリセット電圧ＶRSTを電圧ＶHおよび電圧ＶLの間で切り替えたときの、互いに感度が異なる撮像セル１０Ａの配置を模式的に示す。図５Ａ中、網掛けの矩形は、相対的に感度が低下された撮像セル１０Ａを表現している。この例のように、電圧供給回路４１が、画素アレイＰＡの行ごとにリセット電圧ＶRSTを電圧ＶHおよび電圧ＶLの間で切り替えたとする。この場合、相対的に低い感度を有する撮像セルによって得られる画像信号と、相対的に高い感度を有する撮像セルによって得られる画像信号とが行ごとにインターリーブされた出力が得られる。この例において、奇数行の撮像セル１０Ａの出力を抽出すれば、相対的に低い感度のもとでの撮影によって取得される画像を構築でき、偶数行の撮像セル１０Ａの出力を抽出すれば、相対的に高い感度のもとでの撮影によって取得される画像を構築できる。つまり、互いに感度の異なる状態のもとで得られる複数の画像信号を１回の撮影で取得することができる。このように、本開示の実施形態によれば、信号の取得後の露出補正に相当する処理、例えば、行ごとにゲインを変えて信号を増幅する処理を必要とすることなく、互いに感度の異なる状態で得られる複数の画像信号を取得することができる。なお、ここでは、第１信号線３１に印加する電圧を互いに絶対値の異なる２つの電圧の間で切り替える例を示したが、第１信号線３１に印加する電圧を、互いに絶対値の異なる３つ以上の電圧の間で、例えば行単位で切り替えてもよい。
画素アレイＰＡに含まれる撮像セル１０Ａの全てに対して、リセット電圧ＶRSTを共通としてもよい。画素アレイＰＡに含まれる撮像セル１０Ａの全てに対してリセット電圧ＶRSTを共通とすれば、全ての撮像セル１０Ａの感度を一度に変化させることが可能である。例えば、画素アレイＰＡに含まれる撮像セル１０Ａの全てに対してリセット電圧ＶRSTを電圧ＶLから電圧ＶHに切り替えれば、画素アレイＰＡに含まれる撮像セル１０Ａの全てを、相対的に低い感度を有する状態に切り替えることができる。
図５Ｂは、画素アレイＰＡに含まれる撮像セル１０Ａの全てに対して、リセット電圧ＶRSTを電圧ＶHから電圧ＶLに切り替えたときの、撮像セル１０Ａの感度を模式的に示す。図５Ｂ中、網掛けの矩形は、相対的に感度が低下された撮像セル１０Ａを表現している。画素アレイＰＡに含まれる撮像セル１０Ａの全てに対してリセット電圧ＶRSTを電圧ＶLから電圧ＶHに切り替えると、画素アレイＰＡに含まれる撮像セル１０Ａの全ての感度は、相対的に高い感度に復帰させられる。例えば、画素アレイＰＡに含まれる撮像セル１０Ａの全てに対して、リセット電圧ＶRSTをフレーム間で切り替えれば、相対的に低い感度を有する撮像セルによって得られる画像信号と、相対的に高い感度を有する撮像セルによって得られる画像信号とを、フレームごとに切り替えて取得できる。また、日中の屋外のように十分な光が撮像セルに入射する場合には、全ての撮像セルを相対的に低い感度に切り替えてもよく、夜間のように入射する光量が少ない場合には、全ての撮像セルを相対的に高い感度に切り替えてもよい。このように、入射光量に応じて柔軟に感度を切り替えてもよい。日中か夜間かの判断や入射光量の検出には、例えば、時刻情報や照度センサ等の他センサの出力といった外部情報を用いてもよい。
あるいは、画素アレイＰＡに含まれる撮像セル１０Ａの全てに対して第１信号線３１を介して供給される電圧をアナログ的に切り替えてもよい。アナログ的に切り替えるとは、例えば、無段階に変化させることを意味する。第１信号線３１に印加する電圧をアナログ的に変化させることにより、撮像領域全体の感度をアナログ的に変化させ得る。
画素電極６１および対向電極６２の間の電位差Φが０Ｖ付近となるようなリセット電圧ＶRSTを、画素アレイＰＡ中の撮像セル１０Ａの全てに対して共通して供給してもよい。後述するように、光電変換構造６４として、電位差Φがある程度小さい場合に、光電変換構造６４と電極（画素電極６１または対向電極６２）との間で電荷の移動が生じないような特性を示す構成を採用してもよい。これにより、感度が０の状態を実現し得る。画素電極６１および対向電極６２の間の電位差Φを０Ｖに近づけることにより、画素アレイＰＡ中の全ての撮像セル１０Ａの感度を実質的に０とすることができる。すなわち、画素アレイＰＡ中の全ての撮像セル１０Ａに対するシャッタを閉じた状態を電気的に実現し得る。
（撮像セル単位での感度の変更）
図１を参照しながら説明したように、典型的には、同一行に属する撮像セル１０Ａのリセットトランジスタ２２のゲートには、共通のアドレス信号線３９が接続される。すなわち、画素アレイＰＡに含まれる撮像セル１０のリセットの実行は、典型的には、行単位である。したがって、電圧供給回路４１が第１信号線３１に印加するリセット電圧ＶRSTを行ごとに交互に切り替えた場合には、図５Ａに示すように、互いに異なる感度の撮像セル１０Ａが行ごとに交互に並ぶ。行単位ではなく、同一の行に属する撮像セル１０の間で感度を互いに異ならせることができれば、より有益である。以下、画素アレイＰＡ中の一部の撮像セルについて、画素電極６１に書き込まれる電圧を他の撮像セルと異ならせることが可能な構成の例を説明する。
図６は、画素電極６１に書き込まれる電圧を、撮像セル単位で制御可能な構成の概要を模式的に示す。例えば、複数の撮像セルの行の延びる方向（以下、単に「行方向」と呼ぶ。）および列の延びる方向（以下、単に「列方向」と呼ぶ。）に沿って、複数の撮像セルがマトリクス状に配置されているとする。このとき、マトリクス状に配置された複数の撮像セルに対応させて、行方向に延びる複数の行信号線と、列方向に延びる複数の列信号線とを、画素アレイＰＡに設けてもよい。
図６は、画素アレイＰＡ中の撮像セル１０のうちの、１つの撮像セル１０の一部を示す。複数の行信号線Ｒｄおよび列信号線Ｃｄのうち、対応する１つずつが代表して示されている。行信号線Ｒｄの各々は、行ドライバ（図６において不図示）に接続され、各行信号線Ｒｄには、行ドライバから所定のタイミングで所定の制御信号が印加される。行ドライバは、垂直走査回路４８の一部であってもよい。同様に、列信号線Ｃｄの各々は、列ドライバ（図６において不図示）に接続され、各列信号線Ｃｄには、列ドライバから所定のタイミングで所定の制御信号が印加される。
図６に示す例では、選択回路４３が、行信号線Ｒｄと列信号線Ｃｄとが交わる箇所にある。図６に例示する構成において、選択回路４３は、行信号線Ｒｄおよび列信号線Ｃｄの電圧レベルに応じて、電荷蓄積ノードＦＤと第１信号線３１との間に接続されたスイッチング素子４３ｓのオンおよびオフを切り替える。選択回路４３は、例えば行ドライバから行信号線Ｒｄにハイレベルの信号が印加され、列ドライバから列信号線Ｃｄにハイレベルの信号が印加されたときにスイッチング素子４３ｓをオンさせる。
スイッチング素子４３ｓは、例えば上述のリセットトランジスタ２２である。選択回路４３がリセットトランジスタ２２をオンすることにより、電荷蓄積ノードＦＤと第１信号線３１との間の接続が確立される。これによって、画素電極６１の電位を、電圧供給回路４１から第１信号線３１に印加されているリセット電圧ＶRSTに対応する電圧レベルにリセットすることができる。
なお、図６では、スイッチング素子４３ｓの一端が接続部５４に接続されているが、これは、スイッチング素子４３ｓの接続を模式的に示しているにすぎない。スイッチング素子４３ｓの一端が、実際に接続部５４に物理的に接続されている必要はない。
例えば、あるタイミングにおいて、行信号線Ｒｄに印加される信号を１行おきにハイレベルとし、かつ、列信号線Ｃｄに印加される信号を１列おきにハイレベルとすれば、信号がハイレベルとされた行信号線Ｒｄおよび列信号線Ｃｄの交わる箇所に位置する撮像セル１０の画素電極６１を共通の電位にリセットすることができる。例えば、画素電極６１の電位をハイレベルの電圧ＶHに対応する電圧レベルにリセットすることができる。
その後、印加されている信号のハイレベルとローレベルとを入れ替え、電圧供給回路４１から第１信号線３１に印加されるリセット電圧ＶRSTをローレベルの電圧ＶLに切り替えることにより、残りの撮像セル１０の画素電極６１の電位をローレベルの電圧ＶLに対応する電圧レベルにリセットすることができる。
図７は、行方向および列方向に沿って、画素電極６１に書き込まれる電圧が互いに異なる撮像セルを混在させた例を示す。図５Ａおよび図５Ｂと同様に、図７中の網掛けの矩形は、相対的に感度が低下された撮像セル１０を表現している。各撮像セル１０に選択回路４３を配置することにより、例えば、行方向および列方向に沿って交互に、互いに異なるリセット電圧ＶRSTを撮像セル１０に印加することができる。したがって、図７に模式的に示すように、互いに感度の異なる状態とされた撮像セル１０を行方向および列方向に沿って交互に配置することが可能である。このように、本開示の実施形態によれば、例えば第１信号線３１に印加される電圧を変化させて、画素電極６１の電位を制御する。これにより、撮像セルの感度を撮像セルの単位で変更することが可能である。このような撮像装置によれば、例えば、同じ時刻においても、比較的入射光量の多い撮像セルを相対的に低い感度に切り替えることができ、比較的入射光量の少ない撮像セルを相対的に高い感度に切り替えることができる。
図８は、選択回路４３の具体的な構成の一例を示す。図８に示す例では、ＡＮＤゲートを選択回路４３Ａとして用い、リセットトランジスタ２２をスイッチング素子４３ｓとして用いている。この例では、ＡＮＤゲートの出力がリセットトランジスタ２２のゲートに接続されおり、行信号線Ｒｄおよび列信号線Ｃｄの信号レベルがともにハイレベルのときに、第１信号線３１と電荷蓄積ノードＦＤとの間の接続が確立される。なお、ＡＮＤゲートに代えてＮＡＮＤゲートを用い、スイッチング素子４３ｓとしてＰチャンネルＭＯＳを用いることにより、選択回路４３の素子数を減らすことができる。
図９は、選択回路４３の具体的な構成の他の一例を示す。図９に示す例では、ＮチャンネルＭＯＳが選択回路４３Ｂとして用いられている。トランジスタを選択回路４３として用いることによって、さらに素子数を低減することができる。選択回路４３Ｂとしてのトランジスタのゲートおよびドレインは、それぞれ、行信号線Ｒｄおよび列信号線Ｃｄに接続されている。この例によれば、アクティブマトリクス方式による動作を、２つのトランジスタで実現することができる。
各撮像セルに選択回路４３を設けることにより、アクティブマトリクス方式と同様にして画素アレイＰＡ中の任意の位置の撮像セルを選択することができる。選択した撮像セルに第１信号線３１から電圧を印加することにより、その撮像セルの画素電極６１の電位を変化させることができる。第１信号線３１から電圧を印加する撮像セル１０を選択するための信号線（例えば行信号線Ｒｄおよび列信号線Ｃｄ）の延びる方向は、行方向および列方向に限定されず、複数の撮像セル１０の配置に応じて適宜変更され得る。
なお、例えば対向電極６２を撮像セル１０ごとに電気的に分離してもよい。さらに、画素電極６１へのリセット電圧ＶRSTの書き込み時に、画素電極６１に書き込まれる電圧に応じて、画素電極６１と対向電極６２との間の電位差Φが０Ｖ付近の値となるような対向電極電圧ＶOPPを、各撮像セル１０の対向電極６２に印加してもよい。本開示の実施形態では、光電変換構造６４として、画素電極６１と対向電極６２との間の電位差がある程度小さい場合に、光電変換構造６４と電極（画素電極６１または対向電極６２）との間で電荷の移動が生じないような特性を示す構成を採用する。このような特性を与える光電変換構造６４の構成の詳細は、後述する。
光電変換構造６４がこのような特性を有すると、画素電極６１および対向電極６２の少なくとも一方の電位の調整により、実質的に、光電変換構造６４から電荷蓄積領域への電荷の蓄積が生じず、かつ、電荷蓄積領域から光電変換構造６４への電荷の引き抜きが生じない状態を実現し得る。つまり、光電変換構造６４に光が照射されても電荷蓄積領域に信号電荷が蓄積されず、かつ、電荷蓄積領域に既に蓄積されている信号電荷が光電変換構造６４に引き抜かれない状態を実現できる。換言すれば、感度が０の状態を実現し得る。画素電極６１へのリセット電圧ＶRSTの書き込み時において、撮像セル１０を感度が０の状態としておけば、画素電極６１へのリセット電圧ＶRSTの書き込み中に信号電荷の蓄積が始まらないので有益である。
（撮像セルのデバイス構造）
ここで、図１０を参照しながら、撮像セルのデバイス構造を詳細に説明する。図１０は、撮像セル１０Ａの例示的なデバイス構造を模式的に示す。図１０に示すように、複数の撮像セル１０Ａの各々は、半導体基板５０の一部を含む。半導体基板５０を覆う層間絶縁層５２は、典型的には、二酸化シリコン層であり、複数の絶縁層の積層構造を有し得る。半導体基板５０は、その全体が半導体層である基板に限定されず、光電変換部ＰＣが配置される側の表面に半導体層が設けられた絶縁基板などであってもよい。以下では、半導体基板５０としてＰ型シリコン（Ｓｉ）基板を例示する。
半導体基板５０は、不純物領域（ここではＮ型領域）５０ａ〜５０ｅと、撮像セル１０Ａ間の電気的な分離のための素子分離領域５０ｓとを有する。不純物領域５０ａ〜５０ｅは、典型的には、半導体基板５０内に形成された拡散層である。素子分離領域５０ｓは、例えば所定の注入条件のもとでドナーのイオン注入を行うことによって形成できる。この例では、素子分離領域５０ｓは、不純物領域５０ａと不純物領域５０ｂとの間にも設けられている。なお、複数の撮像セル１０Ａの行方向または列方向に隣接する２つの撮像セル１０Ａ間の中心間距離（画素ピッチ）は、例えば２μｍ程度であり得る。
上述の信号検出トランジスタ２１は、半導体基板５０に形成された不純物領域５０ｂおよび５０ｃと、半導体基板５０の主面のうち、これらの間の領域上に位置するゲート電極２１ｇ（典型的にはポリシリコン電極）とを含む。不純物領域５０ｂおよび５０ｃは、それぞれ、信号検出トランジスタ２１のドレイン領域およびソース領域として機能する。図１０には描かれていないが、不純物領域５０ｂには、電源線３６（図２参照）が接続される。
図１０に模式的に示すように、信号検出トランジスタ２１のゲート電極２１ｇは、層間絶縁層５２内に配置された接続部５４を介して、画素電極６１および不純物領域５０ａに接続される。図示する例において、接続部５４は、一端がゲート電極２１ｇに接続されたコンタクトプラグ５４ａと、一端が不純物領域５０ａに接続されたコンタクトプラグ５４ｂと、配線層５４ｃと、プラグ５４ｄとを含む。配線層５４ｃは、コンタクトプラグ５４ａおよび５４ｂの他端同士を互いに接続している。画素電極６１、接続部５４および不純物領域５０ａは、電荷蓄積領域の少なくとも一部を構成する。
コンタクトプラグ５４ａ、５４ｂおよび配線層５４ｃは、典型的には、ポリシリコンから形成される。配線層５４ｃと画素電極６１との間に配置されたプラグ５４ｄは、例えば銅から形成される。なお、層間絶縁層５２内には、接続部５４のほかに、垂直信号線３４（図２参照）などを含む配線層５６が配置される。層間絶縁層５２中の絶縁層の層数、および、層間絶縁層５２中に配置される配線層５６の層数は、任意に設定可能である。
半導体基板５０には、信号検出トランジスタ２１だけでなく、アドレストランジスタ２３、リセットトランジスタ２２などの他のトランジスタも形成される。アドレストランジスタ２３は、不純物領域５０ｃおよび５０ｄと、半導体基板５０の主面のうち、これらの間の領域上に位置するゲート電極２３ｇ（典型的にはポリシリコン電極）とを含む。ゲート電極２３ｇには、アドレス信号線３９（図１０において不図示、図２参照）が接続される。不純物領域５０ｃおよび５０ｄは、それぞれ、アドレストランジスタ２３のドレイン領域およびソース領域として機能する。ここでは、アドレストランジスタ２３は、信号検出トランジスタ２１と不純物領域５０ｃを共有することによって信号検出トランジスタ２１に電気的に接続されている。不純物領域５０ｄは、図１０において不図示のプラグなどを介して、垂直信号線３４に接続される。
リセットトランジスタ２２は、不純物領域５０ａおよび５０ｅと、これらの間の領域上に位置し、リセット信号線３８（図２参照）に接続されたゲート電極２２ｇ（典型的にはポリシリコン電極）とを含む。不純物領域５０ａは、リセットトランジスタ２２のドレイン領域およびソース領域の一方として機能し、不純物領域５０ｅは、リセットトランジスタ２２のドレイン領域およびソース領域の他方として機能する。この例では、不純物領域５０ｅに第１信号線３１が接続される。
光電変換部ＰＣの対向電極６２は、典型的には、透明な導電性材料からなる透明電極であり、光電変換構造６４の、光が入射される側に配置される。換言すれば、対向電極６２は、画素電極６１よりも半導体基板５０から遠くに位置する。対向電極６２の材料としては、例えば、ＩＴＯ、ＩＺＯ、ＡＺＯ、ＦＴＯ、ＳｎＯ2、ＴｉＯ2、ＺｎＯ2などの透明導電性酸化物（Transparent Conducting Oxide（ＴＣＯ））を用いることができる。なお、本明細書における「透明」は、検出しようとする波長範囲の光の少なくとも一部を透過することを意味し、可視光の波長範囲全体にわたって光を透過することは必須ではない。本明細書において、可視光とは、３８０ｎｍ以上７５０ｎｍ未満程度の範囲にある波長を有する光を指す。本明細書では、赤外線および紫外線を含めた電磁波全般を、便宜上「光」と表現する。本開示の撮像装置によって検出される光は、可視光の波長範囲の光に限定されない。
図１０に模式的に示すように、対向電極６２には、蓄積制御線３２を介して電圧供給回路４２が接続される。電圧供給回路４２は、例えば、画素電極６１の電位よりも対向電極６２の電位が高くなるような電圧を対向電極６２に印加する。画素電極６１の電位に対して対向電極６２の電位を高くすることにより、光電変換によって光電変換構造６４内に生成された正および負の電荷のうち、正の電荷を画素電極６１によって収集することができる。以下では、信号電荷として正孔を利用する場合を例示する。もちろん、信号電荷として電子を利用することも可能である。信号電荷として電子を利用する場合には、画素電極６１よりも対向電極６２の電位が低くなるような制御を実行すればよい。
この例では、対向電極６２は、複数の撮像セル１０Ａにわたる単一の電極である。そのため、蓄積制御線３２を介して、電圧供給回路４２から複数の撮像セル１０Ａの対向電極６２に、一括して所望の大きさの電圧を印加することが可能である。ただし、対向電極６２は、複数の撮像セル１０Ａにわたる単一の電極であることは必須ではない。後述するように、対向電極６２を複数の部分に分割してもよい。
図１０に例示する構成では、光電変換構造６４も複数の撮像セル１０Ａにわたって形成されている。このように、光電変換部ＰＣは、その全体が、撮像セル１０Ａごとに独立した素子である必要はなく、光電変換部ＰＣの一部が複数の撮像セル１０Ａにまたがって形成されていてもよい。
画素電極６１は、典型的には撮像セル１０Ａごとに独立して設けられる。画素電極６１は、隣接する他の撮像セル１０Ａの画素電極６１から空間的に分離される。これにより画素電極６１は、他の撮像セル１０Ａの画素電極６１から電気的に分離されている。画素電極６１は、アルミニウム、銅、チタンなどの金属、金属窒化物、または、不純物がドープされることにより導電性が付与されたポリシリコンなどから形成される。画素電極６１は、単一の電極であってもよいし、複数の電極を含んでいてもよい。画素電極６１を遮光性の電極としてもよい。
画素電極６１によって収集された信号電荷（例えば正孔）は、電荷蓄積ノードＦＤを含む電荷蓄積領域に蓄積される。信号電荷が電荷蓄積ノードＦＤに蓄積されることにより、蓄積された信号電荷の量に応じた電圧が信号検出トランジスタ２１のゲートに印加される。信号検出トランジスタ２１によって増幅された電圧は、アドレストランジスタ２３を介して信号電圧の形で選択的に読み出される。なお、電荷蓄積領域は、例えば容量素子をさらに含んでいていてもよい。すなわち、電荷検出部ＣＤは、信号電荷を蓄積する不純物領域５０ａだけでなく、信号電荷を蓄積可能な例えば容量素子（図１０において不図示）をその一部に含み得る。
本開示の実施形態では、画素電極６１と、電圧供給回路４１に接続された第１信号線３１とを互いに電気的に結合させる。これにより、第１信号線３１の電圧の変化を通して、画素電極６１を含む電荷蓄積ノードＦＤの電位に変化を生じさせる。上述したように、電圧供給回路４１は、互いに絶対値の異なる少なくとも２つの電圧を切り替えて第１信号線３１に印加可能な構成を有する。したがって、電圧供給回路４１は、撮像装置１００Ａの動作時、第１信号線３１に印加する電圧を複数の電圧の間で切り替えることにより、画素電極６１と第１信号線３１との間の電気的な結合を介して、画素電極６１の電位を変化させることができる。
（複数の撮像セル間でリセット後の画素電極の電位を異ならせる他の例）
リセット後の画素電極６１の電位を複数の撮像セル１０の間で異ならせることが可能な構成は、図２を参照して説明した構成に限定されない。図１１は、本開示の第１の実施形態による撮像装置の他の例示的な回路構成を示す。図１１に示す撮像装置１００Ｂは、上述の撮像セル１０Ａに代えて撮像セル１０Ｂを有する。
撮像装置１００Ｂは、複数の撮像セル１０Ｂの列ごとに反転増幅器４９を有する。反転増幅器４９の反転入力端子は、対応する列の垂直信号線３４に接続されており、反転増幅器４９の出力端子には、フィードバック線３３が接続されている。フィードバック線３３は、対応する列に属する撮像セル１０Ｂのリセットトランジスタ２２のソースに接続されている。図６からわかるように、対応する列に属する撮像セル１０Ｂのうちの１つを選択し、リセットトランジスタ２２およびアドレストランジスタ２３をオンする。これにより、その撮像セル１０Ｂの光電変換部ＰＣで発生した信号を負帰還させるフィードバックループを形成することができる。負帰還を利用することにより、特許文献１に記載されているように、ランダムノイズの影響をキャンセルし得る。
図１１に示す例では、電圧供給回路４１に接続された第１信号線３１は、各列の反転増幅器４９の非反転入力端子に接続されている。図１１に例示する構成において、電圧供給回路４１は、撮像装置１００Ｂの動作時、第１信号線３１を介して、電荷蓄積ノードＦＤの電位のリセットのための参照電圧ＶREFを各列の反転増幅器４９に供給する。
図１２は、画素アレイＰＡ中の１つの撮像セル１０Ｂの回路構成の概略を示す。図１２に例示する構成において、撮像セル１０Ｂのリセット回路ＲＳ２は、光電変換部ＰＣで発生した信号を負帰還させるフィードバック回路ＦＣを含む。フィードバック回路ＦＣは、反転増幅器４９を含む。反転増幅器４９の反転入力端子は、垂直信号線３４およびアドレストランジスタ２３を介して、信号検出トランジスタ２１のソースに電気的に接続される。
リセットトランジスタ２２およびアドレストランジスタ２３をオンとすると、反転増幅器４９をその経路に含むフィードバックループが形成される。フィードバックループの形成により、電荷蓄積ノードＦＤの電圧は、垂直信号線３４の電圧と、反転増幅器４９の非反転入力端子に印加される電圧との間の電圧差が０となるような電圧に収束する。ここでは、反転増幅器４９の非反転入力端子は、第１信号線３１に接続されている。したがって、フィードバックループの形成時、電荷蓄積ノードＦＤの電圧は、垂直信号線３４の電圧が、電圧供給回路４１から第１信号線３１に供給される参照電圧ＶREFに等しくなるような電圧に収束する。つまり、電荷蓄積ノードＦＤの電位が所定の電位にリセットされる。
図１１および図１２に例示する構成では、暗時の画像信号のレベルを与える画素電極６１の電圧レベルは、第１信号線３１に印加される参照電圧ＶREFに依存して決まる。図１１および図１２に例示する構成では、電圧供給回路４１が参照電圧ＶREFとして第１信号線３１に印加する電圧を複数の電圧の間で切り替えることにより、第１信号線３１の電位の変化を通して、電荷蓄積ノードＦＤの電位を所定の電圧レベルにリセットすることが可能である。
上述したように、フィードバックループは、リセットトランジスタ２２およびアドレストランジスタ２３をオンすることにより形成される。図１１を参照すればわかるように、ここでは、同一行に属する撮像セル１０Ｂのリセットトランジスタ２２のゲートには、共通のリセット信号線３８が接続され、同一行に属する撮像セル１０Ｂのアドレストランジスタ２３のゲートには、共通のアドレス信号線３９が接続されている。つまり、電荷蓄積ノードＦＤの電位のリセットは、行単位で実行される。
したがって、ある行に属する撮像セル１０Ｂの電荷蓄積ノードＦＤの電位のリセットと、他のある行に属する撮像セル１０Ｂの電荷蓄積ノードＦＤの電位のリセットとの間で、第１信号線３１に印加する参照電圧を切り替えることにより、これらの行の間でリセット後の画素電極６１の電位を互いに異ならせることが可能である。例えば、電圧供給回路４１が、奇数行の撮像セル１０Ｂのリセットにおいてはある電圧ＶHを第１信号線３１に印加し、偶数行の撮像セル１０Ｂのリセットにおいては電圧ＶHよりも低い電圧ＶLを第１信号線３１に印加してもよい。この場合、奇数行に属する撮像セル１０Ｂの、電荷蓄積期間の開始時における画素電極６１および対向電極６２の間の電位差Φは、偶数行に属する撮像セル１０Ｂと比較して小さくなる。結果として、相対的に感度が低い状態とされた撮像セル１０Ｂと、相対的に感度が高い状態とされた撮像セル１０Ｂとが列方向に交互に並び、図５Ａを参照して説明した例と同様の状態が実現される。
このように、第１信号線３１に印加する参照電圧ＶREFを、互いに絶対値の異なる複数の電圧の間でフレーム期間中に切り替えてもよい。本明細書では、「フレーム期間」は、先頭行の電荷蓄積期間の開始から、最終行の第２の信号読み出しの期間の終了までの期間を指す。なお、参照電圧ＶREFとしては、任意の電圧を用い得る。ただし、電源電圧ＡＶＤＤよりも低い電圧を用いる方が消費電力低減の観点からは有利である。
図１３は、フィードバック回路ＦＣを有する撮像セル１０Ｂを含む撮像装置の回路構成の他の例を示す。図１３に示す撮像装置１００Ｄは、第１信号線３１ａに接続された電圧供給回路４１ａと、第２信号線３１ｂに接続された電圧供給回路４１ｂとを含む電圧供給回路４１を有する。撮像装置１００Ｄの動作時、電圧供給回路４１ａは、第１信号線３１ａに参照電圧ＶRST１を印加する。電圧供給回路４１ｂは、第２信号線３１ｂに、参照電圧ＶRST１とは異なる絶対値を有する参照電圧ＶRST２を印加する。電圧供給回路４１ａおよび４１ｂは、それぞれが独立した別個の電圧供給回路であってもよいし、単一の電圧供給回路の一部であってもよい。
ここでは、第１列の反転増幅器４９の非反転入力端子に第１信号線３１ａが接続され、第２列の反転増幅器４９の非反転入力端子に第２信号線３１ｂが接続されている。つまり、電圧供給回路４１ａは、第１信号線３１を介して、第１列の反転増幅器４９の非反転入力端子に参照電圧ＶREF１を供給する。電圧供給回路４１ｂは、第２信号線３１ｂを介して、第２列の反転増幅器４９の非反転入力端子に参照電圧ＶREF２を供給する。
図１１を参照して説明した例と同様に、この例においても、暗時の画像信号のレベルを与える、画素電極６１の電圧レベルは、各列に配置された反転増幅器４９の非反転入力端子に印加される参照電圧ＶREFに依存して決まる。つまり、この例では、リセット後の画素電極６１の電位が、第１列に属する撮像セル１０Ｂと、第２列に属する撮像セル１０Ｂとの間で互いに異なる。すなわち、感度が異なる撮像セル１０が列ごとに並んだ状態が実現される。
このように、反転増幅器に供給される参照電圧ＶREFをフレーム期間において複数の電圧の間で切り替えたり、反転増幅器に供給される参照電圧ＶREFを複数の撮像セル１０Ｂの列ごとに異ならせたりすることにより、撮像セル１０Ｂの感度を例えば行単位または列単位で変更することが可能である。なお、例えば奇数列の撮像セルのリセットトランジスタ２２のソースに第１信号線３１ａを接続し、偶数列の撮像セルのリセットトランジスタ２２のソースに第２信号線３１ｂを接続してもよい。このとき、第１信号線３１ａおよび第２信号線３１ｂに互いに絶対値の異なるリセット電圧ＶRSTを印加すれば、奇数列の撮像セルと、偶数列の撮像セルとの間で感度を互いに異ならせることができる。このように、電圧供給回路４１は、複数の撮像セルの一部の撮像セルと、他の一部の撮像セルとに、互いに絶対値の異なるリセット電圧ＶRSTを供給してもよい。
（第２の実施形態）
上述した実施形態のように、信号電荷の蓄積の開始の直前における画素電極６１の電位を複数の撮像セル１０間で異ならせることに代えて、対向電極６２の電位を複数の撮像セル１０の間で異ならせてもよい。例えば、対向電極６２を複数の部分に分割して、分割された部分のそれぞれに互いに絶対値の異なる対向電極電圧ＶOPPを供給してもよい。
図１４は、本開示の第２の実施形態による撮像装置の撮像セルの例示的な回路構成を示す。図１４では、画素アレイＰＡに含まれる２つの撮像セル１０Ｈｘ、１０Ｈｙの回路構成を示している。
図１４に示す撮像装置１００Ｈは、撮像セル１０Ｈｘおよび１０Ｈｙを有する。撮像セル１０Ｈｘの電荷検出部ＣＤｘおよび撮像セル１０Ｈｙの電荷検出部ＣＤｙは、それぞれ、リセットトランジスタ２２を含むリセット回路ＲＳｘ１およびＲＳｙ１を含む。ただし、ここでは、リセット回路ＲＳｘ１中のリセットトランジスタ２２のソースおよびリセット回路ＲＳｘ２中のリセットトランジスタ２２のソースには、共通のリセット電圧ＶRSTが印加されている。すなわち、ここでは、リセット後における、撮像セル１０Ｈｘの画素電極６１の電位および撮像セル１０Ｈｙの画素電極６１の電位は、同じである。
撮像セル１０Ｈｘの光電変換部ＰＣｘは、対向電極６２ｘを有し、撮像セル１０Ｈｙの光電変換部ＰＣｙは、対向電極６２ｘから電気的に分離された対向電極６２ｙを有する。図１４に示すように、対向電極６２ｘおよび対向電極６２ｙには、それぞれ、第１蓄積制御線３２ａおよび第２蓄積制御線３２ｂが接続される。第１蓄積制御線３２ａおよび第２蓄積制御線３２ｂは、電圧供給回路４２に接続されている。
図１４に例示する構成において、電圧供給回路４２は、電圧供給回路４２ａおよび４２ｂを含む。ここでは、第１蓄積制御線３２ａおよび第２蓄積制御線３２ｂは、それぞれ、電圧供給回路４２ａおよび４２ｂに接続されている。電圧供給回路４２ａおよび４２ｂは、第１蓄積制御線３２ａおよび第２蓄積制御線３２ｂに、第１の対向電極電圧ＶOPP１および第２の対向電極電圧ＶOPP２をそれぞれ供給する。すなわち、この例では、撮像装置１００Ｈは、第１蓄積制御線３２ａに接続された対向電極６２ｘと、第２蓄積制御線３２ｂに接続された対向電極６２ｙとに、互いに異なる対向電極電圧を独立して印加可能に構成されている。電圧供給回路４２ａおよび４２ｂは、それぞれが独立した別個の電圧供給回路であってもよいし、単一の電圧供給回路の一部であってもよい。
対向電極電圧ＶOPP１および対向電極電圧ＶOPP２はそれぞれ、撮像装置１００Ｈの動作時において一定に固定されていてもよいし、周期的または準周期的に変化が繰り返されてもよい。例えば、撮像セル１０Ｈｘの電荷蓄積期間に、撮像セル１０Ｈｘと同一行に属する撮像セル１０Ｈｙの電荷蓄積期間に第２蓄積制御線３２ｂに供給される対向電極電圧ＶOPP２とは絶対値の異なる対向電極電圧ＶOPP１を、第１蓄積制御線３２ａに供給してもよい。電荷蓄積期間に対向電極に印加される対向電極電圧を撮像セル１０Ｈｘと撮像セル１０Ｈｙとの間で互いに異ならせることにより、撮像セル１０Ｈｘの対向電極６２ｘの電位および撮像セル１０Ｈｙの対向電極６２ｙの電位を電荷蓄積期間において互いに異なる電位とできる。この例のようにリセット電圧を共通とすれば、電荷蓄積期間に光電変換構造６４に印加されるバイアス電圧を、撮像セル１０Ｈｘと撮像セル１０Ｈｙとの間で互いに異ならせることができる。その結果、撮像セル１０Ｈｘの感度と撮像セル１０Ｈｙの感度とを互いに異ならせることができる。
このように、対向電極６２を、撮像セル１０Ｈｘと撮像セル１０Ｈｙとの間で分離することにより、互いに絶対値の異なる対向電極電圧を撮像セル１０Ｈｘの対向電極６２ｘと、撮像セル１０Ｈｙの対向電極６２ｙとに独立して印加することが可能になる。互いに絶対値の異なる対向電極電圧を対向電極６２ｘおよび対向電極６２ｙに独立して印加することにより、第１の実施形態と同様に、例えば行単位、列単位または撮像セル単位で、撮像セルの感度を互いに異ならせることができる。
例えばフォトリソグラフィを適用することにより、撮像セル１０Ｈｘの対向電極６２ｘおよび撮像セル１０Ｈｙの対向電極６２ｙを空間的に分離させて形成することができ、これらを電気的に分離させることが可能である。例えば、複数の撮像セルの列ごとに空間的に分離した形で複数の対向電極を形成してもよい。この場合、行方向に沿って並ぶ、それぞれが列方向に延びる複数の帯状の対向電極となり、これらの複数の対向電極に対して、第１蓄積制御線３２ａおよび第２蓄積制御線３２ｂを交互に接続してもよい。すなわち、画素アレイＰＡの例えば奇数列および偶数列にそれぞれ撮像セル１０Ｈｘおよび１０Ｈｙを配置し、画素アレイＰＡの奇数列と偶数列とに、互いに異なる対向電極電圧を印加してもよい。この場合、例えば、ある感度の撮像セルからの画像信号と、相対的に感度が高い撮像セルからの画像信号とが、列ごとにインターリーブされた出力が得られる。あるいは、複数の撮像セルの行ごとに対向電極を電気的に分離してもよい。この場合、列方向に沿って並ぶ、それぞれが行方向に延びる複数の帯状の対向電極となり、これら複数の対向電極に対して、第１蓄積制御線３２ａおよび第２蓄積制御線３２ｂを交互に接続してもよい。なお、１行あたりの配線数を削減する観点からは、前者と比較して後者の方が有利である。
後者の場合、すなわち、複数の撮像セルの行ごとに対向電極を電気的に分離し、それぞれが行方向に延びる複数の帯状の対向電極を形成した場合、撮像セル１０Ｈｘおよび１０Ｈｙが列方向に沿って互いに隣接する。したがって、この場合には、撮像セル１０Ｈｘの電荷蓄積期間の開始のタイミングと、撮像セル１０Ｈｙの電荷蓄積期間の開始のタイミングとは、一致しない。例えば、ローリングシャッタ動作を適用した場合には、ある行に属する撮像セル１０Ｈｘの電荷蓄積期間の開始のタイミングと、他のある行に属する撮像セル１０Ｈｙの電荷蓄積期間の開始のタイミングとが互いに異なり得る。ただし、例えば列方向に沿って互いに隣接する撮像セル１０Ｈｘと撮像セル１０Ｈｙとに独立に垂直信号線３４をそれぞれ接続することにより、これらの撮像セルの間での電荷蓄積期間の開始のタイミングを一致させることが可能である。
もちろん、撮像セルごとに対向電極６２を分離して設けてもよい。パターニングによって対向電極６２を撮像セルごとに分離して形成し、各撮像セルの対向電極６２に個別に蓄積制御線を接続してもよい。これにより、画素電極６１および対向電極６２の間の電位差Φを撮像セル単位で異ならせることが可能である。
電圧供給回路４２は、互いに絶対値の異なる複数の電圧を切り替えて蓄積制御線に印加可能に構成されていてもよい。例えば、電荷蓄積期間以外の期間に第１蓄積制御線３２ａおよび第２蓄積制御線３２ｂにそれぞれ供給される対向電極電圧ＶOPP１およびＶOPP２は同じであってもよい。電荷蓄積期間以外のある期間（例えばリセットのための期間）に第１蓄積制御線３２ａおよび第２蓄積制御線３２ｂに共通して、リセット電圧ＶRSTとほぼ等しい対向電極電圧ＶOPPを印加してもよい。これにより、その期間において撮像セル１０Ｈｘの光電変換構造６４に印加される第１のバイアス電圧Ｖ１と、撮像セル１０Ｈｙの光電変換構造６４に印加される第２のバイアス電圧Ｖ２とを、０Ｖ付近の値とし得る。上述したように、光電変換構造を挟む一対の電極に印加される電位差Φをほぼ０Ｖとすることにより、感度がほぼ０の状態を実現し得る。換言すれば、電気的な制御により、シャッタを閉じた状態を実現し得る。
図１４に例示する構成は、第１の実施形態および／または後述する他の実施形態と組み合わされてもよい。例えば、図１を参照して説明した構成において、複数の撮像セル１０Ａの行ごとに対向電極を電気的に分離してもよい。その場合、それぞれが行方向に延びる複数の帯状の対向電極が形成される。この複数の対向電極に対して、第１蓄積制御線３２ａおよび第２蓄積制御線３２ｂを交互に接続してもよい。図１４に示すように、複数の撮像セル１０Ａの行ごとに互いに異なるリセット電圧ＶRSTを印加するような動作を適用した場合を想定する。奇数行の撮像セル１０Ａの対向電極６２および偶数行の撮像セル１０Ａの対向電極６２のそれぞれに対して、電荷蓄積期間以外の期間に、画素電極６１および対向電極６２の間の電位差Φが０Ｖとなるような対向電極電圧ＶOPPを供給してもよい。このような動作によれば、あるフレーム期間と次のフレーム期間との間に、画素電極６１と光電変換構造６４との間の電荷の移動が実質的に生じていない、シャッタ期間を設けることができる。
（第３の実施形態）
図１５は、本開示の第３の実施形態による撮像装置の、例示的な回路構成を示す。図１５に示す撮像装置１００Ｃは、上述の撮像装置１００Ａと比較して、撮像セル１０Ａに代えて撮像セル１０Ｃを有する。
撮像セル１０Ｃの各々は、一方の電極が電荷蓄積ノードＦＤに接続された容量素子２５を有する。この例では、リセットトランジスタ２２のソースには、所定のリセット電圧ＶRSTを供給するリセット電圧線３７ｒが接続されている。第１信号線３１が、容量素子２５の他方の電極に接続されている。図１５に例示する構成において、電圧供給回路４１は、撮像装置１００Ｃの動作時、第１信号線３１にオフセット電圧ＶTPを印加する。
図１６は、画素アレイＰＡ中の１つの撮像セル１０Ｃの回路構成の概略を示す。図１６に模式的に示すように、撮像セル１０Ｃの電荷検出部ＣＤ３は、画素電極６１と第１信号線３１との間に接続された容量回路ＣＣ１を含む。図１６に例示する構成において、容量回路ＣＣ１は、上述の容量素子２５を有し、第１信号線３１は、容量素子２５を介して電荷蓄積ノードＦＤに電気的に結合されている。
図１６に示すように、第１信号線３１および画素電極６１は、容量素子２５を介して電気的に結合されている。このような構成によっても、第１信号線３１に印加する電圧を切り替えることによって、画素電極６１の電位に変化を生じさせることができる。例えば、電荷蓄積ノードＦＤの電位をリセットした後、リセットトランジスタ２２をオフし、オフセット電圧ＶTPをローレベルの電圧ＶLからハイレベルの電圧ＶHに切り替えて信号電荷の蓄積を開始した場合を想定する。この場合、オフセット電圧ＶTPを電圧ＶLから電圧ＶHに変化させると、容量素子２５を介した、第１信号線３１と電荷蓄積ノードＦＤとの間の電気的な結合により、電荷蓄積ノードＦＤの電圧が、リセット直後の電圧ＶRSTから変化する。このときの電荷蓄積ノードＦＤの電圧の変化量は、以下のようにして求められる。
電荷蓄積ノードの容量値をＣFD、容量素子２５の容量値をＣ１、リセット直後の電荷蓄積ノードＦＤの電圧をＶRSTとする。このとき、オフセット電圧ＶTPの切り替えの直前の状態において電荷蓄積ノードＦＤに蓄積されている電荷量Ｑは、Ｑ＝ＣFDＶRST−Ｃ１（ＶL−ＶRST）と表すことができる。一方、オフセット電圧ＶTPを電圧ＶHに切り替えた直後の電荷蓄積ノードＦＤの電圧をＶFDとすれば、Ｑ＝ＣFDＶFD−Ｃ１（ＶH−ＶFD）が成り立つ。電荷中性の条件からこれらの右辺を等しいとおいてＶFDについて解くと、ＶFD＝（Ｃ１／（Ｃ１＋ＣFD））（ＶH−ＶL）＋ＶRSTを得る。つまり、オフセット電圧ＶTPを電圧ＶLから電圧ＶHに切り替えることによる、電荷蓄積ノードＦＤの電圧の変化量は、下記の式（１）で表される。
（Ｃ１／（Ｃ１＋ＣFD））（ＶH−ＶL） （１）
上述の式（１）から、容量素子の容量値Ｃ１がＣFDに対して十分に大きければ、式（１）は、おおよそ（ＶH−ＶL）となる。したがって、オフセット電圧ＶTPの切り替えによって、電荷蓄積ノードＦＤの電圧ＶFDを、オフセット電圧ＶTPの変化分である（ＶH−ＶL）と同程度変化させられることがわかる。
容量素子を介した電気的な結合によると、第１信号線３１に印加する電圧の変化に追随して画素電極６１の電位が上述のように変化する。第１信号線３１に印加する電圧を元に戻せば、画素電極６１の電位も第１信号線３１に印加する電圧を変化させる前の電位に戻る。つまり、電荷蓄積ノードＦＤに蓄積されている電荷量に影響を与えることなく、第１信号線３１に印加する電圧を変化させることにより画素電極６１の電位を変化させることが可能である。したがって、例えば、フレーム期間のうち電荷蓄積期間において、他の期間よりも高いオフセット電圧ＶTPを第１信号線３１に印加してもよい。これにより、シャッタ期間を除く期間のうち、電荷蓄積期間において画素電極６１の電位を一時的に上昇させることが可能である。すなわち、画素電極６１および対向電極６２の間の電位差Φを電荷蓄積期間において選択的に縮小し、撮像セル１０Ｃの感度を変えることができる。
容量素子を介した電気的な結合によれば、信号の読み出し期間には、第１信号線３１に印加する電圧を元の電圧レベルに戻せる。したがって、電荷蓄積期間に第１信号線３１に印加するオフセット電圧ＶTPとして比較的高い電圧を用いた場合であっても、電源電圧を変更することなく撮像セルから信号を読み出すことができ、撮像装置の設計の自由度が向上する。すなわち、読み出し期間において、より高い電源電圧を必要としない。
容量素子２５は、ＭＩＳ（Metal-Insulator-Semiconductor）構造を有する素子であってもよい。容量素子２５は、例えば層間絶縁層５２中にＭＩＭ（Metal-Insulator-Metal）構造を有する素子であってもよい。ＭＩＭ構造は、金属または金属化合物から形成された２つの電極の間に誘電体が挟まれた構造を指す。２つの電極の間に介在される誘電体としては、例えば、ＳｉＯ2、Ａｌ2Ｏ3、ＳｉＮ、ＨｆＯ2、ＺｒＯ2を用いることができる。あるいは、容量素子２５は、配線間の寄生容量を意図的に利用した構造であってもよい。この場合、第１信号線３１と電荷蓄積ノードＦＤとの間の寄生容量の容量値は、電荷蓄積ノードＦＤの容量値に比べて無視できないほどの大きさを有する。容量素子２５は、２以上の容量素子を含んでいてもよい。
図１７は、撮像セルの回路構成の変形例を示す。図１７に示す撮像セル１０Ｄは、容量素子２５を含む容量回路ＣＣ１と、図１２を参照して説明したフィードバック回路ＦＣとを有する。容量素子２５を介して第１信号線３１と画素電極６１とを電気的に結合することにより、例えばシャッタ期間を除く期間のうち、電荷蓄積期間において画素電極６１の電位を一時的に上昇（または低下）させることが可能である。
（第４の実施形態）
図１８は、本開示の第４の実施形態による撮像装置の撮像セルの例示的な回路構成を示す。図１８に示す撮像セル１０Ｅと、図１７を参照して説明した撮像セル１０Ｄとの間の相違点は、撮像セル１０Ｅの光電変換部ＰＣの光電変換構造６４が、第１光電変換層６４ａおよび第２光電変換層６４ｂを有する積層構造を含む点である。
第１光電変換層６４ａおよび第２光電変換層６４ｂは、それぞれ、第１材料および第２材料を含む。検出を行いたい波長域に応じて適切な材料を第１材料および第２材料としてそれぞれ用いることにより、所望の波長域に感度を有する光電変換構造を実現し得る。例えば、第１材料および第２材料として、それぞれ、可視域に高い吸収係数を示す材料および赤外域に高い吸収係数を示す材料を用い得る。第１材料および第２材料としては、典型的には、電子供与性の材料が選ばれる。本明細書において、赤外域とは、７５０ｎｍ程度以上の波長範囲をいい、特に、近赤外域、例えば、７５０ｎｍ以上２５００ｎｍ未満程度の波長範囲をいう。
例えば、第１光電変換層６４ａのインピーダンスは、第２光電変換層６４ｂのインピーダンスよりも大きい。あるいは、第１材料におけるイオン化ポテンシャルは、第２材料におけるイオン化ポテンシャルよりも０．２ｅＶ以上大きい。第１光電変換層６４ａおよび第２光電変換層６４ｂのインピーダンスが上述の関係を満たすか、あるいは、第１材料および第２材料におけるイオン化ポテンシャルが上述の関係を満たしてもよい。その場合、画素電極６１および対向電極６２の間の電位差Φを変化させることによって、光電変換構造の分光感度特性を変化させ得る。
例えば、画素電極６１および対向電極６２の間の電位差Φを変化させることによって、撮像セル１０Ｅが可視光の波長範囲に選択的に感度を有する状態と、撮像セル１０Ｅが可視光の波長範囲に加えて赤外線の波長範囲にも感度を有する状態とを切り替えることが可能である。電位差Φに応じて分光感度特性を変調可能な光電変換構造の詳細は、後述する。
第１光電変換層６４ａおよび第２光電変換層６４ｂを有する積層構造を含む光電変換構造を採用することによって、より多様な機能を実現し得る。第１光電変換層６４ａおよび第２光電変換層６４ｂを有する積層構造を含む光電変換構造を採用する場合、上述した電圧供給回路４１が、３つの電圧を切り替えて印加できる構成であると有利である。
図１９は、図１８に示す撮像セル１０Ｅが適用された撮像装置の動作の一例を示す。図１９に示す例は、ローリングシャッタ動作を利用した応用例である。これまでに説明した例では、対向電極電圧ＶOPPとして一定の電圧を印加している。しかしながら、撮像装置の動作時において、対向電極電圧ＶOPPが一定に固定されている必要はない。ここでは、蓄積制御線３２に接続された電圧供給回路４２が、互いに絶対値の異なる複数の電圧を切り替えて印加可能に構成されているとする。互いに絶対値の異なる複数の電圧を切り替えて印加可能に電圧供給回路４２を構成することにより、電圧供給回路４１として、より簡易な構成の回路を適用し得る。
この例では、電圧供給回路４２は、初めのフレーム期間では、ある電圧Ｖ2を対向電極電圧ＶOPPとして蓄積制御線３２に印加する。電圧供給回路４２は、次のフレーム期間では、電圧Ｖ2とは異なる他の電圧Ｖ3を対向電極電圧ＶOPPとして蓄積制御線３２に印加している。換言すれば、図１９に示された２つのフレーム期間の間で、電圧供給回路４２は、対向電極６２に接続された蓄積制御線３２に印加する電圧を切り替えている。ここで、電圧Ｖ2および電圧Ｖ3の間には、電圧Ｖ3＜電圧Ｖ2の関係が成立するとする。電圧Ｖ2は、例えば、第１信号線３１にハイレベルの電圧ＶHが印加されたときに、画素電極６１および対向電極６２の間の電位差が０Ｖとなるような電圧である。
図１９に示す例において、電圧供給回路４１は、ハイレベルの電圧ＶHおよびローレベルの電圧ＶLのいずれかをオフセット電圧ＶTPとして第１信号線３１に印加している。初めのフレーム期間に含まれる電荷蓄積期間に注目すると、電位差Φの絶対値がある程度大きく、撮像セル１０Ｅは、可視光および赤外線の波長範囲に感度を有する状態である。図１９中の「｜Φ｜：Ｌｒｇ」は、電位差Φの絶対値が比較的大きいことを示す。
次のフレーム期間に含まれる電荷蓄積期間に注目すると、電圧Ｖ3＜電圧Ｖ2の関係から、電位差Φの絶対値が小さくなり、撮像セル１０Ｅは、可視光の波長範囲に選択的に感度を有する状態となる。図１９中の「｜Φ｜：Ｍｉｄ」は、蓄積制御線３２に電圧Ｖ2が印加されている状態と比較して電位差Φの絶対値が相対的に小さくなっていることを示す。このように、異なるフレームの間で、対向電極６２に印加される電圧を変更する。これにより、第１信号線３１に印加される電圧を、異なるフレームの電荷蓄積期間で共通としながら、あるフレーム期間については可視光および赤外線に基づいた画像信号を取得し、他のあるフレーム期間については可視光に基づいた画像信号を取得することができる。
図示する例では、初めのフレーム期間とその次のフレーム期間との間に、ハイレベルの電圧ＶHが第１信号線３１に印加されている。対向電極電圧ＶOPPとして電圧Ｖ2が蓄積制御線３２に印加されている状態では、オフセット電圧ＶTPとしてハイレベルの電圧ＶHを第１信号線３１に印加することにより、電位差Φを０に近づけることができ、撮像セル１０Ｅの感度をほぼ０とすることができる。しかしながら、対向電極電圧ＶOPPが電圧Ｖ3に切り替えられると、電位差Φの絶対値が増大することにより、信号電荷の蓄積または排出が生じ得る。図１９中、両矢印Ｐ０で示す期間は、第２行に属する撮像セル１０Ｅの感度が実質的に０の期間であり、両矢印Ｐ１で示す期間は、第２行に属する撮像セル１０Ｅの感度が実質的に０でない期間である。そのため、図１９に示す例では、電荷蓄積期間の開始前に、電荷蓄積領域から電荷を排出するための電子シャッタ（矩形ＲＴ１で示す）を再度実行している。
フレームによって、電荷蓄積期間において第１信号線３１に印加するオフセット電圧ＶTPを、互いに絶対値の異なる複数の電圧の間で切り替えてもよい。このような制御によれば、あるフレーム期間については可視光および赤外線に基づいた画像信号を取得し、他のあるフレーム期間については可視光に基づいた画像信号を取得することができる。
図１９に示す例では、フレーム期間の間で対向電極電圧ＶOPPを切り替えているが、これまでに説明した例と同様に、対向電極電圧ＶOPPを一定に固定してもよい。対向電極電圧ＶOPPを一定に固定して、フレーム期間の間で第１信号線３１に印加するオフセット電圧ＶTPを電圧ＶHとＶLの間で切り替えてもよい。このような制御によっても、図１９を参照して説明した例と同様に、あるフレーム期間については可視光および赤外線に基づいた画像信号を取得し、他のあるフレーム期間については可視光に基づいた画像信号を取得することができる。なお、この場合は、連続する２つの電荷蓄積期間の間の、オフセット電圧ＶＴＰを電圧ＶHとする期間および電子シャッタ（矩形ＲＴ１で示す）の期間を省略可能である。
（第５の実施形態）
図２０は、本開示の第５の実施形態による撮像装置の画素アレイの例示的な回路構成を示す。図２０は、画素アレイＰＡに含まれる複数の撮像セルのうち、行方向において隣接する２つの撮像セル１０Ｅｘおよび１０Ｅｙの回路構成を模式的に示す。第５の実施形態による撮像装置の画素アレイＰＡは、例えば、２つの撮像セル１０Ｅｘおよび１０Ｅｙを含むセル対１０Ｅｐを単位とする繰り返し構造を有する。
図２０中、撮像セル１０Ｅｘおよび１０Ｅｙの回路構成は、図１８を参照して説明した撮像セル１０Ｅと基本的に同様である。ただし、撮像セル１０Ｅｘの容量回路ＣＣ１中の容量素子２５ｘと、撮像セル１０Ｅｙの容量回路ＣＣ１中の容量素子２５ｙとは、互いに異なる容量値を有する。
図２０に例示する構成において、撮像セル１０Ｅｘの容量回路ＣＣ１の容量素子２５ｘと、撮像セル１０Ｅｙの容量回路ＣＣ２の容量素子２５ｙとは、ともに同じ第１信号線３１に接続されている。したがって、第１信号線３１に接続された側の電極の電位の変化は、容量素子２５ｘおよび容量素子２５ｙの間で共通である。しかしながら、ここでは、撮像セル１０Ｅｘの容量素子２５ｘの容量値と、撮像セル１０Ｅｙの容量素子２５ｙの容量値とは、互いに異なっている。そのため、オフセット電圧ＶTPの変化が共通であっても、電荷蓄積ノードの電圧の変化は、撮像セル１０Ｅｘおよび１０Ｅｙの間で異なる。以下、この点を説明する。
まず、リセットの期間および信号読み取りの期間において、オフセット電圧ＶTPとしてローレベルの電圧ＶLが第１信号線３１に印加され、電荷蓄積期間においてもローレベルの電圧ＶLが第１信号線３１に印加される場合を想定する。なお、ここでは、対向電極電圧ＶOPPは、一定であるとする。したがって、撮像装置の動作時において、撮像セル１０Ｅｘの対向電極６２の電位（図２０中に示すＡ点の電位）と、撮像セル１０Ｅｙの対向電極６２の電位（図２０中に示すＢ点の電位）とは等しい。
撮影に先立ち、撮像セル１０Ｅｘの電荷蓄積ノードＦＤｘおよび撮像セル１０Ｅｙの電荷蓄積ノードＦＤｙの電位をリセットする。既に説明したように、暗時の画像信号のレベルを与える画素電極６１の電圧レベルは、反転増幅器４９に印加する参照電圧ＶREFに依存して決まる。この例では、撮像セル１０Ｅｘの反転増幅器４９の非反転入力端子に参照電圧ＶREF１を印加し、撮像セル１０Ｅｙの反転増幅器４９の非反転入力端子に参照電圧ＶREF２を印加している。参照電圧ＶREF１およびＶREF２は、同じであってもよいし、互いに異なっていてもよい。参照電圧ＶREF１およびＶREF２を調整することにより、例えば、リセット後の電荷蓄積ノードＦＤｘの電位（図２０中に示すＣ点の電位）と、リセット後の電荷蓄積ノードＦＤｙの電位（図２０中に示すＤ点の電位）とを揃えることも可能である。ここでは、簡単のために、リセット後の電荷蓄積ノードＦＤｘおよび電荷蓄積ノードＦＤｙの電圧が同じ電圧Ｖｒであったとする。
電荷蓄積期間においてローレベルの電圧ＶLが第１信号線３１に印加される。したがって、電荷蓄積期間においては、画素電極６１および対向電極６２の間の電位差Φが比較的大きい。そのため、この例では、撮像セル１０Ｅｘおよび１０Ｅｙのいずれも、例えば、可視光の波長範囲に加えて赤外線の波長範囲にも感度を示す。
次に、リセットの期間および信号読み取りの期間において、オフセット電圧ＶTPとしてローレベルの電圧ＶLが第１信号線３１に印加され、電荷蓄積期間において中間的なレベルの電圧ＶMが第１信号線３１に印加される場合を想定する。容量素子２５ｘおよび２５ｙの容量値をそれぞれＣｘおよびＣｙとすれば、オフセット電圧ＶTPの切り替えによる、電荷蓄積ノードＦＤｘおよびＦＤｙの電圧の変化は、上述の式（１）から、それぞれ、下記の式（２）および（３）で表される。
（Ｃｘ／（Ｃｘ＋ＣFD））（ＶM−ＶL） （２）
（Ｃｙ／（Ｃｙ＋ＣFD））（ＶM−ＶL） （３）
ここで、撮像セル１０Ｅｘの容量素子２５ｘの容量値ＣｘがＣFDに対して十分に大きいとすると、オフセット電圧ＶTPの切り替えによる、電荷蓄積ノードＦＤｘの変化は、（ＶM−ＶL）と同程度である。光電変換構造６４に印加される電圧は、対向電極電圧ＶOPPの電位と電荷蓄積ノードＦＤの電位との差分である。よって、電荷蓄積ノードＦＤの容量値ＣFDよりも容量素子２５ｘの容量値Ｃｘが十分に大きな撮像セル１０Ｅｘでは、光電変換構造に印加される電位差Φを、第１信号線３１に印加されるオフセット電圧の変化量△ＶTP＝（ＶM−ＶL）と同程度縮小することができる。
他方、撮像セル１０Ｅｙの容量素子２５ｙの容量値Ｃｙが容量素子２５ｘの容量値Ｃｘよりも小さく、例えばＣFDと同程度である場合には、電荷蓄積ノードＦＤｙの電圧の変化量は、（ＶM−ＶL）の半分程度に過ぎない。あるいは、容量値ＣｙがＣFDに対して十分に小さい場合には、式（３）から、オフセット電圧ＶTPを変化させても、電荷蓄積ノードＦＤｙの電圧はほとんど変化しないことがわかる。
このように、容量素子を介して、第１信号線３１を画素電極６１に電気的に結合させた構成によれば、容量素子の容量値を撮像セル間で異ならせることにより、第１信号線３１に印加されるオフセット電圧ＶTPを共通としながら、画素電極６１および対向電極６２の間の電位差Φの変化を、２つの撮像セルの間で異ならせることが可能である。なお、第１信号線３１と画素電極６１との間に介在する容量素子の容量値を小さくすることは、画素の微細化に有利である。他方、より大きな容量値を有する容量素子を第１信号線３１と画素電極６１との間に介在させることによって、第１信号線３１に印加する電圧の変化量を不必要に拡大させることなく、第１信号線３１に印加する電圧の切り替えによって電荷蓄積ノードＦＤの電位に変化を生じさせることができる。
また本構成によれば、電圧供給回路の構成および配線の複雑化を回避しながら、画素電極６１および対向電極６２の間の電位差Φの変化を、複数の撮像セルの間で異ならせることが可能である。したがって、例えば、第１信号線３１に印加されるオフセット電圧ＶTPを共通としながら、オフセット電圧ＶTPの切り替えにより、撮像セル１０Ｅｘの光電変換部ＰＣｘを可視光の波長範囲に感度を有する状態とし、撮像セル１０Ｅｙの光電変換部ＰＣｙを可視光の波長範囲に加えて赤外線の波長範囲にも感度を有する状態とすることが可能である。
例えば、画素アレイＰＡが、２つの撮像セル１０Ｅｘおよび１０Ｅｙを含むセル対１０Ｅｐを単位とする繰り返し構造を有し、撮像セル１０Ｅｘおよび１０Ｅｙが行方向および列方向に交互に配置されているとする。このとき、第１信号線３１に印加されるオフセット電圧ＶTPを例えばローレベルからハイレベルに変化させると、例えば、撮像セル１０Ｅｘの光電変換構造６４に印加される電位差Φｘが縮小することに対して、撮像セル１０Ｅｙの光電変換構造６４に印加される電位差Φｙはほとんど変化しない。この場合、光電変換構造６４に印加される電位差Φｘが縮小することにより、撮像セル１０Ｅｘの光電変換部ＰＣｘでは赤外線に対する感度が実質的に消失し、撮像セル１０Ｅｘは、可視光の波長範囲に選択的に感度を有する状態となる。他方、撮像セル１０Ｅｙは、可視光の波長範囲に加えて赤外線の波長範囲にも感度を有する状態のままである。したがって、図７を参照した例と同様に、感度（この例では赤外線に関する感度）が互いに異なる撮像セルが行方向および列方向に交互に配置された状態を実現可能である。つまり、第１信号線３１に印加されるオフセット電圧ＶTPを共通としながら、分光感度特性の異なる撮像セルを、画素アレイＰＡに混在させることができる。したがって、互いに異なる波長域の光に関する画像信号を一括して取得することが可能である。
本開示の実施形態によれば、例えば、電荷蓄積期間に光電変換構造６４に印加される電位差Φが互いに異なる２つ撮像セルの一方によって取得される画像信号から可視光および赤外線に基づく画像を構築することができる。また、他方によって取得される画像信号から可視光に基づく画像を構築することができる。さらに、これらの撮像セルの出力信号のレベル間の差分を算出することにより、赤外線に基づく画像を構築することも可能である。これらの画像のそれぞれは、同一の電荷蓄積期間に蓄積された信号電荷の量に基づく画像信号から構築された画像であるので、同時性が担保されている。したがって、高速に移動する物体を撮影した場合であっても、差分に基づく画像にブレは生じない。この点は、２つのフレームの間で撮像セルの分光感度特性を変え、波長域が互いに異なる光に基づく複数の画像信号を、順次に取得する場合とは異なる。
このように、図２０に示す構成によれば、例えば、撮像セル１０Ｅｙによって取得される画像信号から可視光に基づく画像を構築することができ、撮像セル１０Ｅｘによって取得される画像信号から可視光および赤外線に基づく画像を構築することができる。また、撮像セル１０Ｅｘの出力信号のレベルと、撮像セル１０Ｅｙの出力信号のレベルとの差分を算出することにより、赤外線に基づく画像を構築することが可能である。つまり、より簡易な構成で、図７に示す制御と同様の状態を実現できる。特に、互いに異なる容量値の容量素子を有する撮像セル１０Ｅｘおよび１０Ｅｙを含むセル対１０Ｅｐの繰り返し構造として画素アレイＰＡを形成すると、分光感度特性の異なる撮像セルを画素アレイＰＡ中に均等に配置できるので色解像度の点で有利である。
なお、式（２）および（３）からわかるように、第１信号線３１と画素電極６１とを電気的に結合する容量素子の容量値と、電荷蓄積ノードの容量値との間の比が撮像セル間で異なっていれば上述の効果が得られる。したがって、第１信号線３１と画素電極６１とを電気的に結合する容量素子の容量値を隣接する撮像セル間で異ならせることは必須ではない。例えば、第１信号線３１と画素電極６１とを電気的に結合する容量素子の容量値を複数の撮像セル間で共通とし、電荷蓄積ノードの容量値を複数の撮像セル間で異ならせてもよい。
図２０に例示する構成では、撮像セル１０Ｅｙの光電変換部ＰＣｙは、撮像セル１０Ｅｘの光電変換部ＰＣｘよりも大きな電極面積を有する。光電変換部自体も容量を有し、図２０に示す例では、撮像セル１０Ｅｘの光電変換部ＰＣｘと比較して、撮像セル１０Ｅｙの光電変換部ＰＣｙの方が電荷蓄積領域全体としての容量値が大きい。したがって、撮像セル１０Ｅｙの方が、第１信号線３１に印加される電圧の切り替えの影響を受けにくいといえる。もちろん、光電変換部ＰＣｘの電極面積と光電変換部ＰＣｙの電極面積とを等しくしてもかまわない。
撮像セル１０Ｅｙの光電変換部ＰＣｙは、相対的に電極面積が大きく、かつ、容量素子２５ｙの容量値が相対的に小さい。したがって、変換ゲインが高く、高感度のセルであるといえる。他方、撮像セル１０Ｅｘの光電変換部ＰＣｘは、光電変換部ＰＣｙと比較して電極面積が小さく、かつ、容量素子２５ｘの容量値が容量素子２５ｙと比較して大きい。したがって相対的に変換ゲインが低く、高照度のもとでの撮像に有利である。このような構成において、第１〜第３の実施形態における光電変換構造６４のように、第１光電変換層６４ａおよび第２光電変換層６４ｂを有する積層構造を含まない光電変換構造を適用した場合、これらの２つの撮像セルによって取得される画像データを合成することにより、コントラスト比の大きなシーンであっても白飛びおよび黒潰れの無い画像を形成することが可能である。このような画像の形成は、「ハイダイナミックレンジ合成」と呼ばれる。このように、本開示の実施形態によれば、複数回の撮影を行うことなく、ハイダイナミックレンジ合成のための画像データを取得することも可能である。すわなち、広ダイナミックレンジでの撮影が可能である。
（第６の実施形態）
図２１は、本開示の第６の実施形態による撮像装置の画素アレイの例示的な回路構成を示す。図２１に示すセル対１０Ｇｐは、図２０を参照して説明したセル対１０Ｅｐと比較して、撮像セル１０Ｅｙに代えて撮像セル１０Ｇｙを有している。
図２１中、右側に示す撮像セル１０Ｇｙのリセット回路ＲＳ３は、リセットトランジスタ２２ｙ、反転増幅器４９およびフィードバックトランジスタ２７を有するフィードバック回路ＦＣｙを含む。フィードバックトランジスタ２７は、リセットトランジスタ２２のソースと、反転増幅器４９の出力端子との間に接続されている。フィードバックトランジスタ２７のゲートと、撮像セル１０Ｅｘのリセットトランジスタ２２ｘのゲートには、共通の信号線が接続され得る。すなわち、フィードバックトランジスタ２７のオンおよびオフの動作は、撮像セル１０Ｅｘのリセットトランジスタ２２ｘにおけるオンおよびオフの動作と同様であり得る。
撮像セル１０Ｇｙは、画素電極６１と第１信号線３１との間に接続された容量回路ＣＣ２を含む。撮像セル１０Ｅｘの容量回路ＣＣ１が画素電極６１と第１信号線３１との間に接続された容量素子２５ｘを有することに対し、撮像セル１０Ｇｙの容量回路ＣＣ２は、画素電極６１と第１信号線３１との間に接続された容量素子２５ｙに加えて、第２の容量素子２６ｙをさらに有する。この例では、撮像セル１０Ｇｙの電荷検出部は、不純物領域５０ａ（例えば図１参照）だけでなく、容量素子２５ｙおよび２６ｙをその一部に含んでいる。
容量素子２６ｙの一方の電極は、画素電極６１に接続されており、他方の電極は、リセットトランジスタ２２ｙのソースに接続されている。つまり、容量素子２６ｙは、リセットトランジスタ２２ｙに並列に接続されている。容量素子２６ｙは、容量素子２５ｙの容量値よりも小さな容量値を有する。なお、オフセット電圧ＶTPを変化させた状態での信号電荷の蓄積は、リセットトランジスタ２２ｙがオフの状態で実行される。
容量素子２６ｙを介して、容量素子２６ｘを電荷蓄積ノードＦＤｙに接続することにより、電荷蓄積領域全体の合成容量の増大を抑制し得る。すなわち、第１信号線３１に印加される電圧の変化が画素電極６１および対向電極６２の間の電位差Φに与える影響が小さくなる。図２１に例示するように容量素子２６ｙを介して容量素子２５ｙを電荷蓄積ノードＦＤｙに接続すると、このような構成における、信号電荷の蓄積領域全体の容量値は、（ＣFDy＋（Ｃｙ１Ｃｙ２）／（Ｃｙ１＋Ｃｙ２））と表される。上記の式中、ＣFDy、Ｃｙ１およびＣｙ２は、それぞれ、電荷蓄積ノードＦＤｙの容量値、容量素子２５ｙの容量値および容量素子２６ｙの容量値を表す。ここで、容量素子２６ｙが比較的小さな容量値Ｃｙ２を有し、かつ、容量素子２５ｙが比較的大きな容量値Ｃｙ１を有する場合、信号電荷の蓄積領域全体の容量値は、おおよそ（ＣFDy＋Ｃｙ２）となる。すなわち、信号電荷の蓄積領域全体の容量値の増加は小さい。このように、比較的小さな容量値を有する容量素子２６ｙを介して容量素子２５ｙを電荷蓄積ノードＦＤｙに接続することにより、オフセット電圧ＶTPの変化に対する電荷蓄積ノードＦＤｙの電位の変化を小さくする効果が得られる。
例えば、リセットの直後において、第１信号線３１に印加されているオフセット電圧ＶTPが０Ｖであり、電荷蓄積ノードＦＤｘおよびＦＤｙの電位がともに１Ｖであったとする。このとき、リセットトランジスタ２２ｘおよび２２ｙならびにフィードバックトランジスタ２７は、オフの状態である。ここで、第１信号線３１に印加されているオフセット電圧ＶTPを例えば５Ｖに上昇させたとすると、電荷蓄積ノードＦＤｘの電位が例えば６Ｖに上昇する。他方、電荷蓄積ノードＦＤｙの電位は、例えば１Ｖのままである。
また、容量回路ＣＣ２が容量素子２６ｙを含むことにより、変換ゲインの低下を抑制しながら、ノイズキャンセルの効果を向上させることが可能である。以下、負帰還を利用したノイズキャンセルの概略を説明する。
例えば、電荷蓄積期間の終了後の信号電荷のリセットは、以下のようにして実行される。まず、アドレストランジスタ２３がオンの状態でリセットトランジスタ２２ｙおよびフィードバックトランジスタ２７をオンすることにより、フィードバックループを形成する。フィードバックループが形成されることにより、信号検出トランジスタ２１の出力が負帰還される。信号検出トランジスタ２１の出力が負帰還されることによって、電荷蓄積ノードＦＤｙの電位が、垂直信号線３４の電圧がＶREF２に等しくなるような電位に収束する。
次に、リセットトランジスタ２２ｙをオフする。リセットトランジスタ２２ｙのオフによってｋＴＣノイズが発生する。そのため、リセット後における電荷蓄積ノードＦＤｙの電圧には、リセットトランジスタ２２ｙのオフに伴うｋＴＣノイズが加わる。リセットトランジスタ２２ｙのオフ後、以下のようにして、このｋＴＣノイズのキャンセルを実行する。
フィードバックトランジスタ２７がオンである間は、フィードバックループが形成された状態が継続している。そのため、リセットトランジスタ２２ｙをオフにすることによって生じたｋＴＣノイズは、フィードバック回路ＦＣｙの利得をＡとすれば、１／（１＋Ａ）の大きさまで低減される。なお、この例では、リセットトランジスタ２２ｙをオフする直前（ノイズキャンセル開始の直前）における垂直信号線３４の電圧は、反転増幅器４９の正側の入力端子に印加された参照電圧ＶREF２とほぼ等しい。ノイズキャンセル開始時における垂直信号線３４の電圧を参照電圧ＶREF２に近づけておくことにより、比較的短い時間でｋＴＣノイズをキャンセルし得る。
次に、フィードバックトランジスタ２７をオフする。フィードバックトランジスタ２７のオフに伴ってｋＴＣノイズが発生する。ただし、フィードバックトランジスタ２７のオフに起因して電荷蓄積ノードＦＤｙの電圧に加わるｋＴＣノイズの大きさは、撮像セル１０Ｇｙ中に容量素子２５ｙおよび容量素子２６ｙを設けず、フィードバックトランジスタ２７を電荷蓄積ノードＦＤｙに直接接続した場合と比較して（ＣFDy／Ｃｙ１）1/2×（Ｃｙ２／（Ｃｙ２＋ＣFDy））倍になる（式中の「×」は乗算を表す。）。
上述の式から、容量素子２５ｙの容量値Ｃｙ１が大きいほど、発生するノイズ自体が小さく、容量素子２６ｙの容量値Ｃｙ２が小さいほど、減衰率が大きいことがわかる。容量値Ｃｙ１およびＣｙ２を適切に設定することにより、フィードバックトランジスタ２７をオフすることによって生じるｋＴＣノイズを十分に縮小し得る。フィードバックトランジスタ２７のオフ後、ｋＴＣノイズがキャンセルされた信号の読み出しを行う。
リセットトランジスタ２２ｙおよびフィードバックトランジスタ２７がオフとされた状態において、容量素子２５ｙは、容量素子２６ｙを介して電荷蓄積ノードＦＤｙに接続されている。ここで、容量素子２６ｙを介さずに電荷蓄積ノードＦＤｙと容量素子２５ｙとを直接に接続した場合を想定する。この場合、容量素子２５ｙを直接に接続したときにおける、信号電荷の蓄積領域全体の容量値は、（ＣFDy＋Ｃｙ１）である。つまり、容量素子２５ｙが比較的大きな容量値Ｃｙ１を有すると、信号電荷の蓄積領域全体の容量値も大きな値となるので、高い変換ゲイン（高いＳＮ比といってもよい）が得られない。他方、図２１に例示するように容量素子２６ｙを介して容量素子２５ｙを電荷蓄積ノードＦＤｙに接続すると、容量値Ｃｙ２が比較的小さく、かつ、容量値Ｃｙ１が比較的大きければ、上述したように、信号電荷の蓄積領域全体の容量値は、おおよそ（ＣFDy＋Ｃｙ２）となる。すなわち、信号電荷の蓄積領域全体の容量値の増加は小さく、変換ゲインの低下が抑制される。
図２２は、本開示の第６の実施形態による撮像装置の画素アレイの変形例を示す。図２２に示すように、セル対１０Ｆｐは、上述の撮像セル１０Ｅｘと、撮像セル１０Ｆｙとを含む。撮像セル１０Ｆｙは、第１信号線３１を画素電極６１に電気的に結合させる容量素子を有しない。第１信号線３１と電荷蓄積ノードＦＤｙとの間に寄生容量が存在し得るが、寄生容量の容量値は、電荷蓄積ノードＦＤｙの容量値と比較して無視し得るほどに小さい。つまり、第１信号線３１は、撮像セル１０Ｆｙとの間に意図的な電気的結合を有しない。
図２２に示すように、第１信号線３１を画素電極６１に電気的に結合させる容量素子を有しない撮像セルを意図的に画素アレイＰＡに含ませてもよい。すなわち、第１信号線３１に印加するオフセット電圧ＶTPの切り替えによって分光感度特性の変化しない撮像セルＦｙを画素アレイＰＡ中に含めてもよい。このような構成によれば、容量素子を介して画素電極６１が第１信号線に電気的に結合された撮像セルに対して、選択的に分光感度特性の変調を生じさせることが可能である。
図２３は、図２１に示す撮像セル１０Ｅｘおよび１０Ｇｙが適用された撮像装置の動作の一例を示す。図２３に示す例は、ローリングシャッタ動作を利用した応用例である。
図２３に示すように、ここでは、電圧供給回路４１は、矩形ＥＸＰで表現される電荷蓄積期間においてハイレベルの電圧ＶHを第１信号線３１に印加し、電荷蓄積期間以外の期間においてローレベルの電圧ＶLを第１信号線３１に印加している。なお、図２３では、図４中に矩形ＲＤ１、ＲＤ２で示す、信号の読み出し期間、および、矩形ＲＴ２で示すリセット期間を単一の矩形ＲＤ／ＲＴで表現している。なお、図２３中に矩形ＲＴ１で表現されたリセットのための期間と、矩形ＲＤ／ＲＴで表現された期間に含まれるリセットのための期間のそれぞれは、フィードバックループを形成する期間を含む。
ここでは、簡単のために、リセット後の電荷蓄積ノードＦＤｘおよび電荷蓄積ノードＦＤｙの電圧が同じ電圧Ｖｒであったとする。各行の電荷蓄積期間に注目すると、電圧供給回路４１は、電荷蓄積期間の開始のタイミングで、第１信号線３１に印加するオフセット電圧ＶTPを、リセット時に印加していたローレベルの電圧ＶLからハイレベルの電圧ＶHに切り替えている。このとき、撮像セル１０Ｅｘの容量素子２５ｘの容量値Ｃｘが電荷蓄積ノードＦＤｘの容量値ＣFDxと比較して十分に大きい場合には、オフセット電圧ＶTPをローレベルの電圧ＶLから電圧ＶHに上昇させることによって、画素電極６１および対向電極６２の間の電位差Φが縮小する。図２３中の「｜Φ｜：Ｍｉｄ」は、第１信号線３１にローレベルの電圧ＶLが印加されている状態と比較して電位差Φの絶対値が相対的に小さくなっていることを示す。電位差Φが縮小されることにより、撮像セル１０Ｅｘは、例えば、赤外線の波長範囲に関する感度が低下し、可視光の波長範囲に選択的に感度を有する状態となる。
撮像セル１０Ｇｙの容量素子２５ｙの容量値Ｃｙが電荷蓄積ノードＦＤｙの容量値ＣFDyと比較して十分に小さいとすると、上述した理由から、オフセット電圧ＶTPをローレベルの電圧ＶLから電圧ＶHに上昇させても画素電極６１および対向電極６２の間の電位差Φの絶対値は、比較的大きな値のままである。図２３中の「｜Φ｜：Ｌｒｇ」は、電位差Φの絶対値が比較的大きいことを示す。電位差Φの絶対値が比較的大きいので、撮像セル１０Ｇｙは、例えば、可視光および赤外線の波長範囲に感度を有する状態である。
信号電荷の蓄積の開始の前にオフセット電圧ＶTPが引き上げられることにより、電荷蓄積期間の開始の時点で、撮像セル１０Ｅｘと撮像セル１０Ｇｙとの間で画素電極６１の電位が互いに異なる。そのため、撮像セル１０Ｅｘと撮像セル１０Ｇｙとの間で電位差Φも互いに異なり、分光感度特性の異なる撮像セルが画素アレイＰＡ中に混在した状態が実現される。撮像セル１０Ｅｘおよび１０Ｇｙが、行方向に互いに隣接する２つの撮像セルであり、かつ、画素アレイＰＡが、撮像セル１０Ｅｘおよび１０Ｇｙを含むセル対１０Ｇｐを単位とする繰り返し構造を有する場合、分光感度特性の異なる撮像セルが同一行の中に混在した状態を実現することができる。なお、上述の電位差Φの大小関係は、相対的な関係を示しており、比較的大きい場合の電位差Φが１０Ｖ未満であることもあり得る。
ここでは、電荷蓄積期間にわたって対向電極電圧ＶOPPが一定のある電圧Ｖ1であり、かつ、セット後の電荷蓄積ノードＦＤｘおよび電荷蓄積ノードＦＤｙの電圧が同じ電圧Ｖｒである。そのため、電荷蓄積期間の開始時、換言すれば、画素電極の電位のリセットの直後かつ信号電荷が電荷蓄積領域にまだ蓄積されていない時点において、撮像セル１０Ｅｘの光電変換構造６４に印加される電位差Φｘと、撮像セル１０Ｇｙの光電変換構造６４に印加される電位差Φｙとの間に、Φｘ≠Φｙの関係が成り立つ。すなわち、信号電荷の蓄積を開始する前に光電変換構造６４に印加されているバイアス電圧を、撮像セル１０Ｅｘと撮像セル１０Ｇｙとの間で互いに異ならせることができる。なお、撮像セル１０Ｅｘおよび撮像セル１０Ｇｙが互いに隣接しているなど、近接して配置されている場合には、撮像セル１０Ｅｘおよび撮像セル１０Ｇｙに入る光の量もほぼ等しい。したがって、この場合、これらの間で電荷蓄積期間が共通であれば、それぞれの電荷蓄積領域における電位変化量の差は小さく、電荷蓄積期間にわたってもΦｘ≠Φｙの関係が成り立つといえる。ここで注目すべきは、撮像セル１０Ｅｘおよび撮像セル１０Ｇｙの間で、信号電荷の蓄積の直前においてΦｘ≠Φｙの関係が成り立つような状態を意図的に作り出しているという点である。
電荷蓄積期間の終了後、電圧供給回路４１は、第１信号線３１に印加していたオフセット電圧ＶTPを、ハイレベルの電圧ＶHからローレベルの電圧ＶLに戻す。その後、信号電荷の読み出しが実行される。撮像セル１０Ｅｘおよび１０Ｇｙが、画素アレイＰＡ中において互いに隣接する２つの撮像セルである場合、画像中の１つの画素の画素値を、これらの撮像セルの組によって取得される画像信号から決定してもよい。例えば、画素アレイＰＡに含まれる撮像セル１０Ｅｘおよび１０Ｇｙの複数の組のそれぞれを各画素に対応付け、画素アレイに含まれる撮像セル１０Ｅｘおよび１０Ｇｙの複数の組のそれそれから撮像セル１０Ｅｘの出力を抽出して各画素の画素値を決めてもよい。これにより、可視光に基づく画像を構築することができる。あるいは、撮像セル１０Ｇｙの出力および撮像セル１０Ｅｘの出力の差分を各画素の画素値とすれば、可視光に基づく画像を構築することができる。撮像セル１０Ｅｘの出力信号および／または撮像セル１０Ｇｙの出力信号に対して所定のゲインで増幅してから減算処理を行ってもよい。この場合、撮像セル１０Ｅｘおよび１０Ｇｙの間でゲインが一致している必要はない。撮像セル１０Ｅｘおよび１０Ｇｙの組ごとにゲインの比を決定しておけばよい。
画素アレイＰＡにおいて近接して配置された撮像セル１０Ｅｘおよび１０Ｇｙのそれぞれから取得される画像信号は、異なる波長域の光に基づく信号でありながら、同時性が担保されている。すなわち、互いに異なる波長域の光に基づく複数の画像信号を得ることが可能である。画素アレイＰＡ中において互いに隣接する２つの撮像セルの組によって取得される画像信号から画像中の１つの画素の画素値を決定する場合、それらの撮像セル（例えば上述の撮像セル１０Ｅｘおよび１０Ｇｙ）の間で１つのマイクロレンズおよび／またはカラーフィルタが共有されてもよい。例えば撮像セルの各々に対応させてマイクロレンズ７４を配置することは必須ではない。
図２３に示すように、信号電荷の読み出しの終了後には、続けて信号電荷の蓄積を開始することができる。すなわち、複数のフレームの画像信号を連続して取得することが可能であり、撮像に要する時間の短縮に貢献する。
以上に説明したように、本開示の実施形態によれば、あるフレーム期間に含まれる電荷蓄積期間において、画素電極６１および対向電極６２の間の電位差Φが、画素アレイＰＡ中の一部の撮像セルと他の撮像セルとの間で異なるような制御が可能である。ある態様では、第１信号線３１に印加する電圧の変化を通して画素電極６１の電位を変化させている。このような態様によれば、画素電極６１に与えられる電位の変化の大きさを同一行または同一列に属する撮像セルの間で異ならせることも比較的容易である。第１信号線３１から画素電極６１が電気的に分離された撮像セルを、意図的に画素アレイＰＡ中に混在させてもよい。
（変形例）
図２４は、本開示の実施形態による撮像装置を有する撮像モジュールの機能ブロックを示す。図２４に示す撮像モジュール２００は、上述のいずれかの実施形態による撮像装置１００（例えば撮像装置１００Ａ）と、処理回路１１０とを有する。撮像モジュール２００は、撮像装置１００によって得られた信号を処理して外部に出力する。
処理回路１１０は、例えばＤＳＰ（Digital Signal Processor）であり、撮像装置１００からの出力（デジタル画素信号ＤＳ）を受け取る。処理回路１１０は、例えばガンマ補正、色補間処理、空間補間処理、およびオートホワイトバランスなどの処理を実行する。処理回路１１０は、ユーザにより指定された各種設定に従い撮像装置１００を制御し、撮像モジュール２００全体の動作を統合するマイクロコンピュータなどであってもよい。
処理回路１１０は、撮像装置１００から出力されたデジタル画素信号ＤＳを処理して、例えば、Ｇ画素、Ｂ画素およびＲ画素についてそれぞれ最適なリセット電圧（ＶＲＧ、ＶＲＢおよびＶＲＲ）を算出する。処理回路１１０は、そのリセット電圧を撮像装置１００の電圧供給回路４１にフィードバックする。ここで、ＶＲＧ、ＶＲＢおよびＶＲＲはそれぞれ、Ｇ画素に関するリセット電圧、Ｂ画素に関するリセット電圧およびＲ画素に関するリセット電圧を示す。リセット電圧は、フィードバック線３３または垂直信号線３４から伝達されるフィードバック信号であってもよい。撮像装置１００と処理回路１１０とは、一つの半導体装置（いわゆるＳｏＣ（System on a Chip））として製造することも可能である。これにより、撮像装置１００を用いた電子機器を小型化することができる。モジュール化せずに、撮像装置１００だけを製品化することも当然可能である。その場合、信号処理回路を撮像装置１００に外部接続して、撮像装置１００の外部で信号処理を行ってもよい。
以上に説明したように、本開示の実施形態では、電圧供給回路４１および電圧供給回路４２のうち、少なくとも電圧供給回路４１が、複数の電圧を切り替えて出力可能に構成されている。例えば、電圧供給回路４１は、電荷蓄積期間とシャッタ期間との間で、互いに絶対値の異なる電圧を切り替えて第１信号線３１に印加する。画素電極６１に電気的に結合された第１信号線３１に印加する電圧を切り替えることにより、種々の動作を電気的に切り替えることが可能である。例えば、第１信号線３１に印加する電圧を切り替えることにより、画素アレイＰＡ中の撮像セルの感度を一斉に低下させてグローバルシャッタを実行させることが可能である。
電圧供給回路４１は、撮像装置の動作時に第１信号線３１に所定の電圧を印加可能に構成されていればよい。電圧供給回路４１は、特定の電源回路に限定されず、所定の電圧を生成する回路であってもよいし、他の電源から供給された電圧を所定の電圧に変換する回路であってもよい。蓄積制御線３２に接続された電圧供給回路４２に関しても同様であり、撮像装置の動作時に蓄積制御線３２に所定の電圧を印加可能に構成されていればよい。電圧供給回路４１および４２の各々は、単一の電圧供給回路の一部分であってもよいし、独立した別個の電圧供給回路であってもよい。なお、電圧供給回路４１および４２の一方または両方が、垂直走査回路４８の一部分であってもよい。あるいは、電圧供給回路４１からの電圧および／または電圧供給回路４２からの対向電極電圧が、垂直走査回路４８を介して各撮像セルに供給されてもよい。
電圧供給回路４１は、互いに異なる３以上の電圧を第１信号線３１に印加可能に構成されていてもよい。電圧供給回路４１が切り替えて供給可能な電圧レベルは、離散的な電圧レベルに限定されない。リセット電圧ＶRST、参照電圧ＶREFまたはオフセット電圧ＶTPがアナログ信号として電圧供給回路４１から第１信号線３１に印加されてもよい。電圧供給回路４２についても同様であり、互いに異なる３以上の電圧を切り替えて電圧供給回路４２から蓄積制御線３２に印加されてもよいし、連続的に変化する電圧が電圧供給回路４２から蓄積制御線３２に印加されてもよい。
（光電変換構造）
上述したように、本開示のある実施形態において、光電変換部ＰＣ、ＰＣｘ、ＰＣｙにおける光電変換構造６４は、第１光電変換層６４ａおよび第２光電変換層６４ｂを有する積層構造を含む。光電変換構造６４は、例えば、１００ｎｍ以上１０００ｎｍ以下の範囲の厚さを有する。第１光電変換層６４ａおよび第２光電変換層６４ｂは、それぞれ、第１材料および第２材料を含んでおり、本開示のある態様では、第１光電変換層は、第２光電変換層よりも高いインピーダンスを有する。このような構成によれば、画素電極と対向電極との間に印加する電圧を変化させることによって、光電変換部ＰＣにおける分光感度特性を切り替えることが可能である。撮像セル１０における分光感度特性を切り替えることにより、取得できる画像の波長帯域を切り替えることが可能である。なお、本明細書では、簡単のために、「インピーダンス」の用語を、「インピーダンスの絶対値」の意味で用いることがある。
本開示の他のある態様では、第１材料におけるイオン化ポテンシャルは、第２材料におけるイオン化ポテンシャルよりも０．２ｅＶ以上大きい。後述するように、第１材料および第２材料の間のイオン化ポテンシャルの差がある程度大きければ、第１光電変換層６４ａと第２光電変換層６４ｂとの間のインピーダンス差が小さい場合であっても、画素電極と対向電極との間に印加する電圧を変化させることによって光電変換部ＰＣにおける分光感度特性を変化させ得る。
図２５は、光電変換部の断面構造の一例を示す。
既に説明したように、光電変換部ＰＣは、画素電極６１および対向電極６２と、これらに挟まれた光電変換構造６４とを含む。光電変換構造６４は、典型的には、有機材料を含む複数の層を有する。図２５に例示する構成において、光電変換構造６４は、第１光電変換層６４ａおよび第２光電変換層６４ｂの積層構造を含む。図示するように、この例では、第２光電変換層６４ｂは、第１光電変換層６４ａおよび対向電極６２の間に位置している。
図２５に例示する構成において、光電変換構造６４は、第１光電変換層６４ａと画素電極６１との間に、電子ブロッキング層６４ｅｂおよび正孔輸送層６４ｈｔを含む。電子ブロッキング層６４ｅｂは、画素電極６１に隣接し、正孔輸送層６４ｈｔは、第１光電変換層６４ａに隣接している。また、光電変換構造６４は、第２光電変換層６４ｂと対向電極６２との間に、電子輸送層６４ｅｔおよび正孔ブロッキング層６４ｈｂを含む。正孔ブロッキング層６４ｈｂは、対向電極６２に隣接し、電子輸送層６４ｅｔは、第２光電変換層６４ｂに隣接する。
図２５に示す電子ブロッキング層６４ｅｂは、画素電極６１から電子が注入されることによる暗電流を低減するために設けられており、正孔ブロッキング層６４ｈｂは、対向電極６２から正孔が注入されることによる暗電流を低減するために設けられる。電子ブロッキング層６４ｅｂおよび正孔ブロッキング層６４ｈｂは、選択的な電荷輸送の機能を示し、したがって絶縁層ではない点に注意されたい。正孔輸送層６４ｈｔおよび電子輸送層６４ｅｔは、第１光電変換層６４ａおよび／または第２光電変換層６４ｂにおいて生成された正および負の電荷をそれぞれ画素電極６１および対向電極６２に効率良く輸送するために設けられる。電子ブロッキング層６４ｅｂ、正孔ブロッキング層６４ｈｂ、正孔輸送層６４ｈｔおよび電子輸送層６４ｅｔを構成する材料は、隣接する層との間の接合強度、安定性、イオン化ポテンシャルの差および電子親和力の差等を考慮して公知の材料から選択することができる。電子ブロッキング層６４ｅｂ、正孔ブロッキング層６４ｈｂ、正孔輸送層６４ｈｔおよび電子輸送層６４ｅｔを構成する材料の少なくともいずれかとして、第１光電変換層６４ａを形成するための材料または第２光電変換層６４ｂを形成するための材料を用いてもよい。
第１光電変換層６４ａおよび第２光電変換層６４ｂは、それぞれ、第１材料および第２材料を含む。したがって、典型的には、第１光電変換層６４ａにおける単位厚さあたりのインピーダンスと、第２光電変換層６４ｂにおける単位厚さあたりのインピーダンスとは、互いに異なる。第１材料および第２材料は、典型的には、半導体材料である。本開示のある態様において、第１光電変換層６４ａの単位厚さあたりのインピーダンスは、第２光電変換層６４ｂの単位厚さあたりのインピーダンスよりも大きい。なお、インピーダンスは、光電変換層の厚さに依存し、光電変換層が複数の材料を含む場合には、光電変換層中のそれらの材料の体積比にも依存する。本開示の実施形態においては、積層構造に含まれる複数の光電変換層のうち、より大きなインピーダンスを有する層を第１光電変換層６４ａとして用いることができる。
（インピーダンス差を利用した、バイアス電圧の切り替えによる分光感度特性の切り替え）
光電変換構造６４が、インピーダンスが互いに異なる第１光電変換層および第２光電変換層を有する積層構造を含む場合、画素電極６１および対向電極６２の間にバイアス電圧を印加すると、第１光電変換層および第２光電変換層には、インピーダンスに比例した電圧が印加される。換言すれば、第１光電変換層および第２光電変換層には、インピーダンスに比例した大きさの電場が印加される。インピーダンスが互いに異なる光電変換層を有する積層構造を含む光電変換構造を挟む画素電極６１および対向電極６２の間に印加する電位差Φを変化させることにより、ある波長範囲に関する外部量子効率（Ｅ．Ｑ．Ｅ．）を変化させ得る。換言すれば、そのような光電変換構造を光電変換部ＰＣに有する撮像セル１０において、分光感度特性を電気的に変化させ得る。例えば、印加する電位差を電位差Φ１から電位差Φ２に変化させたとき、第２材料の吸収ピーク波長における外部量子効率の増分は、第１材料の吸収ピーク波長における外部量子効率の増分よりも大きい。
例えば第１光電変換層６４ａのインピーダンスおよび第２光電変換層６４ｂのインピーダンスをそれぞれＺ１およびＺ２とし、Ｚ１＞Ｚ２であるとすると、第２光電変換層６４ｂと比較してより大きな電圧が第１光電変換層６４ａに印加される。したがって、画素電極６１および対向電極６２の間のバイアスが小さい状態であっても、第１光電変換層６４ａには、光電変換によって生成された電荷の電極までの移動に十分な大きさの電場を印加し得る。すなわち、光電変換によって生成された正および負の電荷がそれぞれ画素電極６１および対向電極６２まで到達し得る。すなわち、第１光電変換層６４ａへの光の照射によって生成された信号電荷が画素電極６１によって収集され、電荷蓄積領域に蓄積される。
これに対し、第２光電変換層６４ｂに印加される電場は、第１光電変換層６４ａに印加される電場と比較して小さい。そのため、画素電極６１および対向電極６２の間により小さな電位差が光電変換構造６４に印加されている状態であると、第２光電変換層６４ｂに印加される電場が、第２光電変換層６４ｂへの光の照射によって生成された信号電荷の画素電極６１への到達に必要な大きさを下回り得る。画素電極６１に信号電荷が到達しなければ、第２光電変換層６４ｂにおいて信号電荷が生成されても、電荷蓄積領域への信号電荷の蓄積が生じない。したがって、撮像セル１０は、第２光電変換層６４ｂを構成する材料の吸収スペクトル、特に、第２材料の吸収スペクトルに対応した波長範囲の光に対して十分な感度を示さない状態となる。
対向電極６２と画素電極６１との間に印加する電圧を増大させると、第２光電変換層６４ｂに印加される電圧も増大する。すなわち、例えば、より絶対値の大きな電圧を画素電極６１または対向電極６２に供給することにより、第２光電変換層６４ｂに印加される電場が増大し、信号電荷が画素電極６１に到達するようになる。したがって、撮像セル１０が、第１光電変換層６４ａを構成する材料（特に第１材料）の吸収スペクトルに対応した波長範囲の光に加えて、第２光電変換層６４ｂを構成する材料（特に第２材料）の吸収スペクトルに対応した波長範囲の光に対しても感度を示すようになる。
このように、第１光電変換層と、第１光電変換層よりも小さなインピーダンスを有する第２光電変換層とを有する積層構造を適用することにより、画素電極６１または対向電極６２に供給する電圧の切り替えによって分光感度特性を切り替え得る。第２光電変換層６４ｂのインピーダンスに対する第１光電変換層６４ａのインピーダンスの比は、典型的には、１００倍以上１０10倍以下の範囲である。第２光電変換層６４ｂのインピーダンスに対して、少なくとも、第１光電変換層６４ａのインピーダンスが４４倍を超えていれば、バイアス電圧の切り替えによるこのような分光感度特性の切り替えを実現し得る。
第１材料および第２材料の組み合わせとして、例えば、可視域に高い吸収係数を示す材料と赤外域に高い吸収係数を示す材料との組み合わせを用いることができる。このような材料の組み合わせによれば、可視光の照度および赤外線の照度の一方または両方に関する情報を取得可能な撮像装置を提供し得る。
典型的には、第１光電変換層６４ａおよび第２光電変換層６４ｂは、電子供与性（ドナー性、ｐ型）の分子と、電子受容性（アクセプター性、ｎ型）の分子とを含む。
第１材料および第２材料として、例えば電子供与性の分子を用い得る。電子供与性の分子の典型例は、有機ｐ型半導体であり、主に正孔輸送性有機化合物に代表され、電子を供与しやすい性質を有する。有機ｐ型半導体の例は、ＤＴＤＣＴＢ等のトリアリールアミン化合物、ベンジジン化合物、ピラゾリン化合物、スチリルアミン化合物、ヒドラゾン化合物、トリフェニルメタン化合物、カルバゾール化合物、ポリシラン化合物、α−セキシチオフェン（以下、「α−６Ｔ」と呼ぶ。）、Ｐ３ＨＴ等のチオフェン化合物、フタロシアニン化合物、シアニン化合物、メロシアニン化合物、オキソノール化合物、ポリアミン化合物、インドール化合物、ピロール化合物、ピラゾール化合物、ポリアリーレン化合物、縮合芳香族炭素環化合物（ナフタレン誘導体、アントラセン誘導体、フェナントレン誘導体、ルブレン等のテトラセン誘導体、ピレン誘導体、ペリレン誘導体、フルオランテン誘導体）、含窒素ヘテロ環化合物を配位子として有する金属錯体等である。フタロシアニン化合物の例は、銅フタロシアニン（ＣｕＰｃ）、サブフタロシアニン（ＳｕｂＰｃ）、塩化アルミニウムフタロシアニン（ＣｌＡｌＰｃ）、Ｓｉ（ＯＳｉＲ3）2Ｎｃ（Ｒは、炭素数が１から１８のアルキル基を表す。）、スズナフタロシアニン（ＳｎＮｃ）および鉛フタロシアニン（ＰｂＰｃ）等である。ドナー性有機半導体は、これらに限られず、ｎ型（アクセプター性）化合物として用いた有機化合物よりもイオン化ポテンシャルの小さい有機化合物であればドナー性有機半導体として用い得る。イオン化ポテンシャルは、真空準位と最高被占分子軌道（ＨＯＭＯ）のエネルギ準位との差である。
電子受容性の分子の典型例は、有機ｎ型半導体であり、主に電子輸送性有機化合物に代表され、電子を受容しやすい性質を有する。有機ｎ型半導体の例は、Ｃ60およびＣ70等のフラーレン、フェニルＣ61酪酸メチルエステル（ＰＣＢＭ）等のフラーレン誘導体、縮合芳香族炭素環化合物（ナフタレン誘導体、アントラセン誘導体、フェナントレン誘導体、テトラセン誘導体、ピレン誘導体、ペリレン誘導体、フルオランテン誘導体）、窒素原子、酸素原子、硫黄原子を含有する５ないし７員のヘテロ環化合物（例えばピリジン、ピラジン、ピリミジン、ピリダジン、トリアジン、キノリン、キノキサリン、キナゾリン、フタラジン、シンノリン、イソキノリン、プテリジン、アクリジン、フェナジン、フェナントロリン、テトラゾール、ピラゾール、イミダゾール、チアゾール、オキサゾール、インダゾール、ベンズイミダゾール、ベンゾトリアゾール、ベンゾオキサゾール、ベンゾチアゾール、カルバゾール、プリン、トリアゾロピリダジン、トリアゾロピリミジン、テトラザインデン、オキサジアゾール、イミダゾピリジン、ピラリジン、ピロロピリジン、チアジアゾロピリジン、ジベンズアゼピン、トリベンズアゼピン等）、サブフタロシアニン（ＳｕｂＰｃ）、ポリアリーレン化合物、フルオレン化合物、シクロペンタジエン化合物、シリル化合物、ペリレンテトラカルボキシルジイミド化合物（ＰＴＣＤＩ）、含窒素ヘテロ環化合物を配位子として有する金属錯体等である。アクセプター性有機半導体は、これらに限らず、ｐ型（ドナー性）有機化合物として用いた有機化合物よりも電子親和力の大きな有機化合物であればアクセプター性有機半導体として用い得る。電子親和力は、真空準位と最低空分子軌道（ＬＵＭＯ）のエネルギ準位との差である。
図２６は、ＳｎＮｃ、ＤＴＤＣＴＢおよびＣ70の化学式を示す。上記に限らず、乾式または湿式いずれかの方法によって成膜が可能な有機化合物または有機分子であれば、低分子であるか、高分子であるかを問わず、第１光電変換層６４ａを構成する材料または第２光電変換層６４ｂを構成する材料として用い得る。
検出を行いたい波長域に応じて適切な材料を第１材料および第２材料としてそれぞれ用いることにより、所望の波長域に感度を有する光電変換構造６４を実現し得る。例えば、第１材料および第２材料として、それぞれ、可視域に高い吸収係数を示す材料および赤外域に高い吸収係数を示す材料を用い得る。上述のＤＴＤＣＴＢは、波長が概ね７００ｎｍの位置に吸収ピークを有し、ＣｕＰｃおよびＳｕｂＰｃは、それぞれ、波長が概ね６２０ｎｍおよび概ね５８０ｎｍの位置に吸収ピークを有する。ルブレンは、波長が概ね５３０ｎｍの位置に吸収ピークを有し、α−６Ｔは、波長が概ね４４０ｎｍの位置に吸収ピークを有する。すなわち、これらの材料の吸収ピークは、可視光の波長範囲にあり、これらを例えば第１材料として用い得る。他方、ＳｎＮｃは、波長が概ね８７０ｎｍの位置に吸収ピークを有し、ＣｌＡｌＰｃは、波長が概ね７５０ｎｍの位置に吸収ピークを有する。すなわち、これらの材料の吸収ピークは、赤外光の波長範囲にあり、これらを例えば第２材料として用い得る。
第２材料は、例えば、下記一般式（１）で表されるＳｎＮｃを含む。
Figure 2019054499
一般式（１）中、Ｒ1〜Ｒ24は、独立して、水素原子または置換基を表す。置換基は、特定の置換基に限定されない。置換基は、重水素原子、ハロゲン原子、アルキル基（シクロアルキル基、ビシクロアルキル基、トリシクロアルキル基を含む）、アルケニル基（シクロアルケニル基、ビシクロアルケニル基を含む）、アルキニル基、アリール基、複素環基（ヘテロ環基といってもよい）、シアノ基、ヒドロキシ基、ニトロ基、カルボキシ基、アルコキシ基、アリールオキシ基、シリルオキシ基、ヘテロ環オキシ基、アシルオキシ基、カルバモイルオキシ基、アルコキシカルボニルオキシ基、アリールオキシカルボニルオキシ基、アミノ基（アニリノ基を含む）、アンモニオ基、アシルアミノ基、アミノカルボニルアミノ基、アルコキシカルボニルアミノ基、アリールオキシカルボニルアミノ基、スルファモイルアミノ基、アルキルスルホニルアミノ基、アリールスルホニルアミノ基、メルカプト基、アルキルチオ基、アリールチオ基、ヘテロ環チオ基、スルファモイル基、スルホ基、アルキルスルフィニル基、アリールスルフィニル基、アルキルスルホニル基、アリールスルホニル基、アシル基、アリールオキシカルボニル基、アルコキシカルボニル基、カルバモイル基、アリールアゾ基、ヘテロ環アゾ基、イミド基、ホスフィノ基、ホスフィニル基、ホスフィニルオキシ基、ホスフィニルアミノ基、ホスホノ基、シリル基、ヒドラジノ基、ウレイド基、ボロン酸基（−Ｂ（ＯＨ）2）、ホスファト基（−ＯＰＯ（ＯＨ）2）、スルファト基（−ＯＳＯ3Ｈ）、または、その他の公知の置換基であり得る。
上述の一般式（１）で表されるＳｎＮｃとしては、市販されている製品を用いることができる。あるいは、上述の一般式（１）で表されるＳｎＮｃは、例えば特開２０１０−２３２４１０号公報に示されているように、下記の一般式（２）で表されるナフタレン誘導体を出発原料として合成することができる。一般式（２）中のＲ25〜Ｒ30は、一般式（１）におけるＲ1〜Ｒ24と同様の置換基であり得る。
Figure 2019054499
上述の一般式（１）で表されるスズナフタロシアニンにおいて、分子の凝集状態の制御のし易さの観点から、Ｒ1〜Ｒ24のうち、８個以上が水素原子または重水素原子であると有益であり、Ｒ1〜Ｒ24のうち、１６個以上が水素原子または重水素原子であるとより有益であり、全てが水素原子または重水素原子であるとさらに有益である。さらに、以下の式（３）で表されるＳｎＮｃは、合成の容易さの観点で有利である。
Figure 2019054499
上述の一般式（１）で表されるＳｎＮｃは、概ね２００ｎｍ以上１１００ｎｍ以下の波長帯域に吸収を有する。例えば、上述の式（３）で表されるＳｎＮｃは、図３０に示すように、波長が概ね８７０ｎｍの位置に吸収ピークを有する。図３０は、上述の式（３）で表されるＳｎＮｃを含む光電変換層における吸収スペクトルの一例である。なお、吸収スペクトルの測定においては、石英基板上に厚さが３０ｎｍの光電変換層が積層されたサンプルを用いている。
例えば、可視域に含まれる第１の波長範囲に吸収ピークを有する材料を第１材料として用い、赤外域に含まれる第２の波長範囲に吸収ピークを有する材料を第２材料として用いることにより、赤外域における感度を電気的に変化させ得る。もちろん、第１材料および第２材料として、それぞれ、赤外域に高い吸収係数を示す材料および可視域に高い吸収係数を示す材料を用いてもよい。
例えば、可視光に対して高い吸収係数を有する材料を第１材料として用いた第１光電変換層のインピーダンスＺ１が、赤外光に対して高い吸収係数を有する材料を第２材料として用いた第２光電変換層のインピーダンスＺ２よりも大きい（Ｚ１＞Ｚ２）場合を想定する。このとき、対向電極６２と画素電極６１との間に印加される電圧がある閾値以下であると、光電変換部ＰＣは、可視域において相対的に高い感度を示す。したがって、可視光による画像信号を取得することができる。一方、対向電極６２と画素電極６１との間に印加される電圧が閾値を超える場合には、光電変換部ＰＣは、可視域および赤外域に感度を示す。したがって、可視光および赤外光による画像信号を取得することができる。このことを言い換えると、対向電極６２と画素電極６１との間に印加する電位差において、可視光による撮像が可能な電圧をΦ１とし、可視光および赤外光による撮像が可能な電圧をΦ２とすれば、Φ１＜Φ２の関係が成り立つ。
逆に、第１光電変換層のインピーダンスＺ１が、第２光電変換層のインピーダンスＺ２よりも小さい（Ｚ１＜Ｚ２）場合、対向電極６２と画素電極６１との間に印加される電圧がある閾値以下であると、光電変換部ＰＣは、赤外光域において相対的に高い感度を有し得る。このため、本開示のある実施形態による撮像装置によって赤外光による画像信号を取得し得る。一方、対向電極６２と画素電極６１との間に印加される電圧が閾値を超える場合には、光電変換部ＰＣは、可視光領域および赤外光域に感度を示す。したがって、可視光および赤外光による画像信号を取得することができる。このとき、対向電極６２と画素電極６１との間に印加する電圧において、赤外光による撮像が可能な電位差をΦ３とし、可視光および赤外光による撮像が可能な電位差をΦ４とすれば、やはり、Φ３＜Φ４の関係が成り立つ。注目すべきは、対向電極６２と画素電極６１との間に印加する電位差によって、取得できる画像の波長帯域を切り替えられる点である。
単独の有機材料を用いることによっては第１光電変換層６４ａおよび第２光電変換層６４ｂが所望の感度特性を十分に有しない場合には、第１光電変換層６４ａおよび第２光電変換層６４ｂの一方または両方を、２以上の有機材料を混合することによって形成してもよい。あるいは、異なる有機材料を含む２以上の層を積層することによって第１光電変換層６４ａおよび第２光電変換層６４ｂの一方または両方を形成してもよい。第１光電変換層６４ａおよび／または第２光電変換層６４ｂは、例えば、ｐ型半導体およびｎ型半導体を含むバルクヘテロ接合構造層であり得る。バルクへテロ接合構造は、特許第５５５３７２７号公報において詳細に説明されている。参考のために、特許第５５５３７２７号公報の開示内容の全てを本明細書に援用する。
図２７は、光電変換部ＰＣの断面構造の他の例を示す。図２７に示す光電変換構造６４Ａは、第１光電変換層６４ａ、混合層６４ｍおよび第２光電変換層６４ｂを有する積層構造を含んでいる。混合層６４ｍは、少なくとも第１材料および第２材料を含む層であり、第１光電変換層６４ａおよび第２光電変換層６４ｂの間に位置している。なお、図２７および上述の図２５は、あくまでも模式的な図であり、光電変換構造に含まれる各層の境界を厳密に画定できないこともある。本開示の他の断面図においても同様である。
このように、光電変換部ＰＣの構成は、図２５に示す構成に限定されない。例えば、第１光電変換層６４ａおよび第２光電変換層６４ｂの配置は、図２５および図２７に示す配置と逆であり得る。光電変換構造６４において生成された正および負の電荷のうち、負の電荷（典型的には電子）を信号電荷として用いる場合には、電子ブロッキング層６４ｅｂおよび正孔輸送層６４ｈｔに代えて正孔ブロッキング層および電子輸送層を用い、電子輸送層６４ｅｔおよび正孔ブロッキング層６４ｈｂに代えて正孔輸送層および電子ブロッキング層を用いればよい。
第１光電変換層６４ａおよび第２光電変換層６４ｂを構成する材料は、有機半導体材料に限定されず、第１光電変換層６４ａおよび／または第２光電変換層６４ｂが、水素化アモルファスシリコン、ＣｄＳｅなどに代表される化合物半導体、ＺｎＯなどの金属酸化物半導体などの無機半導体材料を含んでいてもよい。例えばアモルファスシリコンは、不純物濃度を変更することによって体積抵抗率を調整可能である。第１光電変換層６４ａおよび／または第２光電変換層６４ｂが、有機材料から構成される層と無機材料から構成される層とを含んでいてもよい。
（イオン化ポテンシャルの差を利用した、バイアス電圧の切り替えによる分光感度特性の切り替え）
以下に説明するように、第１光電変換層６４ａおよび第２光電変換層６４ｂの間のインピーダンス差が小さい場合であっても、第１材料および第２材料の間のイオン化ポテンシャルの差がある程度大きければ、画素電極６１および対向電極６２の間に印加する電位差Φを変化させることによって分光感度特性を変化させ得る。
図２８は、光電変換部ＰＣのさらに他の構成例におけるエネルギ図である。図２８中の矩形は、各材料におけるＬＵＭＯおよびＨＯＭＯを模式的に示す。これらの矩形の上側の辺および下側の辺の近くに付された数値は、それぞれ、各材料の電子親和力およびイオン化ポテンシャルを表している。図２８中の太い横線は、対向電極６２および画素電極６１の例示的なフェルミ準位を模式的に表している。
図２８に例示する構成において、光電変換構造６４Ｂは、電子ブロッキング層６４ｅｂ、第１光電変換層６４ａおよび第２光電変換層６４ｂが画素電極６１から対向電極６２に向かって積層された積層構造を有している。この例では、第１材料、第２材料、および、電子ブロッキング層６４ｅｂの材料として、それぞれ、ルブレン、ＳｎＮｃおよび両極性有機半導体であるビス（カルバゾリン）ベンゾジフラン（ＣＺＢＤＦ）が用いられている。図２９は、ＣＺＢＤＦの化学式を示す。図２８において模式的に示すように、ここでは、第１光電変換層６４ａおよび第２光電変換層６４ｂは、アクセプター性有機半導体としてのＣ70を含んでいる。この例における第１光電変換層６４ａは、可視光を受けて光電変換によって電荷対を生成し、第２光電変換層６４ｂは、赤外線を受けて光電変換によって電荷対を生成する。図２８中の白丸「○」および黒丸「●」は、それぞれ、光電変換によって生成された正の電荷および負の電荷を表している。
既に説明したように、正の電荷を画素電極６１によって収集する場合、例えば対向電極６２に所定の電圧が供給されることにより、対向電極６２が画素電極６１よりも高電位とされる。この状態において、第１光電変換層６４ａに可視光が入射されて第１光電変換層６４ａに正および負の電荷が生成されると、正の電荷が画素電極６１に収集される。すなわち、撮像セル１０は、可視光の照射によって生成された信号電荷が電荷蓄積領域に蓄積される、可視光の波長範囲に感度を有する状態である。負の電荷は、ルブレンのＬＵＭＯ準位からＣ70のＬＵＭＯ準位に移り、画素電極６１および対向電極６２の間の電場に従って、対向電極６２に向かって移動する。第１光電変換層６４ａおよび第２光電変換層６４ｂの間でアクセプター性有機半導体として共通してＣ70が用いられているので、Ｃ70のＬＵＭＯ準位に移った負の電荷は、そのまま対向電極６２まで移動し、対向電極６２に収集され得る。
ここで、第２光電変換層６４ｂに赤外線が入射されて第２光電変換層６４ｂに正および負の電荷が生成された状態を想定する。正の電荷に注目すると、正の電荷は、画素電極６１および対向電極６２の間の電場に従って画素電極６１に向かって移動する。しかしながら、図２８に示すように、ルブレンのイオン化ポテンシャルは、ＳｎＮｃのイオン化ポテンシャルよりも大きく、したがって、ＳｎＮｃのＨＯＭＯ準位とルブレンのＨＯＭＯ準位との間には、正の電荷に対するポテンシャル障壁が形成されている。そのため、画素電極６１および対向電極６２の間のバイアスが小さいと、正の電荷がこのポテンシャル障壁を超えられず、画素電極６１に到達しない。これは、撮像セル１０が赤外線の波長範囲に感度を有しない状態であることを意味する。
画素電極６１および対向電極６２の間のバイアスを増大させ、ポテンシャル障壁を超えることが可能なエネルギを正の電荷に与えると、正の電荷がポテンシャル障壁を超えて画素電極６１に到達するようになる。すなわち、より大きな電位差を画素電極６１および対向電極６２の間に印加することにより、第２光電変換層６４ｂにおいて生成された正の電荷を画素電極６１によって収集し得る。換言すれば、画素電極６１および対向電極６２の間に印加する電位差Φの切り替えにより、撮像セル１０に赤外線の波長範囲における感度を与えることができる。このとき、撮像セル１０は、可視光および赤外線の波長範囲に感度を有する状態である。
第２材料におけるイオン化ポテンシャルからの第１材料におけるイオン化ポテンシャルの差φが０．２ｅＶ程度以上に大きければ、電位差Φの切り替えによるこのような分光感度特性の切り替えの効果が得られる。このとき、図２８に例示されるように、第２光電変換層６４ｂが第１光電変換層６４ａおよび対向電極６２の間に位置するような構成においては、画素電極６１よりも対向電極６２が高電位となるようにすればよい。
このように、第１材料におけるイオン化ポテンシャルが第２材料におけるイオン化ポテンシャルと比較してある程度以上に大きければ、第１光電変換層６４ａおよび第２光電変換層６４ｂの間のインピーダンス差が小さい場合であっても、撮像セル１０における分光感度特性を電気的に切り替え得る。第１光電変換層６４ａおよび第２光電変換層６４ｂの間に、分光感度特性を電気的に切り替え可能な程度に十分に大きいインピーダンス差がさらに存在していてももちろん構わない。
有機材料のＨＯＭＯ準位は、例えば光電子分光法、光電子収量分光法などに基づいて求めることができる。また、ＬＵＭＯ準位は、逆光電子分光法に基づき決定するか、あるいは、ＨＯＭＯ準位から吸収スペクトル末端のエネルギを差し引くことによって求めることができる。
上述した光電変換部ＰＣの例と同様の積層構造を有するサンプルを製作し、バイアスを変化させて外部量子効率を測定することにより、製作したサンプルにおける、バイアスの変化に対する分光感度特性の変化を評価した。サンプルは、以下のようにして作製した。
（実施例１−１）
まず、ガラス基板を用意した。次に、表１に示す材料を真空蒸着によってガラス基板上に順次に堆積することにより、下面電極、電子ブロッキング層、下側光電変換層、上側光電変換層および上面電極の積層構造をガラス基板上に形成した。表１には、形成した各層の厚さもあわせて示されている。下側光電変換層の形成においては、ＳｎＮｃおよびＣ70を共蒸着した。同様に、ＤＴＤＣＴＢおよびＣ70を共蒸着することにより、上側光電変換層を形成した。下側光電変換層の形成および上側光電変換層の形成においては、ＳｎＮｃおよびＣ70の間の体積比、ならびに、ＤＴＤＣＴＢおよびＣ70の間の体積比が１：１となるように、蒸着における条件を調整した。これにより、実施例１−１のサンプルを得た。
Figure 2019054499
次に、分光計器株式会社製 分光感度測定装置ＣＥＰ−２５ＲＲを下面電極および上面電極に接続し、下面電極および上面電極の間に印加するバイアスを変えながら、実施例１−１のサンプルにおける外部量子効率を測定した。ここでは、測定対象への光量を一定とした状態で、上面電極の電位を接地としたときの下面電極の電位を−３Ｖ、−５Ｖ、−８Ｖ、−１０Ｖおよび−１１Ｖに変化させて外部量子効率を測定した。これらのバイアス印加は、上述の光電変換部ＰＣにおいて画素電極６１によって正の電荷を収集する構成に対応している。すなわち、この例では、光電変換によって生成される正の電荷は、下面電極に向かって移動し、実施例１−１のサンプルにおける下面電極および上面電極を上述の光電変換部ＰＣにおける画素電極６１および対向電極６２にそれぞれ対応付けることができる。ただし、測定においてガラス基板側から光を入射させる都合上、ここでは、下面電極の材料としてＩＴＯを用い、上面電極の材料としてＡｌを用いている。
図３１は、実施例１−１のサンプルにおける外部量子効率の電圧依存性を示す。図３１に示す各グラフは、外部量子効率のピーク値が１となるように規格化されている。なお、図３１以降の、外部量子効率の電圧依存性に関する各グラフも、外部量子効率のピーク値が１となるように規格化されている。
図３１から、下面電極に印加するバイアス電圧の絶対値が小さい場合、換言すれば、２つの電極の間に印加される電位差が小さい場合、下側光電変換層に含まれるＳｎＮｃの吸収ピーク位置付近における外部量子効率は、比較的低い値を示すことがわかる。すなわち、赤外域における感度が低い。これに対し、上側光電変換層に含まれるＤＴＤＣＴＢが吸収ピークを示す可視域においては、比較的高い外部量子効率が得られている。さらに、図３１から、下面電極に印加するバイアス電圧の絶対値を増大させると、バイアス電圧の絶対値の増大に従って、赤外域における外部量子効率が増大することがわかる。すなわち、バイアスの大きさに依存して、ＳｎＮｃの吸収スペクトルに対応する波長域における感度が上昇することがわかる。
例えば、ＳｎＮｃの吸収ピークに対応する波長（８７０ｎｍ付近）において、下面電極の電位を−３Ｖとしたときの外部量子効率と、下面電極の電位を−１１Ｖとしたときの外部量子効率とを比較すると、後者は、前者と比較しておよそ３３．７倍であった。なお、図３１においては不図示であるが、ＳｎＮｃの吸収ピークに対応する波長（８７０ｎｍ付近）における、下面電極の電位を−１５Ｖとしたときの外部量子効率は、下面電極の電位を−３Ｖとしたときの外部量子効率と比較しておよそ７７．３倍であった。
次に、上側光電変換層のインピーダンスと、下側側光電変換層のインピーダンスとを比較した。インピーダンスの測定には、下面電極および上面電極の間に上側光電変換層のみを有するサンプルと、下面電極および上面電極の間に下側光電変換層のみを有するサンプルとを用いた。上側光電変換層のインピーダンスの測定に使用したサンプルの構成は、下側光電変換層および電子ブロッキング層を形成せず、上側光電変換層の厚さを２００ｎｍとしたことを除いて、実施例１−１のサンプルと同様である。下側光電変換層のインピーダンスの測定に使用したサンプルの構成は、上側光電変換層および電子ブロッキング層を形成せず、下側光電変換層の厚さを２００ｎｍとしたことを除いて、実施例１−１のサンプルと同様である。インピーダンスの測定および解析には、東陽テクニカ社製 ＭｏｄｕＬａｂ ＸＭ ＥＣＳおよびＺｐｌｏｔソフトウェアを用いた。動作モードとしてＦｒｅｑｕｅｎｃｙ ｓｗｅｅｐモードを用い、振幅を１０ｍＶとして周波数を１Ｈｚから１ＭＨｚまで変化させた。なお、ｓｔａｒｔ ｄｅｌａｙを５ｓｅｃとして測定した。上側光電変換層および下側光電変換層に関して、上面電極に対する下面電極へのバイアス電圧：−８Ｖ、周波数：１Ｈｚにおけるインピーダンスの値を比較した。
バイアス電圧が−８Ｖ、周波数が１Ｈｚのときのインピーダンスの値は、ＤＴＤＣＴＢを含む層である上側光電変換層について７．５×１０6Ω、ＳｎＮｃを含む層である下側光電変換層について４．２×１０3Ωであった。つまり、上側光電変換層のインピーダンスは、下側光電変換層のインピーダンスと比較して１８００倍程度大きい。
図３２は、実施例１−１のサンプルに関する、４６０ｎｍ、５４０ｎｍ、６８０ｎｍ、８８０ｎｍの各波長における外部量子効率と、印加される電場との間の関係を示す。図３２に示すグラフの横軸は、上面電極および下面電極の間に印加するバイアス電圧を、上側光電変換層、下側光電変換層および電子ブロッキング層の厚さの合計で割った値を示している。つまり、図３２に示すグラフの横軸は、上面電極と下面電極との間に印加される電場の大きさに対応している。
図３２に示す例では、波長が８８０ｎｍの光に対する外部量子効率は、約４×１０5Ｖ／ｃｍ未満の電場強度では、ほぼゼロであり、ある閾値以上、ここでは約４×１０5Ｖ／ｃｍ以上の電場強度において増加し始めることがわかる。第１および第２の光電変換層を有する積層構造を含む光電変換構造（例えば図２５参照）に十分に大きなバイアスを印加することにより、２つの光電変換層のうち、相対的に小さなインピーダンスを有する層に、十分に大きなバイアスを印加し得る。図３２から、２つの光電変換層のうち、相対的に小さなインピーダンスを有する層（すなわち、ここでは下側光電変換層）への十分な大きさのバイアスの印加により、その層の外部量子効率が比較的大きな値を示すようになることがわかる。図３２から、４６０ｎｍ、５４０ｎｍ、６８０ｎｍ、８８０ｎｍの各波長における外部量子効率は、上面電極および下面電極の間の電場の大きさが概ね９×１０5Ｖ／ｃｍ以上において飽和する傾向を示すこともわかる。
（参考例１）
下側光電変換層および上側光電変換層の間に、ＳｎＮｃおよびＤＴＤＣＴＢを含む混合層を配置したこと以外は実施例１−１のサンプルとほぼ同様にして、参考例１のサンプルを作製した。下記の表２は、参考例１のサンプルにおける各層の材料および厚さを示す。混合層は、ＳｎＮｃ、ＤＴＤＣＴＢおよびＣ70の３つの材料を共蒸着することによって形成した。混合層の形成においては、ＳｎＮｃ、ＤＴＤＣＴＢおよびＣ70の間の体積比が１：１：８となるように、蒸着における条件を調整した。また、下側光電変換層の形成および上側光電変換層の形成においては、ＳｎＮｃおよびＣ70の間の体積比、ならびに、ＤＴＤＣＴＢおよびＣ70の間の体積比が１：４となるように、蒸着における条件を調整した。
Figure 2019054499
参考例１のサンプルについて、実施例１−１のサンプルと同様にして、外部量子効率の電圧依存性を測定した。図３３は、参考例１のサンプルにおける外部量子効率の電圧依存性を示す。
図３３に示すように、参考例１のサンプルでは、実施例１−１のサンプルと同様に、下面電極に印加するバイアス電圧の絶対値の増大によって、下側光電変換層に含まれるＳｎＮｃの吸収ピーク位置付近（８７０ｎｍ付近）における外部量子効率が増大している。図３３から、第１および第２の光電変換層を有する積層構造中のこれらの光電変換層の間に、第１材料および第２材料の両方を含む混合層が配置された構成であっても、バイアス電圧の切り替えによる感度変調の効果を得ることが可能であることがわかる。
（実施例１−２）
下側光電変換層を形成するための材料としてＣｌＡｌＰｃおよびＣ70を用いたこと以外は実施例１−１のサンプルと同様にして、実施例１−２のサンプルを作製した。下側光電変換層の形成においては、ＣｌＡｌＰｃおよびＣ70の間の体積比が１：９となるように、蒸着における条件を調整した。下記の表３は、実施例１−２のサンプルにおける各層の材料および厚さを示す。
Figure 2019054499
（比較例１）
ＣｌＡｌＰｃおよびＣ70の間の体積比、ならびに、ＤＴＤＣＴＢおよびＣ70の間の体積比が１：４となるように、蒸着における条件を調整したこと以外は実施例１−２のサンプルと同様にして、比較例１のサンプルを作製した。下記の表４は、比較例１のサンプルにおける各層の材料および厚さを示す。
Figure 2019054499
実施例１−２および比較例１のサンプルについて、実施例１−１のサンプルと同様にして、外部量子効率の電圧依存性を測定した。図３４および図３５は、実施例１−２および比較例１のサンプルにおける外部量子効率の電圧依存性をそれぞれ示す。
図３４に示すように、実施例１−２のサンプルでは、２つの電極の間に印加される電場強度の増大に伴い、赤外域における外部量子効率が増大している。つまり、実施例１−２のサンプルでは、下面電極に印加するバイアス電圧の絶対値の増大によって、下側光電変換層に含まれるＣｌＡｌＰｃの吸収ピーク位置付近（７５０ｎｍ付近）における外部量子効率が増大している。換言すれば、赤外域における、バイアス電圧の切り替えによる感度の変調が生じている。例えば、ＣｌＡｌＰｃの吸収ピークに対応する波長において、下面電極の電位を−１Ｖとしたときの外部量子効率と、下面電極の電位を−５Ｖとしたときの外部量子効率とを比較すると、後者は、前者のおよそ６．５５倍であった。これに対し、図３５に示すように、比較例１のサンプルでは、下面電極に印加するバイアス電圧を変化させても、外部量子効率のグラフに大きな変化は見られず、赤外域における、バイアス電圧の切り替えによる感度の変調は生じていないことがわかる。
次に、実施例１−１と同様にして、実施例１−２のサンプルおよび比較例１のサンプルのそれぞれについて、下面電極および上面電極の間に上側光電変換層のみを有するサンプルと、下面電極および上面電極の間に下側光電変換層のみを有するサンプルとを作製し、上側光電変換層のインピーダンスおよび下側側光電変換層のインピーダンスを測定した。測定対象のサンプルにおける上側光電変換層および下側光電変換層の厚さは、ともに２００ｎｍであった。下記の表５は、インピーダンスの測定結果を示す。なお、以降に示すインピーダンスの値は、いずれも、上面電極に対する下面電極へのバイアス電圧が−８Ｖ、周波数が１Ｈｚのときの値である。
Figure 2019054499
表５からわかるように、比較例１のサンプルでは、上側光電変換層のインピーダンスが下側光電変換層のインピーダンスの３倍程度の大きさであることに対して、実施例１−２のサンプルでは、上側光電変換層のインピーダンスが下側光電変換層のインピーダンスと比較して１９０倍程度大きい。比較例１のサンプルにおいてバイアス電圧の切り替えによる感度の変調が見られなかったことに対して実施例１−２のサンプルにおいてバイアス電圧の切り替えによる感度の変調が見られたのは、上側光電変換層および下側光電変換層の間のインピーダンス差が拡大したからであると考えられる。
なお、実施例１−１および実施例１−２のサンプルにおける上側光電変換層の形成に用いたＤＴＤＣＴＢのイオン化ポテンシャルは、５．６ｅＶ程度である。実施例１−１のサンプルにおける下側光電変換層の形成に用いたＳｎＮｃ、および、実施例１−２のサンプルにおける下側光電変換層の形成に用いたＣｌＡｌＰｃのイオン化ポテンシャルは、それぞれ、５．０ｅＶおよび５．５ｅＶである。したがって、実施例１−１および実施例１−２のサンプルでは、下側光電変換層および上側光電変換層の間には正孔に対するポテンシャル障壁は形成されていない。このことから、積層構造中の２つの光電変換層の間におけるインピーダンス差がある程度以上に大きければ、正孔に対するポテンシャル障壁が存在しなくても、バイアス電圧の切り替えによる感度の変調が得られると考えられる。
（実施例２−１）
上側光電変換層を形成するための材料としてＳｎＮｃおよびＣ70を用い、下側光電変換層を形成するための材料としてルブレンおよびＣ70を用いたこと以外は基本的に実施例１−１と同様にして、実施例２−１のサンプルを作製した。ＳｎＮｃおよびＣ70の間の体積比、および、ルブレンおよびＣ70の間の体積比は、１：４となるように調整した。下記の表６は、実施例２−１のサンプルにおける各層の材料および厚さを示す。表６に示すように、上側光電変換層および下側光電変換層の厚さは、ともに２００ｎｍであった。
Figure 2019054499
（比較例２−１）
上側光電変換層を形成するための材料としてルブレンおよびＣ70を用い、下側光電変換層を形成するための材料としてＳｎＮｃおよびＣ70を用いたこと以外は実施例２−１と同様にして、比較例２−１のサンプルを作製した。すなわち、比較例２−１のサンプルは、実施例２−１のサンプルにおける上側光電変換層と下側光電変換層とを互いに入れ替えた構成を有する。下記の表７は、比較例２−１のサンプルにおける各層の材料および厚さを示す。
Figure 2019054499
実施例２−１および比較例２−１のサンプルについて、実施例１−１のサンプルと同様にして、外部量子効率の電圧依存性を測定した。図３６および図３７は、実施例２−１および比較例２−１のサンプルにおける外部量子効率の電圧依存性をそれぞれ示す。
図３６において破線の丸印Ｓで示すように、実施例２−１のサンプルでは、２つの電極の間に印加される電場強度の増大に伴い、赤外域における外部量子効率が増大している。この例では、下面電極に印加するバイアス電圧が−５Ｖよりも小さくなるあたりで赤外域において十分な感度が生じている。つまり、実施例２−１のサンプルでは、下面電極に印加するバイアス電圧の絶対値の増大によって、下側光電変換層に含まれるＳｎＮｃの吸収ピーク位置付近における外部量子効率が増大している。例えば、ＳｎＮｃの吸収ピークに対応する波長（８７０ｎｍ付近）において、下面電極の電位を−３Ｖとしたときの外部量子効率と、下面電極の電位を−１０Ｖとしたときの外部量子効率とを比較すると、後者は、前者の４．２７倍であった。
これに対し、図３７に示すように、比較例２−１のサンプルでは、２つの電極の間に印加される電場強度の増大に伴って、赤外域における外部量子効率と、可視域における外部量子効率との両方が増大している。つまり、比較例２−１のサンプルでは、バイアス電圧の切り替えによる、赤外域の特異的な感度の変調は生じていない。
次に、実施例１−１と同様にして、実施例２−１のサンプルおよび比較例２−１のサンプルのそれぞれについて、下面電極および上面電極の間に上側光電変換層のみを有するサンプルと、下面電極および上面電極の間に下側光電変換層のみを有するサンプルとを作製し、上側光電変換層のインピーダンスおよび下側側光電変換層のインピーダンスを測定した。測定対象のサンプルにおける上側光電変換層および下側光電変換層の厚さは、ともに２００ｎｍであった。下記の表８は、インピーダンスの測定結果を示す。
Figure 2019054499
表８からわかるように、比較例２−１のサンプルにおける上側光電変換層のインピーダンスは、下側光電変換層のインピーダンスよりも小さい。他方、実施例２−１のサンプルでは、上側光電変換層のインピーダンスが下側光電変換層のインピーダンスよりも大きい。ただし、下側光電変換層に対する上側光電変換層のインピーダンスの比は、１．１倍程度であり、下側光電変換層および上側光電変換層の間においてインピーダンスに大きな差は見られない。
ここで、ルブレンおよびＳｎＮｃのイオン化ポテンシャルに注目すると、ルブレンのイオン化ポテンシャルは、５．３５ｅＶであり、ＳｎＮｃのイオン化ポテンシャルは、５．０ｅＶである。したがって、実施例２−１のサンプルでは、下面電極に向かって移動する正の電荷からすると、ルブレンのＨＯＭＯ準位とＳｎＮｃのＨＯＭＯ準位との間に０．３５ｅＶのポテンシャル障壁が存在する（図２８参照）。一方、比較例２−１のサンプルでは、下面電極に向かって移動する正の電荷からすると、ルブレンのＨＯＭＯ準位とＳｎＮｃのＨＯＭＯ準位との間に障壁が存在しない。比較例２−１のサンプルにおいて赤外域の特異的な感度の変調が見られず、実施例２−１のサンプルにおいて赤外域の特異的な感度の変調が見られた原因は、２つの光電変換層の間において、正孔に対するポテンシャル障壁が形成されていたからであると推測される。
（実施例２−２）
下記の表９に示す材料を真空蒸着によってガラス基板上に順次に堆積することにより、実施例２−２のサンプルを作製した。下側光電変換層の形成においては、ＣｌＡｌＰｃおよびＣ60を共蒸着し、上側光電変換層の形成においては、α−６ＴおよびＣ70を共蒸着した。下側光電変換層の形成においては、ＣｌＡｌＰｃおよびＣ60の間の体積比が１：４となるように、蒸着における条件を調整し、上側光電変換層の形成においては、α−６ＴおよびＣ70の間の体積比が１：１となるように、蒸着における条件を調整した。
Figure 2019054499
図３８は、実施例２−２のサンプルに関するエネルギ図を示す。図３８に示すように、ＣｌＡｌＰｃおよびα−６Ｔのイオン化ポテンシャルは、それぞれ、５．５ｅＶおよび５．３ｅＶであり、実施例２−２のサンプルでは、ＣｌＡｌＰｃのＨＯＭＯ準位とα−６ＴのＨＯＭＯ準位との間に０．２ｅＶのポテンシャル障壁が形成されている。
実施例２−２のサンプルについて、実施例１−１のサンプルと同様にして、外部量子効率の電圧依存性を測定した。図３９は、実施例２−２のサンプルにおける外部量子効率の電圧依存性を示す。図３９に示すように、実施例２−２のサンプルでは、下面電極に印加するバイアス電圧の絶対値の増大によって、α−６Ｔの吸収ピーク位置付近（４４０ｎｍ付近）における外部量子効率が増大している。換言すれば、可視域における外部量子効率が増大している。つまり、この例では、可視域における、バイアス電圧の切り替えによる感度の変調の効果が得られている。
（比較例２−２）
上側光電変換層を形成するための材料および下側光電変換層を形成するための材料を互いに入れ替えたこと以外は、実施例２−２と同様にして、比較例２−２のサンプルを作製した。下記の表１０は、比較例２−２のサンプルにおける各層の材料および厚さを示す。
Figure 2019054499
図４０は、比較例２−２のサンプルに関するエネルギ図を示す。図４０からわかるように、この例では、ＣｌＡｌＰｃのＨＯＭＯ準位およびα−６ＴのＨＯＭＯ準位の間において、正の電荷に対するポテンシャル障壁は形成されていない。
比較例２−２のサンプルについても、実施例１−１のサンプルと同様にして、外部量子効率の電圧依存性を測定した。図４１は、比較例２−２のサンプルにおける外部量子効率の電圧依存性を示す。図４１に示すように、比較例２−２のサンプルでは、下面電極に印加するバイアス電圧を変化させても、外部量子効率のグラフに大きな変化は見られず、バイアス電圧の切り替えによる感度の変調は生じていない。
図３６〜図４１から、上側光電変換層を構成する材料のＨＯＭＯ準位と、下側光電変換層を構成する材料のＨＯＭＯ準位の間に正の電荷に対するポテンシャル障壁を形成することにより、バイアス電圧の切り替えによる感度変調を実現し得ることがわかる。実施例２−２と比較例２−２との比較から、積層構造中の２つの光電変換層の材料を適切に選択することにより、可視域においても、外部量子効率の特異的な増大を実現し得ることがわかる。
実施例２−２と比較例２−２との比較から、光電変換構造中の積層構造に含まれる２つの光電変換層のうち、相対的に低電位とされる電極（この例では下面電極）に近い方の光電変換層の材料として、他方の光電変換層の材料よりも０．２ｅＶ程度以上大きなイオン化ポテンシャルを有する材料を用いれば、赤外域に限らず、特定の波長域における外部量子効率の特異的な増大の効果を実現し得ることがわかる。例えば、Ｓｉ（ＯＳｉＲ3）2Ｎｃのイオン化ポテンシャルおよびＣｕＰｃのイオン化ポテンシャルは、それぞれ、５．４ｅＶおよび５．２ｅＶであり、したがって、第１材料および第２材料としてＳｉ（ＯＳｉＲ3）2ＮｃおよびＣｕＰｃをそれぞれ用いれば、可視域における特異的な感度の変調が生じると期待される。実施例２−２のルブレンに代えてＣｕＰｃを用いてもよい。
（光電変換層における光電流特性の典型例）
さらに、以下に説明するような光電流特性を示す光電変換構造を光電変換部ＰＣに用い、かつ、画素電極６１と対向電極６２との間の電位差Φをある程度にまで小さくすることによって、電荷蓄積領域に既に蓄積された信号電荷の光電変換構造６４を介した対向電極６２への移動、および、電位差を小さくした後における電荷蓄積領域への信号電荷のさらなる蓄積を抑制可能である。つまり、光電変換構造に印加するバイアス電圧の大きさの制御により、シャッタの機能を電気的に実現し得る。したがって、例えば、複数の撮像セルのそれぞれに転送トランジスタなどの素子を別途設けることなく、グローバルシャッタ機能を実現し得る。
図４２は、本開示の実施形態による光電変換構造が有する典型的な光電流特性を示す。図４２中、太い実線のグラフは、光が照射された状態における、光電変換構造の例示的なＩ−Ｖ特性を示している。なお、図４２には、光が照射されていない状態におけるＩ−Ｖ特性の一例も、太い破線によってあわせて示されている。
図４２は、一定の照度のもとで、光電変換構造（光電変換構造６４、６４Ａまたは６４Ｂ）の２つの主面の間に印加するバイアス電圧を変化させたときの主面間の電流密度の変化を示している。本明細書において、バイアス電圧における順方向および逆方向は、以下のように定義される。光電変換構造が、層状のｐ型半導体および層状のｎ型半導体の接合構造を有する場合には、ｎ型半導体の層よりもｐ型半導体の層の電位が高くなるようなバイアス電圧を順方向のバイアス電圧と定義する。他方、ｎ型半導体の層よりもｐ型半導体の層の電位が低くなるようなバイアス電圧を逆方向のバイアス電圧と定義する。有機半導体材料を用いた場合も、無機半導体材料を用いた場合と同様に、順方向および逆方向を定義することができる。光電変換構造がバルクヘテロ接合構造を有する場合、上述の特許第５５５３７２７号公報の図１に模式的に示されるように、電極に対向する、バルクヘテロ接合構造の２つの主面のうちの一方の表面には、ｎ型半導体よりもｐ型半導体が多く現れ、他方の表面には、ｐ型半導体よりもｎ型半導体が多く現れる。したがって、ｎ型半導体よりもｐ型半導体が多く現れた主面側の電位が、ｐ型半導体よりもｎ型半導体が多く現れた主面側の電位よりも高くなるようなバイアス電圧を順方向のバイアス電圧と定義することができる。
図４２に示すように、例えば光電変換構造６４の光電流特性は、概略的には、第１〜第３の３つの電圧範囲によって特徴づけられる。第１電圧範囲は、逆バイアスの電圧範囲であって、逆方向バイアス電圧の増大に従って出力電流密度の絶対値が増大する電圧範囲である。第１電圧範囲は、光電変換構造の主面間に印加されるバイアス電圧の増大に従って光電流が増大する電圧範囲といってもよい。第２電圧範囲は、順バイアスの電圧範囲であって、順方向バイアス電圧の増大に従って出力電流密度が増大する電圧範囲である。つまり、第２電圧範囲は、光電変換構造の主面間に印加されるバイアス電圧の増大に従って順方向電流が増大する電圧範囲である。第３電圧範囲は、第１電圧範囲と第２電圧範囲の間の電圧範囲である。
第１〜第３の電圧範囲は、リニアな縦軸および横軸を用いたときにおける光電流特性のグラフの傾きによって区別され得る。参考のため、図４２では、第１電圧範囲および第２電圧範囲のそれぞれにおけるグラフの平均的な傾きを、それぞれ、破線Ｌ１および破線Ｌ２によって示している。図４２に例示されるように、第１電圧範囲、第２電圧範囲および第３電圧範囲における、バイアス電圧の増加に対する出力電流密度の変化率は、互いに異なっている。第３電圧範囲は、バイアス電圧に対する出力電流密度の変化率が、第１電圧範囲における変化率および第２電圧範囲における変化率よりも小さい電圧範囲として定義される。あるいは、Ｉ−Ｖ特性を示すグラフにおける立ち上がりまたは立ち下がりの位置に基づいて、第３電圧範囲が決定されてもよい。第３電圧範囲は、典型的には、−１Ｖよりも大きく、かつ、＋１Ｖよりも小さな電圧範囲である。第３電圧範囲では、バイアス電圧を変化させても、光電変換構造の主面間の電流密度は、ほとんど変化しない。図４２に例示されるように、第３電圧範囲では、電流密度の絶対値は、典型的には１００μＡ／ｃｍ2以下である。
例えば電圧供給回路４１から第１信号線３１に印加する電圧を切り替えることによって、画素電極６１の電位を調整することにより、信号蓄積期間の開始時における、画素電極６１および対向電極６２の間の電位差、換言すれば、光電変換構造の主面間に印加されるバイアス電圧を上述の第３電圧範囲内とし得る。光電変換構造の主面間に印加されるバイアス電圧を上述の第３電圧範囲内とすることにより、光電変換構造と電極との間で実質的に電荷のやりとりがなされない状態を実現し得る。すなわち、電気的なシャッタを実現することができる。
本開示の撮像装置は、例えばイメージセンサに適用可能である。本開示の撮像装置は、デジタルカメラ、医療用カメラ、ロボット用カメラなどに用いることができる。光電変換構造の材料と、第１信号線に印加する電圧とを適切に選択することにより、赤外線を利用した画像の取得も可能である。本開示の実施形態は、セキュリティカメラ、車両に搭載されて使用されるカメラなどにも有用である。
１０、１０Ａ〜１０Ｅ 撮像セル
１０Ｅｘ、１０Ｈｘ、１０Ｅｙ、１０Ｆｙ、１０Ｇｙ、１０Ｈｙ 撮像セル
１０Ｅｐ、１０Ｆｐ、１０Ｇｐ セル対
２１ 信号検出トランジスタ
２２、２２ｘ、２２ｙ リセットトランジスタ
２３ アドレストランジスタ
２５、２５ｘ、２５ｙ、２６ｘ、２６ｙ 容量素子
２７ フィードバックトランジスタ
３１、３１ａ 第１信号線
３１ｂ 第２信号線
３２、３２ａ、３２ｂ 蓄積制御線
３３ フィードバック線
３４ 垂直信号線
３６ 電源線
３７ｒ リセット電圧線
４１ （第１の）電圧供給回路
４２ （第２の）電圧供給回路
４３、４３Ａ、４３Ｂ 選択回路
４９ 反転増幅器
５０ 半導体基板
５２ 層間絶縁層
５４ 接続部
６１ 画素電極
６２、６２ｘ、６２ｙ 対向電極
６４、６４Ａ、６４Ｂ 光電変換構造
６４ａ 第１光電変換層
６４ｂ 第２光電変換層
１００、１００Ａ〜１００Ｄ、１００Ｈ 撮像装置
１１０ 処理回路
２００ 撮像モジュール
ＣＣ１、ＣＣ２ 容量回路
ＣＤ、ＣＤ１、ＣＤ３、ＣＤｘ、ＣＤｙ 電荷検出部
Ｃｄ 列信号線
ＦＣ、ＦＣｙ フィードバック回路
ＦＤ、ＦＤｘ、ＦＤｙ 電荷蓄積ノード
ＰＡ 画素アレイ
ＰＣ、ＰＣｘ、ＰＣｙ 光電変換部
ＲＤ 読み出し回路
ＲＳ１〜ＲＳ３、ＲＳｘ１、ＲＳｙ１ リセット回路
Ｒｄ 行信号線
ＳＬ 行選択回路
６４ｅｂ 電子ブロッキング層
６４ｈｂ 正孔ブロッキング層
６４ｍ 混合層

Claims (11)

  1. 第１電極と、第２電極と、前記第１電極および前記第２電極間の光電変換層とを含み、光電変換により信号電荷を生成する光電変換部と、
    前記第１電極に接続され、前記信号電荷を検出する電荷検出回路と、
    を含む撮像セルと、
    前記第１電極に電気的に結合される信号線と、
    第１電圧と、前記第１電圧とは異なる第２電圧とを、選択的に前記信号線に供給する電圧供給回路と、
    を備える、撮像装置。
  2. 前記電荷検出回路は、ソースおよびドレインの一方が前記第１電極に接続され、前記ソースおよび前記ドレインの他方が前記信号線に接続される第１トランジスタを含む、請求項１に記載の撮像装置。
  3. 第１制御線と、第２制御線とに接続される選択回路をさらに備え、
    前記選択回路は、前記第１制御線の電圧と、第２制御線の電圧とに基づいて、前記第１トランジスタのオンとオフとを切り替える、請求項２に記載の撮像装置。
  4. 反転入力端子、非反転入力端子、および出力端子を有する反転増幅器をさらに備え、
    前記電荷検出回路は、
    ソースおよびドレインの一方が前記第１電極に接続され、前記ソースおよび前記ドレインの他方が前記出力端子に電気的に接続される第１トランジスタと、
    ゲートが前記第１電極に接続され、ソースおよびドレインの一方が前記反転入力端子に電気的に接続される第２トランジスタと、
    を含み、
    前記信号線は、前記非反転入力端子に接続される、請求項１に記載の撮像装置。
  5. 前記電荷検出回路は、一方の端子が前記第１電極に接続され、他方の端子が前記信号線に接続される第１容量素子を含む、請求項１から４のいずれか１項に記載の撮像装置。
  6. 前記電圧供給回路は、
    第１フレーム期間内のリセット期間において、前記信号線に前記第１電圧を供給し、
    前記第１フレーム期間内の電荷蓄積期間において、前記信号線に前記第２電圧を供給する、請求項１から５のいずれか１項に記載の撮像装置。
  7. 前記電圧供給回路は、
    第１フレーム期間内のリセット期間において、前記信号線に前記第１電圧を供給し、
    前記第１フレーム期間と異なる第２フレーム期間内のリセット期間において、前記信号線に前記第２電圧を供給する、請求項１から６のいずれか１項に記載の撮像装置。
  8. 前記電圧供給回路は、
    第１フレーム期間内の電荷蓄積期間において、前記信号線に前記第１電圧を供給し、
    前記第１フレーム期間と異なる第２フレーム期間内の電荷蓄積期間において、前記信号線に前記第２電圧を供給する、請求項１から５のいずれか１項に記載の撮像装置。
  9. 前記光電変換層は、互いに積層された第１層および第２層を含み、
    前記第１層のインピーダンスは、前記第２層のインピーダンスよりも大きい、請求項１から８のいずれか１項に記載の撮像装置。
  10. 前記光電変換層は、互いに積層された第１層および第２層を含み、
    前記第１層は、第１材料を含み、
    前記第２層は、第２材料を含み、
    前記第１材料のイオン化ポテンシャルは、前記第２材料のイオン化ポテンシャルよりも０．２ｅＶ以上大きい、請求項１から９のいずれか１項に記載の撮像装置。
  11. 前記第１層は、第１材料を含み、
    前記第２層は、第２材料を含み、
    前記第１材料および前記第２材料は、電子供与性の分子である、請求項１０に記載の撮像装置。
JP2017197842A 2017-02-03 2017-10-11 撮像装置 Active JP6920652B2 (ja)

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
JP2017019091 2017-02-03
JP2017019090 2017-02-03
JP2017019090 2017-02-03
JP2017019091 2017-02-03
JP2017182534 2017-09-22
JP2017182534 2017-09-22

Publications (2)

Publication Number Publication Date
JP2019054499A true JP2019054499A (ja) 2019-04-04
JP6920652B2 JP6920652B2 (ja) 2021-08-18

Family

ID=61132185

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2017197842A Active JP6920652B2 (ja) 2017-02-03 2017-10-11 撮像装置

Country Status (4)

Country Link
US (4) US10523888B2 (ja)
EP (2) EP3358624B1 (ja)
JP (1) JP6920652B2 (ja)
CN (2) CN108391068B (ja)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021057422A (ja) * 2019-09-27 2021-04-08 三菱ケミカル株式会社 Ｃｍｏｓイメージセンサ
WO2021246320A1 (ja) * 2020-06-05 2021-12-09 ソニーセミコンダクタソリューションズ株式会社 光電変換素子および撮像装置
US11451726B2 (en) 2019-09-26 2022-09-20 Panasonic Intellectual Property Management Co., Ltd. Imaging device and drive method therefor
WO2023286817A1 (ja) * 2021-07-15 2023-01-19 日鉄ケミカル＆マテリアル株式会社 撮像用の光電変換素子用材料
WO2023079795A1 (ja) * 2021-11-08 2023-05-11 パナソニックＩｐマネジメント株式会社 撮像装置
US11895854B2 (en) 2020-01-23 2024-02-06 Panasonic Intellectual Property Management Co., Ltd. Imaging device
JP7451188B2 (ja) 2020-01-24 2024-03-18 三星電子株式会社 イメージセンサ

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6646824B2 (ja) 2016-01-22 2020-02-14 パナソニックＩｐマネジメント株式会社 撮像装置
JP2018046039A (ja) 2016-09-12 2018-03-22 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子および固体撮像装置
JP2018082295A (ja) * 2016-11-16 2018-05-24 キヤノン株式会社 撮像装置及び撮像システム
JP2018093297A (ja) * 2016-11-30 2018-06-14 キヤノン株式会社 光電変換装置、撮像システム
CN108389870A (zh) * 2017-02-03 2018-08-10 松下知识产权经营株式会社 摄像装置
JP6920652B2 (ja) * 2017-02-03 2021-08-18 パナソニックＩｐマネジメント株式会社 撮像装置
US12009379B2 (en) * 2017-05-01 2024-06-11 Visera Technologies Company Limited Image sensor
US11107860B2 (en) 2018-02-06 2021-08-31 Samsung Electronics Co., Ltd. Organic image sensors without color filters
JP7272969B2 (ja) * 2018-02-07 2023-05-12 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子および撮像装置
US10893222B2 (en) * 2018-03-29 2021-01-12 Panasonic Intellectual Property Management Co., Ltd. Imaging device and camera system, and driving method of imaging device
KR102551483B1 (ko) * 2018-08-14 2023-07-04 삼성전자주식회사 이미지 센서 및 그 제조 방법
JP2021192395A (ja) * 2018-08-29 2021-12-16 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子
JP7262011B2 (ja) * 2018-11-19 2023-04-21 パナソニックＩｐマネジメント株式会社 撮像装置及び撮像システム
CN109524089B (zh) * 2018-11-28 2022-04-01 上海钛米机器人股份有限公司 一种医护检测方法、装置、医护机器人以及存储介质
WO2020144910A1 (ja) * 2019-01-08 2020-07-16 パナソニックＩｐマネジメント株式会社 撮像装置
WO2020170703A1 (ja) * 2019-02-20 2020-08-27 パナソニックＩｐマネジメント株式会社 撮像装置およびその駆動方法
KR20220093138A (ko) * 2019-11-07 2022-07-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 촬상 장치, 그 동작 방법, 및 전자 기기
JPWO2021220820A1 (ja) * 2020-04-27 2021-11-04

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011058684A1 (ja) * 2009-11-12 2011-05-19 パナソニック株式会社 固体撮像装置
JP2015099338A (ja) * 2013-11-20 2015-05-28 株式会社ニコン 撮像装置
JP2016086407A (ja) * 2014-10-23 2016-05-19 パナソニックＩｐマネジメント株式会社 撮像装置および画像取得装置

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02146876A (ja) * 1988-11-29 1990-06-06 Toshiba Corp 光センサの駆動方法
KR100787938B1 (ko) 2005-07-15 2007-12-24 삼성전자주식회사 공유 능동 화소 센서 구조의 씨모스 이미지 센서 및 그구동 방법
JP2008227092A (ja) 2007-03-12 2008-09-25 Fujifilm Corp 光電変換素子、撮像素子、撮像装置
JP2010232410A (ja) 2009-03-27 2010-10-14 Toyo Ink Mfg Co Ltd 有機光電変換素子
US20120204960A1 (en) 2009-10-30 2012-08-16 Takehito Kato Organic photovoltaic cell and method for manufacturing the same
JP5533046B2 (ja) 2010-03-05 2014-06-25 ソニー株式会社 固体撮像装置、固体撮像装置の製造方法、固体撮像装置の駆動方法、及び電子機器
JP5891451B2 (ja) * 2010-12-22 2016-03-23 パナソニックＩｐマネジメント株式会社 撮像装置
CN103404124A (zh) * 2011-03-01 2013-11-20 松下电器产业株式会社 固体摄像装置
WO2012169127A1 (ja) * 2011-06-07 2012-12-13 パナソニック株式会社 固体撮像装置
JP2013005297A (ja) * 2011-06-17 2013-01-07 Sony Corp 撮像素子および駆動方法、並びに電子機器
CN103703759B (zh) 2011-08-08 2017-03-29 松下知识产权经营株式会社 固体摄像装置及固体摄像装置的驱动方法
KR101332082B1 (ko) 2012-06-18 2013-11-22 삼성전기주식회사 카메라 모듈의 제조장치
JP6183718B2 (ja) 2012-06-25 2017-08-23 パナソニックＩｐマネジメント株式会社 固体撮像装置
CN104508838B (zh) 2012-08-09 2018-07-10 索尼公司 光电转换元件、成像装置及光学传感器
JP2016021488A (ja) 2014-07-14 2016-02-04 パナソニックＩｐマネジメント株式会社 固体撮像素子
JP6213743B2 (ja) 2014-10-08 2017-10-18 パナソニックＩｐマネジメント株式会社 撮像装置およびその駆動方法
US10141354B2 (en) * 2014-10-23 2018-11-27 Panasonic Intellectual Property Management Co., Ltd. Imaging device and image acquisition device
CN105742303B (zh) * 2014-12-26 2020-08-25 松下知识产权经营株式会社 摄像装置
US10212372B2 (en) * 2014-12-26 2019-02-19 Panasonic Intellectual Property Management Co., Ltd. Imaging device including signal line and unit pixel cell including charge storage region
JP6390856B2 (ja) 2014-12-26 2018-09-19 パナソニックＩｐマネジメント株式会社 撮像装置
JP6562250B2 (ja) * 2015-06-08 2019-08-21 パナソニックＩｐマネジメント株式会社 撮像装置および撮像モジュール
JP6551882B2 (ja) * 2015-06-08 2019-07-31 パナソニックＩｐマネジメント株式会社 撮像装置および信号処理回路
CN107004691B (zh) * 2015-11-12 2022-02-11 松下知识产权经营株式会社 光检测装置
CN107851652A (zh) * 2015-11-12 2018-03-27 松下知识产权经营株式会社 光传感器
JP2017175108A (ja) * 2016-03-17 2017-09-28 パナソニックＩｐマネジメント株式会社 光センサおよび撮像装置
JP6910009B2 (ja) * 2017-02-03 2021-07-28 パナソニックＩｐマネジメント株式会社 撮像装置およびカメラシステム
JP6920652B2 (ja) * 2017-02-03 2021-08-18 パナソニックＩｐマネジメント株式会社 撮像装置
CN108807585A (zh) * 2017-04-26 2018-11-13 松下知识产权经营株式会社 光检测装置
CN108878462B (zh) * 2017-05-12 2023-08-15 松下知识产权经营株式会社 摄像装置及照相机系统

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011058684A1 (ja) * 2009-11-12 2011-05-19 パナソニック株式会社 固体撮像装置
JP2015099338A (ja) * 2013-11-20 2015-05-28 株式会社ニコン 撮像装置
JP2016086407A (ja) * 2014-10-23 2016-05-19 パナソニックＩｐマネジメント株式会社 撮像装置および画像取得装置

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11451726B2 (en) 2019-09-26 2022-09-20 Panasonic Intellectual Property Management Co., Ltd. Imaging device and drive method therefor
JP2021057422A (ja) * 2019-09-27 2021-04-08 三菱ケミカル株式会社 Ｃｍｏｓイメージセンサ
US11895854B2 (en) 2020-01-23 2024-02-06 Panasonic Intellectual Property Management Co., Ltd. Imaging device
JP7451188B2 (ja) 2020-01-24 2024-03-18 三星電子株式会社 イメージセンサ
WO2021246320A1 (ja) * 2020-06-05 2021-12-09 ソニーセミコンダクタソリューションズ株式会社 光電変換素子および撮像装置
WO2023286817A1 (ja) * 2021-07-15 2023-01-19 日鉄ケミカル＆マテリアル株式会社 撮像用の光電変換素子用材料
WO2023079795A1 (ja) * 2021-11-08 2023-05-11 パナソニックＩｐマネジメント株式会社 撮像装置

Also Published As

Publication number Publication date
EP3358624B1 (en) 2021-05-12
CN108391068A (zh) 2018-08-10
EP3358625A1 (en) 2018-08-08
US10523888B2 (en) 2019-12-31
CN108391032A (zh) 2018-08-10
JP6920652B2 (ja) 2021-08-18
US20200120301A1 (en) 2020-04-16
US10841526B2 (en) 2020-11-17
US20180227526A1 (en) 2018-08-09
EP3358625B1 (en) 2020-12-09
US10506191B2 (en) 2019-12-10
CN108391068B (zh) 2022-02-22
CN108391032B (zh) 2020-11-03
US20200084404A1 (en) 2020-03-12
EP3358624A1 (en) 2018-08-08
US11044433B2 (en) 2021-06-22
US20180227525A1 (en) 2018-08-09

Similar Documents

Publication Publication Date Title
JP6920652B2 (ja) 撮像装置
JP7445865B2 (ja) 撮像装置
JP7178612B2 (ja) 撮像装置
JP7178595B2 (ja) 撮像装置
WO2018025545A1 (ja) 撮像装置
JP7190715B2 (ja) 撮像装置
WO2020189169A1 (ja) 撮像装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20200512

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20210222

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20210309

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20210427

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20210601

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20210611

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20210629

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20210709

R151 Written notification of patent or utility model registration

Ref document number: 6920652

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151