JP6977756B2

JP6977756B2 - 撮像素子および撮像装置

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Publication number: JP6977756B2
Application number: JP2019224596A
Authority: JP
Inventors: 寛信村田
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Priority date: 2012-06-08
Filing date: 2019-12-12
Publication date: 2021-12-08
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Also published as: WO2013183291A1; IN2014DN11141A; US20150163441A1; CN109089061B; US9832408B2; JPWO2013183291A1; EP2860965A4; US11418747B2; JP6265120B2; CN109040626B; JP2018082464A; EP3496394A1; CN104380714B; JP2020061756A; CN109040626A; CN104380714A; CN109068074B; EP2860965A1; US10652495B2; CN109068074A

Description

本発明は、撮像素子および撮像装置に関する。

従来、列並列型Ａ／Ｄコンバータ（単にＡＤＣと称する）を備えたイメージセンサが知られている。また、信号処理チップを積層したイメージセンサにおいては、ブロック並列型ＡＤＣが提案されている（例えば、非特許文献１参照）。
［非特許文献１］"A Very Low Area ADC for 3-D Stacked CMOS Image Processing System" K. Kiyoyama 他, IEEE 3DIC 2012.

列並列型ＡＤＣは、画素列毎にＡＤＣを設け、選択した行の各画素の画素信号を、各ＡＤＣで並列に読み出す。しかし、従来の列並列型ＡＤＣは、有効画素領域と同一面（例えば有効画素領域の列方向における上下）に形成されるので、撮像素子の面積が増大してしまう。また、複数行を並列・高速処理する場合には、有効画素領域内に配線を引き回さなければならない。また、複数行を並列・高速処理する場合にはＡＤＣが大型化して、撮像素子の面積が更に増大してしまう。

一方、ブロック並列型ＡＤＣは、有効画素のブロック毎（例えば１０画素×１０画素のブロック毎）にＡＤＣを設ける。しかし、ブロック内の各画素を一つのＡＤＣで読み出すには、複雑な制御線を用いる、または、撮像チップ側に制御用トランジスタを配置する等の工夫が必要になる。また、ブロック毎のＡＤＣはそれぞれ独立に動作する。このため、ＡＤＣによる発熱も独立に生じてしまい、信号処理チップが局所的に発熱する場合がある。信号処理チップにおける局所的な発熱は、積層された撮像チップに伝達して、撮像チップの動作に影響を与えることが考えられる。

本発明の第１の態様においては、複数の画素が行列状に配置された撮像チップと、一つ又は複数の画素列毎または一つ又は複数の画素行毎に設けられ、画素から出力される画素信号を信号処理する素子を有し、撮像チップに積層された信号処理チップとを備える撮像素子が提供される。

本発明の第２の態様においては、上記撮像素子を用いた撮像装置が提供される。

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。

本実施形態に係る撮像素子１００の断面図である。撮像チップ１１３の画素配列と単位グループ１３１を説明する図である。画素１５０の等価回路図を示す。撮像チップ１１３における複数の画素１５０およびバンプ１０９の配置例を示す図である。信号処理チップ１１１のＡＤＣ配置面に配置される複数のＡＤＣ１８０を示す図である。撮像チップ１１３における複数の画素１５０およびバンプ１０９の他の配置例を示す図である。撮像チップ１１３における複数の画素１５０およびＴＳＶ１２０の配置例を示す図である。信号処理チップ１１１のＡＤＣ配置面に配置される複数のＡＤＣ１８０およびＴＳＶ１２０を示す図である。アナログＣＤＳ回路１８６を有する信号処理チップ１１１の概要を、撮像チップ１１３と合わせて示す図である。アナログＣＤＳ回路１８６を有する信号処理チップ１１１の動作例を示すタイミングチャートである。ＤＤＳ回路１８８を有する信号処理チップ１１１の概要を、撮像チップ１１３と合わせて示す図である。ＤＤＳ回路１８８を有する信号処理チップ１１１の動作例を示すタイミングチャートである。本実施形態に係る撮像装置５００の構成を示すブロック図である。

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図１は、本実施形態に係る撮像素子１００の断面図である。本例では、いわゆる裏面照射型の撮像素子１００を示すが、撮像素子１００は裏面照射型に限定されず、表面照射型であってもよい。撮像素子１００は、撮像チップ１１３に積層された積層チップを備える構造であればよい。

本例の撮像素子１００は、入射光に対応した画素信号を出力する撮像チップと１１３と、画素信号を処理する信号処理チップ１１１と、画素信号を記憶するメモリチップ１１２とを備える。これら撮像チップ１１３、信号処理チップ１１１およびメモリチップ１１２は積層されており、Ｃｕ等の導電性を有する複数のバンプ１０９により互いに電気的に接続される。本例では、信号処理チップ１１１およびメモリチップ１１２が、上述した積層チップに相当する。

なお、図示するように、入射光は主に白抜き矢印で示すＺ軸プラス方向へ向かって入射する。本実施形態においては、撮像チップ１１３において、入射光が入射する側の面を裏面と称する。また、座標軸に示すように、Ｚ軸に直交する紙面右方向をＸ軸プラス方向、Ｚ軸およびＸ軸に直交する紙面手前方向をＹ軸プラス方向とする。以降のいくつかの図においては、図１の座標軸を基準として、それぞれの図の向きがわかるように座標軸を表示する。

撮像チップ１１３の一例は、裏面照射型のＭＯＳイメージセンサである。ＰＤ層１０６は、配線層１０８の裏面側に配されている。ＰＤ層１０６は、光に応じた電荷を生成する複数の光電変換部を有する。撮像チップ１１３は、当該電荷に応じた画素信号を出力する。本例のＰＤ層１０６は、二次元的に配された複数のＰＤ（フォトダイオード）１０４、および、ＰＤ１０４に対応して設けられたトランジスタ１０５を有する。ＰＤ１０４は、光電変換部の一例である。

ＰＤ層１０６における入射光の入射側にはパッシベーション膜１０３を介してカラーフィルタ１０２が設けられる。カラーフィルタ１０２は、互いに異なる波長領域を透過する複数の種類を有しており、ＰＤ１０４のそれぞれに対応して特定の配列を有している。カラーフィルタ１０２の配列については後述する。カラーフィルタ１０２、ＰＤ１０４およびトランジスタ１０５の組が一つの画素を形成する。

カラーフィルタ１０２における入射光の入射側には、それぞれの画素に対応して、マイクロレンズ１０１が設けられる。マイクロレンズ１０１は、対応するＰＤ１０４へ向けて入射光を集光する。

配線層１０８は、ＰＤ層１０６からの画素信号を信号処理チップ１１１に伝送する配線１０７を有する。配線１０７は多層であってもよく、また、受動素子および能動素子が設けられてもよい。

配線層１０８の表面には複数のバンプ１０９が配される。当該複数のバンプ１０９が信号処理チップ１１１の対向する面に設けられた複数のバンプ１０９と位置合わせされて、撮像チップ１１３と信号処理チップ１１１とが加圧等されることにより、位置合わせされたバンプ１０９同士が接合されて、電気的に接続される。

同様に、信号処理チップ１１１およびメモリチップ１１２の互いに対向する面には、複数のバンプ１０９が配される。これらのバンプ１０９が互いに位置合わせされて、信号処理チップ１１１とメモリチップ１１２とが加圧等されることにより、位置合わせされたバンプ１０９同士が接合されて、電気的に接続される。

なお、バンプ１０９間の接合には、固相拡散によるＣｕバンプ接合に限らず、はんだ溶融によるマイクロバンプ結合を採用してもよい。また、バンプ１０９は、例えば後述する一つの出力配線に対して一つ設けてよく、複数設けてもよい。バンプ１０９の大きさは、ＰＤ１０４のピッチよりも大きくてもよい。また、画素が配列された画素領域以外の周辺領域において、画素領域に対応するバンプ１０９よりも大きなバンプを併せて設けてもよい。

信号処理チップ１１１は、撮像チップ１１３が出力するアナログの画素信号を受け取る。信号処理チップ１１１は、受け取った画素信号に対して所定の信号処理を行い、メモリチップ１１２に出力する。メモリチップ１１２は、信号処理チップ１１１から受け取る信号を保存する。

信号処理チップ１１１は、画素から出力される画素信号を信号処理する複数の素子を有する。本例の信号処理チップ１１１は、当該複数の素子の一例として複数のＡＤＣ１８０を有する。当該複数の素子は、演算回路等のように、ＡＤＣ１８０とは異なる素子であってもよい。それぞれのＡＤＣ１８０は、撮像チップ１１３が出力するアナログの画素信号を、デジタル信号に変換する。信号処理チップ１１１は、当該デジタル信号に対して、補正等の所定の演算を行ってよい。

複数のＡＤＣ１８０の少なくとも一部は、複数の画素が設けられた面と平行なＡＤＣ配置面において、二次元に配置される。例えば、撮像チップ１１３において複数の画素が行方向および列方向に沿って二次元に配置されており、信号処理チップ１１１において複数のＡＤＣ１８０が行方向および列方向に沿って二次元に配置される。複数のＡＤＣ１８０は、信号処理チップ１１１において等間隔に配置されることが好ましい。

また、ＡＤＣ配置面に配置された複数のＡＤＣ１８０のうちの少なくとも二以上のＡＤＣ１８０は並列制御され、並列動作する。並列動作とは、複数のＡＤＣ１８０におけるアナログ−デジタル変換処理が、略同時に行われることを指す。これにより、当該二以上のＡＤＣ１８０が略同時に発熱することとなり、複数のＡＤＣ１８０が独立に動く場合に比べて、温度分布のばらつきを低減することができる。なお、ＡＤＣ配置面に配置された複数のＡＤＣ１８０の全てが略同時に動作することが好ましい。これにより、ＡＤＣ１８０の発熱による温度分布を均等にすることができる。また、複数のＡＤＣ１８０は、信号処理チップ１１１のＡＤＣ配置面において、不均一に配置されてもよい。例えば複数のＡＤＣ１８０は、信号処理チップ１１１のＡＤＣ配置面の中央よりも、端部のほうが密度が高くなるように配置されてもよい。

また、複数のＡＤＣ１８０は、信号処理チップ１１１において、Ｚ軸方向における位置が異なる複数のＡＤＣ配置面に配置されてもよい。つまり、信号処理チップ１１１は多層チップであり、複数のＡＤＣ１８０は、異なる層に設けられてよい。この場合においても、複数のＡＤＣ１８０が配置された位置を、単一のＡＤＣ配置面に投影した場合に、それぞれのＡＤＣ１８０が等間隔に配置されることが好ましい。

また、信号処理チップ１１１は、表裏面にそれぞれ設けられた回路を互いに接続するＴＳＶ（シリコン貫通電極）１１０を有する。ＴＳＶ１１０は、周辺領域に設けられることが好ましい。また、ＴＳＶ１１０は、撮像チップ１１３の周辺領域、メモリチップ１１２にも設けられてよい。

図２は、撮像チップ１１３の画素配列と単位グループ１３１を説明する図である。特に、撮像チップ１１３を裏面側から観察した様子を示す。画素領域には画素が行方向および列方向に沿ってマトリックス状に配列されている。本例では、ｘ軸方向を行方向とし、ｙ軸方向を列方向とする。本実施形態においては、隣接する４画素×４画素の１６画素が一つのグループを形成する。図の格子線は、隣接する画素がグループ化されて単位グループ１３１を形成する概念を示す。なお、単位グループ１３１は後述するＡＤＣ１８０の位置を説明するための概念的なものであり、撮像チップ１１３は、単位グループ１３１毎に独立して動作しなくてよい。

画素領域の部分拡大図に示すように、単位グループ１３１は、緑色画素Ｇｂ、Ｇｒ、青色画素Ｂおよび赤色画素Ｒの４画素から成るいわゆるベイヤー配列を、上下左右に４つ内包する。緑色画素Ｇｂ、Ｇｒは、カラーフィルタ１０２として緑色フィルタを有し、入射光のうち緑色波長帯の光を受光する。同様に、青色画素Ｂは、カラーフィルタ１０２として青色フィルタを有し、青色波長帯の光を受光し、赤色画素Ｒは、カラーフィルタ１０２として赤色フィルタを有し、赤色波長帯の光を受光する。

図３は、画素１５０の等価回路図を示す。上記複数の画素１５０の各々は、上記ＰＤ１０４、転送トランジスタ１５２、リセットトランジスタ１５４、増幅トランジスタ１５６および選択トランジスタ１５８を有する。これらのトランジスタの少なくとも一部は図１のトランジスタ１０５に対応する。さらに、画素１５０には、リセットトランジスタ１５４のオン信号が供給されるリセット配線３００、転送トランジスタ１５２のオン信号が供給される転送配線３０２、電源Ｖｄｄから電力の供給を受ける電源配線３０４、選択トランジスタ１５８のオン信号が供給される選択配線３０６、および、画素信号を出力する出力配線３０８が配される。以下、各トランジスタをｎチャンネル型ＦＥＴを例として説明するが、トランジスタの種類はこれに限られない。

転送トランジスタ１５２のソース、ゲート、ドレインはそれぞれ、ＰＤ１０４の一端、転送配線３０２、増幅トランジスタ１５６のゲートに接続される。また、リセットトランジスタ１５４のドレインは電源配線３０４に接続され、ソースは増幅トランジスタ１５６のゲートに接続される。増幅トランジスタ１５６のドレインは電源配線３０４に接続され、ソースは選択トランジスタ１５８のドレインに接続される。選択トランジスタ１５８のゲートは選択配線３０６に接続され、ソースは出力配線３０８に接続されている。負荷電流源３０９は、出力配線３０８に電流を供給する。すなわち、選択トランジスタ１５８に対する出力配線３０８は、ソースフォロアにより形成される。なお、負荷電流源３０９は、撮像チップ１１３側に設けてもよいし、信号処理チップ１１１側に設けてもよい。

図４は、撮像チップ１１３における複数の画素１５０およびバンプ１０９の配置例を示す図である。なお画素１５０は、図３に示した画素１５０と同一であるが、図４においては簡略化して示す。図４に示すように、複数の画素１５０は、行方向および列方向に沿って行列状に配置される。なお、行方向および列方向は、平面内の異なる２つの方向を指し、必ずしも直交しなくともよい。なお本例では、複数の画素１５０を、４画素×４画素の単位グループ１３１に概念的に分けて説明する。本例の複数の画素１５０は、単位グループ１３１−１から１３１−８の８つの単位グループに分けられる。なお、単位グループ１３１−３から１３１−７を示す点線は省略している。

それぞれの列に沿って設けられた画素１５０は、共通の出力配線３０８に接続される。また、撮像チップ１１３は、複数の画素１５０からの画素信号を行毎に読み出す垂直デコーダ１７０を有する。それぞれの行に沿って設けられた画素１５０は、共通の制御配線に接続され、垂直デコーダ１７０からの制御信号に応じて画素信号が読み出される。選択された行における各画素１５０から読み出された画素信号は、それぞれ対応する出力配線３０８およびバンプ１０９を介して並列に伝送され、信号処理チップ１１１に設けられた対応するＡＤＣ１８０にそれぞれ入力される。垂直デコーダ１７０は、二以上のＡＤＣ１８０を並列動作させる制御部の一例である。

図５は、信号処理チップ１１１のＡＤＣ配置面に配置される複数のＡＤＣ１８０を示す図である。なお図５には、図４に示した複数の単位グループ１３１を投影した領域を示す。それぞれのＡＤＣ１８０は、いずれか一つまたは複数の画素列毎に設けられる。即ち、それぞれのＡＤＣ１８０は、いずれか一つまたは複数の出力配線３０８毎に設けられる。それぞれのＡＤＣ１８０は、対応する出力配線３０８を介して、対応する列の複数の画素１５０に接続される。本例における複数のＡＤＣ１８０は、画素領域の複数の出力配線３０８と一対一に対応して設けられる。それぞれのＡＤＣ１８０は、対応する出力配線３０８に接続された画素１５０のうち、垂直デコーダ１７０により選択された行の画素１５０の画素信号を受け取り、デジタル信号に変換する。なお、それぞれのＡＤＣ１８０が複数の出力配線３０８に接続される場合、それぞれの出力配線３０８からの画素信号をバッファして、対応するＡＤＣ１８０に順番に入力する素子を、信号処理チップ１１１に更に設けてよい。

また、それぞれのＡＤＣ１８０は、信号処理チップ１１１のＡＤＣ配置面において二次元に配置される。ここで二次元に配置とは、少なくとも２つの方向に沿ってＡＤＣ１８０が配置されることを指し、当該２つの方向は直交していなくともよい。本例の複数のＡＤＣ１８０は、直交する行方向および列方向に一定間隔に配置される。また、複数のＡＤＣ１８０は、それぞれの単位グループ１３１に所定の個数ずつ設けられてよい。本例の複数のＡＤＣ１８０は、それぞれの単位グループ１３１に一つずつ設けられる。

なお、それぞれのＡＤＣ１８０の列方向における長さは、複数の画素１５０が設けられた画素領域の列の長さより短い。また、それぞれのＡＤＣ１８０は、ＡＤＣ配置面における形状が略正方形であってよい。このような形状を有することで、ＡＤＣ１８０の配置の自由度を向上させることができ、図５に示すように、ＡＤＣ配置面にＡＤＣ１８０を均等に配置することが容易となる。

本例の撮像素子１００によれば、それぞれのＡＤＣ１８０が、列毎の出力配線３０８に接続されるので、垂直デコーダ１７０が任意の行を選択する毎に、それぞれのＡＤＣ１８０は略同時に動作する。そして、それぞれのＡＤＣ１８０が、信号処理チップ１１１のＡＤＣ配置面に均等に配置されるので、それぞれのＡＤＣ１８０が発熱しても、ＡＤＣ配置面における温度分布を均等化にすることができる。このため、ＡＤＣ１８０の発熱による、複数のＰＤ１０４の暗電流のバラツキ等を低減することができる。なお、係る効果は、撮像チップ１１３における画素１５０の数が多くなるほど、より顕著になる。また、撮像素子１００は、ＡＤＣ配置面における全てのＡＤＣ１８０が同時に動作するものに限定されない。ＡＤＣ配置面における二以上のＡＤＣ１８０が同時に動作すれば、温度分布のばらつきを低減することができる。例えば、垂直デコーダ１７０が任意の行を選択した場合に、当該行における全ての画素１５０からの画素信号を同時に読み出すのではなく、それぞれが二以上の画素１５０からなるグループ単位で、当該行における画素１５０からの画素信号を読み出してもよい。この場合、グループ内の二以上の画素１５０からの画素信号は同時に読み出され、対応する二以上のＡＤＣ１８０が同時に動作する。

なお、単位グループ１３１がｎ画素×ｎ画素を有している場合、複数の画素１５０は、列方向にｎ個の単位グループ１３１に分けられることが好ましい。すなわち、複数の画素１５０は、単位グループ１３１内の列数と同数の単位グループ１３１を、列方向に有することが好ましい。列方向に並んだ単位グループ１３１に設けられる各ＡＤＣ１８０は、これらの単位グループ１３１に対応するいずれかの出力配線３０８に接続される。

また、信号処理チップ１１１は、一部の単位グループ１３１の画素信号だけを読み出すこともできる。例えば単位グループ１３１−１に含まれる画素１５０の画素信号だけを読み出す場合、まず、単位グループ１３１−１における第１行目の画素１５０（本例では４個の画素１５０）の画素信号を読み出す。この場合、対応する４個のＡＤＣ１８０−１、１８０−２、１８０−３、１８０−４が、それぞれの画素１５０の画素信号をデジタル信号に同時に変換する。

次に、単位グループ１３１−１における第２行目の画素１５０の画素信号を読み出す。このときも、対応する４個のＡＤＣ１８０−１から１８０−４が、それぞれの画素１５０の画素信号をデジタル信号に同時に変換する。同様に、４個のＡＤＣ１８０−１から１８０−４を同時に用いて、単位グループ１３１−１における第３行目および第４行目の画素１５０を順次読み出す。単位グループ１３１−１における最終行の画素１５０を読み出した後、読み出し対象行を第１行目に戻し、処理を繰り返す。

本例によれば、異なる場所に配置された複数のＡＤＣ１８０を用いるので、局所的な単位グループ１３１に含まれる画素１５０の画素信号だけを読み出す場合であっても、ＡＤＣ１８０の発熱による温度上昇を面内で均一にすることができる。

また、それぞれのＡＤＣ１８０は、バンプ１０９を介して、対応する出力配線３０８に接続される。本例の撮像素子１００は、それぞれのＡＤＣ１８０に対して一つずつバンプ１０９を有する。それぞれのバンプ１０９は、それぞれのＡＤＣ１８０と同一の単位グループ１３１の領域に形成される。それぞれのバンプ１０９は、ＡＤＣ１８０と接続すべき出力配線３０８の直下に設けられてよい。例えばバンプ１０９は、出力配線３０８毎に設けられ、且つ、行方向に隣接する出力配線３０８毎に、列方向におけるバンプ１０９の位置が所定の間隔ずつずれて配置される。当該所定の間隔は、単位グループ１３１の列方向の長さと等しくてよい。また、バンプ１０９の配置パターンは、ｎ行毎に繰り返してよい（ただし、ｎは単位グループ１３１に含まれる行方向の画素１５０の数）。

なお、それぞれのＡＤＣ１８０は、それぞれの単位グループ１３１の領域において同一の相対位置に設けられてよい。この場合、ＡＤＣ１８０と、バンプ１０９との相対位置は、単位グループ１３１毎に異なってよい。信号処理チップ１１１は、対応するＡＤＣ１８０およびバンプ１０９を接続する配線を有する。

図６は、撮像チップ１１３における複数の画素１５０およびバンプ１０９の他の配置例を示す図である。図４に示した例では、一つの出力配線３０８に対して一つのバンプ１０９を設けたが、本例では、一つの出力配線３０８に対して複数のバンプ１０９を設ける。この場合、一つの出力配線３０８に対する複数のバンプ１０９は、異なる単位グループ１３１の領域に設けられてよい。一つの出力配線３０８に接続される複数のバンプ１０９は、共通のＡＤＣ１８０に接続される。つまり、一つの出力配線３０８に対して複数のバンプ１０９を設けている場合においても、同一の出力配線３０８に接続されたバンプ１０９は、同一のＡＤＣ１８０に接続される。この場合、信号処理チップ１１１は、同一の出力配線３０８に接続された複数のバンプ１０９を、同一のＡＤＣ１８０に接続する配線を有する。当該配線は、複数の単位グループ１３１の領域に渡って形成される。また、出力配線３０８に対して設けた複数のバンプ１０９のうちの一部は、出力配線３０８およびＡＤＣ１８０に接続されないダミーバンプであってもよい。

本例の複数のバンプ１０９も、行方向および列方向において等間隔に配置されることが好ましい。また、図６に示すように、各列における複数のバンプ１０９は、行方向に隣接する出力配線３０８毎に、列方向における位置が所定の間隔ずつずれて配置されてもよい。以上のように、各出力配線３０８に対して複数のバンプ１０９を設けることで、撮像チップ１１３および信号処理チップ１１１の間の支持点数を増やすことができ、チップの反りを防止することができる。

なお、撮像素子１００における画素信号の読み出しの制御方法は、いわゆる列並列型センサと同一にすることができる。このため、複雑な制御線等を用いずに、信号処理チップ１１１に設けたＡＤＣ１８０で、画素信号を読み出すことができる。また、撮像素子１００は、垂直デコーダ１７０がいずれの行を読み出した場合でも、複数のＡＤＣ１８０を同時に動作させることができる。また、信号処理チップ１１１は、画素信号に対して相関二重サンプリングを行い雑音を除去するアナログＣＤＳ回路またはＤＤＳ回路（デジタルＣＤＳ回路）を有してよい。

図７は、撮像チップ１１３における複数の画素１５０およびＴＳＶ１２０の配置例を示す図である。本例では、バンプ１０９に代えてＴＳＶ１２０により、撮像チップ１１３および信号処理チップ１１１を電気的に接続する。ＴＳＶ１２０は、撮像チップ１１３および信号処理チップ１１１を貫通して形成され、撮像チップ１１３および信号処理チップ１１１を電気的に接続する。出力配線３０８および垂直デコーダ１７０は、図４に示した例と同一である。

それぞれの行に沿って設けられた画素１５０は、共通の制御配線に接続され、垂直デコーダ１７０からの制御信号に応じて画素信号が読み出される。選択された行における各画素１５０から読み出された画素信号は、それぞれ対応する出力配線３０８およびＴＳＶ１２０を介して並列に伝送され、信号処理チップ１１１に設けられた対応するＡＤＣ１８０にそれぞれ入力される。

なお、ＴＳＶ１２０は、画素が配列された画素領域以外の周辺領域に設けられる。本例では、ＴＳＶ１２０は、列毎に、画素領域の上側および下側に交互に設けられるが、ＴＳＶ１２０の配列は本例に限定されない。全てのＴＳＶ１２０を画素領域の上側および下側の一方に設けてよく、また、２列毎に画素領域の上側および下側に交互に設けてもよい。

図８は、信号処理チップ１１１のＡＤＣ配置面に配置される複数のＡＤＣ１８０およびＴＳＶ１２０を示す図である。図７および図８において同一の符号で示したＴＳＶ１２０は電気的に接続されている。例えばそれぞれのＴＳＶ１２０は、撮像チップ１１３から信号処理チップ１１１まで連続して形成される。

ＡＤＣ１８０の配置は、図５に示した例と同一である。それぞれのＡＤＣ１８０は、ＴＳＶ１２０を介して、対応する出力配線３０８に接続される。本例の撮像素子１００は、それぞれのＡＤＣ１８０に対して一つずつＴＳＶ１２０を有する。ＴＳＶ１２０の配置は、図７に示した撮像チップ１１３と同一である。なお、図８において配線が交差して形成されているが、多層配線構造により、これらの配線間を電気的に絶縁している。図７および図８に示したように、バンプ１０９に代えてＴＳＶ１２０を用いても、複数のＡＤＣ１８０を並列動作させて、温度上昇を均一化することができる。

図９は、アナログＣＤＳ回路１８６を有する信号処理チップ１１１の概要を、撮像チップ１１３と合わせて示す図である。なお図９においては、撮像チップ１１３における画素として２画素×２画素のみを示し、他の画素を省略する。また、信号処理チップ１１１においても同様に、２つのＡＤＣ１８０のみを示し、他のＡＤＣ１８０を省略している。

信号処理チップ１１１は、それぞれのＡＤＣ１８０に対してアナログＣＤＳ回路１８６を有する。アナログＣＤＳ回路１８６の動作は後述する。また、信号処理チップ１１１は、制御回路１８４を有する。制御回路１８４は、タイミング制御部、演算部、メモリバス制御部、インターフェース、および、電源部等を含む。制御回路１８４は、バンプ１０９を介して撮像チップ１１３の各画素１５０の読み出しタイミングを制御する。バンプ１０９に代えて、ＴＳＶを用いてもよい。また、制御回路１８４は、アナログＣＤＳ回路１８６、ＡＤＣ１８０およびメモリ１８２の動作を制御する。制御回路１８４は、撮像素子１００の外部と信号を送受信し、また、信号処理チップ１１１の各回路に電源電力および動作クロックを供給する。また、制御回路１８４は、画素信号およびデジタル信号に対する所定の演算を行う。

図１０は、アナログＣＤＳ回路１８６を有する信号処理チップ１１１の動作例を示すタイミングチャートである。制御回路１８４は、画素１５０−Ｎに対する選択信号Ｓ（Ｎ）をＨレベルにすると共に、画素１５０−ＮにリセットパルスＲを供給する。これにより、画素１５０−Ｎの出力Ｏｕｔは、リセットレベルとなる。制御回路１８４は、アナログＣＤＳ回路１８６のスイッチを制御する信号Ｒｅｓｅｔ＿Ｈｏｌｄを出力して、アナログＣＤＳ回路１８６のコンデンサを、当該リセットレベルで充電する。

次に、制御回路１８４は、画素１５０−Ｎに対して転送パルスＴｘ（Ｎ）を供給する。これにより、画素１５０−Ｎは画素信号を出力する。そして、制御回路１８４は、アナログＣＤＳ回路１８６のスイッチを制御する信号Ｓｉｇｎａｌ＿Ｈｏｌｄを出力して、アナログＣＤＳ回路１８６の他方のコンデンサを、当該画素信号のレベルで充電する。次に制御回路１８４は、アナログＣＤＳ回路１８６のスイッチを制御して、２つのコンデンサの電圧の差分を、引き算回路に出力させる。アナログＣＤＳ回路１８６のサンプルホールド回路は、引き算回路が出力する差分電圧の電圧値を保持して、ＡＤＣ１８０に入力する。ＡＤＣ１８０は、当該差分電圧をデジタル値に変換する。このような動作を、各画素１５０に対して行う。なお、当該動作は、従来の列並列型センサと同一である。即ち、撮像素子１００は、従来の列並列型センサにおける信号読み出しの制御をそのまま用いつつ、信号処理チップ１１１に配置された複数のＡＤＣ１８０が同時に動作するので、チップ内における局所的な発熱を防ぐことができる。

図１１は、ＤＤＳ回路１８８を有する信号処理チップ１１１の概要を、撮像チップ１１３と合わせて示す図である。本例の信号処理チップ１１１は、図９に示した信号処理チップ１１１に対して、アナログＣＤＳ回路１８６に代えてＤＤＳ回路１８８を有する。

図１２は、ＤＤＳ回路１８８を有する信号処理チップ１１１の動作例を示すタイミングチャートである。制御回路１８４は、画素１５０−Ｎに対する選択信号Ｓ（Ｎ）をＨレベルにすると共に、画素１５０−ＮにリセットパルスＲを供給する。これにより、画素１５０−Ｎの出力Ｏｕｔは、リセットレベルとなる。制御回路１８４は、ＤＤＳ回路１８８のサンプルホールド回路に、当該リセットレベルを保持させるパルスＳ／Ｈを出力する。サンプルホールド回路は、当該リセットレベルをＡＤＣ１８０に入力する。ＡＤＣ１８０は、当該リセットレベルをデジタル値に変換する。

次に、制御回路１８４は、画素１５０−Ｎに対して転送パルスＴｘ（Ｎ）を供給する。これにより、画素１５０−Ｎは画素信号を出力する。そして、制御回路１８４は、ＤＤＳ回路１８８のサンプルホールド回路に、当該画素信号のレベルを保持させるパルスＳ／Ｈを出力する。サンプルホールド回路は、当該画素信号のレベルをＡＤＣ１８０に入力する。ＡＤＣ１８０は、当該画素信号のレベルをデジタル値に変換する。制御回路１８４は、ＡＤＣ１８０が出力するリセットレベルのデジタル値と、画素信号のレベルのデジタル値の差分を算出する。このような動作を、各画素１５０に対して行う。なお、当該動作は、従来の列並列型センサと同一である。即ち、撮像素子１００は、従来の列並列型センサにおける信号読み出しの制御をそのまま用いつつ、信号処理チップ１１１に配置された複数のＡＤＣ１８０が同時に動作するので、チップ内における局所的な発熱を防ぐことができる。

図１３は、本実施形態に係る撮像装置５００の構成を示すブロック図である。撮像装置５００は、撮影光学系としての撮影レンズ５２０を備え、撮影レンズ５２０は、光軸ＯＡに沿って入射する被写体光束を撮像素子１００へ導く。撮影レンズ５２０は、撮像装置５００に対して着脱できる交換式レンズであっても構わない。撮像装置５００は、撮像素子１００、システム制御部５０１、駆動部５０２、測光部５０３、ワークメモリ５０４、記録部５０５、および表示部５０６を主に備える。

撮影レンズ５２０は、複数の光学レンズ群から構成され、シーンからの被写体光束をその焦点面近傍に結像させる。なお、図１３では瞳近傍に配置された仮想的な１枚のレンズで代表して表している。駆動部５０２は、システム制御部５０１からの指示に従って撮像素子１００のタイミング制御、領域制御等の電荷蓄積制御を実行する制御回路である。この意味において駆動部５０２は、撮像素子１００に対して電荷蓄積を実行させて画素信号を出力させる撮像素子制御部の機能を担うと言える。駆動部５０２は、撮像素子１００と組み合わされて撮像ユニットを形成する。駆動部５０２を形成する制御回路は、チップ化されて、撮像素子１００に積層されてもよい。

撮像素子１００は、画素信号をシステム制御部５０１の画像処理部５１１へ引き渡す。撮像素子１００は、図１から図１２において説明した撮像素子１００と同一である。画像処理部５１１は、ワークメモリ５０４をワークスペースとして種々の画像処理を施し、画像データを生成する。例えば、ＪＰＥＧファイル形式の画像データを生成する場合は、ホワイトバランス処理、ガンマ処理等を施した後に圧縮処理を実行する。生成された画像データは、記録部５０５に記録されるとともに、表示信号に変換されて予め設定された時間の間、表示部５０６に表示される。

測光部５０３は、画像データを生成する一連の撮影シーケンスに先立ち、シーンの輝度分布を検出する。測光部５０３は、例えば１００万画素程度のＡＥセンサを含む。システム制御部５０１の演算部５１２は、測光部５０３の出力を受けてシーンの領域ごとの輝度を算出する。演算部５１２は、算出した輝度分布に従ってシャッタ速度、絞り値、ＩＳＯ感度を決定する。なお、上記ＡＥセンサに用いられる画素を撮像素子１００内に設けてもよく、この場合には当該撮像素子１００とは別個の測光部５０３を設けなくてもよい。本例の撮像装置５００によれば、ＡＤＣ１８０による局所的な発熱を低減した撮像素子１００を用いるので、暗電流等のバラツキを低減した画像データを取得することができる。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。

１００撮像素子、１０１マイクロレンズ、１０２カラーフィルタ、１０３パッシベーション膜、１０４ＰＤ、１０５トランジスタ、１０６ＰＤ層、１０７配線、１０８配線層、１０９バンプ、１１０ＴＳＶ、１１１信号処理チップ、１１２メモリチップ、１１３撮像チップ、１２０ＴＳＶ、１３１単位グループ、１５０画素、１５２転送トランジスタ、１５４リセットトランジスタ、１５６増幅トランジスタ、１５８選択トランジスタ、１７０垂直デコーダ、１８０ＡＤＣ、１８２メモリ、１８４制御回路、１８６アナログＣＤＳ回路、１８８ＤＤＳ回路、３００リセット配線、３０２転送配線、３０４電源配線、３０６選択配線、３０８出力配線、３０９負荷電流源、５００撮像装置、５２０撮影レンズ、５０１システム制御部、５０２駆動部、５０３測光部、５０４ワークメモリ、５０５記録部、５０６表示部、５１１画像処理部、５１２演算部

Claims

複数の画素が配置された第１領域と、複数の画素が配置された前記第１領域とは異なる第２領域と、を有する画素部と、前記画素部の外側に配置された周辺部とを備える撮像チップと、
前記第１領域に配置された前記複数の画素のうち第１画素から出力された信号を処理する第１信号処理回路と、前記第１領域に配置された前記複数の画素のうち前記第１画素とは異なる第２画素から出力された信号を処理する第２信号処理回路と、を有し、前記撮像チップと積層された信号処理チップと、を備え、
前記第１信号処理回路は、前記撮像チップと前記信号処理チップとの積層方向において前記第１領域と重なる位置に配置され、
前記第２信号処理回路は、前記積層方向において前記第２領域と重なる位置に配置され、
前記第１画素から信号が出力される第１出力配線は、前記周辺部に設けられた、前記撮像チップと前記信号処理チップとを電気的に接続する第１接続部を介して前記第１信号処理回路と接続され、
前記第２画素から信号が出力される第２出力配線は、前記周辺部に設けられた、前記撮像チップと前記信号処理チップとを電気的に接続する第２接続部を介して前記第２信号処理回路と接続された、
撮像素子。
請求項１に記載の撮像素子において、
前記第１信号処理回路は、前記第２領域に配置された前記複数の画素のうち第３画素から出力された信号を処理し、
前記第２信号処理回路は、前記第２領域に配置された前記複数の画素のうち前記第３画素とは異なる第４画素から出力された信号を処理し、
前記第３画素から信号が出力される第３出力配線は、前記周辺部に設けられた、前記撮像チップと前記信号処理チップとを電気的に接続する第３接続部を介して前記第１信号処理回路と接続され、
前記第４画素から信号が出力される第４出力配線は、前記周辺部に設けられた、前記撮像チップと前記信号処理チップとを電気的に接続する第４接続部を介して前記第２信号処理回路と接続された、
撮像素子。
請求項１または２に記載の撮像素子において、
前記第２領域は、前記第１領域に対して第１方向に配置され、
前記第１領域に対して前記第１方向と交差する第２方向に配置された複数の画素を有する第３領域を備える、
撮像素子。
請求項１から３のいずれか一項に記載の撮像素子において、
前記第１接続部と前記第２接続部とは、前記周辺部において前記画素部を挟むように設けられた、
撮像素子。
請求項４に記載の撮像素子において、
前記第１接続部は、前記第２信号処理回路より前記第１信号処理回路に近い位置に設けられ、
前記第２接続部は、前記第１信号処理回路より前記第２信号処理回路に近い位置に設けられた、
撮像素子。
請求項１から５のいずれか一項に記載の撮像素子において、
前記第１接続部及び前記第２接続部は、前記撮像チップと前記信号処理チップとを電気的に接続するシリコン貫通電極である、
撮像素子。
請求項１から６のいずれか一項に記載の撮像素子において、
前記第１信号処理回路は、前記第１画素から出力される信号をデジタル信号に変換する第１Ａ／Ｄコンバータであり、
前記第２信号処理回路は、前記第２画素から出力される信号をデジタル信号に変換する第２Ａ／Ｄコンバータである、
撮像素子。
請求項１から７のいずれか一項に記載の撮像素子を備える撮像装置。