KR20240067683A - 이미지 센서 및 이를 포함하는 전자 시스템 - Google Patents

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KR20240067683A
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허진석
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Abstract

본 개시의 일 실시예에 따르면, 기판에서 m × n 행렬 (m 및 n은 각각 2 내지 10의 자연수)로 배열된 복수의 서브픽셀을 포함하는 컬러 단위 픽셀(color unit pixel); 및 상기 컬러 단위 픽셀에서 상기 복수의 서브픽셀 각각을 분리하도록 구성된 픽셀 분리 구조물;을 포함하고, 상기 픽셀 분리 구조물은 상기 컬러 단위 픽셀을 포위하는 외측 분리막; 상기 외측 분리막의 내측벽에서 상기 컬러 단위 픽셀의 중심 방향으로 연장된 적어도 하나의 분리막 연결부; 상기 외측 분리막에 의해 한정되는 영역 내에서 상기 복수의 서브픽셀 각각의 일부 영역의 크기를 한정하고, 상기 복수의 서브픽셀 중 서로 인접한 2 개의 서브픽셀 사이에 개재된 부분을 포함하며, 상기 분리막 연결부에서 수직 하 방향으로 연장된 적어도 하나의 내측 분리막; 상기 적어도 하나의 내측 분리막의 양 측벽을 덮는 도핑된 분리 라이너(doped isolation liner); 및 상기 복수의 서브픽셀 중에서 선택된 적어도 2 개의 서브픽셀에 접하고, 상기 적어도 하나의 내측 분리막과 함께 상기 복수의 서브픽셀 각각의 일부 영역의 크기를 한정하는 적어도 하나의 도핑된 분리 필라(doped isolation pillar);를 포함하는 것을 특징으로 하는 이미지 센서를 제공한다.

Description

이미지 센서 및 이를 포함하는 전자 시스템 {Image sensor and electronic system including the same}
본 발명의 기술적 사상은 이미지 센서 및 이를 포함하는 전자 시스템에 관한 것으로, 특히 복수의 포토다이오드를 포함하는 이미지 센서 및 이를 포함하는 전자 시스템에 관한 것이다.
화상을 촬영하여 전기적 신호로 변환하는 이미지 센서는 컴퓨터 산업과 통신 산업의 발달에 따라 디지털 카메라, 캠코더, PCS(Personal Communication System), 게임기기, 경비용 카메라, 의료용 마이크로 카메라 등 다양한 분야에서 사용되고 있다. 이미지 센서는 대상물로부터 반사되는 빛의 세기에 따라 반응하는 광전 변환 소자를 이용해 대상물의 이미지를 생성한다. 최근 고해상도 구현이 가능한 CMOS(Complementary Metal-Oxide Semiconductor) 기반의 이미지 센서가 널리 사용되고 있다.
본 개시의 기술적 사상이 이루고자 하는 기술적 과제는 픽셀의 크기가 감소하는 경우에도, 고화질의 이미지를 얻을 수 있는 이미지 센서 및 이를 포함하는 전자 시스템을 제공하는 것이다.
상술한 과제를 해결하기 위해, 본 개시의 기술적 사상은 기판에서 m Х n 행렬 (m 및 n은 각각 2 내지 10의 자연수)로 배열된 복수의 서브픽셀을 포함하는 컬러 단위 픽셀(color unit pixel); 및 상기 컬러 단위 픽셀에서 상기 복수의 서브픽셀 각각을 분리하도록 구성된 픽셀 분리 구조물;을 포함하고, 상기 픽셀 분리 구조물은 상기 컬러 단위 픽셀을 포위하는 외측 분리막; 상기 외측 분리막의 내측벽에서 상기 컬러 단위 픽셀의 중심 방향으로 연장된 적어도 하나의 분리막 연결부; 상기 외측 분리막에 의해 한정되는 영역 내에서 상기 복수의 서브픽셀 각각의 일부 영역의 크기를 한정하고, 상기 복수의 서브픽셀 중 서로 인접한 2 개의 서브픽셀 사이에 개재된 부분을 포함하며, 상기 분리막 연결부에서 수직 하 방향으로 연장된 적어도 하나의 내측 분리막; 상기 적어도 하나의 내측 분리막의 양 측벽을 덮는 도핑된 분리 라이너(doped isolation liner); 및 상기 복수의 서브픽셀 중에서 선택된 적어도 2 개의 서브픽셀에 접하고, 상기 적어도 하나의 내측 분리막과 함께 상기 복수의 서브픽셀 각각의 일부 영역의 크기를 한정하는 적어도 하나의 도핑된 분리 필라(doped isolation pillar);를 포함하는 것을 특징으로 하는 이미지 센서를 제공한다.
상술한 과제를 해결하기 위해, 본 개시의 기술적 사상은 기판에 배치되고 각각 2 Х 2 행렬로 배열된 복수의 서브픽셀을 포함하는 복수의 컬러 단위 픽셀을 포함하는 픽셀 그룹; 상기 복수의 컬러 단위 픽셀 각각에서 상기 복수의 서브픽셀 각각을 분리하도록 구성된 픽셀 분리 구조물;을 포함하고, 상기 복수의 컬러 단위 픽셀은 각각 복수의 서브픽셀을 포함하고, 상기 복수의 컬러 단위 픽셀 중에서 선택된 하나의 컬러 단위 픽셀에서 상기 복수의 서브픽셀은 m Х n 행렬 (m 및 n은 각각 2 내지 10의 자연수)로 배열되고, 상기 선택된 하나의 컬러 단위 픽셀에서 상기 복수의 서브픽셀은 동일한 컬러의 픽셀로 이루어지고, 상기 픽셀 분리 구조물은 상기 컬러 단위 픽셀을 포위하는 외측 분리막; 상기 외측 분리막의 내측벽에서 상기 컬러 단위 픽셀의 중심 방향으로 연장된 적어도 하나의 분리막 연결부; 상기 외측 분리막에 의해 한정되는 영역 내에서 상기 복수의 서브픽셀 각각의 일부 영역의 크기를 한정하고, 상기 복수의 서브픽셀 중 서로 인접한 2 개의 서브픽셀 사이에 개재된 부분을 포함하며, 상기 분리막 연결부에서 수직 하 방향으로 연장된 복수의 내측 분리막; 상기 적어도 하나의 내측 분리막의 양 측벽을 덮는 도핑된 분리 라이너; 및 상기 복수의 서브픽셀 중에서 선택된 적어도 2 개의 서브픽셀에 접하고, 상기 복수의 내측 분리막과 함께 상기 복수의 서브픽셀 각각의 일부 영역의 크기를 한정하는 복수의 도핑된 분리 필라를 포함하고, 상기 복수의 내측 분리막 각각은 수평 방향으로 이격되어 배치되는 것을 특징으로 하는 이미지 센서를 제공한다.
상술한 과제를 해결하기 위해, 본 개시의 기술적 사상은 이미지 센서를 포함하는 적어도 하나의 카메라 모듈과, 상기 적어도 하나의 카메라 모듈로부터 제공 받은 이미지 데이터를 처리하도록 구성된 프로세서를 포함하고, 상기 이미지 센서는 기판에서 m Х n 행렬 (m 및 n은 각각 2 내지 10의 자연수)로 배열된 복수의 서브픽셀을 포함하는 컬러 단위 픽셀(color unit pixel); 및 상기 컬러 단위 픽셀에서 상기 복수의 서브픽셀 각각을 분리하도록 구성된 픽셀 분리 구조물;을 포함하고, 상기 픽셀 분리 구조물은 상기 컬러 단위 픽셀을 포위하는 외측 분리막; 상기 외측 분리막의 내측벽에서 상기 컬러 단위 픽셀의 중심 방향으로 연장된 적어도 하나의 분리막 연결부; 상기 외측 분리막에 의해 한정되는 영역 내에서 상기 복수의 서브픽셀 각각의 일부 영역의 크기를 한정하고, 상기 복수의 서브픽셀 중 서로 인접한 2 개의 서브픽셀 사이에 개재된 부분을 포함하며, 상기 분리막 연결부에서 수직 하 방향으로 연장된 적어도 하나의 내측 분리막; 상기 적어도 하나의 내측 분리막의 양 측벽을 덮는 도핑된 분리 라이너; 및 상기 복수의 서브픽셀 중에서 선택된 적어도 2 개의 서브픽셀에 접하고, 상기 적어도 하나의 내측 분리막과 함께 상기 복수의 서브픽셀 각각의 일부 영역의 크기를 한정하는 적어도 하나의 도핑된 분리 필라;를 포함하는 것을 특징으로 하는 이미지 센서를 제공한다.
본 개시의 기술적 사상에 의한 이미지 센서는 내측 분리막의 적어도 일부를 수평 방향으로 이격시키는 도핑된 분리 필라를 포함하는 구조를 가진다. 따라서, 픽셀의 크기가 비교적 작아지는 경우에도, 픽셀의 전하가 다른 픽셀로 넘어가는 것을 효과적으로 방지할 수 있어, 높은 감도를 얻음과 동시에 이미지 센서의 안정성 및 전기적 신뢰성을 향상시킬 수 있다. 본 개시의 기술적 사상에 의한 전자 시스템은 우수한 안정성 및 전기적 신뢰성을 제공하는 이미지 센서를 포함함으로써 동작 특성, 신뢰도 및 화질이 동시에 향상될 수 있다.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 이미지 센서를 설명하기 위한 블록도이다.
도 2는 본 발명의 기술적 사상에 의한 실시예들에 따른 이미지 센서에 포함될 수 있는 예시적인 픽셀 그룹을 설명하기 위한 도면이다.
도 3a 내지 도 3d는 본 발명의 기술적 사상에 의한 실시예들에 따른 이미지 센서의 구성을 보다 구체적으로 설명하기 위한 도면들로서, 도 3a는 도 2에 예시한 서브픽셀의 예시적인 구조를 설명하기 위한 평면도이고, 도 3b는 도 3a의 I - I' 선 단면도이고, 도 3c는 도 3a의 II - II' 선 단면도이고, 도 3d는 소정의 수직 레벨에서 본 발명의 기술적 사상에 의한 실시예들에 따른 이미지 센서의 일부 구성 요소들을 보여주는 평면도이다.
도 4는 본 개시의 일 실시예에 따른 이미지 센서를 설명하기 위한 단면도로, 도 3a의 II - II'선 단면도이다.
도 5a는 본 개시의 일 실시예에 따른 이미지 센서를 설명하기 위한 평면도이고, 도 5b는 도 5a의 II - II'선 단면도이다.
도 6a는 본 개시의 일 실시예에 따른 이미지 센서를 설명하기 위한 평면도이고, 도 6b는 도 6a의 II - II'선 단면도이다.
도 7a는 본 발명의 기술적 사상에 의한 실시예들에 따른 전자 시스템의 블록도이고, 도 7b는 도 7a의 전자 시스템에 포함된 카메라 모듈의 상세 블록도이다.
도 8a 내지 도 8g는 본 발명의 기술적 사상에 의한 실시예들에 따른 이미지 센서의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들로서, 도 8a 내지 도 8g는 각각 도 3a의 II - II'선 단면에 대응하는 부분의 공정 순서에 따른 단면도이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 이미지 센서를 설명하기 위한 블록도이다.
도 1을 참조하면, 이미지 센서(100)는 픽셀 어레이(10)와, 픽셀 어레이(10)를 제어하기 위한 회로들을 포함할 수 있다. 예시적인 실시예들에서, 픽셀 어레이(10)를 제어하기 위한 회로들은 칼럼 드라이버(20), 로우 드라이버(30), 타이밍 컨트롤러(40), 및 리드아웃 회로(50)를 포함할 수 있다.
이미지 센서(100)는 이미지 프로세서(70)로부터 수신하는 제어 명령에 따라 동작할 수 있으며, 외부의 객체(object)로부터 전달되는 빛을 전기 신호로 변환하여 이미지 프로세서(70)로 출력할 수 있다. 이미지 센서(100)는 CMOS (complementary metal oxide semiconductor) 이미지 센서일 수 있다.
픽셀 어레이(10)는 복수의 로우(row) 라인 및 복수의 컬럼(column) 라인을 따라 매트릭스 형태로 배열된 2 차원 어레이 구조를 가지는 복수의 픽셀 그룹(PG)을 포함할 수 있다. 본 명세서에서 사용되는 용어 "로우"는 픽셀 어레이(34)에 포함된 복수의 단위 픽셀 중 가로 방향으로 배치된 복수의 단위 픽셀들의 집합을 의미하고, "컬럼"은 픽셀 어레이(34)에 포함된 복수의 단위 픽셀 중 세로 방향으로 배치된 복수의 단위 픽셀들의 집합을 의미한다.
복수의 픽셀 그룹(PG)은 각각 복수의 포토다이오드를 포함하는 멀티 픽셀 구조를 가질 수 있다. 복수의 픽셀 그룹(PG) 각각에서, 복수의 포토다이오드는 객체로부터 전달되는 빛을 수광하여 전하를 생성할 수 있다. 이미지 센서(100)는 복수의 픽셀 그룹(PG) 각각에 포함된 복수의 포토다이오드로부터 생성되는 픽셀 신호의 위상차를 이용하여 자동 초점(autofocus) 기능을 수행할 수 있다. 복수의 픽셀 그룹(PG) 각각은 복수의 포토다이오드에서 생성되는 전하로부터 픽셀 신호를 생성하기 위한 픽셀 회로를 포함할 수 있다.
복수의 픽셀 그룹(PG)은 레드 픽셀, 그린 픽셀, 및/또는 블루 픽셀의 조합으로 객체(object)를 재현할 수 있다. 예시적인 실시예들에서, 픽셀 그룹(PG)은 레드, 그린, 블루 컬러를 포함하는 베이어(bayer) 패턴으로 이루어지는 복수의 컬러 단위 픽셀(color unit pixel)을 포함할 수 있다. 픽셀 그룹(PG)에 포함된 복수의 컬러 단위 픽셀은 각각 m × n 행렬로 배열된 복수의 서브픽셀을 포함할 수 있다. 여기서, m 및 n은 각각 2 이상의 자연수, 예를 들면 2 내지 10의 자연수일 수 있다. 복수의 픽셀 그룹(PG)에 포함된 복수의 서브픽셀은 각각 동일한 컬러의 컬러 필터를 통과한 빛을 수광할 수 있다.
칼럼 드라이버(20)는 상관 이중 샘플러(Correlated Double Sampler, CDS), 아날로그-디지털 컨버터(Analog-to-Digital Converter, ADC) 등을 포함할 수 있다. 상기 상관 이중 샘플러는, 로우 드라이버(30)가 공급하는 행 선택 신호에 의해 선택된 행에 포함되는 서브픽셀(SP1)과 칼럼 라인들을 통해 연결되며, 상관 이중 샘플링을 수행하여 리셋 전압 및 픽셀 전압을 검출할 수 있다. 상기 아날로그-디지털 컨버터는 상기 상관 이중 샘플러가 검출한 리셋 전압 및 픽셀 전압을 디지털 신호로 변환하여 리드아웃 회로(50)에 전달할 수 있다.
리드아웃 회로(50)는 디지털 신호를 임시로 저장할 수 있는 래치 또는 버퍼 회로와 증폭 회로 등을 포함할 수 있으며, 칼럼 드라이버(20)로부터 수신한 디지털 신호를 임시 저장하거나 증폭하여 이미지 데이터를 생성할 수 있다. 칼럼 드라이버(20), 로우 드라이버(30), 및 리드아웃 회로(50)의 동작 타이밍은 타이밍 컨트롤러(40)에 의해 결정될 수 있으며, 타이밍 컨트롤러(40)는 이미지 프로세서(70)가 전송하는 제어 명령에 의해 동작할 수 있다.
이미지 프로세서(70)는 리드아웃 회로(50)가 출력하는 이미지 데이터를 신호 처리하여 디스플레이 장치에 출력하거나 메모리 등과 같은 저장 장치에 저장할 수 있다. 이미지 센서(100)가 자율 주행 차량에 탑재되는 경우, 이미지 프로세서(70)는 이미지 데이터를 신호 처리하여 상기 자율 주행 차량을 제어하는 메인 컨트롤러 등에 전송할 수 있다.
도 2는 이미지 센서(100)에 포함될 수 있는 예시적인 픽셀 그룹(PG1)을 설명하기 위한 도면이다.
도 2를 참조하면, 픽셀 그룹(PG1)은 도 1을 참조하여 설명한 복수의 픽셀 그룹(PG) 중 적어도 하나를 구성할 수 있다. 픽셀 그룹(PG1)은 레드 컬러, 그린 컬러, 및 블루 컬러로 이루어지는 베이어(bayer) 패턴을 구성하는 네 개의 컬러 단위 픽셀(CP1)을 포함할 수 있다. 복수의 컬러 단위 픽셀(CP1)은 각각 2 × 2 행렬로 배열된 네 개의 서브픽셀(SP1)을 포함할 수 있다. 픽셀 그룹(PG1)은 2 × 2 행렬로 배열된 네 개의 제1 그린 서브픽셀(Ga1, Ga2 Ga3, Ga4)을 포함하는 제1 그린 컬러 단위 픽셀, 2 × 2 행렬로 배열된 네 개의 레드 서브픽셀(R1, R2, R3, R4)을 포함하는 레드 컬러 단위 픽셀, 2 × 2 행렬로 배열된 네 개의 블루 서브픽셀(B1, B2, B3, B4)을 포함하는 블루 컬러 단위 픽셀, 및 2 × 2 행렬로 배열된 네 개의 제2 그린 서브픽셀(Gb1, Gb2, Gb3, Gb4)을 포함하는 제2 그린 컬러 단위 픽셀을 포함할 수 있다. 한 개의 컬러 단위 픽셀(CP1)은 네 개의 서브픽셀(SP1)을 덮는 한 개의 마이크로 렌즈(ML)를 포함할 수 있다. 네 개의 마이크로 렌즈(ML)는 네 개의 컬러 단위 픽셀(CP1)에 대응하여 배치될 수 있다. 도 2에 예시한 배열로 구성된 픽셀 그룹(PG1)은 테트라 셀(tetra cell)이라 칭해질 수 있다.
픽셀 그룹(PG1)은 2 개의 그린 컬러 단위 픽셀과, 1개의 레드 컬러 단위 픽셀과, 1개의 블루 컬러 단위 픽셀을 포함할 수 있다. 하나의 컬러 단위 픽셀(CP1)은 동일한 컬러 정보를 가지는 네 개의 서브픽셀(SP1)을 포함할 수 있다.
도 3a 내지 도 3d는 이미지 센서(100)의 구성을 보다 구체적으로 설명하기 위한 도면들로서, 도 3a는 도 2에 예시한 서브픽셀(SP1)의 예시적인 구조를 설명하기 위한 평면도이고, 도 3b는 도 3a의 I - I'선 단면도이고, 도 3c는 도 3a의 II - II'선 단면도이고, 도 3d는 도 3b 및 도 3c에 예시한 수직 레벨(LV1)에서 이미지 센서(100)의 일부 구성 요소들을 보여주는 평면도이다. 도 3a 내지 도 3d를 참조하여 이미지 센서(100)에 포함된 컬러 단위 픽셀(CP1)의 예시적인 구성을 설명한다.
도 3a 내지 도 3d를 참조하면, 이미지 센서(100)는 기판(102)에서 2 × 2 행렬로 배열된 네 개의 서브픽셀(SP1)을 포함하는 컬러 단위 픽셀(CP1)과, 컬러 단위 픽셀(CP1)에서 네 개의 서브픽셀(SP1) 각각을 분리하도록 구성된 픽셀 분리 구조물(110)을 포함할 수 있다. 네 개의 서브픽셀(SP1)은 외측 분리막(112)에 의해 한정되는 센싱 영역(SA)을 포함할 수 있다. 센싱 영역(SA)은 컬러 단위 픽셀(CP1)의 외부로부터 입사되는 빛을 센싱하는 영역일 수 있다. 예를 들어, 한 개의 컬러 단위 픽셀(CP1)에 포함된 네 개의 서브픽셀(SP1)은 동일한 컬러의 픽셀로 이루어질 수 있다. 도 3a 내지 도 3d에는 컬러 단위 픽셀(CP1)이 픽셀 분리 구조물(110)에 의해 한정되는 네 개의 서브픽셀(SP1)을 포함하는 구성이 예시되어 있으나, 본 발명의 기술적 사상의 범위 내에서 다양한 변형 및 변경이 가능하다. 컬러 단위 픽셀(CP1)은 m × n 행렬로 배열된 복수의 서브픽셀을 포함할 수 있으며, 여기서, m 및 n은 각각 2 이상의 자연수, 예를 들면 2 내지 10의 자연수일 수 있다.
기판(102)은 반도체 층으로 이루어질 수 있다. 예시적인 실시예들에서, 기판(102)은 P 형 불순물로 도핑된 반도체층으로 이루어질 수 있다. 예를 들면, 기판(102)은 Si, Ge, SiGe, Ⅱ-Ⅵ족 화합물 반도체, Ⅲ-Ⅴ족 화합물 반도체, 또는 이들의 조합으로 이루어지는 반도체 층으로 이루어질 수 있다. 예시적인 실시예들에서, 기판(102)은 P 형 벌크(bulk) 실리콘 기판으로부터 에피택셜 성장된 P 형 에피택셜 반도체층으로 이루어질 수 있다. 기판(102)은 상호 반대측 표면인 프론트사이드 면(102A) 및 백사이드 면(102B)을 포함할 수 있다.
컬러 단위 픽셀(CP1)은 복수의 서브픽셀(SP1) 각각의 내부에 하나씩 배치된 복수의 포토다이오드를 포함할 수 있다. 상기 복수의 포토다이오드는 제1 내지 제4 포토다이오드(PD1, PD2, PD3, PD4)를 포함할 수 있다. 한 개의 서브픽셀(SP1)은 제1 내지 제4 포토다이오드(PD1, PD2, PD3, PD4) 중에서 선택된 하나의 포토다이오드를 포함할 수 있다. 컬러 단위 픽셀(CP1)은 제1 내지 제4 포토다이오드(PD1, PD2, PD3, PD4)가 한 개의 플로팅 디퓨전 영역(FD)을 공유하는 구조를 가질 수 있다. 제1 내지 제4 포토다이오드(PD1, PD2, PD3, PD4)는 각각 센싱 영역(SA) 내에서 플로팅 디퓨전 영역(FD)의 주위에 배치될 수 있다. 제1 내지 제4 포토다이오드(PD1, PD2, PD3, PD4)는 플로팅 디퓨전 영역(FD)을 포위하도록 플로팅 디퓨전 영역(FD)을 중심으로 방사 방향 외측에 배치될 수 있다.
한 개의 컬러 단위 픽셀(CP1)에 포함된 네 개의 서브픽셀(SP1) 각각의 트랜스퍼 트랜지스터(TX)는 한 개의 플로팅 디퓨전 영역(FD)을 공통 드레인 영역으로서 공유할 수 있다. 도 3a 내지 도 3d에는 한 개의 컬러 단위 픽셀(CP1)에 포함된 네 개의 서브픽셀(SP1)이 한 개의 플로팅 디퓨전 영역(FD)을 공유하는 경우를 예시하였으나, 본 발명의 기술적 사상은 이에 한정되지 않는다. 본 발명의 기술적 사상에 의하면, 한 개의 컬러 단위 픽셀(CP1)에 포함된 네 개의 서브픽셀(SP1)은 각각 별도의 플로팅 디퓨전 영역(FD)을 포함하거나, 네 개의 서브픽셀(SP1) 중 적어도 2 개의 서브픽셀(SP1)이 한 개의 플로팅 디퓨전 영역을 공유하는 구조를 가질 수 있다.
도 3a 내지 도 3d에 예시한 바와 같이, 이미지 센서(100)는 컬러 단위 픽셀(CP1)에서 복수의 서브픽셀(SP1) 각각을 분리하도록 구성된 픽셀 분리 구조물(110)을 포함할 수 있다. 픽셀 분리 구조물(110)은 외측 분리막(112), 복수의 분리막 연결부(113), 복수의 내측 분리막(114), 도핑된 분리 라이너(doped isolation liner, 116) 및 도핑된 분리 필라(doped isolation pillar, 118)를 포함할 수 있다.
픽셀 분리 구조물(110)에서, 외측 분리막(112)은 컬러 단위 픽셀(CP1)의 크기를 한정하도록 컬러 단위 픽셀(CP1)을 포위할 수 있다. 복수의 분리막 연결부(113) 및 복수의 내측 분리막(114)은 외측 분리막(112)에 의해 한정되는 영역 내에서 복수의 서브픽셀(SP1) 각각의 일부 영역의 크기를 한정할 수 있다. 복수의 분리막 연결부(113) 및 복수의 내측 분리막(114)은 각각 복수의 서브픽셀(SP1) 중 서로 인접한 2 개의 서브픽셀(SP1) 사이에 개재된 부분을 포함할 수 있다. 도핑된 분리 라이너(116)는 센싱 영역(SA)에 대면하는 외측 분리막(112) 측벽과, 제1 내지 제4 포토다이오드(PD1, PD2, PD3, PD4)에 대면하는 복수의 분리막 연결부(113) 및 복수의 내측 분리막(114) 각각의 양 측벽을 덮을 수 있다.
복수의 분리막 연결부(113) 각각은, 외측 분리막(112)의 내측벽에서, 컬러 단위 픽셀(CP1)의 내측으로 연장되어 형성될 수 있다. 또한, 복수의 분리막 연결부(113) 각각의 상면은 기판(102)의 프론트사이드 면(102A)에 접하며 형성될 수 있다. 예를 들어, 이미지 센서(100)는 네 개의 분리막 연결부(113)를 포함할 수 있다. 또한, 복수의 내측 분리막(114) 각각은 서로 수평 방향(X 방향 및/또는 Y 방향)으로 이격되어, 복수의 분리막 연결부(113) 각각의 하부에서 수직 하 방향으로 연장되어 형성될 수 있다. 복수의 내측 분리막(114) 중 적어도 하나의 내측 분리막(114)의 일 측면 전체는, 외측 분리막(112)의 내측면에 접할 수 있다.
본 명세서에서, 어떤 구성요소의 하면은 수직 방향(Z 방향)으로 이격된 두 개의 면 중, 마이크로 렌즈(ML)에 더 가까운 면을 의미할 수 있고, 어떤 구성요소의 상면은 상기 두 개의 면 중, 하면에 반대되는 면을 의미할 수 있다.
외측 분리막(112) 및 복수의 내측 분리막(114) 각각은 복수의 분리막 연결부(113)를 통해 서로 연결될 수 있다. 예를 들어, 외측 분리막(112) 및 복수의 내측 분리막(114) 각각은 복수의 분리막 연결부(113)를 통해 서로 전기적으로 연결될 수 있다. 예를 들어, 외측 분리막(112)에 바이어스 전압(Vbias)이 인가되는 경우, 바이어스 전압(Vbias)은 복수의 내측 분리막(114) 각각에 인가될 수 있다. 복수의 내측 분리막(114) 각각의 하면에 인접한 부분에는, 제2 도핑된 분리 필라(118B)가 게재될 수 있다.
바이어스 전압(Vbias)은 외부 배선층을 통해 전압 인가 배선층(190)으로 인가될 수 있다. 이미지 센서(100)는 전압 인가 배선층(190)과 픽셀 분리 구조물(110) 사이를 전기적으로 연결하는 복수의 콘택(192)을 포함할 수 있다. 또 다른 실시예에서, 픽셀 분리 구조물(110)에 전압을 인가하는 전압 인가 배선층(190)과 콘택(192)은 픽셀 분리 구조물(110)의 하부에 형성될 수도 있다. 이 경우 콘택(192)은 배면 콘택(back contact, BA)일 수 있다.
도핑된 분리 필라(118)는 컬러 단위 픽셀(CP1)의 중심에 인접하여 배치되는 한 개의 제1 도핑된 분리 필라(118A) 및 상기 제1 도핑된 분리 필라(118A)와 수평 방향(X 방향 및/또는 Y 방향)으로 이격되어 배치되는 복수의 제2 도핑된 분리 필라(118B)를 포함할 수 있다.
제1 도핑된 분리 필라(118A)는 한 개의 컬러 단위 픽셀(CP1)에 포함된 네 개의 서브픽셀(SP1)에 접할 수 있고, 복수의 내측 분리막(114)과 함께 복수의 서브픽셀(SP1) 각각의 일부 영역의 크기를 한정할 수 있다. 제2 도핑된 분리 필라(118B)는 2 개의 서브픽셀(SP1) 및 내측 분리막(114)에 접할 수 있다. 제2 도핑된 분리 필라(118B)는 내측 분리막(114)의 적어도 일부가 수평 방향(X 방향 및/또는 Y 방향)으로 이격되도록 배치될 수 있다.
기판(102)의 높이인 제1 높이(H1)의 범위는 약 0.5 마이크로미터 내지 3 마이크로미터일 수 있다. 또한, 제2 도핑된 분리 필라(118B)의 높이인 제2 높이(H2)의 범위는 약 0.4 마이크로미터 내지 약 2.4 마이크로미터 일 수 있다. 제1 높이(H1)는 제2 높이(H2)보다 클 수 있다. 또한, 제1 높이(H1)는 분리막 연결부(113)의 높이인 제3 높이(H3)의 약 500% 이내일 수 있다. 제3 높이(H3)는 약 0.1 마이크로미터 내지 약 0.6 마이크로미터일 수 있다.
복수의 내측 분리막(114)의 하면 각각의 수평 폭인 제1 폭(W1)의 범위는 약 50nm 내지 약 400nm 일 수 있다. 또한, 제2 도핑된 분리 필라(118B) 각각의 수평 폭인 제2 폭(W2)의 범위는 약 50nm 내지 약 400nm 이다. 다만, 제1 폭(W1) 및 제2 폭(W2)의 범위는 이에 한정되지 않으며, 다양하게 변형될 수 있음은 물론이다.
도 3b 및 도 3c에 예시한 바와 같이, 픽셀 분리 구조물(110)의 외측 분리막(112) 및 복수의 내측 분리막(114) 각각에서 기판(102)의 프론트사이드 면(102A)에 인접한 상부 측벽은 국부 분리막(104)으로 덮일 수 있다. 국부 분리막(104)은 실리콘 산화막으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
도 3d에 예시한 바와 같이, 픽셀 분리 구조물(110)에서, 외측 분리막(112) 및 복수의 내측 분리막(114)은 분리막 연결부(113)를 통해 일체로 연결되고, 도핑된 분리 라이너(116) 및 도핑된 분리 필라(118)는 일체로 연결될 수 있다. 예를 들어, 복수의 내측 분리막(114) 각각의 일 측벽은 외측 분리막(112)에 접할 수 있다. 또한, 복수의 내측 분리막(114) 중 적어도 일부의 내측 분리막(114)의 측벽은 제1 도핑된 분리 필라(118A)에 접할 수 있다.
도 3b에 예시한 바와 같이, 픽셀 분리 구조물(110)에서 도핑된 분리 라이너(116)의 최상면의 높이와 도핑된 분리 필라(118)의 최상면의 높이는 외측 분리막(112) 및 복수의 내측 분리막(114) 각각의 최상면의 높이보다 낮을 수 있다. 예시적인 실시예들에서, 도핑된 분리 라이너(116)의 최상면의 높이와 도핑된 분리 필라(118)의 최상면의 높이는 서로 다를 수 있다. 도핑된 분리 라이너(116)는 기판(102)의 프론트사이드 면(102A)으로부터 수직 방향(Z 방향)을 따라 제1 깊이(D6)만큼 이격되고, 도핑된 분리 필라(118)는 기판(102)의 프론트사이드 면(102A)으로부터 수직 방향(Z 방향)을 따라 제2 깊이(D8)만큼 이격될 수 있다. 예시적인 실시예들에서, 제1 깊이(D6)는 제2 깊이(D8)보다 클 수 있다. 다른 예시적인 실시예들에서, 제1 깊이(D6)는 제2 깊이(D8)보다 작을 수 있다. 또 다른 예시적인 실시예들에서, 제1 깊이(D6) 및 제2 깊이(D8)는 동일 또는 유사할 수 있다.
외측 분리막(112) 및 내측 분리막(114) 각각의 수평 방향(X 방향 및/또는 Y 방향) 폭은 기판(102)의 프론트사이드 면(102A)에 인접한 영역에서 가장 크고, 백사이드 면(102B)에 가까워질수록 점차 작아질 수 있다.
도 3b에 예시한 바와 같이, 플로팅 디퓨전 영역(FD)은 제1 도핑된 분리 필라(118A)와 수직 방향(Z 방향)으로 오버랩되도록 배치될 수 있다. 플로팅 디퓨전 영역(FD)은 제1 도핑된 분리 필라(118A)의 상면을 덮을 수 있다. 국부 분리막(104)은 도핑된 분리 라이너(116)와 수직 방향(Z 방향)으로 오버랩되도록 배치될 수 있다. 국부 분리막(104)은 도핑된 분리 라이너(116)의 상면을 덮을 수 있다. 도핑된 분리 라이너(116) 및 제1 도핑된 분리 필라(118A)는 각각 수직 방향(Z 방향)에서 외측 분리막(112) 및 내측 분리막(114) 각각의 길이보다 더 작은 길이를 가질 수 있다.
제1 도핑된 분리 필라(118A)는 플로팅 디퓨전 영역(FD)을 사이에 두고 기판(102)의 프론트사이드 면(102A)으로부터 수직 방향(Z 방향)으로 이격되어 있을 수 있다. 제1 도핑된 분리 필라(118A)는 플로팅 디퓨전 영역(FD)의 저면으로부터 기판(102)의 백사이드 면(102B)까지 수직 방향(Z 방향)을 따라 길게 연장된 기둥 형상을 가질 수 있다.
제2 도핑된 분리 필라(118B)는 내측 분리막 연결부(113)에서 기판(102)의 백사이드 면(102B)까지 수직 방향(Z 방향)을 따라 길게 연장된 기둥 형상을 가질 수 있다. 하나의 내측 분리막(114)의 내부에, 하나 이상의 제2 도핑된 분리 필라(118B)가 배치될 수 있다. 제2 도핑된 분리 필라(118B)는 내측 분리막(114)의 적어도 일부를 서로 수평 방향(X 방향 및/또는 Y 방향)으로 이격시킬 수 있다.
예시적인 실시예들에서, 외측 분리막(112), 분리막 연결부(113) 및 복수의 내측 분리막(114) 각각은 실리콘 산화물, 실리콘 질화물, SiCN, SiON, SiOC, 폴리실리콘, 금속, 금속 질화물, 금속 산화물, BSG(borosilicate glass), PSG(phosphosilicate glass), BPSG(borophosphosilicate glass), PE-TEOS(plasma enhanced tetraethyl orthosilicate), FSG(fluoride silicate glass), CDO(carbon doped silicon oxide), OSG(organosilicate glass), 에어(air), 또는 이들의 조합을 포함할 수 있으나, 이들에 한정되는 것은 아니다. 본 명세서에서 용어 "에어"는 대기 또는 제조 공정 중에 존재할 수 있는 다른 가스들을 의미할 수 있다. 외측 분리막(112), 분리막 연결부(113) 및 복수의 내측 분리막(114) 중 적어도 하나가 금속을 포함하는 경우, 상기 금속은 텅스텐(W), 구리(Cu), 또는 이들의 조합으로 이루어질 수 있다. 외측 분리막(112), 분리막 연결부(113) 및 복수의 내측 분리막(114) 중 적어도 하나가 금속 질화물을 포함하는 경우, 상기 금속 질화물은 TiN, TaN, 또는 이들의 조합으로 이루어질 수 있다. 외측 분리막(112), 분리막 연결부(113) 및 복수의 내측 분리막(114) 중 적어도 하나가 금속 산화물을 포함하는 경우, 상기 금속 산화물은 ITO(indium tin oxide), 산화알루미늄(Al2O3), 또는 이들의 조합으로 이루어질 수 있다.
예시적인 실시예들에서, 외측 분리막(112), 분리막 연결부(113) 및 복수의 내측 분리막(114) 각각의 내부는 폴리실리콘으로 채워지고 겉은 SiO2로 덮힌 구조일 수 있다.
예시적인 실시예들에서, 도핑된 분리 라이너(116) 및 도핑된 분리 필라(118)는 각각 P+ 형 불순물로 도핑된 실리콘 영역으로 이루어질 수 있다. 예를 들면, 도핑된 분리 라이너(116) 및 도핑된 분리 필라(118)는 각각 보론(B) 이온으로 도핑된 실리콘 영역으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
예시적인 실시예들에서, 도핑된 분리 라이너(116) 및 도핑된 분리 필라(118)는 각각 서브픽셀(SP1) 내에서의 암전류(dark current)를 감소시켜 이미지 센서(100)의 품질을 향상시킬 수 있다. 도핑된 분리 라이너(116)는 외측 분리막(112)과 도핑된 분리 라이너(116)와의 사이, 및 복수의 내측 분리막(114)과 도핑된 분리 라이너(116)와의 사이의 표면 결함으로부터 생성된 전자-정공 쌍(electron-hole pair)에 의해 암전류가 발생하는 것을 감소시킬 수 있다.
도 3b 및 도 3c에 예시한 바와 같이, 기판(102)의 프론트사이드 면(102A) 위에는 배선 구조물(MS)이 배치될 수 있다. 배선 구조물(MS)은 복수의 트랜스퍼 트랜지스터(TX)를 덮는 복수 층 구조의 제1 내지 제4 층간 절연막(182A, 182B, 182C, 182D)과, 제1 내지 제4 층간 절연막(182A, 182B, 182C, 182D) 각각의 위에 형성된 복수 층 구조의 복수의 배선층(184)을 포함할 수 있다. 제1 내지 제4 층간 절연막(182A, 182B, 182C, 182D) 및 복수의 배선층(184) 각각의 층 수 및 배치는 도 3b 및 도 3c에 예시한 바에 한정되지 않으며, 필요에 따라 다양한 변경 및 변형이 가능하다.
배선 구조물(MS)에 포함된 복수의 배선층(184)은 제1 내지 제4 포토다이오드(PD1, PD2, PD3, PD4)와 전기적으로 연결되는 복수의 트랜지스터와, 상기 복수의 트랜지스터에 연결되는 배선들을 포함할 수 있다. 복수의 배선층(184)의 배치는 제1 내지 제4 포토다이오드(PD1, PD2, PD3, PD4)의 배치와 무관하게 자유롭게 배치될 수 있다.
기판(102)의 백사이드 면(102B) 위에는 광 투과 구조물(LTS)이 배치될 수 있다. 광 투과 구조물(LTS)은 백사이드 면(102B) 위에 차례로 적층된 제1 평탄화막(122), 복수의 컬러 필터(CF), 제2 평탄화막(124), 및 복수의 마이크로 렌즈(ML)를 포함할 수 있다. 광 투과 구조물(LTS)은 외부에서 입사되는 광을 집광 및 필터링하여 센싱 영역(SA)으로 제공할 수 있다.
복수의 컬러 필터(CF)는 복수의 서브픽셀(SP1) 각각에 하나씩 대응하여 배치될 수 있다. 복수의 컬러 필터(CF)는 각각 기판의 백사이드 면(102B) 위에서 서브픽셀(SP1)의 센싱 영역(SA)을 덮을 수 있다. 하나의 컬러 단위 픽셀(CP1)에 포함된 복수의 컬러 필터(CF)는 동일한 색의 컬러 필터로 이루어질 수 있다.
마이크로 렌즈(ML)는 컬러 단위 픽셀(CP1)에 대응하여 배치될 수 있다. 마이크로 렌즈(ML)는 복수의 컬러 필터(CF)를 사이에 두고 복수의 서브픽셀(SP1)을 덮을 수 있다. 제1 내지 제4 포토다이오드(PD1, PD2, PD3, PD4)는 공통된 한 개의 마이크로 렌즈(ML)로 덮일 수 있다. 복수의 서브픽셀(SP1)은 각각 기판(102)의 백사이드 면(102B) 측으로부터 광을 수신하는 BSI(backside illumination) 구조를 가질 수 있다. 마이크로 렌즈(ML)는 제1 내지 제4 포토다이오드(PD1, PD2, PD3, PD4)로 입사되는 빛을 집광할 수 있도록 외측으로 볼록한 형상을 가질 수 있다.
광 투과 구조물(LTS)에서, 제1 평탄화막(122)은 이미지 센서(100)의 제조 공정 중에 기판(102)이 손상되는 것을 방지하기 위한 버퍼막으로 사용될 수 있다. 제1 평탄화막(122) 및 제2 평탄화막(124)은 각각 실리콘 산화막, 실리콘 질화막, 수지, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
예시적인 실시예들에서, 복수의 컬러 필터(CF)는 각각 그린 컬러 필터, 레드 컬러 필터, 또는 블루 컬러 필터로 이루어질 수 있다. 다른 예시적인 실시예들에서, 복수의 컬러 필터(CF)는 시안 컬러 필터, 마젠타 컬러 필터, 또는 황색 컬러 필터 등과 같은 다른 컬러 필터를 포함할 수도 있다.
예시적인 실시예들에서, 광 투과 구조물(LTS)은 제1 평탄화막(122) 상에 배치된 격벽(126)을 더 포함할 수 있다. 격벽(126)은 픽셀 분리 구조물(110)과 수직 방향(Z 방향)으로 오버랩되는 위치에 배치될 수 있다. 격벽(126)의 상면 및 측벽은 컬러 필터(CF)로 덮일 수 있다. 격벽(126)은 컬러 필터(CF)를 통과하는 입사광이 측면으로 반사되거나 산란되는 것을 방지하는 역할을 할 수 있다. 예를 들면, 격벽(126)은 컬러 필터(CF)와 제1 평탄화막(122)과의 사이의 계면에서 반사 또는 산란되는 광자가 다른 센싱 영역(SA)으로 이동하는 것을 방지하는 역할을 할 수 있다. 예시적인 실시예들에서, 격벽(126)은 금속을 포함할 수 있다. 예를 들면, 격벽(126)은 텅스텐(W), 알루미늄(Al), 구리(Cu), 또는 이들의 조합을 포함할 수 있으나, 이들에 한정되는 것은 아니다.
도 3b 및 도 3c에 예시한 바와 같이, 제1 내지 제4 포토다이오드(PD1, PD2, PD3, PD4) 각각은 제1 반도체 영역(132), 제2 반도체 영역(134) 및 제1 반도체 영역(132)과 제2 반도체 영역(134)과의 접합면(junction)을 포함할 수 있다. 제1 반도체 영역(132)은 P 형 불순물로 도핑된 반도체 영역으로서, 기판(102)의 프론트사이드 면(102A)에 인접하게 배치될 수 있다. 제1 반도체 영역(132)은 HAD(hole accumulated device) 영역으로 이용될 수 있다. 제1 반도체 영역(132)의 불순물 농도는 기판(102)을 구성하는 P 형 반도체층의 불순물 농도보다 더 클 수 있다. 제2 반도체 영역(134)은 N 형 불순물로 도핑된 반도체 영역으로서, 제1 반도체 영역(132)을 사이에 두고 기판(102)의 프론트사이드 면(102A)으로부터 이격된 위치에서 제1 반도체 영역(132)에 접할 수 있다.
도 3b에 예시한 바와 같이, 한 개의 서브픽셀(SP1)에 포함된 트랜스퍼 트랜지스터(TX)는 게이트 유전막(142), 트랜스퍼 게이트(144), 및 채널 영역(CH)을 포함할 수 있다. 채널 영역(CH)은 기판(102) 중 게이트 유전막(142)에 인접한 위치에 배치될 수 있다. 기판(102)의 프론트사이드 면(102A) 위에서 게이트 유전막(142) 및 트랜스퍼 게이트(144) 각각의 측벽들은 절연 스페이서(146)로 덮일 수 있다. 예시적인 실시예들에서, 게이트 유전막(142)은 실리콘 산화막으로 이루어질 수 있다. 예시적인 실시예들에서, 트랜스퍼 게이트(144)는 도핑된 폴리실리콘, 금속, 금속 실리사이드, 금속 질화물, 또는 금속 함유막 중 적어도 하나를 포함할 수 있다. 예를 들면, 트랜스퍼 게이트(144)는 인(P) 또는 비소(As)와 같은 N 형 불순물로 도핑된 폴리실리콘으로 이루어질 수 있다. 예시적인 실시예들에서, 절연 스페이서(140)는 각각 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 또는 이들의 조합으로 이루어질 수 있다. 그러나, 게이트 유전막(142), 트랜스퍼 게이트(144), 및 절연 스페이서(146) 각각의 구성 물질이 상기 예시한 바에 한정되는 것은 아니며, 본 발명의 기술적 사상의 범위 내에서 다양하게 변형 가능하다.
복수의 트랜스퍼 트랜지스터(TX) 각각의 트랜스퍼 게이트(144)는 제1 내지 제4 포토다이오드(PD1, PD2, PD3, PD4) 중에서 선택된 하나의 포토다이오드에서 생성되는 광전하를 플로팅 디퓨전 영역(FD)으로 전송할 수 있다. 본 예에서는 복수의 트랜스퍼 트랜지스터(TX)가 각각의 트랜스퍼 게이트(144)의 일부가 기판(102)의 프론트사이드 면(102A)으로부터 기판(102) 내에 매립된 구조를 가지는 리세스 채널 트랜지스터 구조를 가지는 경우를 예시하였다. 그러나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니며, 본 발명의 기술적 사상의 범위 내에서 다양한 구조를 가지는 트랜스퍼 트랜지스터를 채용할 수 있다.
복수의 서브픽셀(SP1) 각각에서, 제1 내지 제4 포토다이오드(PD1, PD2, PD3, PD4)는 기판(102)의 백사이드 면(102B)을 덮는 한 개의 마이크로 렌즈(ML)를 통과한 빛을 수광하여 광전하를 생성하고, 이와 같이 생성된 광전하가 제1 내지 제4 포토다이오드(PD1, PD2, PD3, PD4)에 축적됨으로써 상기 제1 내지 제4 픽셀 신호가 생성될 수 있다. 복수의 서브픽셀(SP1)에서 제1 내지 제4 포토다이오드(PD1, PD2, PD3, PD4)로부터 출력되는 상기 제1 내지 제4 픽셀 신호로부터 오토 포커싱(auto-focusing) 정보를 추출할 수 있다.
도 1 내지 도 3d를 참조하여 설명한 이미지 센서(100)는 컬러 단위 픽셀(CP1)에 포함된 복수의 서브픽셀(SP1) 각각을 분리하도록 구성된 픽셀 분리 구조물(110)을 포함한다. 픽셀 분리 구조물(110)은 외측 분리막(112), 복수의 분리막 연결부(113), 복수의 내측 분리막(114), 도핑된 분리 라이너(116), 및 도핑된 분리 필라(118)를 포함한다. 외측 분리막(112)은 컬러 단위 픽셀(CP1)을 포위한다. 복수의 분리막 연결부(113)는 외측 분리막(112)과 내측 분리막(114)을 서로 연결시키도록 구성된다. 복수의 내측 분리막(114)은 외측 분리막(112)에 의해 한정되는 영역 내에서 복수의 서브픽셀(SP1) 중 서로 인접한 2 개의 서브픽셀(SP1) 사이에 개재된 부분을 포함한다. 도핑된 분리 라이너(116)는 복수의 내측 분리막(114) 각각의 양 측벽을 덮는다. 도핑된 분리 필라(118)는 한 개의 컬러 단위 픽셀(CP1)에 포함된 복수의 서브픽셀(SP1)에 접하고, 복수의 내측 분리막(114)과 함께 복수의 서브픽셀(SP1) 각각의 일부 영역의 크기를 한정한다.
도핑된 분리 필라(118)는 P+ 형 불순물로 도핑된 실리콘 영역으로 이루어질 수 있다. 이미지 센서(100)의 제조 과정에서 외측 분리막(112), 분리막 연결부(113) 및 복수의 내측 분리막(114)의 형성 공정은 도핑된 분리 필라(118)의 형성 공정과 별도로 형성될 수 있다. 또한, 본 개시의 이미지 센서(100)는 복수의 내측 분리막(114) 각각의 적어도 일부를 수평 방향(X 방향 및/또는 Y 방향)으로 이격시키는 제2 도핑된 분리 필라(118B)를 포함하여, 픽셀의 전하가 포화 수준을 초과하는 블루밍(blooming) 효과가 감소될 수 있다.
또한, 외측 분리막(112) 및 복수의 내측 분리막(114)이 분리막 연결부(113)를 통해 전기적으로 연결되어, 외측 분리막(112)에 바이어스 전압(Vbias)이 인가된 경우에도, 복수의 내측 분리막(114) 각각에 바이어스 전압(Vbias)이 인가될 수 있다.
도 4는 본 개시의 일 실시예에 따른 이미지 센서를 설명하기 위한 단면도로, 도 3a의 II - II'선 단면도이다. 도 4를 참조하여 이미지 센서(100a)에 포함된 컬러 단위 픽셀(CP1a)의 예시적인 구성을 설명한다. 도 4에서, 도 3a 내지 도 3d에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 4를 참조하면, 픽셀 분리 구조물(110a)은 외측 분리막(112a), 분리막 연결부(113a), 내측 분리막(114a) 및 도핑된 분리 필라(118a)를 포함할 수 있다. 픽셀 분리 구조물(110a)에서 외측 분리막(112a) 및 내측 분리막(114a)은 기판(102)의 프론트사이드 면(102A)으로부터 백사이드 면(102B)까지 기판(102)을 수직 방향(Z 방향)으로 관통할 수 있다. 외측 분리막(112a), 및 내측 분리막(114a) 각각은, 각각의 수평 방향(X 방향 및/또는 Y 방향) 폭을 일정하게 유지하면서, 기판(102)의 적어도 일부를 수직 방향(Z 방향)으로 관통할 수 있다. 또한, 분리막 연결부(113a) 및 도핑된 분리 필라(118a) 역시, 각각의 수평 방향(X 방향 및/또는 Y 방향) 폭을 일정하게 유지하면서, 기판(102)의 적어도 일부를 수직 방향(Z 방향)으로 관통할 수 있다.
도 5a는 본 개시의 일 실시예에 따른 이미지 센서를 설명하기 위한 평면도이고, 도 5b는 도 5a의 II - II'선 단면도이다. 도 5a 및 도 5b에는 이미지 센서(200) 중 도 3b 및 도 3c에 예시한 수직 레벨(LV1)에 대응하는 수직 레벨에서의 이미지 센서(200)의 일부 구성 요소들이 예시되어 있다. 도 5a 및 도 5b를 참조하여 이미지 센서(200)에 포함된 컬러 단위 픽셀(CP2)의 예시적인 구성을 설명한다. 도 5a 및 도 5b에서, 도 3a 내지 도 3d에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 5a 및 도 5b을 참조하면, 이미지 센서(200)는 도 3a 내지 도 3d를 참조하여 설명한 이미지 센서(100)와 대체로 동일한 구성을 가질 수 있다. 단, 이미지 센서(200)는 2 × 2 행렬로 배열된 네 개의 서브픽셀(SP2)을 포함하는 컬러 단위 픽셀(CP2)과, 컬러 단위 픽셀(CP2)에서 네 개의 서브픽셀(SP2) 각각을 분리하도록 구성된 픽셀 분리 구조물(210)을 포함할 수 있다.
한 개의 컬러 단위 픽셀(CP2)에 포함된 네 개의 서브픽셀(SP2)은 외측 분리막(212)에 의해 한정되는 센싱 영역(SA)을 포함할 수 있다. 센싱 영역(SA)은 서브픽셀(SP2)의 외부로부터 입사되는 빛을 센싱하는 영역일 수 있다. 한 개의 컬러 단위 픽셀(CP2)에 포함된 네 개의 서브픽셀(SP2)은 동일한 컬러의 픽셀로 이루어질 수 있다.
픽셀 분리 구조물(210)은 컬러 단위 픽셀(CP2)에서 복수의 서브픽셀(SP31) 각각을 분리하도록 구성될 수 있다. 픽셀 분리 구조물(210)은 외측 분리막(212), 분리막 연결부(213), 복수의 내측 분리막(214), 도핑된 분리 라이너(216) 및 복수의 도핑된 분리 필라(218)를 포함할 수 있다.
픽셀 분리 구조물(210)을 구성하는 외측 분리막(212), 분리막 연결부(213), 복수의 내측 분리막(214), 도핑된 분리 라이너(216), 및 복수의 도핑된 분리 필라(218)는 도 3a 내지 도 3d를 참조하여 외측 분리막(112), 복수의 분리막 연결부(113), 복수의 내측 분리막(114), 도핑된 분리 라이너(116), 및 도핑된 분리 필라(118)에 대하여 설명한 바와 대체로 동일한 구성을 가질 수 있다. 단, 복수의 내측 분리막(214)은 외측 분리막(212)에 인접하여 배치된 복수의 제1 내측 분리막(214A) 및 컬러 단위 픽셀(CP31)의 중심에 인접하여 배치된 제2 내측 분리막(214B)을 포함할 수 있다. 제1 내측 분리막(214A)의 적어도 일부 및 제2 내측 분리막(214B)의 적어도 일부는 수평 방향(X 방향 및/또는 Y 방향)으로 이격될 수 있다.
분리막 연결부(213)는 외측 분리막(212)의 내측면에서, 컬러 단위 픽셀(CP2)의 중심을 향하여 연장될 수 있다. 분리막 연결부(213)는 수평 평면에서 볼 때 십자 형상(cross shape)을 가질 수 있다. 본 명세서에서, 분리막 연결부(213)는 십자형 분리막 연결부로 칭해질 수도 있다.
복수의 제1 내측 분리막(214A) 및 제2 내측 분리막(214B) 각각은 분리막 연결부(213)의 하면에서 수직 하 방향으로 연장된 기둥 형상을 가질 수 있다. 복수의 제1 내측 분리막(214A) 및 제2 내측 분리막(214B) 각각의 하면에 인접한 부분은 서로 수평 방향(X 방향 및/또는 Y 방향)으로 이격될 수 있다.
외측 분리막(212), 복수의 제1 내측 분리막(214A) 및 제2 내측 분리막(214B) 각각은 분리막 연결부(213)를 통해 서로 연결될 수 있다. 예를 들어, 외측 분리막(212), 복수의 제1 내측 분리막(214A) 및 제2 내측 분리막(214B) 각각은 분리막 연결부(213)를 통해 서로 전기적으로 연결될 수 있다. 예를 들어, 외측 분리막(212)에 바이어스 전압(Vbias)이 인가되는 경우, 바이어스 전압(Vbias)은 복수의 제1 내측 분리막(214A) 및 제2 내측 분리막(214B) 각각에 인가될 수 있다.
또한, 외측 분리막(212) 및 복수의 내측 분리막(214)이 분리막 연결부(213)를 통해 전기적으로 연결되어, 외측 분리막(212)에 바이어스 전압(Vbias)이 인가된 경우에도, 복수의 내측 분리막(214) 각각에 바이어스 전압(Vbias)이 인가될 수 있다. 특히, 외측 분리막(212)에 바이어스 전압(Vbias)이 인가된 경우에도, 분리막 연결부(213)를 통해, 제2 내측 분리막(214B)에 바이어스 전압(Vbias)이 인가될 수 있다.
픽셀 분리 구조물(210)은 서로 이격된 복수의 도핑된 분리 필라(218)를 포함할 수 있다. 상기 복수의 도핑된 분리 필라(218)는 제1 내측 분리막(214A)과 제2 내측 분리막(214B)의 사이에 배치되는 복수의 제1 도핑된 분리 필라(218A) 및, 복수의 제1 내측 분리막(214A) 각각의 사이에 배치되는 복수의 제2 도핑된 분리 필라(218B)를 포함할 수 있다.
복수의 내측 분리막(214)은 12 개의 제1 내측 분리막(214A)과 한 개의 제2 내측 분리막(214B)을 포함할 수 있다. 제2 내측 분리막(214B)은 컬러 단위 픽셀(CP31)의 대략 중앙부에 배치될 수 있다. 제2 내측 분리막(214B)은 X-Y 평면에서 볼 때 십자 형상을 가질 수 있다. 본 명세서에서, 제2 내측 분리막(214B)은 십자형 내측 분리막으로 칭해질 수도 있다.
픽셀 분리 구조물(210)에서 복수의 도핑된 분리 필라(218)는 각각 한 개의 컬러 단위 픽셀(CP2)에 포함된 네 개의 서브픽셀(SP2) 중에서 선택된 2 개의 서브픽셀(SP2) 각각의 포토 다이오드에 접할 수 있다. 복수의 제1 내측 분리막(214A)은 한 개의 컬러 단위 픽셀(CP2)에 포함된 네 개의 서브픽셀(SP31) 중에서 선택된 2 개의 서브픽셀(SP2) 사이에 개재되고, 외측 분리막(212)과 일체로 연결될 수 있다. 복수의 제2 내측 분리막(214B)은 네 개의 서브픽셀(SP2) 중에서 선택된 2 개의 서브픽셀(SP2) 사이에 개재되는 부분들을 포함하고, 제1 내측 분리막(214A)과 일체로 연결될 수 있다. 제2 내측 분리막(214B)의 적어도 일부는 제1 도핑된 분리 필라(218A)를 사이에 두고 제1 내측 분리막(214A)의 적어도 일부으로부터 수평 방향(X 방향 및/또는 Y 방향)으로 이격될 수 있다.
도핑된 분리 라이너(216) 및 도핑된 분리 필라(218)는 일체로 연결될 수 있다. 도핑된 분리 필라(218)는 각각 도 3b를 참조하여 도핑된 분리 필라(118)에 대하여 설명한 바와 유사하게, 기판(102)의 일부를 관통하여 기판(102)의 백사이드 면(102B)까지 수직 방향(Z 방향)을 따라 길게 연장된 기둥 형상을 가질 수 있다. 이미지 센서(200)는 제2 내측 분리막(214B)과 수직 방향(Z 방향)으로 오버랩되도록 배치된 플로팅 디퓨전 영역(FD)을 더 포함할 수 있다. 예를 들어, 플로팅 디퓨전 영역(FD)은 배선 구조물(MS) 상에 배치될 수 있다. 도시하지는 않았지만 또 다른 실시예에서, 플로팅 디퓨전 영역(FD)은 분리막 연결부(213)의 내부에 배치될 수 있다.
예시적인 실시예들에서, 도핑된 분리 라이너(216) 및 복수의 도핑된 분리 필라(218)는 각각 P+ 형 불순물로 도핑된 실리콘 영역으로 이루어질 수 있다. 예를 들면, 도핑된 분리 라이너(216) 및 복수의 도핑된 분리 필라(218)는 각각 보론(B) 이온으로 도핑된 실리콘 영역으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
예시적인 실시예들에서, 도핑된 분리 라이너(216) 및 복수의 도핑된 분리 필라(218)는 각각 서브픽셀(SP31) 내에서의 암전류를 감소시켜 이미지 센서(200)의 품질을 향상시킬 수 있다. 도핑된 분리 라이너(216)는 외측 분리막(212)과 도핑된 분리 라이너(216)와의 사이, 및 복수의 내측 분리막(214)과 도핑된 분리 라이너(216)와의 사이의 표면 결함으로부터 생성된 전자-정공 쌍에 의해 암전류가 발생하는 것을 감소시킬 수 있다.
도 6a는 본 개시의 일 실시예에 따른 이미지 센서를 설명하기 위한 평면도이고, 도 6b는 도 6a의 II - II'선 단면도이다. 도 6a 및 도 6b에는 이미지 센서(300) 중 도 3b 및 도 3c에 예시한 수직 레벨(LV1)에 대응하는 수직 레벨에서의 이미지 센서(300)의 일부 구성 요소들이 예시되어 있다. 도 6a 및 도 6b를 참조하여 이미지 센서(300)에 포함된 컬러 단위 픽셀(CP3)의 예시적인 구성을 설명한다. 도 6a 및 도 6b에서, 도 3a 내지 도 3d에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 6a 및 도 6b을 참조하면, 이미지 센서(300)는 도 3a 내지 도 3d를 참조하여 설명한 이미지 센서(100)와 대체로 동일한 구성을 가질 수 있다. 단, 이미지 센서(300)는 2 × 2 행렬로 배열된 네 개의 서브픽셀(SP3)을 포함하는 컬러 단위 픽셀(CP31)과, 컬러 단위 픽셀(CP3)에서 네 개의 서브픽셀(SP3) 각각을 분리하도록 구성된 픽셀 분리 구조물(310)을 포함할 수 있다.
도 6a 및 도 6b를 참조하면, 픽셀 분리 구조물(310)은 외측 분리막(312), 분리막 연결부(313), 내측 분리막(314), 도핑된 분리 라이너(316) 및 도핑된 분리 필라(318)를 포함할 수 있다.
외측 분리막(312)과 내측 분리막(314)의 사이에 제1 도핑된 분리 필라(318A)가 배치될 수 있다. 따라서, 외측 분리막(312)의 적어도 일부와, 복수의 내측 분리막(314) 각각의 적어도 일부 사이에는 제1 도핑된 분리 필라(318A)가 개재될 수 있다. 따라서, 외측 분리막(312)과 복수의 내측 분리막(314) 각각은 분리막 연결부(313)를 통해 서로 연결될 수 있다. 예를 들어, 외측 분리막(312)과 복수의 내측 분리막(314) 각각은 분리막 연결부(313)를 통해 서로 전기적으로 연결될 수 있다. 외측 분리막(312) 및 복수의 내측 분리막(314)은 일체로 형성될 수 있다. 복수의 내측 분리막(314) 각각은 외측 분리막(312)과 수평 방향(X 방향 및/또는 Y 방향)으로 이격되어 배치될 수 있다.
외측 분리막(312)의 상면 및 복수의 내측 분리막(314)의 상면은 분리막 연결부(313)에 의해 서로 연결될 수 있다. 예를 들어, 외측 분리막(312)의 상면 및 복수의 내측 분리막(314)의 상면은 분리막 연결부(313)에 의해 서로 전기적으로 연결될 수 있다. 예를 들어, 외측 분리막(312)에 바이어스 전압(Vbias)이 인가되는 경우, 바이어스 전압(Vbias)은 복수의 내측 분리막(314) 각각에 인가될 수 있다.
또한, 외측 분리막(312) 및 복수의 내측 분리막(314)이 분리막 연결부(313)를 통해 전기적으로 연결되어, 외측 분리막(312)에 바이어스 전압(Vbias)이 인가된 경우에도, 복수의 내측 분리막(314) 각각에 바이어스 전압(Vbias)이 인가될 수 있다.
이미지 센서(300)는 복수의 도핑된 분리 필라(318) 중 적어도 일부와 수직 방향(Z 방향)으로 오버랩되도록 배치된 플로팅 디퓨전 영역(FD)을 더 포함할 수 있다.
도 7a는 본 발명의 기술적 사상에 의한 실시예들에 따른 전자 시스템의 블록도이고, 도 7b는 도 7a의 전자 시스템에 포함된 카메라 모듈의 상세 블록도이다.
도 7a를 참조하면, 전자 시스템(1000)은 카메라 모듈 그룹(1100), 애플리케이션 프로세서(1200), PMIC(power management integrated circuit)(1300), 및 외부 메모리(1400)를 포함할 수 있다.
카메라 모듈 그룹(1100)은 복수의 카메라 모듈(1100a, 1100b, 1100c)을 포함할 수 있다. 비록 도면에는 3 개의 카메라 모듈(1100a, 1100b, 1100c)이 배치된 실시예가 도시되어 있으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 일부 실시예들에서, 카메라 모듈 그룹(1100)은 2 개의 카메라 모듈만을 포함하도록 변형되어 실시될 수 있다. 또한, 일부 실시예들에서, 카메라 모듈 그룹(1100)은 n 개(n은 4 이상의 자연수)의 카메라 모듈을 포함하도록 변형되어 실시될 수도 있다.
이하, 도 7b를 참조하여, 카메라 모듈(1100b)의 상세 구성에 대해 보다 구체적으로 설명할 것이나, 이하의 설명은 실시예에 따라 다른 카메라 모듈들(1100a, 1100c)에 대해서도 동일하게 적용될 수 있다.
도 7b를 참조하면, 카메라 모듈(1100b)은 프리즘(1105), 광학 경로 폴딩 요소(Optical Path Folding Element, 이하, "OPFE")(1110), 액츄에이터(1130), 이미지 센싱 장치(1140), 및 저장부(1150)를 포함할 수 있다.
프리즘(1105)은 광 반사 물질의 반사면(1107)을 포함하여 외부로부터 입사되는 광(L)의 경로를 변형시킬 수 있다.
일부 실시예들에서, 프리즘(1105)은 제1 방향(도 7b에서 X 방향)으로 입사되는 광(L)의 경로를 상기 제1 방향에 수직인 제2 방향(도 7b에서 Y 방향)으로 변경시킬 수 있다. 또한, 프리즘(1105)은 광 반사 물질의 반사면(1107)의 중심축(1106)을 중심으로 A 방향으로 회전시키거나, 중심축(1106)을 B 방향으로 회전시켜 제1 방향(X 방향)으로 입사되는 광(L)의 경로를 수직인 제2 방향(Y 방향)으로 변경시킬 수 있다. 이때, OPFE(1110)도 제1 방향(X 방향) 및 제2 방향(Y 방향)과 수직인 제3 방향(도 7b에서 Z 방향)으로 이동할 수 있다.
일부 실시예들에서, 도 7b에 도시된 것과 같이, 프리즘(1105)의 A 방향 최대 회전 각도는 플러스(+) A 방향으로는 15 도(degree)이하이고, 마이너스(-) A 방향으로는 15 도보다 클 수 있으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
일부 실시예들에서, 프리즘(1105)은 플러스(+) 또는 마이너스(-) B 방향으로 20 도 내외, 또는 10 도 내지 20 도, 또는 15 도 내지 20 도 사이로 움직일 수 있고, 여기서, 움직이는 각도는 플러스(+) 또는 마이너스(-) B 방향으로 동일한 각도로 움직이거나, 1 도 내외의 범위로 거의 유사한 각도까지 움직일 수 있다.
일부 실시예들에서, 프리즘(1105)은 광 반사 물질의 반사면(1107)을 중심축(1106)의 연장 방향과 평행한 제3 방향(예를 들면, Z 방향)으로 이동할 수 있다.
OPFE(1110)는 예를 들면 m(여기서, m은 자연수) 개의 그룹으로 이루어진 광학 렌즈를 포함할 수 있다. 상기 m 개의 렌즈는 제2 방향(Y 방향)으로 이동하여 카메라 모듈(1100b)의 광학 줌 배율(optical zoom ratio)을 변경할 수 있다. 예를 들면, 카메라 모듈(1100b)의 기본 광학 줌 배율을 Z라고 할 때, OPFE(1110)에 포함된 m 개의 광학 렌즈를 이동시킬 경우, 카메라 모듈(1100b)의 광학 줌 배율은 3Z, 또는 5Z 이상의 광학 줌 배율로 변경될 수 있다.
액츄에이터(1130)는 OPFE(1110) 또는 광학 렌즈(이하, 광학 렌즈로 지칭)를 특정 위치로 이동시킬 수 있다. 예를 들면, 액츄에이터(1130)는 정확한 센싱을 위해 이미지 센서(1142)가 광학 렌즈의 초점 거리(focal length)에 위치하도록 광학 렌즈의 위치를 조정할 수 있다.
이미지 센싱 장치(1140)는 이미지 센서(1142), 제어 로직(1144), 및 메모리(1146)를 포함할 수 있다. 이미지 센서(1142)는 광학 렌즈를 통해 제공되는 광(L)을 이용하여 센싱 대상의 이미지를 센싱할 수 있다. 제어 로직(1144)은 카메라 모듈(1100b)의 전반적인 동작을 제어할 수 있다. 예를 들면, 제어 로직(1144)은 제어 신호 라인(CSLb)을 통해 제공된 제어 신호에 따라 카메라 모듈(1100b)의 동작을 제어할 수 있다.
메모리(1146)는 캘리브레이션 데이터(1147)와 같은 카메라 모듈(1100b)의 동작에 필요한 정보를 저장할 수 있다. 캘리브레이션 데이터(1147)는 카메라 모듈(1100b)이 외부로부터 제공된 광(L)을 이용하여 이미지 데이터를 생성하는데 필요한 정보를 포함할 수 있다. 캘리브레이션 데이터(1147)는 예를 들면, 앞서 설명한 회전도(degree of rotation)에 관한 정보, 초점 거리(focal length)에 관한 정보, 광학 축(optical axis)에 관한 정보 등을 포함할 수 있다. 카메라 모듈(1100b)이 광학 렌즈의 위치에 따라 초점 거리가 변하는 멀티 스테이트(multi-state) 카메라 형태로 구현될 경우, 캘리브레이션 데이터(1147)는 광학 렌즈의 각 위치별(또는 스테이트별) 초점 거리 값과 오토 포커싱(auto-focusing)과 관련된 정보를 포함할 수 있다.
저장부(1150)는 이미지 센서(1142)를 통해 센싱된 이미지 데이터를 저장할 수 있다. 저장부(1150)는 이미지 센싱 장치(1140)의 외부에 배치될 수 있으며, 이미지 센싱 장치(1140)를 구성하는 센서 칩과 스택된(stacked) 형태로 구현될 수 있다. 일부 실시예들에서, 저장부(1150)는 EEPROM(Electrically Erasable Programmable Read-Only Memory)으로 구현될 수 있으나 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
이미지 센서(1142)는 도 1 내지 도 6b를 참조하여 설명한 이미지 센서(100, 100a, 200, 300), 또는 이들로부터 본 발명의 기술적 사상의 범위 내에서 다양하게 변형 및 변경된 이미지 센서로 이루어질 수 있다.
도 7a 및 도 7b를 참조하면, 일부 실시예들에서, 복수의 카메라 모듈(1100a, 1100b, 1100c) 각각은 액츄에이터(1130)를 포함할 수 있다. 이에 따라, 복수의 카메라 모듈(1100a, 1100b, 1100c) 각각은 그 내부에 포함된 액츄에이터(1130)의 동작에 따른 서로 동일하거나 서로 다른 캘리브레이션 데이터(1147)를 포함할 수 있다.
일부 실시예들에서, 복수의 카메라 모듈(1100a, 1100b, 1100c) 중 하나의 카메라 모듈(예를 들면, 1100b)은 앞서 설명한 프리즘(1105)과 OPFE(1110)를 포함하는 폴디드 렌즈(folded lens) 형태의 카메라 모듈이고, 나머지 카메라 모듈들(예를 들면, 1100a 및 1100b)은 프리즘(1105)과 OPFE(1110)가 포함되지 않은 버티칼(vertical) 형태의 카메라 모듈일 수 있으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
일부 실시예들에서, 복수의 카메라 모듈(1100a, 1100b, 1100c) 중 하나의 카메라 모듈(예를 들면, 1100c)은 예를 들면, IR(Infrared Ray)을 이용하여 깊이(depth) 정보를 추출하는 버티컬 형태의 깊이 카메라(depth camera)일 수 있다. 이 경우, 애플리케이션 프로세서(1200)는 이러한 깊이 카메라로부터 제공받은 이미지 데이터와 다른 카메라 모듈(예를 들면, 1100a 또는 1100b)로부터 제공받은 이미지 데이터를 병합(merge)하여 3차원 깊이 이미지(3D depth image)를 생성할 수 있다.
일부 실시예들에서, 복수의 카메라 모듈(1100a, 1100b, 1100c) 중 적어도 두 개의 카메라 모듈(예를 들면, 1100a 및 1100b)은 서로 다른 관측 시야(Field of View, 시야각)를 가질 수 있다. 이 경우, 예를 들면, 복수의 카메라 모듈(1100a, 1100b, 1100c) 중 적어도 두 개의 카메라 모듈(예를 들면, 1100a, 1100b)의 광학 렌즈가 서로 다를 수 있으나, 이에 한정되는 것은 아니다.
또한, 일부 실시예들에서, 복수의 카메라 모듈(1100a, 1100b, 1100c) 각각의 시야각은 서로 다를 수 있다. 이 경우, 복수의 카메라 모듈(1100a, 1100b, 1100c) 각각에 포함된 광학 렌즈 역시 서로 다를 수 있으나, 이에 한정되는 것은 아니다.
일부 실시예들에서, 복수의 카메라 모듈(1100a, 1100b, 1100c) 각각은 서로 물리적으로 분리되어 배치될 수 있다. 즉, 하나의 이미지 센서(1142)의 센싱 영역을 복수의 카메라 모듈(1100a, 1100b, 1100c)이 분할하여 사용하는 것이 아니라, 복수의 카메라 모듈(1100a, 1100b, 1100c) 각각의 내부에 독립적인 이미지 센서(1142)가 배치될 수 있다.
다시 도 7a를 참조하면, 애플리케이션 프로세서(1200)는 이미지 처리 장치(1210), 메모리 컨트롤러(1220), 및 내부 메모리(1230)를 포함할 수 있다. 애플리케이션 프로세서(1200)는 복수의 카메라 모듈(1100a, 1100b, 1100c)과 분리되어 구현될 수 있다. 예를 들면, 애플리케이션 프로세서(1200)와 복수의 카메라 모듈(1100a, 1100b, 1100c)은 별도의 반도체 칩으로 서로 분리되어 구현될 수 있다.
이미지 처리 장치(1210)는 복수의 서브 프로세서(1212a, 1212b, 1212c), 이미지 생성기(1214), 및 카메라 모듈 컨트롤러(1216)를 포함할 수 있다. 이미지 처리 장치(1210)는 복수의 카메라 모듈(1100a, 1100b, 1100c)의 개수에 대응하는 개수의 서브 프로세서(1212a, 1212b, 1212c)를 포함할 수 있다.
각각의 카메라 모듈(1100a, 1100b, 1100c)로부터 생성된 이미지 데이터는 서로 분리된 이미지 신호 라인(ISLa, ISLb, ISLc)을 통해 대응되는 서브 프로세서(1212a, 1212b, 1212c)에 제공될 수 있다. 예를 들면, 카메라 모듈(1100a)로부터 생성된 이미지 데이터는 이미지 신호 라인(ISLa)을 통해 서브 이미지 프로세서(1212a)에 제공되고, 카메라 모듈(1100b)로부터 생성된 이미지 데이터는 이미지 신호 라인(ISLb)을 통해 서브 이미지 프로세서(1212b)에 제공되고, 카메라 모듈(1100c)로부터 생성된 이미지 데이터는 이미지 신호 라인(ISLc)을 통해 서브 이미지 프로세서(1212c)에 제공될 수 있다. 이러한 이미지 데이터 전송은 예를 들면, MIPI(Mobile Industry Processor Interface)에 기반한 카메라 직렬 인터페이스(CSI: Camera Serial Interface)를 이용하여 수행될 수 있으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
한편, 일부 실시예들에서, 하나의 서브 이미지 프로세서가 복수의 카메라 모듈에 대응되도록 배치될 수도 있다. 예를 들면, 서브 이미지 프로세서(1212a)와 서브 이미지 프로세서(1212c)가 도시된 것처럼 서로 분리되어 구현되는 것이 아니라 하나의 서브 이미지 프로세서로 통합되어 구현되고, 카메라 모듈(1100a)과 카메라 모듈(1100c)로부터 제공된 이미지 데이터는 선택 소자(예를 들면, 멀티플렉서) 등을 통해 선택된 후, 통합된 서브 이미지 프로세서에 제공될 수 있다.
각각의 서브 프로세서(1212a, 1212b, 1212c)에 제공된 이미지 데이터는 이미지 생성기(1214)에 제공될 수 있다. 이미지 생성기(1214)는 이미지 생성 정보(Generating Information) 또는 모드 신호(Mode Signal)에 따라 각각의 서브 프로세서(1212a, 1212b, 1212c)로부터 제공된 이미지 데이터를 이용하여 출력 이미지를 생성할 수 있다.
구체적으로, 이미지 생성기(1214)는 이미지 생성 정보 또는 모드 신호에 따라, 서로 다른 시야각을 갖는 카메라 모듈(1100a, 1100b, 1100c)로부터 생성된 이미지 데이터 중 적어도 일부를 병합(merge)하여 출력 이미지를 생성할 수 있다. 또한, 이미지 생성기(1214)는 이미지 생성 정보 또는 모드 신호에 따라, 서로 다른 시야각을 갖는 카메라 모듈(1100a, 1100b, 1100c)로부터 생성된 이미지 데이터 중 어느 하나를 선택하여 출력 이미지를 생성할 수 있다.
일부 실시예들에서, 이미지 생성 정보는 줌 신호(zoom signal or zoom factor)를 포함할 수 있다. 또한, 일부 실시예들에서, 모드 신호는 예를 들면, 유저(user)로부터 선택된 모드에 기초한 신호일 수 있다.
이미지 생성 정보가 줌 신호(줌 팩터)이고, 각각의 카메라 모듈(1100a, 1100b, 1100c)이 서로 다른 관측 시야(시야각)를 갖는 경우, 이미지 생성기(1214)는 줌 신호의 종류에 따라 서로 다른 동작을 수행할 수 있다. 예를 들면, 줌 신호가 제1 신호일 경우, 카메라 모듈(1100a)로부터 출력된 이미지 데이터와 카메라 모듈(1100c)로부터 출력된 이미지 데이터를 병합한 후, 병합된 이미지 신호와 병합에 사용하지 않은 카메라 모듈(1100b)로부터 출력된 이미지 데이터를 이용하여, 출력 이미지를 생성할 수 있다. 만약, 줌 신호가 제1 신호와 다른 제2 신호일 경우, 이미지 생성기(1214)는 이러한 이미지 데이터 병합을 수행하지 않고, 각각의 카메라 모듈(1100a, 1100b, 1100c)로부터 출력된 이미지 데이터 중 어느 하나를 선택하여 출력 이미지를 생성할 수 있다. 그러나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니며, 필요에 따라 이미지 데이터를 처리하는 방법은 얼마든지 변형되어 실시될 수 있다.
일부 실시예들에서, 이미지 생성기(1214)는 복수의 서브 프로세서(1212a, 1212b, 1212c) 중 적어도 하나로부터 노출 시간이 상이한 복수의 이미지 데이터를 수신하고, 복수의 이미지 데이터에 대하여 HDR(high dynamic range) 처리를 수행함으로써, 다이나믹 레인지가 증가된 병합된 이미지 데이터를 생성할 수 있다.
카메라 모듈 컨트롤러(1216)는 각각의 카메라 모듈(1100a, 1100b, 1100c)에 제어 신호를 제공할 수 있다. 카메라 모듈 컨트롤러(1216)로부터 생성된 제어 신호는 서로 분리된 제어 신호 라인(CSLa, CSLb, CSLc)를 통해 대응되는 카메라 모듈(1100a, 1100b, 1100c)에 제공될 수 있다.
복수의 카메라 모듈(1100a, 1100b, 1100c) 중 어느 하나, 예를 들면, 카메라 모듈(1100b)은 줌 신호를 포함하는 이미지 생성 정보 또는 모드 신호에 따라 마스터(master) 카메라 모듈로 지정되고, 나머지 카메라 모듈들, 예를 들면, 카메라 모듈들(1100a, 1100c)은 슬레이브(slave) 카메라로 지정될 수 있다. 이러한 정보는 제어 신호에 포함되어, 서로 분리된 제어 신호 라인(CSLa, CSLb, CSLc)을 통해 대응되는 카메라 모듈(1100a, 1100b, 1100c)에 제공될 수 있다.
줌 팩터 또는 동작 모드 신호에 따라 마스터 및 슬레이브로서 동작하는 카메라 모듈이 변경될 수 있다. 예를 들면, 카메라 모듈(1100a)의 시야각이 카메라 모듈(1100b)의 시야각보다 넓고, 줌 팩터가 낮은 줌 배율을 나타낼 경우, 카메라 모듈(1100b)이 마스터로서 동작하고, 카메라 모듈(1100a)이 슬레이브로서 동작할 수 있다. 반대로, 줌 팩터가 높은 줌 배율을 나타낼 경우, 카메라 모듈(1100a)이 마스터로서 동작하고, 카메라 모듈(1100b)이 슬레이브로서 동작할 수 있다.
일부 실시예들에서, 카메라 모듈 컨트롤러(1216)로부터 각각의 카메라 모듈(1100a, 1100b, 1100c)에 제공되는 제어 신호는 싱크 인에이블 신호(sync enable) 신호를 포함할 수 있다. 예를 들면, 카메라 모듈(1100b)이 마스터 카메라이고, 카메라 모듈들(1100a, 1100c)이 슬레이브 카메라인 경우, 카메라 모듈 컨트롤러(1216)는 카메라 모듈(1100b)에 싱크 인에이블 신호를 전송할 수 있다. 이러한 싱크 인에이블 신호를 제공받은 카메라 모듈(1100b)은 제공받은 싱크 인에이블 신호를 기초로 싱크 신호(sync signal)를 생성하고, 생성된 싱크 신호를 싱크 신호 라인(SSL)을 통해 카메라 모듈들(1100a, 1100c)에 제공할 수 있다. 카메라 모듈(1100b)과 카메라 모듈들(1100a, 1100c)은 이러한 싱크 신호에 동기화되어 이미지 데이터를 애플리케이션 프로세서(1200)에 전송할 수 있다.
일부 실시예들에서, 카메라 모듈 컨트롤러(1216)로부터 복수의 카메라 모듈(1100a, 1100b, 1100c)에 제공되는 제어 신호는 모드 신호에 따른 모드 정보를 포함할 수 있다. 이러한 모드 정보에 기초하여 복수의 카메라 모듈(1100a, 1100b, 1100c)은 센싱 속도와 관련하여 제1 동작 모드 및 제2 동작 모드로 동작할 수 있다.
복수의 카메라 모듈(1100a, 1100b, 1100c)은 제1 동작 모드에서, 제1 속도로 이미지 신호를 생성(예를 들면, 제1 프레임 레이트의 이미지 신호를 생성)하여 이를 제1 속도보다 높은 제2 속도로 인코딩(예를 들면, 제1 프레임 레이트보다 높은 제2 프레임 레이트의 이미지 신호를 인코딩)하고, 인코딩된 이미지 신호를 애플리케이션 프로세서(1200)에 전송할 수 있다. 이때, 제2 속도는 제1 속도의 30 배 이하일 수 있다.
애플리케이션 프로세서(1200)는 수신된 이미지 신호, 즉 인코딩된 이미지 신호를 내부 메모리(1230), 또는 애플리케이션 프로세서(1200)의 외부에 있는 외부 메모리(1400)에 저장하고, 이후, 내부 메모리(1230) 또는 외부 메모리(1400)로부터 인코딩된 이미지 신호를 독출하여 디코딩하고, 디코딩된 이미지 신호에 기초하여 생성되는 이미지 데이터를 디스플레이할 수 있다. 예를 들면, 이미지 처리 장치(1210)의 복수의 서브 프로세서(1212a, 1212b, 1212c) 중 대응하는 서브 프로세서가 디코딩을 수행할 수 있으며, 디코딩된 이미지 신호에 대하여 이미지 처리를 수행할 수 있다.
복수의 카메라 모듈(1100a, 1100b, 1100c)은 제2 동작 모드에서, 제1 속도보다 낮은 제3 속도로 이미지 신호를 생성(예를 들면, 제1 프레임 레이트보다 낮은 제3 프레임 레이트의 이미지 신호를 생성)하고, 이미지 신호를 애플리케이션 프로세서(1200)에 전송할 수 있다. 애플리케이션 프로세서(1200)에 제공되는 이미지 신호는 인코딩되지 않은 신호일 수 있다. 애플리케이션 프로세서(1200)는 수신되는 이미지 신호에 대하여 이미지 처리를 수행하거나 또는 이미지 신호를 내부 메모리(1230) 또는 외부 메모리(1400)에 저장할 수 있다.
PMIC(1300)는 복수의 카메라 모듈(1100a, 1100b, 1100c) 각각에 전력, 예를 들면 전원 전압을 공급할 수 있다. 예를 들면, PMIC(1300)는 애플리케이션 프로세서(1200)의 제어 하에, 파워 신호 라인(PSLa)을 통해 카메라 모듈(1100a)에 제1 전력을 공급하고, 파워 신호 라인(PSLb)을 통해 카메라 모듈(1100b)에 제2 전력을 공급하고, 파워 신호 라인(PSLc)을 통해 카메라 모듈(1100c)에 제3 전력을 공급할 수 있다.
PMIC(1300)는 애플리케이션 프로세서(1200)로부터의 전력 제어 신호(PCON)에 응답하여, 복수의 카메라 모듈(1100a, 1100b, 1100c) 각각에 대응하는 전력을 생성하고, 또한 전력의 레벨을 조정할 수 있다. 전력 제어 신호(PCON)는 복수의 카메라 모듈(1100a, 1100b, 1100c)의 동작 모드 별 전력 조정 신호를 포함할 수 있다. 예를 들면, 동작 모드는 저전력 모드(low power mode)를 포함할 수 있으며, 이때, 전력 제어 신호(PCON)는 저전력 모드로 동작하는 카메라 모듈 및 설정되는 전력 레벨에 대한 정보를 포함할 수 있다. 복수의 카메라 모듈(1100a, 1100b, 1100c) 각각에 제공되는 전력들의 레벨은 서로 동일하거나 또는 서로 상이할 수 있다. 또한, 전력의 레벨은 동적으로 변경될 수 있다.
다음에, 본 발명의 기술적 사상에 의한 실시예들에 따른 이미지 센서의 제조 방법에 대하여 설명한다.
도 8a 내지 도 8g는 본 발명의 기술적 사상에 의한 실시예들에 따른 이미지 센서의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들로서, 도 8a 내지 도 8g는 각각 도 3a의 II - II'선 단면에 대응하는 부분의 공정 순서에 따른 단면도이다. 도 8a 내지 도 8g를 참조하여 도 3a 내지 도 3d에 예시한 이미지 센서(100)의 예시적인 제조 방법을 설명한다.
도 8a를 참조하면, 실리콘 기판(901) 상에 에피택셜 반도체층으로 이루어지는 기판(102)을 형성할 수 있다.
예시적인 실시예들에서, 실리콘 기판(901)은 단결정 실리콘으로 이루어질 수 있다. 기판(102)은 실리콘 기판(901)의 표면으로부터 에피택셜 성장된 단결정 실리콘 막으로 이루어질 수 있다. 예시적인 실시예들에서, 실리콘 기판(901) 및 기판(102)은 보론(B) 이온으로 도핑된 단결정 실리콘 막으로 이루어질 수 있다. 기판(102)이 형성된 후, 기판(102)의 프론트사이드 면(102A)이 노출될 수 있다.
도 8b를 참조하면, 도 8a의 결과물에서 기판(102)의 프론트사이드 면(102A)으로부터 기판(102)을 일부 식각하여 복수의 셸로우 트렌치(104T)를 형성한 후, 복수의 셸로우 트렌치(104T)를 채우는 국부 분리막(104)을 형성할 수 있다. 그 후, 국부 분리막(104) 및 기판(102)의 일부를 관통하는 복수의 딥 트렌치(110T)를 형성할 수 있다.
본 개시의 일 실시예에 따르면, 기판(102)이 일부 식각되는 단계에서, 분리막 연결부(도 3b의 113)가 형성될 제1 식각 공정이 진행된 후, 외측 분리막(도 3b의 112) 및 내측 분리막(도 3b의 114)이 형성될 제2 식각 공정이 진행될 수 있다. 또 다른 실시예에서, 상기 제1 식각 공정 및 상기 제2 식각 공정은 동시에 진행될 수 있다.
도 8c를 참조하면, 도 8b의 결과물에서 딥 트렌치(110T)를 통해 이온 주입 공정을 수행한 후 열처리하여, 기판(102) 중 딥 트렌치(110T)에 의해 한정되는 비교적 좁은 폭을 가지는 영역(LA)에는 도핑된 분리 라이너(116) 및 도핑된 분리 필라(118)를 형성할 수 있다. 도핑된 분리 라이너(116) 및 도핑된 분리 필라(118)는 동시에 형성될 수 있다. 도핑된 분리 필라(118)는 딥 트렌치(110T)를 통해 이온 주입된 도판트들이 상기 열처리에 의해 기판(102)의 영역(LA)까지 확산됨으로써 얻어진 결과물일 수 있다.
도 8d를 참조하면, 도 8c의 결과물에서 딥 트렌치(110T)를 채우는 외측 분리막(112) 및 복수의 내측 분리막(114)을 형성할 수 있다. 외측 분리막(112), 분리막 연결부(113), 복수의 내측 분리막(114), 도핑된 분리 라이너(116), 및 도핑된 분리 필라(118)는 픽셀 분리 구조물(110)을 구성할 수 있다. 외측 분리막(112)에 의해 센싱 영역(SA)이 정의될 수 있다.
도시하지는 않았지만, 그 후, 기판(102)의 프론트사이드 면(102A)으로부터 이온 주입 공정에 의해 센싱 영역(SA) 내에 제1 내지 제4 포토다이오드(도 3a의 PD1, PD2, PD3, PD4)를 형성할 수 있다. 예시적인 실시예들에서, 제1 내지 제4 포토다이오드(도 3a의 PD1, PD2, PD3, PD4)를 형성하기 위하여, 복수의 제1 반도체 영역(도 3a의 132) 및 복수의 제2 반도체 영역(도 3a의 134)을 형성하기 위한 이온 주입 공정들을 수행할 수 있다.
도 8e를 참조하면, 도 8d의 결과물에서, 기판(102)의 프론트사이드 면(102A)으로부터 기판(102)의 일부 영역에 불순물 이온을 주입하여 플로팅 디퓨전 영역(FD)을 형성할 수 있다. 또한, 도시하지는 않았지만, 기판(102)의 프론트사이드 면(102A) 위에 게이트 유전막(도 3b의 142) 및 트랜스퍼 게이트(도 3b의 144)을 포함하는 복수의 게이트 구조물을 형성할 수 있다.
상기 복수의 게이트 구조물은 도 2와 도 3a 내지 도 3d를 참조하여 설명한 이미지 센서(100)에 포함된 복수의 서브픽셀(SP1)을 구동하는 데 필요한 트랜지스터들을 구성하는 게이트 구조물들을 포함할 수 있다. 그 후, 상기 복수의 게이트 구조물 위에 복수 층 구조의 제1 내지 제4 층간 절연막(182A, 182B, 182C, 182D) 및 복수 층 구조의 복수의 배선층(184)을 포함하는 배선 구조물(MS)을 형성할 수 있다.
또한, 배선 구조물(MS)은 픽셀 분리 구조물(110)에 바이어스 전압(도 3c의 Vbias)를 인가하도록 구성된 전압 인가 배선층(190) 및 복수의 콘택(192)을 포함할 수 있다.
본 예에서는 기판(102) 중 컬러 단위 픽셀(CP1)의 일부 영역만 예시적으로 도시하였으나, 기판(102)은 도 1을 참조하여 설명한 복수의 픽셀 그룹(PG)과, 이들 주위에 배치되는 주변 회로 영역(도시 생략) 및 패드 영역(도시 생략)을 더 포함할 수 있다. 상기 주변 회로 영역은 복수의 픽셀 그룹(PG)을 제어하기 위한 다양한 종류의 회로를 포함하는 영역일 수 있다. 예를 들면, 상기 주변 회로 영역은 복수의 트랜지스터를 포함할 수 있다. 상기 복수의 트랜지스터는 제1 내지 제4 포토다이오드(PD1, PD2, PD3, PD4) 각각에 일정한 신호를 제공하거나, 제1 내지 제4 포토다이오드(PD1, PD2, PD3, PD4) 각각의 출력 신호를 제어하도록 구동될 수 있다. 예를 들면, 상기 복수의 트랜지스터는 타이밍 발생기(timing generator), 행 디코더(row decoder), 행 드라이버(row driver), 상관 이중 샘플러(correlated double sampler: CDS), 아날로그 디지탈 컨버터(analog to digital converter: ADC), 래치부(latch), 열 디코더(column decoder) 등 다양한 종류의 로직 회로를 구성할 수 있다. 상기 패드 영역은 복수의 픽셀 그룹(PG)과 상기 주변 회로 영역에 있는 회로에 전기적으로 연결되는 도전 패드를 포함할 수 있다. 상기 도전 패드는 외부로부터 복수의 픽셀 유닛(PXU)과 상기 주변 회로 영역에 있는 회로에 전원 및 신호를 제공하는 접속 단자로서 기능할 수 있다.
도 8f를 참조하면, 도 8e의 결과물에서 배선 구조물(MS) 위에 지지 기판(920)을 접착할 수 있다. 지지 기판(920)과 제4 층간 절연막(182D)과의 사이에는 접착층(도시 생략)이 개재될 수 있다. 그 후, 배선 구조물(MS) 위에 지지 기판(920)이 접착된 상태에서, 기계적인 그라인딩(grinding) 공정, CMP(chemical mechanical polishing) 공정, 습식 식각 공정, 및 이들의 조합을 이용하여 실리콘 기판(도 8e의 901), 기판(102)의 일부, 및 도핑된 분리 라이너(116)의 일부를 제거하여, 기판(102)의 백사이드 면(102B)과, 외측 분리막(112)의 저면과, 복수의 내측 분리막(114)의 저면과, 도핑된 분리 라이너(116)의 저면과, 도핑된 분리 필라(118)의 저면을 노출시킬 수 있다.
도 8g를 참조하면, 도 8f의 결과물에서 기판(102)의 백사이드 면(102B)과, 외측 분리막(212)의 저면과, 복수의 내측 분리막(214)의 저면과, 도핑된 분리 라이너(116)의 저면과, 도핑된 분리 필라(118)의 저면 위에 제1 평탄화막(122), 격벽(126), 컬러 필터(CF), 제2 평탄화막(124), 및 마이크로 렌즈(ML)를 차례로 형성하여 광 투과 구조물(LTS)을 형성할 수 있다. 그 후, 지지 기판(920)을 제거하여 도 3a 내지 도 3d에 예시한 이미지 센서(100)를 제조할 수 있다.
도 8a 내지 도 8g를 참조하여 설명한 본 발명의 기술적 사상에 의한 실시예들에 따른 이미지 센서(100)의 제조 방법에 의하면, 본 개시의 이미지 센서(100)는 복수의 내측 분리막(114) 각각의 적어도 일부를 수평 방향(X 방향 및/또는 Y 방향)으로 이격시키는 제2 도핑된 분리 필라(118B)를 포함하여, 픽셀의 전하가 포화 수준을 초과하는 블루밍 효과가 감소될 수 있다.
특히, 도 8b를 참조하여 설명한 공정에서, 분리막 연결부(113)가 형성될 제1 식각 공정이 진행된 후, 외측 분리막(112) 및 내측 분리막(114)이 형성될 제2 식각 공정이 수행되어, 외측 분리막(112), 분리막 연결부(113) 및 내측 분리막(114)이 일체로 형성될 수 있다.
본 개시의 이미지 센서(100)는 복수의 내측 분리막(114) 각각의 적어도 일부를 수평 방향(X 방향 및/또는 Y 방향)으로 이격시키는 제2 도핑된 분리 필라(118B)를 포함하여, 픽셀의 전하가 포화 수준을 초과하는 블루밍(blooming) 효과가 감소될 수 있다. 따라서, 이미지 센서(100)의 신뢰성 및 전기적 안정성을 향상시킬 수 있다.
도 8a 내지 도 8g를 참조하여 도 3a 내지 도 3d에 예시한 이미지 센서(100)의 제조 방법에 대하여 설명하였으나, 본 개시의 기술적 사상의 범위 내에서 다양한 변형 및 변경을 가하여, 도 4 내지 도 6b를 참조하여 설명한 이미지 센서(100a, 200, 300), 및 이들로부터 본 발명의 기술적 사상의 범위 내에서 다양하게 변형 및 변경된 이미지 센서들을 제조할 수 있음을 당업자들은 잘 알 수 있을 것이다.
이상, 본 개시를 예시적인 실시예들을 들어 상세하게 설명하였으나, 본 개시는 상기 실시예들에 한정되지 않고, 본 개시의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
100, 100a, 200, 300: 이미지 센서, 102: 기판, 110: 픽셀 그룹 분리 구조물, 112, 112a: 외측 분리막, 114, 114a: 내측 분리막, 116: 도핑된 분리 라이너, 118, 118a: 도핑된 분리 필라, CP1, CP1a, CP2, CP3: 컬러 단위 픽셀, PG1, PG1a, PG2, PG3: 픽셀 그룹, SP1, SP1a, SP2, SP3: 서브픽셀

Claims (20)

  1. 기판에서 m × n 행렬 (m 및 n은 각각 2 내지 10의 자연수)로 배열된 복수의 서브픽셀을 포함하는 컬러 단위 픽셀(color unit pixel); 및
    상기 컬러 단위 픽셀에서 상기 복수의 서브픽셀 각각을 분리하도록 구성된 픽셀 분리 구조물;을 포함하고,
    상기 픽셀 분리 구조물은
    상기 컬러 단위 픽셀을 포위하는 외측 분리막;
    상기 외측 분리막의 내측벽에서 상기 컬러 단위 픽셀의 중심 방향으로 연장된 적어도 하나의 분리막 연결부;
    상기 외측 분리막에 의해 한정되는 영역 내에서 상기 복수의 서브픽셀 각각의 일부 영역의 크기를 한정하고, 상기 복수의 서브픽셀 중 서로 인접한 2 개의 서브픽셀 사이에 개재된 부분을 포함하며, 상기 분리막 연결부에서 수직 하 방향으로 연장된 적어도 하나의 내측 분리막;
    상기 적어도 하나의 내측 분리막의 양 측벽을 덮는 도핑된 분리 라이너(doped isolation liner); 및
    상기 복수의 서브픽셀 중에서 선택된 적어도 2 개의 서브픽셀에 접하고, 상기 적어도 하나의 내측 분리막과 함께 상기 복수의 서브픽셀 각각의 일부 영역의 크기를 한정하는 적어도 하나의 도핑된 분리 필라(doped isolation pillar);를 포함하는 것을 특징으로 하는 이미지 센서.
  2. 제1 항에 있어서,
    상기 기판은 상호 반대측 표면인 프론트사이드 면 및 백사이드 면을 포함하고,
    상기 분리막 연결부의 상면은 상기 기판의 프론트사이드 면에 접하는 것을 특징으로 하는 이미지 센서.
  3. 제1 항에 있어서,
    상기 내측 분리막은 상기 분리막 연결부에서 상기 기판의 백사이드 면까지 상기 기판을 수직 방향으로 관통하는 것을 특징으로 하는 이미지 센서.
  4. 제1 항에 있어서,
    상기 외측 분리막, 상기 분리막 연결부 및 상기 적어도 하나의 내측 분리막은 일체로 연결되어 있는 것을 특징으로 하는 이미지 센서.
  5. 제1 항에 있어서,
    상기 외측 분리막에 인가된 전압은, 상기 분리막 연결부를 통해 상기 적어도 하나의 분리막에 인가되는 것을 특징으로 하는 이미지 센서.
  6. 제1 항에 있어서,
    상기 적어도 하나의 도핑된 분리 필라와 수직 방향으로 오버랩되어 있는 플로팅 디퓨전 영역을 더 포함하는 것을 특징으로 하는 이미지 센서.
  7. 제1 항에 있어서,
    상기 복수의 서브픽셀 각각의 내부에 하나씩 배치된 복수의 포토다이오드와,
    상기 복수의 서브픽셀 각각에 하나씩 대응하여 상기 기판의 백사이드 면 위에서 상기 복수의 서브픽셀을 덮는 복수의 컬러 필터와,
    상기 복수의 서브픽셀 각각에 하나씩 대응하여 상기 복수의 컬러 필터를 사이에 두고 상기 복수의 서브픽셀을 덮는 마이크로 렌즈를 더 포함하는 것을 특징으로 하는 이미지 센서.
  8. 제1 항에 있어서,
    상기 복수의 서브픽셀 각각에 하나씩 대응하여 상기 기판의 백사이드 면 위에서 상기 복수의 서브픽셀을 덮는 복수의 컬러 필터를 더 포함하고,
    상기 복수의 컬러 필터는 동일한 색의 컬러 필터로 이루어지는 것을 특징으로 하는 이미지 센서.
  9. 제1 항에 있어서,
    상기 컬러 단위 픽셀은 2 × 2 행렬로 배열된 네 개의 서브픽셀을 포함하고,
    상기 적어도 하나의 도핑된 분리 필라는 상기 네 개의 서브픽셀 각각에 접하는 한 개의 도핑된 분리 필라를 포함하고,
    상기 적어도 하나의 분리막 연결부는 상기 한 개의 도핑된 분리 필라에 접하는 네 개의 분리막 연결부를 포함하는 것을 특징으로 하는 이미지 센서.
  10. 제1 항에 있어서,
    상기 컬러 단위 픽셀은 2 × 2 행렬로 배열된 네 개의 서브픽셀을 포함하고,
    상기 적어도 하나의 도핑된 분리 필라는 서로 수평 방향으로 이격된 복수의 도핑된 분리 필라를 포함하고, 상기 복수의 도핑된 분리 필라는 각각 상기 네 개의 서브픽셀 중에서 선택된 적어도 2 개의 서브픽셀 각각에 접하고,
    상기 적어도 하나의 내측 분리막은 상기 네 개의 서브픽셀 각각에 대면하는 십자형 내측 분리막을 포함하고,
    상기 십자형 내측 분리막은 상기 복수의 도핑된 분리 필라 중 적어도 일부의 도핑된 분리 필라에 접하는 것을 특징으로 하는 이미지 센서.
  11. 기판에 배치되고 각각 2 × 2 행렬로 배열된 복수의 서브픽셀을 포함하는 복수의 컬러 단위 픽셀을 포함하는 픽셀 그룹;
    상기 복수의 컬러 단위 픽셀 각각에서 상기 복수의 서브픽셀 각각을 분리하도록 구성된 픽셀 분리 구조물;을 포함하고,
    상기 복수의 컬러 단위 픽셀은 각각 복수의 서브픽셀을 포함하고, 상기 복수의 컬러 단위 픽셀 중에서 선택된 하나의 컬러 단위 픽셀에서 상기 복수의 서브픽셀은 m × n 행렬 (m 및 n은 각각 2 내지 10의 자연수)로 배열되고, 상기 선택된 하나의 컬러 단위 픽셀에서 상기 복수의 서브픽셀은 동일한 컬러의 픽셀로 이루어지고,
    상기 픽셀 분리 구조물은
    상기 컬러 단위 픽셀을 포위하는 외측 분리막;
    상기 외측 분리막의 내측벽에서 상기 컬러 단위 픽셀의 중심 방향으로 연장된 적어도 하나의 분리막 연결부;
    상기 외측 분리막에 의해 한정되는 영역 내에서 상기 복수의 서브픽셀 각각의 일부 영역의 크기를 한정하고, 상기 복수의 서브픽셀 중 서로 인접한 2 개의 서브픽셀 사이에 개재된 부분을 포함하며, 상기 분리막 연결부에서 수직 하 방향으로 연장된 복수의 내측 분리막;
    상기 적어도 하나의 내측 분리막의 양 측벽을 덮는 도핑된 분리 라이너; 및
    상기 복수의 서브픽셀 중에서 선택된 적어도 2 개의 서브픽셀에 접하고, 상기 복수의 내측 분리막과 함께 상기 복수의 서브픽셀 각각의 일부 영역의 크기를 한정하는 복수의 도핑된 분리 필라를 포함하고,
    상기 복수의 내측 분리막 각각은 수평 방향으로 이격되어 배치되는 것을 특징으로 하는 이미지 센서.
  12. 제11 항에 있어서,
    상기 복수의 도핑된 분리 필라는,
    상기 컬러 단위 픽셀의 중심에 인접하여 배치되고, 상기 복수의 서브 픽셀 전체에 대면하는 제1 도핑된 분리 필라; 및
    상기 복수의 내측 분리막 각각의 사이에 배치되며, 상기 복수의 서브 픽셀 중 두 개의 상기 서브 픽셀에 대면하는 복수의 제2 도핑된 분리 필라;를 포함하는 것을 특징으로 하는 이미지 센서.
  13. 제12 항에 있어서,
    상기 분리막 연결부의 높이 대비 상기 기판의 높이의 비율은 500% 이하인 것을 특징으로 하는 이미지 센서.
  14. 제12 항에 있어서,
    상기 복수의 내측 분리막 각각의 수평 폭의 범위는 50nm 내지 400nm이고,
    상기 복수의 제2 도핑된 분리 필라 각각의 수평 폭의 범위는 50nm 내지 400nm인 것을 특징으로 하는 이미지 센서.
  15. 제11 항에 있어서,
    상기 컬러 단위 픽셀은 2 × 2 행렬로 배열된 네 개의 서브픽셀을 포함하고,
    상기 복수의 내측 분리막은 상기 네 개의 서브픽셀 각각에 대면하는 십자형 내측 분리막을 포함하고,
    상기 십자형 내측 분리막은 상기 복수의 도핑된 분리 필라 중 적어도 일부의 도핑된 분리 필라에 접하는 것을 특징으로 하는 이미지 센서.
  16. 제15 항에 있어서,
    상기 분리막 연결부는 한 개로 구성되고,
    상기 분리막 연결부의 하면에서 상기 십자형 내측 분리막 및 상기 복수의 내측 분리막은 수직 하 방향으로 연장되는 것을 특징으로 하는 이미지 센서.
  17. 제11 항에 있어서,
    상기 복수의 컬러 단위 픽셀은 제1 그린 컬러 단위 픽셀, 레드 컬러 단위 픽셀, 블루 컬러 단위 픽셀, 및 제2 그린 컬러 단위 픽셀로 이루어지고,
    상기 복수의 컬러 단위 픽셀 중에서 선택된 하나의 컬러 단위 픽셀에 포함된 상기 복수의 서브픽셀은 2 × 2 행렬로 배열되어 있는 네 개의 서브픽셀을 포함하고,
    상기 도핑된 분리 라이너 및 상기 적어도 하나의 도핑된 분리 필라는 각각 P+ 형 불순물로 도핑된 실리콘 영역으로 이루어지고,
    상기 도핑된 분리 라이너 및 상기 적어도 하나의 도핑된 분리 필라는 일체로 연결되어 있는 것을 특징으로 하는 이미지 센서.
  18. 제11 항에 있어서,
    상기 적어도 하나의 도핑된 분리 필라와 수직 방향으로 오버랩되어 있는 플로팅 디퓨전 영역과,
    상기 복수의 서브픽셀 각각의 내부에 하나씩 배치된 복수의 포토다이오드와,
    상기 복수의 서브픽셀 각각에 하나씩 대응하여 상기 기판의 백사이드 면 위에서 상기 복수의 서브픽셀을 덮는 복수의 컬러 필터와,
    상기 복수의 서브픽셀 각각에 하나씩 대응하여 상기 복수의 컬러 필터를 사이에 두고 상기 복수의 서브픽셀을 덮는 하나 이상의 마이크로 렌즈를 더 포함하는 것을 특징으로 하는 이미지 센서.
  19. 제11 항에 있어서,
    상기 외측 분리막, 상기 분리막 연결부 및 상기 적어도 하나의 내측 분리막은 일체로 연결되어 있고,
    상기 외측 분리막, 상기 분리막 연결부 및 상기 적어도 하나의 내측 분리막은 각각 실리콘 산화물, 실리콘 질화물, SiCN, SiON, SiOC, SiO2, 폴리실리콘, 금속, 금속 질화물, 금속 산화물, BSG(borosilicate glass), PSG(phosphosilicate glass), BPSG(borophosphosilicate glass), PE-TEOS(plasma enhanced tetraethyl orthosilicate), FSG(fluoride silicate glass), CDO(carbon doped silicon oxide), OSG(organosilicate glass), 에어(air), 또는 이들의 조합을 포함하는 것을 특징으로 하는 이미지 센서.
  20. 이미지 센서를 포함하는 적어도 하나의 카메라 모듈과,
    상기 적어도 하나의 카메라 모듈로부터 제공 받은 이미지 데이터를 처리하도록 구성된 프로세서를 포함하고,
    상기 이미지 센서는
    기판에서 m × n 행렬 (m 및 n은 각각 2 내지 10의 자연수)로 배열된 복수의 서브픽셀을 포함하는 컬러 단위 픽셀(color unit pixel); 및
    상기 컬러 단위 픽셀에서 상기 복수의 서브픽셀 각각을 분리하도록 구성된 픽셀 분리 구조물;을 포함하고,
    상기 픽셀 분리 구조물은
    상기 컬러 단위 픽셀을 포위하는 외측 분리막;
    상기 외측 분리막의 내측벽에서 상기 컬러 단위 픽셀의 중심 방향으로 연장된 적어도 하나의 분리막 연결부;
    상기 외측 분리막에 의해 한정되는 영역 내에서 상기 복수의 서브픽셀 각각의 일부 영역의 크기를 한정하고, 상기 복수의 서브픽셀 중 서로 인접한 2 개의 서브픽셀 사이에 개재된 부분을 포함하며, 상기 분리막 연결부에서 수직 하 방향으로 연장된 적어도 하나의 내측 분리막;
    상기 적어도 하나의 내측 분리막의 양 측벽을 덮는 도핑된 분리 라이너; 및
    상기 복수의 서브픽셀 중에서 선택된 적어도 2 개의 서브픽셀에 접하고, 상기 적어도 하나의 내측 분리막과 함께 상기 복수의 서브픽셀 각각의 일부 영역의 크기를 한정하는 적어도 하나의 도핑된 분리 필라;를 포함하는 것을 특징으로 하는 이미지 센서.
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