KR20240050879A - 이미지 센서 - Google Patents

이미지 센서 Download PDF

Info

Publication number
KR20240050879A
KR20240050879A KR1020220130815A KR20220130815A KR20240050879A KR 20240050879 A KR20240050879 A KR 20240050879A KR 1020220130815 A KR1020220130815 A KR 1020220130815A KR 20220130815 A KR20220130815 A KR 20220130815A KR 20240050879 A KR20240050879 A KR 20240050879A
Authority
KR
South Korea
Prior art keywords
floating diffusion
semiconductor region
substrate
diffusion region
region
Prior art date
Application number
KR1020220130815A
Other languages
English (en)
Inventor
문상혁
박주은
김현철
윤정빈
이승준
정태섭
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020220130815A priority Critical patent/KR20240050879A/ko
Priority to US18/374,343 priority patent/US20240128287A1/en
Priority to CN202311288019.6A priority patent/CN117878130A/zh
Publication of KR20240050879A publication Critical patent/KR20240050879A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
    • H01L27/1461—Pixel-elements with integrated switching, control, storage or amplification elements characterised by the photosensitive area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14643—Photodiode arrays; MOS imagers
    • H01L27/14645—Colour imagers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14603—Special geometry or disposition of pixel-elements, address-lines or gate-electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
    • H01L27/14612—Pixel-elements with integrated switching, control, storage or amplification elements involving a transistor
    • H01L27/14614—Pixel-elements with integrated switching, control, storage or amplification elements involving a transistor having a special gate structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14636—Interconnect structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14641—Electronic components shared by two or more pixel-elements, e.g. one amplifier shared by two pixel elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14643—Photodiode arrays; MOS imagers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • H01L27/14689—MOS based technologies

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Electromagnetism (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Solid State Image Pick-Up Elements (AREA)

Abstract

발명의 기술적 사상은 기판; 상기 기판의 상면 상에 배치되는 적어도 하나의 트랜스퍼 게이트; 상기 기판 내에서 상기 상면과 평행한 제1 방향으로 상기 트랜스퍼 게이트와 이격되도록 배치되는 플로팅 확산 영역; 상기 기판 내에서 상기 트랜스퍼 게이트와 상기 플로팅 확산 영역의 사이에 배치되는 진성 반도체 영역; 및 상기 기판 내에서 상기 제1 방향과 수직한 제2 방향으로 상기 플로팅 확산 영역과 이격되도록 배치되는 광전 변환 영역; 을 포함하고, 상기 진성 반도체 영역은 불순물에 의해 도핑되지 않는 영역인 이미지 센서를 제공한다.

Description

이미지 센서{image sensor}
본 발명의 기술적 사상은 이미지 센서에 관한 것이다. 더 구체적으로는 광전 변환 영역을 포함하는 이미지 센서에 관한 것이다.
이미지 센서는 광학 영상을 전기 신호로 변환시키는 장치이다. 일반적으로 사용되는 이미지 센서에는 CCD(Charge Coupled Device)형 이미지 센서와 CMOS형 이미지 센서(CMOS Image Sensor, CIS)가 있다. 이러한 이미지 센서는 2차원 매트릭스 형태로 배치된 복수의 픽셀을 구비하고, 각각의 픽셀은 빛 에너지로부터 이미지 신호를 출력한다. 복수의 픽셀 각각은 광전 변환 영역을 통하여 입사된 빛의 양에 상응하는 광전하를 축적하고, 축적된 광전하에 기초하여 픽셀 신호를 출력한다. 최근, 이미지 센서의 전하 저장량(Full-well Capacity, FWC)을 증가시키기 위해, 더 많은 트랜스퍼 게이트가 이미지 센서에 포함되고 있는 추세이다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 노이즈 특성이 개선된 이미지 센서를 제공하는 데에 있다.
상술한 과제를 해결하기 위하여 본 발명의 기술적 사상은 기판; 상기 기판의 상면 상에 배치되는 적어도 하나의 트랜스퍼 게이트; 상기 기판 내에서 상기 상면과 평행한 제1 방향으로 상기 트랜스퍼 게이트와 이격되도록 배치되는 플로팅 확산 영역; 상기 기판 내에서 상기 트랜스퍼 게이트와 상기 플로팅 확산 영역의 사이에 배치되는 진성 반도체 영역; 및 상기 기판 내에서 상기 제1 방향과 수직한 제2 방향으로 상기 플로팅 확산 영역과 이격되도록 배치되는 광전 변환 영역; 을 포함하고, 상기 진성 반도체 영역은 불순물에 의해 도핑되지 않는 영역인 이미지 센서를 제공한다.
상술한 과제를 해결하기 위하여 본 발명의 기술적 사상은 기판; 상기 기판 내에 위치하는 플로팅 확산 영역; 상기 기판 내에서 상기 플로팅 확산 영역의 주위에 배치된 복수의 광전 변환 영역; 상기 플로팅 확산 영역과 상기 기판의 상면과 평행한 제1 방향으로 이격되도록 상기 복수의 광전 변환 영역들 각각에 적어도 하나 이상 배치되는 트랜스퍼 게이트들; 및 상기 기판 내에서, 상기 복수의 트랜스퍼 게이트들 각각과 상기 플로팅 확산 영역의 사이에 배치되는 진성 반도체 영역; 을 포함하고, 상기 진성 반도체 영역은 불순물에 의해 도핑되지 않는 영역인 이미지 센서를 제공한다.
상술한 과제를 해결하기 위하여 본 발명의 기술적 사상은 기판; 상기 기판의 상면 상에 배치되는 2개의 트랜스퍼 게이트들; 상기 기판 내에서 상기 상면과 평행한 제1 방향으로 상기 트랜스퍼 게이트들과 이격되도록 배치되는 플로팅 확산 영역; 상기 기판 내에서 상기 트랜스퍼 게이트들 각각과 상기 플로팅 확산 영역의 사이에 위치하는 진성 반도체 영역; 상기 플로팅 확산 영역 및 상기 진성 반도체 영역과 접하며, 도전성 불순물로 도핑된 불순물 반도체 영역; 및 상기 기판 내에서, 상기 제1 방향과 수직한 제2 방향으로 상기 플로팅 확산 영역과 이격되도록 배치되는 광전 변환 영역; 을 포함하고, 상기 진성 반도체 영역은 불순물에 의해 도핑되지 않는 영역이며, 상기 제1 방향과 수직한 제2 방향을 따라 상기 광전 변환 영역의 상면까지 연장되는 이미지 센서를 제공한다.
본 발명의 예시적인 실시예들에 의하면, 이미지 센서는 트랜스퍼 게이트와 플로팅 확산 영역 사이에 배치되며, 불순물이 별도로 도핑되지 않는 진성 반도체 영역을 포함한다. 이에 따라, 불순물이 도핑된 경우, 도핑된 불순물에 의해 발생할 수 있는 RDF(Random dopant fluctuation)을 감소시킬 수 있다. 이를 통해, 이미지 센서의 노이즈 특성이 개선되고, 전하 저장량(Full-well Capacity, FWC)이 향상될 수 있다.
도 1은 본 발명의 예시적인 실시예에 따른 이미지 센서를 설명하기 위한 블록도이다.
도 2는 본 발명의 예시적인 실시예에 따른 이미지 센서의 픽셀 어레이의 회로도이다.
도 3은 본 발명의 예시적인 실시예에 따른 이미지 센서의 픽셀을 나타내는 평면도이다.
도 4a 내지 도 4d는 도 3의 A1-A1'선을 따라 절단된 단면을 나타내는 단면도들이다.
도 5는 본 발명의 예시적인 실시예에 따른 이미지 센서의 픽셀을 나타내는 평면도이다.
도 6a 내지 6c는 도 5의 A2-A2'선을 따라 절단된 단면을 나타내는 단면도들이다.
도 7은 본 발명의 예시적인 실시예에 따른 이미지 센서의 픽셀을 나타내는 평면도이다.
도 8a 내지 도 8d는 도 7의 A3-A3'선을 따라 절단된 단면을 나타내는 단면도들이다.
도 9는 본 발명의 예시적인 실시예에 따른 이미지 센서의 픽셀 어레이의 회로도이다.
도 10은 본 발명의 예시적인 실시예에 따른 이미지 센서의 픽셀을 개략적으로 나타내는 평면도이다.
도 11a 내지 도 11c는 도 10의 A4-A4'선을 따라 절단된 단면을 나타내는 단면도들이다.
도 12는 본 발명의 예시적인 실시예에 따른 이미지 센서의 픽셀을 개략적으로 나타내는 평면도이다.
도 13a 내지 도 13c는 도 12의 A5-A5'선을 따라 절단된 단면을 나타내는 단면도들이다.
도 14a 내지 도 14e는 본 발명의 예시적인 실시예에 따른 이미지 센서의 제조 방법을 나타내는 단면도들이다.
도 15는 본 발명의 예시적인 실시예에 따른 전자 시스템을 나타내는 블록도이다.
도 16은 도 15의 전자 시스템에 포함된 카메라 모듈을 나타내는 상세 블록도이다.
이하, 첨부한 도면을 참조하여 본 발명의 기술적 사상의 실시예들에 대해 상세히 설명한다. 도면 상의 동일한 구성요소에 대해서는 동일한 참조 부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1은 본 발명의 예시적인 실시예에 따른 이미지 센서(100)를 설명하기 위한 블록도이다.
도 1을 참조하면, 본 발명의 예시적인 실시예들에 따른 이미지 센서(100)는 픽셀 어레이(10)와, 픽셀 어레이(10)를 제어하기 위한 회로들을 포함할 수 있다. 예시적인 실시예들에서, 픽셀 어레이(10)를 제어하기 위한 회로들은 컬럼 드라이버(20), 로우 드라이버(30), 타이밍 컨트롤러(40), 및 리드아웃 회로(50)를 포함할 수 있다.
이미지 센서(100)는 이미지 프로세서(70)로부터 수신하는 제어 명령에 따라 동작할 수 있으며, 외부의 객체(object)로부터 전달되는 빛을 전기 신호로 변환하여 이미지 프로세서(70)로 출력할 수 있다. 이미지 센서(100)는 CMOS 이미지 센서일 수 있다.
픽셀 어레이(10)는 복수의 로우(row) 라인 및 복수의 컬럼(column) 라인을 따라 매트릭스 형태로 배열된 2 차원 어레이 구조를 가지는 복수의 단위 픽셀(PX)을 포함할 수 있다.
복수의 단위 픽셀(PX)은 각각 광전 변환 영역을 포함할 수 있다. 광전 변환 영역은 상기 객체로부터 전달되는 빛을 수광하여 전하를 생성할 수 있다. 이미지 센서(100)는 복수의 단위 픽셀(PX)에 포함된 복수의 광전 변환 영역으로부터 생성되는 픽셀 신호의 위상 차를 이용하여 자동 초점(autofocus) 기능을 수행할 수 있다. 복수의 단위 픽셀(PX)은 각각 광전 변환 영역에서 생성되는 전하로부터 픽셀 신호를 생성하기 위한 픽셀 회로를 포함할 수 있다.
컬럼 드라이버(20)는 상관 이중 샘플러(Correlated Double Sampler, CDS), 아날로그-디지털 컨버터(Analog-to-Digital Converter, ADC) 등을 포함할 수 있다. 상기 상관 이중 샘플러는, 로우 드라이버(30)가 공급하는 로우 선택 신호에 의해 선택되는 로우에 포함되는 단위 픽셀(PX)과 컬럼 라인들을 통해 연결되며, 상관 이중 샘플링을 수행하여 리셋 전압 및 픽셀 전압을 검출할 수 있다. 상기 아날로그-디지털 컨버터는 상기 상관 이중 샘플러가 검출한 리셋 전압 및 픽셀 전압을 디지털 신호로 변환하여 리드아웃 회로(50)에 전달할 수 있다.
리드아웃 회로(50)는 디지털 신호를 임시로 저장할 수 있는 래치 또는 버퍼 회로, 증폭 회로 등을 포함할 수 있으며, 컬럼 드라이버(20)로부터 수신한 디지털 신호를 임시 저장하거나 증폭하여 이미지 데이터를 생성할 수 있다. 컬럼 드라이버(20), 로우 드라이버(30), 및 리드아웃 회로(50)의 동작 타이밍은 타이밍 컨트롤러(40)에 의해 결정될 수 있으며, 타이밍 컨트롤러(40)는 이미지 프로세서(70)가 전송하는 제어 명령에 의해 동작할 수 있다.
이미지 프로세서(70)는 리드아웃 회로(50)가 출력하는 이미지 데이터를 신호 처리하여 디스플레이 장치에 출력하거나 메모리 등과 같은 저장 장치에 저장할 수 있다. 이미지 센서(100)가 자율 주행 차량에 탑재되는 경우, 이미지 프로세서(70)는 이미지 데이터를 신호 처리하여 상기 자율 주행 차량을 제어하는 메인 컨트롤러 등에 전송할 수 있다.
도 2는 본 발명의 예시적인 실시예에 따른 이미지 센서(100)의 픽셀 어레이의 회로도이다.
도 2를 참조하면, 트랜스퍼 트랜지스터(TX) 및 로직 트랜지스터들(RX, SX, SFX)을 포함하는 단위 픽셀(PX)을 어레이 형태로 나타낸다.
단위 픽셀(PX)은 복수로 배치될 수 있다. 예시적인 실시예들에서, 복수의 단위 픽셀(PX)은 매트릭스 형태로 배치될 수 있다. 여기서, 로직 트랜지스터들은 리셋 트랜지스터(RX), 선택 트랜지스터(SX), 및 소스 팔로워 트랜지스터(SFX)를 포함할 수 있다. 상기 리셋 트랜지스터(RX)는 리셋 게이트(RG)를 포함하고, 상기 선택 트랜지스터(SX)는 선택 게이트(SG)를 포함할 수 있다.
상기 단위 픽셀(PX)은 광전 변환 영역(PD) 및 플로팅 확산 영역(FD)을 포함할 수 있다. 상기 광전 변환 영역(PD)은 외부에서 입사된 빛의 양에 비례하여 광전하들을 생성하고 축적할 수 있으며, 포토 다이오드(Photo Diode), 포토 트랜지스터(Photo Transistor), 포토 게이트, 핀드 포토 다이오드(Pinned Photo Diode, PPD), 또는 이들의 조합이 사용될 수 있다.
트랜스퍼 트랜지스터(TX)는 광전 변환 영역(PD)에서 생성된 광전하를 플로팅 확산 영역(FD)으로 전송할 수 있다. 플로팅 확산 영역(FD)은 상기 광전 변환 영역(PD)에서 생성된 광전하를 전송 받아 누적으로 저장할 수 있다. 상기 플로팅 확산 영역(FD)에 축적된 광전하들의 양에 따라 소스 팔로워 트랜지스터(SFX)가 제어될 수 있다.
리셋 트랜지스터(RX)는 플로팅 확산 영역(FD)에 축적된 광전하들을 주기적으로 리셋시킬 수 있다. 상기 리셋 트랜지스터(RX)의 드레인(drain) 전극은 플로팅 확산 영역(FD)과 연결되며, 상기 리셋 트랜지스터(RX)의 소스(source) 전극은 전원 전압(VDD)에 연결될 수 있다.
리셋 트랜지스터(RX)가 턴온(turn-on) 되면, 상기 리셋 트랜지스터(RX)의 소스 전극과 연결된 전원 전압(VDD)이 상기 플로팅 확산 영역(FD)으로 전달될 수 있다. 상기 리셋 트랜지스터(RX)가 턴온 될 때, 상기 플로팅 확산 영역(FD)에 축적된 광전하들이 배출되어, 상기 플로팅 확산 영역(FD)이 리셋될 수 있다.
소스 팔로워 트랜지스터(SFX)는 단위 픽셀(PX)의 외부에 위치하는 전류원(미도시)과 연결되어, 소스 팔로워 버퍼 증폭기(Source Follower Buffer Amplifier)로 기능할 수 있고, 플로팅 확산 영역(FD)에서의 전위 변화를 증폭하고 이를 출력 라인(VOUT)으로 출력할 수 있다.
선택 트랜지스터(SX)는 행 단위로 복수의 단위 픽셀(PX)을 선택할 수 있고, 상기 선택 트랜지스터(SX)가 턴온 될 때, 전원 전압(VDD)이 소스 팔로워 트랜지스터(SFX)의 소스 전극으로 전달될 수 있다.
도 3은 본 발명의 예시적인 실시예에 따른 이미지 센서(100)의 픽셀을 나타내는 평면도이다. 도 4a는 도 3의 A1-A1'선을 따라 절단된 단면을 나타내는 단면도이다.
도 3 및 도 4a를 참조하면, 이미지 센서(100)는 픽셀 영역(PX1)을 가지는 기판(110)을 포함할 수 있다. 도 3에는 1 개의 픽셀 영역(PX1)이 예시되어 있으나, 기판(110)은 복수의 픽셀 영역(PX1)을 포함할 수 있다. 기판(110)에서 픽셀 영역(PX1)은 픽셀 분리 막(미도시)에 의해 정의될 수 있다. 픽셀 영역(PX1)은 기판(110) 내에 형성된 광전 변환 영역(PD)을 포함할 수 있다. 예시적인 실시예에서, 광전 변환 영역(PD)은 제1 불순물이 도핑된 영역일 수 있다. 예시적인 실시예에서, 상기 제1 불순물은 n형 불순물일 수 있다. 상기 n형 불순물은 예를 들어, 인 또는 비소일 수 있다. 픽셀 영역(PX1)은 외부로부터 입사되는 빛을 센싱하는 영역일 수 있다.
기판(110)은 전면(110A)과 상기 전면(110A)에 대향하는 후면(110B)을 포함할 수 있다. 여기서, 기판(110)의 전면(110A)은 기판(110)의 상면으로도 호칭될 수 있으며, 기판(110)의 후면(110B)은 기판(110)의 하면으로도 호칭될 수 있다. 이하에서, 기판(110)의 전면(110A)과 평행한 방향을 제1 방향이라고 정의하며, 상기 제1 방향과 수직한 방향을 제2 방향이라고 정의한다.
예시적인 실시예들에서, 기판(110)은 P 형 불순물로 도핑된 반도체층으로 이루어질 수 있다. 예를 들어, 기판(110)은 Si, Ge, SiGe, II-VI 족 화합물 반도체, III-V 족 화합물 반도체, 또는 이들의 조합으로 이루어지는 반도체 층, 또는 SOI(Silicon on insulator) 기판으로 이루어질 수 있다. 예시적인 실시예들에서, 기판(110)은 P 형 벌크(bulk) 실리콘 기판으로부터 에피택셜 성장된 P 형 에피택셜 반도체층으로 이루어질 수 있다.
상기 픽셀 분리 막은 광전 변환 영역(PD)을 포위하는 평면 구조를 가질 수 있다. 상기 픽셀 분리 막은 예를 들어, 실리콘 산화물, 실리콘 질화물, SiCN, SiON, SiOC, 폴리실리콘, 금속, 금속 질화물, 금속 산화물, BSG(borosilicate glass), PSG(phosphosilicate glass), BPSG(borophosphosilicate glass), PE-TEOS(plasma enhanced tetraethyl orthosilicate), FSG(fluoride silicate glass), CDO(carbon doped silicon oxide), OSG(organosilicate glass), 에어(air), 또는 이들의 조합을 포함할 수 있다. 예를 들어, 상기 픽셀 분리 막에 포함될 수 있는 금속은 텅스텐(W), 구리(Cu), 또는 이들의 조합일 수 있다. 상기 픽셀 분리 막에 포함될 수 있는 금속 질화물은 TiN, TaN, 또는 이들의 조합일 수 있다. 상기 픽셀 분리 막에 포함될 수 있는 금속 산화물은 ITO(indium tin oxide), 산화알루미늄(Al2O3), 또는 이들의 조합일 수 있다.
기판(110)의 전면(110A) 상에는 복수의 활성 영역들(ACT1, ACT2, ACT3)을 정의하는 소자 분리막(120)이 배치될 수 있다. 복수의 활성 영역(ACT1, ACT2, ACT3)은 제1 활성 영역(ACT1), 제2 활성 영역(ACT2), 및 제3 활성 영역(ACT3)을 포함할 수 있다. 소자 분리막(120)의 하면은 광전 변환 영역(PD)로부터 수직적으로 이격될 수 있다. 예시적인 실시예들에서, 소자 분리막(120)은 실리콘 산화막, 실리콘 질화막, 또는 이들의 조합을 포함하는 절연막으로 이루어질 수 있다.
제1 활성 영역(ACT1)에는 트랜스퍼 트랜지스터(TX, 도 2 참조) 및 플로팅 확산 영역(FD)이 배치될 수 있다. 상기 트랜스퍼 트랜지스터(TX)는 트랜스퍼 게이트(130a)를 포함할 수 있다.
예시적인 실시예에서, 트랜스퍼 게이트(130a)는 수직 트랜스퍼 게이트(Vertical transfer gate, VTG)일 수 있다. 구체적으로, 트랜스퍼 게이트(130a)는 기판(110)의 전면(110A) 상에 배치되는 수평 부분(131a1), 수평 부분(131a1)과 연결되며 수평 부분(131a1)의 하면으로부터 기판(110)의 내부로 연장되는 수직 부분(131b1), 및 상기 수평 부분(131a1) 하면의 일부와 상기 수직 부분(131b1)의 측벽을 덮는 게이트 절연막(133_1)을 포함할 수 있다.
수평 부분(131a1)은 기판(110)의 전면(110A) 상에서, 제1 방향을 따라 연장될 수 있다. 수직 부분(131b1)은 수평 부분(131a1) 하면의 일부와 접하며, 제2 방향을 따라 기판(110)의 전면(110A)으로부터 기판(110)의 내부로 연장될 수 있다. 이 때, 수직 부분(131b1)은 기판(110) 내에 형성된 광전 변환 영역(PD)의 일부를 관통할 수 있다. 게이트 절연막(133_1)은 수직 부분(131b1)의 측벽 및 수평 부분(131a)의 하면 중 수직 부분(131b1)의 상면과 접하지 않는 일부를 덮을 수 있다. 예시적인 실시예에서, 플로팅 확산 영역(FD)과 인접한 게이트 절연막(133_1)의 일부는 진성 반도체 영역(110_1)과 접할 수 있다.
플로팅 확산 영역(FD)은 트랜스퍼 게이트(130a)와 제1 방향으로 이격되도록 트랜스퍼 게이트(130a)의 일측에 배치될 수 있다. 예시적인 실시예에서, 플로팅 확산 영역(FD)은 트랜스퍼 게이트(130a)의 드레인(drain)으로써 기능할 수 있다. 예시적인 실시예에서, 플로팅 확산 영역(FD)은 제2 불순물이 도핑된 영역일 수 있다. 예시적인 실시예에서, 상기 제2 불순물은 n형 불순물일 수 있다. 상기 n형 불순물은 예를 들어, 인 또는 비소일 수 있다.
진성 반도체 영역(110_1, intrinsic semiconductor region)은 플로팅 확산 영역(FD)과 트랜스퍼 게이트(130a) 사이에 배치될 수 있다. 여기서, 진성 반도체 영역(110_1)이란 p형 불순물 또는 n형 불순물에 의해 별도로 도핑되지 않은 영역을 의미할 수 있다. 예시적인 실시예에서, 진성 반도체 영역(110_1)은 p형 불순물 또는 n형 불순물을 포함하지 않을 수 있다. 다른 실시예에서, 진성 반도체 영역(110_1)은 플로팅 확산 영역(FD) 및 불순물 반도체 영역(110_2)보다 낮은 농도의 불순물을 포함할 수 있다. 예시적인 실시예에서, 진성 반도체 영역(110_1)은 제2 방향을 따라 광전 변환 영역(PD)의 상면까지 연장될 수 있다. 이에 따라, 진성 반도체 영역(110_1)의 하면은 광전 변환 영역(PD)의 상면과 접할 수 있다. 예시적인 실시예에서, 진성 반도체 영역(110_1) 중에서 플로팅 확산 영역(FD)보다 낮은 수직 레벨에 위치하는 일부 영역은 트랜스퍼 게이트(130a)와 멀어지도록 제1 방향을 따라 연장될 수 있다. 이 경우, 제1 방향을 따라 연장된 진성 반도체 영역(110_1)의 일부 영역은 플로팅 확산 영역(FD)의 아래에 위치하며, 플로팅 확산 영역(FD) 전부와 제2 방향으로(즉, 수직으로) 중첩될 수 있다.
불순물 반도체 영역(110_2, Impurity Semiconductor region)은 트랜스퍼 게이트(130a)와 인접하지 않는 플로팅 확산 영역(FD)의 일측에 배치될 수 있다. 불순물 반도체 영역(110_2) 중에서 플로팅 확산 영역(FD)보다 낮은 수직 레벨에 위치하는 일부 영역은 제1 방향을 따라 연장된 진성 반도체 영역(110_1)의 일부 영역과 접할 수 있고, 불순물 반도체 영역(110_2)의 상기 일부 영역을 제외한 불순물 반도체 영역(110_2)의 나머지 영역은 플로팅 확산 영역(FD)과 접할 수 있다. 예시적인 실시예에서, 불순물 반도체 영역(110_2)은 제3 불순물이 도핑된 영역일 수 있다. 예시적인 실시예에서, 상기 제3 불순물은 p형 불순물일 수 있다. 상기 p형 불순물은 예를 들어, 붕소 또는 인듐일 수 있다.
제1 콘택 플러그(141a1)는 트랜스퍼 게이트(130a)와 접하며, 제2 콘택 플러그(141b)는 플로팅 확산 영역(FD)과 접할 수 있다. 예시적인 실시예에서, 제1 콘택 플러그(141a1)는 트랜스퍼 게이트(130a)의 수평 부분(131a1)의 일부를 관통할 수 있으며, 제2 콘택 플러그(141b)는 플로팅 확산 영역(FD)의 일부를 관통할 수 있다. 예시적인 실시예에서, 제1 콘택 플러그(141a1)는 제1 배리어 도전층(미도시) 및 제1 콘택 도전층(미도시)을 포함하고, 제2 콘택 플러그(141b)는 제2 배리어 도전층(미도시) 및 제2 콘택 도전층(미도시)을 포함할 수 있다. 예시적인 실시예에서, 상기 제1 배리어 도전층 및 상기 제2 배리어 도전층은 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 루테늄(Ru), 텅스텐 질화물(WN), 니오븀 질화물(NbN) 중 적어도 하나를 포함할 수 있다. 예시적인 실시예에서, 상기 제1 콘택 도전층 및 상기 제2 콘택 도전층은 텅스텐(W), 코발트(Co), 구리(Cu), 알루미늄(Al), 텅스텐 질화물(WN) 중 적어도 하나를 포함할 수 있다.
제2 활성 영역(ACT2)에는 로직 트랜지스터들이 배치될 수 있다. 예를 들어, 상기 제2 활성 영역(ACT2)에는 리셋 트랜지스터(RX), 소스 팔로워 트랜지스터(SFX), 선택 트랜지스터(SX) 중에서 적어도 하나가 배치될 수 있다. 다른 예에서, 제2 활성 영역(ACT2)에는 3개의 트랜지스터들 모두가 배치될 수 있다. 또한, 실시예에 따라, 어느 하나의 픽셀 영역(PX1)의 제2 활성 영역(ACT2)에는 소스 팔로워 트랜지스터(SFX)와 선택 트랜지스터(SX)가 배치되고, 인접하는 다른 픽셀 영역(PX1)의 제2 활성 영역(ACT2)에는 리셋 트랜지스터(RX)가 배치될 수 있다. 그러한 구조의 경우, 인접하는 2개의 픽셀 영역들(PX1)이 로직 트랜지스터들을 공유할 수 있다. 제2 활성 영역(ACT2)에는 픽셀게이트(TXG)가 배치될 수 있다. 상기 픽셀게이트(TXG)는 예를 들어, 리셋 게이트(RG, 도 2 참조) 또는 선택 게이트(SG, 도 2 참조)일 수 있다. 제2 활성 영역(ACT2)에는 콘택 플러그들(143)이 배치될 수 있다. 상기 콘택 플러그들(143)은 전원 전압 콘택 플러그일 수 있다.
제3 활성 영역(ACT3)은 불순물 영역(미도시)을 포함하고, 제3 활성 영역(ACT3)의 상기 불순물 영역에는 콘택 플러그(145)가 연결될 수 있다. 상기 제3 활성 영역(ACT3)의 상기 불순물 영역은 접지 영역이고, 상기 불순물 영역에 연결된 콘택 플러그(145)는 접지 콘택 플러그일 수 있다.
기판(110)의 전면(110A) 상에는 층간 절연막(147)이 배치될 수 있다. 층간 절연막(147)은 복수의 활성 영역들(ACT1, ACT2, ACT3) 및 소자 분리막(120)을 덮을 수 있다.
예시적인 실시예에서, 층간 절연막(147)은 실리콘 질화물, 실리콘 산질화물을 포함할 수 있다. 예시적인 실시예에서, 층간 절연막(147)과 기판의 전면(110A) 사이에 식각 정지층(미도시)이 개재될 수도 있다.
층간 절연막(147) 상에는 배선 구조물(150)이 배치될 수 있다. 배선 구조물(150)은 복수의 배선 라인(151a), 복수의 배선 비아(151b), 및 배선 절연층(153)을 포함할 수 있다. 배선 절연층(153)은 복수의 배선 라인(151a) 및 복수의 배선 비아(151b)를 덮을 수 있다. 배선 절연층(153)은 단일층으로 구성되거나, 복수의 층으로 구성될 수도 있다. 예시적인 실시예에서, 배선 절연층(153)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등의 절연 물질을 포함할 수 있다. 복수의 배선 라인(151a)은 배선 절연층(153)의 상면 또는 하면 상에 배치되며, 배선 절연층(153)의 상면 또는 하면을 따라 연장될 수 있다. 복수의 배선 라인(151a) 중에서 최하단에 위치한 배선 라인(151a)은 콘택 플러그들(141a1, 141b, 143, 145)과 연결될 수 있다. 복수의 배선 비아(151b)는 서로 다른 수직 레벨에 위치하는 복수의 배선 라인(151a)을 연결할 수 있다. 예시적인 실시예에서, 복수의 배선 라인(151a) 및 복수의 배선 비아(151b)는 텅스텐, 알루미늄, 구리, 텅스텐 실리사이드, 티타늄 실리사이드, 텅스텐 질화물, 티타늄 질화물, 도핑된 폴리실리콘 등을 포함할 수 있다.
기판(110)의 후면(110B) 상에는 반사 방지막(160), 컬러 필터(CF), 및 마이크로렌즈(ML)가 차례로 적층될 수 있다.
반사 방지막(160)은 컬러 필터(CF)를 통과하는 입사광이 측면으로 반사되거나 산란되는 것을 방지하는 역할을 할 수 있다. 반사 방지막(160)은 금속을 포함할 수 있다. 예를 들어, 반사 방지막(160)은 텅스텐, 알루미늄, 구리, 또는 이들의 조합을 포함할 수 있다. 도 4a에 도시된 바와 달리, 반사 방지막(160)은 복수의 층을 포함할 수도 있다. 예를 들어, 반사 방지막(160)은 제1 반사 방지층(미도시), 제2 반사 방지층(미도시), 및 제3 반사 반지층(미도시)을 포함할 수 있다. 상기 제1 반사 방지층, 상기 제2 반사 방지층, 및 상기 제3 반사층 각각은 서로 동일한 금속을 포함할 수 있다. 예를 들어, 상기 제1 반사 방지층, 상기 제2 반사 방지층, 및 상기 제3 반사층 각각은 텅스텐을 포함할 수 있다. 다만 이에 한정되는 것은 아니고, 상기 제1 반사 방지층, 상기 제2 반사 방지층, 및 상기 제3 반사층 각각은 서로 다른 금속을 포함할 수도 있다.
컬러 필터(CF)는 집광된 광을 필터링하여 픽셀 영역(PX)으로 제공할 수 있다. 예시적인 실시예들에서, 컬러 필터(CF)는 적색 컬러 필터, 녹색 컬러 필터, 청색 컬러 필터, 또는 화이트 컬러 필터로 이루어질 수 있다. 상기 화이트 컬러 필터는 가시광 파장 대역의 빛을 투과시키는 투명 컬러 필터일 수 있다. 다른 예시적인 실시예들에서, 컬러 필터(CF)는 시안(cyan), 마젠타(magenta), 또는 황색(yellow) 등과 같은 다른 컬러를 가질 수도 있다.
마이크로렌즈(ML)는 입사광을 집광할 수 있다. 마이크로렌즈(ML)는 광전 변환 영역(PD)에 대응하도록 배치될 수 있다. 마이크로렌즈(ML)는 광전 변환 영역(PD)로 입사되는 빛을 집광할 수 있도록 외측으로 볼록한 형상을 가질 수 있다. 마이크로렌즈(ML)는 투명할 수 있다. 예를 들어, 마이크로렌즈(ML)는 가시 광선 영역의 광에 대해 90% 이상의 투과율을 가질 수 있다. 마이크로렌즈(ML)는 예를 들어, 스티렌계 수지, 아크릴계 수지, 스티렌-아크릴 공중합계 수지, 또는 실록산계 수지 등의 물질로 형성될 수 있다.
본 발명의 예시적인 실시예에 따른 이미지 센서(100)는 트랜스퍼 게이트(130a)와 플로팅 확산 영역(FD) 사이에 배치되며, 불순물에 의해 별도로 도핑되지 않는 영역인 진성 반도체 영역(110_1)을 포함한다. 이에 따라, 트랜스퍼 게이트(130a)와 플로팅 확산 영역(FD) 사이에 불순물이 도핑 되었을 경우, 상기 도핑된 불순물에 의해 발생할 수 있는 RDF(Random dopant fluctuation)을 감소시킬 수 있다. 이를 통해, 이미지 센서(100)의 노이즈 특성이 개선되며, 전위 험프(Potential hump)의 발생이 방지되어 이미지 센서(100)의 전하 저장량(Full-well Capacity, FWC)이 향상될 수 있다.
도 4b 내지 도 4d는 도 3의 A1-A1'선을 따라 절단된 단면에 대응되는 단면을 나타내는 단면도들이다. 도 4b 내지 도 4d에 도시된 이미지 센서들(100a1, 100b1, 100c1)의 각 구성들은 도 3 및 도 4a를 참조하여 설명한 이미지 센서(100)의 각 구성들과 유사하므로, 이하에서는 차이점을 중심으로 설명한다.
도 4b를 참조하면, 이미지 센서(100a1)는 진성 반도체 영역(110_1a1) 및 불순물 반도체 영역(110_2a1)을 포함할 수 있다. 진성 반도체 영역(110_1a1)은 플로팅 확산 영역(FD)과 트랜스퍼 게이트(130a) 사이에 배치될 수 있다. 예시적인 실시예에서, 진성 반도체 영역(110_1a1) 중에서 플로팅 확산 영역(FD)보다 낮은 수직 레벨에 위치하는 일부 영역은 트랜스퍼 게이트(130a)와 멀어지도록 제1 방향을 따라 연장될 수 있다. 이 경우, 제1 방향을 따라 연장된 진성 반도체 영역(110_1a1)의 일부 영역은 플로팅 확산 영역(FD)의 아래에 위치하며, 플로팅 확산 영역(FD) 일부와 제2 방향으로(즉, 수직으로) 중첩될 수 있다.
불순물 반도체 영역(110_2a1)은 트랜스퍼 게이트(130a)와 인접하지 않는 플로팅 확산 영역(FD)의 일측에 배치될 수 있다. 이 때, 불순물 반도체 영역(110_2a1) 중에서 플로팅 확산 영역(FD)보다 낮은 수직 레벨에 위치하는 일부 영역은 트랜스퍼 게이트(130a)를 향하여 제1 방향으로 연장될 수 있다. 이 경우, 제1 방향을 따라 연장된 불순물 반도체 영역(110_2a1)의 일부 영역은 플로팅 확산 영역(FD)의 나머지 일부 영역과 제2 방향으로(즉, 수직으로) 중첩될 수 있다. 여기서 플로팅 확산 영역(FD)의 나머지 일부 영역이란, 제1 방향을 따라 연장된 진성 반도체 영역(110_1a1)의 일부 영역과 제2 방향으로 중첩되는 플로팅 확산 영역(FD)의 일부 영역을 제외한 나머지 영역을 의미한다. 또한, 제1 방향을 따라 연장된 불순물 반도체 영역(110_2a1)의 일부 영역은 상기 제1 방향을 따라 연장된 진성 반도체 영역(110_1a1)의 일부 영역과 접할 수 있다.
도 4c를 참조하면, 이미지 센서(100b1)는 진성 반도체 영역(110_1b1) 및 불순물 반도체 영역(110_2b1)을 포함할 수 있다. 진성 반도체 영역(110_1b1)은 플로팅 확산 영역(FD)과 트랜스퍼 게이트(130a) 사이에 배치될 수 있다. 예시적인 실시예에서, 진성 반도체 영역(110_1b1)은 플로팅 확산 영역(FD)과 제2 방향으로 중첩되지 않을 수 있다. 즉, 진성 반도체 영역(110_1b1) 중에서 플로팅 확산 영역(FD)보다 낮은 수직 레벨에 위치하는 일부 영역은 제1 방향을 따라 연장되지 않을 수 있다.
불순물 반도체 영역(110_2b1)은 트랜스퍼 게이트(130a)와 인접하지 않는 플로팅 확산 영역(FD)의 일측에 배치될 수 있다. 이 때, 불순물 반도체 영역(110_2b1) 중에서 플로팅 확산 영역(FD)보다 낮은 수직 레벨에 위치하는 일부 영역은 트랜스퍼 게이트(130a)를 향하여 제1 방향으로 연장될 수 있다. 이 경우, 제1 방향으로 연장된 불순물 반도체 영역(110_2b1)의 일부 영역은 플로팅 확산 영역(FD) 전부와 제2 방향으로 중첩될 수 있다. 또한, 제1 방향을 따라 연장된 불순물 반도체 영역(110_2b1)의 일부 영역은 진성 반도체 영역(110_1b1) 중에서 플로팅 확산 영역(FD)보다 낮은 수직 레벨에 위치한 일부 영역과 접할 수 있다.
도 4d를 참조하면, 이미지 센서(100c1)는 진성 반도체 영역(110_1c1) 및 불순물 반도체 영역(110_2c1)을 포함할 수 있다.
진성 반도체 영역(110_1c1)은 플로팅 확산 영역(FD)과 트랜스퍼 게이트(130a) 사이에 배치될 수 있다. 예시적인 실시예에서, 진성 반도체 영역(110_1c1)은 플로팅 확산 영역(FD)을 둘러쌀 수 있다. 구체적으로, 진성 반도체 영역(110_1c1)은 플로팅 확산 영역(FD)의 하면 및 측벽을 둘러쌀 수 있다.
불순물 반도체 영역(110_2c1)은 트랜스퍼 게이트(130a)와 인접하지 않는 플로팅 확산 영역(FD)의 일측에 배치될 수 있다. 이 때, 불순물 반도체 영역(110_2c1)은 플로팅 확산 영역(FD)과 이격되도록 배치될 수 있다. 불순물 반도체 영역(110_2c1)은 진성 반도체 영역(110_1c1)과 접할 수 있다.
도 5는 본 발명의 예시적인 실시예에 따른 이미지 센서(100a2)의 픽셀을 나타내는 평면도이다. 도 6a는 도 5의 A2-A2'선을 따라 절단된 단면을 나타내는 단면도이다. 도 5 및 도 6a에 도시된 이미지 센서(100a2)의 각 구성들은 도 3 및 도 4a를 참조하여 설명한 이미지 센서(100)의 각 구성들과 유사하므로 이하에서는 차이점을 중심으로 설명한다.
도 5 및 도 6a를 참조하면, 이미지 센서(100a2)는 단위 픽셀(PX2)을 포함하며, 단위 픽셀(PX2)에 위치하는 제1 활성 영역(ACT1)에는 트랜스퍼 트랜지스터(TX, 도 2 참조) 및 플로팅 확산 영역(FD)이 배치될 수 있다. 상기 트랜스퍼 트랜지스터(TX)는 2개의 트랜스퍼 게이트들(130b)을 포함할 수 있다. 2개의 트랜스퍼 게이트들(130b) 각각은 플로팅 확산 영역(FD)로부터 동일한 거리만큼 이격되도록 배치될 수 있다. 구체적으로 X-Y 평면 상에서, 2개의 트랜스퍼 게이트들(130b) 중 어느 하나는 플로팅 확산 영역(FD)로부터 X 방향으로 이격되도록 배치될 수 있으며, 2개의 트랜스퍼 게이트들(130b) 중 나머지 하나는 플로팅 확산 영역(FD)로부터 Y 방향으로 이격되도록 배치될 수 있다. 이 경우, 상기 2개의 트랜스퍼 게이트들(130b) 중 어느 하나의 X 방향으로의 이격 거리는 상기 2개의 트랜스퍼 게이트들(130b) 중 나머지 하나의 Y 방향으로의 이격 거리와 동일할 수 있다.
예시적인 실시예에서, 2개의 트랜스퍼 게이트들(130b) 각각은 수직 트랜스퍼 게이트(Vertical transfer gate, VTG)일 수 있다. 구체적으로, 2개의 트랜스퍼 게이트들(130b) 각각은 수평 부분(131a2), 수직 부분(131b2), 및 게이트 절연막(133_2)을 포함할 수 있다. 수평 부분(131a2), 수직 부분(131b2), 및 게이트 절연막(133_2)은 도 3 및 도 4a를 참조하여 설명한 수평 부분(131a1), 수직 부분(131b1), 및 게이트 절연막(133_1)과 유사할 수 있다. 예시적인 실시예서, 2개의 트랜스퍼 게이트들(130b) 각각에 포함된 게이트 절연막들(133_2)은 진성 반도체 영역(110_1a2)과 접할 수 있다.
2개의 트랜스퍼 게이트들(130b) 각각은 제1 콘택 플러그들(141a2)과 연결될 수 있다. 제1 콘택 플러그들(141a2)은 2개의 트랜스퍼 게이트들(130b) 각각의 수평 부분(131a2)의 일부를 관통할 수 있다.
진성 반도체 영역(110_1a2)은 2개의 트랜스퍼 게이트들(130b) 각각과 플로팅 확산 영역(FD)의 사이에 배치될 수 있다. 플로팅 확산 영역(FD)은 진성 반도체 영역(110_1a2)에 의해 둘러싸일 수 있다.
도 6b 및 도 6c는 도 5의 A2-A2'선을 따라 절단된 단면에 대응되는 단면을 나타내는 단면도들이다. 도 6b 및 도 6c에 도시된 이미지 센서들(100b2, 100c2)의 각 구성들은 도 5 및 도 6a를 참조하여 설명한 이미지 센서(100a2)의 각 구성들과 유사하므로, 이하에서는 차이점을 중심으로 설명한다.
도 6b를 참조하면, 이미지 센서(100b2)는 진성 반도체 영역(110_1b2) 및 불순물 반도체 영역(110_2b2)을 포함할 수 있다. 진성 반도체 영역(110_1b2)은 2개의 트랜스퍼 게이트들(130b) 각각과 플로팅 확산 영역(FD) 사이에 배치될 수 있다. 이 때, 진성 반도체 영역(110_1b2)의 중간에는 불순물 반도체 영역(110_2b2)이 개재되며, 불순물 반도체 영역(110_2b2)에 의해 진성 반도체 영역(110_1b2)은 분리될 수 있다. 이에 따라, 진성 반도체 영역(110_1b2)의 일측은 트랜스퍼 게이트(130b)와 접하며, 진성 반도체 영역(110_1b2)의 타측은 불순물 반도체 영역(110_2b2) 및 플로팅 확산 영역(FD)과 접할 수 있다. 예시적인 실시예에서, 진성 반도체 영역(110_1b2) 중에서 플로팅 확산 영역(FD)보다 낮은 수직 레벨에 위치하는 일부 영역은 플로팅 확산 영역(FD)을 향하여 제1 방향으로 연장될 수 있다. 이 경우, 제1 방향으로 연장된 진성 반도체 영역(110_1b2)의 일부 영역은 플로팅 확산 영역(FD) 일부와 제2 방향으로 중첩될 수 있다.
도 6c를 참조하면, 이미지 센서(100c2)는 진성 반도체 영역(110_1c2) 및 불순물 반도체 영역(110_2c2)을 포함할 수 있다. 진성 반도체 영역(110_1c2)은 2개의 트랜스퍼 게이트들(130b) 각각과 플로팅 확산 영역(FD) 사이에 배치될 수 있다. 이 때, 진성 반도체 영역(110_1c2)의 중간에는 불순물 반도체 영역(110_2c2)이 배치되며, 불순물 반도체 영역(110_2c2)에 의해 진성 반도체 영역(110_1c2)은 분리될 수 있다. 이에 따라, 진성 반도체 영역(110_1c2)의 일측은 트랜스퍼 게이트(130b)와 접하며, 진성 반도체 영역(110_1c2)의 타측은 불순물 반도체 영역(110_2c2) 및 플로팅 확산 영역(FD)과 접할 수 있다. 예시적인 실시예에서, 진성 반도체 영역(110_1c2)은 플로팅 확산 영역(FD)과 제2 방향으로 중첩되지 않을 수 있다. 즉, 진성 반도체 영역(110_1c2) 중에서 플로팅 확산 영역(FD)보다 낮은 수직 레벨에 위치하는 일부 영역은 제1 방향을 따라 연장되지 않을 수 있다.
도 7은 본 발명의 예시적인 실시예에 따른 이미지 센서(100a3)의 픽셀을 나타내는 평면도이다. 도 8a는 도 7의 A3-A3'선을 따라 절단된 단면을 나타내는 단면도이다. 도 7 및 도 8a에 도시된 이미지 센서(100a3)의 각 구성들은 도 3 및 도 4a를 참조하여 설명한 이미지 센서(100)의 각 구성들과 유사하므로 이하에서는 차이점을 중심으로 설명한다.
도 7 및 도 8a를 참조하면, 이미지 센서(100a3)는 단위 픽셀(PX3)을 포함하며, 단위 픽셀(PX3)에 위치하는 제1 활성 영역(ACT1)에는 트랜스퍼 트랜지스터(TX, 도 2 참조) 및 플로팅 확산 영역(FD)이 배치될 수 있다. 상기 트랜스퍼 트랜지스터(TX)는 트랜스퍼 게이트(130c)를 포함할 수 있다.
예시적인 실시예에서, 트랜스퍼 게이트(130c)는 평면형 트랜스퍼 게이트(Planar transfer gate)일 수 있다. 구체적으로, 트랜스퍼 게이트(130c)는 기판(110)의 전면(110A) 상에 배치되는 수평 부분만을 포함할 수 있다. 트랜스퍼 게이트(130c)는 제1 콘택 플러그(141a3)와 연결될 수 있다. 제1 콘택 플러그(141a3)는 트랜스퍼 게이트(130c)의 수평 부분의 일부를 관통할 수 있다.
진성 반도체 영역(110_1a3)은 플로팅 확산 영역(FD)과 트랜스퍼 게이트(130c) 사이에 배치될 수 있다. 트랜스퍼 게이트(130c)가 평면형 트랜스퍼 게이트이기 때문에, 진성 반도체 영역(110_1a3)은 트랜스퍼 게이트(130c)보다 낮은 수직 레벨에 위치할 수 있다. 이에 따라, 진성 반도체 영역(110_1a3)과 트랜스퍼 게이트(130c)는 접하지 않을 수 있다.
예시적인 실시예에서, 진성 반도체 영역(110_1a3) 중에서 플로팅 확산 영역(FD)보다 낮은 수직 레벨에 위치하는 일부 영역은 트랜스퍼 게이트(130c)와 멀어지도록 제1 방향을 따라 연장될 수 있다. 이 경우, 제1 방향을 따라 연장된 진성 반도체 영역(110_1a3)의 일부 영역은 플로팅 확산 영역(FD)의 아래에 위치하며, 플로팅 확산 영역(FD) 전부와 제2 방향으로(즉, 수직으로) 중첩될 수 있다.
불순물 반도체 영역(110_2a3)은 트랜스퍼 게이트(130c)와 인접하지 않는 플로팅 확산 영역(FD)의 일측에 배치될 수 있다. 불순물 반도체 영역(110_2a3) 중에서 플로팅 확산 영역(FD)보다 낮은 수직 레벨에 위치하는 일부 영역은 제1 방향을 따라 연장된 진성 반도체 영역(110_1a3)의 일부 영역과 접할 수 있고, 불순물 반도체 영역(110_2a3)의 상기 일부 영역을 제외한 불순물 반도체 영역(110_2a3)의 나머지 영역은 플로팅 확산 영역(FD)과 접할 수 있다.
도 8b 내지 도 8d는 도 7의 A3-A3'선을 따라 절단된 단면에 대응되는 단면을 나타내는 단면도들이다. 도 8b 내지 도 8d에 도시된 이미지 센서들(100b3, 100c3, 100d3)의 각 구성들은 도 7 및 도 8a를 참조하여 설명한 이미지 센서(100a3)의 각 구성들과 유사하므로, 이하에서는 차이점을 중심으로 설명한다.
도 8b를 참조하면, 이미지 센서(100b3)는 진성 반도체 영역(110_1b3) 및 불순물 반도체 영역(110_2b3)을 포함할 수 있다. 진성 반도체 영역(110_1b3)은 플로팅 확산 영역(FD)과 트랜스퍼 게이트(130c) 사이에 배치될 수 있다. 예시적인 실시예에서, 진성 반도체 영역(110_1b3) 중에서 플로팅 확산 영역(FD)보다 낮은 수직 레벨에 위치하는 일부 영역은 플로팅 확산 영역(FD)을 향하여 제1 방향으로 연장될 수 있다. 이 경우, 제1 방향으로 연장된 진성 반도체 영역(110_1b3)의 일부 영역은 플로팅 확산 영역(FD) 일부와 제2 방향으로 중첩될 수 있다.
불순물 반도체 영역(110_2b3)은 트랜스퍼 게이트(130c)와 인접하지 않는 플로팅 확산 영역(FD)의 일측에 배치될 수 있다. 이 때, 불순물 반도체 영역(110_2b3) 중에서 플로팅 확산 영역(FD)보다 낮은 수직 레벨에 위치하는 일부 영역은 플로팅 확산 영역(FD)을 향하는 방향을 따라 제1 방향으로 연장될 수 있다. 이 경우, 제1 방향으로 연장된 불순물 반도체 영역(110_2b3)의 일부 영역은 플로팅 확산 영역(FD)의 나머지 일부 영역과 제2 방향으로 중첩될 수 있다. 또한, 제1 방향을 따라 연장된 불순물 반도체 영역(110_2b3)의 일부 영역은 제1 방향을 따라 연장된 진성 반도체 영역(110_1b3)의 일부 영역과 접할 수 있다.
도 8c를 참조하면, 이미지 센서(100c3)는 진성 반도체 영역(110_1c3) 및 불순물 반도체 영역(110_2c3)을 포함할 수 있다. 진성 반도체 영역(110_1c3)은 플로팅 확산 영역(FD)과 트랜스퍼 게이트(130c) 사이에 배치될 수 있다. 예시적인 실시예에서, 진성 반도체 영역(110_1c3)은 플로팅 확산 영역(FD)과 상기 제2 방향으로 중첩되지 않을 수 있다. 즉, 진성 반도체 영역(110_1c3) 중에서 플로팅 확산 영역(FD)보다 낮은 수직 레벨에 위치하는 일부 영역은 제1 방향을 따라 연장되지 않을 수 있다.
불순물 반도체 영역(110_2c3)은 트랜스퍼 게이트(130c)와 인접하지 않는 플로팅 확산 영역(FD)의 일측에 배치될 수 있다. 이 때, 불순물 반도체 영역(110_2c3) 중에서 플로팅 확산 영역(FD)보다 낮은 수직 레벨에 위치하는 일부 영역은 트랜스퍼 게이트(130c)를 향해 제1 방향으로 연장될 수 있다. 이 경우, 제1 방향을 따라 연장된 불순물 반도체 영역(110_2c3)의 일부 영역은 플로팅 확산 영역(FD) 전부와 제2 방향으로 중첩될 수 있다. 또한, 제1 방향을 따라 연장된 불순물 반도체 영역(110_2c3)의 일부 영역은 진성 반도체 영역(110_1c3) 중에서 플로팅 확산 영역(FD)보다 낮은 수직 레벨에 위치한 일부 영역과 접할 수 있다.
도 8d를 참조하면, 이미지 센서(100d3)는 진성 반도체 영역(110_1d3) 및 불순물 반도체 영역(110_2d3)을 포함할 수 있다.
진성 반도체 영역(110_1d3)은 플로팅 확산 영역(FD)과 트랜스퍼 게이트(130c) 사이에 배치될 수 있다. 예시적인 실시예에서, 진성 반도체 영역(110_1d3)은 플로팅 확산 영역(FD)을 둘러쌀 수 있다.
불순물 반도체 영역(110_2d3)은 트랜스퍼 게이트(130c)와 인접하지 않는 플로팅 확산 영역(FD)의 일측에서, 플로팅 확산 영역(FD)과 이격되도록 배치될 수 있다. 이 때, 불순물 반도체 영역(110_2d3)은 플로팅 확산 영역(FD)을 둘러싸는 진성 반도체 영역(110_1d3)의 일측과 접할 수 있다.
도 9는 본 발명의 예시적인 실시예에 따른 이미지 센서의 픽셀 어레이의 회로도이다.
도 9를 참조하면, 단위 픽셀(PX)은 제1 내지 제4 포토다이오드(PD1, PD2, PD3, PD4)를 포함하는 4-공유(4-shared) 픽셀을 구성할 수 있다. 이 때, 제1 내지 제4 포토다이오드(PD1, PD2, PD3, PD4)는 1 개의 플로팅 확산 영역(FD)을 공유하는 구조를 가질 수 있다.
단위 픽셀(PX)에서, 제1 내지 제4 포토다이오드(PD1, PD2, PD3, PD4)가 1 개의 플로팅 확산 영역(FD)을 공유하는 것은 제1 내지 제4 포토다이오드(PD1, PD2, PD3, PD4)에 대응하는 제1 내지 제4 트랜스퍼 트랜지스터(TX1, TX2, TX3, TX4)를 통해 이루어질 수 있다. 즉, 제1 포토다이오드(PD1)에 대응하는 제1 트랜스퍼 트랜지스터(TX1), 제2 포토다이오드(PD2)에 대응하는 제2 트랜스퍼 트랜지스터(TX2), 제3 포토다이오드(PD3)에 대응하는 제3 트랜스퍼 트랜지스터(TX3), 및 제4 포토다이오드(PD4)에 대응하는 제4 트랜스퍼 트랜지스터(TX4)는 1 개의 플로팅 확산 영역(FD)을 공통 드레인 영역으로서 공유할 수 있다.
도 9에 도시된 바와 같이, 단위 픽셀(PX)에서 제1 내지 제4 포토다이오드(PD1, PD2, PD3, PD4)는 리셋 트랜지스터(RX), 소스 팔로워 트랜지스터(SF), 및 선택 트랜지스터(SX)를 공유할 수 있다.
도 9에 도시된 바와 같이, 제1 내지 제4 포토다이오드(PD1, PD2, PD3, PD4)는 각각 대응하는 제1 내지 제4 트랜스퍼 트랜지스터(TX1, TX2, TX3, TX4)의 소스 영역을 구성할 수 있다. 플로팅 확산 영역(FD)은 제1 내지 제4 트랜스퍼 트랜지스터(TX1, TX2, TX3, TX4)의 공통 드레인 영역을 구성할 수 있다. 플로팅 확산 영역(FD)은 리셋 트랜지스터(RX)의 소스 영역과, 소스 팔로워 트랜지스터(SF)의 게이트 전극에 각각 연결될 수 있다. 리셋 트랜지스터(RX)의 드레인 영역과 소스 팔로워 트랜지스터(SF)의 드레인 영역이 공유되어 전원 전압(Vpix)으로 연결될 수 있다. 소스 팔로워 트랜지스터(SF)의 소스 영역과 선택 트랜지스터(SX)의 드레인 영역이 서로 공유될 수 있다. 선택 트랜지스터(SX)의 소스 영역에는 출력 라인(Vout)이 연결될 수 있다.
도 9에는 단위 픽셀(PX)이 제1 내지 제4 포토다이오드(PD1, PD2, PD3, PD4)를 포함하는 4-공유 픽셀을 구성하는 경우가 도시되었으나, 이에 한정되는 것은 아니다. 예를 들어, 단위 픽셀(PX)은 N 개 (N은 2 이상의 정수)의 포토다이오드를 포함하는 N-공유 픽셀을 구성할 수 있다. 구체적으로, 이미지 센서에 포함된 복수의 픽셀 유닛(PX)은 각각 2 개의 포토다이오드를 포함하는 2-공유 픽셀, 또는 8 개의 포토다이오드를 포함하는 8-공유 픽셀을 포함할 수도 있다.
도 10은 본 발명의 예시적인 실시예에 따른 이미지 센서(100a4)의 픽셀을 개략적으로 나타내는 평면도이다. 도 11a는 도 10의 A4-A4'선을 따라 절단된 단면을 나타내는 단면도이다.
도 10 및 도 11a를 참조하면, 이미지 센서(100a4)는 단위 픽셀(PX4)을 포함한다. 단위 픽셀(PX4)은 기판(110) 상에 형성된 4개의 광전 변환 영역들(PD)을 포함할 수 있다. 단위 픽셀(PX4)의 중심부에는 플로팅 확산 영역(FD)이 위치할 수 있다. 4개의 광전 변환 영역들(PD)은 플로팅 확산 영역(FD)을 공유하며, 플로팅 확산 영역(FD)을 포위하도록 플로팅 확산 영역(FD)을 중심으로 외측에 배치될 수 있다.
4개의 광전 변환 영역들(PD) 각각에는 2개의 트랜스퍼 게이트들(130d)이 배치될 수 있다. 2개의 트랜스퍼 게이트들(130d) 각각은 플로팅 확산 영역(FD)로부터 동일한 거리로 이격되도록 배치될 수 있다. 예시적인 실시예에서, 2개의 트랜스퍼 게이트들(130d) 각각은 수직 트랜스퍼 게이트(Vertical transfer gate, VTG)일 수 있다. 구체적으로, 2개의 트랜스퍼 게이트들(130d) 각각은 기판(110)의 전면(110A) 상에 배치되는 수평 부분(131a3), 수평 부분(131a3)과 연결되며 기판(110)의 전면(110A)으로부터 기판(110)의 내부로 연장되는 수직 부분(131b3), 및 상기 수평 부분(131a3)의 하면과 상기 수직 부분(131b3)의 측벽을 덮는 게이트 절연막(133_3)을 포함할 수 있다.
2개의 트랜스퍼 게이트들(130d) 각각은 제1 콘택 플러그들(141a4)과 연결될 수 있다. 제1 콘택 플러그들(141a4)은 2개의 트랜스퍼 게이트들(130d) 각각의 수평 부분(131a3)의 일부를 관통할 수 있다.
진성 반도체 영역(110_1a4)은 2개의 트랜스퍼 게이트들(130d) 각각과 플로팅 확산 영역(FD)의 사이에 배치될 수 있다. 플로팅 확산 영역(FD)은 진성 반도체 영역(110_1a4)에 의해 둘러싸일 수 있다.
도 11b 및 도 11c는 도 10의 A4-A4'선을 따라 절단된 단면에 대응되는 단면을 나타내는 단면도들이다. 도 11b 및 도 11c에 도시된 이미지 센서들(100b4, 100c4)의 각 구성들은 도 10 및 도 11a를 참조하여 설명한 이미지 센서(100a4)의 각 구성들과 유사하므로 이하에서는 차이점을 중심으로 설명한다.
도 11b을 참조하면, 이미지 센서(100b4)는 진성 반도체 영역(110_1b4) 및 불순물 반도체 영역(110_2b4)을 포함할 수 있다. 진성 반도체 영역(110_1b4) 및 불순물 반도체 영역(110_2b4) 각각은 도 6b를 참조하여 설명한 진성 반도체 영역(110_1b2) 및 불순물 반도체 영역(110_2b2) 각각과 유사하므로, 자세한 설명은 생략하도록 한다.
도 11c를 참조하면, 이미지 센서(100c4)는 진성 반도체 영역(110_1c4) 및 불순물 반도체 영역(110_2c4)을 포함할 수 있다. 진성 반도체 영역(110_1c4) 및 불순물 반도체 영역(110_2c4) 각각은 도 6c를 참조하여 설명한 진성 반도체 영역(110_1c2) 및 불순물 반도체 영역(110_2c2) 각각과 유사하므로, 자세한 설명은 생략하도록 한다.
도 12는 본 발명의 예시적인 실시예에 따른 이미지 센서의 픽셀을 개략적으로 나타내는 평면도이다. 도 13a는 도 12의 A5-A5'선을 따라 절단된 단면을 나타내는 단면도들이다. 도 12 및 도 13a에 도시된 이미지 센서(100a5)의 각 구성들은 도 10 및 도 11a를 참조하여 설명한 이미지 센서(100a4)의 각 구성들과 유사하므로 이하에서는 차이점을 중심으로 설명한다.
도 12 및 도 13a를 참조하면, 이미지 센서(100a5)는 4개의 광전 변환 영역들(PD)이 배치된 단위 픽셀(PX5)을 포함한다. 4개의 광전 변환 영역들(PD) 각각에는 트랜스퍼 게이트(130e)가 배치될 수 있다. 예시적인 실시예에서, 트랜스퍼 게이트(130e)는 수직 트랜스퍼 게이트(Vertical transfer gate, VTG)일 수 있다. 구체적으로, 트랜스퍼 게이트(130e)는 기판(110)의 전면(110A) 상에 배치되는 수평 부분(131a4), 수평 부분(131a4)과 연결되며 기판(110)의 전면(110A)으로부터 기판(110)의 내부로 연장되는 수직 부분(131b4), 및 상기 수평 부분(131a4)의 하면과 상기 수직 부분(131b4)의 측벽을 덮는 게이트 절연막(133_4)을 포함할 수 있다.
트랜스퍼 게이트(130e)는 제1 콘택 플러그들(141a5)과 연결될 수 있다. 제1 콘택 플러그들(141a5)은 트랜스퍼 게이트(130e)의 수평 부분(131a4)의 일부를 관통할 수 있다.
진성 반도체 영역(110_1a5)은 플로팅 확산 영역(FD)과 트랜스퍼 게이트(130e) 사이에 배치될 수 있다.
예시적인 실시예에서, 진성 반도체 영역(110_1a5) 중에서 플로팅 확산 영역(FD)보다 낮은 수직 레벨에 위치하는 일부 영역은 트랜스퍼 게이트(130e)와 멀어지도록 제1 방향을 따라 연장될 수 있다. 이 경우, 제1 방향을 따라 연장된 진성 반도체 영역(110_1a5)의 일부 영역은 플로팅 확산 영역(FD)의 아래에 위치하며, 플로팅 확산 영역(FD) 전부와 제2 방향으로(즉, 수직으로) 중첩될 수 있다.
불순물 반도체 영역(110_2a5)은 트랜스퍼 게이트(130e)와 인접하지 않는 플로팅 확산 영역(FD)의 일측에 배치될 수 있다. 불순물 반도체 영역(110_2a5) 중에서 플로팅 확산 영역(FD)보다 낮은 수직 레벨에 위치하는 일부 영역은 제1 방향을 따라 연장된 진성 반도체 영역(110_1a5)의 일부 영역과 접할 수 있고, 불순물 반도체 영역(110_2a5)의 상기 일부 영역을 제외한 불순물 반도체 영역(110_2a5)의 나머지 영역은 플로팅 확산 영역(FD)과 접할 수 있다.
도 13b 및 도 13c는 도 12의 A5-A5'선을 따라 절단된 단면에 대응되는 단면을 나타내는 단면도들이다. 도 13b 및 도 13c에 도시된 이미지 센서들(100b5, 100c5)의 각 구성들은 도 12 및 도 13a를 참조하여 설명한 이미지 센서(100a5)의 각 구성들과 유사하므로, 이하에서는 차이점을 중심으로 설명한다.
도 13b을 참조하면, 이미지 센서(100b5)는 진성 반도체 영역(110_1b5) 및 불순물 반도체 영역(110_2b5)을 포함할 수 있다. 진성 반도체 영역(110_1b5) 및 불순물 반도체 영역(110_2b5) 각각은 도 4b를 참조하여 설명한 진성 반도체 영역(110_1a1) 및 불순물 반도체 영역(110_2a1) 각각과 유사하므로, 자세한 설명은 생략하도록 한다.
도 13c를 참조하면, 이미지 센서(100c5)는 진성 반도체 영역(110_1c5) 및 불순물 반도체 영역(110_2c5)을 포함할 수 있다. 진성 반도체 영역(110_1c5) 및 불순물 반도체 영역(110_2c5) 각각은 도 4c를 참조하여 설명한 진성 반도체 영역(110_1b1) 및 불순물 반도체 영역(110_2b1) 각각과 유사하므로, 자세한 설명은 생략하도록 한다.
도 14a 내지 도 14e는 본 발명의 예시적인 실시예에 따른 이미지 센서(100)의 제조 방법을 나타내는 단면도들이다.
도 14a를 참조하면, 기판(110)의 전면(110A) 상에 제1 마스크 패턴(M10)을 형성하고, 제1 마스크 패턴(M10)을 식각 마스크로 사용하여 기판(110) 내에 소자 분리 트렌치(120T)를 형성할 수 있다.
도 14b를 참조하면, 도 14a의 결과물에서, 소자 분리 트렌치(120T) 내에 소자 분리막(120)을 형성할 수 있다. 다음으로, 기판(110)의 전면(110A) 상에 마스크 패턴(미도시)을 형성하고, 상기 마스크 패턴을 식각 마스크로 사용하여 기판(110)의 일부분을 제거하여 트랜스퍼 게이트 트렌치(미도시)를 형성하고, 상기 트랜스퍼 게이트 트렌치 내에 트랜스퍼 게이트(130a)를 형성할 수 있다. 다음으로, 기판(110)의 전면(110A) 상에 제1 이온 주입 마스크(M20)를 형성하고, 제1 이온 주입 마스크(M20)를 이용해 기판(110) 내부에 이온 주입 공정(P10)에 의해 제1 불순물을 주입하여, 불순물 반도체 영역(110_2)을 형성할 수 있다. 상기 제1 불순물은 예를 들어, p형 불순물일 수 있다.
도 14c를 참조하면, 도 14b의 결과물에서, 기판(110)의 전면(110A) 상에제2 이온 주입 마스크(M30)를 형성할 수 있다. 제2 이온 주입 마스크(M30)는 개구부(M30T)를 포함할 수 있다. 도 14c에서는 개구부(M30T)가 불순물 반도체 영역(110_2)과 수직으로 중첩되지 않는 것으로 도시되어있으나, 개구부(M30T)의 일 부 또는 전부가 불순물 반도체 영역(110_2)과 중첩될 수도 있다. 다음으로, 제2 이온 주입 마스크(M30)를 이용하여, 기판(110) 내부에 이온 주입 공정(P20)에 의해 제2 불순물을 주입하여, 플로팅 확산 영역(FD)을 형성할 수 있다. 상기 제2 불순물을 예를 들어, n형 불순물일 수 있다.
도 14d를 참조하면, 14c의 결과물에서, 기판(110)의 전면(110A) 상에 층간 절연막(147)을 형성할 수 있다. 다음으로, 층간 절연막(147) 상에 마스크 패턴(미도시)을 형성하고, 상기 마스크 패턴을 식각 마스크로 사용하여 층간 절연막(147)을 관통하는 제1 콘택 플러그(141a1) 및 제2 콘택 플러그(141b)를 형성할 수 있다. 다음으로, 층간 절연막(147) 상에 도전층(미도시)을 형성하고, 상기 도전층을 패터닝하고, 상기 패터닝된 도전층을 덮는 절연층(미도시)을 형성하는 단계들을 반복적으로 수행하여 배선 라인(151a), 배선 비아(151b), 및 배선 절연층(153)을 포함하는 배선 구조물(150, 도 4a 참조)을 형성할 수 있다.
도 14e를 참조하면, 도 14d의 결과물에서, 기판(110)의 후면(110B) 상에 반사 방지막(160), 컬러 필터(CF), 및 마이크로렌즈(ML)를 순차적으로 형성하여 이미지 센서(100)가 완성될 수 있다.
본 발명의 예시적인 실시예에 따른 이미지 센서(100)는 트랜스퍼 게이트(130a)와 플로팅 확산 영역(FD) 사이에 배치되며, 불순물에 의해 별도로 도핑되지 않는 영역인 진성 반도체 영역(110_1)을 포함한다. 이에 따라, 트랜스퍼 게이트(130a)와 플로팅 확산 영역(FD) 사이에 불순물이 도핑 되었을 경우, 상기 도핑된 불순물에 의해 발생할 수 있는 RDF(Random dopant fluctuation)을 감소시킬 수 있다. 이를 통해, 이미지 센서(100)의 노이즈 특성이 개선되며, 전위 험프(Potential hump)의 발생이 방지되어 이미지 센서(100)의 전하 저장량(Full-well Capacity, FWC)이 향상될 수 있다.
도 15는 멀티 카메라 모듈을 포함하는 전자 장치의 블록도이다. 도 16은 도 15의 카메라 모듈의 상세 블록도이다.
도 15를 참조하면, 전자 장치(1000)는 카메라 모듈 그룹(1100), 애플리케이션 프로세서(1200), PMIC(1300) 및 외부 메모리(1400)를 포함할 수 있다.
카메라 모듈 그룹(1100)은 복수의 카메라 모듈(1100a, 1100b, 1100c)을 포함할 수 있다. 비록 도면에는 3개의 카메라 모듈(1100a, 1100b, 1100c)이 배치된 실시예가 도시되어 있으나, 실시예들이 이에 제한되는 것은 아니다. 몇몇 실시예에서, 카메라 모듈 그룹(1100)은 2개의 카메라 모듈만을 포함하도록 변형되어 실시될 수 있다. 또한, 몇몇 실시예에서, 카메라 모듈 그룹(1100)은 n개(n은 4 이상의 자연수)의 카메라 모듈을 포함하도록 변형되어 실시될 수도 있다.
이하, 도 16을 참조하여, 카메라 모듈(1100b)의 상세 구성에 대해 보다 구체적으로 설명할 것이나, 이하의 설명은 실시예에 따라 다른 카메라 모듈들(1100a, 1100b)에 대해서도 동일하게 적용될 수 있다.
도 16을 참조하면, 카메라 모듈(1100b)은 프리즘(1105), 광학 경로 폴딩 요소(Optical Path Folding Element, 이하, ˝OPFE˝)(1110), 액츄에이터(1130), 이미지 센싱 장치(1140) 및 저장부(1150)를 포함할 수 있다.
프리즘(1105)은 광 반사 물질의 반사면(1107)을 포함하여 외부로부터 입사되는 광(L)의 경로를 변형시킬 수 있다.
몇몇 실시예에서, 프리즘(1105)은 제1 방향(X)으로 입사되는 광(L)의 경로를 제1 방향(X)에 수직인 제2 방향(Y)으로 변경시킬 수 있다. 또한, 프리즘(1105)은 광 반사 물질의 반사면(1107)을 중심축(1106)을 중심으로 A방향으로 회전시키거나, 중심축(1106)을 B방향으로 회전시켜 제1 방향(X)으로 입사되는 광(L)의 경로를 수직인 제2 방향(Y)으로 변경시킬 수 있다. 이때, OPFE(1110)도 제1 방향(X)및 제2 방향(Y)과 수직인 제3 방향(Z)로 이동할 수 있다.
몇몇 실시예에서, 도시된 것과 같이, 프리즘(1105)의 A방향 최대 회전 각도는 플러스(+) A방향으로는 15도(degree)이하고, 마이너스(-) A방향으로는 15도보다 클 수 있으나, 실시예들이 이에 제한되는 것은 아니다.
몇몇 실시예에서, 프리즘(1105)은 플러스(+) 또는 마이너스(-) B방향으로 20도 내외, 또는 10도에서 20도, 또는 15도에서 20도 사이로 움직일 수 있고, 여기서, 움직이는 각도는 플러스(+) 또는 마이너스(-) B방향으로 동일한 각도로 움직이거나, 1도 내외의 범위로 거의 유사한 각도까지 움직일 수 있다.
몇몇 실시예에서, 프리즘(1105)은 광 반사 물질의 반사면(1106)을 중심축(1106)의 연장 방향과 평행한 제3 방향(예를 들어, Z방향)으로 이동할 수 있다.
OPFE(1110)는 예를 들어 m(여기서, m은 자연수)개의 그룹으로 이루어진 광학 렌즈를 포함할 수 있다. m개의 렌즈는 제2 방향(Y)으로 이동하여 카메라 모듈(1100b)의 광학 줌 배율(optical zoom ratio)을 변경할 수 있다. 예를 들어, 카메라 모듈(1100b)의 기본 광학 줌 배율을 Z라고할 때, OPFE(1110)에 포함된 m개의 광학 렌즈를 이동시킬 경우, 카메라 모듈(1100b)의 광학 줌 배율은 3Z 또는 5Z 이상의 광학 줌 배율로 변경될 수 있다.
액츄에이터(1130)는 OPFE(1110) 또는 광학 렌즈(이하, 광학 렌즈로 지칭)를 특정 위치로 이동시킬 수 있다. 예를 들어 액츄에이터(1130)는 정확한 센싱을 위해 이미지 센서(1142)가 광학 렌즈의 초점 거리(focal length)에 위치하도록 광학 렌즈의 위치를 조정할 수 있다.
이미지 센싱 장치(1140)는 이미지 센서(1142), 제어 로직(1144) 및 메모리(1146)를 포함할 수 있다. 이미지 센서(1142)는 광학 렌즈를 통해 제공되는 광(L)을 이용하여 센싱 대상의 이미지를 센싱할 수 있다. 제어 로직(1144)은 카메라 모듈(1100b)의 전반적인 동작을 제어할 수 있다. 예를 들어, 제어 로직(1144)은 제어 신호 라인(CSLb)을 통해 제공된 제어 신호에 따라 카메라 모듈(1100b)의 동작을 제어할 수 있다.
메모리(1146)는 캘리브레이션 데이터(1147)와 같은 카메라 모듈(1100b)의 동작에 필요한 정보를 저장할 수 있다. 캘리브레이션 데이터(1147)는 카메라 모듈(1100b)이 외부로부터 제공된 광(L)을 이용하여 이미지 데이터를 생성하는데 필요한 정보를 포함할 수 있다. 캘리브레이션 데이터(1147)는 예를 들어, 앞서 설명한 회전도(degree of rotation)에 관한 정보, 초점 거리(focal length)에 관한 정보, 광학 축(optical axis)에 관한 정보 등을 포함할 수 있다. 카메라 모듈(1100b)이 광학 렌즈의 위치에 따라 초점 거리가 변하는 멀티 스테이트(multi state) 카메라 형태로 구현될 경우, 캘리브레이션 데이터(1147)는 광학 렌즈의 각 위치별(또는 스테이트별) 초점 거리 값과 오토 포커싱(auto focusing)과 관련된 정보를 포함할 수 있다.
저장부(1150)는 이미지 센서(1142)를 통해 센싱된 이미지 데이터를 저장할 수 있다. 저장부(1150)는 이미지 센싱 장치(1140)의 외부에 배치될 수 있으며, 이미지 센싱 장치(1140)를 구성하는 센서 칩과 스택된(stacked) 형태로 구현될 수 있다. 몇몇 실시예에서, 저장부(1150)는 EEPROM(Electrically Erasable Programmable Read-Only Memory)으로 구현될 수 있으나 실시예들이 이에 제한되는 것은 아니다.
도 15와 도 16을 함께 참조하면, 몇몇 실시예에서, 복수의 카메라 모듈(1100a, 1100b, 1100c) 각각은 액추에이터(1130)를 포함할 수 있다. 이에 따라, 복수의 카메라 모듈(1100a, 1100b, 1100c) 각각은 그 내부에 포함된 액추에이터(1130)의 동작에 따른 서로 동일하거나 서로 다른 캘리브레이션 데이터(1147)를 포함할 수 있다.
몇몇 실시예에서, 복수의 카메라 모듈(1100a, 1100b, 1100c) 중 하나의 카메라 모듈(예를 들어, 1100b)은 앞서 설명한 프리즘(1105)과 OPFE(1110)를 포함하는 폴디드 렌즈(folded lens) 형태의 카메라 모듈이고, 나머지 카메라 모듈들(예를 들어, 1100a, 1100b)은 프리즘(1105)과 OPFE(1110)가 포함되지 않은 버티칼(vertical) 형태의 카메라 모듈일 수 있으나, 실시예들이 이에 제한되는 것은 아니다.
몇몇 실시예에서, 복수의 카메라 모듈(1100a, 1100b, 1100c) 중 하나의 카메라 모듈(예를 들어, 1100c)은 예를 들어, IR(Infrared Ray)을 이용하여 깊이(depth) 정보를 추출하는 버티컬 형태의 깊이 카메라(depth camera)일 수 있다. 이 경우, 애플리케이션 프로세서(1200)는 이러한 깊이 카메라로부터 제공받은 이미지 데이터와 다른 카메라 모듈(예를 들어, 1100a 또는 1100b)로부터 제공받은 이미지 데이터를 병합(merge)하여 3차원 깊이 이미지(3D depth image)를 생성할 수 있다.
몇몇 실시예에서, 복수의 카메라 모듈(1100a, 1100b, 1100c) 중 적어도 두 개의 카메라 모듈(예를 들어, 1100a, 1100b)은 서로 다른 관측 시야(Field of View, 시야각)를 가질 수 있다. 이 경우, 예를 들어, 복수의 카메라 모듈(1100a, 1100b, 1100c) 중 적어도 두 개의 카메라 모듈(예를 들어, 1100a, 1100b)의 광학 렌즈가 서로 다를 수 있으나, 이에 제한되는 것은 아니다.
또한, 몇몇 실시예에서, 복수의 카메라 모듈(1100a, 1100b, 1100c) 각각의 시야각은 서로 다를 수 있다. 이 경우, 복수의 카메라 모듈(1100a, 1100b, 1100c) 각각에 포함된 광학 렌즈 역시 서로 다를 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 복수의 카메라 모듈(1100a, 1100b, 1100c) 각각은 서로 물리적으로 분리되어 배치될 수 있다. 즉, 하나의 이미지 센서(1142)의 센싱 영역을 복수의 카메라 모듈(1100a, 1100b, 1100c)이 분할하여 사용하는 것이 아니라, 복수의 카메라 모듈(1100a, 1100b, 1100c) 각각의 내부에 독립적인 이미지 센서(1142)가 배치될 수 있다.
다시 도 15를 참조하면, 애플리케이션 프로세서(1200)는 이미지 처리 장치(1210), 메모리 컨트롤러(1220), 내부 메모리(1230)를 포함할 수 있다. 애플리케이션 프로세서(1200)는 복수의 카메라 모듈(1100a, 1100b, 1100c)과 분리되어 구현될 수 있다. 예를 들어, 애플리케이션 프로세서(1200)와 복수의 카메라 모듈(1100a, 1100b, 1100c)은 별도의 반도체 칩으로 서로 분리되어 구현될 수 있다.
이미지 처리 장치(1210)는 복수의 서브 이미지 프로세서(1212a, 1212b, 1212c), 이미지 생성기(1214) 및 카메라 모듈 컨트롤러(1216)를 포함할 수 있다.
이미지 처리 장치(1210)는 복수의 카메라 모듈(1100a, 1100b, 1100c)의 개수에 대응하는 개수의 복수의 서브 이미지 프로세서(1212a, 1212b, 1212c)를 포함할 수 있다.
각각의 카메라 모듈(1100a, 1100b, 1100c)로부터 생성된 이미지 데이터는 서로 분리된 이미지 신호 라인(ISLa, ISLb, ISLc)를 통해 대응되는 서브 이미지 프로세서(1212a, 1212b, 1212c)에 제공될 수 있다. 예를 들어, 카메라 모듈(1100a)로부터 생성된 이미지 데이터는 이미지 신호 라인(ISLa)을 통해 서브 이미지 프로세서(1212a)에 제공되고, 카메라 모듈(1100b)로부터 생성된 이미지 데이터는 이미지 신호 라인(ISLb)을 통해 서브 이미지 프로세서(1212b)에 제공되고, 카메라 모듈(1100c)로부터 생성된 이미지 데이터는 이미지 신호 라인(ISLc)을 통해 서브 이미지 프로세서(1212c)에 제공될 수 있다. 이러한 이미지 데이터 전송은 예를 들어, MIPI(Mobile Industry Processor Interface)에 기반한 카메라 직렬 인터페이스(CSI; Camera Serial Interface)를 이용하여 수행될 수 있으나, 실시예들이 이에 제한되는 것은 아니다.
한편, 몇몇 실시예에서, 하나의 서브 이미지 프로세서가 복수의의 카메라 모듈에 대응되도록 배치될 수도 있다. 예를 들어, 서브 이미지 프로세서(1212a)와 서브 이미지 프로세서(1212c)가 도시된 것처럼 서로 분리되어 구현되는 것이 아니라 하나의 서브 이미지 프로세서로 통합되어 구현되고, 카메라 모듈(1100a)과 카메라 모듈(1100c)로부터 제공된 이미지 데이터는 선택 소자(예를 들어, 멀티플렉서) 등을 통해 선택된 후, 통합된 서브 이미지 프로세서에 제공될 수 있다.
각각의 서브 이미지 프로세서(1212a, 1212b, 1212c)에 제공된 이미지 데이터는 이미지 생성기(1214)에 제공될 수 있다. 이미지 생성기(1214)는 이미지 생성 정보(Generating Information) 또는 모드 신호(Mode Signal)에 따라 각각의 서브 이미지 프로세서(1212a, 1212b, 1212c)로부터 제공된 이미지 데이터를 이용하여 출력 이미지를 생성할 수 있다.
구체적으로, 이미지 생성기(1214)는 이미지 생성 정보 또는 모드 신호에 따라, 서로 다른 시야각을 갖는 카메라 모듈들(1100a, 1100b, 1100c)로부터 생성된 이미지 데이터 중 적어도 일부를 병합(merge)하여 출력 이미지를 생성할 수 있다. 또한, 이미지 생성기(1214)는 이미지 생성 정보 또는 모드 신호에 따라, 서로 다른 시야각을 갖는 카메라 모듈들(1100a, 1100b, 1100c)로부터 생성된 이미지 데이터 중 어느 하나를 선택하여 출력 이미지를 생성할 수 있다.
몇몇 실시예에서, 이미지 생성 정보는 줌 신호(zoom signal or zoom factor)를 포함할 수 있다. 또한, 몇몇 실시예에서, 모드 신호는 예를 들어, 유저(user)로부터 선택된 모드에 기초한 신호일 수 있다.
이미지 생성 정보가 줌 신호(줌 팩터)이고, 각각의 카메라 모듈(1100a, 1100b, 1100c)이 서로 다른 관측 시야(시야각)를 갖는 경우, 이미지 생성기(1214)는 줌 신호의 종류에 따라 서로 다른 동작을 수행할 수 있다. 예를 들어, 줌 신호가 제1 신호일 경우, 카메라 모듈(1100a)로부터 출력된 이미지 데이터와 카메라 모듈(1100c)로부터 출력된 이미지 데이터를 병합한 후, 병합된 이미지 신호와 병합에 사용하지 않은 카메라 모듈(1100b)로부터 출력된 이미지 데이터를 이용하여, 출력 이미지를 생성할 수 있다. 만약, 줌 신호가 제1 신호와 다른 제2 신호일 경우, 이미지 생성기(1214)는 이러한 이미지 데이터 병합을 수행하지 않고, 각각의 카메라 모듈(1100a, 1100b, 1100c)로부터 출력된 이미지 데이터 중 어느 하나를 선택하여 출력 이미지를 생성할 수 있다. 하지만 실시예들이 이에 제한되는 것은 아니며, 필요에 따라 이미지 데이터를 처리하는 방법은 얼마든지 변형되어 실시될 수 있다.
몇몇 실시예에서, 이미지 생성기(1214)는 복수의 서브 이미지 프로세서(1212a, 1212b, 1212c) 중 적어도 하나로부터 노출 시간이 상이한 복수의 이미지 데이터를 수신하고, 복수의 이미지 데이터에 대하여 HDR(high dynamic range) 처리를 수행함으로서, 다이나믹 레인지가 증가된 병합된 이미지 데이터를 생성할 수 있다.
카메라 모듈 컨트롤러(1216)는 각각의 카메라 모듈(1100a, 1100b, 1100c)에 제어 신호를 제공할 수 있다. 카메라 모듈 컨트롤러(1216)로부터 생성된 제어 신호는 서로 분리된 제어 신호 라인(CSLa, CSLb, CSLc)를 통해 대응되는 카메라 모듈(1100a, 1100b, 1100c)에 제공될 수 있다.
복수의 카메라 모듈(1100a, 1100b, 1100c) 중 어느 하나는 줌 신호를 포함하는 이미지 생성 정보 또는 모드 신호에 따라 마스터(master) 카메라(예를 들어, 1100b)로 지정되고, 나머지 카메라 모듈들(예를 들어, 1100a, 1100c)은 슬레이브(slave) 카메라로 지정될 수 있다. 이러한 정보는 제어 신호에 포함되어, 서로 분리된 제어 신호 라인(CSLa, CSLb, CSLc)를 통해 대응되는 카메라 모듈(1100a, 1100b, 1100c)에 제공될 수 있다.
줌 팩터 또는 동작 모드 신호에 따라 마스터 및 슬레이브로서 동작하는 카메라 모듈이 변경될 수 있다. 예를 들어, 카메라 모듈(1100a)의 시야각이 카메라 모듈(1100b)의 시야각보다 넓고, 줌 팩터가 낮은 줌 배율을 나타낼 경우, 카메라 모듈(1100b)이 마스터로서 동작하고, 카메라 모듈(1100a)이 슬레이브로서 동작할 수 있다. 반대로, 줌 팩터가 높은 줌 배율을 나타낼 경우, 카메라 모듈(1100a)이 마스터로서 동작하고, 카메라 모듈(1100b)이 슬레이브로서 동작할 수 있다.
몇몇 실시예에서, 카메라 모듈 컨트롤러(1216)로부터 각각의 카메라 모듈(1100a, 1100b, 1100c)에 제공되는 제어 신호는 싱크 인에이블 신호(sync enable) 신호를 포함할 수 있다. 예를 들어, 카메라 모듈(1100b)이 마스터 카메라이고, 카메라 모듈들(1100a, 1100c)이 슬레이브 카메라인 경우, 카메라 모듈 컨트롤러(1216)는 카메라 모듈(1100b)에 싱크 인에이블 신호를 전송할 수 있다. 이러한 싱크 인에이블 신호를 제공받은 카메라 모듈(1100b)은 제공받은 싱크 인에이블 신호를 기초로 싱크 신호(sync signal)를 생성하고, 생성된 싱크 신호를 싱크 신호 라인(SSL)을 통해 카메라 모듈들(1100a, 1100c)에 제공할 수 있다. 카메라 모듈(1100b)과 카메라 모듈들(1100a, 1100c)은 이러한 싱크 신호에 동기화되어 이미지 데이터를 애플리케이션 프로세서(1200)에 전송할 수 있다.
몇몇 실시예에서, 카메라 모듈 컨트롤러(1216)로부터 복수의 카메라 모듈(1100a, 1100b, 1100c)에 제공되는 제어 신호는 모드 신호에 따른 모드 정보를 포함할 수 있다. 이러한 모드 정보에 기초하여 복수의 카메라 모듈(1100a, 1100b, 1100c)은 센싱 속도와 관련하여 제1 동작 모드 및 제2 동작 모드로 동작할 수 있다.
복수의 카메라 모듈(1100a, 1100b, 1100c)은 제1 동작 모드에서, 제1 속도로 이미지 신호를 생성(예를 들어, 제1 프레임 레이트의 이미지 신호를 생성)하여 이를 제1 속도보다 높은 제2 속도로 인코딩(예를 들어, 제1 프레임 레이트보다 높은 제2 프레임 레이트의 이미지 신호를 인코딩)하고, 인코딩된 이미지 신호를 애플리케이션 프로세서(1200)에 전송할 수 있다. 이때, 제2 속도는 제1 속도의 30배 이하일 수 있다.
애플리케이션 프로세서(1200)는 수신된 이미지 신호, 다시 말해서 인코딩된 이미지 신호를 내부에 구비되는 메모리(1230) 또는 애플리케이션 프로세서(1200) 외부의 스토리지(1400)에 저장하고, 이후, 메모리(1230) 또는 스토리지(1400)로부터 인코딩된 이미지 신호를 독출하여 디코딩하고, 디코딩된 이미지 신호에 기초하여 생성되는 이미지 데이터를 디스플레이할 수 있다. 예컨대 이미지 처리 장치(1210)의 복수의 서브 프로세서들(1212a, 1212b, 1212c) 중 대응하는 서브 프로세서가 디코딩을 수행할 수 있으며, 또한 디코딩된 이미지 신호에 대하여 이미지 처리를 수행할 수 있다.
복수의 카메라 모듈(1100a, 1100b, 1100c)은 제2 동작 모드에서, 제1 속도보다 낮은 제3 속도로 이미지 신호를 생성(예를 들어, 제1 프레임 레이트보다 낮은 제3 프레임 레이트의 이미지 신호를 생성)하고, 이미지 신호를 애플리케이션 프로세서(1200)에 전송할수 있다. 애플리케이션 프로세서(1200)에 제공되는 이미지 신호는 인코딩되지 않은 신호일 수 있다. 애플리케이션 프로세서(1200)는 수신되는 이미지 신호에 대하여 이미지 처리를 수행하거나 또는 이미지 신호를 메모리(1230) 또는 스토리지(1400)에 저장할 수 있다.
PMIC(1300)는 복수의 카메라 모듈(1100a, 1100b, 1100c) 각각에 전력, 예컨대 전원 전압을 공급할 수 있다. 예를 들어, PMIC(1300)는 애플리케이션 프로세서(1200)의 제어 하에, 파워 신호 라인(PSLa)을 통해 카메라 모듈(1100a)에 제1 전력을 공급하고, 파워 신호 라인(PSLb)을 통해 카메라 모듈(1100b)에 제2 전력을 공급하고, 파워 신호 라인(PSLc)을 통해 카메라 모듈(1100c)에 제3 전력을 공급할 수 있다.
PMIC(1300)는 애플리케이션 프로세서(1200)로부터의 전력 제어 신호(PCON)에 응답하여, 복수의 카메라 모듈(1100a, 1100b, 1100c) 각각에 대응하는 전력을 생성하고, 또한 전력의 레벨을 조정할 수 있다. 전력 제어 신호(PCON)는 복수의 카메라 모듈(1100a, 1100b, 1100c)의 동작 모드 별 전력 조정 신호를 포함할 수 있다. 예를 들어, 동작 모드는 저전력 모드(low power mode)를 포함할 수 있으며, 이때, 전력 제어 신호(PCON)는 저전력 모드로 동작하는 카메라 모듈 및 설정되는 전력 레벨에 대한 정보를 포함할 수 있다. 복수의 카메라 모듈(1100a, 1100b, 1100c) 각각에 제공되는 전력들의 레벨은 서로 동일하거나 또는 서로 상이할 수 있다. 또한, 전력의 레벨은 동적으로 변경될 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100: 이미지 센서, FD: 플로팅 확산 영역, PD: 광전 변환 영역, 110_1: 진성 반도체 영역, 110_2: 불순물 반도체 영역, 110: 기판, 120: 소자 분리막, 130: 트랜스퍼 게이트

Claims (10)

  1. 기판;
    상기 기판의 상면 상에 배치되는 적어도 하나의 트랜스퍼 게이트;
    상기 기판 내에서 상기 상면과 평행한 제1 방향으로 상기 트랜스퍼 게이트와 이격되도록 배치되는 플로팅 확산 영역;
    상기 기판 내에서 상기 트랜스퍼 게이트와 상기 플로팅 확산 영역의 사이에 배치되는 진성 반도체 영역; 및
    상기 기판 내에서 상기 제1 방향과 수직한 제2 방향으로 상기 플로팅 확산 영역과 이격되도록 배치되는 광전 변환 영역; 을 포함하고,
    상기 진성 반도체 영역은 불순물에 의해 도핑되지 않는 영역인 이미지 센서.
  2. 제1 항에 있어서,
    상기 진성 반도체 영역은 상기 제2 방향을 따라 광전 변환 영역의 상면까지 연장되는 이미지 센서.
  3. 제1 항에 있어서,
    상기 진성 반도체 영역 중에서 상기 플로팅 확산 영역보다 낮은 수직 레벨에 위치하는 일부 영역은 상기 제1 방향을 따라 연장되며, 상기 플로팅 확산 영역 전부와 상기 제2 방향으로 중첩되는 이미지 센서.
  4. 제1 항에 있어서,
    상기 진성 반도체 영역 중에서 상기 플로팅 확산 영역보다 낮은 수직 레벨에 위치하는 일부 영역은 상기 제1 방향을 따라 연장되며, 상기 플로팅 확산 영역의 일부와 상기 제2 방향으로 중첩되는 이미지 센서.
  5. 제1 항에 있어서,
    상기 진성 반도체 영역은 상기 플로팅 확산 영역과 상기 제2 방향으로 중첩되지 않는 이미지 센서.
  6. 제1 항에 있어서,
    상기 트랜스퍼 게이트는 상기 기판의 상기 상면 상에 배치되는 수평 부분, 상기 수평 부분의 하면으로부터 상기 기판의 내부로 연장되는 수직 부분, 및 상기 수평 부분과 상기 수직 부분을 덮는 게이트 절연막을 포함하는 이미지 센서.
  7. 제1 항에 있어서,
    상기 기판의 상기 상면 상에 배치되는 복수의 트랜스퍼 게이트들을 포함하며,
    상기 복수의 트랜스퍼 게이트들 각각은 상기 기판의 상기 상면 상에 배치되는 수평 부분, 상기 수평 부분의 하면으로부터 상기 기판의 내부로 연장되는 수직 부분, 및 상기 수평 부분과 상기 수직 부분을 덮는 게이트 절연막을 포함하는 이미지 센서.
  8. 제1 항에 있어서,
    상기 트랜스퍼 게이트는 평면형 트랜스퍼 게이트인 이미지 센서.
  9. 기판;
    상기 기판 내에 위치하는 플로팅 확산 영역;
    상기 기판 내에서 상기 플로팅 확산 영역의 주위에 배치된 복수의 광전 변환 영역;
    상기 플로팅 확산 영역과 상기 기판의 상면과 평행한 제1 방향으로 이격되도록 상기 복수의 광전 변환 영역들 각각에 적어도 하나 이상 배치되는 트랜스퍼 게이트들; 및
    상기 기판 내에서, 상기 복수의 트랜스퍼 게이트들 각각과 상기 플로팅 확산 영역의 사이에 배치되는 진성 반도체 영역;
    을 포함하고,
    상기 진성 반도체 영역은 불순물에 의해 도핑되지 않는 영역인 이미지 센서.
  10. 제9 항에 있어서,
    상기 복수의 광전 변환 영역 각각에는 적어도 2 이상의 트랜스퍼 게이트들이 배치되며, 상기 적어도 2 이상의 트랜스퍼 게이트들은 상기 기판의 상기 상면 상에 배치되는 수평 부분, 상기 수평 부분의 하면으로부터 상기 기판의 내부로 연장되는 수직 부분, 및 상기 수평 부분과 상기 수직 부분을 덮는 게이트 절연막을 포함하는 이미지 센서.

KR1020220130815A 2022-10-12 2022-10-12 이미지 센서 KR20240050879A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020220130815A KR20240050879A (ko) 2022-10-12 2022-10-12 이미지 센서
US18/374,343 US20240128287A1 (en) 2022-10-12 2023-09-28 Image sensor
CN202311288019.6A CN117878130A (zh) 2022-10-12 2023-10-07 图像传感器

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020220130815A KR20240050879A (ko) 2022-10-12 2022-10-12 이미지 센서

Publications (1)

Publication Number Publication Date
KR20240050879A true KR20240050879A (ko) 2024-04-19

Family

ID=90590757

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020220130815A KR20240050879A (ko) 2022-10-12 2022-10-12 이미지 센서

Country Status (3)

Country Link
US (1) US20240128287A1 (ko)
KR (1) KR20240050879A (ko)
CN (1) CN117878130A (ko)

Also Published As

Publication number Publication date
CN117878130A (zh) 2024-04-12
US20240128287A1 (en) 2024-04-18

Similar Documents

Publication Publication Date Title
US20220109012A1 (en) Image sensor and electronic system including the same
US20220109015A1 (en) Image sensor
US20220165765A1 (en) Image sensor and image sensing system
KR20240050879A (ko) 이미지 센서
KR20220138701A (ko) 스파이더 라우팅을 포함하는 이미지 센서
US20240014241A1 (en) Image sensor
US20230343800A1 (en) Image sensor and electronic system including the same
US20220149092A1 (en) Image sensor and electronic system including the same
US20240162256A1 (en) Image sensor and electronic system including the same
US20240055458A1 (en) Image sensor and electronic system including the same
US20240153976A1 (en) Image sensor and electronic system including the same
US11997403B2 (en) Image sensor, a pixel and an operating method of the image sensor
US20230197754A1 (en) Image sensor
US20220359586A1 (en) Image sensors having dual-surface isolation regions and deep through-substrate contacts and methods of forming same
US20220239854A1 (en) Image sensor, a pixel and an operating method of the image sensor
US20220399384A1 (en) Pixel array and image sensor including the same
US20230073145A1 (en) Image sensor and method of manufacturing image sensor
KR20240069452A (ko) 이미지 센서 및 이를 포함하는 전자 시스템
US20240088181A1 (en) Image sensor
JP2024070825A (ja) イメージセンサ及びそれを含む電子システム
KR20240067683A (ko) 이미지 센서 및 이를 포함하는 전자 시스템
JP2024069143A (ja) イメージセンサ及びそれを含む電子装置
KR20230136024A (ko) 이미지 센서
KR20240030065A (ko) 이미지 센서
CN118073383A (en) Image sensor