KR20220138701A - 스파이더 라우팅을 포함하는 이미지 센서 - Google Patents

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Abstract

본 개시의 이미지 센서는 픽셀들에 연결되는 제 1 컬럼 라인 및 제 2 컬럼 라인을 포함하는 픽셀 어레이, 및 제 1 컬럼 라인 및 제 2 컬럼 라인을 통하여 픽셀 신호들을 수신하는 읽기 회로를 포함한다. 제 1 컬럼 라인은 메인 배선, 메인 배선의 일단과 제 1 층간 연결 영역 사이의 제 1 배선, 및 메인 배선의 타단에 연결되는 제 2 배선을 포함하고, 제 2 컬럼 라인은 메인 배선, 메인 배선의 일단과 제 1 층간 연결 영역 사이의 제 1 배선, 및 메인 배선의 타단에 연결되는 제 2 배선을 포함한다. 제 1 컬럼 라인과 제 2 컬럼 라인 사이의 제 1 거리는, 제 1 컬럼 라인이 제 1 층간 연결 영역과 연결되는 지점과 제 2 컬럼 라인이 제 1 층간 연결 영역과 연결되는 지점 사이의 제 2 거리보다 길고, 제 1 컬럼 라인의 제 1 배선의 길이는 제 2 컬럼 라인의 제 2 배선의 길이보다 길 수 있다.

Description

스파이더 라우팅을 포함하는 이미지 센서{IMAGE SENSOR INCLUDING SPIDER ROUTING}
본 개시는 이미지 센서에 관한 것으로, 좀 더 상세하게는, 컬럼 라인의 시상수 차이에 따른 성능 저하를 방지하는 스파이더 라우팅을 포함하는 이미지 센서에 관한 것이다.
이미지 센서의 종류로써 CCD(Charge Coupled Device) 이미지 센서, CMOS(Complementary Metal-Oxide Semiconductor) 이미지 센서(CIS) 등이 있다. CMOS 이미지 센서는 CMOS 트랜지스터들로 구성되는 픽셀들을 포함하며, 각 픽셀에 포함된 광전 변환 소자를 이용하여 빛 에너지를 전기적 신호로 변환시킨다. CMOS 이미지 센서는 각 픽셀에서 발생된 전기적 신호를 이용하여 촬영 이미지에 관한 정보를 획득한다.
근래에 들어, 이미지 센서의 화소 수의 급격한 증가 및 화소 사이즈의 감소로 인하여 UHD(Ultra High Definition)급의 초고해상도의 이미지를 사용자에게 제공하는 것이 가능하게 되었다. 예를 들어, 칩 사이즈를 감소시키기 위한 배치로써, 픽셀 어레이의 폭보다 좁은 폭을 갖는 아날로그 디지털 컨버터를 이미지 센서에 배치하는 것이 왔으며, 이는 픽셀들의 출력이 아날로그 디지털 컨버터로 전달되는 컬럼 라인들의 스파이더 라우팅(spider routing)을 수반한다. 그러나, 스파이더 라우팅은 컬럼 라인들 간의 시상수 차이를 초래하기 때문에 이미지 센서의 성능을 저하시키는 요인이 된다. 따라서, 컬럼 라인의 시상수 차이를 감소시키기 위한 라우팅을 제공하는 것이 중요한 문제로 부각되고 있다.
본 개시의 기술 사상은 이미지 센서의 컬럼 라인들의 시상수 차이에 따른 성능 저하를 방지하는 스파이더 라우팅을 제공한다.
본 개시의 이미지 센서는 제 1 컬럼 라인에 연결되는 제 1 픽셀, 및 상기 제 1 컬럼 라인과 제 1 방향으로 이격되는 제 2 컬럼 라인에 연결되는 제 2 픽셀을 포함하는 픽셀 어레이, 그리고 제 1 층간 연결 영역에 연결되는 상기 제 1 컬럼 라인 및 상기 제 2 컬럼 라인을 통하여 픽셀 신호들을 수신하는 읽기 회로를 포함하되, 상기 제 1 컬럼 라인은 상기 제 1 방향과 수직인 제 2 방향으로 연장하는 메인 배선, 상기 메인 배선의 일단과 상기 제 1 층간 연결 영역 사이의 제 1 배선, 및 상기 메인 배선의 타단에 연결되는 제 2 배선을 포함하고, 상기 제 2 컬럼 라인은 상기 제 2 방향으로 연장하는 메인 배선, 상기 메인 배선의 일단과 상기 제 1 층간 연결 영역 사이의 제 1 배선, 및 상기 메인 배선의 타단에 연결되는 제 2 배선을 포함하고, 상기 제 1 컬럼 라인과 상기 제 2 컬럼 라인 사이의 제 1 거리는, 상기 제 1 컬럼 라인이 상기 제 1 층간 연결 영역과 연결되는 지점과 상기 제 2 컬럼 라인이 상기 제 1 층간 연결 영역과 연결되는 지점 사이의 제 2 거리보다 길고, 상기 제 1 컬럼 라인의 제 1 배선의 길이는 상기 제 2 컬럼 라인의 제 2 배선의 길이보다 클 수 있다.
본 개시의 실시 예들에 의하면, 이미지 센서의 컬럼 라인들이 동일한 시상수를 갖도록 하는 스파이더 라우팅을 제공함으로써, 이미지 센서의 성능을 향상시킬 수 있다.
도 1은 본 개시의 실시 예에 따른 이미지 센서의 예시적인 구성을 도시한다.
도 2는 도 1의 이미지 센서의 예시적인 구성을 도시한다.
도 3은 도 2의 픽셀 그룹의 예시적인 회로도를 도시한다.
도 4는 본 개시의 이미지 센서의 평면도를 도시한다.
도 5는 도 4의 이미지 센서의 컬럼 라인들의 예시적인 구성을 상세하게 도시한다.
도 6a 내지 도 6c는 컬럼 라인의 위치에 따른 픽셀 신호의 출력을 개략적으로 도시한다.
도 7은 본 개시의 이미지 센서의 평면도를 도시한다.
도 8은 본 개시의 이미지 센서의 평면도를 도시한다.
도 9는 본 개시의 실시 예에 따른 이미지 센서의 예시적인 구성을 도시한다.
도 10은 본 개시의 이미지 센서의 평면도를 도시한다.
도 11은 도 10의 이미지 센서의 컬럼 라인들의 예시적인 구성을 상세하게 도시한다.
도 12는 도 1 또는 도 9의 이미지 센서의 평면도를 도시한다.
도 13는 도 12의 이미지 센서의 ⅠⅠ' 선에 따른 단면도를 도시한다.
도 14는 본 개시의 이미지 센서가 구현된 카메라 모듈을 포함하는 전자 장치의 예시적인 구성을 도시한다.
도 15는 도 14의 카메라 모듈의 예시적인 구성을 도시한다.
이하에서, 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로, 본 발명의 실시 예들이 명확하고 상세하게 기재될 것이다.
상세한 설명에서 사용되는 부 또는 유닛(unit), 모듈(module), 블록(block), ~기(~or, ~er) 등의 용어들을 참조하여 설명되는 구성 요소들 및 도면에 도시된 기능 블록들은 소프트웨어, 또는 하드웨어, 또는 그것들의 조합의 형태로 구현될 수 있다. 예시적으로, 소프트웨어는 기계 코드, 펌웨어, 임베디드 코드, 및 애플리케이션 소프트웨어일 수 있다. 예를 들어, 하드웨어는 전기 회로, 전자 회로, 프로세서, 컴퓨터, 집적 회로, 집적 회로 코어들, 압력 센서, 관성 센서, 멤즈 (microelectromechanical system; MEMS), 수동 소자, 또는 그것들의 조합을 포함할 수 있다.
도 1은 본 개시의 실시 예에 따른 이미지 센서의 예시적인 구성을 도시한다. 이미지 센서(1)는 제 1 반도체 칩(10) 및 제 2 반도체 칩(20)을 포함할 수 있다. 제 1 반도체 칩(10)은 제 1 층간 연결 영역(111), 제 2 층간 연결 영역(112), 제 3 층간 연결 영역(113), 픽셀 어레이(110)를 포함할 수 있다. 그리고, 제 2 반도체 칩(20)은 제 4 층간 연결 영역(114), 제 5 층간 연결 영역(115), 제 6 층간 연결 영역(116), 로우 드라이버들(120), 아날로그 디지털 컨버터들(130), 데이터 버스(170), 및 로직 회로(190)를 포함할 수 있다.
로직 회로(190)의 제어에 따라, 제 2 반도체 칩(20)은 픽셀 어레이(110)를 제어하기 위한 신호를 제 1 반도체 칩(10)으로 전송할 수 있다. 예를 들어, 로직 회로(190)의 제어에 따라, 로우 드라이버(120)는 픽셀 어레이(110)의 픽셀들을 제어하기 위한 제어 신호를 제 5 층간 연결 영역(115)과 제 2 층간 연결 영역(112)을 통하여, 그리고/또는 제 6 층간 연결 영역(116)과 제 3 층간 연결 영역(113)을 통하여 픽셀 어레이(110)로 전달할 수 있다. 픽셀 어레이(110)는 픽셀 신호를 출력할 수 있으며, 출력된 픽셀 신호는 제 1 층간 연결 영역(111)과 제 4 층간 연결 영역(114)을 통하여 아날로그 디지털 컨버터들(130)로 전송될 수 있다.
아날로그 디지털 컨버터들(130)과 로직 회로(190)는 픽셀 신호에 대해 상관 이중 샘플링 동작을 수행할 수 있으며, 상관 이중 샘플링의 결과는 데이터 버스(170)를 통하여 로직 회로(190)로 전송될 수 있다. 로직 회로(190)는 상관 이중 샘플링의 결과를 저장하기 위한 버퍼, ISP 프론트 엔드(Image Signal Processor Front End) 회로, ISP 등을 포함할 수 있다. 이 경우, 로직 회로(190)는 아날로그 디지털 컨버터들(130)로부터 데이터 버스(170)를 통하여 수신된 픽셀 데이터에 대한 다양한 처리들(예컨대, 크로스토크(crosstalk) 보상, 고정 패턴 노이즈(fixed pattern noise; FPN)를 제거하기 위한 오토 다크 레벨 보상(auto dark level compensation; ADLC) 등)을 수행할 수 있다. 나아가, 로직 회로(190)는 픽셀 데이터에 대하여 색 보간(Color interpolation), 자동 백색 보정(Auto white balance), 감마 보정(Gamma correction), 색 포화 보정(Color saturation correction), 포맷 변환(Formatting), 불량 픽셀 보정(Bad Pixel Correction), 색도 보정(Hue correction) 등을 더 수행할 수 있다.
실시 예에 있어서, 제 1 반도체 칩(10)의 픽셀 어레이(110)의 제 1 방향(D1)으로의 길이(s1)는 제 1 층간 연결 영역(111)의 제 1 방향(D1)으로의 길이(s2)보다 클 수 있다. 그 결과, 픽셀 어레이(110)의 픽셀 출력들이 전달되는 컬럼 라인들의 길이는, 각 컬럼 라인의 제 1 배선(a)의 길이의 차이로 인하여, 서로 달라질 수 있다. 예를 들어, 픽셀 어레이(110)의 중간에 배치되는 컬럼 라인의 길이는 상대적으로 짧을 수 있으며, 픽셀 어레이(110)의 사이드에 배치되는 컬럼 라인의 길이는 상대적으로 길 수 있다. 이와 같이, 픽셀 어레이(110)의 길이(s1)와 제 1 층간 연결 영역(111)의 길이(s2)의 차이로 인하여 제 1 배선들 간의 거리가 좁아지도록 컬럼 라인들이 배치되는 것은 스파이더 라우팅(spider routing)으로 일컬어질 수 있다.
실시 예에 있어서, 제 2 반도체 칩(20)의 로우 드라이버들(120), 및 아날로그 디지털 컨버터들(130)의 제 1 방향(D1)으로의 길이(s1)는 제 1 반도체 칩(10)의 픽셀 어레이(110)의 제 1 방향(D1)으로의 길이(S1)와 대체로 (또는 실질적으로) 동일할 수 있다. 즉, 픽셀 어레이(110)의 제 1 방향(D1)으로의 길이(s1)는 아날로그 디지털 컨버터들(130)의 제 1 방향으로의 길이(s2)보다 클 수 있다. 그리고, 아날로그 디지털 컨버터들(130)의 제 1 방향으로의 길이(s2)는 제 4 층간 연결 영역(114)의 제 1 방향(D1)으로의 길이(s2)와 대체로 (또는 실질적으로) 동일할 수 있다.
한편, 전술된 스파이더 라우팅에 의한 컬럼 라인의 길이의 차이는 각 컬럼 라인의 저항 값, 커패시턴스 값의 차이를 초래하고, 시상수(RC constant)의 차이를 초래한다. 그리고, 컬럼 라인의 시상수의 차이는 컬럼 라인으로부터 출력되는 픽셀 출력의 세틀링 시간(settling time)의 차이를 초래할 수 있다. 본 개시의 이미지 센서(1)는 픽셀 출력의 세틀링 시간의 차이에 따른 문제점을 해결하기 위한 제 2 배선(b)을 더 포함할 수 있다. 예를 들어, 제 2 배선(b)은 컬럼 라인의 일부일 수 있으며, 제 1 배선(a)이 형성되는 영역의 맞은편의 영역에 제공될 수 있다. 그 결과, 컬럼 라인에 추가로 제공되는 배선(b)에 의해, 픽셀 어레이(110)의 컬럼 라인들의 길이는 서로 동일해질 수 있으며, 그 결과, 각 컬럼 라인의 시상수가 서로 동일해질 수 있다.
도 2는 도 1의 이미지 센서(1)의 예시적인 구성을 도시한다. 이미지 센서(100)는 픽셀 어레이(110), 로우 드라이버(120), 아날로그 디지털 컨버터들(130), 타이밍 컨트롤러(140), 램프 신호 생성기(150), 픽셀 부스팅 컨트롤러(160), 데이터 버스(170), 및 버퍼(180)를 포함할 수 있다. 도 2의 픽셀 어레이(110), 로우 드라이버(120), 및 아날로그 디지털 컨버터들(130)은 도 1의 픽셀 어레이(110), 로우 드라이버들(120), 및 아날로그 디지털 컨버터들(130)에 각각 대응할 수 있다. 그리고, 도 2의 타이밍 컨트롤러(140), 램프 신호 생성기(150), 픽셀 부스팅 컨트롤러(160), 및 버퍼(180)는 도 1의 로직 회로(190)에 대응할 수 있다. 그리고, 아날로그 디지털 컨버터들(130), 타이밍 컨트롤러(140), 램프 신호 생성기(150), 픽셀 부스팅 컨트롤러(160), 및 버퍼(180)는 읽기 회로로 칭해질 수 있다.
픽셀 어레이(110)는 행과 열을 따라 매트릭스 형태로 배치된 복수의 픽셀(PX)들을 포함할 수 있다. 복수의 픽셀들 각각은 광전 변환 소자를 포함할 수 있다. 복수의 픽셀들의 각각은 광전 변환 소자를 이용하여 빛을 감지하고, 감지된 빛을 전기 신호(이하, 픽셀 신호)로 변환시킬 수 있다. 예를 들어, 광전 변환 소자는 포토 다이오드, 포토 트랜지스터, 포토 게이트, 또는 핀드 포토 다이오드(pinned photodiode) 등을 포함할 수 있다.
픽셀 어레이(110)를 구성하는 복수의 픽셀들은 복수의 픽셀 그룹(PG)들을 포함할 수 있다. 각 픽셀 그룹(PG)은 둘 또는 그 이상의 픽셀들을 포함할 수 있다. 예시적으로, 픽셀 그룹(PG)은 3행 3열로 배치된 9개의 픽셀(PX)들을 포함하거나, 2행 2열로 배치된 4개의 픽셀(PX)들을 포함할 수 있으나, 픽셀 그룹(PG)을 구성하는 픽셀들의 개수는 이에 한정되지 않는다.
픽셀 그룹(PG)을 구성하는 픽셀들은 적어도 하나 또는 그 이상의 플로팅 확산 영역(floating diffusion region)을 공유할 수 있다. 예를 들어, 픽셀 그룹(PG)을 구성하는 픽셀들은 단지 하나의 플로팅 확산 영역을 공유할 수 있다. 이 경우, 각 픽셀 그룹(PG)의 픽셀들은 하나의 컬럼 라인(예컨대, CL1)에 공통으로 연결될 수 있다. 또는, 픽셀 그룹(PG)을 구성하는 픽셀들은 복수의 플로팅 확산 영역들을 공유할 수 있다. 좀 더 상세하게, 픽셀 그룹(PG)의 1열의 픽셀들은 하나의 플로팅 확산 영역을 공유할 수 있으며, 2열의 픽셀들은 다른 플로팅 확산 영역을 공유할 수 있으며, 3열의 픽셀들은 또 다른 플로팅 확산 영역을 공유할 수 있다. 이 경우, 도면에 도시된 픽셀 그룹(PG)의 1열의 픽셀들은 컬럼 라인(CL1)에 공통으로 연결될 수 있고, 2열의 픽셀들은 컬럼 라인(CL2)에 공통으로 연결될 수 있고, 3열의 픽셀들은 컬럼 라인(CL3)에 공통으로 연결될 수 있다.
픽셀 그룹(PG)은 동일한 컬러와 관련된 정보를 출력하기 위한 동일한 유형의 픽셀들을 포함할 수 있다. 예를 들어, 픽셀 그룹(PG)은 붉은 스펙트럼 영역의 빛을 전기 신호로 변환시키는 레드 픽셀(R)들을 포함하거나, 녹색 스펙트럼 영역의 빛을 전기 신호로 변환시키는 그린 픽셀(Gr, Gb)들을 포함하거나, 파란 스펙트럼 영역의 빛을 전기 신호로 변환시키는 블루 픽셀(B)들을 포함할 수 있다. 이를 위해, 픽셀 그룹(PG)들 상에는 복수의 컬러 필터들이 형성되어, 멀티-컬러 필터 어레이(Multi-color filter array; Multi-CFA)가 형성될 수 있다.
로우 드라이버(120)는 픽셀 어레이(110)의 행을 선택하고 구동할 수 있다. 로우 드라이버(120)는 타이밍 컨트롤러(140)에 의해 생성된 어드레스 및/또는 제어 신호를 디코딩하여, 픽셀 어레이(110)의 행을 선택하고 구동하기 위한 제어 신호들을 생성할 수 있다. 예를 들어, 제어 신호들, 픽셀을 선택하기 위한 신호, 플로팅 확산 영역을 리셋하기 위한 신호, 컬럼 라인을 선택하기 위한 신호 등을 포함할 수 있다.
아날로그 디지털 컨버터들(130)은 픽셀 어레이(110)로부터 출력되는 아날로그 신호(즉, 픽셀 신호)를 디지털 신호로 변환할 수 있다. 예시적으로, 아날로그 디지털 컨버터들(130)은 복수의 아날로그 디지털 컨버터들(130_1 내지 130_n)을 포함할 수 있으며, 각 아날로그 디지털 컨버터는 비교기(COMP) 및 카운터(CNT)를 포함할 수 있다. 비교기(COMP)는 비교기(COMP)에 연결된 컬럼 라인(즉, CL1~CLn 중 어느 하나)을 통하여 출력되는 픽셀 신호와 램프 신호 생성기(150)로부터 수신된 램프 신호(RAMP)를 비교할 수 있으며, 비교 결과를 출력할 수 있다. 비교기(COMP)는 픽셀 신호에 대하여 리셋 신호 및 이미지 신호를 획득하고, 그 차이를 유효한 신호 성분으로 추출하는 상관 이중 샘플링(correlated-double sampling; CDS) 기법에 기반하여 동작할 수 있다. 각 아날로그 디지털 컨버터들은 상관 이중 샘플링의 결과를 데이터 버스(170)를 통하여 버퍼(180)로 전송할 수 있다.
카운터(CNT)는 대응하는 비교기(COMP) 출력 신호의 펄스들을 카운팅 수 있다. 예를 들어, 카운터(CNT)는 타이밍 컨트롤러(140)에 의해 생성된 카운터 클럭 신호, 카운터(CNT)의 리셋(reset) 을 제어하는 카운터 리셋 신호, 및 카운터(CNT)의 내부 비트를 반전시키는 반전 신호 등과 같은 다양한 제어 신호들에 의해 동작할 수 있다. 카운터(CNT)는 카운터 클럭 신호에 따라 비교 결과 신호를 카운팅하고, 카운팅 결과를 디지털 신호로써 출력할 수 있다.
카운터(CNT)는 업/다운 카운터(Up/Down Counter) 및 비트-와이즈 카운터(Bit-wise Inversion Counter)등을 포함할 수 있다. 비트-와이즈 카운터는 업/다운 카운터와 비슷한 동작을 수행할 수 있다. 예컨대, 비트-와이즈 카운터는 업 카운트만 수행하는 기능 및 특정 신호가 들어오면 카운터 내부의 모든 비트를 반전하여 1의 보수(1's complement)로 만드는 기능을 수행할 수 있다. 비트-와이즈 카운터는 리셋 카운트(reset count)를 수행한 후 이를 반전하여 1의 보수, 즉, 음수 값으로 변환할 수 있다.
타이밍 컨트롤러(140)는 로우 드라이버(120), 아날로그 디지털 컨버터들(130), 램프 신호 생성기(150), 픽셀 부스팅 컨트롤러(160) 각각의 동작 및/또는 타이밍을 제어하기 위한 제어 신호 및/또는 클럭을 생성할 수 있다.
램프 신호 생성기(150)는 램프 신호(RAMP)를 생성할 수 있다. 램프 신호 생성기(150)는 타이밍 컨트롤러(140)의 제어 하에 동작할 수 있다. 예를 들어, 램프 신호 생성기(150)는 램프 인에이블 신호, 모드 신호 등과 같은 제어 신호 하에 동작할 수 있다. 램프 신호 생성기(150)는 램프 인에이블 신호가 활성화되면, 모드 신호에 기초하여 설정되는 기울기를 가지는 램프 신호(RAMP)를 생성할 수 있다.
픽셀 부스팅 컨트롤러(160)는 컬럼 라인들(CL1~CLn)로부터 출력되는 픽셀 신호들의 세틀링 시간을 제어할 수 있다. 예를 들어, 픽셀 부스팅 컨트롤러(160)는 각 컬럼 라인으로부터 출력되는 픽셀 신호가 빨리 안정화될 수 있도록, 각 컬럼 라인의 디스차지를 제어하기 위한 신호를 생성할 수 있다.
버퍼(180)는 메모리들(MEMs)의 집합(182) 및 감지 증폭기(SA)를 포함할 수 있다. 각 메모리들(MEMs)은 대응하는 아날로그 디지털 컨버터로부터 출력된 디지털 신호를 데이터 버스(170)를 통하여 수신하고, 수신된 디지털 신호를 저장할 수 있다. 감지 증폭기(SA)는 저장된 디지털 신호를 감지 및 증폭할 수 있다. 감지 증폭기(SA)는 증폭된 디지털 신호를 이미지 데이터(IDAT)로서 출력할 수 있다. 예를 들어, 이미지 데이터(IDAT)는 객체의 컬러에 관한 정보와 객체의 위상에 관한 정보를 포함할 수 있다.
도 3은 도 2의 픽셀 그룹(PG)의 예시적인 회로도를 도시한다. 픽셀 그룹(PG)은 광전 변환 소자들(PD1~PD4), 전송 트랜지스터들(TG1~TG4), 듀얼 컨버전 트랜지스터(DCT), 리셋 트랜지스터(RT), 구동 트랜지스터(DT), 및 선택 트랜지스터(ST)를 포함할 수 있다. 그리고, 픽셀 그룹(PG)의 구성 외에도, 픽셀 신호(PIX)의 부스팅을 제어하기 위한 스위치(SW)와 전류원(CS)도 함께 도시되었다. 예를 들어, 스위치(SW)와 전류원(CS)은 아날로그 디지털 컨버터(도 2, 130)의 구성으로 제공되거나, 아날로그 디지털 컨버터의 외부에 제공될 수 있다.
제 1 픽셀은 제 1 광전 변환 소자(PD1) 및 제 1 전송 트랜지스터(TG1)를 포함할 수 있다. 제 2 픽셀은 제 2 광전 변환 소자(PD2) 및 제 2 전송 트랜지스터(TG2)를 포함할 수 있으며, 다른 픽셀들도 유사한 구성 요소들을 각각 포함할 수 있다. 제 1 내지 제 4 픽셀들의 각각은 듀얼 컨버전 트랜지스터(DCT), 리셋 트랜지스터(RT), 구동 트랜지스터(DT), 선택 트랜지스터(ST), 및 플로팅 확산 영역(FD1)를 공유할 수 있다.
전송 트랜지스터들(TG1~TG4)은 광전 변환 소자들(PD1~PD4)에 의해 생성된 전하들을 제 1 플로팅 확산 영역(FD1)로 전송할 수 있다. 예를 들어, 로우 드라이버(도 2의 120)로부터 수신된 전송 신호(VTG1)에 의해 전송 트랜지스터(TG1)가 턴-온 되는 구간 동안, 광전 변환 소자(PD1)로부터 제공된 전하들이 제 1 플로팅 확산 영역(FD1)에 축적될 수 있다. 전송 트랜지스터들(TG2~TG4)도 유사한 방식으로 동작함으로써, 광전 변환 소자들(PD2~PD4)로부터 제공된 전하들도 유사하게 제 1 플로팅 확산 영역(FD1)에 축적될 수 있다. 전송 트랜지스터들(TG1~TG4)의 일단들은 광전 변환 소자들(PD1~PD4)에 각각 연결될 수 있으며, 타단들은 제 1 플로팅 확산 영역(FD1)에 공통으로 연결될 수 있다.
제 1 플로팅 확산 영역(FD1)은 광전 변환 소자들(PD1~PD4) 중 적어도 하나에 의해 변환된 전하들을 축적할 수 있다. 예시적으로, 제 1 플로팅 확산 영역(FD1)의 정전 용량은 제 1 커패시턴스(CFD1)로 도시되었다. 제 1 플로팅 확산 영역(FD1)은 소스 팔로워(Source follower) 증폭기로 동작하는 구동 트랜지스터(DT)의 게이트 단과 연결될 수 있다. 그 결과, 제 1 플로팅 확산 영역(FD1)에 축적된 전하에 대응하는 전압 포텐셜이 형성될 수 있다.
리셋 트랜지스터(RT)는 리셋 신호(VRST)에 의해 턴-온 되어 제 1 플로팅 확산 영역(FD1)에 리셋 전압(예컨대, 전원 전압 VDD)을 제공할 수 있다. 그 결과, 제 1 플로팅 확산 영역(FD1)에 축적된 전하는 전원 전압(VDD) 단으로 이동하고, 제 1 플로팅 확산 영역(FD1)의 전압은 리셋될 수 있다.
구동 트랜지스터(DT)는 제 1 플로팅 확산 영역(FD1)의 전기적 포텐셜의 변화를 증폭하고, 이에 대응하는 전압(즉, 픽셀 신호(PIX))을 생성할 수 있다. 선택 트랜지스터(ST)는 선택 신호(VSEL)에 의해 구동되어 행 단위로 읽어낼 픽셀을 선택할 수 있다. 선택 트랜지스터(ST)가 턴-온 됨으로써, 픽셀 신호(PIX)가 컬럼 라인(CL)을 통하여 출력될 수 있다.
한편, 일반적인 환경 하에서, 제 1 플로팅 확산 영역(FD1)은 쉽게 포화되지 않으므로, 제 1 플로팅 확산 영역(FD1)의 정전 용량(즉, CFD1)을 늘릴 필요성은 요구되지 않을 수 있다. 그러나, 고조도 환경에서, 제 1 플로팅 확산 영역(FD1)은 쉽게 포화될 수 있다. 따라서, 포화를 방지하기 위해 듀얼 컨버전 트랜지스터(DCT)를 턴-온 시킴으로써, 제 1 플로팅 확산 영역(FD1)과 제 2 플로팅 확산 영역(FD2)가 전기적으로 연결될 수 있으며, 플로팅 확산 영역들(FD1, FD2)의 정전 용량은 제 1 커패시턴스(CFD1)와 제 2 커패시턴스(CFD2)의 합으로 확장될 수 있다.
나아가, 비록 도시되지는 않았지만, 제 2 플로팅 확산 영역(FD2)은 연결 라인(미도시)을 통하여 인접한 픽셀 그룹(미도시)의 플로팅 확산 영역과 전기적으로 연결될 수 있으며, 이 경우, 제 1 플로팅 확산 영역(FD1)의 정전 용량은 더 확장될 수 있다. 이 경우, 픽셀 그룹(PG)은 제 2 플로팅 확산 영역(FD2)을 인접한 픽셀 그룹의 플로팅 확산 영역과 전기적으로 연결시키기 위한 (예컨대, 듀얼 컨버전 트랜지스터(DCT)와 같은) 스위칭 소자를 더 포함할 수 있다.
실시 예에 있어서, 이미지 처리 장치가 노멀 모드로 동작하는 경우, 픽셀 그룹(PG)을 구성하는 각 픽셀로부터 출력되는 픽셀 신호(PIX)가 개별적으로 이용될 수 있다. 즉, 타이밍 컨트롤러(도 2, 140)는 전송 트랜지스터들(TG1~TG4)의 각각이 서로 다른 타이밍에 턴-온 되도록 전송 신호들(VTG1~VTG4)을 각각 제어함으로써, 각 광전 변환 소자에 의해 변환된 전하들에 대응하는 픽셀 신호(PIX)가 컬럼 라인(CL)을 통하여 서로 다른 타이밍에 출력될 수 있다.
실시 예에 있어서, 이미지 센서(100)가 비닝 모드로 동작하는 경우, 픽셀 그룹(PG)을 구성하는 픽셀들(PX1~PX4)에 의해 변환된 전하들이 하나의 픽셀 신호(PIX)를 생성하는데 동시에 이용될 수 있다. 예를 들어, 전송 트랜지스터들(TG1~TG4)이 동시에 또는 이시에 턴-온 되어 픽셀들(PX1~PX4)에 의해 변환된 전하들이 제 1 플로팅 확산 영역(FD1)에 축적될 수 있으며, 광전 변환 소자들(PD1~PD4)에 의해 변환된 전하들의 합에 대응하는 픽셀 신호(PIX)가 컬럼 라인(CL)을 통하여 출력될 수 있다.
한편, 전송 트랜지스터들(TG1~TG4)과 컬럼 라인(CL) 사이의 커플링, 또는 리셋 트랜지스터(RT)와 컬럼 라인(CL) 사이의 커플링에 의해, 컬럼 라인(CL)의 포텐셜은 증가할 수 있으며, 이때 컬럼 라인(CL)의 포텐셜을 빨리 낮추기 위해 전류원(CS)과 스위치(SW)가 이용될 수 있다. 예를 들어, 픽셀 부스팅 컨트롤러(도 2, 160)는 스위치(SW)를 제어하기 위한 부스팅 컨트롤 신호를 생성할 수 있으며, 부스팅 컨트롤 신호에 따라 스위치(SW)가 스위칭 됨으로써, 컬럼 라인(CL)의 포텐셜이 제어될 수 있다.
도 4는 본 개시의 이미지 센서의 평면도를 도시한다. 도 5는 도 4의 이미지 센서의 컬럼 라인들(CL1, CL4)의 예시적인 구성을 상세하게 도시한다. 예시적으로, 도 4에는 도 1에 도시된 이미지 센서(1)의 상면(top plate)과 하면(bottom plate)이 도시되었으며, 픽셀 어레이는 8개의 컬럼 라인들(CL1~CL8)을 포함하는 것으로 도시되었다. 그리고, 제 1 층간 연결 영역(111)과 제 4 층간 연결 영역(114)은 8개의 배선들로 전기적으로 연결되고, 제 4 층간 연결 영역(114)과 아날로그 디지털 컨버터들(130)도 8개의 배선들로 전기적으로 연결되는 것으로 도시되었다. 이하, 도 4 및 도 5를 함께 참조하여, 본 개시의 스파이더 라우팅의 구성을 설명한다.
실시 예에 있어서, 컬럼 라인들(CL1~CL4)은 메인 라우팅 영역(RT0), 제 1 라우팅 영역(RT1), 및 제 2 라우팅 영역(RT2)에 걸쳐 배치될 수 있다. 제 1 컬럼 라인(CL1)의 배치를 예로 들면, 제 1 컬럼 라인(CL1) 중 제 2 방향(D2)으로 연장하는 메인 배선이 메인 라우팅 영역(RT0) 상에 배치될 수 있다. 제 1 컬럼 라인(CL1) 중 제 1 배선(a1)이 제 1 라우팅 영역(RT1) 상에 메인 배선의 일단과 제 1 층간 연결 영역(111) 사이에 연결될 수 있다. 그리고, 제 1 컬럼 라인(CL1) 중 제 2 배선(a2)이 제 2 라우팅 영역(RT2) 상에 메인 배선의 타단에 연결될 수 있다. 유사하게, 다른 컬럼 라인(예컨대, CL4)도 메인 라우팅 영역(RT0) 상에 배치되는 메인 배선, 제 1 라우팅 영역(RT1) 상에 배치되는 제 1 배선(a4), 및 제 2 라우팅 영역(RT2) 상에 배치되는 제 2 배선(b4)를 포함할 수 있다.
실시 예에 있어서, 특정 컬럼 라인(예컨대, CL1)의 제 1 배선(a1)의 길이가 길어질수록 제 2 배선(b1)의 길이는 짧아질 수 있으며, 제 1 배선(a1)의 길이가 짧아질수록 제 2 배선(b1)의 길이는 길어질 수 있다. 그리고, 제 2 라우팅 영역(RT2) 상에 배치되는 제 2 배선들(예컨대, b1, b4)로 인하여 컬럼 라인들(CL1, CL4)의 길이가 서로 동일해질 수 있다. 그 결과, 컬럼 라인들(CL1, CL4)의 저항 값들은 서로 동일해질 수 있으며, 커패시턴스 값들도 서로 동일해질 수 있다. 결과적으로, 컬럼 라인들(CL1, CL4)의 시상수가 서로 동일해지기 때문에, 제 1 컬럼 라인(CL1)을 통하여 출력되는 픽셀 신호의 세틀링 시간과 제 4 컬럼 라인(CL4)을 통하여 출력되는 픽셀 신호의 세틀링 시간이 서로 동일해질 수 있다. 이는 다른 컬럼 라인들(CL2~CL3, CL5~CL8)에도 동일하게 적용될 수 있다.
실시 예에 있어서, 두 컬럼 라인들(예컨대, CL1, CL4)의 메인 배선들 간의 거리(d0)는 두 컬럼 라인들(CL1, CL4)의 제 1 배선들(a1, a4) 간의 거리보다 클 수 있다. 구체적으로, 컬럼 라인들(CL1, CL4)의 각각의 메인 배선과 제 1 배선이 접하는 지점들 간의 거리(d0)는, 컬럼 라인들(CL1, CL4)의 각각의 제 1 배선과 제 1 층간 연결 영역(111)이 접하는 지점들 간의 거리(d1)보다 클 수 있다.
실시 예에 있어서, 두 컬럼 라인들(예컨대, CL1, CL4)의 메인 배선들 간의 거리(d0)는 두 컬럼 라인들(CL1, CL4)의 제 2 배선들(b1, b4) 간의 거리보다 클 수 있다. 구체적으로, 컬럼 라인들(CL1, CL4)의 각각의 메인 배선과 제 2 배선이 접하는 지점들 간의 거리(d0)는, 컬럼 라인들(CL1, CL4)의 각각의 제 2 배선의 라우팅이 끝나는 지점들 간의 거리(d2)보다 클 수 있다. 예를 들어, 거리(d1)는 거리(d2)와 같거나 다를 수 있다.
도 6a 내지 도 6c는 컬럼 라인의 위치에 따른 픽셀 신호의 출력을 개략적으로 도시한다. 구체적으로, 도 6a 및 도 6b는 본 개시와 달리 제 2 라우팅 영역(도 5, RT2)에 배선들(예컨대, 도 5, b1, b4)이 제공되지 않은 경우의 픽셀 신호의 출력들을 나타내며, 도 6c는 본 개시의 제 2 라우팅 영역(도 5, RT2)에 배선들(도 5, b1, b4)이 제공된 경우의 픽셀 신호의 출력을 나타낸다.
우선, 도 1 내지 도 5, 그리고 도 6a를 참조하면, 전송 트랜지스터들(TG1~TG4)과 컬럼 라인 사이의 커플링에 의한 전압을 제어하기 위해, 픽셀 부스팅 컨트롤러(160)는 t1~t2 사이에서 부스팅 제어 신호를 스위치(SW)로 인가할 수 있다. 그리고, 리셋 트랜지스터(RT)와 컬럼 라인 사이의 커플링에 의한 전압을 제어하기 위해, 픽셀 부스팅 컨트롤러(160)는 t5~t6 사이에서 부스팅 제어 신호를 스위치(SW)로 인가할 수 있다.
다만, 픽셀 부스팅 컨트롤러(160)를 픽셀 어레이(110)의 중앙에 배치된 컬럼 라인(예컨대, CL4)의 픽셀 출력을 세틀링 시키는데 최적화 시키는 경우, 도 6a에 도시된 그래프와 같이, 픽셀 어레이(110)의 가장자리에 배치된 컬럼 라인(예컨대, CL1)의 세틀링 타임에 문제가 발생할 수 있다.
구체적으로, 제 1 컬럼 라인(CL1)의 픽셀 출력의 시상수가 제 4 컬럼 라인(CL4)의 픽셀 출력의 시상수보다 크기 때문에, 첫 번째 부스팅 컨트롤 신호가 인가되는 t1~t2가 경과한다 하더라도, 제 1 컬럼 라인(CL1)의 픽셀 출력은 완전하게 세틀링 되지 않을 수 있다. 그리고, 제 1 컬럼 라인(CL1)의 픽셀 출력이 완전하게 세틀링 되기 위해 추가적인 시간(T1)이 더 요구될 수 있다. 유사하게, 두 번째 부스팅 컨트롤 신호가 인가되는 t5~t6이 경과한다 하더라도, 제 1 컬럼 라인(CL1)의 픽셀 출력은 완전하게 세틀링 되지 않을 수 있으며, 제 1 컬럼 라인(CL1)의 픽셀 출력이 완전하게 세틀링 되기 위해 추가적인 시간(T2)이 더 요구될 수 있다.
반대로, 픽셀 부스팅 컨트롤러(160)를 픽셀 어레이(110)의 가장자리에 배치된 컬럼 라인(예컨대, CL1)의 픽셀 출력을 세틀링 시키는데 최적화 시킨다 하더라도, 도 5b에 도시된 그래프와 같이, 픽셀 어레이(110)의 중앙에 배치된 컬럼 라인(예컨대, CL4)의 세틀링 타임에 문제가 발생할 수 있다.
구체적으로, 제 4 컬럼 라인(CL4)의 픽셀 출력의 시상수가 제 1 컬럼 라인(CL1)의 픽셀 출력의 시상수보다 작기 때문에, 첫 번째 부스팅 컨트롤 신호가 인가되는 t1~t2가 경과하면, 제 4 컬럼 라인(CL4)의 픽셀 출력은 필요 이상으로 디스차지 될 수 있다. 따라서, 제 1 컬럼 라인(CL4)의 픽셀 출력이 완전하게 세틀링 되기 위해 추가적인 시간(T3)이 더 요구될 수 있다. 유사하게, 두 번째 부스팅 컨트롤 신호가 인가되는 t5~t6이 경과하면, 제 4 컬럼 라인(CL4)의 픽셀 출력은 필요 이상으로 디스차지 될 수 있으며, 제 4 컬럼 라인(CL4)의 픽셀 출력이 완전하게 세틀링 되기 위해 추가적인 시간(T4)이 더 요구될 수 있다.
결과적으로, 픽셀 어레이(110)의 컬럼 라인들의 길이가 서로 다른 경우, 픽셀 어레이(110)의 가장자리에 배치된 컬럼 라인(CL1)을 완전하게 세틀링 시키기 위해 추가 시간들(T1, T2)이 더 요구되거나, 픽셀 어레이(110)의 중앙에 배치된 컬럼 라인(CL4)을 완전하게 세틀링 시키기 위해 추가 시간들(T3, T4)이 더 요구될 수 있다. 결과적으로, 이는 이미지 센서의 성능 감소를 초래할 수 있다.
그러나, 본 개시의 실시 예와 같이, 제 2 라우팅 영역(RT2)에 제 2 배선들을 배치함으로써, 각 컬럼 라인의 시상수를 서로 동일하게 할 수 있으며, 픽셀 부스팅 컨트롤러(160)를 특정 컬럼 라인의 픽셀 출력의 최적화에 관계 없이, 픽셀 출력을 완전하게 세틀링 시키기 위한 추가 시간이 요구되지 않는다. 예를 들어, 도 6c를 참조하면, t1~t2 사이에서 인가되는 부스팅 컨트롤 신호에 의해, 컬럼 라인들(CL1, CL4)의 픽셀 출력은 t2에서 완전하게 세틀링 될 수 있으며, t5~t6 사이에서 인가되는 부스팅 컨트롤 신호에 의해, 컬럼 라인들(CL1, CL4)의 픽셀 출력은 t6에서 완전하게 세틀링 될 수 있다. 따라서, t2~t4 사이의 간격을 더욱 줄일 수 있으므로, 이미지 센서의 동작 속도를 향상시킬 수 있다.
도 7은 본 개시의 이미지 센서의 평면도를 도시한다. 도 4와 유사하게, 도 7에는 도 1에 도시된 이미지 센서(1)의 상면과 하면이 도시되었으며, 픽셀 어레이는 8개의 컬럼 라인들(CL1~CL8)을 포함하는 것으로 도시되었다.
실시 예에 있어서, 제 1 컬럼 라인(CL1)은 제 1 층간 연결 영역(111)과 연결되는 제 1 배선(a1)을 포함할 수 있으며, 제 2 배선(b1)을 더 포함할 수 있다. 예를 들어, 제 2 배선(b1)은 제 2 방향(D2)을 따라 직선으로 연장할 수 있다. 그리고, 제 4 컬럼 라인(CL4)은 제 1 층간 연결 영역(111)과 연결되는 제 1 배선(a4)외에도, 제 2 배선(b4)을 더 포함할 수 있다. 예를 들어, 제 2 배선(b4)은 두 개의 직각들을 형성하도록 배치될 수 있다. 여기서, 제 2 배선(b4)이 두 개의 직각들을 형성하도록 배치되어, 제 2 배선(b4)은 스파이럴(spiral) 형태를 가질 수 있다. 컬럼 라인들(CL1, CL4)의 타단들에 각각 배치되는 제 2 배선들(b1, b4)로 인하여, 컬럼 라인들(CL1, CL4)의 시상수는 서로 동일해질 수 있으며, 컬럼 라인들(CL1, CL4)을 통하여 출력되는 픽셀 신호들의 세틀링 시간들이 서로 동일해질 수 있다. 이는 다른 컬럼 라인들(CL2~CL3, CL5~CL8)에도 동일하게 적용될 수 있다.
도 8은 본 개시의 이미지 센서의 평면도를 도시한다. 도 8의 실시 예는 도 4 및 도 7의 실시 예와 대체로 유사하므로, 중복되는 설명은 생략한다.
실시 예에 있어서, 제 1 컬럼 라인(CL1)은 제 1 층간 연결 영역(111)과 연결되는 제 1 배선(a1)을 포함할 수 있으며, 제 2 방향(D2)을 따라 직선으로 연장하는 제 2 배선(b1)을 더 포함할 수 있다. 그리고, 제 4 컬럼 라인(CL4)은 제 1 층간 연결 영역(111)과 연결되는 제 1 배선(a4)외에도, 제 2 배선(b4)을 더 포함할 수 있다. 예를 들어, 제 2 배선(b4)은 적어도 하나의 돌출부를 형성하도록 배치될 수 있으며, 예시적으로, 제 2 배선(b4)은 3개의 돌출부를 포함하는 것으로 도시되었다. 예를 들어, 돌출부는 제 2 배선(b4)이 연장하는 방향(즉, D2)과 다른 방향으로 연장할 수 있다. 유사하게, 제 2 컬럼 라인(CL2)의 제 2 배선은 하나의 돌출부를 포함하는 것으로, 그리고, 제 3 컬럼 라인(CL3)의 제 2 배선은 2개의 돌출부를 포함하는 것으로 도시되었다. 도 6에 도시된 돌출부를 갖는 제 2 배선들을 배치함으로써, 컬럼 라인들(CL1~CL4)을 통하여 출력되는 픽셀 신호들의 세틀링 시간들이 서로 동일해질 수 있다.
도 9는 본 개시의 실시 예에 따른 이미지 센서의 예시적인 구성을 도시한다. 이미지 센서(1)는 제 1 반도체 칩(10) 및 제 2 반도체 칩(20)을 포함할 수 있다. 제 1 반도체 칩(10)은 제 1 층간 연결 영역(111), 제 2 층간 연결 영역(112), 제 3 층간 연결 영역(113), 픽셀 어레이(110)를 포함할 수 있다. 그리고, 제 2 반도체 칩(20)은 제 4 층간 연결 영역(114), 제 5 층간 연결 영역(115), 제 6 층간 연결 영역(116), 로우 드라이버들(120), 아날로그 디지털 컨버터들(130), 데이터 버스(170), 및 로직 회로(190)를 포함할 수 있다. 이하, 도 9의 이미지 센서는 도 1의 이미지 센서와 대체로 유사하므로, 중복되는 설명은 생략한다.
픽셀 어레이(110)는 픽셀 신호를 출력할 수 있으며, 출력된 픽셀 신호는 제 1 층간 연결 영역(111)과 제 4 층간 연결 영역(114)을 통하여 아날로그 디지털 컨버터들(130)로 전송될 수 있다. 여기서, 도 1의 실시 예와는 달리, 제 1 반도체 칩(10)의 픽셀 어레이(110)의 제 1 방향(D1)으로의 길이와 제 1 층간 연결 영역(111)의 제 1 방향(D1)으로의 길이는 s1로써 실질적으로 (또는 대체로) 동일할 수 있다. 그리고, 제 1 층간 연결 영역(111)의 제 1 방향(D1)으로의 길이와 제 4 층간 연결 영역(114)의 길이는 s1로써 실질적으로 (또는 대체로) 동일할 수 있다. 따라서, 제 1 반도체 칩(10)의 픽셀 어레이(110)와 제 1 층간 연결 영역(111) 사이에는 스파이더 라우팅이 형성되지 않을 수 있다.
실시 예에 있어서, 아날로그 디지털 컨버터들(130)의 제 1 방향(D1)으로의 길이(s2)는 제 4 층간 연결 영역(114)의 제 1 방향(D1)으로의 길이(s1) 보다 작을 수 있다. 그 결과, 픽셀 어레이(110)의 픽셀 출력들이 전달되는 컬럼 라인들의 길이는, 컬럼 라인의 제 3 라우팅(c)의 길이의 차이로 인하여, 서로 달라질 수 있다. 예를 들어, 픽셀 어레이(110)의 중간에 배치되는 컬럼 라인의 길이는 상대적으로 짧을 수 있으며, 픽셀 어레이(110)의 사이드에 배치되는 컬럼 라인의 길이는 상대적으로 길 수 있다. 따라서, 제 2 반도체 칩(20) 상에 스파이더 라우팅이 형성될 수 있다.
도 10은 본 개시의 이미지 센서의 평면도를 도시한다. 도 11은 도 10의 이미지 센서의 컬럼 라인들(CL1, CL4)의 예시적인 구성을 상세하게 도시한다. 예시적으로, 도 10에는 도 9에 도시된 이미지 센서(1)의 상면과 하면이 도시되었으며, 픽셀 어레이는 8개의 컬럼 라인들(CL1~CL8)을 포함하는 것으로 도시되었다.
실시 예에 있어서, 제 1 컬럼 라인(CL1)은, 메인 라우팅 영역(RT0) 상에 배치되고 일단이 제 1 층간 연결 영역(111)에 연결되는 메인 배선, 제 1 라우팅 영역(RT1) 상에 배치되고 메인 배선의 타단에 연결되는 제 1 배선(a1)을 포함할 수 있다. 그리고, 제 4 컬럼 라인(CL4)은, 메인 라우팅 영역(RT0) 상에 배치되고 일단이 제 1 층간 연결 영역(111)에 연결되는 메인 배선, 제 1 라우팅 영역(RT1) 상에 배치되고 메인 배선의 타단에 연결되는 제 1 배선(a4)을 포함할 수 있다.
실시 예에 있어서, 제 4 층간 연결 영역(114)과 아날로그 디지털 컨버터들(130)은 제 2 라우팅 영역(RT2) 상에 배치되는 배선들에 의해 전기적으로 연결될 수 있다. 예를 들어, 배선(b1)은 층간 연결 영역들(111, 114)을 통하여 제 1 컬럼 라인(CL1)과 전기적으로 연결될 수 있으며, 배선(b4)은 층간 연결 영역들(111, 114)을 통하여 제 4 컬럼 라인(CL4)과 전기적으로 연결될 수 있다.
실시 예에 있어서, 배선(b1)의 길이가 길어질수록 제 1 컬럼 라인(CL1)의 제 1 배선(a1)의 길이는 짧아질 수 있으며, 배선(b1)의 길이가 짧아질수록 제 1 배선(a1)의 길이는 길어질 수 있다. 그리고, 제 1 라우팅 영역(RT1) 상에 배치되는 제 1 배선들(예컨대, a1, a4)로 인하여 제 1 컬럼 라인(CL1)부터 제 4 층간 연결 영역(114)에 이르는 배선의 길이와, 제 4 컬럼 라인(CL4)으로부터 제 4 층간 연결 영역(114)에 이르는 배선의 길이가 서로 동일해질 수 있다. 그 결과, 컬럼 라인들(CL1, CL4)의 저항 값들은 서로 동일해질 수 있으며, 커패시턴스 값들도 서로 동일해질 수 있다. 결과적으로, 컬럼 라인들(CL1, CL4)의 시상수가 서로 동일해지기 때문에, 제 1 컬럼 라인(CL1)을 통하여 출력되는 픽셀 신호의 세틀링 시간과 제 4 컬럼 라인(CL4)을 통하여 출력되는 픽셀 신호의 세틀링 시간이 서로 동일해질 수 있다. 이는 다른 컬럼 라인들(CL2~CL3, CL5~CL8)에도 동일하게 적용될 수 있다.
실시 예에 있어서, 두 컬럼 라인들(예컨대, CL1, CL4)의 메인 배선들 간의 거리(d0)는 두 컬럼 라인들(CL1, CL4)의 제 1 배선들(a1, a4) 간의 거리보다 클 수 있다. 구체적으로, 컬럼 라인들(CL1, CL4)의 각각의 메인 배선과 제 1 배선이 접하는 지점들 간의 거리(d0)는, 컬럼 라인들(CL1, CL4)의 각각의 제 1 배선의 라우팅이 끝나는 지점들 간의 거리(d1)보다 클 수 있다.
그리고, 두 컬럼 라인들(예컨대, CL1, CL4)의 메인 배선들 간의 거리(d0)는 두 배선들(b1, b4) 간의 거리보다 클 수 있다. 구체적으로, 컬럼 라인들(CL1, CL4) 간의 거리(d0)는, 제 2 배선들(b1, b4)의 각각이 대응하는 아날로그 디지털 컨버터와 접하는 지점들 간의 거리(d2)보다 클 수 있다. 예를 들어, 거리(d1)는 거리(d2)와 같거나 다를 수 있다.
컬럼 라인들(CL1, CL4)의 타단들에 각각 배치되는 제 1 배선들(a1, a4)로 인하여, 컬럼 라인들(CL1, CL4)의 시상수는 서로 동일해질 수 있다. 따라서, 컬럼 라인들(CL1, CL4)을 통하여 출력되는 픽셀 신호들의 세틀링 시간들이 서로 동일해질 수 있다. 한편, 비록 별도의 도면으로 도시되지는 않았으나, 도 11에 도시된 배선들(a1, a4)의 형태를 변형시킴으로써, 도 7 및 도 8에 도시된 배선들이 도출될 수 있을 것이다.
도 12는 도 1 또는 도 9의 이미지 센서의 평면도를 도시한다. 이미지 센서(1)는 픽셀 그룹들(PG1~PG4)을 포함할 수 있다. 픽셀 그룹들(PG1~PG4)은 제 1 방향(D1)과 제 2 방향(D2)을 따라 이미지 센서의 기판 상에 반복적으로 형성될 수 있다. 픽셀 그룹들(PG1~PG4)의 각각은 제 1 방향(D1)과 제 2 방향(D2)을 따라 배치되는 2ⅹ2개의 픽셀들을 포함할 수 있다. 각 픽셀은 광전 변환 소자(PD)를 포함할 수 있다.
픽셀 그룹들(PG1~PG4) 상에는 특정 파장 대역의 빛을 투과시키기 위한 컬러 필터들(CF1~CF4)이 각각 형성될 수 있다. 예를 들어, 제 1 컬러 필터(CF1) 및 제 4 컬러 필터(CF4)는 녹색(Green) 광을 투과시킬 수 있고, 제 2 컬러 필터(CF2)는 적색(Red) 광을 투과시킬 수 있고, 제 3 컬러 필터(CF3)는 청색(Blue) 광을 투과시킬 수 있다. 도시된 바와 같이, 제 2 컬러 필터(CF2)는 제 1 방향(D1)으로 제 1 컬러 필터(CF1)에 인접하고, 제 3 컬러 필터(CF3)는 제 1 방향(D1)으로 제 4 컬러 필터(CF4)에 인접함으로써, 베이어 패턴이 형성될 수 있다. 그리고, 각 픽셀 상에 형성되는 컬러 필터 상에 마이크로 렌즈(ML)가 형성될 수 있다.
도 13는 도 12의 이미지 센서의 Ⅰ-Ⅰ' 선에 따른 단면도를 도시한다. 이미지 센서(1)는 제 1 반도체 칩(10) 및 제 2 반도체 칩(20)을 포함할 수 있다. 예를 들어, 제 1 반도체 칩(10)은 도 1 내지 도 11을 통하여 설명된 제 1 반도체 칩(10)에 대응할 수 있으며, 제 2 반도체 칩(20)은 도 1 내지 도 11을 통하여 설명된 제 2 반도체 칩(20)에 대응할 수 있다.
이미지 센서(1)는 서로 대향하는 제 1 면(11a)과 제 2 면(11b)을 포함하는 기판(SUB)을 포함할 수 있다. 제 1 기판(SUB1)은 단결정 기판 또는 에피택시얼 층을 포함할 수 있다. 제 1 기판(SUB1)은 제 1 도전형(예컨대, P형)의 불순물로 도핑된 영역(11)과 제 2 도전형(예컨대, N형)의 불순물로 도핑된 영역(12)을 포함할 수 있다. 제 1 도핑 영역(11)과 제 2 도핑 영역(12)은 각 픽셀을 구성하는 광전 변환 소자(PD)를 구성할 수 있다. 마이크로 렌즈(ML) 및 컬러 필터(CF1~CF4 중 어느 하나)를 통해 빛이 광전 변환 소자(PD)로 입사되면, 흡수된 빛의 세기에 대응하는 전자-정공 쌍(electron-hole pair; EHP)들이 생성될 수 있다.
제 1 기판(SUB1)의 제 1 면(11a) 상에 고정 전하막(13)이 형성될 수 있다. 고정 전하막(13)은 다양한 종류의 금속 산화물(metal oxide) 및/또는 금속 불화물(metal fluoride)을 포함할 수 있다. 예를 들어, 고정 전하막(13)은 Al2O3, HfOX (X는 자연수), SiO2, SiN 중 적어도 하나 또는 그 이상을 포함할 수 있다. 제 1 기판(SUB1)의 제 2 면(11b) 상에 층간 절연막(16)이 형성될 수 있다. 예를 들어, 층간 절연막(16)은 다층의 절연막들을 포함할 수 있다. 예를 들어, 층간 절연막(16)은 패시베이션 막(미도시)으로 덮일 수 있다. 예를 들어, 패시베이션 막은 실리콘 질화막을 포함할 수 있다.
한편, 픽셀들(PX1~PX4)의 각각은 플로팅 확산 영역(FD) 및 전송 트랜지스터(TG)를 포함할 수 있다. 나아가, 도시의 간략화를 위해 도시되지 않았지만, 픽셀들(PX1~PX4)의 각각은 리셋 트랜지스터, 구동 트랜지스터, 및 선택 트랜지스터를 더 포함할 수 있다. 픽셀들(PX1~PX4)은 DTI(deep trench isolator)에 의해 서로 분리될 수 있다. 전송 트랜지스터(TG)의 게이트 전극에 전송 신호가 인가되어 전송 트랜지스터(TG)가 턴-온 되면, 제 1 도핑 영역(11)과 제 2 도핑 영역(12)에서 생성된 전하들은 플로팅 확산 영역(FD)으로 이동한다. 플로팅 확산 영역(FD)의 전하들은 내부 배선들(17) 및 내부 배선들(17)을 연결하는 비아들(미도시)을 통하여 외부(예컨대, 제 2 반도체 칩, 20)로 전달될 수 있다.
고정 전하막(fixed charge layer)(13) 상에는 분리막(separation, 14)이 형성될 수 있다. 분리막들(14)은 텅스텐, 티타늄 등을 포함할 수 있다. 분리막들(14)은 서로 인접한 픽셀들 간의 크로스토크(crosstalk)를 방지할 수 있다. 평면적 관점에서, 분리막들(14)은 그리(grid) 형태를 가질 수 있다. 분리막들(14) 사이의 고정 전하막(13) 상에는 컬러 필터들(CF1~CF4)이 형성될 수 있다. 컬러 필터들(CF1~CF4) 상에 마이크로 렌즈(ML)들이 형성될 수 있다.
이미지 센서(1)는 제 2 기판(SUB2)을 포함할 수 있다. 이미지 센서(1)는 제 2 기판(SUB2) 상에 형성된 트랜지스터들(TR)을 포함할 수 있다. 제 2 기판(SUB2)은 불순물들이 도핑된 p형 반도체 기판(예를 들어, 실리콘 기판, 게르마늄 기판 또는 실리콘-게르마늄 기판)일 수 있다.
제 2 기판(SUB2) 상에 형성된 트랜지스터(TR)들은 도 1 또는 도 9의 로직 회로(190)를 구성할 수 있다. 제 2 기판(SUB2) 상에 활성 패턴들(FN)이 형성될 수 있다. 활성 패턴들(FN) 사이를 채우는 소자 분리막들(ST)이 형성될 수 있다. 예를 들어, 소자 분리막들(ST)은 실리콘 산화막을 포함할 수 있다. 소자 분리막들(ST)은 각각 제 3 방향(D3)과 반대되는 방향으로의 깊이(depth)를 가질 수 있다. 제 3 방향(D3)은 제 2 기판(SUB2)의 상면에 수직한 방향일 수 있다.
활성 패턴(FN) 상에 활성 패턴(FN)과 교차하여 제 2 방향(D2)으로 연장하는 게이트 전극들(GP)이 형성될 수 있다. 게이트 전극들(GP)은 제 1 방향(D1)으로 서로 이격되어 형성될 수 있다. 각 게이트 전극(GP)의 아래에 게이트 절연 패턴(GI)이 형성될 수 있고, 각 게이트 전극(GP)의 양측에 게이트 스페이서(GS)가 형성될 수 있다. 나아가, 각 게이트 전극(GP)의 상면을 덮는 캐핑 패턴(CP)이 형성될 수 있다. 게이트 전극(GP)을 덮는 층간 절연막(21)이 형성될 수 있다.
게이트 전극들(GP)은 도핑된 반도체, 금속, 도전성 금속 질화물 중 적어도 하나를 포함할 수 있다. 게이트 절연 패턴(GI)은 실리콘 산화막, 실리콘 산화질화막을 포함하거나, 실리콘 산화막보다 유전상수가 높은 고유전막을 포함할 수 있다. 캐핑 패턴(CP) 및 게이트 스페이서들(GS)은 각각 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다.
각 게이트 전극(GP)의 양측에 위치하는 활성 패턴(FN)에 소스/드레인 영역들(SD)이 형성될 수 있다. 소스/드레인 영역들(SD)은 p형 또는 n형의 불순물 영역들일 수 있다. 소스/드레인 영역들(SD)은 선택적 에피택시얼 성장 공정으로 형성된 에피택시얼 패턴들일 수 있다.
소스/드레인 영역들(SD)은 제 2 기판(SUB2)과 다른 반도체 원소를 포함할 수 있다. 예를 들어, 소스/드레인 영역들(SD)은 제 2 기판(SUB2)의 반도체 원소의 격자 상수보다 크거나 작은 격자 상수를 갖는 반도체 원소를 포함할 수 있다. 소스/드레인 영역들(SD)이 제 2 기판(SUB2)과 다른 반도체 원소를 포함함으로써, 소스/드레인 영역들(SD) 사이의 채널 영역들(AF)에 압축 응력(compressive stress) 또는 인장 응력(tensile stress)이 인가될 수 있다.
예를 들어, 제 2 기판(SUB2)이 실리콘 기판인 경우, P형 MOSFET 영역의 소스/드레인 영역들(SD)은 실리콘-게르마늄(embedded SiGe) 또는 게르마늄을 포함할 수 있다. 이 경우, 소스/드레인 영역들(SD)은 채널 영역들(AF)에 압축 응력을 제공할 수 있다. 다른 예로, 제 2 기판(SUB2)이 실리콘 기판인 경우, N형 MOSFET 영역의 소스/드레인 영역들(SD)은 실리콘 카바이드(SiC)를 포함할 수 있다. 이 경우, 채널 영역들(AF)에 인장 응력이 인가될 수 있다. 그 결과, 채널 영역들(AF) 내에 생성된 캐리어들의 이동도가 향상될 수 있다.
게이트 전극(GP)들 사이에 소스/드레인 콘택들(CA)이 형성될 수 있다. 소스/드레인 콘택들(CA)은 소스/드레인 영역들(SD)에 직접 접속되며, 이들과 전기적으로 연결될 수 있다. 소스/드레인 콘택들(CA)은 층간 절연막(21) 내에 제공될 수 있다.
층간 절연막(21) 상에 게이트 콘택들(CB)이 형성될 수 있다. 각 게이트 콘택(CB)은 캐핑 패턴(CP)을 관통하여 게이트 전극(GP)과 직접 접속될 수 있다. 게이트 콘택(CB)의 바닥면은 소스/드레인 콘택(CA)의 바닥면보다 더 높은 레벨에 위치할 수 있다. 나아가, 게이트 콘택(CB)의 바닥면은 소스/드레인 영역(SD)의 상면보다 더 높은 레벨에 위치할 수 있다.
제 2 기판(SUB) 상에 층간 절연막(22)이 형성될 수 있다. 층간 절연막(22)은 다층의 절연막들을 포함할 수 있다. 트랜지스터(TR)들로 구성된 로직 회로(예컨대, 도 1, 190)에 의해 처리된 신호는 내부 배선들(23) 및 내부 배선들(23)을 연결하는 비아들(미도시)을 통하여 이미지 센서(1)의 외부로 전달될 수 있다. 또는, 제 1 반도체 칩(10)의 플로팅 확산 영역(FD)의 전하들은 삽입층(30), 내부 배선들(23), 및 내부 배선들(23)을 연결하는 비아들(미도시)을 통하여 트랜지스터(TR)들로 구성되는 아날로그 디지털 컨버터(도 1, 130)로 전달될 수 있다.
삽입층(30)은 제 1 반도체 칩(10)과 제 2 반도체 칩(20)을 물리적으로 그리고/또는 전기적으로 연결할 수 있다. 예를 들어, 삽입층(30)은 도 4에 도시된 제 1 층간 연결 영역(111)과 제 4 층간 연결 영역(114)을 전기적으로 연결하는 배선에 대응할 수 있다.
삽입층(30)은 제 1 절연막(31), 제 1 도전 패턴(32), 제 2 절연막(33), 및 제 2 도전 패턴(34)을 포함할 수 있다. 도전 패턴들(32, 34)은 서로 직접 접촉하여 전기적으로 연결될 수 있으며, 도전 패턴들(32, 34)은 제 1 반도체 칩(10)의 내부 배선들(17)과 제 2 반도체 칩(20)의 내부 배선들(23)을 전기적으로 연결할 수 있다. 도전 패턴들(32, 34)은 구리 또는 텅스텐과 같은 도전 패턴들의 접촉, TSV, BVS 등을 이용하여 구현될 수 있다. 제 1 도전 패턴(32)과 제 2 도전 패턴(34)은 제 1 절연막(31) 및 제 2 절연막(33) 내에 각각 제공될 수 있다. 예를 들어, 제 1 절연막(31) 및 제 2 절연막(33)은 실리콘 산화막을 포함할 수 있다.
나아가, 삽입층(30)은 제 1 반도체 칩(10)과 제 1 절연막(31) 사이, 제 1 절연막(31)과 제 2 절연막(33) 사이, 그리고 제 2 절연막(33)과 제 2 반도체 칩(20) 사이에 각각 제공되는 금속 확산 방지막들(미도시)을 더 포함할 수 있다. 이 경우, 금속 확산 방지막들은 SiN, SiCN, SiOCN, SiON 또는 SiC를 포함할 수 있다. 금속 확산 방지막들은 연결부(32, 34)로부터 금속 성분이 확산되는 것을 방지할 수 있다.
도 14는 본 개시의 이미지 센서가 구현된 카메라 모듈을 포함하는 전자 장치의 예시적인 구성을 도시한다. 도 15는 도 14의 카메라 모듈의 예시적인 구성을 도시한다.
도 14를 참조하면, 전자 장치(1000)는 카메라 모듈 그룹(1100), 애플리케이션 프로세서(1200), PMIC(1300) 및 외부 메모리(1400)를 포함할 수 있다.
카메라 모듈 그룹(1100)은 복수의 카메라 모듈들(1100a, 1100b, 1100c)을 포함할 수 있다. 비록 도면에는 3개의 카메라 모듈들(1100a, 1100b, 1100c)을 포함하는 전자 장치가 예시적으로 도시되어 있으나, 이에 한정되지 않는다. 몇몇 실시 예에서, 카메라 모듈 그룹(1100)은 2개의 카메라 모듈들만을 포함하도록 변형되어 실시될 수 있다. 또한, 몇몇 실시 예에서, 카메라 모듈 그룹(1100)은 n개(n은 4 이상의 자연수)의 카메라 모듈을 포함하도록 변형되어 실시될 수도 있다.
이하, 도 15를 참조하여, 카메라 모듈(1100b)의 상세 구성에 대해 보다 구체적으로 설명할 것이나, 이하의 설명은 실시 예에 따라 다른 카메라 모듈들(1100a, 1100b)에 대해서도 동일하게 적용될 수 있다.
도 15를 참조하면, 카메라 모듈(1100b)은 프리즘(1105), 광학 경로 폴딩 요소(Optical Path Folding Element; OPFE)(1110), 액츄에이터(1130), 이미지 센싱 장치(1140) 및 스토리지(1150)를 포함할 수 있다.
프리즘(1105)은 광 반사 물질의 반사면(1107)을 포함하여 외부로부터 입사되는 광(L)의 경로를 변형시킬 수 있다.
몇몇 실시 예에서, 프리즘(1105)은 제 1 방향(X)으로 입사되는 광(L)의 경로를 제 1 방향(X)에 수직인 제 2 방향(Y)으로 변경시킬 수 있다. 또한, 프리즘(1105)은 광 반사 물질의 반사면(1107)을 중심축(1106)을 중심으로 A방향으로 회전시키거나, 중심축(1106)을 B방향으로 회전시켜 제 1 방향(X)으로 입사되는 광(L)의 경로를 수직인 제 2 방향(Y)으로 변경시킬 수 있다. 이때, OPFE(1110)도 제 1 방향(X)및 제 2 방향(Y)과 수직인 제 3 방향(Z)로 이동할 수 있다.
몇몇 실시 예에서, 도시된 것과 같이, 프리즘(1105)의 A방향 최대 회전 각도는 플러스(+) A방향으로는 15도(degree)이하이고, 마이너스(-) A방향으로는 15도보다 클 수 있으나, 실시 예들이 이에 제한되는 것은 아니다.
몇몇 실시 예에서, 프리즘(1105)은 플러스(+) 또는 마이너스(-) B방향으로 20도 내외, 또는 10도에서 20도, 또는 15도에서 20도 사이로 움직일 수 있고, 여기서, 움직이는 각도는 플러스(+) 또는 마이너스(-) B방향으로 동일한 각도로 움직이거나, 1도 내외의 범위로 거의 유사한 각도까지 움직일 수 있다.
몇몇 실시 예에서, 프리즘(1105)은 광 반사 물질의 반사면(1106)을 중심축(1106)의 연장 방향과 평행한 제 3 방향(예를 들어, Z방향)으로 이동할 수 있다.
OPFE(1110)는 예를 들어 m(여기서, m은 자연수)개의 그룹으로 이루어진 광학 렌즈를 포함할 수 있다. m개의 렌즈는 제 2 방향(Y)으로 이동하여 카메라 모듈(1100b)의 광학 줌 배율(optical zoom ratio)을 변경할 수 있다. 예를 들어, 카메라 모듈(1100b)의 기본 광학 줌 배율을 Z라고할 때, OPFE(1110)에 포함된 m개의 광학 렌즈를 이동시킬 경우, 카메라 모듈(1100b)의 광학 줌 배율은 3Z 또는 5Z 또는 5Z 이상의 광학 줌 배율로 변경될 수 있다.
액츄에이터(1130)는 OPFE(1110) 또는 광학 렌즈(이하, 광학 렌즈로 지칭)를 특정 위치로 이동시킬 수 있다. 예를 들어 액츄에이터(1130)는 정확한 센싱을 위해 이미지 센서(1142)가 광학 렌즈의 초점 거리(focal length)에 위치하도록 광학 렌즈의 위치를 조정할 수 있다.
이미지 센싱 장치(1140)는 이미지 센서(1142), 제어 로직(1144) 및 메모리(1146)을 포함할 수 있다. 이미지 센서(1142)는 광학 렌즈를 통해 제공되는 광(L)을 이용하여 센싱 대상의 이미지를 센싱할 수 있다. 제어 로직(1144)은 카메라 모듈(1100b)의 전반적인 동작을 제어할 수 있으며, 전술된 로직 회로를 포함할 수 있다. 예를 들어, 제어 로직(1144)은 제어 신호 라인(CSLb)을 통해 제공된 제어 신호에 따라 카메라 모듈(1100b)의 동작을 제어할 수 있다.
메모리(1146)는 칼리브레이션 데이터(1147)와 같은 카메라 모듈(1100b)의 동작에 필요한 정보를 저장할 수 있다. 칼리브레이션 데이터(1147)는 카메라 모듈(1100b)이 외부로부터 제공된 광(L)을 이용하여 이미지 데이터를 생성하는데 필요한 정보를 포함할 수 있다. 칼리브레이션 데이터(1147)는 예를 들어, 앞서 설명한 회전도(degree of rotation)에 관한 정보, 초점 거리(focal length)에 관한 정보, 광학 축(optical axis)에 관한 정보 등을 포함할 수 있다. 카메라 모듈(1100b)이 광학 렌즈의 위치에 따라 초점 거리가 변하는 멀티 스테이트(multi-state) 카메라 형태로 구현될 경우, 칼리브레이션 데이터(1147)는 광학 렌즈의 각 위치별(또는 스테이트별) 초점 거리 값과 오토 포커싱(auto focusing)과 관련된 정보를 포함할 수 있다. 그리고, 메모리(1146)는 본 개시의 화각의 이동을 위해 필요한 ROI에 관한 정보를 저장할 수 있다.
스토리지(1150)는 이미지 센서(1142)를 통해 센싱 된 이미지 데이터를 저장할 수 있다. 스토리지(1150)는 이미지 센싱 장치(1140)의 외부에 배치될 수 있으며, 이미지 센싱 장치(1140)를 구성하는 센서 칩과 스택 된(stacked) 형태로 구현될 수 있다. 몇몇 실시 예에서, 스토리지(1150)는 EEPROM(Electrically Erasable Programmable Read-Only Memory)으로 구현될 수 있으나 실시 예들이 이에 제한되는 것은 아니다.
도 14와 도 15를 함께 참조하면, 몇몇 실시 예에서, 복수의 카메라 모듈들(1100a, 1100b, 1100c) 각각은 액츄에이터(1130)를 포함할 수 있다. 이에 따라, 복수의 카메라 모듈들(1100a, 1100b, 1100c) 각각은 그 내부에 포함된 액츄에이터(1130)의 동작에 따른 서로 동일하거나 서로 다른 칼리브레이션 데이터(1147)를 포함할 수 있다.
몇몇 실시 예에서, 복수의 카메라 모듈들(1100a, 1100b, 1100c) 중 하나의 카메라 모듈(예를 들어, 1100b)은 앞서 설명한 프리즘(1105)과 OPFE(1110)를 포함하는 폴디드 렌즈(folded lens) 형태의 카메라 모듈이고, 나머지 카메라 모듈들(예를 들어, 1100a, 1100b)은 프리즘(1105)과 OPFE(1110)가 포함되지 않은 버티컬(vertical) 형태의 카메라 모듈일 수 있으나, 실시 예들이 이에 제한되는 것은 아니다.
몇몇 실시 예에서, 복수의 카메라 모듈들(1100a, 1100b, 1100c) 중 하나의 카메라 모듈(예를 들어, 1100c)은 예를 들어, IR(Infrared Ray)을 이용하여 깊이(depth) 정보를 추출하는 버티컬 형태의 깊이 카메라(depth camera)일 수 있다. 이 경우, 애플리케이션 프로세서(1200)는 깊이 카메라로부터 제공받은 이미지 데이터와 다른 카메라 모듈(예를 들어, 1100a 또는 1100b)로부터 제공받은 이미지 데이터를 병합(merge)하여 3차원 깊이 이미지(3D depth image)를 생성할 수 있다.
몇몇 실시 예에서, 복수의 카메라 모듈들(1100a, 1100b, 1100c) 중 적어도 두 개의 카메라 모듈들(예를 들어, 1100a, 1100b)은 서로 다른 관측 화각을 가질 수 있다. 이 경우, 예를 들어, 복수의 카메라 모듈들(1100a, 1100b, 1100c) 중 적어도 두 개의 카메라 모듈들(예를 들어, 1100a, 1100b)의 광학 렌즈가 서로 다를 수 있으나, 이에 제한되는 것은 아니다.
또한, 몇몇 실시 예에서, 복수의 카메라 모듈들(1100a, 1100b, 1100c) 각각의 화각은 서로 다를 수 있다. 이 경우, 복수의 카메라 모듈들(1100a, 1100b, 1100c) 각각에 포함된 광학 렌즈 역시 서로 다를 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시 예에서, 복수의 카메라 모듈들(1100a, 1100b, 1100c) 각각은 서로 물리적으로 분리되어 배치될 수 있다. 즉, 하나의 이미지 센서(1142)의 센싱 영역을 복수의 카메라 모듈들(1100a, 1100b, 1100c)이 분할하여 사용하는 것이 아니라, 복수의 카메라 모듈들(1100a, 1100b, 1100c) 각각의 내부에 독립적인 이미지 센서(1142)가 배치될 수 있다.
다시 도 14를 참조하면, 애플리케이션 프로세서(1200)는 이미지 센서(1210), 메모리 컨트롤러(1220), 내부 메모리(1230)를 포함할 수 있다. 애플리케이션 프로세서(1200)는 복수의 카메라 모듈들(1100a, 1100b, 1100c)과 분리되어 구현될 수 있다. 예를 들어, 애플리케이션 프로세서(1200)와 복수의 카메라 모듈들(1100a, 1100b, 1100c)은 별도의 반도체 칩으로 서로 분리되어 구현될 수 있다.
이미지 센서(1210)는 복수의 서브 이미지 프로세서들(1212a, 1212b, 1212c), 이미지 생성기(1214) 및 카메라 모듈 컨트롤러(1216)를 포함할 수 있다. 이미지 센서(1210)는 복수의 카메라 모듈들(1100a, 1100b, 1100c)의 개수에 대응하는 개수의 복수의 서브 이미지 프로세서들(1212a, 1212b, 1212c)를 포함할 수 있다.
카메라 모듈들(1100a, 1100b, 1100c)의 각각으로부터 생성된 이미지 데이터는 서로 분리된 이미지 신호 라인(ISLa, ISLb, ISLc)를 통해 대응되는 서브 이미지 프로세서들(1212a, 1212b, 1212c)에 제공될 수 있다. 예를 들어, 카메라 모듈(1100a)로부터 생성된 이미지 데이터는 이미지 신호 라인(ISLa)을 통해 서브 이미지 프로세서(1212a)에 제공되고, 카메라 모듈(1100b)로부터 생성된 이미지 데이터는 이미지 신호 라인(ISLb)을 통해 서브 이미지 프로세서(1212b)에 제공되고, 카메라 모듈(1100c)로부터 생성된 이미지 데이터는 이미지 신호 라인(ISLc)을 통해 서브 이미지 프로세서(1212c)에 제공될 수 있다. 이러한 이미지 데이터 전송은 예를 들어, MIPI (Mobile Industry Processor Interface)에 기반한 카메라 직렬 인터페이스(Camera Serial Interface; CSI)를 이용하여 수행될 수 있으나, 실시 예들이 이에 제한되는 것은 아니다.
한편, 몇몇 실시 예에서, 하나의 서브 이미지 프로세서가 복수의 카메라 모듈에 대응되도록 배치될 수도 있다. 예를 들어, 서브 이미지 프로세서(1212a)와 서브 이미지 프로세서(1212c)가 도시된 것처럼 서로 분리되어 구현되는 것이 아니라 하나의 서브 이미지 프로세서로 통합되어 구현되고, 카메라 모듈(1100a)과 카메라 모듈(1100c)로부터 제공된 이미지 데이터는 선택 소자(예를 들어, 멀티플렉서) 등을 통해 선택된 후, 통합된 서브 이미지 프로세서에 제공될 수 있다.
각각의 서브 이미지 프로세서들(1212a, 1212b, 1212c)에 제공된 이미지 데이터는 이미지 생성기(1214)에 제공될 수 있다. 이미지 생성기(1214)는 이미지 생성 정보(Generating Information) 또는 모드 신호(Mode Signal)에 따라 각각의 서브 이미지 프로세서들(1212a, 1212b, 1212c)로부터 제공된 이미지 데이터를 이용하여 출력 이미지를 생성할 수 있다.
구체적으로, 이미지 생성기(1214)는 이미지 생성 정보 또는 모드 신호에 따라, 서로 다른 화각을 갖는 카메라 모듈들(1100a, 1100b, 1100c)로부터 생성된 이미지 데이터 중 적어도 일부를 병합(merge)하여 출력 이미지를 생성할 수 있다. 또한, 이미지 생성기(1214)는 이미지 생성 정보 또는 모드 신호에 따라, 서로 다른 화각을 갖는 카메라 모듈들(1100a, 1100b, 1100c)로부터 생성된 이미지 데이터 중 어느 하나를 선택하여 출력 이미지를 생성할 수 있다.
몇몇 실시 예에서, 이미지 생성 정보는 줌 신호(zoom signal or zoom factor)를 포함할 수 있다. 또한, 몇몇 실시 예에서, 모드 신호는 예를 들어, 사용자로부터 선택된 모드에 기초한 신호일 수 있다.
이미지 생성 정보가 줌 신호(zoom factor)이고, 각각의 카메라 모듈들(1100a, 1100b, 1100c)이 서로 다른 관측 화각을 갖는 경우, 이미지 생성기(1214)는 줌 신호의 종류에 따라 서로 다른 동작을 수행할 수 있다. 예를 들어, 줌 신호가 제 1 신호일 경우, 카메라 모듈(1100a)로부터 출력된 이미지 데이터와 카메라 모듈(1100c)로부터 출력된 이미지 데이터를 병합한 후, 병합된 이미지 신호와 병합에 사용하지 않은 카메라 모듈(1100b)로부터 출력된 이미지 데이터를 이용하여, 출력 이미지를 생성할 수 있다.
만약, 줌 신호가 제 1 신호와 다른 제 2 신호일 경우, 이미지 생성기(1214)는 이러한 이미지 데이터 병합을 수행하지 않고, 각각의 카메라 모듈들(1100a, 1100b, 1100c)로부터 출력된 이미지 데이터 중 어느 하나를 선택하여 출력 이미지를 생성할 수 있다. 그러나, 실시 예들이 이에 제한되는 것은 아니며, 필요에 따라 이미지 데이터를 처리하는 방법은 얼마든지 변형되어 실시될 수 있다.
몇몇 실시 예에서, 이미지 생성기(1214)는 복수의 서브 이미지 프로세서(1212a, 1212b, 1212c) 중 적어도 하나로부터 노출 시간이 상이한 복수의 이미지 데이터를 수신하고, 복수의 이미지 데이터에 대하여 HDR(high dynamic range) 처리를 수행함으로서, 다이나믹 레인지가 증가된 병합된 이미지 데이터를 생성할 수 있다.
카메라 모듈 컨트롤러(1216)는 각각의 카메라 모듈들(1100a, 1100b, 1100c)에 제어 신호를 제공할 수 있다. 카메라 모듈 컨트롤러(1216)로부터 생성된 제어 신호는 서로 분리된 제어 신호 라인들(CSLa, CSLb, CSLc)를 통해 대응되는 카메라 모듈(1100a, 1100b, 1100c)에 제공될 수 있다.
복수의 카메라 모듈들(1100a, 1100b, 1100c) 중 어느 하나는 줌 신호를 포함하는 이미지 생성 정보 또는 모드 신호에 따라 마스터(master) 카메라(예를 들어, 1100b)로 지정되고, 나머지 카메라 모듈들(예를 들어, 1100a, 1100c)은 슬레이브(slave) 카메라로 지정될 수 있다. 이러한 정보는 제어 신호에 포함되어, 서로 분리된 제어 신호 라인들(CSLa, CSLb, CSLc)을 통해 대응되는 카메라 모듈들(1100a, 1100b, 1100c)에 제공될 수 있다.
줌 팩터 또는 동작 모드 신호에 따라 마스터 및 슬레이브로서 동작하는 카메라 모듈이 변경될 수 있다. 예를 들어, 카메라 모듈(1100a)의 화각이 카메라 모듈(1100b)의 화각보다 넓고, 줌 팩터가 낮은 줌 배율을 나타낼 경우, 카메라 모듈(1100b)이 마스터로서 동작하고, 카메라 모듈(1100a)이 슬레이브로서 동작할 수 있다. 반대로, 줌 팩터가 높은 줌 배율을 나타낼 경우, 카메라 모듈(1100a)이 마스터로서 동작하고, 카메라 모듈(1100b)이 슬레이브로서 동작할 수 있다.
몇몇 실시 예에서, 카메라 모듈 컨트롤러(1216)로부터 각각의 카메라 모듈들(1100a, 1100b, 1100c)에 제공되는 제어 신호는 싱크 인에이블 신호(sync enable) 신호를 포함할 수 있다. 예를 들어, 카메라 모듈(1100b)이 마스터 카메라이고, 카메라 모듈들(1100a, 1100c)이 슬레이브 카메라인 경우, 카메라 모듈 컨트롤러(1216)는 카메라 모듈(1100b)에 싱크 인에이블 신호를 전송할 수 있다. 싱크 인에이블 신호를 제공받은 카메라 모듈(1100b)은 제공받은 싱크 인에이블 신호에 기반하여 싱크 신호(sync signal)를 생성하고, 생성된 싱크 신호를 싱크 신호 라인(SSL)을 통해 카메라 모듈들(1100a, 1100c)에 제공할 수 있다. 카메라 모듈(1100b)과 카메라 모듈들(1100a, 1100c)은 이러한 싱크 신호에 동기화되어 이미지 데이터를 애플리케이션 프로세서(1200)에 전송할 수 있다.
몇몇 실시 예에서, 카메라 모듈 컨트롤러(1216)로부터 복수의 카메라 모듈들(1100a, 1100b, 1100c)에 제공되는 제어 신호는 모드 신호에 따른 모드 정보를 포함할 수 있다. 이러한 모드 정보에 기초하여 복수의 카메라 모듈들(1100a, 1100b, 1100c)은 센싱 속도와 관련하여 제 1 동작 모드 및 제 2 동작 모드로 동작할 수 있다.
복수의 카메라 모듈들(1100a, 1100b, 1100c)은 제 1 동작 모드에서, 제 1 속도로 이미지 신호를 생성(예를 들어, 제 1 프레임 레이트의 이미지 신호를 생성)하여 이를 제 1 속도보다 높은 제 2 속도로 인코딩(예를 들어, 제 1 프레임 레이트보다 높은 제 2 프레임 레이트의 이미지 신호를 인코딩)하고, 인코딩된 이미지 신호를 애플리케이션 프로세서(1200)에 전송할 수 있다. 이때, 제 2 속도는 제 1 속도의 30배 이하일 수 있다.
애플리케이션 프로세서(1200)는 수신된 이미지 신호, 즉, 인코딩된 이미지 신호를 내부에 구비되는 메모리(1230) 또는 애플리케이션 프로세서(1200) 외부의 스토리지(1400)에 저장하고, 메모리(1230) 또는 스토리지(1400)로부터 인코딩된 이미지 신호를 읽어내어 디코딩하고, 디코딩된 이미지 신호에 기초하여 생성되는 이미지 데이터를 디스플레이할 수 있다. 예컨대 이미지 센서(1210)의 복수의 서브 프로세서들(1212a, 1212b, 1212c) 중 대응하는 서브 프로세서가 디코딩을 수행할 수 있으며, 또한 디코딩된 이미지 신호에 대하여 이미지 처리를 수행할 수 있다.
복수의 카메라 모듈들(1100a, 1100b, 1100c)은 제 2 동작 모드에서, 제 1 속도보다 낮은 제 3 속도로 이미지 신호를 생성(예를 들어, 제 1 프레임 레이트보다 낮은 제 3 프레임 레이트의 이미지 신호를 생성)하고, 이미지 신호를 애플리케이션 프로세서(1200)에 전송할 수 있다. 애플리케이션 프로세서(1200)에 제공되는 이미지 신호는 인코딩 되지 않은 신호일 수 있다. 애플리케이션 프로세서(1200)는 수신되는 이미지 신호에 대하여 이미지 처리를 수행하거나 또는 이미지 신호를 메모리(1230) 또는 스토리지(1400)에 저장할 수 있다.
PMIC(1300)는 복수의 카메라 모듈들(1100a, 1100b, 1100c) 각각에 전력, 예컨대 전원 전압을 공급할 수 있다. 예를 들어, PMIC(1300)는 애플리케이션 프로세서(1200)의 제어 하에, 파워 신호 라인(PSLa)을 통해 카메라 모듈(1100a)에 제 1 전력을 공급하고, 파워 신호 라인(PSLb)을 통해 카메라 모듈(1100b)에 제 2 전력을 공급하고, 파워 신호 라인(PSLc)을 통해 카메라 모듈(1100c)에 제 3 전력을 공급할 수 있다.
PMIC(1300)는 애플리케이션 프로세서(1200)로부터의 전력 제어 신호(PCON)에 응답하여, 복수의 카메라 모듈들(1100a, 1100b, 1100c) 각각에 대응하는 전력을 생성하고, 또한 전력의 레벨을 조정할 수 있다. 전력 제어 신호(PCON)는 복수의 카메라 모듈들(1100a, 1100b, 1100c)의 동작 모드 별 전력 조정 신호를 포함할 수 있다. 예를 들어, 동작 모드는 저전력 모드(low power mode)를 포함할 수 있으며, 이때, 전력 제어 신호(PCON)는 저전력 모드로 동작하는 카메라 모듈 및 설정되는 전력 레벨에 대한 정보를 포함할 수 있다. 복수의 카메라 모듈들(1100a, 1100b, 1100c) 각각에 제공되는 전력들의 레벨은 서로 동일하거나 또는 서로 상이할 수 있다. 또한, 전력의 레벨은 동적으로 변경될 수 있다.
상술된 내용은 본 발명을 실시하기 위한 구체적인 실시 예들이다. 본 발명은 상술된 실시 예들뿐만 아니라, 단순하게 설계 변경되거나 용이하게 변경할 수 있는 실시 예들 또한 포함할 것이다. 또한, 본 발명은 실시 예들을 이용하여 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다. 따라서, 본 발명의 범위는 상술된 실시 예들에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.
1: 이미지 센서
10: 제 1 반도체 칩
20: 제 2 반도체 칩

Claims (10)

  1. 제 1 컬럼 라인에 연결되는 제 1 픽셀, 및 상기 제 1 컬럼 라인과 제 1 방향으로 이격되는 제 2 컬럼 라인에 연결되는 제 2 픽셀을 포함하는 픽셀 어레이; 그리고
    제 1 층간 연결 영역에 연결되는 상기 제 1 컬럼 라인 및 상기 제 2 컬럼 라인을 통하여 픽셀 신호들을 수신하는 읽기 회로를 포함하되,
    상기 제 1 컬럼 라인은 상기 제 1 방향과 수직인 제 2 방향으로 연장하는 메인 배선, 상기 메인 배선의 일단과 상기 제 1 층간 연결 영역 사이의 제 1 배선, 및 상기 메인 배선의 타단에 연결되는 제 2 배선을 포함하고,
    상기 제 2 컬럼 라인은 상기 제 2 방향으로 연장하는 메인 배선, 상기 메인 배선의 일단과 상기 제 1 층간 연결 영역 사이의 제 1 배선, 및 상기 메인 배선의 타단에 연결되는 제 2 배선을 포함하고,
    상기 제 1 컬럼 라인의 상기 메인 배선과 상기 제 2 컬럼 라인의 상기 메인 배선 사이의 제 1 거리는, 상기 제 1 컬럼 라인이 상기 제 1 층간 연결 영역과 연결되는 지점과 상기 제 2 컬럼 라인이 상기 제 1 층간 연결 영역과 연결되는 지점 사이의 제 2 거리보다 길고,
    상기 제 1 컬럼 라인의 제 1 배선의 길이는 상기 제 2 컬럼 라인의 제 1 배선의 길이보다 크고,
    상기 제 1 컬럼 라인의 제 2 배선의 길이는 상기 제 2 컬럼 라인의 제 2 배선의 길이보다 작은 이미지 센서.
  2. 제 1 항에 있어서,
    상기 제 1 컬럼 라인의 상기 제 2 배선이 끝나는 지점과 상기 제 2 컬럼 라인의 상기 제 2 배선이 끝나는 지점 사이의 제 3 거리는, 상기 제 1 거리보다 작은 이미지 센서.
  3. 제 2 항에 있어서,
    상기 제 2 거리와 상기 제 3 거리는 같은 이미지 센서.
  4. 제 1 항에 있어서,
    상기 픽셀 어레이와 상기 제 1 층간 연결 영역은 제 1 반도체 칩 상에 형성되고,
    상기 읽기 회로는 제 2 반도체 칩 상에 형성되는 이미지 센서.
  5. 제 4 항에 있어서,
    상기 제 2 반도체 칩은 상기 제 1 층간 연결 영역과 전기적으로 연결되는 제 2 층간 연결 영역을 더 포함하고,
    상기 읽기 회로는:
    상기 제 1 픽셀 및 상기 제 2 픽셀로부터 출력되어 상기 제 2 층간 영역을 통하여 수신된 아날로그 신호들을 디지털 신호들로 변환하는 아날로그 디지털 컨버터들; 그리고
    상기 아날로그 디지털 컨버터들의 출력을 처리하는 로직 회로를 포함하는 이미지 센서.
  6. 제 5 항에 있어서,
    상기 아날로그 디지털 컨버터들은 상기 제 1 컬럼 라인의 전하들을 디스차지 시키기 위한 전류원 및 상기 제 1 컬럼 라인과 상기 전류원을 연결하는 스위치를 포함하는 이미지 센서.
  7. 제 1 항에 있어서,
    상기 제 2 컬럼 라인의 제 2 배선은 스파이럴 형태를 갖는 이미지 센서.
  8. 제 1 항에 있어서,
    상기 제 2 컬럼 라인의 제 2 배선은, 상기 제 2 컬럼 라인의 제 2 배선이 연장하는 방향과 다른 방향으로 형성되는 적어도 하나의 돌출부를 포함하는 이미지 센서.
  9. 픽셀 어레이와 제 1 층간 연결 영역을 포함하는 제 1 반도체 칩으로써, 상기 픽셀 어레이는 제 1 컬럼 라인에 연결되는 제 1 픽셀 및 상기 제 1 컬럼 라인과 제 1 방향으로 이격되는 제 2 컬럼 라인에 연결되는 제 2 픽셀을 포함하고, 상기 제 1 컬럼 라인과 상기 제 2 컬럼 라인은 상기 제 1 층간 연결 영역에 연결되는 것; 및
    상기 제 1 픽셀 및 상기 제 2 픽셀의 출력들을 처리하는 아날로그 디지털 컨버터들을 포함하는 읽기 회로와 제 2 층간 연결 영역을 포함하는 제 2 반도체 칩을 포함하되,
    상기 제 1 컬럼 라인은 상기 제 1 방향과 수직인 제 2 방향으로 연장하는 메인 배선, 상기 메인 배선의 일단과 상기 제 1 층간 연결 영역 사이의 제 1 배선, 및 상기 메인 배선의 타단에 연결되는 제 2 배선을 포함하고,
    상기 제 2 컬럼 라인은 상기 제 2 방향으로 연장하는 메인 배선, 상기 메인 배선의 일단과 상기 제 1 층간 연결 영역 사이의 제 1 배선, 및 상기 메인 배선의 타단에 연결되는 제 2 배선을 포함하고,
    상기 제 1 컬럼 라인의 상기 메인 배선과 상기 제 2 컬럼 라인의 상기 메인 배선 사이의 제 1 거리는, 상기 제 1 컬럼 라인이 상기 제 1 층간 연결 영역과 연결되는 지점과 상기 제 2 컬럼 라인이 상기 제 1 층간 연결 영역과 연결되는 지점 사이의 제 2 거리보다 길고,
    상기 제 1 컬럼 라인의 제 1 배선의 길이는 상기 제 2 컬럼 라인의 제 1 배선의 길이보다 크고,
    상기 제 1 컬럼 라인의 제 2 배선의 길이는 상기 제 2 컬럼 라인의 제 2 배선의 길이보다 작고,
    상기 제 1 층간 연결 영역과 상기 제 2 층간 연결 영역은 전기적으로 연결되는 이미지 센서.
  10. 픽셀 어레이와 제 1 층간 연결 영역을 포함하는 제 1 반도체 칩으로써, 상기 픽셀 어레이는 제 1 컬럼 라인에 연결되는 제 1 픽셀 및 상기 제 1 컬럼 라인과 제 1 방향으로 이격되는 제 2 컬럼 라인에 연결되는 제 2 픽셀을 포함하고, 상기 제 1 컬럼 라인과 상기 제 2 컬럼 라인은 상기 제 1 층간 연결 영역에 연결되는 것; 및
    상기 제 1 픽셀의 출력을 처리하는 제 1 아날로그 디지털 컨버터 및 상기 제 2 픽셀의 출력을 처리하는 제 2 아날로그 디지털 컨버터를 포함하는 읽기 회로, 및 상기 제 1 층간 연결 영역과 전기적으로 연결되는 제 2 층간 연결 영역을 포함하는 제 2 반도체 칩을 포함하되,
    상기 제 1 컬럼 라인은 상기 제 1 방향과 수직인 제 2 방향으로 연장하고 일단이 상기 제 1 층간 연결 영역과 연결되는 메인 배선, 및 상기 메인 배선의 타단에 연결되는 제 1 배선을 포함하고,
    상기 제 2 컬럼 라인은 상기 제 2 방향으로 연장하고 일단이 상기 제 1 층간 연결 영역과 연결되는 메인 배선, 및 상기 메인 배선의 타단에 연결되는 제 1 배선을 포함하고,
    상기 제 2 반도체 칩은 상기 제 1 층간 연결 영역 및 상기 제 2 층간 연결 영역을 통하여 상기 제 1 컬럼과 전기적으로 연결되고 상기 제 1 아날로그 디지털 컨버터와 전기적으로 연결되는 제 3 배선을 더 포함하고,
    상기 제 2 반도체 칩은 상기 제 1 층간 연결 영역 및 상기 제 2 층간 연결 영역을 통하여 상기 제 12 컬럼과 전기적으로 연결되고 상기 제 2 아날로그 디지털 컨버터와 전기적으로 연결되는 제 4 배선을 더 포함하고,
    상기 제 1 컬럼 라인의 상기 메인 배선과 상기 제 2 컬럼 라인의 상기 메인 배선 사이의 제 1 거리는, 상기 제 3 배선이 상기 제 2 층간 연결 영역과 연결되는 지점과 상기 제 4 배선이 상기 제 2 층간 연결 영역과 연결되는 지점 사이의 제 2 거리보다 길고,
    상기 제 1 컬럼 라인의 제 1 배선의 길이는 상기 제 3 배선의 길이보다 긴 이미지 센서.
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