CN115209073A - 包括蜘蛛布线的图像传感器 - Google Patents

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Abstract

一种图像传感器包括：第一列线和第二列线；以及读取电路，所述读取电路被配置为通过所述第一列线和所述第二列线接收像素信号。所述第一列线和所述第二列线各自包括主导线、位于所述主导线的一端与所述第一层间连接区域之间的第一导线、以及与所述主导线的相对端连接的第二导线。所述第一列线与所述第二列线之间的第一距离长于所述第一列线和所述第一层间连接区域的连接点与所述第二列线和所述第一层间连接区域的连接点之间的第二距离。所述第一列线的第一导线的长度大于所述第二列线的第一导线的长度。

Description

包括蜘蛛布线的图像传感器
相关申请的交叉引用
本申请要求于2021年4月6日向韩国知识产权局提交的韩国专利申请No.10-2021-0044707的优先权，该韩国专利申请的公开内容通过引用整体地并入本文。
技术领域
本发明构思涉及图像传感器，并且更具体地，涉及包括能够根据列线的时间常数差异防止性能的降低的蜘蛛布线(spider routing)的图像传感器。
背景技术
图像传感器包括电荷耦合器件(CCD)图像传感器、互补金属氧化物半导体(CMOS)图像传感器(CIS)等。CMOS图像传感器包括用CMOS晶体管实现的像素，并且通过使用包括在每个像素中的光电转换元件来将光能转换成电信号。CMOS图像传感器通过使用在每个像素处生成的电信号来获得关于捕获/拍摄的图像的信息。
现今，像素的数目(例如，数量)的急剧增加和像素尺寸(例如，像素面积)的减小使得有可能给用户提供超高清晰度(UHD)图像。例如，在图像传感器中放置宽度比像素阵列的宽度窄的模数转换器的方式被用作减小芯片尺寸的方式，并且放置方式伴随列线的蜘蛛布线，像素的输出通过所述列线被转移到模数转换器。然而，蜘蛛布线引起列线的时间常数差异。这意味着图像传感器的性能降低。
发明内容
本发明构思的一些示例实施例提供一种蜘蛛布线，所述蜘蛛布线被配置为根据图像传感器的列线的时间常数差异来减小或防止性能的降低。所述蜘蛛布线可以使得能够减小包括所述蜘蛛布线的图像传感器的列线的时间常数差异。
根据一些示例实施例，一种图像传感器可以包括：像素阵列，所述像素阵列包括与第一列线连接的第一像素和与沿第一方向与所述第一列线间隔开的第二列线连接的第二像素；以及读取电路，所述读取电路通过与第一层间连接区域连接的所述第一列线和所述第二列线接收像素信号。所述第一列线可以包括所述第一列线的沿与所述第一方向垂直的第二方向延伸的主导线、所述第一列线的位于所述第一列线的主导线的一端与所述第一层间连接区域之间的第一导线、以及所述第一列线的与所述第一列线的主导线的相对端连接的第二导线。所述第二列线可以包括所述第二列线的沿所述第二方向延伸的主导线、所述第二列线的位于所述第二列线的主导线的一端与所述第一层间连接区域之间的第一导线、以及所述第二列线的与所述第二列线的主导线的相对端连接的第二导线。所述第一列线的主导线与所述第二列线的主导线之间的第一距离可以长于所述第一列线与所述第一层间连接区域的连接点和所述第二列线与所述第一层间连接区域的连接点之间的第二距离。所述第一列线的第一导线的长度可以大于所述第二列线的第一导线的长度。所述第一列线的第二导线的长度可以小于所述第二列线的第二导线的长度。
根据一些示例实施例，一种图像传感器可包括第一半导体芯片，所述第一半导体芯片包括像素阵列和第一层间连接区域。所述像素阵列可包括与第一列线连接的第一像素和与沿第一方向与所述第一列线不直接接触的第二列线连接的第二像素。所述第一列线和所述第二列线可以与所述第一层间连接区域连接。所述图像传感器可以包括第二半导体芯片，所述第二半导体芯片包括第二层间连接区域和读取电路。所述读取电路可以包括模数转换器，所述模数转换器被配置为处理所述第一像素的输出和所述第二像素的输出。所述第一列线可以包括所述第一列线的沿与所述第一方向垂直的第二方向延伸的主导线、所述第一列线的位于所述第一列线的主导线的一端与所述第一层间连接区域之间的第一导线、以及所述第一列线的与所述第一列线的主导线的相对端连接的第二导线。所述第二列线可以包括所述第二列线的沿所述第二方向延伸的主导线、所述第二列线的位于所述第二列线的主导线的一端与所述第一层间连接区域之间的第一导线、以及所述第二列线的与所述第二列线的主导线的相对端连接的第二导线。所述第一列线的主导线与所述第二列线的主导线之间的第一距离可以长于所述第一列线与所述第一层间连接区域的连接点和所述第二列线与所述第一层间连接区域的连接点之间的第二距离。所述第一列线的第一导线的长度可以大于所述第二列线的第一导线的长度。所述第一列线的第二导线的长度可以小于所述第二列线的第二导线的长度。所述第一层间连接区域和所述第二层间连接区域可以电连接。
根据一些示例实施例，一种图像传感器可以包括第一半导体芯片，所述第一半导体芯片包括像素阵列和第一层间连接区域。所述像素阵列可以包括：第一像素，所述第一像素与第一列线连接；和第二像素，所述第二像素与沿第一方向与所述第一列线不直接接触的第二列线连接。所述第一列线和所述第二列线可以与所述第一层间连接区域连接。所述图像传感器可以包括第二半导体芯片，所述第二半导体芯片包括读取电路和与所述第一层间连接区域电连接的第二层间连接区域。所述读取电路可以包括：第一模数转换器，所述第一模数转换器被配置为处理所述第一像素的输出；以及第二模数转换器，所述第二模数转换器被配置为处理所述第二像素的输出。所述第一列线可以包括所述第一列线的沿与所述第一方向垂直的第二方向延伸并且包括与所述第一层间连接区域连接的一端的主导线、以及所述第一列线的与所述第一列线的主导线的相对端连接的第一导线。所述第二列线可以包括所述第二列线的沿所述第二方向延伸并且包括与所述第一层间连接区域连接的一端的主导线、以及所述第二列线的与所述第二列线的主导线的相对端连接的第一导线。所述第二半导体芯片还可以包括第三导线，所述第三导线通过所述第一层间连接区域和所述第二层间连接区域与所述第一列线电连接并且与所述第一模数转换器电连接。所述第二半导体芯片还可以包括第四导线，所述第四导线通过所述第一层间连接区域和所述第二层间连接区域与所述第二列线电连接并且与所述第二模数转换器电连接。所述第一列线的主导线与所述第二列线的主导线之间的第一距离可以长于所述第三导线与所述第一模数转换器的连接点和所述第四导线与所述第二模数转换器的连接点之间的第二距离。所述第一列线的第一导线的长度可以长于所述第三导线的长度。
附图说明
通过参考附图详细地描述本发明构思的示例实施例，本发明构思的上述及其他目的和特征将变得容易理解。
图1示出了根据本发明构思的一些示例实施例的图像传感器的配置。
图2示出了根据本发明构思的一些示例实施例的图1的图像传感器的配置。
图3示出了根据本发明构思的一些示例实施例的图2的像素组的电路图。
图4示出了根据本发明构思的一些示例实施例的图像传感器的俯视图。
图5详细地示出了根据本发明构思的一些示例实施例的图4的图像传感器的列线的配置。
图6A、图6B和图6C示出了根据本发明构思的一些示例实施例的根据列线的位置的像素信号的输出。
图7示出了根据本发明构思的一些示例实施例的图像传感器的俯视图。
图8示出了根据本发明构思的一些示例实施例的图像传感器的俯视图。
图9示出了根据本发明构思的一些示例实施例的图像传感器的配置。
图10示出了根据本发明构思的一些示例实施例的图像传感器的俯视图。
图11详细示出了根据本发明构思的一些示例实施例的图10的图像传感器的列线的配置。
图12示出了根据本发明构思的一些示例实施例的图1或图9的图像传感器的俯视图。
图13示出了根据本发明构思的一些示例实施例的沿着图12的线I-I’截取的图像传感器的截面图。
图14示出了根据本发明构思的一些示例实施例的包括应用了本发明构思的图像传感器的相机模块的电子装置的配置。
图15示出了根据本发明构思的一些示例实施例的图14的相机模块的配置。
具体实施方式
下面，可以详细地并清楚地描述本发明构思的一些示例实施例到本领域的普通技术人员容易地实现本发明构思的这样一种程度。
在详细描述中，参考术语“单元”、“模块”、“块”、“～件或～器”等描述的部件和附图所示出的功能块将用软件、硬件或其组合来实现。例如，软件可以是机器代码、固件、嵌入式代码和应用软件。例如，硬件可以包括电路、电子电路、处理器、计算机、集成电路、集成电路核心、压力传感器、惯性传感器、微机电系统(MEMS)、无源元件或它们的组合。
将理解的是，当诸如层、膜、区域或衬底的元件被称为“位于”另一元件“上”时，它可以直接位于另一元件上或者也可以存在中间元件。相比之下，当元件被称为“直接位于”另一元件“上”时，不存在中间元件。将进一步理解的是，当元件被称为“位于”另一元件“上”时，它可以位于另一元件上方或下面或者与另一元件相邻(例如，水平相邻)。
将理解的是，可以被称为关于其他元件和/或其属性(例如，结构、表面、方向等)“垂直”、“平行”、“共面”等的元件和/或其属性(例如，结构、表面、方向等)可以关于其他元件和/或其属性分别“垂直”、“平行”、“共面”等，或者可以关于其他元件和/或其属性分别“大体上垂直”、“大体上平行”，“大体上共面”。
关于其他元件和/或其属性“大体上垂直”的元件和/或其属性(例如，结构、表面、方向等)将被理解为在制造公差和/或材料公差内关于其他元件和/或其属性“垂直”和/或在幅度和/或角度方面与关于其他元件和/或其属性“垂直”等具有等于或小于10％的偏差(例如，±10％的公差)。
关于其他元件和/或其属性“大体上平行”的元件和/或其属性(例如，结构、表面、方向等)将被理解为在制造公差和/或材料公差内关于其他元件和/或其属性“平行”和/或在幅度和/或角度方面与关于其他元件和/或其属性“平行”等具有等于或小于10％的偏差(例如，±10％的公差)。
关于其他元件和/或其属性“大体上共面”的元件和/或其属性(例如，结构、表面、方向等)将被理解为在制造公差和/或材料公差内关于其他元件和/或其属性“共面”和/或在幅度和/或角度方面与关于其他元件和/或其属性“共面”等具有等于或小于10％的偏差(例如，±10％的公差)。
将理解的是，元件和/或其属性在本文中可以被叙述为与其他元件“相同”或“相等”，并且将进一步理解的是，在本文中被叙述为与其他元件“完全相同”、“相同”或“相等”的元件和/或其属性可以与其他元件和/或其属性“完全相同”、“相同”或“相等”或“大体上完全相同”、“大体上相同”或“大体上相等”。与其他元件和/或其属性“大体上完全相同”、“大体上相同”或“大体上相等”的元件和/或其属性将被理解为包括在制造公差和/或材料公差内与其他元件和/或其属性完全相同、相同或相等的元件和/或其属性。与其他元件和/或其属性完全相同或大体上完全相同和/或相同或大体上相同的元件和/或其属性可以是在结构上相同或大体上相同的，在功能上相同或大体上相同的，和/或在组成上相同或大体上相同的。
将理解的是，在本文中被描述为“大体上”相同和/或完全相同的元件和/或其属性包含在幅度上具有等于或小于10％的相对差的元件和/或其属性。此外，不管元件和/或其属性是否被“大体上”修饰，将理解的是，这些元件和/或其属性应当被解释为包括所述元件和/或其属性周围的制造或操作公差(例如，±10％)。
当在本说明书中连同数值一起使用术语“大约”或“大体上”时，意图是相关数值包括所述数值周围±10％的公差。当指定范围时，该范围包括其之间的所有值，诸如以0.1％的增量。
图1示出了根据本发明构思的一些示例实施例的图像传感器的配置。图像传感器1可以包括第一半导体芯片10和第二半导体芯片20。第一半导体芯片10可以包括第一层间连接区域111、第二层间连接区域112、第三层间连接区域113和像素阵列110。第二半导体芯片20可以包括第四层间连接区域114、第五层间连接区域115、第六层间连接区域116、行驱动器120、模数转换器(ADC)130、数据总线(DBus)170和逻辑电路190。在一些示例实施例中，至少模数转换器130、数据总线170和/或逻辑电路190可以被包括在如本文所描述的读取电路中，所述读取电路被包括在第二半导体芯片20中，使得第二半导体芯片20在一些示例实施例中可以被理解为至少包括第四层间连接区域和读取电路。可以将被描述为被包括在第一半导体芯片10或第二半导体芯片20中的元件理解为被“形成在”相应的第一半导体芯片10或第二半导体芯片20“上”，“位于”相应的第一半导体芯片10或第二半导体芯片20“上”，“在”相应的第一半导体芯片10或第二半导体芯片20“中”，被“包括在”相应的第一半导体芯片10或第二半导体芯片20“中”，和/或成为相应的第一半导体芯片10或第二半导体芯片20的“一部分”。
在逻辑电路190的控制下，第二半导体芯片20可以向第一半导体芯片10发送用于控制像素阵列110的信号。例如，在逻辑电路190的控制下，行驱动器120可以通过第五层间连接区域115和第二层间连接区域112和/或通过第六层间连接区域116和第三层间连接区域113向像素阵列110发送用于控制像素阵列110的像素的控制信号。像素阵列110可以输出像素信号，并且所输出的像素信号可以通过第一层间连接区域111和第四层间连接区域114被发送到模数转换器130。在一些示例实施例中，第四层间连接区域114在本文中可以被称为“第二层间连接区域”并且可以被理解为与第一层间连接区域111电连接。
模数转换器130可以对像素信号执行相关双采样操作，并且相关双采样的结果可以通过数据总线170被发送到逻辑电路190。逻辑电路190可以包括用于存储相关双采样的结果的缓冲器、图像信号处理器(ISP)前端电路、ISP等。在这种情况下，逻辑电路190可以对通过数据总线170从模数转换器130接收到的像素数据执行以下处理(例如，逻辑电路190可以处理模数转换器130的输出，例如由模数转换器130生成的数字信号)：串扰补偿、用于去除固定模式噪声(FPN)的自动暗电平补偿(auto dark level compensation，ADLC)。另外，逻辑电路190还可以对像素数据执行以下处理：颜色插值、自动白平衡、伽玛校正、颜色饱和度校正、格式化、坏像素校正和色调校正。
在一些示例实施例中，第一半导体芯片10的像素阵列110沿第一方向D1的长度sl可以大于第一层间连接区域111沿第一方向D1的长度s2。结果，由于列线的第一导线“a”之间的差异，通过其转移像素阵列110的像素输出的列线的长度可以彼此不同。例如，设置在像素阵列110的中心处的列线的长度可以相对短，而设置在像素阵列110的一侧的列线的长度可以相对长。由于像素阵列110的长度s1与第一层间连接区域111的长度s2之间的差异，列线可以被布置为使得第一导线“a”之间的距离减小。这种布局可以被称作“蜘蛛布线”。
在一些示例实施例中，第二半导体芯片20的行驱动器120和模数转换器130沿第一方向D1的长度sl可以通常(或大体上)等于第一半导体芯片10的像素阵列110沿第一方向D1的长度s1。也就是说，像素阵列110沿第一方向D1的长度s1可以大于模数转换器130沿第一方向D1的长度s2。模数转换器130沿第一方向D1的长度s2可以通常(或大体上)等于第四层间连接区域114沿第一方向D1的长度s2。
同时，由于上述蜘蛛布线而导致的列线的长度差异引起列线的电阻值差异和列线的电容值差异，并且从而引起时间常数(即，RC时间常数)差异。列线的时间常数差异也可以引起从列线输出的像素输出的稳定时间(settling time)差异。本发明构思的图像传感器1还可以包括用于解决由于像素输出的稳定时间差异而导致的问题的第二导线“b”。例如，第二导线“b”可以设置在与形成有第一导线“a”的区域相反(或背离)的区域中。结果，像素阵列110的列线的长度可以通过额外地提供给列线的导线“b”变得彼此相等。这可以意味着列线的时间常数变得彼此相等。
图2示出了图1的图像传感器1的配置。图像传感器100可以包括像素阵列110、行驱动器120、模数转换器130、定时控制器140、斜坡信号发生器150、像素增强控制器(pixelboosting controller)160、数据总线170和缓冲器180。图2的像素阵列110、行驱动器120和模数转换器130可以分别对应于图1的像素阵列110、行驱动器120和模数转换器130。图2的定时控制器140、斜坡信号发生器150、像素增强控制器160和缓冲器180可以对应于图1的逻辑电路190。模数转换器130、定时控制器140、斜坡信号发生器150、像素增强控制器160和缓冲器180可以被统称为“读取电路”。因为图2的定时控制器140、斜坡信号发生器150、像素增强控制器160和缓冲器180可以对应于图1的逻辑电路190，所以将理解的是，如本文所描述的“读取电路”可以包括逻辑电路190。将进一步理解的是，“读取电路”可以通过如本文所描述的“处理电路系统”的一个或更多个实例来实现。这种处理电路系统可以被理解为包括如本文关于模数转换器130、定时控制器140、斜坡信号发生器150、像素增强控制器160、缓冲器180、逻辑电路190、它们的任何组合等中的任一种所描述的结构、连接等中的任一种。这种处理电路系统可以被理解为被配置为实现“读取电路”的元件中的任一种元件的功能中的任一种，包括模数转换器130、定时控制器140、斜坡信号发生器150、像素增强控制器160、缓冲器180、逻辑电路190、它们的任何组合等中的任一种的功能。
像素阵列110可以包括沿着行和列以矩阵的形式布置的多个像素PX。多个像素PX中的每一个像素PX可以包括光电转换元件。多个像素PX中的每一个像素PX可以通过使用光电转换元件来感测光，并且可以将所感测到的光转换成电信号(在下文中被称为“像素信号”)。例如，光电转换元件可以包括光电二极管、光电晶体管、光电门(photo gate)、钉扎光电二极管(pinned photo diode)等。
构成像素阵列110的多个像素PX可以被划分成多个像素组PG。每个像素组PG可以包括两个或更多个像素PX。在一些示例实施例中，像素组PG可以包括以3行和3列布置的9个像素PX，或者可以包括以2行和2列布置的4个像素PX。然而，构成像素组PG的像素的数目不限于此。
像素组PG的像素PX可以共享至少一个浮动扩散区或者两个或更多个浮动扩散区。例如，像素组PG的像素PX可以共享仅一个浮动扩散区。在这种情况下，每个像素组PG的像素PX可以与一条列线(例如，CL1)共同连接。替换地，像素组PG的像素PX可以共享多个浮动扩散区。更详细地，属于第一列的像素组PG的像素PX可以共享第一浮动扩散区，属于第二列的像素组PG的像素PX可以共享第二浮动扩散区，而属于第三列的像素组PG的像素PX可以共享第三浮动扩散区。在这种情况下，在图2中，属于第一列的像素组PG的像素PX可以与列线CL1共同连接，属于第二列的像素组PG的像素PX可以与列线CL2共同连接，而属于第三列的像素组PG的像素PX可以与列线CL3共同连接。例如，像素阵列110的像素PX可以包括与第一列线CL1连接的第一像素PX和与第二列线CL2连接的第二像素PX。如至少图4至图5所示，第一列线CL1、第二列线CL2等(例如，CL1至CLn)可以沿第一方向D1彼此间隔开(例如，彼此不直接接触)。列线CL1至CLn可以与第一层间连接区域111连接。
像素组PG可以包括用于输出关于相同颜色的信息的相同类型的像素。例如，像素组PG可以包括用于将红色光谱的光转换成电信号的红色像素“R”、用于将绿色光谱的光转换成电信号的绿色像素Gr/Gb、或用于将蓝色光谱的光转换成电信号的蓝色像素“B”。为此，可以在像素组PG上方形成多个滤色器，因此，可以实现多滤色器阵列(multi-CFA)。
行驱动器120可以选择并驱动像素阵列110的行。行驱动器120可以对地址和/或由定时控制器140生成的控制信号进行译码，并且可以生成用于选择并驱动像素阵列110的行的控制信号。例如，控制信号可以包括用于选择像素的信号、用于复位浮动扩散区的信号、用于选择列线的信号等。
由模数转换器130、定时控制器140、斜坡信号发生器150、像素增强控制器160和缓冲器180共同地限定的“读取电路”可以被配置为从像素阵列110的像素PX接收像素信号(例如，分别通过与第一层间连接区域111连接的第一列线CL1和第二列线CL2从第一像素PX和第二像素PX接收像素信号)。模数转换器130(以及因此被配置为实现其功能和/或结构的“读取电路”)可以将从像素阵列110(例如，其一个或更多个像素)输出并且可以在读取电路处经由层间互连区域(例如，第四层间连接区域114)接收的模拟信号(即，像素信号)转换为数字信号。这种数字信号可以由读取电路的逻辑电路190(例如，由读取电路的处理电路系统实现)进一步处理。在一些示例实施例中，模数转换器130可以包括多个模数转换器130_1至130_n，其中，每一个模数转换器包括比较器COMP和计数器CNT。比较器COMP可以将通过与比较器COMP连接的列线(即，CL1至CLn中的一条)输出的像素信号与从斜坡信号发生器150接收的斜坡信号进行比较并且可以输出比较结果。比较器COMP可以基于用于从像素信号获得复位信号和图像信号并且提取复位信号与图像信号之间的差异作为有效信号分量的相关双采样(CDS)技术来操作。模数转换器130_1至130_n中的每一个模数转换器可以通过数据总线170向缓冲器180发送相关双采样的结果。
计数器CNT可以对相应的比较器COMP的输出信号的脉冲进行计数。例如，计数器CNT可以响应于由定时控制器140生成的各种控制信号而操作，所述各种控制信号诸如计数器时钟信号、用于控制计数器CNT的复位的计数器复位信号、和用于反转计数器CNT的内部位的反转信号。计数器CNT可以取决于计数器时钟信号而对比较结果信号进行计数，并且可以将计数结果作为数字信号输出。
计数器CNT可以包括上/下计数器(up/down counter)、逐位反转计数器(bit-wiseinversion counter)等。逐位计数器的操作可以类似于上/下计数器的操作。例如，逐位计数器可以执行仅执行递增计数的功能以及在接收到特定信号时转换计数器的所有内部位以获得1的补码(complement)的功能。逐位计数器可以执行复位计数，然后可以将复位计数的结果反转为1的补码，即，负值。
定时控制器140可以生成用于控制行驱动器120、模数转换器130、斜坡信号发生器150和像素增强控制器160中的每一者的操作和/或定时的控制信号和/或时钟。
斜坡信号发生器150可以生成斜坡信号。斜坡信号发生器150可以在定时控制器140的控制下操作。例如，斜坡信号发生器150可以响应于诸如斜坡使能信号或模式信号的控制信号而操作。当斜坡使能信号被激活时，斜坡信号发生器150可以生成具有基于模式信号设置的斜率的斜坡信号。
像素增强控制器160可以控制从列线CL1至CLn输出的像素信号的稳定时间。例如，像素增强控制器160可以生成用于控制每条列线的放电使得从每条列线输出的像素信号快速地稳定的信号。
缓冲器180可以包括存储器MEM的集合182和读出放大器SA。存储器MEM中的每一个存储器MEM可以通过数据总线170接收从相应的模数转换器输出的数字信号，并且可以存储所接收到的数字信号。读出放大器SA可以感测并放大存储在存储器MEM中的数字信号。读出放大器SA可以将经放大的数字信号作为图像数据IDAT输出。例如，图像数据IDAT可以包括关于物体的颜色的信息和关于物体的相位的信息。
图3示出了图2的像素组PG的电路图。像素组PG可以包括光电转换元件PDl至PD4、转移晶体管TGl至TG4、双转换晶体管(dual conversion transistor)DCT、复位晶体管RT、驱动晶体管DT和选择晶体管ST。用于控制像素信号PIX的增强的开关SW和电流源CS被与像素组PG的部件一起示出。电流源CS可以例如释放列线(例如，第一列线CL1)的电荷，并且开关SW可以连接(例如，基于开关SW的操作选择性地连接)列线(例如，第一列线CL1)和电流源CS。例如，开关SW和电流源CS可以作为模数转换器130(参考图2)的部件被提供(例如，可以被包括在模数转换器130中)，或者可以设置在模数转换器外部。因此，开关SW和电流源CS可以被包括在如本文所描述的“读取电路”中，和/或读取电路可以被理解为被配置为实现电流源CS的功能(例如，释放第一列线CL1的电荷)和开关的功能(例如，连接第一列线CL1和电流源CS)。
返回参考图3，模数转换器130(例如，130_1至130_n)中的每一个模数转换器可以包括单独的电流源CS和开关SW。例如，模数转换器130可以包括第一模数转换器130_1，所述第一模数转换器包括被配置为释放第一列线CL1的电荷的第一电流源CS和被配置为连接第一列线CL1和第一电流源CS的第一开关SW，并且模数转换器130还可以包括第二模数转换器130_2，所述第二模数转换器包括被配置为释放第二列线CL2的电荷的第二电流源CS和被配置为连接第二列线CL2和第二电流源CS的第二开关SW。
第一像素可以包括第一光电转换元件PDl和第一转移晶体管TGl。第二像素可以包括第二光电转换元件PD2和第二转移晶体管TG2，并且剩余像素中的每一个像素可以包括类似部件。第一像素至第四像素可以共享双转换晶体管DCT、复位晶体管RT、驱动晶体管DT、选择晶体管ST和第一浮动扩散区FD1。
转移晶体管TGl至TG4可以将由光电转换元件PDl至PD4生成(或整合(integrate))的电荷转移到第一浮动扩散区FDl。例如，在转移晶体管TG1被从行驱动器120(参考图2)接收到的转移信号VTG1导通的时段期间，从光电转换元件PD1提供的电荷可以被整合在第一浮动扩散区FD1中。转移晶体管TG2至TG4的操作可以类似于转移晶体管TG1的操作，因此，从光电转换元件PD2至PD4提供的电荷可以被整合在第一浮动扩散区FD1中。转移晶体管TG1至TG4的第一端可以分别与光电转换元件PD1至PD4连接，并且其第二端可以共同与第一浮动扩散区FD1连接。
第一浮动扩散区FDl可以对由光电转换元件PDl至PD4中的至少一个光电转换元件转换的电荷进行整合。在一些示例实施例中，第一浮动扩散区FD1的电容被描绘为第一电容CFD1。第一浮动扩散区FD1可以与作为源极跟随器放大器操作的驱动晶体管DT的栅极端子连接。结果，可以形成与在第一浮动扩散区FD1处整合的电荷相对应的电压电位。
复位晶体管RT可以被复位信号VRST导通，并且可以向第一浮动扩散区FDl提供复位电压(例如，电源电压VDD)。结果，在第一浮动扩散区FD1中整合的电荷可以移动到电源电压VDD的端子，并且第一浮动扩散区FD1的电压可以被复位。
驱动晶体管DT可以放大第一浮动扩散区FDl的电位的变化，并且可以生成与放大的结果相对应的电压(即，像素信号PIX)。选择晶体管ST可以由选择信号VSEL驱动，并且可以以行为单位选择要读取的像素。随着选择晶体管ST被导通，像素信号PIX可以通过列线CL输出。
同时，在一般环境下，因为第一浮动扩散区FDl不容易饱和，所以不需要增加第一浮动扩散区FDl的电容(即，CFDl)。然而，在高照度环境中，第一浮动扩散区FD1可能容易饱和。因此，为了减小或防止饱和，可以使双转换晶体管DCT导通，使得第一浮动扩散区FD1和第二浮动扩散区FD2电连接。在这种情况下，可以将浮动扩散区FD1和FD2的电容扩大为第一电容CFD1和第二电容CFD2之和。
另外，尽管在图3中未示出，但是第二浮动扩散区FD2可以通过连接线(未示出)与相邻像素组(未示出)的浮动扩散区电连接。在这种情况下，可以进一步扩大第一浮动扩散区FD1的电容。为此，像素组PG还可以包括用于将第二浮动扩散区FD2与相邻像素组的浮动扩散区电连接的开关元件(例如，诸如双转换晶体管DCT的元件)。
在一些示例实施例中，在图像处理装置在正常模式下操作的情况下，可以单独地使用从构成像素组PG的像素输出的像素信号PIX。也就是说，定时控制器140(参考图2)可以独立地控制转移信号VTG1至VTG4，使得转移晶体管TG1至TG4分别在不同定时被导通，因此，可以在不同定时通过列线CL输出与由光电转换元件PD1至PD4转换的电荷相对应的像素信号PIX。
在一些示例实施例中，在图像传感器100在合并模式(binning mode)下操作的情况下，由构成像素组PG的像素PX1至PX4(参考图12)转换的电荷可以同时地用于生成一个像素信号PIX。例如，随着转移晶体管TG1至TG4同时或在不同定时被导通，由像素PX1至PX4转换的电荷可以被整合在第一浮动扩散区FD1中，并且与由像素PX1至PX4转换的电荷的和相对应的像素信号PIX可以通过列线CL输出。
同时，由于转移晶体管TG1至TG4与列线CL之间的耦合或者由于复位晶体管RT与列线CL之间的耦合，列线CL的电位可能增加。在这种情况下，电流源CS和开关SW可以用于快速地降低列线CL的增加的电位。例如，像素增强控制器160(参考图2)可以生成用于控制开关SW的增强控制信号，并且列线CL的电位可以在开关SW被增强控制信号导通时被控制。因此，像素增强控制器160以及因此如本文所描述的包括和/或实现像素增强控制器160的功能的读取电路可以被配置为控制开关SW(例如，控制开关SW的开关操作和/或开关位置)。
图4示出了根据本发明构思的图像传感器的俯视图。图5详细地示出了图4的图像传感器的列线CL1和CL4的配置。在一些示例实施例中，图1的图像传感器1的顶板和底板被示出在图4中，并且像素阵列包括8条列线CL1至CL8的示例被示出在图4中。另外，第一层间连接区域111和第四层间连接区域114通过8条导线电连接并且第四层间连接区域114和模数转换器130通过8条导线电连接的示例被示出在图4中。图4所示的元件中的至少一些元件(例如列线和模数转换器130)可以对应于至少图1、图2和/或图3所示的类似元件。在下面，将一起参考图4和图5描述本发明构思的蜘蛛布线的配置。
在一些示例实施例中，列线CLl至CL4可以跨主布线区域RT0、第一布线区域RTl和第二布线区域RT2布置。在第一列线CL1的布局中，第一列线CL1的沿第二方向D2延伸的主导线可以设置在主布线区域RT0中。第一列线CL1的第一导线a1可以在第一布线区域RT1中连接在主导线的一端与第一层间连接区域111之间。第一列线CL1的第二导线b1可以在第二布线区域RT2中与主导线的相对端连接。例如，如至少图4所示，第一列线CL1可以包括沿与第一方向D1垂直的第二方向D2延伸的主导线、位于第一列线CL1的主导线的一端与第一层间连接区域111之间的第一导线a1、以及与第一列线CL1的主导线的相对端连接的第二导线b1。如在上述描述中一样，任何其他列线(例如，CL4)可以包括设置在主布线区域RT0中的主导线、设置在第一布线区域RT1中的第一导线a4、以及设置在第二布线区域RT2中的第二导线b4。例如，如至少图4所示，第四列线CL4(其在一些示例实施例中可以被互换地称为像素阵列110的第二列线)可以包括第四列线CL4的沿第二方向D2延伸的主导线、第四列线CL4的位于第四列线CL4的主导线的一端与第一层间连接区域111之间的第一导线a4、以及第四列线CL4的与第四列线CL4的主导线的相对端连接的第二导线b4。如至少图4至图5所示，第一列线CL1、第二列线CL2等(例如，CL1至CL8)可以沿第一方向D1彼此间隔开(例如，彼此不直接接触)。如进一步所示，列线CL1至CL8与第一层间连接区域111连接。
在一些示例实施例中，随着特定列线(例如，CLl)的第一导线a1的长度增加，第二导线b1的长度可以减小；随着第一导线a1的长度减小，第二导线b1的长度可以增加。列线CL1和CL4的长度可以通过设置在第二布线区域RT2中的第二导线(例如，b1和b4)变得彼此相等。重申，在一些示例实施例中第一列线CL1的长度和第四列线CL4(其在本文中在一些示例实施例中可以被称为第二列线)的长度可以彼此相等。结果，列线CL1和CL4的电阻值可以变得彼此相等，并且其电容值也可以变得彼此相等。结果，因为列线CL1和CL4的时间常数变得彼此相等，所以通过第一列线CL1输出的像素信号的稳定时间和通过第四列线CL4输出的像素信号的稳定时间可以变得彼此相等。这可以被同样应用于剩余的列线CL2、CL3和CL5至CL8。
如至少图5所示，第一列线CLl的第一导线a1的长度可以大于第四列线CL4(其在本文中可以被称为第二列线)的第一导线a4的长度。如至少图5进一步所示，第一列线CL1的第二导线b1的长度可以小于第四列线CL4的第二导线b4的长度。
在一些示例实施例中，两条列线(例如，CL1和CL4)的主导线之间的距离d0可以大于两条列线CL1和CL4的第一导线a1和a4之间的距离。详细地，列线CL1的主导线和第一导线a1的彼此接触点与列线CL4的主导线和第一导线a4的彼此接触点之间的距离d0可以大于列线CL1的第一导线a1和第一层间连接区域111的彼此接触点与列线CL4的第一导线a4和第一层间连接区域111的彼此接触点之间的距离为d1。重申，如至少图5所示，第一列线CL4的主导线与第四列线CL4(其在本文中可以被称为像素阵列110的第二列线)的主导线之间的第一距离(d0)可以长于第一列线CL1与第一层间连接区域111的连接点和第四列线CL4与第一层间连接区域111的连接点之间的第二距离(d1)。如至少图5所示，第一列线CL1的第二导线b1终点与第四列线CL4的第二导线b4终点之间的第三距离(d2)小于第一距离(d0)。
在一些示例实施例中，两条列线CL1和CL4的主导线之间的距离d0可以大于两条列线CL1和CL4的第二导线b1和b4之间的距离。详细地，列线CL1的主导线和第二导线b1的彼此接触点与列线CL4的主导线和第二导线b4的彼此接触点之间的距离d0可以大于列线CL1的第二导线b1的布线终点与列线CL4的第二导线b4的布线终点之间的距离d2。例如，距离d1可以等于或不同于距离d2。例如，参考第一列线CL1和第四列线CL4的如本文所描述的“第二距离”d1和如本文所描述的“第三距离”d2可以相等(例如，可以在幅度上相等)。
图6A、图6B和图6C示出了根据列线的位置的像素信号的输出。详细地，图6A和图6B示出了在与本发明构思不同在第二布线区域RT2(参考图5)中未提供导线(例如，图5的b1和b4)的情况下像素信号的输出，并且图6C示出了在本发明构思的第二布线区域RT2(参考图5)中提供导线(例如，图5的b1和b4)的情况下像素信号的输出。
首先，参考图1至图5和图6A，为了控制由于转移晶体管TGl至TG4与列线之间的耦合而导致的电压，像素增强控制器160可以从t1到t2对开关SW施加增强控制信号。为了控制由于复位晶体管RT与列线之间的耦合而导致的电压，像素增强控制器160可以从t5到t6对开关SW施加增强控制信号。
然而，在像素增强控制器160被优化以稳定设置在像素阵列110的中心处的列线(例如，CL4)的像素输出的情况下，像图6A所示的曲线图一样，对于设置在像素阵列110的边缘处的列线(例如，CL1)的稳定时间可能存在问题。
详细地，因为第一列线CLl的像素输出的时间常数大于第四列线CL4的像素输出的时间常数，所以即使施加第一增强控制信号的从tl到t2的时间段过去，第一列线CL1的像素输出也可能不完全稳定。由于此原因，可能进一步需要从t2到t3的额外时间T1以完全稳定第一列线CL1的像素输出。如在上述描述中一样，即使施加第二增强控制信号的从t5到t6的时间段过去，因为第一列线CL1的像素输出未完全稳定，所以也可能进一步需要从t6到t7的额外时间T2以完全稳定第一列线CL1的像素输出。
另一方面，在像素增强控制器160被优化以稳定设置在像素阵列110的边缘处的列线(例如，CLl)的像素输出的情况下，像图6B所示的曲线图一样，对于设置在像素阵列110的中心处的列线(例如，CL4)的稳定时间可能存在问题。
具体地，因为第四列线CL4的像素输出的时间常数小于第一列线CL1的像素输出的时间常数，所以当施加第一增强控制信号的从tl至t2的时间段过去时，第四列线CL4的像素输出可能被过度地放电。因此，可能进一步需要从t2到t3的额外时间T3以完全稳定第四列线CL4的像素输出。如在上述描述中一样，当施加第二增强控制信号的从t5到t6的时间段过去时，因为第四列线CL4的像素输出被过度地放电，所以可能进一步需要从t6到t7的额外时间T4以完全稳定第四列线CL4的像素输出。
结果，在像素阵列110的列线的长度不同的情况下，可能进一步需要额外时间T1和T2以完全稳定设置在像素阵列110的边缘处的列线CL1，或者可能进一步需要额外时间T3和T4以完全稳定设置在像素阵列110的中心处的列线CL4。这可能意味着图像传感器的性能降低。
然而，根据本发明构思的一些示例实施例，第二导线可以设置在第二布线区域RT2中，使得列线的时间常数变得彼此相等，并且不管针对特定列线的像素输出的像素增强控制器160的优化如何都不需要用于完全稳定像素输出的额外时间。例如，参考图6C，列线CL1和CL4的像素输出可以通过从t1到t2施加的增强控制信号在t2完全稳定，并且列线CL1和CL4的像素输出可以通过从t5到t6施加的增强控制信号在t6完全稳定。因此，从t2到t4的时间段可以进一步减少，从而可以改进图像传感器的操作速度。
图7示出了根据本发明构思的图像传感器的俯视图。如在参考图4给出的上述描述中一样，图1的图像传感器1的顶板和底板被示出在图7中，并且像素阵列包括8条列线CL1至CL8的示例被示出在图7中。
在一些示例实施例中，第一列线CL1可以包括与第一层间连接区域111连接的第一导线a1，并且还可以包括第二导线b1。例如，第二导线b1可以沿着第二方向D2以直线延伸。除了与第一层间连接区域111连接的第一导线a4之外，第四列线CL4还可以包括第二导线b4。例如，第二导线b4可以被设置为形成两个直角。这里，由于第二导线b4被设置为形成两个直角，所以第四列线CL4的第二导线b4可以具有螺旋形状(spiral shape)。列线CL1和CL4的时间常数可以通过分别设置在列线CL1和CL4的相对端处的第二导线b1和b4而变得彼此相等，并且通过列线CL1和CL4输出的像素信号的稳定时间可以变得彼此相等。这可以被同样应用于剩余的列线CL2、CL3和CL5至CL8。
图8示出了根据本发明构思的图像传感器的俯视图。图8的一些示例实施例大部分类似于一些示例实施例，包括图4和图7所示的示例实施例，因此，将省略额外描述以避免冗余。
在一些示例实施例中，第一列线CL1可以包括与第一层间连接区域111连接的第一导线a1，并且还可以包括沿着第二方向D2以直线延伸的第二导线b1。除了与第一层间连接区域111连接的第一导线a4之外，第四列线CL4还可以包括第二导线b4。例如，第二导线b4可以被设置为形成至少一个突起。第二导线b4包括三个突起的示例被示出在图8中。例如，突起可以沿与第二导线b4(例如，第二导线b4的主体部分，如至少图8所示)延伸的方向(即，D2)不同的方向(例如，D1)延伸。如在上述描述中一样，第二列线CL2的第二导线被示出为包括一个突起，并且第三列线CL3的第二导线被示出为包括两个突起。通过列线CL1至CL4输出的像素信号的稳定时间可以通过设置各自具有如图8所示的一个或更多个突起的第二导线而变得彼此相等。
图9示出了根据本发明构思的一些示例实施例的图像传感器的配置。图像传感器1可以包括第一半导体芯片10和第二半导体芯片20。第一半导体芯片10可以包括第一层间连接区域111、第二层间连接区域112、第三层间连接区域113和像素阵列110。第二半导体芯片20可以包括第四层间连接区域114、第五层间连接区域115、第六层间连接区域116、行驱动器120、模数转换器(ADC)130、数据总线(DBus)170和逻辑电路190。图9的图像传感器1大部分类似于图1的图像传感器1，因此，将省略额外描述以避免冗余。
像素阵列110可以输出像素信号，并且所输出的像素信号可以通过第一层间连接区域111和第四层间连接区域114被发送到模数转换器130。这里，与包括图1所示的示例实施例的一些示例实施例不同，为“s1”的第一半导体芯片10的像素阵列110沿第一方向D1的长度和第一层间连接区域111沿第一方向D1的长度可以大体上(或几乎)彼此相等。为“s1”的第一层间连接区域111沿第一方向D1的长度和第四层间连接区域114沿第一方向D1的长度可以大体上(或几乎)彼此相等。因此，蜘蛛布线可以不形成在第一半导体芯片10的像素阵列110与第一层间连接区域111之间。
在一些示例实施例中，模数转换器130沿第一方向D1的长度s2可以小于第四层间连接区域114沿第一方向D1的长度sl。结果，由于与布线“b”相关联的列线之间的差异，通过其转移像素阵列110的像素输出的列线的长度可能彼此不同。例如，设置在像素阵列110的中心处的列线的长度可以相对短，而设置在像素阵列110的一侧的列线的长度可以相对长。因此，蜘蛛布线可以形成在第二半导体芯片20上。
图10示出了根据本发明构思的图像传感器的俯视图。图11详细地示出了图10的图像传感器的列线CL1和CL4的配置。在一些示例实施例中，图9的图像传感器1的顶板和底板被示出在图10中，并且像素阵列包括8条列线CL1至CL8的示例被示出在图10中。
在一些示例实施例中，第一列线CLl可以包括设置在主布线区域RT0中并沿第二方向D2延伸并且包括与第一层间连接区域111连接的一端的主导线，以及设置在第一布线区域RT1中并且与主导线的相对端连接的第一导线a1。第四列线CL4(其在本文中在一些示例实施例中可以被称为第二列线)可以包括设置在主布线区域RT0中并沿第二方向D2延伸并且包括与第一层间连接区域111连接的一端的主导线，以及设置在第一布线区域RT1中并且与主导线的相对端连接的第一导线a4。
在一些示例实施例中，第四层间连接区域114和模数转换器130可以通过设置在第二布线区域RT2中的导线电连接。例如，导线b1(在本文中也被称为第三导线)可以通过层间连接区域111和114与第一列线CL1电连接，并且导线b4(在本文中也被称为第四导线)可以通过层间连接区域111和114与第四列线CL4电连接。模数转换器130可以被配置为处理连接到单独的相应列线的单独的相应像素的输出。例如，模数转换器130可以包括被配置为处理与第一列线CL1连接的第一像素的输出的第一模数转换器，并且模数转换器130还可以包括被配置为处理与第四列线CL4(其在本文中可以被称为第二列线)连接的单独像素(例如，第二像素)的输出的第四模数转换器(在本文中也被称为第二模数转换器)。附加地，将理解的是，第二半导体芯片20可以包括通过第一层间连接区域111和第四层间连接区域114与第一列线CL1电连接并且与模数转换器130中的第一模数转换器电连接的导线b1(例如，第三导线)，并且第二半导体芯片20还可以包括通过第一层间连接区域111和第四层间连接区域114与第四列线CL4电连接并且与模数转换器130的第四模数转换器电连接的导线b4(例如，第四导线)。
在一些示例实施例中，随着导线b1的长度增加，第一列线CL1的第一导线a1的长度可以减小；随着导线b1的长度减小，第一导线a1的长度可以增加。第一列线CL1的第一导线a1的长度可以长于第三导线b1的长度。从第一列线CL1到第四层间连接区域114的长度和从第四列线CL4到第四层间连接区域114的长度可以通过设置在第一布线区域RT1中的第一导线(例如，a1和a4)而变得彼此相等。结果，列线CL1和CL4的电阻值可以变得彼此相等，并且其电容值也可以变得彼此相等。结果，因为列线CL1和CL4的时间常数变得彼此相等，所以通过第一列线CL1输出的像素信号的稳定时间和通过第四列线CL4输出的像素信号的稳定时间可以变得彼此相等。这可以被同样应用于剩余的列线CL2、CL3和CL5至CL8。
在一些示例实施例中，两条列线(例如，CL1和CL4)的主导线之间的距离d0可以大于两条列线CL1和CL4的第一导线a1和a4之间的距离。详细地，可以等于第一列线CL1的主导线与第四列线CL4的主导线之间的第一距离的列线CL1的主导线和第一导线a1的彼此接触点与列线CL4的主导线和第一导线a4的彼此接触点之间的距离d0可以大于列线CL1的第一导线a1的布线终点与列线CL4的第一导线a4的布线终点之间的距离d1。重申，第一列线CL1的第一导线a1终点与第四列线CL4的第一导线a4终点之间的第三距离(d1)可以小于第一列线CL1的主导线与第四列线CL4的主导线之间的第一距离(d0)。在一些示例实施例中，第三导线b1与模数转换器130中的第一模数转换器的连接点与第四导线b4与模数转换器130中的第四模数转换器的连接点之间的第二距离(d2)以及第一列线CL1的第一导线a1终点与第四列线CL4的第一导线a4终点之间的第三距离可以相等(例如，在幅度上彼此相等)。
两条列线(例如，CL1和CL4)之间的距离d0可以大于两条导线b1和b4之间的距离。详细地，列线CL1和CL4之间的距离d0(例如，第一列线CL1的主导线与第四列线CL4的主导线之间的距离)可以大于第二导线b1和模数转换器的彼此接触点(例如，第三导线b1与模数转换器130中的第一模数转换器的连接点)与第二导线b4和模数转换器的彼此接触点(例如，第四导线b4与模数转换器130中的第四模数转换器的连接点)之间的距离d2。例如，距离d1可以等于或不同于距离d2。
列线CL1和CL4的时间常数可以通过分别设置在列线CL1和CL4的相对端处的第一导线a1和a4而变得彼此相等。因此，通过列线CL1至CL4输出的像素信号的稳定时间可以变得彼此相等。同时，尽管在附图中未单独地示出，但是可以通过改变或修改图11所示的导线a1和a4的形状来实现图7和图8所示的导线。
图12示出了图1或图9的图像传感器的俯视图。图像传感器1可以包括像素组PG1至PG4(例如，像素组PG1、PG2、PG3和PG4)。像素组PG1至PG4可以沿着第一方向D1和第二方向D2重复地形成在图像传感器1的衬底上。像素组PG1至PG4中的每一个像素组可以包括沿着第一方向D1和第二方向D2布置的2×2个像素。每个像素可以包括光电转换元件PD。
用于通过特定波长带的光的滤色器CF1至CF4可以分别形成在像素组PG1至PG4上。例如，第一滤色器CF1和第四滤色器CF4可以通过绿光，第二滤色器CF2可以通过红光，而第三滤色器CF3可以通过蓝光。如图12所示，第二滤色器CF2可以沿第一方向D1与第一滤色器CF1相邻并且第三滤色器CF3可以沿第一方向D1与第四滤色器CF4相邻。也就是说，可以形成拜耳图案。微透镜ML可以形成在形成于每个像素上的滤色器上。
图13示出了沿着图12的线I-I'截取的图像传感器的截面图。图像传感器1可以包括第一半导体芯片10和第二半导体芯片20。例如，第一半导体芯片10可以对应于参考图1至图11描述的第一半导体芯片10，而第二半导体芯片20可以对应于参考图1至图11描述的第二半导体芯片20。
图像传感器1可以包括第一衬底SUB1，所述第一衬底SUB1包括彼此背离的第一表面11a和第二表面11b。第一衬底SUB1可以包括单晶衬底或外延层。第一衬底SUB1可以包括掺杂有第一导电类型(例如，P型)的杂质的区域(第一掺杂区域11)和掺杂有第二导电类型(例如，N型)的杂质的区域(第二掺杂区域12)。第一掺杂区域11和第二掺杂区域12可以形成每个像素的光电转换元件PD。当光通过微透镜ML和滤色器(例如，CF1至CF4中的一个)入射在光电转换元件PD上时，可以生成与吸收光的强度相对应的电子-空穴对EHP。
固定电荷层13可以形成在第一衬底SUBl的第一表面11a上。固定电荷层13可以包括各种各样金属氧化物和/或金属氟化物。例如，固定电荷层13可以包括Al2O3、HfOX(X是自然数)、SiO2和SiN中的至少一种或更多种。层间绝缘层16可以形成在第一衬底SUB1的第二表面11b上。例如，层间绝缘层16可以包括多个绝缘层。层间绝缘层16可以被钝化层(未示出)覆盖。例如，钝化层可以包括氮化硅层。
同时，像素PX1至PX4中的每一个像素可以包括浮动扩散区FD和转移晶体管TG。另外，尽管为了示出的简洁而未示出，但是像素PX1至PX4中的每一个像素还可以包括复位晶体管、驱动晶体管和选择晶体管。像素PX1至PX4可以通过深沟槽隔离器(DTI)彼此分离。当转移信号被施加到转移晶体管TG的栅电极时，可以使转移晶体管TG导通，因此，在第一掺杂区域11和第二掺杂区域12中生成的电荷可以移动到浮动扩散区FD。浮动扩散区FD的电荷可以通过内部导线17和连接内部导线17的通路(未示出)被转移到外部(例如，第二半导体芯片20)。
分隔件14可以形成在固定电荷层13上。分隔件14可以包括钨、钛等。分隔件14可以减小或防止相邻像素之间的串扰。在俯视图中，分隔件14可以具有网格形状。滤色器CF1至CF4可以形成在分隔件14之间的固定电荷层13上。微透镜ML可以形成在滤色器CF1至CF4上。
图像传感器1还可以包括第二衬底SUB2。图像传感器1可以包括形成在第二衬底SUB2上的晶体管TR。第二衬底SUB2可以是掺杂有杂质的p型半导体衬底(例如，硅衬底、锗衬底或硅锗衬底)。
形成在第二衬底SUB2上的晶体管TR可以构成图1或图9的逻辑电路190。有源图案FN可以形成在第二衬底SUB2上。可以形成填充有源图案FN之间的空间的器件隔离层ST。例如，器件隔离层ST可以包括氧化硅层。器件隔离层ST可以在与第三方向D3相反的方向上具有深度。第三方向D3可以是与第二衬底SUB2的上表面垂直的方向。
与有源图案FN相交并且沿第二方向D2延伸的栅电极GP可以形成在有源图案FN上。栅电极GP可以被形成为沿第一方向D1彼此隔开(例如，彼此不直接接触)。栅极绝缘图案GI可以形成在每个栅电极GP下面，并且栅极间隔物GS可以形成在每个栅电极GP的相对侧。另外，可以形成覆盖每个栅电极GP的上表面的覆盖图案CP。可以形成覆盖栅电极GP的层间绝缘层21。
栅电极GP可以包括掺杂半导体、金属、导电金属氮化物中的至少一种。栅极绝缘图案GI可以包括氧化硅层或氮氧化硅层，或者可以包括介电常数高于氧化硅层的介电常数的高k介电层。覆盖图案CP和栅极间隔物GS中的每一者可以包括氧化硅层、氮化硅层和氮氧化硅层中的至少一种。
源极/漏极区SD可以以有源图案FN形成以便被放置在栅电极GP中的每一个栅电极的相对侧。源极/漏极区SD可以是p型或n型掺杂区域。源极/漏极区SD可以是通过外延生长工艺形成的外延图案。
源极/漏极区SD可以包括与第二衬底SUB2的半导体元件不同的半导体元件。例如，源极/漏极区SD可以包括晶格常数大于或小于第二衬底SUB2的半导体元件的晶格常数的半导体元件。源极/漏极区SD可以包括与包括在第二衬底SUB2中的半导体元件不同的半导体元件，因此，可以对源极/漏极区SD之间的沟道区域AF施加压应力或张应力。
例如，当第二衬底SUB2是硅衬底时，P型MOSFET区域的源极/漏极区SD可以包括嵌入式硅锗(SiGe)或锗。这里，源极/漏极区SD可以向沟道区域AF提供压应力。在一些示例实施例中，在第二衬底SUB2是硅衬底的情况下，N型MOSFET区域的源极/漏极区SD可以包括碳化硅(SiC)。结果，可以对沟道区域AF施加张应力。结果，可以改进在沟道区域AF中生成的载流子的迁移率。
源极/漏极接触CA可以形成在栅电极GP之间。源极/漏极接触CA可以与源极/漏极区SD直接连接并且可以与其电连接。源极/漏极接触CA可以设置在层间绝缘层21中。
栅极接触CB可以形成在层间绝缘层21上。栅极接触CB中的每一个栅极接触可以通过覆盖图案CP与栅电极GP直接连接。栅极接触CB的底表面可以高于源极/漏极接触CA的底表面。此外，栅极接触CB的底表面可以高于源极/漏极区SD的上表面。
层间绝缘层22可以形成在第二衬底SUB2上。层间绝缘层22可以包括多个绝缘层。通过由晶体管TR组成的逻辑电路(例如，图1的190)处理的信号可以通过内部导线23和连接内部导线23的通路(未示出)被转移到图像传感器1的外部。替换地，第一半导体芯片10的浮动扩散区FD的电荷可以通过插入层30、内部导线23和连接内部导线23的通路(未示出)被转移到由晶体管TR组成的模数转换器(例如，图1的130)。
插入层30可以物理连接并且电连接第一半导体芯片10和第二半导体芯片20。例如，插入层30可以对应于电连接图4所示的第一层间连接区域111和第四层间连接的布线区域114的导线，因此图像传感器可以包括电连接第一层间连接区域111和第四层间连接区域114的插入层30。
插入层30可以包括第一绝缘层31、第一导电图案32、第二绝缘层33和第二导电图案34。导电图案32和34可以彼此接触以电连接，并且导电图案32和34可以电连接第一半导体芯片10的内部导线和第二半导体芯片20的内部导线。可以通过使用诸如铜或钨的导电图案的接触、TSV、BVS等来实现导电图案32和34。第一导电图案32和第二导电图案34可以分别设置在第一绝缘层31和第二绝缘层33中。例如，第一绝缘层31和第二绝缘层33可以包括氧化硅层。
另外，插入层30还可以包括分别设置在第一半导体芯片10与第一绝缘层31之间、第一绝缘层31与第二绝缘层33之间、以及第二绝缘层33与第二半导体芯片20之间的金属扩散防止层(未示出)。在这种情况下，金属扩散防止层可以包括SiN、SiCN、SiOCN、SiON或SiC。金属扩散防止层可以减少或防止金属组分从导电图案32和34扩散。
图14示出了包括应用了本发明构思的图像传感器的相机模块的电子装置的配置。图15示出了图14的相机模块的配置。
参考图14，电子装置1000可以包括相机模块组1100、应用处理器1200、PMIC 1300和外部存储器1400。
相机模块组1100可以包括多个相机模块1100a、1100b和1100c。如本文所描述的，任何相机模块可以被互换地称为“相机”或“相机装置”。设置有三个相机模块1100a、1100b和1100c的一些示例实施例被示出在图14中，但是示例实施例不限于此。在一些示例实施例中，可以将相机模块组1100修改为包括仅两个相机模块。另外，在一些示例实施例中，可以将相机模块组1100修改为包括“n”个相机模块(n是4或更大的自然数)。
在下面，将参考图15更充分地描述相机模块1100b的详细配置，但是以下描述可以被同样地应用于剩余的相机模块1100a和1100c。
参考图15，相机模块1100b可以包括棱镜1105、光路折叠元件(OPFE)1110、致动器1130、图像感测装置1140和存储装置1150。
棱镜1105可以包括光反射材料的反射平面1107并且可以改变从外部入射的光“L”的路径。
在一些示例实施例中，棱镜1105可以将沿第一方向“X”入射的光“L”的路径改变为与第一方向“X”垂直的第二方向“Y”。另外，棱镜1105可以通过使光反射材料的反射平面1107沿方向“A”绕中心轴线1106旋转或者使中心轴线1106沿方向“B”旋转来将沿第一方向“X”入射的光“L”的路径改变为与第一方向“X”垂直的第二方向“Y”。在这种情况下，OPFE1110可以沿与第一方向“X”和第二方向“Y”垂直的第三方向“Z”移动。
在一些示例实施例中，如所示，棱镜1105沿方向“A”的最大旋转角在正A方向上可以等于或小于15度而在负A方向上可以大于15度，但是实施例不限于此。
在一些示例实施例中，棱镜1105可以沿正或负B方向在大约20度内、在10度与20度之间、或在15度与20度之间移动；这里，棱镜1105可以沿正或负B方向以相同角度移动或者可以在大约1度内以类似角度移动。
在一些示例实施例中，棱镜1105可以沿与中心轴线1106在其上延伸的方向平行的第三方向(例如，Z方向)移动光反射材料的反射平面1107。
例如，OPFE 1110可以包括由“m”个组(m是自然数)组成的光学透镜。这里，“m”个透镜可以沿第二方向“Y”移动以改变相机模块1100b的光学变焦比。例如，当相机模块1100b的默认光学变焦比是“Z”时，可以通过移动包括在OPFE 1110中的“m”个光学透镜来将相机模块1100b的光学变焦比改变为3Z、5Z或7Z或以上的光学变焦比。
致动器1130可以将OPFE 1110或光学透镜(在下文中被称为“光学透镜”)移动到特定位置。例如，致动器1130可以调整光学透镜的位置，使得图像传感器1142被放置在光学透镜的焦距处以进行准确的感测。
图像感测装置1140可以包括图像传感器1142、控制逻辑1144和存储器1146。图像传感器1142可以通过使用通过光学透镜提供的光“L”来感测感测目标的图像。控制逻辑1144可以控制相机模块1100b的整体操作，并且可以包括上述逻辑电路。例如，控制逻辑1144可以基于通过控制信号线CSLb提供的控制信号来控制相机模块1100b的操作。
存储器1146可以存储相机模块1100b的操作所必需的信息，诸如校准数据1147。校准数据1147可以包括相机模块1100b通过使用从外部提供的光“L”来生成图像数据所必需的信息。校准数据1147可以包括例如关于上述旋转程度的信息、关于焦距的信息、关于光轴的信息等。在以焦距取决于光学透镜的位置而变化的多状态相机的形式实现相机模块1100b的情况下，校准数据1147可以包括光学透镜的每个位置(或状态)的焦距值和关于自动聚焦的信息。存储器1146可以存储关于本发明构思的视角的移位所必需的ROI的信息。
存储装置1150可以存储通过图像传感器1142感测到的图像数据。存储装置1150可以设置在图像感测装置1140外部，并且可以以存储装置1150和构成图像感测装置1140的传感器芯片堆叠的形状实现。在一些示例实施例中，存储装置1150可以用电可擦除可编程只读存储器(EEPROM)来实现，但是实施例不限于此。
一起参考图14和图15，在一些示例实施例中，多个相机模块1100a、1100b和1100c中的每一个相机模块可以包括致动器1130。因此，可以在多个相机模块1100a、1100b和1100c中取决于其中的致动器1130的操作而包括相同的校准数据1147或不同的校准数据1147。
在一些示例实施例中，多个相机模块1100a、1100b和1100c当中的一个相机模块(例如，1100b)可以是在其中包括上述棱镜1105和OPFE1110的折叠透镜形状的相机模块，而剩余的相机模块(例如，1100a和1100c)可以是在其中不包括上述棱镜1105和OPFE 1110的垂直形状的相机模块；然而，实施例不限于此。
在一些示例实施例中，多个相机模块1100a、1100b和1100c当中的一个相机模块(例如，1100c)可以是例如通过使用红外线(IR)来提取深度信息的垂直形状的深度相机。在这种情况下，应用处理器1200可以合并从深度相机提供的图像数据和从任何其他相机模块(例如，1100a或1100b)提供的图像数据并且可以生成三维(3D)深度图像。
在一些示例实施例中，多个相机模块1100a、1100b和1100c当中的至少两个相机模块(例如，1100a和1100b)可以具有不同的视场(FoV)。在这种情况下，多个相机模块1100a、1100b和1100c当中的至少两个相机模块(例如，1100a和1100b)可以包括不同的光学透镜，但不限于此。
另外，在一些示例实施例中，多个相机模块1100a、1100b和1100c的视角可以不同。在这种情况下，多个相机模块1100a、1100b和1100c可以包括不同的光学透镜，但不限于此。
在一些示例实施例中，可以将多个相机模块1100a、1100b和1100c设置为彼此物理上分离。也就是说，多个相机模块1100a、1100b和1100c可以不使用一个图像传感器1142的感测区域，但是多个相机模块1100a、1100b和1100c可以分别在其中包括独立的图像传感器1142。
返回到图14，应用处理器1200可以包括图像传感器1210、存储控制器1220和内部存储器1230。应用处理器1200可以被实现为与多个相机模块1100a、1100b、和1100c分离。例如，应用处理器1200以及多个相机模块1100a、1100b和1100c可以用单独的半导体芯片来实现。
图像传感器1210可以包括多个子图像处理器1212a、1212b和1212c，其数目对应于多个相机模块1100a、1100b和1100c的数目。图像传感器1210可以包括分别对应于多个相机模块1100a、1100b和1100c的多个子图像处理器1212a、1212b和1212c。
分别从相机模块1100a、1100b和1100c生成的图像数据可以通过分离的图像信号线ISLa、ISLb和ISLc被分别提供给相应的子图像处理器1212a、1212b和1212c。例如，从相机模块1100a生成的图像数据可以通过图像信号线ISLa被提供给子图像处理器1212a，从相机模块1100b生成的图像数据可以通过图像信号线ISLb被提供给子图像处理器1212b，而从相机模块1100c生成的图像数据可以通过图像信号线ISLc被提供给子图像处理器1212c。例如，可以通过使用基于MIPI(移动工业处理器接口)的相机串行接口(CSI)来执行此图像数据传输，但是实施例不限于此。
同时，在一些示例实施例中，可以将一个子图像处理器设置为对应于多个相机模块。例如，子图像处理器1212a和子图像处理器1212c可以被集成地实现，如图14所示彼此不分离；在这种情况下，可以通过选择元件(例如，复用器)选择分别从相机模块1100a和相机模块1100c提供的多条图像数据之一，并且可以将所选择的图像数据提供给集成子图像处理器。
可以将分别提供给子图像处理器1212a、1212b和1212c的图像数据提供给图像生成器1214。图像生成器1214可以取决于图像生成信息或模式信号而通过使用分别从子图像处理器1212a、1212b和1212c提供的图像数据来生成输出图像。
详细地，图像生成器1214可以取决于图像生成信息或模式信号而通过合并分别从具有不同视角的相机模块1100a、1100b和1100c生成的图像数据的至少一部分来生成输出图像。另外，图像生成器1214可以取决于图像生成信息或模式信号而通过选择分别从具有不同视场的相机模块1100a、1100b和1100c生成的图像数据之一来生成输出图像。
在一些示例实施例中，图像生成信息可以包括变焦信号或变焦因子。另外，在一些示例实施例中，模式信号可以是例如基于从用户选择的模式的信号。
在图像生成信息是变焦信号(或变焦因子)并且相机模块1100a、1100b和1100c具有不同的视野(或视场)的情况下，图像生成器1214可以取决于变焦信号的种类而执行不同的操作。例如，在变焦信号是第一信号的情况下，图像生成器1214可以合并从相机模块1100a输出的图像数据和从相机模块1100c输出的图像数据并且可以通过使用经合并后的图像信号以及从在合并操作中未使用的相机模块1100b输出的图像数据来生成输出图像。
在变焦信号是与第一信号不同的第二信号的情况下，在没有图像数据合并操作的情况下，图像生成器1214可以选择分别从相机模块1100a、1100b和1100c输出的图像数据之一，并且可以输出所选择的图像数据作为输出图像。然而，实施例不限于此，并且不受限地，必要时可以修改用于处理图像数据的方式。
在一些示例实施例中，图像生成器1214可以通过从多个子图像处理器1212a、1212b和1212c中的至少一个接收不同曝光时间的多个图像数据并且对多个图像数据执行高动态范围(HDR)处理来生成具有增加的动态范围的合并后的图像数据。
相机模块控制器1216可以分别向相机模块1100a、1100b和1100c提供控制信号。从相机模块控制器1216生成的控制信号可以通过彼此分离的控制信号线CSLa、CSLb和CSLc被分别提供给相应的相机模块1100a、1100b和1100c。
可以取决于包括变焦信号或模式信号的图像生成信息而将多个相机模块1100a、1100b和1100c中的一个相机模块指定为主相机(例如，1100b)，并且可以将剩余的相机模块(例如，1100a和1100c)指定为从相机。可以将上述指定信息包括在控制信号中，并且包括指定信息的控制信号可以通过彼此分离的控制信号线CSLa、CSLb和CSLc被分别提供给相应的相机模块1100a、1100b和1100c。
可以取决于变焦因子或操作模式信号而改变作为主装置和从装置操作的相机模块。例如，在相机模块1100a的视场比相机模块1100b的视场宽并且变焦因子指示低变焦比的情况下，相机模块1100b可以作为主装置操作，而相机模块1100a可以作为从装置操作。相比之下，在变焦因子指示高变焦比的情况下，相机模块1100a可以作为主装置操作，而相机模块1100b可以作为从装置操作。
在一些示例实施例中，从相机模块控制器1216提供给相机模块1100a、1100b和1100c中的每一个相机模块的控制信号可以包括同步使能信号。例如，在相机模块1100b被用作主相机并且相机模块1100a和1100c被用作从相机的情况下，相机模块控制器1216可以向相机模块1100b发送同步使能信号。被提供有同步使能信号的相机模块1100b可以基于所提供的同步使能信号生成同步信号并且可以通过同步信号线SSL将所生成的同步信号提供给相机模块1100a和1100c。相机模块1100b以及相机模块1100a和1100c可以与同步信号同步以向应用处理器1200发送图像数据。
在一些示例实施例中，从相机模块控制器1216提供给相机模块1100a、1100b和1100c中的每一个相机模块的控制信号可以包括根据模式信号的模式信息。基于模式信息，多个相机模块1100a、1100b和1100c可以关于感测速度在第一操作模式和第二操作模式下操作。
在第一操作模式下，多个相机模块1100a、1100b和1100c可以以第一速度生成图像信号(例如，可以生成第一帧速率的图像信号)，可以以第二速度对图像信号进行编码(例如，可以对高于第一帧速率的第二帧速率的图像信号进行编码)，并且将经编码后的图像信号发送到应用处理器1200。在这种情况下，第二速度可以是第一速度的30倍或更少。
应用处理器1200可以将所接收到的图像信号(即，经编码后的图像信号)存储在设置于其中的内部存储器1230或放置在应用处理器1200外部的外部存储器1400中。此后，应用处理器1200可以从内部存储器1230或外部存储器1400读取经编码后的图像信号，并对其进行解码，并且可以显示基于经解码后的图像信号而生成的图像数据。例如，图像传感器1210的子图像处理器1212a、1212b和1212c当中的相应一个子图像处理器可以执行解码，并且还可以对经解码后的图像信号执行图像处理。
在第二操作模式下，多个相机模块1100a、1100b和1100c可以以第三速度生成图像信号(例如，可以生成低于第一帧速率的第三帧速率的图像信号)并且将这些图像信号发送到应用处理器1200。提供给应用处理器1200的图像信号可以以是未被编码的信号。应用处理器1200可以对所接收到的图像信号执行图像处理或者可以将图像信号存储在内部存储器1230或外部存储器1400中。
PMIC 1300可以分别向多个相机模块1100a、1100b和1100c供应功率，例如电源电压。例如，在应用处理器1200的控制下，PMIC 1300可以通过功率信号线PSLa向相机模块1100a供应第一功率，可以通过功率信号线PSLb向相机模块1100b供应第二功率，并且可以通过功率信号线PSLc向相机模块1100c供应第三功率。
响应于来自应用处理器1200的功率控制信号PCON，PMIC 1300可以生成与多个相机模块1100a、1100b和1100c中的每一个相对应的功率并且可以调整该功率的水平。功率控制信号PCON可以包括用于多个相机模块1100a、1100b和1100c的每种操作模式的功率调整信号。例如，操作模式可以包括低功率模式。在这种情况下，功率控制信号PCON可以包括关于在低功率模式下操作的相机模块和设置功率水平的信息。分别提供给多个相机模块1100a、1100b和1100c的功率的水平可以彼此完全相同或者可以彼此不同。另外，可以动态地改变功率的水平。
如本文所描述的，根据示例实施例中的任一个示例实施例的任何装置、电子装置、模块、单元、控制器、电路、相机模块、图像传感器和/或其部分和/或其任何部分(包括但不限于图像传感器1、图像传感器100、如本文所描述的“读取电路”、模数转换器130、数据总线170、逻辑电路190、定时控制器140、像素增强控制器160、斜坡信号发生器150、行驱动器120、缓冲器180、电子装置1000、应用处理器1200、图像传感器1210、图像生成器1214、子图像处理器1212a、1212b、1212c、相机模块控制器1216、存储控制器1220、PMIC 1300、外部存储器1400、内部存储器1230、图像感测装置1140、控制逻辑1144、图像传感器1142等)可以包括诸如以下各项的处理电路系统的一个或更多个实例，可以被包括在它们中，和/或可以由它们实现：包括逻辑电路的硬件；诸如执行软件的处理器的硬件/软件组合；或它们的组合。例如，处理电路系统更具体地可以包括但不限于中央处理单元(CPU)、算术逻辑单元(ALU)、图形处理单元(GPU)、应用处理器(AP)、数字信号处理器(DSP)、微型计算机、现场可编程门阵列(FPGA)、可编程逻辑单元、微处理器、专用集成电路(ASIC)、神经网络处理单元(NPU)、电子控制单元(ECU)、图像信号处理器(ISP)等。在一些示例实施例中，处理电路系统可以包括存储指令的程序的非暂时性计算机可以读存储装置(例如，存储器)，例如固态驱动器(SSD)，以及被配置为执行指令的程序以实现由图像传感器中的一些或全部执行的功能和/或方法的处理器(例如，CPU)，所述功能和/或方法包括由根据示例实施例中的任一个的任何装置、电子装置、模块、控制器、单元、相机模块、图像传感器和/或其部分中的一些或全部和/或其任何部分实现的功能和/或方法。
本文描述的存储器中的任一个存储器(包括但不限于内部存储器1230、外部存储器1400、存储器1146和/或存储装置1150)可以是非暂时性计算机可读介质，并且可以存储指令的程序。本文描述的存储器中的任一个存储器可以是非易失性存储器，诸如闪速存储器、相变随机存取存储器(PRAM)、磁阻RAM(MRAM)、电阻RAM(ReRAM)或铁电RAM(FRAM)，或者可以是易失性存储器，诸如静态RAM(SRAM)、动态RAM(DRAM)或同步DRAM(SDRAM)。
根据本发明构思的一些示例实施例，由于提供蜘蛛布线使得图像传感器的列线具有相同的时间常数，所以可以改进图像传感器的性能。
虽然已参考本发明构思的一些示例实施例描述了本发明构思，但是对于本领域的普通技术人员而言将显而易见的是，在不脱离如所附权利要求中阐述的本发明构思的精神和范围的情况下，可以对本文做出各种变化和修改。

Claims (20)

1.一种图像传感器，包括：
像素阵列，所述像素阵列包括与第一列线连接的第一像素和与沿第一方向与所述第一列线间隔开的第二列线连接的第二像素；以及
读取电路，所述读取电路被配置为通过与第一层间连接区域连接的所述第一列线和所述第二列线接收像素信号，
其中，所述第一列线包括所述第一列线的沿与所述第一方向垂直的第二方向延伸的主导线、所述第一列线的位于所述第一列线的主导线的第一端与所述第一层间连接区域之间的第一导线、以及所述第一列线的与所述第一列线的主导线的第二端连接的第二导线，所述第一列线的主导线的第一端与其第二端相对，
其中，所述第二列线包括所述第二列线的沿所述第二方向延伸的主导线、所述第二列线的位于所述第二列线的主导线的第一端与所述第一层间连接区域之间的第一导线、以及所述第二列线的与所述第二列线的主导线的第二端连接的第二导线，所述第二列线的主导线的第一端与其第二端相对，
其中，所述第一列线的主导线与所述第二列线的主导线之间的第一距离长于所述第一列线与所述第一层间连接区域的连接点和所述第二列线与所述第一层间连接区域的连接点之间的第二距离，
其中，所述第一列线的第一导线的长度大于所述第二列线的第一导线的长度，并且
其中，所述第一列线的第二导线的长度小于所述第二列线的第二导线的长度。
2.根据权利要求1所述的图像传感器，其中，所述第一列线的第二导线的终点与所述第二列线的第二导线的终点之间的第三距离小于所述第一距离。
3.根据权利要求2所述的图像传感器，其中，所述第二距离和所述第三距离相等。
4.根据权利要求1所述的图像传感器，其中
所述像素阵列与所述第一层间连接区域位于第一半导体芯片上，并且
所述读取电路位于第二半导体芯片上。
5.根据权利要求4所述的图像传感器，其中
所述第二半导体芯片包括与所述第一层间连接区域电连接的第二层间连接区域，并且
所述读取电路包括
模数转换器，所述模数转换器被配置为将从所述第一像素和所述第二像素输出并且通过所述第二层间连接区域接收的模拟信号转换成数字信号；以及
逻辑电路，所述逻辑电路被配置为处理由所述模数转换器输出的所述数字信号。
6.根据权利要求5所述的图像传感器，其中，所述模数转换器包括：
电流源，所述电流源被配置为释放所述第一列线的电荷；以及
开关，所述开关被配置为连接所述第一列线和所述电流源。
7.根据权利要求6所述的图像传感器，其中，所述读取电路被进一步配置为控制所述开关。
8.根据权利要求1所述的图像传感器，其中，所述第一列线的长度和所述第二列线的长度彼此相等。
9.根据权利要求1所述的图像传感器，其中，所述第二列线的第二导线具有螺旋形状。
10.根据权利要求1所述的图像传感器，其中，所述第二列线的第二导线包括沿与所述第二列线的第二导线的主体部分延伸的方向不同的方向延伸的至少一个突起。
11.一种图像传感器，包括：
第一半导体芯片，所述第一半导体芯片包括像素阵列和第一层间连接区域，其中，所述像素阵列包括：
第一像素，所述第一像素与第一列线连接，和
第二像素，所述第二像素与沿第一方向与所述第一列线不直接接触的第二列线连接，所述第一列线和所述第二列线与所述第一层间连接区域连接；以及
第二半导体芯片，所述第二半导体芯片包括第二层间连接区域和读取电路，其中，所述读取电路包括：
模数转换器，所述模数转换器被配置为处理所述第一像素的输出和所述第二像素的输出，
其中，所述第一列线包括所述第一列线的沿与所述第一方向垂直的第二方向延伸的主导线、所述第一列线的位于所述第一列线的主导线的第一端与所述第一层间连接区域之间的第一导线、以及所述第一列线的与所述第一列线的主导线的第二端连接的第二导线，所述第一列线的主导线的第一端与其第二端相对，
其中，所述第二列线包括所述第二列线的沿所述第二方向延伸的主导线、所述第二列线的位于所述第二列线的主导线的第一端与所述第一层间连接区域之间的第一导线、以及所述第二列线的与所述第二列线的主导线的第二端连接的第二导线，所述第二列线的主导线的第一端与其第二端相对，
其中，所述第一列线的主导线与所述第二列线的主导线之间的第一距离长于所述第一列线与所述第一层间连接区域的连接点和所述第二列线与所述第一层间连接区域的连接点之间的第二距离，
其中，所述第一列线的第一导线的长度大于所述第二列线的第一导线的长度，
其中，所述第一列线的第二导线的长度小于所述第二列线的第二导线的长度，并且
其中，所述第一层间连接区域和所述第二层间连接区域电连接。
12.根据权利要求11所述的图像传感器，所述图像传感器还包括：
插入层，所述插入层电连接所述第一层间连接区域和所述第二层间连接区域。
13.根据权利要求11所述的图像传感器，其中，所述第一列线的第二导线的终点与所述第二列线的第二导线的终点之间的第三距离小于所述第一距离。
14.根据权利要求13所述的图像传感器，其中，所述第二距离和所述第三距离相等。
15.根据权利要求11所述的图像传感器，其中，所述读取电路还包括：
逻辑电路，所述逻辑电路被配置为处理所述模数转换器的输出。
16.根据权利要求11所述的图像传感器，其中，所述模数转换器包括：
第一模数转换器，所述第一模数转换器包括：
第一电流源，所述第一电流源被配置为释放所述第一列线的电荷；和
第一开关，所述第一开关被配置为连接所述第一列线和所述第一电流源，以及
第二模数转换器，所述第二模数转换器包括：
第二电流源，所述第二电流源被配置为释放所述第二列线的电荷；和
第二开关，所述第二开关被配置为连接所述第二列线和所述第二电流源。
17.一种图像传感器，包括：
第一半导体芯片，所述第一半导体芯片包括像素阵列和第一层间连接区域，其中，所述像素阵列包括：
第一像素，所述第一像素与第一列线连接，和
第二像素，所述第二像素与沿第一方向与所述第一列线不直接接触的第二列线连接，所述第一列线和所述第二列线与所述第一层间连接区域连接；以及
第二半导体芯片，所述第二半导体芯片包括读取电路和与所述第一层间连接区域电连接的第二层间连接区域，其中，所述读取电路包括：
第一模数转换器，所述第一模数转换器被配置为处理所述第一像素的输出，和
第二模数转换器，所述第二模数转换器被配置为处理所述第二像素的输出，
其中，所述第一列线包括：
所述第一列线的沿与所述第一方向垂直的第二方向延伸并且包括与所述第一层间连接区域连接的第一端的主导线，以及
所述第一列线的与所述第一列线的主导线的第二端连接的第一导线，所述第一列线的主导线的第二端与其第一端相对，
其中，所述第二列线包括：
所述第二列线的沿所述第二方向延伸并且包括与所述第一层间连接区域连接的第一端的主导线，以及
所述第二列线的与所述第二列线的主导线的第二端连接的第一导线，所述第二列线的主导线的第二端与其第一端相对，
其中，所述第二半导体芯片还包括第三导线，所述第三导线通过所述第一层间连接区域和所述第二层间连接区域与所述第一列线电连接并且与所述第一模数转换器电连接，
其中，所述第二半导体芯片还包括第四导线，所述第四导线通过所述第一层间连接区域和所述第二层间连接区域与所述第二列线电连接并且与所述第二模数转换器电连接，
其中，所述第一列线的主导线与所述第二列线的主导线之间的第一距离长于所述第三导线与所述第一模数转换器的连接点和所述第四导线与所述第二模数转换器的连接点之间的第二距离，并且
其中，所述第一列线的第一导线的长度长于所述第三导线的长度。
18.根据权利要求17所述的图像传感器，所述图像传感器还包括：
插入层，所述插入层电连接所述第一层间连接区域和所述第二层间连接区域。
19.根据权利要求17所述的图像传感器，其中，所述第一列线的第一导线的终点与所述第二列线的第一导线的终点之间的第三距离小于所述第一距离。
20.根据权利要求19所述的图像传感器，其中，所述第二距离和所述第三距离相等。
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