KR20120047538A - 데이터 구동 드라이버, 및 이를 이용한 디스플레이 장치 - Google Patents

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KR20120047538A
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Abstract

본 발명은 디스플레이 패널의 데이터 링크 라인의 저항 편차로 인한 화질 저하를 방지할 수 있도록 한 데이터 구동 드라이버, 및 이를 이용한 디스플레이 장치에 관한 것으로, 데이터 구동 드라이버는 입력되는 디지털 데이터를 래치하는 디지털 처리부; 상기 디지털 처리부로부터 공급되는 래치된 디지털 데이터를 아날로그 데이터 신호로 변환하는 아날로그 처리부; 상기 아날로그 처리부로부터 공급되는 상기 아날로그 데이터 신호를 복수의 출력 채널로 출력하는 출력 버퍼부; 및 상기 복수의 출력 채널 각각에 접속되어 외부로부터 공급되는 복수의 채널 로드 제어 신호에 기초하여 상기 복수의 출력 채널의 로드(Load) 편차를 보상하는 로드 편차 보상부를 포함하여 구성되는 것을 특징으로 한다.

Description

데이터 구동 드라이버, 및 이를 이용한 디스플레이 장치{DATA DRIVING DRIVER, DISPLAY APPARATUS USING THE SAME}
본 발명은 디스플레이 장치에 관한 것으로, 보다 구체적으로, 디스플레이 패널의 데이터 링크 라인의 저항 편차로 인한 화질 저하를 방지할 수 있도록 한 데이터 구동 드라이버, 및 이를 이용한 디스플레이 장치에 관한 것이다.
현재, 음극선관(Cathode Ray Tube)의 단점인 무게와 부피를 줄일 수 있는 각종 평판 디스플레이 장치들이 널리 보급되고 있다. 평판 디스플레이 장치에는 액정 표시장치(Liquid CryT1al Display), 전계 방출 표시장치(Field Emission Display), 플라즈마 디스플레이 패널(Plasma Display Panel) 및 유기 발광 다이오드(OLED) 표시장치 등이 있다.
상기의 디스플레이 장치는 디스플레이 패널과 디스플레이 패널을 구동하기 위한 패널 구동회로를 포함하여 구성된다.
패널 구동회로는 디스플레이 패널에 데이터 신호를 공급하는 데이터 구동 드라이버, 디스플레이 패널에 스캔 신호를 공급하기 위한 스캔 구동 드라이버, 및 구동 드라이버들의 구동 타이밍을 제어하는 타이밍 제어부를 포함하여 구성된다.
패널 구동회로 중에서 데이터 구동 드라이버는, 도 1에 도시된 바와 같이, k개의 출력 채널을 가지며, 각 출력 채널은 디스플레이 패널의 비표시 영역에 형성된 데이터 링크 라인(DLL)을 통해 해당 데이터 라인(DL)에 전기적으로 접속된다. 이러한, 데이터 구동 드라이버(10)는 타이밍 제어부로부터 공급되는 디지털 데이터를 아날로그 데이터 신호로 변환하여 각 출력 채널로 출력함으로써 해당 데이터 라인 각각에 데이터 신호를 공급한다.
데이터 링크 라인(DLL)은 데이터 라인과 데이터 구동 드라이버(10)의 출력 채널을 전기적으로 접속시킨다. 이러한, k개의 데이터 링크 라인(DLL) 각각은 위치에 따라 서로 다른 길이를 가지도록 형성되기 때문에, 도 2에 도시된 바와 같이, 서로 다른 라인 저항을 가지게 된다. 이때, k개의 데이터 링크 라인(DLL) 각각의 라인 저항은 중심부를 기준으로 대칭된다. 이에 따라, 데이터 구동 드라이버(10)의 출력 채널에서 동일한 전압을 출력하더라도 데이터 링크 라인(DLL)의 저항 편차에 따라 데이터 라인에 공급되는 데이터 신호의 전압 편차가 발생되고, 이러한 전압 편차로 인하여 디스플레이 패널에 표시되는 영상에서 세로 줄무늬와 같은 화질 불량이 발생된다.
따라서, 종래의 디스플레이 장치는 데이터 링크 라인(DLL)의 저항 편차로 인하여 화질이 저하된다는 문제점이 있다.
본 발명은 상술한 문제점을 해결하기 위한 것으로서, 디스플레이 패널의 데이터 링크 라인의 저항 편차로 인한 화질 저하를 방지할 수 있도록 한 데이터 구동 드라이버, 및 이를 이용한 디스플레이 장치를 제공하는 것을 기술적 과제로 한다.
상술한 기술적 과제를 달성하기 위한 본 발명에 따른 데이터 구동 드라이버는 입력되는 디지털 데이터를 래치하는 디지털 처리부; 상기 디지털 처리부로부터 공급되는 래치된 디지털 데이터를 아날로그 데이터 신호로 변환하는 아날로그 처리부; 상기 아날로그 처리부로부터 공급되는 상기 아날로그 데이터 신호를 복수의 출력 채널로 출력하는 출력 버퍼부; 및 상기 복수의 출력 채널 각각에 접속되어 외부로부터 공급되는 복수의 채널 로드 제어 신호에 기초하여 상기 복수의 출력 채널의 로드(Load) 편차를 보상하는 로드 편차 보상부를 포함하여 구성되는 것을 특징으로 한다.
상술한 기술적 과제를 달성하기 위한 본 발명에 따른 디스플레이 장치는 복수의 데이터 라인과 복수의 게이트 라인에 의해 정의되는 화소 영역마다 형성된 복수의 화소와 상기 복수의 데이터 라인 각각에 접속된 복수의 데이터 링크 라인을 포함하는 디스플레이 패널; 외부로부터 입력되는 디지털 데이터를 상기 디스플레이 패널에 알맞도록 정렬함과 아울러 복수의 채널 로드 제어 신호를 생성하는 타이밍 제어부; 상기 복수의 데이터 링크 라인에 접속되어 상기 타이밍 제어부로부터 공급되는 상기 디지털 데이터를 아날로그 데이터 신호로 변환하여 상기 데이터 라인에 공급하는 복수의 데이터 구동 회로부; 및 상기 복수의 게이트 라인을 구동하기 위한 게이트 구동 회로부를 포함하여 구성되며, 상기 복수의 데이터 구동 회로부 각각은 상기 데이터 구동 드라이버를 포함하여 구성되는 것을 특징으로 한다.
상기 타이밍 제어부는 메모리부로부터 공급되는 로드 보상 데이터에 기초하여 상기 복수의 채널 로드 제어 신호를 생성하여 상기 데이터 구동 드라이버에 공급하며, 상기 로드 보상 데이터는 상기 복수의 데이터 링크 라인 각각의 라인 길이에 따른 라인 저항 편차를 보상하도록 설정되어 상기 메모리부에 저장된 것을 특징으로 한다.
상기 로드 편차 보상부는 상기 복수의 출력 채널 각각에 접속되어 복수의 채널 로드 제어 신호에 따라 구동되어 상기 각 출력 채널의 로드 저항을 보상하는 복수의 로드 저항 설정부를 포함하여 구성되는 것을 특징으로 한다.
상기 로드 편차 보상부는 적어도 하나의 로드 저항 설정부를 가지도록 그룹화된 복수의 채널 그룹을 가지는 것을 특징으로 한다.
상기 각 채널 그룹의 로드 저항 설정부는 상기 복수의 채널 로드 제어 신호에 따라 동시에 구동되고, 상기 각 채널 그룹의 로드 저항 설정부에 접속된 출력 채널의 로드 저항은 동일하게 설정되는 것을 특징으로 한다.
상기 복수의 채널 로드 제어 신호는 스위칭 신호, 복수의 병렬 접속 신호, 및 복수의 직렬 접속 신호를 포함하는 것을 특징으로 한다.
상기 복수의 로드 저항 설정부 각각은 상기 출력 버퍼부의 출력단에 접속된 기준 저항; 상기 스위칭 신호에 따라 스위칭되어 상기 기준 저항을 상기 출력 채널에 접속시키는 스위치; 상기 복수의 병렬 접속 신호에 따라 적어도 하나의 병렬 저항을 상기 기준 저항에 전기적으로 병렬 접속시키는 병렬 저항 선택부; 및 상기 복수의 직렬 접속 신호에 따라 복수의 직렬 저항 중 적어도 하나를 상기 기준 저항에 전기적으로 직렬 접속시키는 직렬 저항 선택부를 포함하여 구성되는 것을 특징으로 한다.
상기 스위치는 상기 직렬 저항 선택부의 구동시 오프(OFF)되는 것을 특징으로 한다.
상기 병렬 저항 선택부는 상기 복수의 병렬 접속 신호에 따라 상기 기준 저항과 상기 병렬 저항을 전기적으로 병렬 접속시키는 제 1 및 제 2 병렬 접속 스위치를 포함하여 구성되는 것을 특징으로 한다.
상기 직렬 저항 선택부는 상기 복수의 직렬 접속 신호에 따라 상기 기준 저항과 제 1 직렬 저항을 전기적으로 직렬 접속시키는 제 1 및 제 2 직렬 접속 스위치; 및 상기 복수의 직렬 접속 신호에 따라 상기 기준 저항과 상기 제 1 직렬 저항 및 제 2 직렬 저항을 전기적으로 직렬 접속시키는 제 3 및 제 4 직렬 접속 스위치를 포함하여 구성되는 것을 특징으로 한다.
상기 제 2 직렬 접속 스위치는 제 3 및 제 4 직렬 접속 스위치의 온(ON)시 오프되는 것을 특징으로 한다.
상술한 바와 같이 본 발명에 따른 데이터 구동 드라이버, 및 이를 이용한 디스플레이 장치는 로드 저항 설정부를 통해 각 출력 채널의 로드 저항 값을 설정하여 각 출력 채널의 로드 저항 편차를 보상함으로써 데이터 링크 라인의 라인 저항 편차로 인한 세로 줄무늬와 같은 화질 불량을 방지하여 화질을 향상시킬 수 있다는 효과가 있다.
도 1은 종래의 디스플레이 장치의 데이터 링크 라인을 설명하기 위한 도면이다.
도 2는 도 1에 도시된 데이터 링크 라인의 위치별 저항 편차를 설명하기 위한 도면이다.
도 3은 본 발명의 실시 예에 따른 디스플레이 장치를 개략적으로 나타내는 도면이다.
도 4는 도 3에 도시된 타이밍 제어부를 개략적으로 설명하기 위한 도면이다.
도 5는 본 발명의 실시 예에 따른 데이터 구동 드라이버를 개략적으로 나타내는 도면이다.
도 6은 도 5에 도시된 본 발명의 제 1 실시 예에 따른 로드 편차 보상부를 개략적으로 나타내는 도면이다.
도 7은 도 6에 도시된 로드 저항 설정부를 개략적으로 나타내는 도면이다.
도 8a 및 도 8b는 도 7에 도시된 로드 저항 설정부의 구동 상태에 따른 출력 채널의 로드 저항을 설명하기 위한 도면이다.
도 9는 본 발명의 제 1 실시 예에 따른 로드 편차 보상부에 의한 출력 채널의 로드 편차 보상을 설명하기 위한 도면이다.
도 10은 도 5에 도시된 본 발명의 제 2 실시 예에 따른 로드 편차 보상부를 개략적으로 나타내는 도면이다.
도 11은 본 발명의 제 2 실시 예에 따른 로드 편차 보상부에 의한 출력 채널의 로드 편차 보상을 설명하기 위한 도면이다.
이하 첨부된 도면을 참조하여 본 발명의 실시 예에 대해 상세히 설명한다.
도 3은 본 발명의 실시 예에 따른 디스플레이 장치를 개략적으로 나타내는 도면이다.
도 3을 참조하면, 본 발명의 실시 예에 따른 디스플레이 장치는 디스플레이 패널(100), 인쇄회로기판(200), 게이트 구동 회로부(300), 및 복수의 데이터 구동 회로부(400)를 포함하여 구성된다.
디스플레이 패널(100)은 하부 기판(110)과 상부 기판(120) 사이에 형성된 액정층(미도시)을 포함하여 구성된다.
하부 기판(110)에는 복수의 게이트 라인(GL)과 복수의 데이터 라인(DL)의 교차에 의해 정의되는 화소 영역마다 형성된 복수의 화소(P)가 형성된다. 각 화소(P)는 게이트 라인(GL)과 데이터 라인(DL)에 접속된 박막 트랜지스터(미도시), 및 박막 트랜지스터에 접속된 액정셀(미도시)을 포함하여 구성된다.
또한, 하부 기판(110)의 상부 가장자리 부분에는 복수의 데이터 패드부, 복수의 데이터 링크 라인(DLL)이 형성된다.
복수의 데이터 패드부 각각은 일정한 간격을 가지도록 형성된 n개의 데이터 패드를 포함하여 구성된다. 이러한, 복수의 데이터 패드부에는 복수의 데이터 구동 회로부(400)가 전기적으로 접속된다.
복수의 데이터 링크 라인(DLL) 각각은 데이터 패드와 데이터 라인을 전기적으로 접속시킨다. 이때, 복수의 데이터 링크 라인(DLL) 각각은 서로 동일한 길이를 가지도록 형성되는 것이 바람직하나, 공간적 제약으로 인하여 길이 편차가 발생할 수 있다.
상부 기판(120)에는 각 화소(P)에 대응되도록 형성된 컬러필터, 컬러필터를 분리하기 위한 블랙 매트릭스 등이 형성된다.
이러한, 액정 표시 패널(100)은 각 화소(P)에 인가되는 데이터 신호에 따라 액정층의 광투과율을 조절하여 화상을 표시하게 된다.
인쇄회로기판(200)에는 타이밍 제어부(210) 및 전원 회로(미도시)가 형성된다.
타이밍 제어부(210)는, 도 4에 도시된 바와 같이, 데이터 정렬부(212), 타이밍 제어 신호 생성부(214), 및 채널 로드 제어 신호 생성부(216)를 포함하여 구성된다.
데이터 정렬부(212)는 인쇄회로기판(200)에 마련된 유저 커넥터(202)를 통해 외부로부터 입력되는 디지털 데이터(Idata)를 디스플레이 패널(100)의 구동에 알맞도록 정렬하고, 정렬된 디지털 데이터(R, G, B)를 복수의 데이터 구동 회로부(400)에 공급한다.
타이밍 제어 신호 생성부(214)는 유저 커넥터(202)를 통해 외부로부터 입력되는 타이밍 동기신호(Vsync, Hsync, DE, DCLK 등)에 기초하여 게이트 제어 신호(Vst, GCLK 등)를 생성하여 게이트 구동 회로부(300)에 공급함과 동시에 데이터 제어 신호(DCS)를 생성하여 복수의 데이터 구동 회로부(400)에 공급한다. 여기서, 게이트 제어 신호는 게이트 스타트 펄스(Vst), 및 복수의 게이트 쉬프트 클럭(GCLK) 등이 될 수 있다. 그리고, 데이터 제어 신호(DCS)는 소스 스타트 펄스(SSP), 소스 쉬프트 클럭(SSC), 소스 출력 인에이블(SOE), 극성 제어 신호(POL) 등이 될 수 있다.
채널 로드 제어 신호 생성부(216)는 로드 보상 데이터(LCdata)에 기초하여 복수의 채널 로드 제어 신호(CLCSn)를 생성한다.
로드 보상 데이터(LCdata)는 사전 실험을 통해 복수의 데이터 링크 라인(DLL) 각각의 라인 길이에 따른 라인 저항 편차를 보상하도록 설정되며, 디스플레이 패널(100)별로 구분되어 인쇄회로기판(200)에 마련된 메모리부(220)에 저장된다. 이에 따라, 채널 로드 제어 신호 생성부(216)는 메모리부(220)로부터 디스플레이 패널(100)에 대응되는 로드 보상 데이터(LCdata)를 공급받아 복수의 채널 로드 제어 신호(CLCSn)를 생성한다. 이때, 복수의 채널 로드 제어 신호(CLCSn) 각각은 스위칭 신호, 복수의 병렬 접속 신호, 및 복수의 직렬 접속 신호를 포함하여 구성된다.
다시 도 3에서, 게이트 구동 회로부(300)는 하부 기판(110)의 일측 비표시 영역에 형성되어 타이밍 제어부(210)로부터 공급되는 복수의 게이트 제어 신호에 따라 게이트 신호를 생성하여 복수의 게이트 라인(GL)에 순차적으로 공급한다. 이러한, 게이트 구동 회로부(300)는 하부 기판(110)의 박막 트랜지스터 형성 공정과 함께 형성된다.
한편, 게이트 구동 회로부(300)는 칩(Chip) 형태로 집적화되어 칩 온 글라스(Chip On Glass) 방식에 의해 하부 기판(110)의 일측 비표시 영역에 실장되거나, 회로 필름(예를 들어, 테이프 캐리어 패키지(Tape Carrier Package) 또는 칩 온 필름(Chip On Film))에 실장되어 탭(TAB; Tape Automated Bonding) 방식에 의해 하부 기판(110)의 일측 비표시 영역에 부착될 수도 있다.
복수의 데이터 구동 회로부(400) 각각은 데이터 회로 필름(410), 및 데이터 구동 드라이버(420)를 포함하여 구성된다.
데이터 회로 필름(410)은 테이프 캐리어 패키지 또는 칩 온 필름으로 구성될 수 있다. 이러한, 데이터 회로 필름(410)은 탭(TAB) 방식에 의해 하부 기판(110)에 형성된 복수의 데이터 패드부와 인쇄회로기판(200) 간에 부착된다.
데이터 구동 드라이버(420)는 칩(Chip) 형태로 형성되어 데이터 회로 필름(410)에 실장된다. 이러한, 데이터 구동 드라이버(420)는 타이밍 제어부(210)로부터 공급되는 데이터 제어 신호(DCS)에 따라 타이밍 제어부(210)로부터 공급되는 디지털 데이터를 아날로그 데이터 신호로 변환하고, k개의 출력 채널을 통해 아날로그 데이터 신호를 해당 데이터 라인(DL)에 공급한다. 이때, 아날로그 데이터 신호는 데이터 패드 및 데이터 링크 라인(DLL)을 통해 데이터 라인(DL)에 공급된다.
본 발명의 실시 예에 따른 데이터 구동 드라이버(420)는, 도 5에 도시된 바와 같이, 신호 제어부(510), 디지털 처리부(520), 아날로그 처리부(530), 출력 버퍼부(540), 및 로드 편차 보상부(550)를 포함하여 구성된다.
신호 제어부(510)는 타이밍 제어부(210)로부터 공급되는 데이터 제어 신호들(SSP, SSC, SOE, POL 등), 디지털 데이터(R, G, B), 및 복수의 채널 로드 제어 신호(CLCSn) 중 제 1 내지 제 k 채널 로드 제어 신호(CLCSk) 각각을 해당하는 구성요소들에 공급한다.
디지털 처리부(520)는 신호 제어부(510)로부터 공급되는 소스 스타트 펄스(SSP) 및 소스 쉬프트 신호(SSC)를 이용하여 순차적인 샘플링 신호를 생성하고, 순차적인 샘플링 신호에 따라 신호 제어부(510)로부터 공급되는 디지털 데이터(R, G, B)를 순차적으로 래치한 후, 소스 출력 인에이블(SOE)에 따라 래치된 디지털 데이터(R, G, B)를 아날로그 처리부(530)로 동시에 출력한다. 이를 위해, 디지털 처리부(520)는 샘플링 신호를 순차적으로 생성하는 양방향 쉬프트 레지스터부(미도시), 및 샘플링 신호에 따라 디지털 데이터(R, G, B)를 순차적으로 래치하는 래치부(미도시)를 포함하여 구성될 수 있다.
아날로그 처리부(530)는 디지털 처리부(520)로부터 동시에 출력되는 디지털 데이터(R, G, B)를 아날로그 데이터 신호로 변환하여 출력 버퍼부(540)로 출력한다. 이를 위해, 아날로그 처리부(530)는 감마 전압 생성부(532), 및 디지털-아날로그 변환부(534)를 포함하여 구성된다.
감마 전압 생성부(532)는 외부로부터 공급되는 복수의 감마 기준전압(GMA)을 디지털 데이터의 계조 수에 대응되는 복수의 정극성 감마 전압(PGV)과 복수의 부극성 감마 전압(NGV)으로 세분화하고, 세분화된 복수의 정극성 감마 전압(PGV)과 복수의 부극성 감마 전압(NGV)을 디지털-아날로그 변환부(534)에 공급한다.
디지털-아날로그 변환부(534)는 감마 전압 생성부(532)로부터 공급되는 복수의 정극성 감마 전압(PGV)과 복수의 부극성 감마 전압(NGV)을 이용하여 디지털 처리부(520)로부터 동시에 출력되는 디지털 데이터(R, G, B)를 정극성 및 부극성의 아날로그 데이터 신호로 변환한 후, 신호 제어부(510)로부터 공급되는 극성 제어 신호(POL)에 따라 정극성 또는 부극성의 아날로그 데이터 신호를 선택하여 출력 버퍼부(540)로 출력한다.
출력 버퍼부(540)는 아날로그 처리부(530)로부터 공급되는 아날로그 데이터 신호를 완충하여 각 출력 채널로 출력한다.
로드 편차 보상부(550)는 신호 제어부(510)로부터 공급되는 제 1 내지 제 k 채널 로드 제어 신호(CLCS1 ~ CLCSk)에 따라 k개의 출력 채널 각각의 로드 저항 값을 설정함으로써 k개의 출력 채널의 로드 저항 편차를 보상한다. 여기서, 로드 편차 보상부(550)는 출력 버퍼부(540)에 포함되어 구성될 수도 있다.
제 1 실시 예에 따른 로드 편차 보상부(550)는, 도 6에 도시된 바와 같이, 제 1 내지 제 k 로드 저항 설정부(550_1 내지 550_k)를 포함하여 구성된다.
제 1 내지 제 k 로드 저항 설정부(550_1 내지 550_k) 각각은 제 1 내지 제 k 채널 로드 제어 신호(CLCS1 ~ CLCSk)에 따라 k개의 출력 채널 각각의 로드 저항 값을 설정한다. 이를 위해, 제 1 내지 제 k 로드 저항 설정부(550_1 내지 550_k) 각각은, 도 7에 도시된 바와 같이, 기준 저항(RR), 스위치(Sw), 병렬 저항 선택부(552), 및 직렬 저항 선택부(554)를 포함하여 구성된다.
기준 저항(RR)은 출력 버퍼부(540)의 출력 단자에 접속된 제 1 노드(N1)와 제 2 노드(N2) 간에 접속된다.
스위치(Sw)는 제 2 노드(N2)와 데이터 구동 드라이버(410)의 출력 채널(Ch_1 ~ Ch_k)(이하, "채널 노드(No)"라 함) 사이에 접속되어 해당 채널 로드 제어 신호(CLCS1 ~ CLCSk)의 스위칭 신호(SS)에 따라 스위칭되어 기준 저항(RR)을 채널 노드(No)에 접속시킨다.
병렬 저항 선택부(552)는 병렬 저항(PR), 제 1 병렬 접속 스위치(PT1), 및 제 2 병렬 접속 스위치(PT2)를 포함하여 구성된다.
병렬 저항(PR)은 제 1 및 제 2 병렬 접속 스위치(PT1, PT2)의 스위칭에 따라 기준 저항(RR)에 전기적으로 병렬 접속된다. 이때, 병렬 저항(PR)은 기준 저항(RR)과 동일한 저항 값을 가지거나 다른 저항 값을 갖는다.
제 1 병렬 접속 스위치(PT1)는 기준 저항(RR)의 일측과 병렬 저항(PR)의 일측에 접속되어 해당 채널 로드 제어 신호(CLCS1 ~ CLCSk)의 제 1 병렬 접속 신호(PCS1)에 따라 기준 저항(RR)의 일측과 병렬 저항(PR)의 일측을 전기적으로 접속시킨다.
제 2 병렬 접속 스위치(PT2)는 기준 저항(RR)의 타측과 병렬 저항(PR)의 타측에 접속되어 해당 채널 로드 제어 신호(CLCS1 ~ CLCSk)의 제 2 병렬 접속 신호(PCS2)에 따라 기준 저항(RR)의 타측과 병렬 저항(PR)의 타측을 전기적으로 접속시킨다.
상술한 병렬 저항 선택부(552)는 제 1 및 제 2 병렬 접속 신호(PCS1, PCS2)에 따라 제 1 및 제 2 병렬 접속 스위치(PT1, PT2)를 스위칭시켜 기준 저항(RR)에 병렬 저항(PR)을 전기적으로 병렬 접속시킨다.
한편, 상술한 병렬 저항(PR), 제 1 병렬 접속 스위치(PT1), 및 제 2 병렬 접속 스위치(PT2)는 하나의 병렬 그룹으로 구성될 수 있으며, 병렬 저항 선택부(552)는 기준 저항(RR)에 전기적으로 병렬 접속되는 상기 복수의 병렬 그룹을 포함하여 구성될 수 있다. 이 경우, 병렬 저항 선택부(552)는 각 병렬 그룹의 제 1 및 제 2 병렬 접속 스위치(PT1, PT2)의 스위칭을 통해 기준 저항(RR)에 적어도 하나의 병렬 저항(PR)을 전기적으로 병렬 접속시킨다.
직렬 저항 선택부(554)는 제 1 직렬 저항(SR1), 제 1 직렬 접속 스위치(ST1), 및 제 2 직렬 접속 스위치(ST2), 제 2 직렬 저항(SR2), 제 3 직렬 접속 스위치(ST3), 및 제 4 직렬 접속 스위치(ST4)를 포함하여 구성된다.
제 1 직렬 저항(SR1)은 제 1 및 제 2 직렬 접속 스위치(ST1, T2)의 스위칭에 따라 기준 저항(RR)에 전기적으로 직렬 접속된다. 이때, 제 1 직렬 저항(SR1)은 기준 저항(RR)과 동일한 저항 값을 가지거나 다른 저항 값을 갖는다.
제 1 직렬 접속 스위치(ST1)는 제 2 노드(N2)와 제 1 직렬 저항(SR1)의 일측 사이에 접속되어 해당 채널 로드 제어 신호(CLCS1 ~ CLCSk)의 제 1 직렬 접속 신호(SCS1)에 따라 스위칭되어 제 2 노드(N2)와 제 1 직렬 저항(SR1)을 전기적으로 접속시킨다.
제 2 직렬 접속 스위치(ST2)는 제 1 직렬 저항(SR1)의 타측인 제 3 노드(N3)와 채널 노드(No) 사이에 접속되어 해당 채널 로드 제어 신호(CLCS1 ~ CLCSk)의 제 2 직렬 접속 신호(SCS2)에 따라 스위칭되어 제 3 노드(N3)와 채널 노드(No)를 전기적으로 접속시킨다.
제 2 직렬 저항(SR2)은 제 3 및 제 4 직렬 접속 스위치(ST3, ST4)의 스위칭에 따라 제 1 직렬 저항(SR1)에 전기적으로 직렬 접속된다. 이때, 제 2 직렬 저항(SR2)은 기준 저항(RR)과 동일한 저항 값을 가지거나 다른 저항 값을 갖는다.
제 3 직렬 접속 스위치(ST3)는 제 3 노드(N3)와 제 2 직렬 저항(SR2)의 일측 사이에 접속되어 해당 채널 로드 제어 신호(CLCS1 ~ CLCSk)의 제 3 직렬 접속 신호(SCS3)에 따라 스위칭되어 제 3 노드(N3)와 제 2 직렬 저항(SR2)을 전기적으로 접속시킨다.
제 4 직렬 접속 스위치(ST4)는 제 2 직렬 저항(SR2)의 타측과 채널 노드(No) 사이에 접속되어 해당 채널 로드 제어 신호(CLCS1 ~ CLCSk)의 제 4 직렬 접속 신호(SCS4)에 따라 스위칭되어 제 2 직렬 저항(SR2)을 채널 노드(No)에 전기적으로 접속시킨다.
상술한 직렬 저항 선택부(554)는 제 1 내지 제 4 직렬 접속 신호(SCS1 내지 SCS4)에 따라 제 1 내지 제 4 직렬 접속 스위치(ST1 내지 ST4)를 스위칭시켜 기준 저항(RR)에 제 1 직렬 저항(SR1)을 전기적으로 직렬 접속시키거나, 기준 저항(RR)에 제 1 직렬 저항(SR1) 또는 기준 저항(RR)에 제 1 및 제 2 직렬 저항(SR1, SR2)을 전기적으로 직렬 접속시킨다.
한편, 상술한 제 3 직렬 접속 스위치(ST3), 제 2 직렬 저항(SR2), 및 제 4 직렬 접속 스위치(ST4)는 하나의 직렬 그룹으로 구성될 수 있으며, 직렬 저항 선택부(554)는 제 3 노드(N3)에 전기적으로 직렬 접속되는 상기 복수의 직렬 그룹을 포함하여 구성될 수 있다. 이 경우, 직렬 저항 선택부(554)는 제 1 및 제 2 직렬 접속 스위치(ST1, ST2)와 각 직렬 그룹의 제 3 및 제 4 직렬 접속 스위치(ST3, ST4)의 스위칭에 따라 기준 저항(RR)에 적어도 하나의 직렬 저항(SR)을 전기적으로 직렬 접속시킨다.
이와 같은, 제 1 내지 제 k 로드 저항 설정부(550_1 내지 550_k) 각각은 채널 로드 제어 신호(CLCS1 ~ CLCSk)에 따라 스위치(Sw)의 스위칭과, 병렬 저항 선택부(552)와 직렬 저항 선택부(554) 각각의 스위치(PT1, PT2, ST1 내지 ST4)의 스위칭을 제어하여 기준 저항(RR)만을 출력 노드(No)에 접속시키거나, 기준 저항(RR)에 병렬 저항(PR), 제 1 및 제 2 직렬 저항(SR1, SR2)을 선택적으로 접속시킴으로써 출력 노드(No)의 로드 저항을 설정한다. 이에 따라, 각 출력 채널(Ch)의 로드 저항은 데이터 링크 라인(DLL)의 저항 편차가 보상되도록 로드 저항 설정부(550_1 내지 550_k)의 구동에 따라 다른 저항 값을 가지도록 설정된다.
제 1 실시 예에 있어서, 각 출력 채널(Ch)의 로드 저항은 기준 저항(RR)의 저항 값으로 설정될 수 있다. 이 경우, 각 로드 저항 설정부(550_1 내지 550_k)는, 도 8a에 도시된 바와 같이, 채널 로드 제어 신호(CLCS1 ~ CLCSk)에 따라 스위치(Sw)만을 턴-온시킨다.
제 2 실시 예에 있어서, 각 출력 채널(Ch)의 로드 저항은 기준 저항(RR)과 병렬 저항(PR)의 병렬 저항 값으로 설정될 수 있다. 이 경우, 각 로드 저항 설정부(550_1 내지 550_k)는, 도 8b에 도시된 바와 같이, 채널 로드 제어 신호(CLCS1 ~ CLCSk)에 따라 스위치(Sw), 제 1 및 제 2 병렬 접속 스위치(PT1, PT2)만을 턴-온시킨다.
제 3 실시 예에 있어서, 각 출력 채널(Ch)의 로드 저항은 기준 저항(RR)과 제 1 직렬 저항(SR1)의 직렬 저항 값으로 설정될 수 있다. 이 경우, 각 로드 저항 설정부(550_1 내지 550_k)는, 도 8c에 도시된 바와 같이, 채널 로드 제어 신호(CLCS1 ~ CLCSk)에 따라 제 1 및 제 2 직렬 접속 스위치(ST1, ST2)만을 턴-온시킨다.
제 4 실시 예에 있어서, 각 출력 채널(Ch)의 로드 저항은 기준 저항(RR)과 제 1 및 제 2 직렬 저항(SR1, SR2)의 직렬 저항 값으로 설정될 수 있다. 이 경우, 각 로드 저항 설정부(550_1 내지 550_k)는, 도 8d에 도시된 바와 같이, 채널 로드 제어 신호(CLCS1 ~ CLCSk)에 따라 제 1, 제 3 및 제 4 직렬 접속 스위치(ST1, ST3, ST4)만을 턴-온시킨다.
상기의 제 1 내지 제 4 실시 예 이외에도 각 출력 채널(Ch)의 로드 저항은 채널 로드 제어 신호(CLCS1 ~ CLCSk)에 따른 각 로드 저항 설정부(550_1 내지 550_k)의 구동에 따라 기준 저항(RR), 병렬 저항(PR), 제 1 및 제 2 직렬 저항(SR1, SR2)의 병렬 및/또는 직렬 저항 값으로 설정될 수도 있다.
이와 같은, 로드 편차 보상부(550)는 채널 로드 제어 신호(CLCS1 ~ CLCSk)에 따른 각 로드 저항 설정부(550_1 내지 550_k)의 구동을 통해 데이터 링크 라인(DLL)의 저항 편차에 대응되도록 각 출력 채널(Ch)의 로드 저항 값을 설정함으로써, 도 9에 도시된 바와 같이, 데이터 링크 라인(DLL)의 저항 편차에 따른 각 출력 채널(Ch)의 출력 편차를 보상하여 각 출력 채널(Ch)의 로드 저항 값을 동일하게 한다.
한편, 로드 편차 보상부(550)는, 도 7에 도시된 바와 같이, 정전기 방지 회로(556)를 더 포함하여 구성될 수 있다.
정전기 방지 회로(556)는 각 출력 채널(Ch)에 유입되는 정전기가 내부 회로로 유입되는 것을 방지한다. 이를 위해, 정전기 방지 회로(556)는 제 1 및 제 2 다이오드((D1, D2)를 포함하여 구성된다.
제 1 다이오드(D1)는 각 출력 채널(Ch)의 출력 노드(No)에 접속된 애노드 단자, 및 구동 전원(VDD)에 접속된 캐소드 단자를 포함하여 구성된다.
제 2 다이오드(D2)는 그라운드 전원(GND)에 접속된 애노드 단자, 및 각 출력 채널(Ch)의 출력 노드(No)에 접속된 캐소드 단자를 포함하여 구성된다.
도 10은 본 발명의 제 2 실시 예에 따른 로드 편차 보상부를 개략적으로 나타내는 도면이다.
도 10을 참조하면, 본 발명의 제 2 실시 예에 따른 로드 편차 보상부(550)는 제 1 내지 제 6 채널 그룹(CHG1 내지 CHG6)으로 그룹화된 제 1 내지 제 k 로드 저항 설정부(550_1 내지 550_k)를 포함하여 구성된다. 이러한 구성을 가지는 본 발명의 제 2 실시 예에 따른 로드 편차 보상부(550)는 적어도 하나의 로드 저항 설정부(550_1 내지 550_k)를 가지도록 그룹화된 복수의 채널 그룹을 가지는 것을 제외하고는 상술한 본 발명의 제 1 실시 예의 로드 편차 보상부와 동일하므로 이에 대한 설명은 상술한 설명으로 대신하고, 이하에서는 채널 그룹에 대해서만 설명하기로 한다.
제 1 내지 제 6 채널 그룹(CHG1 내지 CHG6) 각각에 그룹화된 로드 저항 설정부 각각은 복수의 채널 로드 제어 신호에 따라 동시에 구동되고, 제 1 내지 제 6 채널 그룹(CHG1 내지 CHG6)에 접속된 출력 채널의 로드 저항은 동일하게 설정되는 것을 특징으로 한다.
제 1 채널 그룹(CHG1)은 제 1 내지 제 h(단, h는 k/2 이하인 정수) 로드 저항 설정부(550_1 내지 550_h)를 포함하여 구성된다. 이러한, 제 1 내지 제 h 로드 저항 설정부(550_1 내지 550_h) 각각은 제 1 채널 로드 제어 신호(CLCS1)에 따라 상술한 제 1 실시 예에서와 같이, 동시에 구동되어 제 1 내지 제 h 출력 채널(Ch_1 내지 Ch_h)의 로드 저항 값을 설정한다.
제 2 채널 그룹(CHG2)은 제 h+1 내지 제 i(단, i는 h 보다 크고 k/2 이하인 정수) 로드 저항 설정부(550_h+1 내지 550_i)를 포함하여 구성된다. 이러한, 제 h+1 내지 제 i 로드 저항 설정부(550_h+1 내지 550_i) 각각은 제 2 채널 로드 제어 신호(CLCS2)에 따라 상술한 제 1 실시 예에서와 같이, 동시에 구동되어 제 h+1 내지 제 i 출력 채널(Ch_h+1 내지 Ch_i)의 로드 저항 값을 설정한다.
제 3 채널 그룹(CHG3)은 제 i+1 내지 제 j(단, j는 k/2) 로드 저항 설정부(550_i+1 내지 550_j)를 포함하여 구성된다. 이러한, 제 i+1 내지 제 j 로드 저항 설정부(550_i+1 내지 550_j) 각각은 제 3 채널 로드 제어 신호(CLCS3)에 따라 상술한 제 1 실시 예에서와 같이, 동시에 구동되어 제 i+1 내지 제 j 출력 채널(Ch_i+1 내지 Ch_j)의 로드 저항 값을 설정한다.
제 4 채널 그룹(CHG4)은 제 j+1 내지 제 k-i 로드 저항 설정부(550_j+1 내지 550_k-i)를 포함하여 구성된다. 이러한, 제 j+1 내지 제 k-i 로드 저항 설정부(550_j+1 내지 550_k-i) 각각은 제 3 채널 로드 제어 신호(CLCS2)에 따라 상술한 제 1 실시 예에서와 같이, 동시에 구동되어 제 j+1 내지 제 k-i 출력 채널(Ch_j+1 내지 Ch_k-i)의 로드 저항 값을 설정한다.
제 5 채널 그룹(CHG5)은 제 k-i+1 내지 제 k-h 로드 저항 설정부(550_k-i+1 내지 550_k-h)를 포함하여 구성된다. 이러한, 제 k-i+1 내지 제 k-h 로드 저항 설정부(550_k-i+1 내지 550_k-h) 각각은 제 2 채널 로드 제어 신호(CLCS2)에 따라 상술한 제 1 실시 예에서와 같이, 동시에 구동되어 제 k-i+1 내지 제 k-h 출력 채널(Ch_k-i+1 내지 Ch_k-h)의 로드 저항 값을 설정한다.
제 6 채널 그룹(CHG6)은 제 k-h+1 내지 제 k 로드 저항 설정부(550_k-h+1 내지 550_k)를 포함하여 구성된다. 이러한, 제 k-h+1 내지 제 k 로드 저항 설정부(550_k-h+1 내지 550_k) 각각은 제 1 채널 로드 제어 신호(CLCS1)에 따라 상술한 제 1 실시 예에서와 같이, 동시에 구동되어 제 k-h+1 내지 제 k 출력 채널(Ch_k-h+1 내지 Ch_k)의 로드 저항 값을 설정한다.
상기 제 1 채널 로드 제어 신호(CLCS1)는 사전 실험을 통해 제 1 내지 제 h 출력 채널(Ch_1 내지 Ch_h) 각각에 접속되는 제 1 내지 제 h 데이터 링크 라인(DLL)의 평균 라인 저항 값에 대응되는 로드 보상 데이터에 기초하여 생성될 수 있다.
상기 제 2 채널 로드 제어 신호(CLCS2)는 사전 실험을 통해 제 h+1 내지 제 i 출력 채널(Ch_h+1 내지 Ch_i) 각각에 접속되는 제 h+1 내지 제 i 데이터 링크 라인(DLL)의 평균 라인 저항 값에 대응되는 로드 보상 데이터에 기초하여 생성될 수 있다.
상기 제 3 채널 로드 제어 신호(CLCS3)는 사전 실험을 통해 제 i+1 내지 제 j 출력 채널(Ch_i+1 내지 Ch_j) 각각에 접속되는 제 i+1 내지 제 j 데이터 링크 라인(DLL)의 평균 라인 저항 값에 대응되는 로드 보상 데이터에 기초하여 생성될 수 있다.
상술한 바와 같이, 본 발명의 제 2 실시 예에 따른 로드 편차 보상부(550)는복수의 출력 채널을 6개의 채널 그룹으로 그룹화하고, 도 11에 도시된 바와 같이, 제 1 내지 제 3 채널 로드 제어 신호(CLCS1, CLCS2, CLCS3)에 따라 복수의 출력 채널의 로드 저항을 각 채널 그룹 단위로 설정함으로써 데이터 링크 라인(DLL)의 저항 편차에 따른 출력 채널의 출력 편차를 보상하게 된다.
한편, 상술한 본 발명의 제 2 실시 예에 따른 로드 편차 보상부(550)에서는 복수의 출력 채널을 6개의 채널 그룹으로 그룹화하였으나 이에 한정되지 않고 데이터 링크 라인(DLL)의 저항 편차에 따라 복수의 출력 채널은 6개 이하 또는 6개 이상의 채널 그룹으로 그룹화될 수 있다.
이와 같은, 본 발명의 실시 예에 따른 데이터 구동 드라이버(420)는 로드 편차 보상부(550)를 통해 각 출력 채널(Ch)의 로드 저항 값을 개별적으로 설정하여 각 출력 채널(Ch)의 로드 저항 편차를 보상한 후, 타이밍 제어부(210)로부터 공급되는 디지털 데이터(R, G, B)를 아날로그 데이터 신호로 변환하여 각 출력 채널(Ch)을 통해 데이터 라인(DL)에 공급한다.
따라서, 본 발명의 실시 예에 따른 디스플레이 장치는 데이터 링크 랑니(DLL)의 라인 저항 편차로 인한 세로 줄무늬와 같은 화질 불량을 방지하여 화질을 향상시킬 수 있다.
한편, 상술한 본 발명의 실시 예에 따른 디스플레이 장치에서는 디스플레이 패널(100)이 액정 디스플레이 패널인 것으로 설명하였으나, 이에 한정되지 않고 평판 디스플레이 패널이 될 수 있다. 즉, 디스플레이 패널(100)은 액정 디스플레이 패널, 유기 발광 다이오드 디스플레이 패널, 플라즈마 디스플레이 패널, 전계 방출 디스플레이 패널 등이 될 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로, 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100: 디스플레이 패널 200: 인쇄회로기판
210: 타이밍 제어부 300: 게이트 구동 회로부
400: 데이터 구동 회로부 420: 데이터 구동 드라이버
520: 디지털 처리부 530: 아날로그 처리부
540: 출력 버퍼부 550: 로드 편차 보상부

Claims (18)

  1. 입력되는 디지털 데이터를 래치하는 디지털 처리부;
    상기 디지털 처리부로부터 공급되는 래치된 디지털 데이터를 아날로그 데이터 신호로 변환하는 아날로그 처리부;
    상기 아날로그 처리부로부터 공급되는 상기 아날로그 데이터 신호를 복수의 출력 채널로 출력하는 출력 버퍼부; 및
    상기 복수의 출력 채널 각각에 접속되어 외부로부터 공급되는 복수의 채널 로드 제어 신호에 기초하여 상기 복수의 출력 채널의 로드(Load) 편차를 보상하는 로드 편차 보상부를 포함하여 구성되는 것을 특징으로 하는 데이터 구동 드라이버.
  2. 제 1 항에 있어서,
    상기 로드 편차 보상부는 상기 복수의 출력 채널 각각에 접속되어 복수의 채널 로드 제어 신호에 따라 구동되어 상기 각 출력 채널의 로드 저항을 보상하는 복수의 로드 저항 설정부를 포함하여 구성되는 것을 특징으로 하는 데이터 구동 드라이버.
  3. 제 2 항에 있어서,
    상기 로드 편차 보상부는 적어도 하나의 로드 저항 설정부를 가지도록 그룹화된 복수의 채널 그룹을 가지는 것을 특징으로 하는 데이터 구동 드라이버.
  4. 제 3 항에 있어서,
    상기 각 채널 그룹의 로드 저항 설정부는 상기 복수의 채널 로드 제어 신호에 따라 동시에 구동되고,
    상기 각 채널 그룹의 로드 저항 설정부에 접속된 출력 채널의 로드 저항은 동일하게 설정되는 것을 특징으로 하는 데이터 구동 드라이버.
  5. 제 2 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 복수의 채널 로드 제어 신호는 스위칭 신호, 복수의 병렬 접속 신호, 및 복수의 직렬 접속 신호를 포함하는 것을 특징으로 하는 데이터 구동 드라이버.
  6. 제 5 항에 있어서,
    상기 복수의 로드 저항 설정부 각각은,
    상기 출력 버퍼부의 출력단에 접속된 기준 저항;
    상기 스위칭 신호에 따라 스위칭되어 상기 기준 저항을 상기 출력 채널에 접속시키는 스위치;
    상기 복수의 병렬 접속 신호에 따라 적어도 하나의 병렬 저항을 상기 기준 저항에 전기적으로 병렬 접속시키는 병렬 저항 선택부; 및
    상기 복수의 직렬 접속 신호에 따라 복수의 직렬 저항 중 적어도 하나를 상기 기준 저항에 전기적으로 직렬 접속시키는 직렬 저항 선택부를 포함하여 구성되는 것을 특징으로 하는 데이터 구동 드라이버.
  7. 제 6 항에 있어서,
    상기 스위치는 상기 직렬 저항 선택부의 구동시 오프(OFF)되는 것을 특징으로 하는 데이터 구동 드라이버.
  8. 제 6 항에 있어서,
    상기 병렬 저항 선택부는 상기 복수의 병렬 접속 신호에 따라 상기 기준 저항과 상기 병렬 저항을 전기적으로 병렬 접속시키는 제 1 및 제 2 병렬 접속 스위치를 포함하여 구성되는 것을 특징으로 하는 데이터 구동 드라이버.
  9. 제 6 항에 있어서,
    상기 직렬 저항 선택부는,
    상기 복수의 직렬 접속 신호에 따라 상기 기준 저항과 제 1 직렬 저항을 전기적으로 직렬 접속시키는 제 1 및 제 2 직렬 접속 스위치; 및
    상기 복수의 직렬 접속 신호에 따라 상기 기준 저항과 상기 제 1 직렬 저항 및 제 2 직렬 저항을 전기적으로 직렬 접속시키는 제 3 및 제 4 직렬 접속 스위치를 포함하여 구성되는 것을 특징으로 하는 데이터 구동 드라이버.
  10. 제 9 항에 있어서,
    상기 제 2 직렬 접속 스위치는 제 3 및 제 4 직렬 접속 스위치의 온(ON)시 오프되는 것을 특징으로 하는 데이터 구동 드라이버.
  11. 복수의 데이터 라인과 복수의 게이트 라인에 의해 정의되는 화소 영역마다 형성된 복수의 화소와 상기 복수의 데이터 라인 각각에 접속된 복수의 데이터 링크 라인을 포함하는 디스플레이 패널;
    외부로부터 입력되는 디지털 데이터를 상기 디스플레이 패널에 알맞도록 정렬함과 아울러 복수의 채널 로드 제어 신호를 생성하는 타이밍 제어부;
    상기 복수의 데이터 링크 라인에 접속되어 상기 타이밍 제어부로부터 공급되는 상기 디지털 데이터를 아날로그 데이터 신호로 변환하여 상기 데이터 라인에 공급하는 복수의 데이터 구동 회로부; 및
    상기 복수의 게이트 라인을 구동하기 위한 게이트 구동 회로부를 포함하여 구성되며,
    상기 복수의 데이터 구동 회로부 각각은 제 1 항 내지 제 4 항 중 어느 한 항에 기재된 데이터 구동 드라이버를 포함하여 구성되는 것을 특징으로 하는 디스플레이 장치.
  12. 제 11 항에 있어서,
    상기 타이밍 제어부는 메모리부로부터 공급되는 로드 보상 데이터에 기초하여 상기 복수의 채널 로드 제어 신호를 생성하여 상기 데이터 구동 드라이버에 공급하며,
    상기 로드 보상 데이터는 상기 복수의 데이터 링크 라인 각각의 라인 길이에 따른 라인 저항 편차를 보상하도록 설정되어 상기 메모리부에 저장된 것을 특징으로 하는 디스플레이 장치.
  13. 제 11 항에 있어서,
    상기 복수의 채널 로드 제어 신호는 스위칭 신호, 복수의 병렬 접속 신호, 및 복수의 직렬 접속 신호를 포함하는 것을 특징으로 하는 디스플레이 장치.
  14. 제 13 항에 있어서,
    상기 복수의 로드 저항 설정부 각각은,
    상기 출력 버퍼부의 출력단에 접속된 기준 저항;
    상기 스위칭 신호에 따라 스위칭되어 상기 기준 저항을 상기 출력 채널에 접속시키는 스위치;
    상기 복수의 병렬 접속 신호에 따라 적어도 하나의 병렬 저항을 상기 기준 저항에 전기적으로 병렬 접속시키는 병렬 저항 선택부; 및
    상기 복수의 직렬 접속 신호에 따라 복수의 직렬 저항 중 적어도 하나를 상기 기준 저항에 전기적으로 직렬 접속시키는 직렬 저항 선택부를 포함하여 구성되는 것을 특징으로 하는 디스플레이 장치.
  15. 제 14 항에 있어서,
    상기 스위치는 상기 직렬 저항 선택부의 구동시 오프(OFF)되는 것을 특징으로 하는 디스플레이 장치.
  16. 제 14 항에 있어서,
    상기 병렬 저항 선택부는 상기 복수의 병렬 접속 신호에 따라 상기 기준 저항과 상기 병렬 저항을 전기적으로 병렬 접속시키는 제 1 및 제 2 병렬 접속 스위치를 포함하여 구성되는 것을 특징으로 하는 디스플레이 장치.
  17. 제 14 항에 있어서,
    상기 직렬 저항 선택부는,
    상기 복수의 직렬 접속 신호에 따라 상기 기준 저항과 제 1 직렬 저항을 전기적으로 직렬 접속시키는 제 1 및 제 2 직렬 접속 스위치; 및
    상기 복수의 직렬 접속 신호에 따라 상기 기준 저항과 상기 제 1 직렬 저항 및 제 2 직렬 저항을 전기적으로 직렬 접속시키는 제 3 및 제 4 직렬 접속 스위치를 포함하여 구성되는 것을 특징으로 하는 디스플레이 장치.
  18. 제 17 항에 있어서,
    상기 제 2 직렬 접속 스위치는 제 3 및 제 4 직렬 접속 스위치의 온(ON)시 오프되는 것을 특징으로 하는 디스플레이 장치.
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