KR20060013109A - Ｒｃ-딜레이 보상방법 - Google Patents

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Abstract

본 발명은 패드부내 각 연결배선들간 저항차에 의해 발생되는 RC-딜레이를 보상하기 위한 방법을 개시한다. 개시된 본 발명에 따른 RC-딜레이 보상방법은, 패널의 액티브 영역의 각 배선과 상기 액티브 영역 외측의 대응하는 각 패드간을 개별 연결하는 연결배선들간 길이 차이로 인한 저항차에 기인하여 발생되는 RC-딜레이를 보상해주기 위한 방법으로서, 액티브 영역 가장자리의 각 배선 부분에 서로 다른 캐패시턴스를 갖는 플로팅 캐패시터를 설치하여 각 패드들간에 저항(R)과 캐패시턴스(C)의 곱으로 표현되는 RC-딜레이 값이 동일하도록 하는 것을 특징으로 한다.

Description

ＲＣ-딜레이 보상방법{Method for compensating RC-delay of LCD}
도 1은 종래의 패드부를 도시한 도면.
도 2는 종래 패드들간 저항 차이를 설명하기 위한 도면.
도 3은 종래 액정표시장치의 저항차로 인한 화면불량을 설명하기 위한 도면.
도 4는 본 발명에 따른 RC-딜레이 보상방법을 설명하기 위한 도면.
도 5는 본 발명에 따른 보상에 의한 RC-딜레이 변화를 설명하기 위한 도면.
* 도면의 주요 부분에 대한 부호의 설명 *
42 : 게이트 배선 43 : 데이터 배선
44 : 화소전극 45 : 쇼트링 바
46 : 게이트 패드 47 : 연결배선
48a,48b,48c : 플로팅 캐패시터
본 발명은 액정표시장치에 관한 것으로, 보다 상세하게는, 패드부내 연결배선들간 길이 차이로 인한 저항차에 기인하는 RC-딜레이를 보상하기 위한 RC-딜레이 보상방법에 관한 것이다.
액정표시소자(Liquid Crystal Display: 이하, LCD)는 경량, 박형 및 저소비 전력 등의 특성을 갖기 때문에 CRT(Cathod-ray tube)를 대신하여 각종 정보기기의 단말기 또는 비디오기기 등에 사용되고 있다. 특히, 각 화소마다 스위칭 소자로서 박막트랜지스터(Thin Film Transistor: 이하, TFT)가 구비된 TFT-LCD는 응답 특성이 우수할 뿐만 아니라 고화소수에 적합하기 때문에 상기 CRT에 필적할만한 고화질 및 대형의 표시장치를 실현할 수 있다.
이러한 TFT-LCD는 크게 개별 제작된 상,하부기판이 액정층의 개재하에 합착되어 이루어진 액정패널과, 상기 액정패널의 후면에 배치되어 광원으로 기능하는 백라이트유니트, 및 상기 액정패널에 각종 신호를 인가하기 위한 회로부품들로 구성된다.
한편, 상기 TFT-LCD를 포함한 모든 표시장치에 사용되는 패널에는 액티브 영역(active area), 즉, 표시영역을 구동시키기 위한 스캐닝 및 비디오 신호를 인가하기 위해서, 또한, 패널과 접촉해 있는 드라이버(Driver)를 구동시기 위해서 신호용 커넥터가 연결된다.
이에 따라, 도 1에 도시된 바와 같이, 패널 가장자리부, 즉, 패드부에는 상기 커넥터를 통하여 패널 액티브 영역(A/R)의 각 화소에 신호를 인가하기 위한 연결배선(4)을 설치해준다. 통상, 이러한 연결배선(4)을 라우팅(routing) 배선 또는 팬-아웃(Fan-out) 배선이라고 칭하며, 이와같은 연결배선(4)은 일반적으로 게이트 또는 데이터 배선(도시안됨)과 TCP 본딩이 이루어지는 패드(2)간을 개별 연결시키도록 형성된다.
그런데, 종래의 패널 구조에서는, 도 1에 도시된 바와 같이, 중간에 배치된 패드(# ch/2 pin)와 최외곽에 배치된 패드(#1 pin)에서의 저항들이 연결배선들(4)간 길이 차이로 인해 2배 이상의 차이를 보일 수 있으며, 이에 따라, RC-딜레이로 인한 화면 불량이 발생하게 된다.
도 2는 패드부내 저항 차이를 도시한 그래프로서, 도시된 바와 같이, 중간에 배치된 패드(# ch/2 pin)을 기준으로 양측(#1 pin, #last pin)으로 갈수록 상대적으로 저항이 커짐을 볼 수 있다.
이러한 저항의 차이는 고정세 제품에서 더욱 심각하게 나타나며, 예컨데, SXGA급 이상의 고정세 제품에 적용될 때는 도 3에 도시된 바와 같이 패드들간 경계영역에서 휘도 차이가 유발되므로써, 각 패드별 블럭 형태의 화면 품위 저하로 나타나게 된다.
도 3에서, 도면부호 30은 액정패널, 32는 PCB, 34는 TCP, 36은 소오스 드라이버를 각각 나타낸다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 안출된 것으로서, 패드부내 연결배선들간 길이 차이로 인한 저항차에 기인하여 발생되는 RC-딜레이를 보상해주기 위한 RC-딜레이 보상방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명은, 패널의 액티브 영역의 각 배선과 상기 액티브 영역 외측의 대응하는 각 패드간을 개별 연결하는 연결배선들 간 길이 차이로 인한 저항차에 기인하여 발생되는 RC-딜레이를 보상해주기 위한 방법으로서, 액티브 영역 가장자리의 각 배선 부분에 서로 다른 캐패시턴스를 갖는 플로팅 캐패시터(floating capacitor)를 설치하여 각 패드들간에 저항(R)과 캐패시턴스(C)의 곱으로 표현되는 RC-딜레이 값이 동일하도록 하는 것을 특징으로 하는 RC-딜레이 보상방법을 제공한다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
먼저, 본 발명의 기술적 원리를 간략하게 설명하면, 본 발명은 패드들과 배선들간을 개별 연결하는 연결배선들간 길이 차이로 인한 저항차에 기인하여 발생되는 RC-딜레이에 의한 화면 품위 저하를 플로팅 캐패시터(floating capacitor)를 추가 설치하여 보상해준다.
즉, RC-딜레이 값은 저항(R)과 캐패시턴스(C)의 곱으로 표현되는 바, 본 발명은 각 패드에서의 저항(R)차를 고려하여 각 패드와 연결되는 각 배선에 서로 다른 캐패시턴스(capacitance)를 갖는 플로팅 캐패시터를 추가 설치해줌으로써, 상기 저항 차이를 서로 다른 값의 캐패시턴스(C)로 보상해준다. 이때, 각 플로팅 캐패시터는, 예컨데, 저항(R)에 반비례하는 값의 캐패시턴스를 갖도록 형성한다.
이렇게 하면, 패드들간에는 연결배선에 의한 저항차가 존재하겠지만, 저항차를 고려하여 각 배선에서의 캐패시턴스 차이를 줌으로써, 모든 패드들에서 동일한 RC-딜레이 값을 갖도록 만들 수 있으며, 이에 따라, RC-딜레이에 의한 화면 품위 저하는 발생되지 않는다.
도 4는 본 발명에 따른 RC-딜레이 보상방법을 설명하기 위한 도면이다. 도시된 바와 같이, 본 발명은 액티브 영역 가장자리의 각 배선들 부분에, 예컨데, 게이트 배선들(42) 부분에 서로 다른 값의 캐패시턴스(C1, C2, C3)를 갖는 플로팅 캐패시터들(48a, 48b, 48c)을 설치해준다.
이 경우, 액티브 영역의 각 게이트 배선들(42)에는 대응하는 패드(46) 및 연결배선(47)을 통해 신호들이 입력되는 바, 상기 연결배선들(47)간 길이 차이로 인한 저항차에 의해 이미 액티브 영역에서는 신호의 왜곡이 발생된다. 그런데, 각 게이트 배선(42)의 액티브 영역 가장자리 부분에 서로 다른 캐패시턴스를 갖는 플로팅 캐패시터(C1, C2, C3)를 설치한 것과 관련해서, 상기 저항 차이는 캐패시턴스 차이에 의해 보상되며, 따라서, 모든 게이트 배선들(42)에서 동일한 RC-딜레이 값을 갖게 된다.
다시말해, 도 5에 도시된 바와 같이, 모든 배선들은 동일한 파형(waveform)을 모든 영역에서 유지할 수 있게 된다.
따라서, 본 발명은 모든 배선에서 동일한 RC-딜레이 값을 갖도록 하는 바, RC-딜레이로 인한 각 패드별 블럭 형태의 화면품위 저하는 일어나지 않으며, 그래서, 고정세이면서도 화면품위가 우수한 패널, 예컨데, 액정패널을 구현할 수 있게 된다.
상기 연결배선의 길이 차이에 의한 RC-딜레이 차이를 보상해줌에 있어서, 각 연결배선간 저항차는 수Ω차이를 보이므로, 각 플로팅 캐패시터의 캐패시턴스도 불 필요하게 클 필요는 없으며, 특히, 각 플로팅 캐패시터의 캐패시턴스는 하기의 식에 준하여 설정한다.
(식 1) #1 pin : R1×C1=τ (τ= RC-딜레이 값)
#2 pin : R2×C2=τ
∴ C2=C1×R1/R2
아울러, 각 플로팅 캐패시터는 전체 게이트 배선 딜레이 특성에 맞게 적절한 캐패시턴스를 채택하여 형성한다.
상기에서, 각 배선에 설치된 플로팅 캐패시터에 있어서, 하부전극은 게이트 배선 물질로, 유전막은 게이트절연막 및 보호막 물질로, 그리고, 상부전극은 화소전극용 ITO로 이루어진다.
한편, 전술한 본 발명의 실시예는 액정패널에 대해 설명하였지만, 그 이외에 연결배선이 설치되는 모든 패널 구조에 적용 가능하다.
이상에서와 같이, 본 발명은 액티브 영역 가장자리의 각 배선 부분에 서로 다른 캐패시턴스를 갖는 플로팅 캐패시터를 설치해줌으로써, 연결배선들간 길이 차이로 인한 저항차에 기인하는 RC-딜레이 값을 용이하게 보상해줄 수 있으며, 따라서, 패드별 블럭 형태의 화면 특성 저하를 방지할 수 있다.
특히, 패널이 고정세화되면서 더욱 심하게 나타나는 RC-딜레이를 충분히 보상해줄 수 있는 바, 화면 품위가 우수한 고정세의 패널을 구현할 수 있다.
이상, 여기에서는 본 발명의 특정 실시예에 대하여 설명하고 도시하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 특허청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.

Claims (2)

  1. 패널의 액티브 영역의 각 배선과 상기 액티브 영역 외측의 대응하는 각 패드간을 개별 연결하는 연결배선들간 길이 차이로 인한 저항차에 기인하여 발생되는 RC-딜레이를 보상해주기 위한 방법으로서,
    액티브 영역 가장자리의 각 배선 부분에 서로 다른 캐패시턴스를 갖는 플로팅 캐패시터를 설치하여 각 패드들간에 저항(R)과 캐패시턴스(C)의 곱으로 표현되는 RC-딜레이 값이 동일하도록 하는 것을 특징으로 하는 RC-딜레이 보상방법.
  2. 제 1 항에 있어서, 상기 각 연결배선에서의 플로팅 캐패시터는 하기의 식에 따른 캐패시턴스를 갖도록 설치하는 것을 특징으로 하는 RC-딜레이 보상방법.
    (식) #1 pin : R1×C1=τ (τ= RC-딜레이 값)
    #2 pin : R2×C2=τ
    ∴ C2=C1×R1/R2
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US11818485B2 (en) 2021-04-06 2023-11-14 Samsung Electronics Co., Ltd. Image sensor including spider routing

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