JP2024007362A - イメージセンサ - Google Patents

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Abstract

【課題】特性を改善させたイメージセンサを提供する。【解決手段】第１の基板１００上の第１の配線１４０と、第２の配線１６０の上に形成されて第２の配線に接続された第２のトランジスタが下部に形成された第２の基板２００と、第４、第５の配線２４６、２４８上に形成された第３の基板４００と、第３の基板の上に形成されたカラーフィルターアレイ層と、カラーフィルターアレイ層上に形成されたマイクロレンズ６６５と、第３の基板内に形成され、第３の基板の下部を貫通して感光素子に隣接し、第４の配線に接続される転送ゲート（ＴＧ）４４０と、ＴＧに隣接する第３の基板の下部に形成されて第５の配線に接続される浮遊拡散（ＦＤ）領域４５０と、第２の基板を貫通して第２のトランジスタ及び第５の配線に接続される第１の貫通電極３２２と、第２の基板を貫通して第１、第３の配線に接触し、第４の配線に接続される第２の貫通電極３２４と、を備える。【選択図】図２

Description

本発明は、イメージセンサに関する。
電子産業が高度で発展することにつれてイメージセンサのサイズが逐次小さくなり、これにより該当イメージセンサの高集積化に対するニーズを満たすために様々な研究がなされている。
特開２０２２－３４５２２号公報
本発明は、上記従来技術に鑑みてなされたものであって、本発明の目的は、改善させた特性を有するイメージセンサを提供することにある。
上記目的を達成するためになされた本発明の一態様によるイメージセンサは、第１のトランジスタが上部に形成された第１の基板と、前記第１の基板の上に形成されて前記第１のトランジスタに電気的に接続される第１の配線と、前記第１の配線の上に形成された第２及び第３の配線と、前記第２及び第３の配線の上に形成されて前記第２の配線に電気的に接続される第２のトランジスタが下部に形成された第２の基板と、前記第２の基板の上に形成された第４及び第５の配線と、前記第４及び第５の配線の上に形成された第３の基板と、前記第３の基板の上に形成されて複数のカラーフィルターを有するカラーフィルターアレイ層と、前記カラーフィルターアレイ層上に形成されたマイクロレンズと、前記第３の基板内に形成された感光素子と、前記第３の基板の下部を貫通して前記感光素子に隣接し、前記第４の配線に電気的に接続される転送ゲート（ＴＧ）と、前記転送ゲートに隣接する前記第３の基板の下部に形成されて前記第５の配線に電気的に接続される浮遊拡散（ＦＤ）領域と、前記第２の基板を貫通して前記第２のトランジスタ及び前記第５の配線に電気的に接続される第１の貫通電極と、前記第２の基板を貫通して前記第１及び第３の配線に接触し、前記第４の配線に電気的に接続される第２の貫通電極と、を備えることを特徴とする。
上記目的を達成するためになされた本発明の他の態様によるイメージセンサは、垂直方向に順次積層され、画素が形成される画素領域、及び前記画素領域を取り囲んで前記垂直方向への電気的信号の伝達のための接続配線が形成される接続領域を含む第１～第３の基板と、前記画素領域内で前記第２の基板の下に形成された第１のトランジスタと、前記画素領域内で前記第１のトランジスタの下に形成されて前記第１のトランジスタに電気的に接続される第１の配線と、前記接続領域内で前記第２の基板の下に形成された第２の配線と、前記画素領域内で前記第２の基板を貫通して前記第１の配線に電気的に接続される第１の貫通電極と、前記接続領域内で前記第２の基板を貫通して前記第２の配線に電気的に接続される第２の貫通電極と、前記第２の基板の上に形成されて前記第１及び第２の貫通電極にそれぞれ電気的に接続され、前記画素領域及び前記接続領域内にそれぞれ形成された第１及び第２の接着パッドと、前記第１及び第２の接着パッドの上に形成されてこれらにそれぞれ電気的に接続される第３及び第４の配線と、前記画素領域内で前記第３の基板内に形成された感光素子と、前記画素領域内で前記第３の基板の下部を貫通して前記感光素子に隣接し、前記第４の配線に電気的に接続される転送ゲート（ＴＧ）と、前記転送ゲートに隣接する前記第３の基板の下部に形成されて前記第３の配線に電気的に接続される浮遊拡散（ＦＤ）領域と、を備え、前記第４の配線は、前記画素領域から前記接続領域に延在して前記画素領域の各々及び前記接続領域の少なくとも一部に形成されることを特徴とする。
上記目的を達成するためになされた本発明の更に他の態様によるイメージセンサは、垂直方向に順次積層され、画素が形成される画素領域、前記画素領域を取り囲んで前記垂直方向への電気的信号伝達のための接続配線が形成される接続領域、及び前記接続領域を取り囲んで外部から電気的信号が印加されるための入出力パッドが形成されるパッド領域を有する第１～第３の基板と、前記画素領域内で前記第１の基板の上に形成された第１のトランジスタと、前記接続領域及び前記パッド領域内で前記第１のトランジスタの上にそれぞれ形成された第１及び第２の配線と、前記接続領域及び前記パッド領域内にそれぞれ形成されて前記第１及び第２の配線にそれぞれ電気的に接続される第１及び第２の接着パッドと、前記画素領域内で前記第２の基板の下に形成された第２～第４のトランジスタと、前記画素領域内で前記第２のトランジスタの下に形成されて前記第２のトランジスタに電気的に接続される第３の配線と、前記接続領域内で前記第２の基板の下に形成された第４の配線と、前記画素領域内で前記第２の基板を貫通して前記第３の配線に電気的に接続される第１の貫通電極と、前記接続領域内で前記第２の基板を貫通して前記第４の配線に電気的に接続される第２の貫通電極と、前記第２の基板の上に形成されて前記第１及び第２の貫通電極にそれぞれ電気的に接続され、前記画素領域及び前記接続領域内にそれぞれ形成された第３及び第４の接着パッドと、前記第３及び第４の接着パッドの上に形成されてこれらにそれぞれ電気的に接続される第５及び第６の配線と、前記画素領域内で前記第３の基板内に形成された感光素子と、前記画素領域内で前記第３の基板の下部を貫通して前記感光素子に隣接し、前記第６の配線に電気的に接続される転送ゲート（ＴＧ）と、前記転送ゲートに隣接する前記第３の基板の下部に形成されて前記第５の配線に電気的に接続される浮遊拡散（ＦＤ）領域と、前記画素領域内で前記第３の基板の上に形成されて複数のカラーフィルターを有するカラーフィルターアレイ層と、前記画素領域内で前記カラーフィルターアレイ層上に形成されたマイクロレンズと、を備え、前記第６の配線は、前記画素領域から前記接続領域に延在して前記画素領域の各々及び前記接続領域の少なくとも一部に形成されることを特徴とする。
本発明のイメージセンサによると、増幅トランジスタ、選択トランジスタ、及びリセットトランジスタが形成される基板に電気的に接続される各種の配線を形成するための空間の自由度を増大させて配線を効率よく配置することで、イメージセンサの集積度を向上させることができる。
本発明の一実施形態によるイメージセンサに含まれる領域を説明するための平面図である。 イメージセンサを説明するための断面図である。 本発明の一実施形態によるイメージセンサを形成する方法を説明するための断面図である。 本発明の一実施形態によるイメージセンサを形成する方法を説明するための断面図である。 本発明の一実施形態によるイメージセンサを形成する方法を説明するための平面図である。 本発明の一実施形態によるイメージセンサを形成する方法を説明するための断面図である。 本発明の一実施形態によるイメージセンサを形成する方法を説明するための断面図である。 本発明の一実施形態によるイメージセンサを形成する方法を説明するための断面図である。 本発明の一実施形態によるイメージセンサを形成する方法を説明するための断面図である。 本発明の一実施形態によるイメージセンサを形成する方法を説明するための平面図である。 本発明の一実施形態によるイメージセンサを形成する方法を説明するための断面図である。 本発明の一実施形態によるイメージセンサを形成する方法を説明するための平面図である。 本発明の一実施形態によるイメージセンサを形成する方法を説明するための断面図である。 本発明の一実施形態によるイメージセンサを形成する方法を説明するための平面図である。 本発明の一実施形態によるイメージセンサを形成する方法を説明するための断面図である。 本発明の一実施形態によるイメージセンサを形成する方法を説明するための断面図である。 本発明の一実施形態によるイメージセンサを形成する方法を説明するための断面図である。 本発明の一実施形態によるイメージセンサを形成する方法を説明するための断面図である。 本発明の一実施形態によるイメージセンサの他の例を説明するための断面図である。 本発明の一実施形態によるイメージセンサの他の例を説明するための断面図である。 本発明の一実施形態によるイメージセンサの他の例の製造方法を説明するための断面図である。 本発明の一実施形態によるイメージセンサの他の例も製造方法を説明するための断面図である。 本発明の一実施形態によるイメージセンサの他の例を説明するための断面図である。 本発明の一実施形態によるイメージセンサの他の例を説明するための平面図であり、図１０に対応する図である。 本発明の一実施形態によるイメージセンサの他の例を説明するための平面図であり、図１４に対応する図である。 本発明の一実施形態によるイメージセンサの他の例を説明するための平面図であり、図１４に対応する図である。 本発明の一実施形態によるイメージセンサの他の例を説明するための断面図であり、図２に対応する図である。 本発明の一実施形態によるイメージセンサの他の例を説明するための断面図であり、図２７に対応する図である。
以下、本発明の画素分離構造物、これを含むイメージセンサ、及びその製造方法を実施形するための形態の具体例を、図面を参照しながら詳細に説明する。
本明細書において、物質、層（膜）、領域、パッド、電極、パターン、構造物、又は工程が「第１」、「第２」、及び／又は「第３」と言及する場合、このような部材を限定することではなく、単に各物質、層（膜）、領域、電極、パッド、パターン、構造物、及び工程を区分するためである。そこで、「第１」、「第２」、及び／又は「第３」は、各物質、層（膜）、領域、電極、パッド、パターン、構造物、及び工程について、それぞれ選択的に又は交換的に使用可能である。
また、基板、又は第１の基板、第２の基板、及び／又は第３の基板を基準に定義される第１～第３の領域（Ｉ、ＩＩ、ＩＩＩ）は、説明する部分によってこれらの内部にのみ定義されるか、或いは、これらの内部だけではなく、その上下部の空間まで含む概念として使用され得る。
一方、基準となる基板、又は第１の基板、第２の基板、及び／又は第３の基板の表面に対して平行な方向は水平方向に、表面に対して垂直な方向は垂直方向と呼ぶ。水平方向として互いに交差する第１及び第２の方向（Ｄ１、Ｄ２）、及び垂直方向として第３の方向（Ｄ３）が例示として本明細書で使用する。
本明細書において、上に（ｕｐ）と下に（ｄｏｗｎ）、上に（ｏｎ、ｏｖｅｒ）と下に（ｂｅｎｅａｔｈ、ｕｎｄｅｒ）、上面（ｕｐｐｅｒ ｓｕｒｆａｃｅ）と下面（ｌｏｗｅｒ ｓｕｒｆａｃｅ）、及び上部（ｕｐｐｅｒ ｐｏｒｔｉｏｎ）と下部（ｌｏｗｅｒ ｐｏｒｔｉｏｎ）は、それぞれ垂直方向を基準に両側を示すための相対的な概念であって絶対的なものではなく、説明する部分によって互いに反対の意味を有することもある。
図１は、本発明の一実施形態によるイメージセンサに含まれる領域を説明するための平面図であり、図２は、イメージセンサを説明するための断面図である。
図１に示すように、イメージセンサは、第１～第３の領域（Ｉ、ＩＩ、ＩＩＩ）を含む。
本実施形態において、第１の領域（Ｉ）は画素が形成される画素領域であり、第２の領域（ＩＩ）は、垂直方向、即ち第３の方向（Ｄ３）に電気的信号を伝達するための接続配線が形成された接続領域であり、第３の領域（ＩＩＩ）は外部から電気的信号が印加される入出力パッドが形成されるパッド領域である。本実施形態において、第２の領域（ＩＩ）は第１の領域（Ｉ）を取り囲み、第３の領域（ＩＩＩ）は第２の領域（ＩＩ）を取り囲むが、本発明は、これに限定されるものではない。例えば、第２の領域（ＩＩ）は第１の領域（Ｉ）を完全に取り囲むことなく一側又は両側にのみ形成され得る、また第３の領域（ＩＩＩ）も第２の領域（ＩＩ）を完全に取り囲むことなく一側又は両側にのみ形成され得る。
一方、図２以降の図面は、第１～第３の領域（Ｉ、ＩＩ、ＩＩＩ）の一部に形成されたＸ（特定の）領域に対してのみ示す。
図２に示すように、イメージセンサは、第３の方向（Ｄ３）に沿って順次積層された第１～第３の基板（１００、２００、４００）を含む。
第１～第３の基板（１００、２００、４００）のそれぞれは、例えばシリコン、ゲルマニウム、シリコン－ゲルマニウムなどのような半導体物質、又は、例えばＧａＰ、ＧａＡｓ、ＧａＳｂなどのようなＩＩＩ－Ｖ族化合物を含む。他の実施形態によると、第１～第３の基板（１００、２００、４００）の一部又は全部は、ＳＯＩ（Ｓｉｌｉｃｏｎ－Ｏｎ－Ｉｎｓｕｌａｔｏｒ）基板、又はＧｅＯＩ（Ｇｅｒｍａｎｉｕｍ－Ｏｎ－Ｉｎｓｕｌａｔｏｒ：ＧＯＩ）基板である。
本実施形態において、第３の基板４００は、光を収容し、これを電子信号に変換する素子が形成される基板であり、第２の基板２００は変換された電子信号を電圧信号に変換する素子が形成される基板であり、第１の基板１００は、電子信号、電圧信号などの電気的信号を処理するロジック回路が形成される基板である。
これにより、第１の基板１００上には第１～第３の領域（Ｉ、ＩＩ、ＩＩＩ）内で様々なロジック回路パターンが形成され、図面上ではロジック回路パターンとして第１のトランジスタが示されている。
第１の基板１００上には第１の素子分離パターン１１０が形成され、これにより側壁で取り囲まれる第１のアクティブパターン１０５が第１の基板１００上に定義される。第１のトランジスタは、第１の基板１００上に形成された第１のゲート電極１２０と、これに隣接する第１のアクティブパターン１０５の部分にそれぞれ形成された第１の不純物領域１０３とを含む。
第１の基板１００の上には第１の層間絶縁膜１７０が形成され、第１の層間絶縁膜１７０内には、コンタクトプラグ、ビア、及び配線が形成される。図面上では、例示として第１のゲート電極１２０の上面に、第３の方向（Ｄ３）に順次積層された第１のコンタクトプラグ１３０、第１の配線１４０、第１のビア１５０、第２の配線１６０、及び第２のビア１８０が示されているが、本発明は、これに限定されるものではなく、より多くの数のコンタクトプラグ、ビア、及び配線が更に多くの層に形成される。
本実施形態において、第１の層間絶縁膜１７０上には、第１及び第２の接着膜（１７５、２７５）が第３の方向（Ｄ３）に積層される。ここで、第１の接着膜１７５を貫通して第２及び第３の領域（ＩＩ、ＩＩＩ）内にそれぞれ形成された第２のビア１８０にそれぞれ接触する第１及び第２の接着パッド（１９２、１９４）が第２及び第３の領域（ＩＩ、ＩＩＩ）内にそれぞれ形成され、第２の接着膜２７５を貫通して第１及び第２の接着パッド（１９２、１９４）にそれぞれ接触する第３及び第４の接着パッド（２９６、２９８）が第２及び第３の領域（ＩＩ、ＩＩＩ）内にそれぞれ形成される。
第３の方向（Ｄ３）に積層された第１及び第２の接着膜（１７５、２７５）は共に第１の接着膜構造物を形成し、第３の方向（Ｄ３）に積層された第１及び第３の接着パッド（１９２、２９６）は共に第１の接着パッド構造物を形成し、第３の方向（Ｄ３）に積層された第２及び第４の接着パッド（１９４、２９８）は共に第２の接着パッド構造物を形成する。
第２の接着膜２７５並びに第３及び第４の接着（パッド２９６、２９８）と第２の基板２００との間には、第２の層間絶縁膜２７０が形成される。第２の基板２００は、第３の方向（Ｄ３）に互いに対向する第１及び第２の面（２０１、２０９）を含み、図面上では、第１及び第２の面（２０１、２０９）がそれぞれ第２の基板２００の上面及び下面として示されている。これにより、第２の層間絶縁膜２７０は、第２の基板２００の第２の面２０９に接触することになる。
図５を共に参照すると、本実施形態において、第２の基板２００の下には、第２～第４のトランジスタが形成される。
本実施形態において、第１の領域（Ｉ）内で、第２の基板２００の下には、側壁が第２の素子分離パターン２１０により取り囲まれる第２～第４のアクティブパターン（２０２、２０４、２０６）が形成される。
第２のトランジスタは、第２の基板２００の第２の面２０９の下に形成された第２のゲート電極２２２と、第２のゲート電極２２２に隣接する第２のアクティブパターン２０２の下にそれぞれ形成された第２の不純物領域２０３とを含み、第３のトランジスタは、第２の基板２００の第２の面２０９の下に形成された第３のゲート電極２２４と、第３のゲート電極２２４に隣接する第３のアクティブパターン２０４の下にそれぞれ形成された第３の不純物領域２０５とを含み、第４のトランジスタは、第２の基板２００の第２の面２０９の下に形成された第４のゲート電極２２６と、第４のゲート電極２２６に隣接する第４のアクティブパターン２０６の下にそれぞれ形成された第４の不純物領域２０７とを含む。
一実施形態において、第２のトランジスタは増幅（Ｓｏｕｒｃｅ Ｆｏｌｌｏｗｅｒ：ＳＦ）トランジスタであり、第３のトランジスタは選択（ｓｅｌｅｃｔ）トランジスタであり、第４のトランジスタはリセット（ｒｅｓｅｔ）トランジスタである。
本実施形態において、第３及び第４のトランジスタは第１の方向（Ｄ１）に互いに離隔し、第２のトランジスタは第３及び第４のトランジスタから第２の方向（Ｄ２）に離隔するが、本発明は、これに限定されるものではない。
第２の層間絶縁膜２７０内には、コンタクトプラグ、ビア、及び配線が形成される。図面上では、例示として第１の領域（Ｉ）内で、第２のゲート電極２２２の下面に接触する第２のコンタクトプラグ２３２、第２のコンタクトプラグ２３２の下面に接触する第３の配線２４２、及び第２及び第３の領域（ＩＩ、ＩＩＩ）内で、第３の配線２４２と同一層にそれぞれ形成された第４及び第５の配線（２４６、２４８）が示されている。
また、図面上では、例示として第１の領域（Ｉ）内で第３の配線２４２よりも下に形成された第６の配線２６４、並びに第２及び第３の領域（ＩＩ、ＩＩＩ）内で第６の配線２６４と同一層にそれぞれ形成された第７及び第８の配線（２６６、２６８）が示され、第４の配線２４６と第７の配線２６６との間には第３のビア２５６が形成されてこれらを互いに電気的に接続し、第５の配線２４８と第８の配線２６８との間には第４のビア２５８が形成されてこれらを互いに電気的に接続する。
一方、第２の領域（ＩＩ）内で、第７の配線２６６と第３の接着パッド２９６との間には第５のビア２８６が形成されてこれらを互いに連結し、第３の領域（ＩＩＩ）内で、第８の配線２６８と第４の接着パッド２９８との間には第６のビア２８８が形成されてこれらを互いに連結する。
但し、本発明は、上述したものに限定されず、第２の層間絶縁膜２７０内には、更に多くの数のコンタクトプラグ、ビア、及び配線が更に多くの層に形成される。
本実施形態において、第３の領域（ＩＩＩ）内で、第２の基板２００及び第２の層間絶縁膜２７０の上部を貫通して第５の配線２４８に接触する入出力パッド３０６が形成される。入出力パッド３０６は、例えばワイヤボンディングにより外部回路に連結され、これより電気的信号が印加される。
第２の基板２００の第１の面２０１上には、第３の層間絶縁膜３１０が形成される。第１の領域（Ｉ）内には、第２の基板２００、第３の層間絶縁膜３１０、及び第２の層間絶縁膜２７０の上部を貫通して第３の配線２４２の上面に接触する第１の貫通電極３２２が形成される。但し、第１の貫通電極３２２は、第２の基板２００を貫通する第１の絶縁パターン３０２により第２の基板２００とは絶縁される。また、第２の領域（ＩＩ）内には、第２の基板２００、第３の層間絶縁膜３１０、及び第２の層間絶縁膜２７０の上部を貫通して第４の配線２４６の上面に接触する第２の貫通電極３２４が形成される。但し、第２の貫通電極３２４は、第２の基板２００を貫通する第２の絶縁パターン３０４により第２の基板２００とは絶縁される。
本実施形態において、第３の層間絶縁膜３１０、並びに第１及び第２の貫通電極（３２２、３２４）上には、第３及び第４の接着膜（３１５、５０５）が第３の方向（Ｄ３）に積層される。ここで、第３の接着膜３１５を貫通して第１及び第２の貫通電極（３２２、３２４）にそれぞれ接触する第５及び第６の接着パッド（３３２、３３４）が第１及び第２の領域（Ｉ、ＩＩ）内にそれぞれ形成され、第４の接着膜５０５を貫通して第５及び第６の接着パッド（３３２、３３４）にそれぞれ接触する第７及び第８の接着パッド（５２４、５２６）が第１及び第２の領域（Ｉ、ＩＩ）内にそれぞれ形成される。
第３の方向（Ｄ３）に積層された第３及び第４の接着膜（３１５、５０５）は共に第２の接着膜構造物を形成し、第３の方向（Ｄ３）に積層された第５及び第７の接着パッド（３３２、５２４）は共に第３の接着パッド構造物を形成し、第３の方向（Ｄ３）に積層された第６及び第８の接着パッド（３３４、５２６）は共に第４の接着パッド構造物を形成する。
第４の接着膜５０５及び第７及び第８の接着パッド（５２４、５２６）と第３の基板４００との間には、第４の層間絶縁膜５００が形成される。第３の基板４００は、第３の方向（Ｄ３）に互いに対向する第１及び第２の面（４０１、４０９）を含み、図面上では、第１及び第２の面（４０１、４０９）がそれぞれ第３の基板４００の上面及び下面として示されている。これにより、第４の層間絶縁膜５００は、第３の基板４００の第２の面４０９に接触する。
本実施形態において、第１の領域（Ｉ）内には、第３の基板４００を貫通して第３の方向（Ｄ３）に延在する画素分離構造物４１０と、画素分離構造物４１０により定義される各単位画素領域内に形成された感光素子４３０と、第３の基板４００の下部を貫通して第３の方向（Ｄ３）に延在し、感光素子４３０に接触して第３の基板４００の第２の面４０９の下に突出した下部が第４の層間絶縁膜５００により覆われた転送ゲート（Ｔｒａｎｓｆｅｒ Ｇａｔｅ：ＴＧ）４４０と、ＴＧ４４０に隣接する第３の基板４００の下部に形成された浮遊拡散（Ｆｌｏａｔｉｎｇ Ｄｉｆｆｕｓｉｏｎ：ＦＤ）領域４５０と、を更に含む。
一実施形態において、第３の基板４００の一部又は全部には、ｐ型不純物がドープされてｐ型ウェルが形成される。
図１２と共に参照すると、画素分離構造物４１０は、第３の基板４００の第１の領域（Ｉ）内、並びに第１及び第２の領域（Ｉ、ＩＩ）の境界で、第３の基板４００の第２の面４０９から第１の面４０１まで第３の方向（Ｄ３）に沿って延在する。
本実施形態において、画素分離構造物４１０は、下部又は上部から見ると、例えば四角状のような多角形状の第１の画素分離パターン４１２と、第１の画素分離パターン４１２により定義される領域内に形成されて第１の画素分離パターン４１２から第１の方向（Ｄ１）又は第２の方向（Ｄ２）に延在する第２の画素分離パターン４１４とを含む。これにより、第３の基板４００の第１の領域（Ｉ）には画素分離構造物４１０に含まれる第１及び第２の画素分離パターン（４１２、４１４）によりそれぞれ取り囲まれて単位画素がそれぞれ形成される単位画素領域が定義され、単位画素領域は、第１の領域（Ｉ）内で、第１及び第２の方向（Ｄ１、Ｄ２）に沿って複数配列される。
本実施形態において、各第１及び第２の画素分離パターン（４１２、４１４）は、第３の方向（Ｄ３）に延在するコア（ｃｏｒｅ）と、コアの側壁を覆うシェル（ｓｈｅｌｌ）とを含む。ここで、コアは、例えば不純物がドープ又はノンドープのポリシリコンを含み、シェルは、例えばシリコン酸化物、シリコン窒化物などのような絶縁物質を含む。
一方、第１の領域（Ｉ）内で、画素分離構造物４１０に隣接する第３の基板４００部分には、例えばホウ素のようなｐ型不純物がドープされた第５の不純物領域４２０が形成される。ここで、第５の不純物領域４２０のｐ型不純物濃度は、ｐ型ウェルのｐ型不純物濃度よりも高い。
一実施形態において、感光素子４３０は、フォトダイオード（ＰＤ）の一部である。これにより、感光素子４３０は、第３の基板４００の第１の領域（Ｉ）内に形成されたｐ型ウェル内に、例えばリン（Ｐ）のようなｎ型不純物がドープされた不純物領域であり、これにより感光素子４３０とｐ型ウェルとは共にＰＮ接合ダイオードを形成する。本実施形態において、感光素子４３０は、第１及び第２の画素分離パターン（４１２、４１４）により定義される各単位画素領域内に形成される。
転送ゲート（ＴＧ）４４０は、第５のゲート電極４４０を含んで第３の基板４００の第２の面４０９から第３の方向（Ｄ３）に沿って上に延在する埋立部と、埋立部の下に形成されて第３の基板４００の第２の面４０９よりも低い底面を有する突出部とを含む。本実施形態において、ＴＧ４４０は、第１及び第２の画素分離パターン（４１２、４１４）により定義される各単位画素領域内に形成される。他の実施形態において、ＴＧ４４０は、上部又は下部から見ると、互いに隣接する４つの単位画素領域の中央部に対して凹むＬ字状を有する。
ＦＤ領域４５０は、ＴＧ４４０に隣接する第３の基板４００の下部に、例えばホウ素のようなｎ型不純物がドープされた領域である。他の実施形態において、ＦＤ領域４５０は、上部又は下部から見ると、互いに隣接する４つの単位画素領域の中央部に共通して形成され、これにより互いに隣接する４つのＴＧ４４０により取り囲まれる。
第４の層間絶縁膜５００内には、コンタクトプラグ、ビア、及び配線が形成される。図面上では、例示として第１の領域（Ｉ）内で、第５のゲート電極４４０及びＦＤ領域４５０の下面にそれぞれ接触する第３及び第４のコンタクトプラグ（４６２、４６４）、第３及び第４のコンタクトプラグ（４６２、４６４）の下面にそれぞれ接触する第９及び第１０の配線（４７２、４７４）、並びに第２の領域（ＩＩ）内で、第９及び第１０の配線（４７２、４７４）と同一層に形成された第１１の配線４７６が示されている。
また、図面上では、例示として第１の領域（Ｉ）内で、第９及び第１０の配線（４７２、４７４）よりも下に形成された第１２及び第１３の配線（４９２、４９４）が示され、第９の配線４７２と第１２の配線４９２との間には第７のビア４８２が形成され、第１０の配線４７４と第１３の配線４９４との間には第８のビア４８４が形成される。
一方、第１の領域（Ｉ）内で、第１３の配線４９４と第７の接着パッド５２４との間には第９のビア５１４が形成され、第２の領域（ＩＩ）内で、第１２の配線４９２と第８の接着パッド５２６との間には第１０のビア５１６が形成される。
但し、一実施形態において、第１２の配線４９２は、第２の領域（ＩＩ）の一部から第３の領域（ＩＩＩ）の一部まで延在し、これにより第２及び第３の領域（ＩＩ、ＩＩＩ）に共通して形成される。即ち、第１の領域（Ｉ）に形成されたＴＧ４４０は、第１の領域（Ｉ）内に形成された第３のコンタクトプラグ４６２、第９の配線４７２、及び第７のビア４８２、並びに第１及び第２の領域（Ｉ、ＩＩ）内に共通して形成された第１２の配線４９２を介して第２の領域（ＩＩ）内に形成された第１０のビア５１６に電気的に接続され、また第８の接着パッド５２６、第６の接着パッド３３４、及び第２の貫通電極３２４を介して第２の基板２００の下に形成された配線及びビアに電気的に接続される。
これに加えて、ＴＧ４４０は、第２の基板２００の下に形成された配線及びビアと、第３の接着パッド２９６及び第１の接着パッド１９２を介して第１の基板１００の上に形成された配線、ビア、コンタクトプラグ、及び第１のトランジスタに電気的に接続される。
図１４と共に参照すると、本実施形態において、ＦＤ領域４５０は、第４のコンタクトプラグ４６４、第１０の配線４７４、第８のビア４８４、第１３の配線４９４、第９のビア５１４、第７の接着パッド５２４、第５の接着パッド３３２、第１の貫通電極３２２、第３の配線２４２、及び第２のコンタクトプラグ２３２を介して第２の基板２００の下に形成された増幅トランジスタに含まれる第２のゲート電極２２２に電気的に接続される。
但し、本発明は、上述したものに限定されず、第４の層間絶縁膜５００内には、更に多くの数のコンタクトプラグ、ビア、及び配線が更に多くの層に形成される。
上述した第１～第４のアクティブパターン（１０５、２０２、２０４、２０６）は第１～第３の基板（１００、２００、４００）と実質的に同一の物質を含み、第１及び第２の素子分離パターン（１１０、２１０）は、例えばシリコン酸化物のような酸化物を含む。
また、第１～第５のゲート電極（１２０、２２２、２２４、２２６、４４０）、第１～第４のコンタクトプラグ（１３０、２３２、４６２、４６４）、第１～第１０のビア（１５０、１８０、２５６、２５８、２８６、２８８、４８２、４８４、５１４、５１６）、及び第１～第１３の配線（１４０、１６０、２４２、２４６、２４８、２６４、２６６、２６８、４７２、４７４、４７６、４９２、４９４）は、例えば金属、金属窒化物、金属シリサイドなどのような導電物質を含み、入出力パッド３０６は、例えばアルミニウムのような金属を含み、上述した第１～第４の層間絶縁膜（１７０、２７０、３１０、５００）は、例えばシリコン酸化物のような酸化物を含む。
また、上述した第１～第４の接着膜（１７５、２７５、３１５、５０５）は、例えばシリコン窒化物のような絶縁性窒化物を含み、上述した第１～第８の接着パッド（１９２、１９４、２９６、２９８、３３２、３３４、５２４、５２６）は、例えば銅のような金属を含む。
本実施形態において、第３の基板４００の第１の面４０１及び画素分離構造物４１０上には下部平坦化層６００が形成され、第１の領域（Ｉ）内には、下部平坦化層６００上にカラーフィルターアレイ層、マイクロレンズ６６５、及び透明保護膜６７０が順次積層され、第２及び第３の領域（ＩＩ、ＩＩＩ）内には、下部平坦化層６００上に光遮断金属層６３０、上部平坦化層６６０、及び透明保護膜６７０が順次積層される。
また、第１の領域（Ｉ）内には、カラーフィルターアレイ層に含まれるカラーフィルター６５０の間に形成された干渉防止構造物６３５と、下部平坦化層６００上に形成されて干渉防止構造物６３５の表面を覆う保護膜６４０とを更に含む。
本実施形態において、下部平坦化層６００は、垂直方向に沿って順次積層された第１～第５の膜を含む。ここで、第１～第５の膜は、それぞれ、例えばアルミニウム酸化物、ハフニウム酸化物、シリコン酸化物、シリコン窒化物、及びハフニウム酸化物を含む。
干渉防止構造物６３５は、第３の方向（Ｄ３）に沿って画素分離構造物４１０に重なるように下部平坦化層６００上に形成され、上面から見ると、例えば格子形状を有する。本実施形態において、干渉防止構造物６３５は、第３の方向（Ｄ３）に積層された第１の干渉防止パターン６１５及び第２の干渉防止パターン６２５を含み、ここで第１の干渉防止パターン６１５は金属窒化物を含み、第２の干渉防止パターン６２５は金属を含む。これとは異なり、第２の干渉防止パターン６２５は、低屈折率物質（ＬＲＩＭ）を含むこともできる。
保護膜６４０は、例えばアルミニウム酸化物（Ａｌ２Ｏ３）のような金属酸化物を含む。
カラーフィルターアレイ層は、保護膜６４０上に形成されて複数のカラーフィルター６５０を含む。カラーフィルター６５０の各底面及び側壁は、保護膜６４０により覆われる。例えば、カラーフィルター６５０は、緑色カラーフィルター（Ｇ）、青色カラーフィルター（Ｂ）、及び赤色カラーフィルター（Ｒ）を含むが、これに限定されるものではない。
本実施形態において、光遮断金属層６３０は、第３の方向（Ｄ３）に積層されたバリアーパターン６００及び第１の導電パターン６１０を含む。ここで、バリアーパターン６００は、例えば金属窒化物を含み、第１の導電パターン６１０は、例えば金属を含む。
一実施形態において、マイクロレンズ６６５及び上部平坦化層６６０は、互いに同一の物質、例えば透過度の高いフォトレジスト物質を含む。一方、透明保護膜６７０は、例えばＳｉＯ、ＳｉＯＣ、ＳｉＣ、ＳｉＣＮなどを含む。
一方、第３の領域（ＩＩＩ）には、透明保護膜６７０、上部平坦化層６６０、光遮断金属層６３０、第３の基板４００、第４の層間絶縁膜５００、及び第３及び第４の接着膜（３１５、５０５）を貫通して、入出力パッド３０６の上面を露出させる第３の開口６９０が形成され、第３の開口６９０を介して、例えば導電性ワイヤが入出力パッド３０６に電気的に接続される。
イメージセンサは、第１の基板１００の上に形成されて配線を収容する第１の層間絶縁膜１７０と、第２の基板２００の下に形成されて配線を収容する第２の層間絶縁膜２７０とが、第１及び第２の接着膜（１７５、２７５）及び第１～第４の接着パッド（１９２、１９４、２９６、２９８）を介して互いにボンディングされる。また、第２の基板２００上に形成される第３の層間絶縁膜３１０と、第３の基板４００の下に形成されて配線を収容する第４の層間絶縁膜５００とが、第３及び第４の接着膜（３１５、５０５）及び第５～第８の接着パッド（３３２、３３４、５２４、５２６）を介して互いにボンディングされる。
本実施形態において、第２の基板２００の下に形成される増幅トランジスタは、第２の層間絶縁膜２７０内に収容される第２のコンタクトプラグ２３２及び第３の配線２４２と、第２の層間絶縁膜２７０の上部及び第２の基板２００を貫通する第１の貫通電極３２２とを介して第３の基板４００の下に形成されたＦＤ領域４５０に電気的に接続される。これにより、第２の層間絶縁膜２７０内で、第３の配線２４２の下には、他のトランジスタ、例えば選択トランジスタ又はリセットトランジスタに電気的に接続される配線が更に形成される。
もし、第２の基板２００の第２の面２０９及び第３の基板４００の第２の面４０９が第３の方向（Ｄ３）に互いに対向するように第２及び第３の基板（２００、４００）が互いにボンディングされる場合、これらの間には、第２及び第４の層間絶縁膜（２７０、５００）が形成され、第２の層間絶縁膜２７０内において、増幅トランジスタの上部空間には増幅トランジスタとＦＤ領域４５０とを互いに電気的に接続させるための配線が形成されるため、上部空間を他の用途として活用することができない。
しかし、本実施形態では、第２の基板２００の第１の面２０１と第３の基板４００の第２の面４０９とが互いに対向するように第２及び第３の基板（２００、４００）が互いにボンディングされ、第２の基板２００の下に形成された第２の層間絶縁膜２７０内で、第２の基板２００の第２の面２０９に近い層にのみ増幅トランジスタとＦＤ領域４５０とを互いに電気的に接続させるための第３の配線２４２が形成される。これにより、第２の層間絶縁膜２７０内で、第２の基板２００の第２の面２０９から第３の配線２４２よりも遠い層、即ち第３の配線２４２の下の層には他のトランジスタに電気的に接続される配線が形成され、図面上では、例示的に第６の配線２６４が示されている。
結果として、第２の基板２００に形成される各種のトランジスタに電気的に接続される配線を形成するための空間の自由度が増大する。
図３～図１８は、本発明の一実施形態によるイメージセンサを形成する方法を説明するための平面図及び断面図である。具体的に、図５、図１０、図１２、及び図１４は平面図であり、図３、図４、図６～図９、図１１、図１３、及び図１５～図１８は、断面図である。ここで、図６～図９、図１１及び図１６～図１８は、対応する平面図のＡ－Ａ’線に沿う断面図であり、図１３及び図１５は、対応する平面図のＢ－Ｂ’線に沿う断面図である。
図３に示すように、第１の基板１００の上部を除去して第１のリセスを形成した後、第１のリセス内に第１の素子分離パターン１１０を形成する。
これにより、第１の基板１００上には、第１の素子分離パターン１１０により側壁が覆われた第１のアクティブパターン１０５が形成される。
その後、第１のアクティブパターン１０５上に第１のゲート電極１２０を形成し、第１のゲート電極１２０に隣接する第１のアクティブパターン１０５の上に不純物をドープして第１の不純物領域１０３を形成する。第１のゲート電極１２０及びこの両側にそれぞれ形成された第１の不純物領域１０３は共に第１のトランジスタを形成する。
その後、第１のトランジスタに電気的に接続されるコンタクトプラグ、配線、及びビアを形成する。図面上では、例示として第１のトランジスタ上に形成された第１のコンタクトプラグ１３０、第１の配線１４０、第１のビア１５０、及び第２の配線１６０が示されているが、本発明は、これに限定されない。例えば、第１及び第２の層にそれぞれ形成された第１及び第２の配線（１４０、１６０）に加えて、第２の層よりも高い１つ以上の層にそれぞれ上部配線が更に形成される。
その後、第１のトランジスタ、コンタクトプラグ、配線、及びビアを覆う第１の層間絶縁膜１７０が第１の基板１００の上に形成される。
図４に示すように、第１の層間絶縁膜１７０の上部を貫通して、第２の配線１６０の上面に接触する第２のビア１８０を形成し、第１の層間絶縁膜１７０及び第２のビア１８０上に第１の接着膜１７５を形成した後、第１の接着膜１７５を貫通して第２のビア１８０にそれぞれ接触する第１及び第２の接着パッド（１９２、１９４）を形成する。
図５及び図６に示すように、第１～第３の領域（Ｉ、ＩＩ、ＩＩＩ）を含む第２の基板２００の上部を除去して第２のリセスを形成した後、第２のリセス内に第２の素子分離パターン２１０を形成する。
これにより、第２の基板２００の第１の領域（Ｉ）上には、第２の素子分離パターン２１０によりそれぞれ側壁が覆われた第２～第４のアクティブパターン（２０２、２０４、２０６）が形成される。
一方、第２の基板２００の第３の方向（Ｄ３）に互いに対向する表面をそれぞれ第１及び第２の面（２０１、２０９）と呼ぶ。図面上では、第２の基板２００の第１及び第２の面（２０１、２０９）がそれぞれ第２の基板２００の下面及び上面として示されている。
その後、第２の基板２００の第１の領域（Ｉ）上で、第２～第４のアクティブパターン（２０２、２０４、２０６）及び第２の素子分離パターン２１０上に第２～第４のゲート電極（２２２、２２４、２２６）を形成し、第２～第４のゲート電極（２２２、２２４、２２６）にそれぞれ隣接する第２～第４のアクティブパターン（２０２、２０４、２０６）の上に不純物をドープして、それぞれ第２～第４の不純物領域（２０３、２０５、２０７）を形成する。
第３及び第４のゲート電極（２２４、２２６）は第１の方向（Ｄ１）に互いに離隔し、第２のゲート電極２２２は第３及び第４のゲート電極（２２４、２２６）から第２の方向（Ｄ２）に離隔する。
第２のゲート電極２２２及びこの両側にそれぞれ形成された第２の不純物領域２０３は共に第２のトランジスタを形成し、第３のゲート電極２２４及びこの両側にそれぞれ形成された第３の不純物領域２０５は共に第３のトランジスタを形成し、第４のゲート電極２２６及びこの両側にそれぞれ形成された第４の不純物領域２０７は共に第４のトランジスタを形成する。
図７に示すように、第２～第４のトランジスタに電気的に接続されるコンタクトプラグ、配線、及びビアを形成する。図面上では、例示として第２～第４のトランジスタ上に形成された第２のコンタクトプラグ２３２、第３～第５の配線（２４２、２４６、２４８）、第３及び第４のビア（２５６、２５８）、並びに第６～第８の配線（２６４、２６６、２６８）が示されている。
ここで、第２のゲート電極２２２、第２のコンタクトプラグ２３２、及び第３の配線２４２は、第２の基板２００の第１の領域（Ｉ）上に形成されて互いに電気的に接続され、第４の配線２４６、第３のビア２５６、及び第７の配線２６６は、第２の基板２００の第２の領域（ＩＩ）上に形成されて互いに電気的に接続され、第５の配線２４８、第４のビア２５８、及び第８の配線２６８は、第２の基板２００の第３の領域（ＩＩＩ）上に形成されて互いに電気的に接続される。
しかし、本発明は、コンタクトプラグ、配線、及びビアのレイアウトや、これらが形成される層の数に限定されるものではない。
例えば、第１の層に形成された第３～第５の配線（２４２、２４６、２４８）及び第２の層に形成された第６～第８の配線（２６４、２６６、２６８）に加えて、第２の層よりも高い１つ以上の層にそれぞれ上部配線を更に形成することもできる。
その後、第２～第４のトランジスタ、コンタクトプラグ、配線、及びビアを覆う第２の層間絶縁膜２７０が第２の基板２００の上に形成される。
図８に示すように、第２の層間絶縁膜２７０の上部を貫通して第７及び第８の配線（２６６、２６８）の上面にそれぞれ接触する第５及び第６のビア（２８６、２８８を形成し、第２の層間絶縁膜２７０並びに第５及び第６のビア（２８６、２８８）上に第２の接着膜２７５を形成した後、第２の接着膜２７５を貫通して第５及び第６のビア（２８６、２８８）にそれぞれ接触する第３及び第４の接着パッド（２９６、２９８）を形成する。
ここで、第３及び第４の接着パッド（２９６、２９８）はそれぞれ第２の基板２００の第２及び第３の領域（ＩＩ、ＩＩＩ）上に形成される。
図９に示すように、第２の基板２００を逆さにして、第２の接着膜２７５が第１の接着膜１７５に接触するようにして、第１の基板１００と第２の基板２００とを互いに接合させる。ここで、第３及び第４の接着パッド（２９６、２９８）はそれぞれ第１及び第２の接着パッド（１９２、１９４）に接触する。
これにより、図面上では、第２の基板２００の第１及び第２の面（２０１、２０９）がそれぞれ第２の基板２００の上面及び下面として示されている。一方、以下では第２の基板２００の第１～第３の領域（Ｉ、ＩＩ、ＩＩＩ）にそれぞれ対応する第１の基板１００部分も、第１～第３の領域（Ｉ、ＩＩ、ＩＩＩ）と見なすことにする。
図１０及び図１１に示すように、第２の基板２００の上部を除去する。
一実施形態において、第２の基板２００の上部は、例えば研削（ｇｒｉｎｄｉｎｇ）工程、ＣＭＰ工程などのような研磨工程により除去する。
その後、第２の基板２００を貫通する第１及び第２の絶縁パターン（３０２、３０４）、及び入出力パッド３０６を形成する。本実施形態において、第１及び第２の絶縁パターン（３０２、３０４）は、第１及び第２の領域（Ｉ、ＩＩ）内にそれぞれ形成された第３及び第４の配線（２４２、２４６）に第３の方向（Ｄ３）にそれぞれ重なり、入出力パッド３０６は、第３の領域（ＩＩＩ）内に形成された第５の配線２４８に第３の方向（Ｄ３）に重なる。
その後、第２の基板２００の第１の面２０１、第１及び第２の絶縁パターン（３０２、３０４）、及び入出力パッド３０６上に第３の層間絶縁膜３１０を形成し、第３の層間絶縁膜３１０、第１の絶縁パターン３０２、及び第２の層間絶縁膜２７０の上部を貫通して第３の配線２４２に接触する第１の貫通電極３２２、並びに第３の層間絶縁膜３１０、第２の絶縁パターン３０４、及び第２の層間絶縁膜２７０の上部を貫通して第４の配線２４６に接触する第２の貫通電極３２４を形成する。
その後、第３の層間絶縁膜３１０並びに第１及び第２の貫通電極（３２２、３２４）上に第３の接着膜３１５を形成し、第３の接着膜３１５を貫通して第１及び第２の貫通電極（３２２、３２４）にそれぞれ接触する第５及び第６の接着パッド（３３２、３３４）を形成する。
ここで、第５及び第６の接着パッド（３３２、３３４）はそれぞれ第１及び第２の領域（ＩＩ、ＩＩＩ）内に形成される。
図１２及び図１３に示すように、第１～第３の領域（Ｉ、ＩＩ、ＩＩＩ）を含む第３の基板４００内に、画素分離構造物４１０、第５の不純物領域４２０、及び感光素子４３０を形成した後、第５のゲート電極４４０及び浮遊拡散（ＦＤ）領域４５０を形成する。
第３の基板４００の第３の方向（Ｄ３）に互いに対向する表面は、それぞれ第１及び第２の面（４０１、４０９）と呼ぶ。図面上では、第３の基板４００の第１及び第２の面（４０１、４０９）がそれぞれ第３の基板４００の下面及び上面として示されている。
一実施形態において、第３の基板４００の一部又は全部には、例えばホウ素（Ｂ）のようなｐ型不純物がドープされてｐ型ウェルが形成される。
画素分離構造物４１０は、第３の基板４００の第１の領域（Ｉ）内、第１及び第２の領域（Ｉ、ＩＩ）の境界で、第２の面４０９から第３の方向（Ｄ３）に沿って下に延在し、これに隣接する第３の基板４００部分に、例えばホウ素のようなｐ型不純物がドープされた第５の不純物領域４２０が形成される。ここで、第５の不純物領域４２０のｐ型不純物濃度は、ｐ型ウェルのｐ型不純物濃度よりも高い。
本実施形態において、画素分離構造物４１０は、上部から見ると、例えば四角状のような多角形状の第１の分離パターン４１２と、第１の分離パターン４１２により定義される領域内に形成されて第１の分離パターン４１２から第１の方向（Ｄ１）又は第２の方向（Ｄ２）に延在する第２の分離パターン４１４とを含む。これにより、第３の基板４００の第１の領域（Ｉ）には、画素分離構造物４１０に含まれる第１及び第２の分離パターン（４１２、４１４）によりそれぞれ取り囲まれて単位画素がそれぞれ形成される単位画素領域が定義される。
感光素子４３０は、第３の基板４００の第１の領域（Ｉ）に形成されたｐ型ウェル内に、例えばリン（Ｐ）のようなｎ型不純物をドープすることで形成される。本実施形態において、感光素子４３０は、第１及び第２の分離パターン（４１２、４１４）により定義される各単位画素領域内に形成される。
第５のゲート電極４４０は、第３の基板４００の第２の面４０９から第３の方向（Ｄ３）に沿って下に延在するトレンチを形成し、これを満たして第３の基板４００の第２の面４０９上に突出するように形成される。本実施形態において、第５のゲート電極４４０は、第１及び第２の分離パターン（４１２、４１４）により定義される各単位画素領域内に形成される。
その後、第５のゲート電極４４０に隣接する第３の基板４００の上に、例えばホウ素のようなｎ型不純物をドープすることでＦＤ領域４５０を形成する。本実施形態において、ＦＤ領域４５０は、互いに隣接する４つの単位画素領域内に共通して形成され、これにより、互いに隣接する４つの第５のゲート電極４４０により取り囲まれる。
図１４及び図１５を参照すると、第５のゲート電極４４０及びＦＤ領域４５０に電気的に接続されるコンタクトプラグ、配線、及びビアを形成する。図面上では、例示として第５のゲート電極４４０及びＦＤ領域４５０上に形成された第３及び第４のコンタクトプラグ（４６２、４６４）、第９～第１１の配線（４７２、４７４、４７６）、第７及び第８のビア（４８２、４８４）、第１２及び第１３の配線（４９２、４９４）が示されている。
ここで、第５のゲート電極４４０、第３のコンタクトプラグ４６２、第９の配線４７２、及び第７のビア４８２は、第３の基板４００の第１の領域（Ｉ）上に形成されて互いに電気的に接続され、第１２の配線４９２は、第７のビア４８２に電気的に接続されて第３の基板４００の第１及び第２の領域（Ｉ、ＩＩ）上に形成される。一方、ＦＤ領域４５０、第４のコンタクトプラグ４６４、第１０の配線４７４、第８のビア４８４、及び第１３の配線４９４は、第３の基板４００の第１の領域（Ｉ）上に形成されて互いに電気的に接続される。また、第１１の配線４７６は、第３の基板４００の第２の領域（ＩＩ）上に形成される。
しかし、本発明は、コンタクトプラグ、配線、及びビアのレイアウトや、これらが形成される層の数に限定されるものではない。
例えば、第１の層に形成された第９～第１１の配線（４７２、４７４、４７６）、及び第２の層に形成された第１２及び第１３の配線（４９２、４９４）に加えて、第２の層よりも高い１つ以上の層にそれぞれ上部配線が更に形成される。
その後、第５のゲート電極４４０、ＦＤ領域４５０、コンタクトプラグ、配線、及びビアを覆う第４の層間絶縁膜５００が第３の基板４００上に形成される。
その後、第４の層間絶縁膜５００の上部を貫通して、第１３及び第１２の配線（４９４、４９２）の上面にそれぞれ接触する第９及び第１０のビア（５１４、５１６）を形成し、第４の層間絶縁膜５００及び第９及び第１０のビア（５１４、５１６）の上に第４の接着膜５０５を形成した後、第４の接着膜５０５を貫通して第９及び第１０のビア（５１４、５１６）にそれぞれ接触する第７及び第８の接着パッド（５２４、５２６）を形成する。
ここで、第７及び第８の接着パッド（５２４、５２６）はそれぞれ第３の基板４００の第１及び第２の領域（Ｉ、ＩＩ）上に形成される。
図１６に示すように、第３の基板４００を逆さにし、第４の接着膜５０５が第３の接着膜３１５に接触するようにして第２の基板２００と第３の基板４００とを互いに接合させる。ここで、第７及び第８の接着パッド（５２４、５２６）はそれぞれ第５及び第６の接着パッド（３３２、３３４）に接触する。
これにより、図面上では第３の基板４００の第１及び第２の面（４０１、４０９）はそれぞれ第３の基板４００の上面及び下面として示されている。一方、以下において第１～第３の領域（Ｉ、ＩＩ、ＩＩＩ）は、第１～第３の基板（１００、２００、４００）に共通して使用される。
図１７に示すように、第３の基板４００の上部を、例えば研削工程、ＣＭＰ工程などのような研磨工程により除去する。
これにより、画素分離構造物４１０の上面が露出し、結果として画素分離構造物４１０は、第３の基板４００を貫通する。
図１８に示すように、第３の基板４００の第１の面４０１及び画素分離構造物４１０上に下部平坦化層６００を形成する。
その後、下部平坦化層６００の上面にバリアー膜及び第１の導電膜を順次形成し、第３の領域（ＩＩＩ）で、第１の導電膜、バリアー膜、下部平坦化層６００、第３の基板４００、第４の層間絶縁膜５００、第３及び第４の接着膜（３１５、５０５）、第３の層間絶縁膜３１０を除去して入出力パッド３０６の上面を露出させる第１の開口を形成し、第１の開口を満たす埋立膜を形成した後、第１の導電膜の上面が露出するまで埋立膜の上部を平坦化する。
これにより、第３の領域（ＩＩＩ）に形成された第１の開口内には、埋立パターン６８０が形成される。埋立パターン６８０は、例えばシリコン酸化物、シリコン窒化物、スピンオンハードマスク（Ｓｐｉｎ－Ｏｎ Ｈａｒｄｍａｓｋ：ＳＯＨ）、非晶質炭素膜（Ａｍｏｒｐｈｏｕｓ Ｃａｒｂｏｎ Ｌａｙｅｒ：ＡＣＬ）などを含む。
平坦化工程は、例えば化学機械研磨（ＣＭＰ）工程及び／又はエッチバック工程により行われる。
その後、第１の領域（Ｉ）内に形成された第１の導電膜部分及びバリアー膜部分をパターニングして、それぞれ第２の干渉防止パターン６２５及び第１の干渉防止パターン６１５を形成する。ここで、第２の領域（ＩＩ）内に形成されたバリアー膜及び第１の導電膜部分はそれぞれバリアーパターン６１０及び第１の導電パターン６２０として残る。バリアーパターン６１０及び第１の導電パターン６２０は共に光遮断金属層６３０を形成し、第１及び第２の干渉防止パターン（６１５、６２５）は共に干渉防止構造物６３５を形成する。
その後、第１の領域（Ｉ）内で、下部平坦化層６００及び干渉防止構造物６３５上に保護膜６４０を形成する。
再度、図２を参照すると、第１の領域（Ｉ）内で、保護膜６４０上にカラーフィルター６５０を含むカラーフィルターアレイ層を形成する。
一実施形態において、カラーフィルター６５０は、保護膜６４０、光遮断金属層６３０、及び埋立パターン６８０上にカラーフィルター膜を、例えばスピンコート工程で蒸着した後、これに対する露光工程及び現象工程を行うことで形成される。各カラーフィルター６５０は、第１及び第２の分離パターン（４１２、４１４）により定義される各単位画素領域上に形成される。これとは異なり、各カラーフィルター６５０は、単位画素領域のうちの互いに隣接する複数の単位画素領域上に形成され得る。
その後、カラーフィルターアレイ層、保護膜６４０、光遮断金属層６３０、及び埋立パターン６８０上に上部平坦化層６６０を形成した後、第１の領域（Ｉ）内で、上部平坦化層６６０に対するパターニング工程及びリフロー工程を行ってマイクロレンズ６６５を形成する。
その後、マイクロレンズ６６５及び上部平坦化層６６０上に透明保護膜６７０を形成し、第３の領域（ＩＩＩ）で、埋立パターン６８０に第３の方向（Ｄ３）に重なる透明保護膜６７０部分、並びにその下部の上部平坦化層６６０及び光遮断金属層６３０を除去して埋立パターン６８０の上面を露出させる第２の開口を形成する。
第２の開口を介して埋立パターン６８０を除去し、入出力パッド３０６を露出させる第３の開口６９０が形成され、その後、第３の開口６９０を介して入出力パッド３０６に電気的に接続される、例えば導電性ワイヤを形成することでイメージセンサの製造を完成する。
図１９は、本発明の一実施形態によるイメージセンサの他の例を説明するための断面図である。イメージセンサは、一部の構成要素を除き、図１及び図２を参照して説明したイメージセンサと同様であるため、重複する説明は省略する。
図１９に示すように、イメージセンサにおいて、入出力パッド３０６は、第２の基板２００を貫通する代わりに第３の基板４００を貫通する。
これにより、第３の領域（ＩＩＩ）内には、入出力パッド３０６と第５の配線２４８との電気的な接続のために、第４の層間絶縁膜５００により覆われる第５のコンタクトプラグ４６８、第１４の配線４７８、第１１のビア４８８、第１５の配線４９８、及び第１２のビア５１８が更に形成され、第３及び第４の接着膜（３１５、５０５）をそれぞれ貫通する第９及び第１０の接着パッド（３３８、５２８）が形成され、また第２の基板２００、第３の層間絶縁膜３１０、及び第２の層間絶縁膜２７０の上部を貫通して第５の配線２４８の上面に接触する第３の貫通電極３２８が更に形成される。
一方、入出力パッド３０６は、第２及び第３の基板（２００、４００）の代わりに第１の基板１００を貫通するように形成され得る。
図２０は、本発明の一実施形態によるイメージセンサの他の例を説明するための断面図である。イメージセンサは、一部の構成要素を除き、図１及び図２で説明したイメージセンサと同様であるため、重複する説明は省略する。
図２０に示すように、イメージセンサは、第１及び第２の基板（１００、２００）が第１～第４の接着パッド（１９２、１９４、２９６、２９８）の代わりに第４及び第５の貫通電極（７１２、７１４）を介して互いにボンディングされる。
本実施形態において、第４の貫通電極７１２は、第２の基板２００、第２の層間絶縁膜２７０、第１及び第２の接着膜（１７５、２７５）、並びに第１の層間絶縁膜１７０の上部を貫通して第３の層間絶縁膜３１０により覆われる。本実施形態において、第４の貫通電極７１２は、第３の層間絶縁膜３１０内に形成された第１３のビア３２６を介して第６の接着パッド３３４に電気的に接続され、第１の基板１００上に形成された第２の配線１６０に接触してこれに電気的に接続される。ここで、第４の貫通電極７１２は、第４の配線２４６の側壁及び第７の配線２６６の側壁、並びに上面の一部に接触してこれらに電気的に接続される。
一方、第５の貫通電極７１４は、第２の基板２００、第２の層間絶縁膜２７０、第１及び第２の接着膜（１７５、２７５）、並びに第１の層間絶縁膜１７０の上部を貫通して第３の層間絶縁膜３１０により覆われる。本実施形態において、第５の貫通電極７１４は、第２の基板２００上に形成された第４の導電パターン７１６により入出力パッド３０６に電気的に接続され、また第１の基板１００上に形成された第２の配線１６０に接触してこれに電気的に接続される。一方、入出力パッド３０６の底面及び側壁は、第４の導電パターン７１６により覆われる。
図２１及び図２２は、本発明の一実施形態によるイメージセンサの他の例の製造方法を説明するための断面図であり、図２０に対応する図である。イメージセンサの製造方法は、図１～図１８で説明した工程と同様であるため、重複する説明は省略する。
図２１を参照すると、図３～図９で説明した工程と同様な工程を行う。
但し、第２、第４、第５、及び第６のビア（１８０、２５８、２８６、２８８）、第５の配線２４８、第１～第４の接着パッド（１９２、１９４、２９６、２９８）、及び入出力パッド３０６は、形成されない。
その後、第２の基板２００の上部を、研削工程、ＣＭＰ工程などのような研磨工程により除去する。
その後、第２の基板２００、第２の層間絶縁膜２７０、第１及び第２の接着膜（１７５、２７５）、並びに第１の層間絶縁膜１７０の上部を除去して第２の配線１６０の上面をそれぞれ露出させる第４及び第５の開口（７０２、７０４）を第２及び第３の領域（ＩＩ、ＩＩＩ）内にそれぞれ形成する。また、第２の基板２００の上部を貫通する第３のリセス７０６を第３の領域（ＩＩＩ）内に形成する。ここで、第４の開口７０２は、第４の配線２４６の側壁、並びに第７の配線２６６の側壁及び上面の一部を露出させる。
その後、第４及び第５の開口（７０２、７０４）の底面及び側壁、第３のリセス７０６の底面及び側壁、及び第２の基板２００の第１の面２０１上に第２の導電膜を形成し、第３のリセス７０６内に入出力パッド３０６を形成する。
その後、第２の導電膜をパターニングする。ここで、第４及び第５の開口（７０２、７０４）、並びに第３のリセス７０６に隣接する第２の導電膜部分は、除去されずに残留する。但し、図示していないが、第２の導電膜を形成する前に、第４及び第５の開口（７０２、７０４）の底面及び側壁、第３のリセス７０６の底面及び側壁、及び第２の基板２００の第１の面２０１上にバリアー膜を更に形成することもできる。
これにより、第４の開口７０２の底面及び側壁、並びに第４の開口７０２に隣接する第２の基板２００の第１の面２０１上に第２の導電パターン７１２が形成され、第５の開口７０４の底面及び側壁、並びに第５の開口７０４に隣接する第２の基板２００の第１の面２０１上に第３の導電パターン７１４が形成され、第３のリセス７０６の底面及び側壁、並びに第３のリセス７０６に隣接する第２の基板２００の第１の面２０１上に第４の導電パターン７１６が形成される。ここで、第２及び第３の導電パターン（７１２、７１４）はそれぞれ第４及び第５の貫通電極（７１２、７１４）と呼ぶ。また、入出力パッド３０６の底面及び側壁は、第４の導電パターン７１６により覆われる。
図２２に示すように、第３の配線２４２に第３の方向（Ｄ３）に重なる第２の基板２００部分を貫通する第１の絶縁パターン３０２を形成し、第４及び第５の貫通電極（７１２、７１４）、入出力パッド３０６、第４の導電パターン７１６、第２の基板２００の第１の面２０１、及び第１の絶縁パターン３０２上に第４及び第５の開口（７０２、７０４）を満たす第３の層間絶縁膜３１０を形成する。
その後、第３の層間絶縁膜３１０、第１の絶縁パターン３０２、及び第２の層間絶縁膜２７０の上部を貫通して第３の配線２４２の上面に接触する第１の貫通電極３２２、並びに第３の層間絶縁膜３１０を貫通して第４の貫通電極７１２の上面に接触する第１３のビア３２６を形成する。
その後、第３の層間絶縁膜３１０、第１の貫通電極３２２、及び第１３のビア３２６上に第３の接着膜３１５を形成し、これを貫通して第１の貫通電極３２２及び第１３のビア３２６にそれぞれ接触する第５及び第６の接着パッド（３３２、３３４）を形成する。
再度、図２０を参照すると、図１２～図１８、並びに図１及び図２で説明した工程と同様な工程を行うことで、イメージセンサの製造を完成する。
図２３は、本発明の一実施形態によるイメージセンサの他の例を説明するための断面図である。イメージセンサは、一部の構成要素を除き、図１及び図２で説明したイメージセンサと同様であるため、重複する説明は省略する。
図２３に示すように、イメージセンサにおいて、増幅トランジスタに含まれる第２のゲート電極２２２は、第２のコンタクトプラグ２３２及び第３の配線２４２に加えて第３の配線２４２の下面及び第６の配線２６４の上面に接触する第１４のビア２５２及び第１４のビア２５２の下面に接触する第６の配線２６４を介して第１の貫通電極３２２に電気的に接続される。
図２４及び図２５は、本発明の一実施形態によるイメージセンサの他の例を説明するための平面図であり、それぞれ図１０及び図１４に対応する図である。イメージセンサは、第２の基板２００に形成されるトランジスタ、第３の基板４００に形成されるＴＧ４４０及びＦＤ領域４５０、並びに第５及び第７の接着パッド（３３２、５２４）のレイアウトを除き、図１及び図２で説明したイメージセンサと同様であるため、重複する説明は省略する。
図２５を先に参照すると、図１４における互いに隣接する４つの単位画素領域は共に画素領域セットを形成し、互いに隣接する４つの画素領域セットは共に画素領域群を形成する。
本実施形態において、画素領域群内で第１の方向（Ｄ１）に互いに隣接する２つのＦＤ領域４５０は第１６の配線４５５により互いに電気的に接続されてＦＤ領域対をなし、これにより、画素領域群には、第２の方向（Ｄ２）に互いに離隔する２つのＦＤ領域対が形成される。
本実施形態において、各ＦＤ領域対には、第５及び第７の接着パッド（３３２、５２４）を含む第３の接着パッド構造物が電気的に接続され、第１の方向（Ｄ１）に互いに離隔するＦＤ領域４５０のいずれか１つに第３の方向（Ｄ３）に沿って重なる。本実施形態において、画素領域群内に形成される２つの第３の接着パッド構造物は、上部から見ると、画素領域群の中央部を中心に対称的な位置に形成される。
一方、図２４に示すように、画素領域群に含まれるＦＤ領域４５０及び第３の接着パッド構造物のレイアウトに対応して第２の基板２００に形成される第２～第４のトランジスタのレイアウトが変わる。
即ち、第１の方向（Ｄ１）に互いに隣接する２つのＦＤ領域４５０で構成される各ＦＤ領域対に対応して第２～第４のトランジスタが配置され、第２の方向（Ｄ２）に互いに隣接する２つのＦＤ領域対に対応してそれぞれ形成される第２～第４のトランジスタは、上部から見ると、画素領域群の中央部を中心に対称的な位置に形成される。
図２６及び図２７は、本発明の一実施形態によるイメージセンサの他の例を説明するための平面図及び断面図であり、それぞれ図１４及び図２に対応する図である。
イメージセンサは、第３の基板４００に形成される感光素子４３０、ＴＧ４４０、及びＦＤ領域４５０のレイアウトを除き、図１及び図２で説明したイメージセンサと同様であるため、重複する説明は省略する。
図２６及び図２７に示すように、画素分離構造物４１０に含まれる第１の画素分離パターン４１２から延在する第２の画素分離パターン４１４は、互いに離隔することなく連結され、これにより第１及び第２の画素分離パターン（４１２、４１４）により取り囲まれる単位画素領域が定義される。
本実施形態において、単位画素領域毎に、感光素子４３０、ＴＧ４４０、及びＦＤ領域４５０が形成される。即ち、ＦＤ領域４５０は、互いに隣接する４つの単位画素領域の中央部に共通して形成されない。
ここで、互いに隣接する４つの単位画素領域にそれぞれ形成されたＦＤ領域４５０は、共通して第４のコンタクトプラグ４６４により第１０の配線４７４に電気的に接続され、これにより第５及び第７の接着パッド（３３２、５２４）を含む第３の接着パッド構造物により第２の基板２００の下部に形成されたＳＦトランジスタ、即ち第２のトランジスタに電気的に接続される。
図２８は、本発明の一実施形態によるイメージセンサの他の例を説明するための断面図であり、図２７に対応する図である。
イメージセンサは、第３の基板４００に形成されるＦＤ領域４５０及び第４のコンタクトプラグ４６４の電気的な接続関係を除き、図２６及び図２７で説明したイメージセンサと同様であるため、重複する説明は省略する。
図２８に示すように、図２６及び図２７におけるＦＤ領域４５０とは異なり、互いに隣接する単位画素領域にそれぞれ形成されるＦＤ領域４５０は、独立して第４のコンタクトプラグ４６４に接触して連結される。
これにより、第３の基板４００の単位画素領域にそれぞれ形成されるＦＤ領域４５０は、第２の基板２００の下に形成されたＳＦトランジスタに個別に電気的に接続される。
以上、本発明の実施形態について図面を参照しながら詳細に説明したが、本発明は、上述の実施形態に限定されるものではなく、本発明の技術思想から逸脱しない範囲内で多様に変更実施することが可能である。
１００、２００、４００ 第１～第３の基板
１０３、２０３、２０５、２０７、４２０ 第１～第５の不純物領域
１０５、２０２、２０４、２０６ 第１～第４のアクティブパターン
１１０、２１０ 第１、第２の素子分離パターン
１２０、２２２、２２４、２２６、４４０ 第１～第５のゲート電極
１３０、２３２、４６２、４６４、４６８ 第１～第５のコンタクトプラグ
１４０、１６０、２４２、２４６、２４８、２６４、２６６、２６８、４７２、４７４、４７６、４９２、４９４、４７８、５１８ 第１～第１５の配線
１５０、１８０、２５６、２５８、２８６、２８８、４８２、４８４、５１４、５１６、４８８、５１８、３２６、２５２ 第１～第１４のビア
１７０、２７０、３１０、５００ 第１～第４の層間絶縁膜
１７５、２７５、３１５、５０５ 第１～第４の接着膜
１９２、１９４、２９６、２９８、３３２、３３４、５２４、５２６、３３８、５２８ 第１～第１０の接着パッド
２０１、２０９ 第２の基板の第１、第２の面
３０２、３０４ 第１、第２の絶縁パターン
３０６ 入出力パッド
３２２、３２４、３２８、７１２、７１４ 第１～第５の貫通電極
４０１、４０９ 第４の基板の第１、第２の面
４１０ 画素分離構造物
４１２、４１４ 第１、第２の画素分離パターン
４３０ 感光素子
４４０ 転送ゲート（ＴＧ）
４５０ ＦＤ領域
６００、６６０ 下部、上部平坦化層
６１０ バリアーパターン
６１５、６２５ 第１、第２の干渉防止パターン
６２０、７１２、７１４、７１６ 第１～第４の導電パターン
６３０ 光遮断金属層
６３５ 干渉防止構造物
６４０ 保護膜
６５０ カラーフィルター
６６５ マイクロレンズ
６７０ 透明保護膜
６８０ 埋立パターン
６９０、７０２、７０４ 第３～第５の開口

Claims (10)

  1. イメージセンサであって、
    第１のトランジスタが上部に形成された第１の基板と、
    前記第１の基板の上に形成されて前記第１のトランジスタに電気的に接続される第１の配線と、
    前記第１の配線の上に形成された第２及び第３の配線と、
    前記第２及び第３の配線の上に形成されて前記第２の配線に電気的に接続される第２のトランジスタが下部に形成された第２の基板と、
    前記第２の基板の上に形成された第４及び第５の配線と、
    前記第４及び第５の配線の上に形成された第３の基板と、
    前記第３の基板の上に形成されて複数のカラーフィルターを有するカラーフィルターアレイ層と、
    前記カラーフィルターアレイ層上に形成されたマイクロレンズと、
    前記第３の基板内に形成された感光素子と、
    前記第３の基板の下部を貫通して前記感光素子に隣接し、前記第４の配線に電気的に接続される転送ゲート（ＴＧ）と、
    前記転送ゲートに隣接する前記第３の基板の下部に形成されて前記第５の配線に電気的に接続される浮遊拡散（ＦＤ）領域と、
    前記第２の基板を貫通して前記第２のトランジスタ及び前記第５の配線に電気的に接続される第１の貫通電極と、
    前記第２の基板を貫通して前記第１及び第３の配線に接触し、前記第４の配線に電気的に接続される第２の貫通電極と、を備えることを特徴とするイメージセンサ。
  2. 前記第１の貫通電極は、前記第２の配線の上面に接触し、前記第１の貫通電極の上面に接触して前記第５の配線に電気的に接続される第１の接着パッドを含むことを特徴とする請求項１に記載のイメージセンサ。
  3. 前記イメージセンサは、前記第１の接着パッドと同一層に形成され、前記第２の貫通電極及び前記第４の配線に電気的に接続される第２の接着パッドを更に含むことを特徴とする請求項２に記載のイメージセンサ。
  4. 前記イメージセンサは、
    前記第２の基板の下に形成された第３のトランジスタと、
    前記第２の配線よりも低い層に形成されて前記第３のトランジスタに電気的に接続され、前記第１の基板の上面に垂直な垂直方向に少なくとも一部が前記第２の配線に重なる第６の配線と、を更に含むことを特徴とする請求項１に記載のイメージセンサ。
  5. 前記第１～第３の基板は、前記第１の基板の上面に垂直な垂直方向に積層され、
    前記第１～第３の基板は、画素領域、前記画素領域を取り囲む接続領域、及び前記接続領域を取り囲むパッド領域を共通して含み、
    前記カラーフィルターアレイ層及び前記マイクロレンズは、前記画素領域内に形成され、
    前記イメージセンサは、前記画素領域内で前記第３の基板を貫通して単位画素がそれぞれ形成される単位画素領域を定義する画素分離構造物を更に含み、
    前記感光素子及び前記転送ゲートは、前記単位画素領域の各々内に形成されることを特徴とする請求項１に記載のイメージセンサ。
  6. 前記ＦＤ領域は、前記単位画素領域のうちの互いに隣接する４つの単位画素領域の互いに隣接する部分に共通して形成され、
    前記第１の貫通電極は、前記ＦＤ領域に前記垂直方向に重なることを特徴とする請求項５に記載のイメージセンサ。
  7. 前記第２のトランジスタは、増幅トランジスタであり、
    前記イメージセンサは、前記第２の基板の下に形成された選択トランジスタ及びリセットトランジスタを更に含み、
    前記選択トランジスタと前記リセットトランジスタとは、前記第１の基板の上面に平行な第１の方向に互いに離隔され、
    前記増幅トランジスタは、前記選択トランジスタ又は前記リセットトランジスタから前記第１の基板の上面に平行であり前記第１の方向に交差する第２の方向に離隔することを特徴とする請求項６に記載のイメージセンサ。
  8. イメージセンサであって、
    垂直方向に順次積層され、画素が形成される画素領域、及び前記画素領域を取り囲んで前記垂直方向への電気的信号の伝達のための接続配線が形成される接続領域を含む第１～第３の基板と、
    前記画素領域内で前記第２の基板の下に形成された第１のトランジスタと、
    前記画素領域内で前記第１のトランジスタの下に形成されて前記第１のトランジスタに電気的に接続される第１の配線と、
    前記接続領域内で前記第２の基板の下に形成された第２の配線と、
    前記画素領域内で前記第２の基板を貫通して前記第１の配線に電気的に接続される第１の貫通電極と、
    前記接続領域内で前記第２の基板を貫通して前記第２の配線に電気的に接続される第２の貫通電極と、
    前記第２の基板の上に形成されて前記第１及び第２の貫通電極にそれぞれ電気的に接続され、前記画素領域及び前記接続領域内にそれぞれ形成された第１及び第２の接着パッドと、
    前記第１及び第２の接着パッドの上に形成されてこれらにそれぞれ電気的に接続される第３及び第４の配線と、
    前記画素領域内で前記第３の基板内に形成された感光素子と、
    前記画素領域内で前記第３の基板の下部を貫通して前記感光素子に隣接し、前記第４の配線に電気的に接続される転送ゲート（ＴＧ）と、
    前記転送ゲートに隣接する前記第３の基板の下部に形成されて前記第３の配線に電気的に接続される浮遊拡散（ＦＤ）領域と、を備え、
    前記第４の配線は、前記画素領域から前記接続領域に延在して前記画素領域の各々及び前記接続領域の少なくとも一部に形成されることを特徴とするイメージセンサ。
  9. 前記イメージセンサは、
    前記画素領域内で前記第２の基板の下に形成された第２のトランジスタと、
    前記第１の配線の下に形成されて前記第２のトランジスタに電気的に接続され、前記垂直方向に少なくとも一部が前記第１の配線に重なる第５の配線と、を更に含むことを特徴とする請求項８に記載のイメージセンサ。
  10. 垂直方向に順次積層され、画素が形成される画素領域、前記画素領域を取り囲んで前記垂直方向への電気的信号伝達のための接続配線が形成される接続領域、及び前記接続領域を取り囲んで外部から電気的信号が印加される入出力パッドが形成されるパッド領域を有する第１～第３の基板と、
    前記画素領域内で前記第１の基板の上に形成された第１のトランジスタと、
    前記接続領域及び前記パッド領域内で前記第１のトランジスタの上にそれぞれ形成された第１及び第２の配線と、
    前記接続領域及び前記パッド領域内にそれぞれ形成されて前記第１及び第２の配線にそれぞれ電気的に接続される第１及び第２の接着パッドと、
    前記画素領域内で前記第２の基板の下に形成された第２～第４のトランジスタと、
    前記画素領域内で前記第２のトランジスタの下に形成されて前記第２のトランジスタに電気的に接続される第３の配線と、
    前記接続領域内で前記第２の基板の下に形成された第４の配線と、
    前記画素領域内で前記第２の基板を貫通して前記第３の配線に電気的に接続される第１の貫通電極と、
    前記接続領域内で前記第２の基板を貫通して前記第４の配線に電気的に接続される第２の貫通電極と、
    前記第２の基板の上に形成されて前記第１及び第２の貫通電極にそれぞれ電気的に接続され、前記画素領域及び前記接続領域内にそれぞれ形成された第３及び第４の接着パッドと、
    前記第３及び第４の接着パッドの上に形成されてこれらにそれぞれ電気的に接続される第５及び第６の配線と、
    前記画素領域内で前記第３の基板内に形成された感光素子と、
    前記画素領域内で前記第３の基板の下部を貫通して前記感光素子に隣接し、前記第６の配線に電気的に接続される転送ゲート（ＴＧ）と、
    前記転送ゲートに隣接する前記第３の基板の下部に形成されて前記第５の配線に電気的に接続される浮遊拡散（ＦＤ）領域と、
    前記画素領域内で前記第３の基板の上に形成されて複数のカラーフィルターを有するカラーフィルターアレイ層と、
    前記画素領域内で前記カラーフィルターアレイ層上に形成されたマイクロレンズと、を備え、
    前記第６の配線は、前記画素領域から前記接続領域に延在して前記画素領域の各々及び前記接続領域の少なくとも一部に形成されることを特徴とするイメージセンサ。

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