CN117352524A - 使用基底间布线结构的高度集成的图像传感器 - Google Patents

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Abstract

一种图像传感器包括：第一基底，其中集成有一晶体管；以及第一多个布线结构，在第一基底上。第一多个布线结构包括电连接到第一晶体管的第一布线结构。第二基底在第一多个布线结构上延伸并具有集成在其中的第二晶体管，第二晶体管电连接到第一多个布线结构内的第二布线结构。第二多个布线结构在第二基底上延伸。第三基底设置在第二多个布线结构上。微透镜在第三基底的光接收表面上延伸。光感测元件在第三基底内延伸。传输栅极(TG)延伸到第三基底的一部分中，与光感测元件相邻地延伸并电连接到第二多个布线结构内的第一布线结构。浮置扩散(FD)区域在第三基底内延伸并与TG相邻。FD区域电连接到第二多个布线结构内的第二布线结构。

Description

使用基底间布线结构的高度集成的图像传感器
本申请要求于2022年7月5日在韩国知识产权局提交的第10-2022-0082419号韩国专利申请的优先权，该韩国专利申请的公开内容通过引用包含于此。
技术领域
示例实施例涉及图像传感器。
背景技术
随着电子产业发展，图像传感器的尺寸持续减小，因此，为了满足对图像传感器的较高集成度的需求，已经进行了各种研究。
发明内容
示例实施例提供了一种具有改善的特性的图像传感器。
根据示例实施例，提供了一种高度集成的图像传感器。所述图像传感器可以包括：第一基底，具有第一晶体管，第一晶体管位于第一基底上；第一布线，位于第一基底上，第一布线电连接到第一晶体管；以及第二布线和第三布线，位于第一布线上。第二基底设置在第二布线和第三布线上。第二基底包括第二晶体管，第二晶体管位于第二基底中，第二晶体管电连接到第二布线。第四布线和第五布线设置在第二基底上。第三基底设置在第四布线和第五布线上。滤色器阵列层设置在第三基底上，滤色器阵列层包括滤色器。微透镜设置在滤色器阵列层上。光感测元件设置在第三基底中。传输栅极(TG)设置为延伸穿过第三基底的下部并与光感测元件相邻地延伸，并且电连接到第四布线。浮置扩散(FD)区域设置在第三基底的与TG相邻的部分处，并且电连接到第五布线。第一贯穿电极设置为延伸穿过第二基底，并且电连接到第二晶体管和第五布线。第二贯穿电极设置为延伸穿过第二基底，并且接触第一布线和第三布线以电连接到第四布线。
根据示例实施例，提供了一种图像传感器。所述图像传感器可以包括：第一基底、第二基底和第三基底，以竖直集成方式堆叠，并且共同包括像素区域和连接区域，连接区域围绕像素区域并且包括用于在竖直方向上传输电信号的连接布线。第一晶体管在像素区域中设置在第二基底内。第一布线在像素区域中设置在第一晶体管下方，并且电连接到第一晶体管。第二布线在连接区域中设置在第二基底下方。第一贯穿电极在像素区域中延伸穿过第二基底，并且电连接到第一布线。第二贯穿电极在连接区域中延伸穿过第二基底，并且电连接到第二布线。第一粘接垫和第二粘接垫设置在第二基底上，并且分别在像素区域和连接区域中分别电连接到第一贯穿电极和第二贯穿电极。第三布线和第四布线分别设置在第一粘接垫和第二粘接垫上并电连接到第一粘接垫和第二粘接垫。光感测元件设置在第三基底中。传输栅极(TG)设置为延伸穿过第三基底的下部，并且与光感测元件相邻地位于像素区域中，并且电连接到第四布线。浮置扩散(FD)区域设置在第三基底的与TG相邻的下部处，并且电连接到第三布线。第四布线可以从像素区域延伸到连接区域，并且可以形成在像素区域和连接区域中的每个区域的至少一部分中。
根据示例实施例，提供了一种图像传感器。所述图像传感器可以包括：第一基底、第二基底和第三基底，在竖直方向上堆叠，并且共同包括像素区域、连接区域和垫区域，连接区域围绕像素区域并包括用于在竖直方向上传输电信号的连接布线，垫区域围绕连接区域并包括用于从所述图像传感器的外部接收电信号的I/O垫。第一晶体管在像素区域中设置在第一基底上。第一布线和第二布线在连接区域和垫区域中设置在第一晶体管上。第一粘接垫设置在连接区域中，并且第二粘接垫设置在垫区域中。这些第一粘接垫和第二粘接垫分别电连接到第一布线和第二布线。第二晶体管至第四晶体管在像素区域中设置在第二基底下方。第三布线在像素区域中设置在第二晶体管下方，并且电连接到第二晶体管。第四布线在连接区域中设置在第二基底下方。第一贯穿电极设置为在像素区域中延伸穿过第二基底，并且电连接到第三布线。第二贯穿电极设置为在连接区域中延伸穿过第二基底，并且电连接到第四布线。第三粘接垫和第四粘接垫设置在第二基底上，并且分别在像素区域和连接区域中分别电连接到第一贯穿电极和第二贯穿电极。第五布线和第六布线分别设置在第三粘接垫和第四粘接垫并电连接到第三粘接垫和第四粘接垫。光感测元件设置在第三基底中。传输栅极(TG)设置为延伸穿过第三基底的下部并与光感测元件相邻地位于像素区域中，并且电连接到第六布线。浮置扩散(FD)区域设置在第三基底的与TG相邻的下部处，并且电连接到第五布线。滤光器阵列层(在其中包括滤色器)在像素区域中设置在第三基底上。微透镜在像素区域中设置在滤色器阵列层上。第六布线可以从像素区域延伸到连接区域，并且可以形成在像素区域和连接区域中的每个区域的至少一部分中。
根据进一步的实施例，提供了一种图像传感器，所述图像传感器包括：第一半导体基底，具有第一晶体管，第一晶体管集成在第一半导体基底中；以及第一多个布线结构，位于第一半导体基底上。第一多个布线结构包括电连接到第一晶体管的端子的第一布线结构。第二半导体基底设置在第一多个布线结构上。第二半导体基底具有第二晶体管，第二晶体管集成在第二半导体基底中，第二晶体管包括电连接到第一多个布线结构内的第二布线结构的端子。第二多个布线结构设置在第二半导体基底上，并且第三半导体基底设置在第二多个布线结构上。微透镜设置在第三半导体基底的光接收表面上，并且光感测元件设置在第三半导体基底内。传输栅极(TG)设置为延伸到第三半导体基底的一部分中。传输栅极与光感测元件相邻地延伸并且电连接到第二多个布线结构内的第一布线结构。浮置扩散(FD)区域设置为在第三半导体基底内延伸并且与传输栅极相邻。浮置扩散区域电连接到第二多个布线结构内的第二布线结构。第一贯穿电极设置为延伸穿过第二半导体基底，并且电连接到第二晶体管。第二贯穿电极设置为延伸穿过第二半导体基底，并且将第二多个布线结构内的布线结构电连接到第一多个布线结构内的布线结构。
在根据示例实施例的图像传感器中，可以使用于形成基底上的将要与源极跟随器晶体管、选择晶体管和复位晶体管电连接的布线的空间的自由度增大，使得可以高效地布置布线，并且可以增大图像传感器的集成度。
附图说明
图1是示出根据示例实施例的图像传感器的区域的平面图，并且图2是示出图1的图像传感器的一部分的剖面图。
图3至图18是示出根据示例实施例的制造图像传感器的方法的平面图和剖面图。
图19是示出根据示例实施例的图像传感器的剖面图。
图20是示出根据示例实施例的图像传感器的剖面图。
图21和图22是示出根据示例实施例的制造图像传感器的方法的剖面图。
图23是示出根据示例实施例的图像传感器的剖面图。
图24和图25是示出根据示例实施例的图像传感器的平面图。
图26和图27分别是示出根据分别在图14和图2中示出的示例实施例的图像传感器的平面图和剖视图。
图28是示出根据示例实施例的图像传感器的剖面图。
具体实施方式
通过下面结合附图进行的详细描述，将更清楚地理解根据示例实施例的像素划分结构、包括该像素划分结构的图像传感器以及制造该图像传感器的方法。
将理解的是，尽管在此可以使用术语“第一”、“第二”和/或“第三”来描述各种元件、组件、区域、层和/或部分，但这些元件、组件、区域、层和/或部分不应受这些术语限制。这些术语仅用于将一个元件、组件、区域、层或部分与另一区域、层或部分区分开。因此，在不脱离发明构思的教导的情况下，以下讨论的第一元件、组件、区域、层或部分可以被称为第二或第三元件、组件、区域、层或部分。
此外，第一区域I、第二区域II、第三区域III和第四区域IV可以仅表示参考基底、第一基底和/或第二基底的内部。可选地，第一区域I、第二区域II、第三区域III和第四区域IV也可以表示在参考基底、第一基底和/或第二基底上方和下方的空间。与参考基底或第一基底和/或第二基底基本平行的方向可以被称为水平方向，并且与参考基底或第一基底和/或第二基底的表面垂直的方向可以被称为竖直方向。在说明书中，“向上”与“向下”、“上和上方”与“下和下方”、“上表面”与“下表面”以及“上部”与“下部”是相对概念以描述在竖直方向上的相对侧，并且各措辞可以根据将要在说明书中进行解释的具体部分而具有相反的含义。
图1是示出根据示例实施例的图像传感器的区域的平面图，图2是示出该图像传感器的剖面图。参照图1，图像传感器可以包括第一区域I、第二区域II和第三区域III。在示例实施例中，第一区域I可以是其中形成有像素的像素区域，第二区域II可以是其中形成有用于在竖直方向(即，第三方向D3)上传输电信号的连接布线的连接区域，第三区域III可以是其中形成有用于从外部接收电信号/向外部发送电信号的输入/输出垫的垫区域。在示例实施例中，第二区域II可以围绕第一区域I，第三区域III可以围绕第二区域II，然而，发明构思不限于此。例如，第二区域II可以不整个围绕第一区域I，而是可以形成在第一区域I的一侧或相对侧处，并且第三区域III可以不整个围绕第二区域II，而是可以形成在第二区域II的一侧或相对侧处。在下文中，附图仅示出了第一区域I、第二区域II和第三区域III中的区域X。
参照图2，图像传感器可以包括在第三方向D3上顺序地堆叠的第一基底100、第二基底200和第三基底400。第一基底100、第二基底200和第三基底400中的每个可以包括半导体材料，诸如硅、锗、硅锗或III-V族化合物半导体(诸如，GaP、GaAs或GaSb)。在一些实施例中，第一基底100、第二基底200和第三基底400中的至少一个可以是绝缘体上硅(SOI)基底或绝缘体上锗(GOI)基底。
在示例实施例中，第三基底400可以是其上形成有用于接收光并将光转换为电子信号的元件的基底，第二基底200可以是其上形成有用于将电子信号转换为电压信号的元件的基底，第一基底100可以是其上形成有用于处理电信号(例如，电子信号、电压信号等)的逻辑电路图案的基底。
因此，逻辑电路图案可以在第一区域I、第二区域II和第三区域III中形成在第一基底100上，例如，在图2中示出了包括在逻辑电路图案中的第一晶体管。第一隔离图案110可以形成在第一基底100上，其侧壁被第一隔离图案110围绕的第一有源图案105可以被限定在第一基底100上。第一晶体管可以包括在第一基底100上的第一栅电极120以及在第一有源图案105的与第一栅电极120相邻的上部处的第一杂质区域103。
第一绝缘夹层170可以形成在第一基底100上，接触插塞、过孔和布线可以形成在第一绝缘夹层170中。图2示出了第一接触插塞130、第一布线140、第一过孔150、第二布线160和第二过孔180在第三方向D3上顺序地堆叠在第一栅电极120上，然而，发明构思不限于此。
在示例实施例中，第一粘接层175和第二粘接层275可以在第三方向D3上堆叠在第一绝缘夹层170上。第一粘接垫192和第二粘接垫194可以延伸穿过第一粘接层175以分别接触第二区域II中的第二过孔180和第三区域III中的第二过孔180，第三粘接垫296和第四粘接垫298可以延伸穿过第二粘接层275以分别接触第二区域II中的第一粘接垫192和第三区域III中的第二粘接垫194。
在第三方向D3上堆叠的第一粘接层175和第二粘接层275可以共同形成第一粘接层结构，在第三方向D3上堆叠的第一粘接垫192和第三粘接垫296可以共同形成第一粘接垫结构，在第三方向D3上堆叠的第二粘接垫194和第四粘接垫298可以共同形成第二粘接垫结构。
第二绝缘夹层270可以形成在第二粘接层275、第三粘接垫296和第四粘接垫298与第二基底200之间。第二基底200可以具有在第三方向D3上相对的第一表面201和第二表面209，并且图2示出了第一表面201和第二表面209分别为第二基底200的上表面和下表面。因此，第二绝缘夹层270可以接触第二基底200的第二表面209。
参照图5，在示例实施例中，第二晶体管、第三晶体管和第四晶体管可形成在第二基底200下方。在示例实施例中，其侧壁被第二隔离图案210围绕的第二有源图案202、第三有源图案204和第四有源图案206可以在第一区域I中形成在第二基底200下方。
第二晶体管可以包括在第二基底200的第二表面209下方的第二栅电极222、以及在第二有源图案202的与第二栅电极222相邻的下部处的第二杂质区域203，第三晶体管可以包括在第二基底200的第二表面209下方的第三栅电极224、以及在第三有源图案204的与第三栅电极224相邻的下部处的第三杂质区域205，第四晶体管可以包括在第二基底200的第二表面209下方的第四栅电极226、以及在第四有源图案206的与第四栅电极226相邻的下部处的第四杂质区域207。
在示例实施例中，第二晶体管可以是源极跟随器(SF)晶体管，第三晶体管可以是选择晶体管，第四晶体管可以是复位晶体管。在其他实施例中，第三晶体管和第四晶体管可以在第一方向D1上彼此间隔开，第二晶体管可以在第二方向D2上与第三晶体管和第四晶体管间隔开，然而，发明构思可以不限于此。
接触插塞、过孔和布线可以形成在第二绝缘夹层270中。图2示出了在第一区域I中与第二栅电极222接触的第二接触插塞232和与第二接触插塞232接触的第三布线242、以及在第二区域II和第三区域III中位于与第三布线242的水平相同的水平处的第四布线246和第五布线248。
图2示出了在第一区域I中处位于比第三布线242的水平低的水平处的第六布线264、以及在第二区域II和第三区域III中位于与第六布线264的水平相同的水平处的第七布线266和第八布线268。第三过孔256可以形成在第四布线246与第七布线266之间并且电连接到第四布线246和第七布线266，第四过孔258可以形成在第五布线248与第八布线268之间并且电连接到第五布线248和第八布线268。
第五过孔286可以在第二区域II中形成在第七布线266与第三粘接垫296之间并且电连接到第七布线266和第三粘接垫296，第六过孔288可以在第三区域III中形成在第八布线268与第四粘接垫298之间并且电连接到第八布线268和第四粘接垫298。然而，因为在第二绝缘夹层270中可以形成更多数量的接触插塞、过孔和布线，所以发明构思可以不限于以上描述。
在另一示例实施例中，输入/输出(I/O)垫306可以形成为穿过第二基底200以及第二绝缘夹层270的上部，以接触第三区域III中的第五布线248。I/O垫306可以通过布线键合来连接到外电路，例如以从外电路接收/向外电路发送电信号。
第三绝缘夹层310可以形成在第二基底200的第一表面201上。第一贯穿电极322可以形成为穿过第二基底200、第三绝缘夹层310以及第二绝缘夹层270的上部，以接触第一区域I中的第三布线242，然而，第一贯穿电极322可以通过第二基底200中的第一绝缘图案302与第二基底200电绝缘。此外，第二贯穿电极324可以形成为穿过第二基底200、第三绝缘夹层310以及第二绝缘夹层270的上部，以接触第二区域II中的第四布线246，然而，第二贯穿电极324可以通过第二基底200中的第二绝缘图案304与第二基底200电绝缘。
在示例实施例中，第三粘接层315和第四粘接层505可以在第三方向D3上堆叠在第三绝缘夹层310、第一贯穿电极322和第二贯穿电极324上。第五粘接垫332和第六粘接垫334可以形成为穿过第三粘接层315以分别接触第一区域I中的第一贯穿电极322和第二区域II中的第二贯穿电极324，并且第七粘接垫524和第八粘接垫526可以形成为穿过第四粘接层505以分别接触第一区域I中的第五粘接垫332和第二区域II中的第六粘接垫334。
在第三方向D3上堆叠的第三粘接层315和第四粘接层505可以共同形成第二粘接层结构，在第三方向D3上堆叠的第五粘接垫332和第七粘接垫524可以共同形成第三粘接垫结构，在第三方向D3上堆叠的第六粘接垫334和第八粘接垫526可以共同形成第四粘接垫结构。
第四绝缘夹层500可以形成在第四粘接层505、第七粘接垫524和第八粘接垫526与第三基底400之间。第三基底400可以具有在第三方向D3上相对的第一表面401和第二表面409，并且图2示出了第三基底400的第一表面401和第二表面409分别是第三基底400的上表面和下表面。因此，第四绝缘夹层500可以接触第三基底400的第二表面409。
在示例实施例中，像素划分结构410、光感测元件430、传输栅极(TG)440和浮置扩散(FD)区域450可以形成在第一区域I中，像素划分结构410在第三方向D3上延伸穿过第三基底400，光感测元件430在由像素划分结构410限定的单元像素区域中的每个中，传输栅极(TG)440在第三方向D3上延伸穿过第三基底400的下部以接触光感测元件430，传输栅极(TG)440具有从第三基底400的第二表面409向下突出的下部，传输栅极(TG)440的该下部可以被第四绝缘夹层500覆盖，浮置扩散(FD)区域450在第三基底400的与TG 440相邻的下部处。在进一步的实施例中，包括p型杂质的p型阱可以形成在第三基底400中。
与图12一起参照图2，像素划分结构410可以在第一区域I的内部并在第一区域I与第二区域II之间的边界处沿第三方向D3从第三基底400的第二表面409延伸到第一表面401。
在示例实施例中，像素划分结构410可以包括第一像素划分图案412和第二像素划分图案414，第一像素划分图案412在平面图中具有多边形(诸如，矩形)的形状，第二像素划分图案414在由第一像素划分图案412限定的区域中并且在第一方向D1上或第二方向D2上从第一像素划分图案412延伸。因此，其中形成单元像素的单元像素区域可以由包括在像素划分结构410中的第一像素划分图案412和第二像素划分图案414限定在第三基底400的第一区域I中。单元像素区域可以在第一方向D1和第二方向D2上布置。
在示例实施例中，第一像素划分图案412和第二像素划分图案414中的每个可以包括芯和壳，芯在第三方向D3上延伸，壳覆盖芯的侧壁。芯可以包括例如掺杂有杂质的多晶硅或未掺杂的多晶硅，壳可以包括诸如氧化硅、氮化硅等的绝缘材料。包括p型杂质(例如，硼)的第五杂质区域420可以在第一区域I中形成在第三基底400的与像素划分结构410相邻的部分处。第五杂质区域420的杂质浓度可以高于p型阱的杂质浓度。
在示例实施例中，光感测元件430可以是光电二极管(PD)的一部分。光感测元件430可以是第三基底400的第一区域I中的p型阱中的掺杂有n型杂质(例如，磷)的杂质区域，因此，光感测元件430和p型阱可以形成PN结二极管。在示例实施例中，光感测元件430可以形成在由第一像素划分图案412和第二像素划分图案414限定的单元像素区域中的每个中。
TG 440可以包括第五栅电极440，并且可以包括掩埋部分和突起部分，该掩埋部分在第三方向D3上从第三基底400的第二表面409向上延伸，该突起部分在掩埋部分下方并且具有比第三基底400的第二表面409低的底表面。在示例实施例中，TG 440可以形成在由第一像素划分图案412和第二像素划分图案414限定的单元像素区域中的每个中。在示例实施例中，TG 440可以在平面图中具有远离相邻的4个单元像素区域之间的中心部分凹入的“L”形状。
FD区域450可以是第三基底400的下部处的掺杂有n型杂质(例如，磷)的杂质区域。在示例实施例中，FD区域450可以在平面图中形成在相邻的4个单元像素区域之间的中心部分处，因此可以在平面图中被相邻的4个TG 440围绕。
接触插塞、过孔和布线可以形成在第四绝缘夹层500中。图2示出了在第一区域I中分别接触第五栅电极440和FD区域450的第三接触插塞462和第四接触插塞464以及分别接触第三接触插塞462和第四接触插塞464的第九布线472和第十布线474、以及在第二区域II中位于与第九布线472和第十布线474的水平相同的水平处的第十一布线476。
图2示出了在第一区域I中位于第九布线472和第十布线474下方的第十二布线492和第十三布线494。第七过孔482可以形成在第九布线472与第十二布线492之间，第八过孔484可以形成在第十布线474与第十三布线494之间。第九过孔514可以在第一区域I中形成在第十三布线494与第七粘接垫524之间，第十过孔516可以在第二区域II中形成在第十二布线492与第八粘接垫526之间。
在示例实施例中，第十二布线492可以从第二区域II的一部分延伸到第一区域I的一部分，因此可以公共地形成在第二区域II和第一区域I中。也就是说，第一区域I中的TG440可以通过第一区域I中的第三接触插塞462、第九布线472和第七过孔482以及第一区域I和第二区域II中的第十二布线492电连接到第二区域II中的第十过孔516。此外，TG 440可以通过第八粘接垫526、第六粘接垫334和第二贯穿电极324电连接到第二基底200下方的布线和过孔。此外，TG 440可以通过第二基底200下方的布线和过孔以及第一粘接垫192和第三粘接垫296电连接到第一基底100上的布线、过孔、接触插塞和第一晶体管。
与图14一起参照图2，在示例实施例中，FD区域450可以通过第四接触插塞464、第十布线474、第八过孔484、第十三布线494、第九过孔514、第七粘接垫524、第五粘接垫332、第一贯穿电极322、第三布线242和第二接触插塞232电连接到包括在位于第二基底200的下部处的源极跟随器晶体管中的第二栅电极222。然而，发明构思可以不限于以上描述，并且可以在第四绝缘夹层500中形成更多数量的接触插塞、过孔和布线。第一有源图案105、第二有源图案202、第三有源图案204和第四有源图案206可以包括与第一基底100、第二基底200和第三基底400的材料基本相同的材料，第一隔离图案110和第二隔离图案210可以包括诸如氧化硅的氧化物。
第一栅电极120、第二栅电极222、第三栅电极224、第四栅电极226、第五栅电极440、第一接触插塞130、第二接触插塞232、第三接触插塞462、第四接触插塞464、第一过孔150、第二过孔180、第三过孔256、第四过孔258、第五过孔286、第六过孔288、第七过孔482、第八过孔484、第九过孔514、第十过孔516、第一布线140、第二布线160、第三布线242、第四布线246、第五布线248、第六布线264、第七布线266、第八布线268、第九布线472、第十布线474、第十一布线476、第十二布线492和第十三布线494可以包括例如金属、金属氮化物、金属硅化物等的导电材料，I/O垫306可以包括例如铝的金属，第一绝缘夹层170、第二绝缘夹层270、第三绝缘夹层310和第四绝缘夹层500可以包括诸如氧化硅的氧化物。
第一粘接层175、第二粘接层275、第三粘接层315和第四粘接层505可以包括诸如氮化硅的绝缘氮化物，第一粘接垫192、第二粘接垫194、第三粘接垫296、第四粘接垫298、第五粘接垫332、第六粘接垫334、第七粘接垫524和第八粘接垫526可以包括诸如铜的金属。
在示例实施例中，下平坦化层600可以形成在第三基底400的第一表面401以及像素划分结构410上，滤色器阵列层、微透镜665和透明保护层670可以在第一区域I中堆叠在下平坦化层600上，光阻挡金属层630、上平坦化层660和透明保护层670在第二区域II和第三区域III中顺序地堆叠在下平坦化层600上。
防干扰结构635和保护层640可以形成在第一区域I中，防干扰结构635在包括于滤色器阵列层中的滤色器650之间，保护层640在下平坦化层600上覆盖防干扰结构635的表面。
在示例实施例中，下平坦化层600可以包括在第三方向D3上顺序地堆叠的第一层、第二层、第三层、第四层和第五层。第一层、第二层、第三层、第四层和第五层可以分别包括诸如氧化铝、氧化铪、氧化硅、氮化硅和氧化铪。
防干扰结构635可以形成在下平坦化层600上以在第三方向D3上与像素划分结构410叠置，并且可以在平面图中具有网格形状。在示例实施例中，防干扰结构635可以包括在第三方向D3上堆叠的第一防干扰图案615和第二防干扰图案625。第一防干扰图案615可以包括金属氮化物，第二防干扰图案625可以包括金属。可选地，第二防干扰图案625可以包括低折射率材料(LRIM)。保护层640可以包括诸如氧化铝的金属氧化物。
滤色器阵列层可以形成在保护层640上，并且可以包括多个滤色器650。滤色器650的侧壁和底表面可以被保护层640覆盖。例如，滤色器650可以包括绿色滤色器G、蓝色滤色器B和红色滤色器R。
在示例实施例中，光阻挡金属层630可以包括在第三方向D3上堆叠的阻挡图案610和第一导电图案620。阻挡图案610可以包括例如金属氮化物，第一导电图案620可以包括例如金属。
在示例实施例中，微透镜665和上平坦化层660可以包括基本相同的材料，例如具有高透射率的光致抗蚀剂材料。透明保护层670可以包括诸如SiO、SiOC、SiC、SiCN等。
第三开口690可以形成为穿过透明保护层670、上平坦化层660、光阻挡金属层630、第三基底400、第四绝缘夹层500、第三粘接层315和第四粘接层505以暴露第三区域III中的I/O垫306的上表面，导线可以通过第三开口690电连接到I/O垫306。
在图像传感器中，第一基底100上的包含布线的第一绝缘夹层170和第二基底200下方的包含布线的第二绝缘夹层270可以通过第一粘接层175、第二粘接层275、第一粘接垫192、第二粘接垫194、第三粘接垫296和第四粘接垫298彼此键合。此外，第二基底200上的包含布线的第三绝缘夹层310和第三基底400下方的包含布线的第四绝缘夹层500可以通过第三粘接层315、第四粘接层505、第五粘接垫332、第六粘接垫334、第七粘接垫524和第八粘接垫526彼此键合。
在示例实施例中，第二基底200下方的源极跟随器晶体管可以通过包含在第二绝缘夹层270中的第二接触插塞232和第三布线242以及延伸穿过第二绝缘夹层270的上部和第二基底200的第一贯穿电极322电连接到位于第三基底400的下部处的FD区域450。因此，还可以在第二绝缘夹层270中在第三布线242下方形成可以电连接到其他晶体管(诸如，选择晶体管或复位晶体管)的布线。
如果第二基底200和第三基底400彼此键合而使得第二基底200的第二表面209和第三基底400的第二表面409在第三方向D3上彼此面对，则第二绝缘夹层270和第四绝缘夹层500会形成在第二基底200与第三基底400之间，而用于将源极跟随器晶体管和FD区域450电连接的布线形成在第二绝缘夹层270中的位于源极跟随器晶体管上方的空间中，使得该空间可能无法用于形成其他结构。
然而，在示例实施例中，第二基底200和第三基底400可以彼此键合而使得第二基底200的第一表面201和第三基底400的第二表面409可以在第三方向D3上彼此面对，并且用于将源极跟随器晶体管和FD区域450彼此电连接的第三布线242可以在第二绝缘夹层270中形成在靠近第二基底200的第二表面209的水平处。因此，可以在第二绝缘夹层270中在远离第二基底200的第二表面209的水平处(即，在比第三布线242的水平低的水平处)形成电连接到其他晶体管的布线(诸如，图2中的第六布线264)。结果，可以使在第二基底200处用于形成与各种晶体管电连接的布线的空间的自由度增大。
图3至图18是示出根据示例实施例的制造图像传感器的方法的平面图和剖面图。具体地，图5、图10、图12和图14是平面图，图3、图4、图6至图9、图11、图13和图15至图18是剖面图。图6至图9、图11和图16至图18分别是沿着对应的平面图的线A-A'截取的剖面图，图13和图15分别是沿着对应的平面图的线B-B'截取的剖面图。
参照图3，可以去除第一基底100的上部以形成第一凹槽，并且可以在第一凹槽中形成第一隔离图案110。
因此，可以在第一基底100上形成其侧壁被第一隔离图案110覆盖的第一有源图案105。可以在第一有源图案105上形成第一栅电极120，并且可以将杂质掺杂到第一有源图案105的与第一栅电极120相邻的上部中以分别形成第一杂质区域103。第一栅电极120和第一杂质区域103可以共同形成第一晶体管。
可以形成电连接到第一晶体管的接触插塞、过孔和布线。图3示出了第一晶体管上的第一接触插塞130、第一布线140、第一过孔150和第二布线160，然而，发明构思可以不限于此。例如，除了位于第一水平处的第一布线140和位于第二水平处的第二布线160之外，还可以在比第二水平高的一个水平处或多个水平处形成上布线。可以在第一基底100上形成第一绝缘夹层170以覆盖第一晶体管、接触插塞、过孔和布线。
参照图4，可以将第二过孔180形成为穿过第一绝缘夹层170的上部以分别接触第二布线160的上表面，可以在第一绝缘夹层170和第二过孔180上形成第一粘接层175，并且可以将第一粘接垫192和第二粘接垫194形成为穿过第一粘接层175以分别接触第二过孔180的上表面。
参照图5和图6，可以去除包括第一区域I、第二区域II和第三区域III的第二基底200的上部以形成第二凹槽，并且可以在第二凹槽中形成第二隔离图案210。因此，可以在第二基底200的第一区域I上形成其侧壁被第二隔离图案210覆盖的第二有源图案202、第三有源图案204和第四有源图案206。
第二基底200的在第三方向D3上相对的表面可以分别被称为第一表面201和第二表面209。图6示出了第二基底200的第一表面201和第二表面209分别是第二基底200的下表面和上表面。
可以在第一区域I中在第二有源图案202、第三有源图案204和第四有源图案206以及第二隔离图案210上形成第二栅电极222、第三栅电极224和第四栅电极226，并且可以将杂质掺杂到第二栅电极222的与第二栅电极222相邻的上部、第三栅电极224的与第三栅电极224相邻的上部和第四栅电极226的与第四栅电极226相邻的上部，以分别形成第二杂质区域203、第三杂质区域205和第四杂质区域207。
在示例实施例中，第三栅电极224和第四栅电极226可以在第一方向D1上彼此间隔开，第二栅电极222可以在第二方向D2上与第三栅电极224和第四栅电极226间隔开。
第二栅电极222和第二杂质区域203可以形成第二晶体管，第三栅电极224和第三杂质区域205可以形成第三晶体管，第四栅电极226和第四杂质区域207可以形成第四晶体管。
参照图7，可以形成电连接到第二晶体管至第四晶体管的接触插塞、过孔和布线。图7示出了第二晶体管至第四晶体管上的第二接触插塞232、第三布线242、第四布线246、第五布线248、第三过孔256、第四过孔258、第六布线264、第七布线266和第八布线268。
第二栅电极222、第二接触插塞232和第三布线242可以形成在第一区域I中以彼此电连接，第四布线246、第三过孔256和第七布线266可以形成在第二区域II中以彼此电连接，第五布线248、第四过孔258和第八布线268可以形成在第三区域III中以彼此电连接。然而，发明构思可以不限于以上描述，并且可以形成更多数量的接触插塞、过孔和布线。
例如，除了位于第一水平处的第三布线242、第四布线246和第五布线248以及位于第二水平处的第六布线264、第七布线266和第八布线268之外，还可以在比第二水平高的一个水平处或多个水平处形成上布线。
可以在第二基底200上形成第二绝缘夹层270以覆盖第二晶体管至第四晶体管、接触插塞、布线和过孔。
参照图8，可以将第五过孔286和第六过孔288形成为穿过第二绝缘夹层270的上部形成以分别接触第七布线266和第八布线268的上表面，可以在第二绝缘夹层270、第五过孔286和第六过孔288上形成第二粘接层275，并且可以将第三粘接垫296和第四粘接垫298形成为穿过第二粘接层275以分别接触第五过孔286和第六过孔288的上表面。第三粘接垫296和第四粘接垫298可以分别形成在第二区域II和第三区域III中。
参照图9，可以翻转第二基底200，并且可以通过使第二粘接层275和第一粘接层175接触来将第一基底100和第二基底200彼此键合。在键合期间，第三粘接垫296和第四粘接垫298可以分别接触第一粘接垫192和第二粘接垫194。
因此，第二基底200的第一表面201和第二表面209可以分别被示出为第二基底200的上表面和下表面。在下文中，第一基底100的与第二基底200的第一区域I、第二区域II和第三区域III对应的部分也可以被称为第一基底100的第一区域I、第二区域II和第三区域III。
参照图10和图11，可以去除第二基底200的上部。例如，在一些实施例中，可以通过抛光工艺(诸如，研磨工艺、CMP工艺等)来去除第二基底200的上部。
可以将第一绝缘图案302、第二绝缘图案304和I/O垫306形成为穿过第二基底200。在示例实施例中，第一绝缘图案302可以在第一区域I中在第三方向D3上与第三布线242叠置，第二绝缘图案304可以在第二区域II中在第三方向D3上与第四布线246叠置，I/O垫306可以在第三区域III中在第三方向D3上与第五布线248叠置。
可以在第二基底200的第一表面201、第一绝缘图案302、第二绝缘图案304和I/O垫306上形成第三绝缘夹层310，并且可以形成第一贯穿电极322和第二贯穿电极324，第一贯穿电极322延伸穿过第三绝缘夹层310、第一绝缘图案302和第二绝缘夹层270的上部以接触第三布线242，第二贯穿电极324延伸穿过第三绝缘夹层310、第二绝缘图案304和第二绝缘夹层270的上部以接触第四布线246。
可以在第三绝缘夹层310、第一贯穿电极322和第二贯穿电极324上形成第三粘接层315，并且可以将第五粘接垫332和第六粘接垫334形成为穿过第三粘接层315以分别接触第一贯穿电极322和第二贯穿电极324。第五粘接垫332和第六粘接垫334可以分别形成在第一区域I和第二区域II中。
参照图12和图13，可以在包括第一区域I、第二区域II和第三区域III的第三基底400中形成像素划分结构410、第五杂质区域420和光感测元件430，并且可以形成第五栅电极440和FD区域450。第三基底400的在第三方向D3上的相对表面可以分别被称为第三基底400的第一表面401和第二表面409。图13示出了第一表面401和第二表面409分别是第三基底400的下表面和上表面。在示例实施例中，可以在第三基底400中形成掺杂有p型杂质(诸如，硼)的p型阱。
像素划分结构410可以在第一区域I的内部并在第一区域I与第二区域II之间的边界处沿第三方向D3从第三基底400的第二表面409向下延伸到第一表面401，并且可以用p型杂质(诸如，硼)掺杂第三基底400的与像素划分结构410相邻的部分以形成第五杂质区域420。第五杂质区域420的杂质浓度可以高于p型阱的杂质浓度。
在示例实施例中，像素划分结构410可以包括第一像素划分图案412和第二像素划分图案414，第一像素划分图案412在平面图中具有多边形(例如，矩形)的形状，第二像素划分图案414在由第一像素划分图案412限定的区域中并且在第一方向D1上或第二方向D2上从第一像素划分图案412延伸。因此，其中形成单元像素的单元像素区域可以由包括在像素划分结构410中的第一像素划分图案412和第二像素划分图案414限定在第三基底400的第一区域I中。
可以通过将n型杂质(例如，磷)掺杂到第三基底400的第一区域I中的p型阱中来形成光感测元件430。在示例实施例中，光感测元件430可以形成在由第一像素划分图案412和第二像素划分图案414限定的单元像素区域中的每个中。
通过形成在第三方向D3上从第三基底400的第二表面409向下延伸的沟槽，并且在沟槽中填充导电材料至从第三基底400的第二表面409向上突出，可以形成第五栅电极440。在示例实施例中，第五栅电极440可以形成在由第一像素划分图案412和第二像素划分图案414限定的单元像素区域中的每个中。
可以将n型杂质(诸如，磷掺杂剂)添加到第三基底400的与第五栅电极440相邻的上部，以形成FD区域450。在示例实施例中，FD区域450可以公共地形成在相邻的4个单元像素区域中，因此可以被4个第五栅电极440围绕。
参照图14和图15，可以形成电连接到第五栅电极440和FD区域450的接触插塞、布线和过孔。图14和图15示出了第五栅电极440和FD区域450上的第三接触插塞462、第四接触插塞464、第九布线472、第十布线474、第十一布线476、第七过孔482、第八过孔484、第十二布线492和第十三布线494。
第五栅电极440、第三接触插塞462、第九布线472和第七过孔482可以形成在第三基底400的第一区域I上以彼此电连接，第十二布线492可以形成在第三基底400的第一区域I和第二区域II上以电连接到第七过孔482。FD区域450、第四接触插塞464、第十布线474、第八过孔484和第十三布线494可以形成在第三基底400的第一区域I上以彼此电连接。第十一布线476可以形成在第三基底400的第二区域II上。然而，发明构思可以不限于以上描述，并且可以形成更大数量的接触插塞、过孔和布线。例如，除了位于第一水平处的第九布线472、第十布线474和第十一布线476以及位于第二水平处的第十二布线492和第十三布线494之外，还可以在比第二水平高的一个水平或多个水平处形成上布线。
可以在第三基底400上形成第四绝缘夹层500以覆盖第五栅电极440、FD区域450、接触插塞、布线和过孔。可以将第九过孔514和第十过孔516形成为穿过第四绝缘夹层500的上部以分别接触第十三布线494和第十二布线492的上表面，可以在第四绝缘夹层500、第九过孔514、第十过孔516上形成第四粘接层505，并且可以将第七粘接垫524和第八粘接垫526形成为穿过第四粘接层505，以分别接触第九过孔514和第十过孔516的上表面。第七粘接垫524和第八粘接垫526可以分别形成在第三基底400的第一区域I和第二区域II上。
参照图16，可以翻转第三基底400，并且可以将第二基底200和第三基底400彼此键合，使得第四粘接层505和第三粘接层315可以彼此接触，在键合期间，第七粘接垫524和第八粘接垫526可以分别接触第五粘接垫332和第六粘接垫334。图16示出了第三基底400的第一表面401和第二表面409分别是第三基底400的上表面和下表面。在下文中，第一区域I、第二区域II和第三区域III可以公共地用于第一基底100、第二基底200和第三基底400中。
参照图17，可以通过抛光工艺(例如，研磨工艺、CMP工艺等)来去除第三基底400的上部。因此，可以暴露像素划分结构410的上表面，结果，像素划分结构410可以延伸穿过第三基底400。
参照图18，可以在第三基底400的第一表面401和像素划分结构410上形成下平坦化层600。可以在下平坦化层600的上表面上顺序地形成阻挡层和第一导电层，可以在第三区域III中部分地去除第一导电层、阻挡层、下平坦化层600、第三基底400、第四绝缘夹层500、第三粘接层315、第四粘接层505和第三绝缘夹层310以形成暴露I/O垫306的上表面的第一开口，可以在第一开口中形成填充层，并且可以将填充层的上部平坦化直到暴露第一导电层的上表面。因此，可以在第三区域III中的第一开口中形成填充图案680。填充图案680可以包括例如氧化硅、氮化硅、旋涂硬掩模(SOH)、非晶碳层(ACL)等。可以使用CMP工艺和/或回蚀工艺来执行平坦化工艺。
可以对第一导电层和阻挡层的在第一区域I中的部分进行图案化以分别形成第二防干扰图案625和第一防干扰图案615，第一导电层和阻挡层的在第二区域II中的部分可以分别作为第一导电图案620和阻挡图案610而保留。阻挡图案610和第一导电图案620可以共同形成光阻挡金属层630，第一防干扰图案615和第二防干扰图案625可以共同形成防干扰结构635。可以在第一区域I中在下平坦化层600和防干扰结构635上形成保护层640。
再次参照图2，可以在第一区域I中在保护层640上形成包括滤色器650的滤色器阵列层。
在示例实施例中，通过经由例如旋涂工艺在保护层640、光阻挡金属层630和填充图案680上沉积滤色器层，并且对滤色器层执行曝光工艺和显影工艺，可以形成滤色器650。在示例实施例中，滤色器650中的每个可以形成在由第一像素划分图案412和第二像素划分图案414限定的单元像素区域中的每个上。可选地，滤色器650中的每个可以形成在单元像素区域中的相邻单元像素区域上。
可以在滤色器阵列层、保护层640、光阻挡金属层630和填充图案680上形成上平坦化层660，并且可以在第一区域I中对上平坦化层660上执行图案化工艺和回流工艺以形成微透镜665。
可以在微透镜665和上平坦化层660上形成透明保护层670，并且可以去除透明保护层670的在第三区域III中在第三方向D3上与填充图案680叠置的部分以及上平坦化层660和光阻挡金属层630的在该部分下方的部分，以形成暴露填充图案680的上表面的第二开口。可以通过第二开口去除填充图案680以形成暴露I/O垫306的第三开口690，并且例如，可以将导线形成为穿过第三开口690以电连接到I/O垫306，从而完成图像传感器的制造。
图19是示出根据示例实施例的图像传感器的剖面图。除了一些元件之外，该图像传感器可以与图1和图2的图像传感器基本相同或相似，因此，在此省略了其重复解释。
参照图19，I/O垫306可以延伸穿过第三基底400而不是第二基底200。在第三区域III中，可以进一步形成被第四绝缘夹层500覆盖的第五接触插塞468、第十四布线478、第十一过孔488、第十五布线498和第十二过孔518，可以进一步形成分别延伸穿过第三粘接层315和第四粘接层505的第九粘接垫338和第十粘接垫528，并且可以进一步形成延伸穿过第二基底200、第三绝缘夹层310和第二绝缘夹层270的上部以接触第五布线248的第三贯穿电极328，使得I/O垫306和第五布线248可以彼此电连接。在一些实施例中，I/O垫306可以延伸穿过第一基底100而不是第二基底200和第三基底400。
图20是示出根据示例实施例的图像传感器的剖面图。除了一些元件之外，该图像传感器可以与图1和图2的图像传感器基本相同或相似，因此，在此省略了其重复解释。参照图20，在图像传感器中，第一基底100和第二基底200可以通过第四贯穿电极712和第五贯穿电极714而不是第一粘接垫192、第二粘接垫194、第三粘接垫296和第四粘接垫298来彼此键合。
在示例实施例中，第四贯穿电极712可以延伸穿过第二基底200、第二绝缘夹层270、第一粘接层175、第二粘接层275以及第一绝缘夹层170的上部，并且可以被第三绝缘夹层310覆盖。在示例实施例中，第四贯穿电极712可以通过第三绝缘夹层310中的第十三过孔326电连接到第六粘接垫334，并且可以接触第一基底100上的第二布线160以电连接到第二布线160。第四贯穿电极712可以接触第四布线246的侧壁以及第七布线266的侧壁和上表面，以电连接到第四布线246和第七布线266。
第五贯穿电极714可以延伸穿过第二基底200、第二绝缘夹层270、第一粘接层175、第二粘接层275以及第一绝缘夹层170的上部，并且可以被第三绝缘夹层310覆盖。在示例实施例中，第五贯穿电极714可以通过第二基底200上的第四导电图案716电连接到I/O垫306，并且可以接触第一基底100上的第二布线160以电连接到第二布线160。I/O垫306的下表面和侧壁可以被第四导电图案716覆盖。
图21和图22是示出根据示例实施例的制造图像传感器的方法的剖面图。该方法可以包括与图1至图18的工艺基本相同或相似的工艺，因此，在此省略了其重复解释。
参照图21，可以执行与图3至图9的工艺基本相同或相似的工艺。然而，可以不形成第二过孔180、第四过孔258、第五过孔286和第六过孔288，第五布线248以及第一粘接垫192、第二粘接垫194、第三粘接垫296和第四粘接垫298。
可以通过抛光工艺(诸如，研磨工艺、CMP工艺等)来去除第二基底200的上部。可以部分地去除第二基底200、第二绝缘夹层270、第一粘接层175、第二粘接层275以及第一绝缘夹层170的上部，以分别在第二区域II和第三区域III中形成分别暴露第二布线160的上表面的第四开口702和第五开口704。此外，可以在第三区域III中形成位于第二基底200的上部处的第三凹槽706。第四开口702可以暴露第四布线246的侧壁以及第七布线266的侧壁和上表面。
可以在第四开口702和第五开口704中的每个的底部和侧壁、第三凹槽706的底部和侧壁以及第二基底200的第一表面201上形成第二导电层，并且可以在第三凹槽706中形成I/O垫306。
可以将第二导电层图案化。可以不去除而是保留第二导电层的与第四开口702、第五开口704和第三凹槽706相邻的部分。在形成第二导电层之前，还可以在第四开口702和第五开口704中的每个的底部和侧壁、第三凹槽706的底部和侧壁以及第二基底200的第一表面201上形成阻挡层。
因此，可以在第四开口702的底部和侧壁上以及第二基底200的第一表面201的与第四开口702相邻的部分上形成第二导电图案712，可以在第五开口704的底部和侧壁上以及第二基底200的第一表面201的与第五开口704相邻的部分上形成第三导电图案714，并且可以在第三凹槽706的底部和侧壁上以及第二基底200的第一表面201的与第三凹槽706相邻的部分上形成第四导电图案716。第二导电图案712和第三导电图案714也可以分别被称为第四贯穿电极712和第五贯穿电极714。I/O垫306的下表面和侧壁可以被第四导电图案716覆盖。
参照图22，可以将第一绝缘图案302形成为穿过在第三方向D3上与第三布线242叠置的第二基底200的一部分，并且可以在第四贯穿电极712、第五贯穿电极714、I/O垫306、第四导电图案716、第二基底200的第一表面201和第一绝缘图案302上形成第三绝缘夹层310以填充第四开口702和第五开口704。
可以形成第一贯穿电极322和第十三过孔326，第一贯穿电极322延伸穿过第三绝缘夹层310、第一绝缘图案302和第二绝缘夹层270的上部以接触第三布线242的上表面，第十三过孔326延伸穿过第三绝缘夹层310以接触第四贯穿电极712的上表面。
可以在第三绝缘夹层310、第一贯穿电极322和第十三过孔326上形成第三粘接层315，并且可以将第五粘接垫332和第六粘接垫334形成为穿过第三粘接层315以接触第一贯穿电极322和第十三过孔326。
再次参照图20，可以执行与图12至图18以及图1和图2的工艺基本相同或相似的工艺，从而完成图像传感器的制造。
图23是示出根据示例实施例的图像传感器的剖面图。除了一些元件之外，该图像传感器可以与图20的图像传感器基本相同或相似，因此，在此省略了其重复解释。参照图23，除了第二接触插塞232和第三布线242之外，源极跟随器晶体管的第二栅电极222还可以通过接触第三布线242的下表面和第六布线264的上表面的第十四过孔252以及接触第十四过孔252的下表面的第六布线264电连接到第一贯穿电极322。
图24和图25是示出根据示例实施例的图像传感器的平面图，其分别对应于图10和图14。除了第三基底400上的TG 440、FD区域450、第五粘接垫332和第七粘接垫524的布局之外，该图像传感器可以与图1和图2的图像传感器基本相同或相似，因此，在此省略了其重复解释。
参照图25，图14中示出的相邻的4个单元像素区域可以形成像素区域组，相邻的4个像素区域组可以形成像素区域群。在示例实施例中，在像素区域群中在第一方向D1上相邻的2个FD区域450可以通过第十六布线455彼此电连接以形成FD区域对，因此，2个FD区域对可以在像素区域群中形成为彼此间隔开。
在示例实施例中，包括第五粘接垫332和第七粘接垫524的第三粘接垫结构可以电连接到FD区域对中的每个，并且可以在第三方向D3上与沿第一方向D1彼此间隔开的FD区域450中的一个叠置。在示例实施例中，像素区域群中的2个第三粘接垫结构可以在平面图中放置在相对于像素区域群的中心部分对称的位置。
参照图24，第二基底200上的第二晶体管至第四晶体管的布局可以与包括在像素区域群中的FD区域450和第三粘接垫结构的布局对应地转变。具体地，第二晶体管至第四晶体管可以与各自包括在第一方向D1上相邻的2个FD区域450的FD区域对中的每个对应地放置，并且第二晶体管至第四晶体管可以在平面图中放置在相对于像素区域群的中心部分对称的位置。
图26和图27是示出根据示例实施例的图像传感器的平面图和剖面图，其分别对应于图14和图2。除了光感测元件430、TG 440和FD区域450的布局之外，该图像传感器可以与图1和图2的图像传感器基本相同或相似，因此，在此省略了其重复解释。
参照图26和图27，从第一像素划分图案412延伸的第二像素划分图案414可以不彼此间隔开而是可以彼此连接，因此，单元像素区域可以由第一像素划分图案412和第二像素划分图案414限定。
在示例实施例中，光感测元件430、TG 440和FD区域450可以形成在单元像素区域中的每个中。也就是说，FD区域450可以不公共地形成在相邻的4个单元像素区域的中心部分处。相邻的4个单元像素区域中的FD区域450可以分别通过第四接触插塞464电连接到第十布线474，因此可以通过包括第五粘接垫332和第七粘接垫524的第三粘接垫结构电连接到第二基底200下方的源极跟随器晶体管(即，第二晶体管)。
图28是示出根据示例实施例的图像传感器的剖面图，其对应于图27。除了FD区域450和第四接触插塞464之间的电连接之外，该图像传感器可以与图26和图27的图像传感器基本相同或相似，因此，在此省略了其重复解释。
参照图28，与图26和图27的FD区域450不同，相邻的单元像素区域中的FD区域450可以各自独立地接触第四接触插塞464。因此，第三基底400的单元像素区域中的FD区域450可以独立地电连接到第二基底200下方的源极跟随器晶体管。
如上所述，尽管已经参照示例实施例描述了本发明，但是本领域技术人员将容易领会的是，在实质上不脱离本发明构思的新颖性教导和优点的情况下，许多修改在示例实施例中是可行的。

Claims (20)

1.一种图像传感器，所述图像传感器包括：
第一半导体基底，具有第一晶体管，第一晶体管集成在第一半导体基底中；
第一多个布线结构，位于第一半导体基底上，所述第一多个布线结构包括电连接到第一晶体管的第一布线结构；
第二半导体基底，位于所述第一多个布线结构上，第二半导体基底具有第二晶体管，第二晶体管集成在第二半导体基底中，第二晶体管电连接到所述第一多个布线结构内的第二布线结构；
第二多个布线结构，位于第二半导体基底上；
第三半导体基底，位于所述第二多个布线结构上；
微透镜，位于第三半导体基底的光接收表面上；
光感测元件，位于第三半导体基底内；
传输栅极，延伸到第三半导体基底的一部分中，传输栅极与光感测元件相邻地延伸并且电连接到所述第二多个布线结构内的第一布线结构；
浮置扩散区域，在第三半导体基底内延伸并且与传输栅极相邻，浮置扩散区域电连接到所述第二多个布线结构内的第二布线结构；以及
第一贯穿电极，延伸穿过第二半导体基底，并且电连接到第二晶体管。
2.根据权利要求1所述的图像传感器，所述图像传感器还包括：
第二贯穿电极，延伸穿过第二半导体基底，并且将所述第二多个布线结构内的布线结构电连接到所述第一多个布线结构内的布线结构。
3.根据权利要求1所述的图像传感器，所述图像传感器还包括在微透镜与第三半导体基底之间延伸的滤色器阵列层。
4.根据权利要求1所述的图像传感器，其中，所述第一多个布线结构嵌入在第一电绝缘材料内，其中，所述第二多个布线结构嵌入在第二电绝缘材料内。
5.根据权利要求4所述的图像传感器，其中，所述第一多个布线结构中的至少一些布线结构键合在一起，使得电信号能够在第一半导体基底与第二半导体基底之间传递，其中，所述第二多个布线结构中的至少一些布线结构键合在一起，使得电信号能够在第二半导体基底与第三半导体基底之间传递。
6.根据权利要求1所述的图像传感器，所述图像传感器还包括像素划分结构，像素划分结构延伸穿过第三半导体基底并且在第三半导体基底中限定单元像素区域。
7.根据权利要求1所述的图像传感器，其中，第二晶体管被配置为源极跟随器晶体管。
8.根据权利要求7所述的图像传感器，其中，第二半导体基底还包括选择晶体管和复位晶体管，选择晶体管和复位晶体管位于第二半导体基底中，选择晶体管和复位晶体管与第三半导体基底内的对应的单元像素关联。
9.根据权利要求4所述的图像传感器，所述图像传感器还包括延伸穿过第三半导体基底和第二电绝缘材料的开口。
10.根据权利要求9所述的图像传感器，其中，开口暴露第二半导体基底内的I/O垫。
11.一种图像传感器，所述图像传感器包括：
第一基底，具有第一晶体管，第一晶体管位于第一基底上；
第一布线，电连接到第一晶体管，位于第一基底上；
第二布线和第三布线，位于第一布线上；
第二基底，位于第二布线和第三布线上，第二基底具有第二晶体管，第二晶体管位于第二基底中，第二晶体管电连接到第二布线；
第四布线和第五布线，位于第二基底上；
第三基底，位于第四布线和第五布线上；
滤色器阵列层，具有滤色器，位于第三基底上，滤色器位于滤色器阵列层中；
微透镜，位于滤色器阵列层上；
光感测元件，位于第三基底中；
传输栅极，延伸穿过第三基底的下部，传输栅极与光感测元件相邻地延伸并且电连接到第四布线；
浮置扩散区域，位于第三基底的与传输栅极相邻的下部处，浮置扩散区域电连接到第五布线；
第一贯穿电极，延伸穿过第二基底，第一贯穿电极电连接到第二晶体管和第五布线；以及
第二贯穿电极，延伸穿过第二基底，第二贯穿电极接触第一布线和第三布线并且电连接到第四布线。
12.根据权利要求11所述的图像传感器，其中，第一贯穿电极接触第二布线的上表面，其中，所述图像传感器还包括第一粘接垫，第一粘接垫接触第一贯穿电极的上表面并且电连接到第五布线。
13.根据权利要求12所述的图像传感器，所述图像传感器还包括第二粘接垫，第二粘接垫位于与第一粘接垫的水平相同的水平处，第二粘接垫电连接到第二贯穿电极和第四布线。
14.根据权利要求11所述的图像传感器，所述图像传感器还包括：
第三晶体管；以及
第六布线，位于比第二布线的水平低的水平处，第六布线电连接到第三晶体管，并且第六布线的至少一部分在与第一基底的上表面垂直的竖直方向上与第二布线叠置。
15.根据权利要求11所述的图像传感器，
其中，第一基底、第二基底和第三基底在竖直方向上顺序地堆叠，并且共同包括像素区域、围绕像素区域的连接区域和围绕连接区域的垫区域，
其中，滤色器阵列层和微透镜形成在像素区域中；
其中，所述图像传感器还包括像素划分结构，像素划分结构在像素区域中延伸穿过第三基底并且限定单元像素区域，单元像素分别形成在单元像素区域中，并且
其中，在每个单元像素区域中形成有光感测元件和传输栅极。
16.根据权利要求15所述的图像传感器，其中，浮置扩散区域公共地形成在单元像素区域中的四个相邻的单元像素区域的部分中，其中，第一贯穿电极在竖直方向上与浮置扩散区域叠置。
17.根据权利要求15所述的图像传感器，其中，第二晶体管是源极跟随器晶体管，其中，所述图像传感器还包括在第二基底下方的选择晶体管和复位晶体管，其中，选择晶体管和复位晶体管在第一方向上彼此间隔开，并且源极跟随器晶体管在第二方向上与选择晶体管或复位晶体管间隔开，第一方向与第一基底的上表面平行，第二方向与第一基底的上表面平行并与第一方向交叉。
18.根据权利要求15所述的图像传感器，
其中，第二布线、第五布线和第一贯穿电极形成在像素区域中，第二贯穿电极形成在连接区域中，并且第四布线公共地形成在像素区域和连接区域中，
其中，所述图像传感器还包括：
第一粘接垫，位于像素区域中，第一粘接垫接触第一贯穿电极的上表面并且电连接到第五布线；以及
第二粘接垫，在连接区域中位于与第一粘接垫的水平相同的水平处，第二粘接垫电连接到第二贯穿电极和第四布线。
19.根据权利要求15所述的图像传感器，
其中，第一布线和第三布线形成在连接区域中，并且
其中，所述图像传感器还包括：
第六布线，在垫区域中位于第一基底上，第六布线与第一布线间隔开；
第三贯穿电极，延伸穿过第二基底，并且接触第六布线；以及
I/O垫，在垫区域中位于第二基底中，I/O垫电连接到第三贯穿电极。
20.一种图像传感器，所述图像传感器包括：
第一基底、第二基底和第三基底，在竖直方向上顺序地堆叠，第一基底、第二基底和第三基底共同包括像素区域和围绕像素区域的连接区域，并且连接区域包括用于在竖直方向上传输电信号的连接布线；
第一晶体管，在像素区域中位于第二基底下方；
第一布线，在像素区域中位于第一晶体管下方，第一布线电连接到第一晶体管；
第二布线，在连接区域中位于第二基底下方；
第一贯穿电极，在像素区域中延伸穿过第二基底，第一贯穿电极电连接到第一布线；
第二贯穿电极，在连接区域中延伸穿过第二基底，第二贯穿电极电连接到第二布线；
第一粘接垫和第二粘接垫，位于第二基底上，第一粘接垫和第二粘接垫分别电连接到第一贯穿电极和第二贯穿电极，并且第一粘接垫和第二粘接垫分别位于像素区域和连接区域中；
第三布线和第四布线，分别位于第一粘接垫和第二粘接垫上并电连接到第一粘接垫和第二粘接垫，第四布线从像素区域延伸到连接区域；
光感测元件，位于第三基底中；
传输栅极，延伸穿过第三基底的下部，传输栅极与光感测元件相邻地位于像素区域中并且电连接到第四布线；以及
浮置扩散区域，位于第三基底的与传输栅极相邻的下部处，浮置扩散区域电连接到第三布线。
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