TW201737450A - 影像感測器、接墊結構以及接墊結構的製造方法 - Google Patents

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Abstract

一種具有用於達成高接合結構的接觸窗陣列的接墊結構。在某些實施例中，半導體基材包括接墊開口。內連線結構位於半導體基材下方，且包括層間介電（ILD）層、配線層及接觸窗陣列。配線層及接觸窗陣列位於層間介電層中。此外，接觸窗陣列與配線層鄰接且位於配線層與半導體基材之間。接墊覆蓋接墊開口中的接觸窗陣列，且突出至層間介電層中以在接觸窗陣列的相對兩側上接觸配線層。亦提供一種製造接墊結構的方法及具有接墊結構的影像感測器。

Description

影像感測器、接墊結構以及接墊結構的製造方法
本發明的實施例是有關於一種用於背側照明式（backside illuminated，BSI）影像感測器的接墊結構。
諸多現代電子裝置包括將光學影像轉換成代表光學影像的數位資料的互補金屬氧化物半導體（complementary metal-oxide-semiconductor，CMOS）影像感測器。電子裝置中常用的一種CMOS影像感測器是背側照明式（backside illuminated，BSI）影像感測器。背側照明式影像感測器包括光偵測器陣列，光偵測器陣列覆於內連線結構上並且被配置成接收來自於與內連線結構相對側的輻射（radiation）。此種排列使得輻射能夠不受內連線結構中的導電特徵阻礙地照射到光偵測器上，進而使得背側照明式影像感測器對入射輻射具有高靈敏度。
依據本發明的一些實施例，提供一種接墊結構，其包括半導體基材、內連線結構以及接墊。半導體基材包括接墊開口。內連線結構位於半導體基材下方，其中內連線結構包括層間介電（ILD）層、配線層及接觸窗陣列，配線層及接觸窗陣列位於層間介電層中，而接觸窗陣列位於接墊開口正下方並且位於配線層與半導體基材之間。接墊位於接墊開口中以覆蓋接觸窗陣列，其中接墊突出至層間介電層中以接觸層間介電層及配線層。
依據本發明的一些實施例，提供一種接墊結構的製造方法，其包括下列步驟。在半導體基材的第一側上形成層間介電層。在層間介電層中形成接觸窗陣列。在半導體基材的第一側上形成覆蓋接觸窗陣列及層間介電層的內連線結構，其中內連線結構包括與接觸窗陣列鄰接並且電性耦合至接觸窗陣列的配線層。對半導體基材的第二側執行蝕刻以形成覆蓋接觸窗陣列的接墊開口，而第二側與第一側相對。於接墊開口中形成接墊以覆蓋接觸窗陣列，其中接墊突出至層間介電層中以接觸層間介電層及配線層。
依據本發明的一些實施例，提供一種影像感測器，其包括半導體基材、主動式畫素感測器、內連線結構、接墊以及接墊介電層。半導體基材包括接墊開口。主動式畫素感測器位於半導體基材的底側上並且與接墊開口在橫向上間隔開。主動式畫素感測器包括排列於半導體基材中的光偵測器，主動式畫素感測器更包括在半導體基材下方間隔開的且與光偵測器鄰接的閘電極。內連線結構位於半導體基材及主動式畫素感測器下方，其中內連線結構包括層間介電層、配線層及多個接觸窗，配線層及接觸窗位於層間介電層中，且接觸窗位於配線層與半導體基材之間。接觸窗包括第一接觸窗及擬接觸窗陣列，且第一接觸窗接觸配線層及閘電極。位於接墊開口中的接墊覆蓋擬接觸窗陣列，且接墊突出至層間介電層中以接觸層間介電層及配線層。接墊介電層圍繞接墊填充接墊開口，接墊介電層覆蓋接墊並被接墊局部地覆蓋，且接墊介電層將接墊的側壁與接墊開口的側壁在橫向上間隔開。
本發明提供用於實作本發明的不同特徵的諸多不同的實施例或實例。以下闡述組件及排列的具體實例以簡化本揭露內容。當然，該些僅為實例且不旨在進行限制。舉例而言，以下說明中將第一特徵形成於第二特徵「之上」或第二特徵「上」可包括其中第一特徵及第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵、進而使得第一特徵與第二特徵可能不直接接觸的實施例。另外，本揭露內容可能在各種實例中重複使用參考編號及/或字母。此種重複使用是出於簡潔及清晰的目的，而不是自身表示所論述的各種實施例及/或配置之間的關係。
此外，為易於說明，本文中可能使用例如「之下（beneath）」、「下面（below）」、「下部的（lower）」、「上方（above）」、「上部的（upper）」等空間相對性用語來闡述圖中所示的一個元件或特徵與另一（其他）元件或特徵的關係。空間相對性用語旨在除圖中所繪示的定向外亦囊括裝置或設備在使用或操作中的不同定向。裝置或設備可具有其他定向（旋轉90度或處於其他定向）且本文中所用的空間相對性描述語可同樣相應地進行解釋。再者，用語「第一（first）」、「第二（second）」、「第三（third）」、「第四（fourth）」等僅為通用辨識符且因此，可在各種實施例中進行互換。舉例而言，儘管在某些實施例中可將一要件（例如，蝕刻、介電層或基材）稱作「第一」要件，然而在其他實施例中亦可將要件稱作「第二」要件。
背側照明式（BSI）影像感測器可包括畫素感測器陣列及接墊。畫素感測器陣列位於半導體基材與內連線結構鄰接的第一側上，且被配置成自半導體基材與第一側相對的第二側接收輻射。內連線結構包括層間介電層（interlayer dielectric，ILD）層以及位於層間介電層中的介層窗及與介層窗交替地堆疊的配線層。接墊位於半導體基材的第一接墊開口中，第一接墊開口與畫素感測器陣列間隔開，且介電襯層內襯於第一接墊開口中。此外，接墊突出穿過介電襯層以接觸內連線結構中的層間介電層及第一配線層，且接墊被填充介電層局部地覆蓋。填充介電層填充在接墊上方的第一接墊開口，且填充介電層包括將接墊自半導體基材的第二側暴露出的第二接墊開口。
前述背側照明式影像感測器面臨的挑戰是接墊與層間介電層及第一配線層的接合不良，使得接墊很可能因應於應力而剝落、開裂或以其他方式毀壞。前述之應力可例如是對固定至接墊的焊線（wire bond）或其他結構進行拉動而造成的外部應力，或是對固定至接墊的凸塊（例如，微凸塊（micro bump）或金螺栓凸塊（gold stud bump））或其他結構施加剪切力（shear force）而造成的外部應力。此種拉力或剪切力可例如是對背側照明式影像感測器進行移動或使背側照明式影像感測器凸起所導致。在其他實施例中，應力例如是因存在具有不同熱膨脹係數（coefficient of thermal expansion）及/或不同晶格常數（lattice constant）的材料而造成的內部應力。
鑒於前述內容，本申請案的各種實施例旨在提供一種具有高接合強度的接墊結構及接墊結構的製造方法。在某些實施例中，半導體基材包括接墊開口。內連線結構位於半導體基材下方且包括層間介電層、配線層及接觸窗。配線層及接觸窗位於層間介電層中，且接觸窗進一步位於配線層與半導體基材之間。接觸窗包括位於接墊開口正下方的接觸窗陣列。接墊覆蓋接墊開口中的接觸窗陣列，且突出至層間介電層中以在接觸窗陣列的相對兩側上接觸層間介電層及配線層。
接觸窗陣列分散並釋放與接墊相關聯的接合應力，使得接墊具有高接合強度及低剝落可能性。舉例而言，接觸窗會抵抗因對接墊施加應力（例如，拉力或剪切力）而造成的層間介電層及/或配線層的變形。藉由抵抗此種變形，位於接墊與層間介電層之間及接墊與配線層之間的接合件上的應力低且接合強度高。另外，由於接觸窗陣列是由接觸窗構成，因此接觸窗陣列可被整合成積體電路（integrated circuit，IC）且在製造時無需使用額外的製程步驟及/或罩幕。
參照圖1，提供接墊結構的某些實施例的剖視圖100。接墊結構可例如用於背側照明式影像感測器內。如圖所示，積體電路晶粒102排列於支撐結構104之上並接合至支撐結構104。在某些實施例中，支撐結構104為載板，例如塊狀（bulk）半導體基材（例如，塊狀矽基材）。在其他實施例中，支撐結構104為另一積體電路晶粒，且另一積體電路晶粒的前側接合至積體電路晶粒102。積體電路晶粒102包括內連線結構106及半導體基材108。
內連線結構106位於半導體基材108與支撐結構104之間，且內連線結構106包括層間介電層110、多個配線層112及多個介層窗114。為易於說明，僅將配線層112中的一者標記為112，且僅將介層窗114中的一者標記為114。層間介電層110可為例如二氧化矽、氮化矽、低介電常數介電質（例如，氟矽酸鹽玻璃（fluorosilicate glass，FSG））、某些其他介電質或前述者的組合。低介電常數介電質為具有小於二氧化矽的介電常數k或小於約3.9的介電常數k的介電質。
配線層112為導電材料，例如為鋁銅合金（aluminum copper）或銅，且介層窗114為導電材料，例如為銅或鎢。此外，介層窗114與配線層112交替地堆疊於層間介電層110中，且介層窗114包括多個接觸窗114a及多個導線間介層窗（inter-wire via）114b。為易於說明，僅將接觸窗114a中的一者標記為114a，且僅將導線間介層窗114b中的一者標記為114b。導線間介層窗114b位於各配線層112之間以將各配線層112電性耦合於一起。接觸窗114a位於半導體基材108與最靠近半導體基材108的第一配線層112a之間，以將第一配線層112a電性耦合至半導體基材108中的半導體裝置（圖中未示出）。接觸窗114a包括接觸窗陣列116。
接觸窗陣列116是由多個陣列接觸窗118構成。為易於說明，僅將陣列接觸窗118中的一者標記為118。此外，在某些實施例中，接觸窗陣列116與半導體基材108及/或半導體基材108中的半導體裝置電性隔離，以使得接觸窗陣列116不用於將第一配線層112a電性耦合至半導體基材108中的半導體裝置。在此類實施例中，接觸窗陣列116可被稱作「擬（dummy）」接觸窗陣列。如下文所述，接觸窗陣列116用於分散及最小化與接墊120相關聯的接合應力。
半導體基材108包括第一接墊開口122，第一接墊開口122直接位於接觸窗陣列116上，且第一接墊開口122內排列有接墊介電層124及接墊120。接墊介電層124環繞接墊120，以使得接墊介電層124局部地覆蓋接墊介電層124並被接墊120局部地覆蓋。此外，接墊介電層124包括暴露出接墊120的頂表面的第二接墊開口126。接墊120在接觸窗陣列116的相對兩側上向下突出至層間介電層110中，並在接觸窗陣列116的相對兩側上接觸層間介電層110及第一配線層112a。此外，接墊120被配置成接合至導線或導電凸塊（例如，焊料球、金螺栓凸塊或微凸塊）且為導電的。舉例而言，接墊120可為鋁銅合金、銅、鋁、某些其他導電材料或前述者的組合。
由於接觸窗陣列116直接位於接墊120之下，因此接觸窗陣列116會抵抗因應於對接墊120施加應力（例如，拉力或剪切力）而造成的層間介電層110、第一配線層112a及接墊介電層124的變形。如此一來，接觸窗陣列116會吸收及釋放至少某些與接墊120相關聯的接合件上的應力（即，接合應力）。舉例而言，接墊120與層間介電層110之間的至少某些接合應力會被吸收及釋放。在另一實例中，接墊120與第一配線層112a之間的至少某些接合應力會被吸收及釋放。在又一實例中，接墊120與接墊介電層124之間的至少某些接合應力會被吸收及釋放。藉由吸收及釋放接合應力，接觸窗陣列116會有利地促成高接合強度，以使得接墊120具有低剝落可能性。
參照圖2A至圖2D，提供圖1所示接觸窗陣列116的各種實施例的佈局圖200A至佈局圖200D。佈局圖200A至佈局圖200D可例如沿圖1中的剖線A-A’截取，及/或圖1所示剖視圖100可例如沿圖2A至圖2D中的剖線B-B’截取。應理解，佈局圖200A至圖200D僅為示例，因而接觸窗陣列116可呈現未於圖2A至圖2D所示出及/或闡述的其他佈局。
如由圖2A所示佈局圖200A所示，接墊120排列於接觸窗陣列116的相對兩側上，且構成接觸窗陣列116的陣列接觸窗118被排列成N列及M行，其中N及M為大於0的整數值，且N與M相同或不同。舉例而言，N及M可均為6、8或10，或者N及M可分別為5及10、6及8或10及4。此外，陣列接觸窗118為分別具有包括實質上相同的寬度W及實質上相同的長度L的佔用區域（footprint）的島型介層窗。在某些實施例中，所述佔用區域為方形的、矩形的、圓形的、三角形的、橢圓形的或為某些其他二維（two dimensional，2D）形狀。此外，在某些實施例中，各陣列接觸窗118具有相同的佔用區域或不同佔用區域的混合形式。本文所用的接觸窗118的佔用區域為接觸窗在圖1中的第一配線層112a的頂表面上投射的二維投影。
如由圖2B所示佈局圖200B所示，提供圖2A的變化，在所述變化中，構成接觸窗陣列116的陣列接觸窗118為分別具有橫向地延伸的佔用區域的狹槽型介層窗。在某些實施例中，佔用區域在實質上垂直於剖線B-B’的方向上橫向地延伸。在某些此類實施例中，陣列接觸窗118僅限於單列（即，N=1）。在其他實施例中，佔用區域在實質上平行於剖線B-B’的方向上橫向地延伸。在某些此類實施例中，陣列接觸窗118僅限於單行（即，M=1）。此外，在某些實施例中，各陣列接觸窗118具有相同的佔用區域或不同佔用區域的混合形式。
如由圖2C所示佈局圖200C所示，提供圖2A的變化，在所述變化中，構成接觸窗陣列116的陣列接觸窗118包括島型介層窗118a及狹槽型介層窗118b。在某些實施例中，接觸窗陣列116中的島型介層窗118a與狹槽型介層窗118b在實質上平行於剖線B-B’的方向上交替排列。此外，在某些此類實施例中，狹槽型介層窗118b分別跨越接觸窗陣列116中的多列或所有列。在其他實施例中，各列接觸窗陣列116中的島型介層窗118a與狹槽型介層窗118b在實質上垂直於剖線B-B’的方向上交替排列。此外，在某些此類其他實施例中，狹槽型介層窗118b分別跨越接觸窗陣列116中的多行或所有行。
如由圖2D所示佈局圖200D所示，提供圖2C的變化，在所述變化中，各行接觸窗陣列116中的島型介層窗118a與狹槽型介層窗118b在實質上平行於剖線B-B’的方向上交替排列，且在所述變化中，各列接觸窗陣列116中的島型介層窗118a與狹槽型介層窗118b亦在實質上垂直於剖線B-B’的方向上交替排列。在某些實施例中，狹槽型介層窗118b在實質上垂直於剖線B-B’的方向上橫向地延伸。此外，在某些此類實施例中，每一行接觸窗陣列116中的多個島型介層窗（例如，4個島型介層窗）與狹槽型介層窗均交替排列。在其他實施例中，陣列接觸窗118在實質上平行於剖線B-B’的方向上橫向地延伸。此外，在某些此類實施例中，每一列接觸窗陣列116中的多個島型介層窗（例如，4個島型介層窗）與狹槽型介層窗均交替排列。
參照圖3，提供圖1所示接墊結構的某些更詳細的實施例的剖視圖300。如圖所示，層間介電層110包括第一層間介電層110a及第二層間介電層110b。第一層間介電層110a位於第一配線層112a與半導體基材108之間，並容納接觸窗陣列116。第二層間介電層110b位於第一層間介電層110a與支撐結構104之間，並容納配線層112及導線間介層窗114b。第一層間介電層110a與第二層間介電層110b可為例如相同材料或不同材料，及/或第一層間介電層110a與第二層間介電層110b可分別為二氧化矽、低介電常數介電質、某些其他介電質或前述者的組合。
在某些實施例中，配線層112的厚度T1 自第一配線層112a至距離半導體基材108最遠的最末配線層112b增大。舉例而言，位於最末配線層112b之上的各配線層可分別具有第一厚度，而第一厚度小於最末配線層112b的第二厚度小。相似地，在某些實施例中，介層窗114各自的寬度W自半導體基材108至最末配線層112b增大。舉例而言，覆於第二配線層至最末配線層（圖中未標記）上的各介層窗（圖中未單獨標記）可分別具有第一寬度，且位於第二配線層至最末配線層之下的各介層窗（圖中未單獨標記）可分別具有較第一寬度大的第二寬度。
亦如由圖3所示剖視圖300所示，半導體基材108被保護層302覆蓋，保護層302可為例如二氧化矽、氮化矽、某些其他介電質或前述者的組合。此外，第一接墊開口122穿過保護層302、延伸至半導體基材108中並且到達半導體基材108的底部。在某些實施例中，第一接墊開口122的底部由半導體基材108與第一層間介電層110a之間的電性隔離區304界定。電性隔離區304可為例如淺溝槽隔離（shallow trench isolation，STI）區、植入隔離區、深溝槽隔離（deep trench isolation，DTI）區或某些其他隔離區，及/或電性隔離區304可例如被配置成將接觸窗陣列116與半導體基材108電性隔離。
接墊介電層124及接墊120位於第一接墊開口122中，且接墊介電層124包括介電襯層124a及填充介電層124b。介電襯層124a內襯於第一接墊開口122的側壁，且進一步內襯於第一接墊開口122位於接墊120下方的底部。填充介電層124b填充第一接墊開口122位於接墊120及介電襯層124a之上的其餘部分，且填充介電層124b更包括暴露出接墊120的第二接墊開口126。介電襯層124a與填充介電層124b為相同介電材料或不同介電材料，且介電襯層124a與填充介電層124b可為例如二氧化矽、氮化矽、某些其他介電質或前述者的組合。此外，在某些實施例中，接墊120在介電襯層124a之上包括厚度T2 。厚度T2 可為例如大於約6千埃（kÅ）、大於約12千埃、介於約8千埃至約16千埃之間或介於約10千埃至約14千埃之間。
參照圖4，提供背側照明式影像感測器402的某些實施例的佈局圖400。如圖所示，背側照明式影像感測器402包括分別如圖1或圖3中所示般進行配置的多個接墊結構404。為易於說明，僅將接墊結構404中的一者標記為404。此外，各接墊結構404沿背側照明式影像感測器402的周邊排列且在橫向上環繞（laterally surround）畫素感測器陣列406。舉例而言，接墊結構404可排列成環（ring）。
畫素感測器陣列406由排列成X列及Y行的多個畫素感測器408構成。X及Y為大於零的整數值，且X與Y可例如相同或不同。舉例而言，X及Y可均為128、256、512、1024或2048，或者X及Y可分別為768及1024、1024及2048、256及1024或512及128。為易於說明，僅將畫素感測器408中的一者標記為408。畫素感測器408被配置成感測入射輻射且可為例如主動式畫素感測器（active pixel sensor，APS）。在某些實施例中，主動式畫素感測器分別包括光偵測器及多個電晶體，例如源極隨耦器電晶體（source-follower transistor）、傳輸電晶體（transfer transistor）、重設電晶體（reset transistor）、列選擇電晶體（row select transistor）或前述者的組合。
參照圖5，提供圖4所示背側照明式影像感測器402的某些實施例的剖視圖500。剖視圖500可例如沿圖4中的剖線C-C’的一部份截取。如圖所示，積體電路晶粒102排列於支撐結構104之上並接合至支撐結構104。積體電路晶粒102包括內連線結構106及半導體基材108。內連線結構106位於半導體基材108與支撐結構104之間，且內連線結構106包括層間介電層110、多個配線層112及多個介層窗114。為說明起見，僅將配線層112中的兩者標記為112，且僅將介層窗114中的兩者標記為114。
層間介電層110包括與半導體基材108鄰接的第一層間介電層110a，且層間介電層110更包括位於第一層間介電層110a與支撐結構104之間的第二層間介電層110b。在某些實施例中，層間介電層110包括二氧化矽、氮化矽、低介電常數介電質、某些其他介電質或前述者的組合。配線層112與介層窗114交替地堆疊於層間介電層110中，且配線層112分別由多個導線502構成。為說明起見，僅將導線502中的一者標記為502。介層窗114包括多個導線間介層窗114b及多個接觸窗114a。為易於說明，僅將導線間介層窗114b中的一者標記為114b，且僅將接觸窗114a中的一者標記為114a。配線層112為導電材料例如為鋁銅合金、銅、鋁、某些其他導電材料或前述者的組合，且介層窗114為導電材料例如為銅、鎢、某些其他導電材料或前述者的組合。
導線間介層窗114b位於第二層間介電層110b中、各配線層112之間，並將各配線層112電性耦合於一起。接觸窗114a位於第一層間介電層110a中且位於半導體基材108與最靠近半導體基材108的第一配線層112a之間。此外，接觸窗114a將第一配線層112a電性耦合至半導體基材108中的畫素感測器陣列406，且接觸窗114a包括接觸窗陣列116。接觸窗陣列116與半導體基材108電性隔離，且有利地分散及最小化與接墊120相關聯的接合應力。此外，接觸窗陣列116可例如根據圖2A至圖2D所示佈局中的一者或根據某些其他佈局來進行配置。
畫素感測器陣列406是由多個畫素感測器408構成，多個畫素感測器408分別包括光偵測器506。為易於說明，僅將畫素感測器408中的一者標記為408。此外，在某些實施例中，畫素感測器408分別包括浮動擴散節點（floating diffusion node，FDN）510，浮動擴散節點510藉由閘電極512而選擇性地耦合至光偵測器506，閘電極512藉由閘極介電層514而與半導體基材108間隔開。光偵測器506及浮動擴散節點510為半導體基材108中具有相同摻雜類型的摻雜區，光偵測器506及浮動擴散節點510的摻雜類型與半導體基材108的環繞區的摻雜類型相反。舉例而言，光偵測器506及浮動擴散節點510可為半導體基材108的p型摻雜區，而半導體基材108的主體可為n型摻雜。作為另一實例，光偵測器506及浮動擴散節點510可為n型摻雜區，而半導體基材108的主體可為p型摻雜。
保護層302覆蓋半導體基材108，且保護層302容納分別覆蓋各畫素感測器408的彩色濾光片（color filter）516。彩色濾光片516被配置成在阻擋非指定輻射波長的同時允許指定輻射波長通過。舉例而言，彩色濾光片可被配置成在阻擋藍色輻射波長的同時使紅色輻射波長通過，而另一種彩色濾光片可被配置成在阻擋紅色輻射波長的同時使藍色輻射波長通過。在某些實施例中，各彩色濾光片516分別被微透鏡518覆蓋，微透鏡518被配置成將入射輻射聚焦於畫素感測器408的相應光偵測器上。為易於說明，僅將彩色濾光片516中的一者標記為516，且僅將微透鏡518中的一者標記為518。
第一接墊開口122與畫素感測器陣列406在橫向上間隔開，且保護層302是由保護層302及半導體基材108界定。此外，在某些實施例中，第一接墊開口122的底部是由半導體基材108與第一層間介電層110a之間的電性隔離區304（例如，淺溝槽隔離區）界定。第一接墊開口122容納直接位於接觸窗陣列116之上的接墊介電層124及接墊120。接墊介電層124包括介電襯層124a及填充介電層124b。介電襯層124a內襯於第一接墊開口122的側壁，並進一步內襯於第一接墊開口122位於接墊120下方的底部。填充介電層124b填充第一接墊開口122位於接墊120及介電襯層124a之上的其餘部分，且填充介電層124b包括暴露出接墊120的第二接墊開口126。接墊120向下突出至第一層間介電層110a中，並在接觸窗陣列116的相對兩側上接觸第一層間介電層110a及第一配線層112a。
如上所述，由於接墊120直接覆於接觸窗陣列116上，因此接觸窗陣列116會吸收及釋放至少某些與接墊120相關聯的接合應力。舉例而言，接墊120與層間介電層110之間的至少某些接合應力會被吸收及釋放。因此，接觸窗陣列116會促成高接合強度，使得接墊120具有低剝落可能性。
參照圖6，提供圖5所示背側照明式影像感測器的某些更詳細的實施例的剖視圖600。如圖所示，支撐結構104為第二積體電路晶粒，且支撐結構104包括第二半導體基材602及第二內連線結構604。第二半導體基材602支撐多個半導體裝置606且可為例如塊狀半導體基材（例如，塊狀矽基材）或某些其他半導體基材。為易於說明，僅將半導體裝置606中的一者標記為606。半導體裝置606可為例如電晶體、記憶體胞元（例如，快閃記憶體胞元）、電容器、某些其他半導體裝置或前述者的組合。
第二內連線結構604覆蓋半導體裝置606及第二半導體基材602，且第二內連線結構604包括層間介電層608、多個配線層610及多個介層窗612。為易於說明，僅將配線層610中的一者標記為610且僅將介層窗612中的一者標記為612。配線層610及介層窗612為導電的且在層間介電層608中交替地堆疊。此外，配線層610及介層窗612將半導體裝置606電性耦合至支撐結構104與積體電路晶粒102之間的混合接合（hybrid bond，HB）結構614。
混合接合結構614固定支撐結構104並將支撐結構104電性耦合至積體電路晶粒102，且混合接合結構614包括一對混合接合鏈結層616及一對混合接合介層窗618。為易於說明，僅將混合接合鏈結層616中的一者標記為616且僅將混合接合介層窗618中的一者標記為618。各混合接合鏈結層616分別位於內連線結構106及第二內連線結構604中，並沿支撐結構104與積體電路晶粒102之間的介面620進行接觸。各混合接合介層窗618分別位於內連線結構106及第二內連線結構604中，並將混合接合鏈結層616電性耦合至相應內連線結構106、604中的配線層112、610。混合接合介層窗618及混合接合鏈結層616為導電的且可為例如銅、鋁銅合金、鎢或前述者的組合。
儘管圖1、圖3、圖5及圖6說明具有特定輪廓及/或特定厚度的接墊120，然而應理解，此僅為示例。接墊120在其他實施例中可具有其他輪廓及/或其他厚度。相似地，儘管圖1、圖3、圖5及圖6說明具有特定輪廓的接觸窗陣列116，然而應理解，此僅為示例。接觸窗陣列116在其他實施例中可具有其他輪廓。
參照圖7至圖21，提供製造具有接墊結構的背側照明式影像感測器的方法的某些實施例的一系列剖視圖700至2100。背側照明式影像感測器可例如為圖4至圖6所示背側照明式影像感測器。
如由圖7所示剖視圖700所示，在半導體基材108中形成畫素感測器陣列406（僅局部地示出），且畫素感測器陣列406包括多個畫素感測器408。為易於說明，僅將畫素感測器408中的一者標記為408。畫素感測器408中的每一者包括光偵測器506。此外，在某些實施例中，畫素感測器408中的每一者包括浮動擴散節點510、閘電極512及閘極介電層514。閘電極512將光偵測器506選擇性地電性耦合至浮動擴散節點510，且閘極介電層514將閘電極512與半導體基材108間隔開及電性隔離。另外，在某些實施例中，在半導體基材108與畫素感測器陣列406在橫向上間隔開的接墊區702中形成電性隔離區304。電性隔離區304可為例如淺溝槽隔離區、植入隔離區或深溝槽隔離區。
亦如由圖7所示剖視圖700所示，形成覆蓋半導體基材108及畫素感測器陣列406且具有平坦頂表面的第一層間介電層110a。在某些實施例中，將第一層間介電層110a進一步形成為覆蓋電性隔離區304。第一層間介電層110a可例如由二氧化矽、低介電常數介電質、某些其他介電質或前述者的組合形成。此外，可藉由例如沈積或成長第一層間介電層110a並隨後對第一層間介電層110a的頂表面執行平坦化（planarization）來形成第一層間介電層110a。可藉由例如化學氣相沈積或物理氣相沈積、濺鍍、熱氧化或某些其他成長或沈積製程來執行所述沈積或成長。可藉由例如化學機械研磨（chemical mechanical polish，CMP）來執行平坦化。
如由圖8所示剖視圖800所示，對第一層間介電層110a執行第一蝕刻以形成接觸窗開口802。為易於說明，僅將接觸窗開口802中的一者標記為802。接觸窗開口802包括直接在半導體基材108的接墊區702之上排列成多列及多行的第一開口的陣列804。第一開口的陣列804可例如具有與圖2A至圖2D的一者中的接觸窗陣列116相同的佈局。此外，在某些實施例中，接觸窗開口802包括暴露出畫素感測器陣列406中的閘電極512的第二開口。
在某些實施例中，執行第一蝕刻的製程包括在第一層間介電層110a之上沈積第一光阻層806及使用微影（photolithography）將第一光阻層806圖案化。接著，在使第一光阻層806處於定位上的情況下，將蝕刻劑808施加至第一層間介電層110a直至形成接觸窗開口802，接著，剝除第一光阻層806。在某些實施例中，電性隔離區304及/或閘電極512有利地充當第一蝕刻的蝕刻終止層（etch stop）。
如由圖9所示剖視圖900所示，在圖8所示接觸窗開口802中形成多個接觸窗114a，使得接觸窗114a包括直接位於半導體基材108的接墊區702之上的接觸窗陣列116。可如圖2A至圖2D的一者中般對接觸窗陣列116進行配置。在某些實施例中，形成接觸窗114a的製程包括沈積或成長用於填充圖8所示接觸窗開口802的導電層及隨後對導電層執行平坦化，以使導電層的頂表面與第一層間介電層110a的頂表面共面。導電層及接觸窗114a是由例如鎢、銅、某些其他導電材料或前述者的組合等導電材料形成，及/或可藉由氣相沈積、濺鍍或電化學電鍍（electrochemical plating，ECP）來形成導電層及接觸窗114a。在一些實施例中，可藉由化學機械研磨來執行平坦化。
接觸窗陣列116會吸收並釋放與之後形成之接墊相關聯的接合應力，使得接墊具有高接合強度及低剝除可能性。此外，藉由如圖8及圖9中所述般形成接觸窗陣列116，無需使用額外的製程及/或額外的罩幕便可形成接觸窗陣列116。亦即，使用共用光罩（reticle）及共用製程來同時形成接觸窗陣列116與閘電極512的接觸窗。
如由圖9所示之剖視圖900所示，形成覆蓋第一層間介電層110a及接觸窗114a的第一配線層112a及第二層間介電層110b’。第一配線層112a可由例如銅、鋁銅合金、某些其他導電材料或前述者的組合等導電材料所形成，及/或第二層間介電層110b’可由二氧化矽、低介電常數介電質、某些其他介電質或前述者的組合所形成。
在某些實施例中，形成第一配線層112a的製程包括沈積或成長覆蓋於第一層間介電層110a及接觸窗114a的第一配線層112a，並隨後將第一配線層112a圖案化。可使用微影來執行圖案化，及/或可藉由氣相沈積、濺鍍或電化學電鍍來執行沈積或成長。此外，在某些實施例中，形成第二層間介電層110b’的製程包括沈積或成長覆蓋於第一層間介電層110a及第一配線層112a的第二層間介電層110b’，並隨後對第二層間介電層110b’的頂表面執行平坦化以使得頂表面平坦。可藉由化學機械研磨來執行平坦化，及/或可例如藉由氣相沈積、濺鍍或熱氧化來執行所述沈積或成長。
如由圖10所示的剖視圖1000所示，將圖8所示第一蝕刻及圖9所示的各動作再重複進行一次，以界定覆蓋半導體基材108及畫素感測器陣列406的內連線結構106。在某些實施例中，將內連線結構106進一步形成為覆蓋電性隔離區304。內連線結構106包括第一層間介電層110a及堆疊於第一層間介電層110a之上的多個第二層間介電層110b’’。為易於說明，僅將第二層間介電層110b’’中的一者標記為110b’’。此外，內連線結構106包括接觸窗114a、多個配線層112及多個導線間介層窗114b。為易於說明，僅將配線層112中的一者標記為112且僅將導線間介層窗114b中的一者標記為114b。接觸窗114a位於第一層間介電層110a中，且導線間介層窗114b位於第二層間介電層110b’’中。此外，導線間介層窗114b位於配線層112之間。
如由圖11所示之剖視圖1100所示，藉由內連線結構106而將半導體基材108接合至支撐結構104。在某些實施例中，支撐結構104為塊狀半導體基材（例如，塊狀矽基材），及/或藉由引導內連線結構106與支撐結構104之間的熔融接合（fusion bonding）來執行接合。在其他實施例中，支撐結構104為積體電路晶粒，及/或藉由將積體電路晶粒的前側（即，積體電路晶粒的內連線結構）混合接合至內連線結構106來執行接合。在圖6中示出支撐結構104的此類實施例的實例。
如由圖12所示之剖視圖1200所示，在半導體基材108的與內連線結構106相對側上形成覆蓋半導體基材108的保護層302。保護層302可例如由二氧化矽、氮化矽、某些其他介電層或前述者的組合形成。此外，可藉由例如在半導體基材108上沈積或成長保護層302來形成保護層302。可藉由例如氣相沈積、濺鍍、熱氧化、某些其他沈積或成長製程或前述者的組合來執行沈積或成長。
亦如由圖12所示剖視圖1200所示，在某些實施例中，在形成保護層302之前將半導體基材108薄化至厚度T。可例如藉由平坦化、回蝕（etch back）、某些其他薄化製程或前述者的組合來執行薄化。可例如藉由例如化學機械研磨來執行平坦化。
如由圖13所示之剖視圖1300所示，對保護層302及半導體基材108執行第二蝕刻，以在半導體基材108的接墊區702中形成第一接墊開口122。在某些實施例中，執行第二蝕刻的製程包括在保護層302之上沈積第二光阻層1302，並隨後使用微影將保護層302圖案化。在使第二光阻層1302處於定位上的情況下將蝕刻劑1304施加至保護層302及半導體基材108直至形成第一接墊開口122，並剝除第二光阻層1302。在某些實施例中，電性隔離區304有利地充當第二蝕刻的蝕刻終止層。
如由圖14所示剖視圖1400所示，形成內襯於第一接墊開口122並且進一步覆蓋保護層302的介電襯層124a。此外，在某些實施例中，共形地形成介電襯層124a。介電襯層124a可例如由二氧化矽、氮化矽、某些其他介電層或前述者的組合形成。此外，可例如藉由氣相沈積、濺鍍、熱氧化、某些其他沈積或成長製程或前述者的組合來形成介電襯層124a。
如由圖15所示之剖視圖1500所示，經由第一接墊開口122而對介電襯層124a及第一層間介電層110a執行第三蝕刻，以形成一對配線開口1502。在某些實施例中，進一步對電性隔離區304執行第三蝕刻。分別在接觸窗陣列116的相對兩側上形成配線開口1502，且配線開口1502暴露出內連線結構106最靠近半導體基材108的第一配線層112a。在某些實施例中，執行第三蝕刻的製程包括在介電襯層124a之上沈積第三光阻層1504，並使用微影將第三光阻層1504圖案化。在使第三光阻層1504處於定位上的情況下將蝕刻劑1506施加至介電襯層124a及第一層間介電層110a直至形成配線開口1502，並剝除第三光阻層1504。在某些實施例中，第一配線層112a有利地充當第三蝕刻的蝕刻終止層。
如由圖16所示之剖視圖1600所示，在介電襯層124a之上形成接墊層1602，此接墊層1602內襯於第一接墊開口122、內襯於圖15所示之配線開口1502，並且進一步覆蓋位於第一接墊開口122以外的介電襯層124a。此外，在某些實施例中，共形地形成接墊層1602。接墊層1602是由例如（舉例而言，銅、鋁銅合金、某些其他導電材料或前述者的組合）等導電材料形成。此外，在某些實施例中，藉由氣相沈積、濺鍍、電化學電鍍、某些其他沈積或成長製程或前述者的組合來形成接墊層1602。
如由圖17所示之剖視圖1700所示，對圖16所示接墊層1602執行第四蝕刻以自接墊層1602形成接墊120。接墊120形成於第一接墊開口122中，並穿過介電襯層124a及第一層間介電層110a延伸，以在接觸窗陣列116的相對兩側上接觸第一配線層112a。如上所述，接觸窗陣列116會有利地吸收與接墊120相關聯的接合應力，使得接墊120具有高接合強度及低剝落可能性。在某些實施例中，執行第四蝕刻的製程包括在接墊層1602之上沈積第四光阻層1702，並使用微影將第四光阻層1702圖案化。在使第四光阻層1702處於定位上的情況下將蝕刻劑1704施加至接墊層1602直至形成接墊120，並剝除第四光阻層1702。在某些實施例中，介電襯層124a有利地充當第四蝕刻的蝕刻終止層。
如由圖18所示之剖視圖1800所示，在接墊120及介電襯層124a之上形成填充第一接墊開口122的填充介電層124b。在某些實施例中，填充介電層124b是由二氧化矽、氮化矽、某些其他介電質或前述者的組合形成。此外，在某些實施例中，藉由氣相沈積、濺鍍、熱氧化、某些其他沈積或成長製程或前述者的組合來形成填充介電層124b。
如由圖19所示之剖視圖1900所示，對填充介電層124b及介電襯層124a執行平坦化及/或第五蝕刻，以使填充介電層124b及介電襯層124a各自的頂表面凹陷至低於保護層302的頂表面及/或半導體基材108的頂表面。可例如藉由化學機械研磨來執行平坦化。在某些實施例中，對填充介電層124b選擇性地執行第五蝕刻以移除填充介電層124b位於保護層302之上的某些部分，並隨後對填充介電層124b及介電襯層124a執行化學機械研磨以達成平坦化。此類實施例會有利地降低用於執行化學機械研磨平坦化的研磨頭（polishing head）的負荷。
如由圖20所示之剖視圖2000所示，對填充介電層124b執行第六蝕刻以形成暴露出接墊120的第二接墊開口126。在某些實施例中，執行第六蝕刻的製程包括在填充介電層124b及保護層302之上沈積第六光阻層2002，並使用微影將第六光阻層2002圖案化。在使第六光阻層2002處於定位上的情況下將蝕刻劑2004施加至填充介電層124b直至形成第二接墊開口126，並剝除第六光阻層2002。在某些實施例中，接墊120有利地充當第六蝕刻的蝕刻終止層。
如由圖21所示剖視圖2100所示，在保護層302中形成彩色濾光片516，各彩色濾光片516分別覆蓋各畫素感測器408。此外，形成分別覆蓋各彩色濾光片516的微透鏡518。
參照圖22，提供圖7至圖21所示方法的某些實施例的流程圖2200。
在2202處，在半導體基材的第一側上形成畫素感測器及淺溝槽隔離區。參見例如圖7。
在2204處，在半導體基材的第一側上形成第一層間介電層及多個接觸窗，其中接觸窗位於第一層間介電層中並包括直接位於淺溝槽隔離區之上的接觸窗陣列。參見例如圖7至圖9。接觸窗陣列會有利地吸收與會在此後形成的接墊相關聯的接合應力。
在2206處，形成覆蓋接觸窗及第一層間介電層的內連線結構，其中內連線結構包括第二層間介電層堆疊及位於第二層間介電層中的導線間介層窗與配線層的另一堆疊。參見例如圖9及圖10。
在2208處，藉由內連線結構而將半導體基材接合至支撐結構。參見例如圖11。
在2210處，形成覆蓋半導體基材的與半導體基材的第一側相對的第二側的保護層。參見例如圖12。
在2212處，對保護層及半導體基材的第二側執行蝕刻以形成暴露出淺溝槽隔離區的第一接墊開口。參見例如圖13。
在2214處，形成內襯於第一接墊開口的介電襯層。參見例如圖14。
在2216處，在第一接墊開口中、介電襯層之上形成接墊，其中接墊穿過介電襯層、淺溝槽隔離區及第一層間介電層突出以在接觸窗陣列的相對兩側上接觸內連線結構的第一配線層。參見例如圖15至圖17。
在2218處，在接墊及介電襯層之上形成填充第一接墊開口的填充介電層，其中填充介電層具有與保護層的頂表面齊平或低於保護層的頂表面的頂表面。參見例如圖18及圖19。
在2220處，對填充介電層執行蝕刻以形成暴露出接墊的第二接墊開口。參見例如圖20。
在2222處，形成直接在畫素感測器之上進行堆疊的彩色濾光片及微透鏡。參見例如圖21。
儘管本文中將圖22所示流程圖2200說明及闡述為一系列動作或事件，然而應知，所說明的此類動作或事件的次序不應被解釋為具有限制意義。舉例而言，某些動作可以不同的次序發生及/或與除本文所說明者及/或所闡述者以外的其他動作或事件同時發生。此外，可能並不需要所有所說明動作來實作本文中的說明的一或多個態樣或實施例，且本文所繪示動作中的一或多者可在一或多個單獨動作及/或階段中施行。
依據本發明的一些實施例，提供一種接墊結構，其包括半導體基材、內連線結構以及接墊。半導體基材包括接墊開口。內連線結構位於半導體基材下方，其中內連線結構包括層間介電（ILD）層、配線層及接觸窗陣列，配線層及接觸窗陣列位於層間介電層中，而接觸窗陣列位於接墊開口正下方並且位於配線層與半導體基材之間。接墊位於接墊開口中以覆蓋接觸窗陣列，其中接墊突出至層間介電層中以接觸層間介電層及配線層。
在所述的接墊結構中，所述接墊突出至所述層間介電層中以在所述接觸窗陣列的相對兩側上接觸所述層間介電層並且在所述接觸窗陣列的所述相對兩側上接觸所述配線層。
在所述的接墊結構中，所述接觸窗陣列包括排列成多列及多行的多個接觸窗，且其中所述接觸窗共享共用的佔用區域。
在所述的接墊結構中，所述接觸窗是分別具有實質上相同的長度及實質上相同的寬度的島型介層窗。
在所述的接墊結構中，所述接觸窗陣列包括排列成多列及單行或排列成多行及單列的多個接觸窗，且其中所述接觸窗是在橫向上延伸的狹槽型介層窗，且所述狹槽型介層窗分別具有較所述接墊的長度大的長度。
在所述的接墊結構中，所述接觸窗陣列包括排列成多列及多行的多個島型介層窗及多個狹槽型介層窗。
在所述的接墊結構中，所述接觸窗陣列中的所述島型介層窗與所述狹槽型介層窗沿著第一軸線交替排列，且其中所述狹槽型介層窗沿與所述第一軸線正交的第二軸線跨越多列或多行。
在所述的接墊結構中，所述接觸窗陣列中的所述島型介層窗與所述狹槽型介層窗沿所述第二軸線交替排列。
在所述的接墊結構中，所述內連線結構包括交替地堆疊於所述層間介電層中的多個配線層與多個介層窗，其中所述多個配線層包括所述配線層，且其中所述多個介層窗包括所述接觸窗陣列。
所述的接墊結構更包括：位於所述半導體基材中的淺溝渠隔離區，所述淺溝渠隔離區直接位於所述接觸窗陣列與所述接墊之間，其中所述接墊突出穿過所述淺溝渠隔離區。
所述的接墊結構更包括：接墊介電層，圍繞所述接墊填充所述接墊開口，其中所述接墊介電層將所述接墊與所述接墊開口由所述半導體基材界定的側壁在橫向上間隔開，其中所述接墊介電層局部地覆蓋所述接墊且被所述接墊局部地覆蓋，且其中所述接墊介電層包括第二接墊開口，所述第二接墊開口暴露出所述接墊的頂表面。
依據本發明的一些實施例，提供一種接墊結構的製造方法，其包括下列步驟。在半導體基材的第一側上形成層間介電層。在層間介電層中形成接觸窗陣列。在半導體基材的第一側上形成覆蓋接觸窗陣列及層間介電層的內連線結構，其中內連線結構包括與接觸窗陣列鄰接並且電性耦合至接觸窗陣列的配線層。對半導體基材的第二側執行蝕刻以形成覆蓋接觸窗陣列的接墊開口，而第二側與第一側相對。於接墊開口中形成接墊以覆蓋接觸窗陣列，其中接墊突出至層間介電層中以接觸層間介電層及配線層。
在所述的方法中，形成所述接觸窗陣列包括：對所述層間介電層執行第二蝕刻，以界定接觸窗開口陣列；形成導電層，所述導電層填充所述接觸窗開口並且覆蓋位於所述半導體基材的所述第一側上的所述層間介電層；以及對所述導電層執行平坦化，直至所述導電層約與所述層間介電層齊平。
在所述的方法中，所述接觸窗陣列是由排列成多列及多行的多個接觸窗形成。
所述的方法更包括：在所述半導體基材的所述第一側中形成畫素感測器，其中所述層間介電層被形成為在所述第一側上以進一步覆蓋所述畫素感測器，且其中所述接觸窗陣列被形成為與所述畫素感測器在橫向上間隔開。
在所述的方法中，所述畫素感測器包括位於所述半導體基材中的光二極體，且所述畫素感測器更包括與所述半導體基材間隔開的閘電極，且其中形成所述接觸窗陣列包括：對所述層間介電層執行第二蝕刻，以界定多個接觸窗開口，其中所述接觸窗開口包括暴露出所述閘電極的接觸窗開口，且所述接觸窗開口更包括與所述接觸窗開口間隔開的接觸窗開口陣列；以及形成多個接觸窗，所述多個接觸窗填充所述接觸窗開口，以在所述接觸窗開口陣列中形成所述接觸窗陣列。
在所述的方法中，形成所述接墊包括：形成內襯於所述接墊開口的介電襯層；經由所述接墊開口對所述層間介電層及所述介電襯層執行第二蝕刻，以形成暴露出所述配線層的配線開口；形成內襯於所述接墊開口及內襯於所述配線開口的導電層；以及對所述導電層執行第三蝕刻，以自所述導電層形成所述接墊，其中所述接墊形成於所述接墊開口中並且與所述接墊開口的側壁在橫向上間隔開。
在所述的方法中，執行所述第二蝕刻以進一步形成暴露出所述配線層的第二配線開口，其中所述第二配線開口位於所述接墊開口的與所述配線開口相對側上，且其中所述導電層被進一步形成為內襯於所述第二配線開口。
所述的方法更包括：在所述蝕刻之前，在所述半導體基材的所述第二側上形成保護層，以使得所述蝕刻進一步對所述保護層執行；以及形成填充介電層，所述填充介電層填充所述接墊上方的所述接墊開口，且填充介電層具有與所述保護層的頂表面齊平或低於所述保護層的所述頂表面的頂表面。
依據本發明的一些實施例，提供一種影像感測器，其包括半導體基材、主動式畫素感測器、內連線結構、接墊以及接墊介電層。半導體基材包括接墊開口。主動式畫素感測器位於半導體基材的底側上並且與接墊開口在橫向上間隔開。主動式畫素感測器包括排列於半導體基材中的光偵測器，主動式畫素感測器更包括在半導體基材下方間隔開的且與光偵測器鄰接的閘電極。內連線結構位於半導體基材及主動式畫素感測器下方，其中內連線結構包括層間介電層、配線層及多個接觸窗，配線層及接觸窗位於層間介電層中，且接觸窗位於配線層與半導體基材之間。接觸窗包括第一接觸窗及擬接觸窗陣列，且第一接觸窗接觸配線層及閘電極。位於接墊開口中的接墊覆蓋擬接觸窗陣列，且接墊突出至層間介電層中以接觸層間介電層及配線層。接墊介電層圍繞接墊填充接墊開口，接墊介電層覆蓋接墊並被接墊局部地覆蓋，且接墊介電層將接墊的側壁與接墊開口的側壁在橫向上間隔開。
以上概述了若干實施例的特徵，以使熟習此項技術者可更佳地理解本發明的各個態樣。熟習此項技術者應知，其可容易地使用本發明作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或達成與本文中所介紹的實施例相同的優點。熟習此項技術者亦應認識到，該些等效構造並不背離本發明的精神及範圍，而且他們可在不背離本發明的精神及範圍的條件下對其作出各種改變、代替及變更。
100、300、500、600、700、800、900、1000、1100、1200、1300、1400、1500、1600、1700、1800、1900、2000、2100‧‧‧剖視圖
102‧‧‧積體電路晶粒
104‧‧‧支撐結構
106‧‧‧內連線結構
108‧‧‧半導體基材
110‧‧‧層間介電層
110a‧‧‧第一層間介電層
110b、110b’、110b’’‧‧‧第二層間介電層
112‧‧‧配線層
112a‧‧‧第一配線層
112b‧‧‧最末配線層
114‧‧‧介層窗
114a‧‧‧接觸窗
114b‧‧‧導線間介層窗
116‧‧‧接觸窗陣列
118‧‧‧陣列接觸窗
118a‧‧‧島型介層窗
118b‧‧‧狹槽型介層窗
120‧‧‧接墊
122‧‧‧第一接墊開口
124‧‧‧接墊介電層
124a‧‧‧介電襯層
124b‧‧‧填充介電層
126‧‧‧第二接墊開口
200A、200B、200C、200D、400‧‧‧佈局圖
302‧‧‧保護層
304‧‧‧電性隔離區
402‧‧‧背側照明式影像感測器
404‧‧‧接墊結構
406‧‧‧畫素感測器陣列
408‧‧‧畫素感測器
502‧‧‧導線
506‧‧‧光偵測器
510‧‧‧浮動擴散節點
512‧‧‧閘電極
514‧‧‧閘極介電層
516‧‧‧彩色濾光片
518‧‧‧微透鏡
602‧‧‧第二半導體基材
604‧‧‧內連線結構/第二內連線結構
606‧‧‧半導體裝置
608‧‧‧層間介電層
610‧‧‧配線層
612‧‧‧介層窗
614‧‧‧混合接合結構
616‧‧‧混合接合鏈結層
618‧‧‧混合接合介層窗
620‧‧‧介面
702‧‧‧接墊區
802‧‧‧接觸窗開口
804‧‧‧陣列
806‧‧‧第一光阻層
808、1304、1506、1704、2004‧‧‧蝕刻劑
1302‧‧‧第二光阻層
1502‧‧‧配線開口
1504‧‧‧第三光阻層
1602‧‧‧接墊層
1702‧‧‧第四光阻層
2002‧‧‧第六光阻層
2200‧‧‧流程圖
2202、2204、2206、2208、2210、2212、2214、2216、2218、2220、2222‧‧‧步驟
A-A’、B-B’、C-C’‧‧‧剖線
L‧‧‧長度
T、T1、T2‧‧‧厚度
W‧‧‧寬度
結合附圖閱讀以下詳細說明，會最佳地理解本發明的各個態樣。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製。事實上，為論述清晰起見，可任意增大或減小各種特徵的尺寸。 圖1說明接墊結構的某些實施例的剖視圖。 圖2A至圖2D說明圖1所示接墊結構中的接觸窗陣列的各種實施例的佈局圖。 圖3說明圖1所示接墊結構的某些更詳細的實施例的剖視圖。 圖4說明具有圖1或圖3所示接墊結構的背側照明式（BSI）影像感測器的某些實施例的佈局圖。 圖5說明圖4所示背側照明式影像感測器的某些實施例的剖視圖。 圖6說明圖5所示背側照明式影像感測器的某些更詳細的實施例的剖視圖。 圖7至圖21說明用於製造具有接墊結構的背側照明式影像感測器的方法的某些實施例的一系列剖視圖。 圖22說明圖7至圖21所示方法的某些實施例的流程圖。
100‧‧‧剖視圖
102‧‧‧積體電路晶粒
104‧‧‧支撐結構
106‧‧‧內連線結構
108‧‧‧半導體基材
110‧‧‧層間介電層
112‧‧‧配線層
112a‧‧‧第一配線層
114‧‧‧介層窗
114a‧‧‧接觸窗
114b‧‧‧導線間介層窗
116‧‧‧接觸窗陣列
118‧‧‧陣列接觸窗
120‧‧‧接墊
122‧‧‧第一接墊開口
124‧‧‧接墊介電層
126‧‧‧第二接墊開口
A-A’‧‧‧剖線

Claims (20)

  1. 一種接墊結構，包括： 半導體基材，包括接墊開口； 內連線結構，位於所述半導體基材下方，其中所述內連線結構包括層間介電層、配線層及接觸窗陣列，其中所述配線層及所述接觸窗陣列位於所述層間介電層中，其中所述接觸窗陣列位於所述接墊開口正下方且所述接觸窗陣列位於所述配線層與所述半導體基材之間；以及 接墊，位於所述接墊開口中以覆蓋所述接觸窗陣列，其中所述接墊突出至所述層間介電層中以接觸所述層間介電層及所述配線層。
  2. 如申請專利範圍第1項所述的接墊結構，其中所述接墊突出至所述層間介電層中以在所述接觸窗陣列的相對兩側上接觸所述層間介電層並且在所述接觸窗陣列的所述相對兩側上接觸所述配線層。
  3. 如申請專利範圍第1項所述的接墊結構，其中所述接觸窗陣列包括排列成多列及多行的多個接觸窗，且其中所述接觸窗共享共用的佔用區域。
  4. 如申請專利範圍第3項所述的接墊結構，其中所述接觸窗是分別具有實質上相同的長度及實質上相同的寬度的島型介層窗。
  5. 如申請專利範圍第1項所述的接墊結構，其中所述接觸窗陣列包括排列成多列及單行或排列成多行及單列的多個接觸窗，且其中所述接觸窗是在橫向上延伸的狹槽型介層窗，且所述狹槽型介層窗分別具有較所述接墊的長度大的長度。
  6. 如申請專利範圍第1項所述的接墊結構，其中所述接觸窗陣列包括排列成多列及多行的多個島型介層窗及多個狹槽型介層窗。
  7. 如申請專利範圍第6項所述的接墊結構，其中所述接觸窗陣列中的所述島型介層窗與所述狹槽型介層窗沿著第一軸線交替排列，且其中所述狹槽型介層窗沿與所述第一軸線正交的第二軸線跨越多列或多行。
  8. 如申請專利範圍第7項所述的接墊結構，其中所述接觸窗陣列中的所述島型介層窗與所述狹槽型介層窗沿所述第二軸線交替排列。
  9. 如申請專利範圍第1項所述的接墊結構，其中所述內連線結構包括交替地堆疊於所述層間介電層中的多個配線層與多個介層窗，其中所述多個配線層包括所述配線層，且其中所述多個介層窗包括所述接觸窗陣列。
  10. 如申請專利範圍第1項所述的接墊結構，更包括： 位於所述半導體基材中的淺溝渠隔離區，所述淺溝渠隔離區直接位於所述接觸窗陣列與所述接墊之間，其中所述接墊突出穿過所述淺溝渠隔離區。
  11. 如申請專利範圍第1項所述的接墊結構，更包括： 接墊介電層，圍繞所述接墊填充所述接墊開口，其中所述接墊介電層將所述接墊與所述接墊開口由所述半導體基材界定的側壁在橫向上間隔開，其中所述接墊介電層局部地覆蓋所述接墊且被所述接墊局部地覆蓋，且其中所述接墊介電層包括第二接墊開口，所述第二接墊開口暴露出所述接墊的頂表面。
  12. 一種接墊結構的製造方法，所述方法包括： 在半導體基材的第一側上形成層間介電層； 在所述層間介電層中形成接觸窗陣列； 在所述半導體基材的所述第一側上形成覆蓋所述接觸窗陣列及所述層間介電層的內連線結構，其中所述內連線結構包括與所述接觸窗陣列鄰接並電性耦合至所述接觸窗陣列的配線層； 對所述半導體基材的與所述第一側相對的第二側執行蝕刻，以形成覆蓋所述接觸窗陣列的接墊開口；以及 在所述接墊開口中形成覆蓋所述接觸窗陣列的接墊，其中所述接墊突出至所述層間介電層中以接觸所述層間介電層及所述配線層。
  13. 如申請專利範圍第12項所述的方法，其中形成所述接觸窗陣列包括： 對所述層間介電層執行第二蝕刻，以界定接觸窗開口陣列； 形成導電層，所述導電層填充所述接觸窗開口並且覆蓋位於所述半導體基材的所述第一側上的所述層間介電層；以及 對所述導電層執行平坦化，直至所述導電層約與所述層間介電層齊平。
  14. 如申請專利範圍第12項所述的方法，其中所述接觸窗陣列是由排列成多列及多行的多個接觸窗形成。
  15. 如申請專利範圍第12項所述的方法，更包括： 在所述半導體基材的所述第一側中形成畫素感測器，其中所述層間介電層被形成為在所述第一側上以進一步覆蓋所述畫素感測器，且其中所述接觸窗陣列被形成為與所述畫素感測器在橫向上間隔開。
  16. 如申請專利範圍第15項所述的方法，其中所述畫素感測器包括位於所述半導體基材中的光二極體，且所述畫素感測器更包括與所述半導體基材間隔開的閘電極，且其中形成所述接觸窗陣列包括： 對所述層間介電層執行第二蝕刻，以界定多個接觸窗開口，其中所述接觸窗開口包括暴露出所述閘電極的接觸窗開口，且所述接觸窗開口更包括與所述接觸窗開口間隔開的接觸窗開口陣列；以及 形成多個接觸窗，所述多個接觸窗填充所述接觸窗開口，以在所述接觸窗開口陣列中形成所述接觸窗陣列。
  17. 如申請專利範圍第12項所述的方法，其中形成所述接墊包括： 形成內襯於所述接墊開口的介電襯層； 經由所述接墊開口對所述層間介電層及所述介電襯層執行第二蝕刻，以形成暴露出所述配線層的配線開口； 形成內襯於所述接墊開口及內襯於所述配線開口的導電層；以及 對所述導電層執行第三蝕刻，以自所述導電層形成所述接墊，其中所述接墊形成於所述接墊開口中並且與所述接墊開口的側壁在橫向上間隔開。
  18. 如申請專利範圍第17項所述的方法，其中執行所述第二蝕刻以進一步形成暴露出所述配線層的第二配線開口，其中所述第二配線開口位於所述接墊開口的與所述配線開口相對側上，且其中所述導電層被進一步形成為內襯於所述第二配線開口。
  19. 如申請專利範圍第12項所述的方法，更包括： 在所述蝕刻之前，在所述半導體基材的所述第二側上形成保護層，以使得所述蝕刻進一步對所述保護層執行；以及 形成填充介電層，所述填充介電層填充所述接墊上方的所述接墊開口，且填充介電層具有與所述保護層的頂表面齊平或低於所述保護層的所述頂表面的頂表面。
  20. 一種影像感測器，包括： 半導體基材，包括接墊開口； 主動式畫素感測器，位於所述半導體基材的底側上並且與所述接墊開口在橫向上間隔開，其中所述主動式畫素感測器包括排列於所述半導體基材中的光偵測器，所述主動式畫素感測器更包括在所述半導體基材下方間隔開的且與所述光偵測器鄰接的閘電極； 內連線結構，位於所述半導體基材及所述主動式畫素感測器下方，其中所述內連線結構包括層間介電層、配線層及多個接觸窗，所述配線層及所述接觸窗位於所述層間介電層中，其中所述接觸窗位於所述配線層與所述半導體基材之間，其中所述接觸窗包括第一接觸窗及擬接觸窗陣列，且其中所述第一接觸窗接觸所述配線層及所述閘電極； 接墊，位於所述接墊開口中以覆蓋所述擬接觸窗陣列，其中所述接墊突出至所述層間介電層中以接觸所述層間介電層及所述配線層；以及 接墊介電層，圍繞所述接墊填充所述接墊開口，其中所述接墊介電層覆蓋所述接墊且被所述接墊局部地覆蓋，且其中所述接墊介電層將所述接墊的側壁與所述接墊開口的側壁在橫向上間隔開。
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