JP5676528B2 - ボンディングパッド構造を有する裏面照射型センサーとその製造方法 - Google Patents

ボンディングパッド構造を有する裏面照射型センサーとその製造方法 Download PDF

Info

Publication number
JP5676528B2
JP5676528B2 JP2012150602A JP2012150602A JP5676528B2 JP 5676528 B2 JP5676528 B2 JP 5676528B2 JP 2012150602 A JP2012150602 A JP 2012150602A JP 2012150602 A JP2012150602 A JP 2012150602A JP 5676528 B2 JP5676528 B2 JP 5676528B2
Authority
JP
Japan
Prior art keywords
layer
metal layer
dielectric
substrate
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2012150602A
Other languages
English (en)
Other versions
JP2013021323A (ja
Inventor
雙吉 蔡
雙吉 蔡
敦年 楊
敦年 楊
政賢 林
政賢 林
人誠 劉
人誠 劉
文徳 王
文徳 王
月秋 林
月秋 林
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of JP2013021323A publication Critical patent/JP2013021323A/ja
Application granted granted Critical
Publication of JP5676528B2 publication Critical patent/JP5676528B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/1462—Coatings
    • H01L27/14623—Optical shielding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14636—Interconnect structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/1464—Back illuminated imager structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/034—Manufacturing methods by blanket deposition of the material of the bonding area
    • H01L2224/03444—Manufacturing methods by blanket deposition of the material of the bonding area in gaseous form
    • H01L2224/0345—Physical vapour deposition [PVD], e.g. evaporation, or sputtering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/036—Manufacturing methods by patterning a pre-deposited material
    • H01L2224/03618—Manufacturing methods by patterning a pre-deposited material with selective exposure, development and removal of a photosensitive material, e.g. of a photosensitive conductive resin
    • H01L2224/0362—Photolithography
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05022—Disposition the internal layer being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05075—Plural internal layers
    • H01L2224/0508—Plural internal layers being stacked
    • H01L2224/05085—Plural internal layers being stacked with additional elements, e.g. vias arrays, interposed between the stacked layers
    • H01L2224/05089—Disposition of the additional element
    • H01L2224/05093—Disposition of the additional element of a plurality of vias
    • H01L2224/05096—Uniform arrangement, i.e. array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05541—Structure
    • H01L2224/05548—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05555—Shape in top view being circular or elliptic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05567—Disposition the external layer being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05568—Disposition the whole external layer protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H01L2224/05572—Disposition the external layer being disposed in a recess of the surface the external layer extending out of an opening
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H01L2224/486—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48617—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950 °C
    • H01L2224/48624—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H01L2224/486—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48638—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/48647—Copper (Cu) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12043—Photo diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15788—Glasses, e.g. amorphous oxides, nitrides or fluorides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Electromagnetism (AREA)
  • Manufacturing & Machinery (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

本発明は、半導体装置に関するものであって、特に、ボンディングパッド構造を有する裏面照射型センサーとその製造方法に関するものである。
半導体集積回路(IC)産業は急速成長している。IC材料と設計の技術発展は、既に、各IC世代を生み出し、各世代の回路は、前の世代より、さらに小さく、さらに複雑になっている。しかし、これらの進展はIC製造と加工の複雑度を増し、これらの発展に対応するため、IC製造と加工も同様の発展が必要とされる。IC進化の課題中、機能密度(即ち、チップ面積当たりの相互接続装置の数量)は、通常増加し、サイズ(即ち、製造工程を用いて形成できる最小の要素)が減少する。
各種応用に用いられるパッド、例えば、プローブおよび/またはワイヤボンディング(一般に、ボンディングパッドと称される)は、通常、ICの別の特徴と異なる要求を有する。例えば、ボンディングパッドは、十分な大きさと強度を有して、プローブまたはワイヤボンディングの動作の物理的接触に耐える必要がある。同時に、特徴も、比較的縮小(大きさと厚さ)する必要がある。例えば、相補型MOS(CMOS)イメージセンサー中、通常、一つまたはそれ以上の比較的薄い金属層、例えば、アルミニウム銅(AlCu)の金属層を有する必要がある。これらの薄い金属層の問題は、これらの層中に形成されるボンディングパッドに、剥離や別の欠陥があることにある。よって、これらの特徴の各種要求を解決する必要がある。
米国特許出願公開第２０１１／００２４８６６号明細書
本発明は、ボンディングパッド構造を有する裏面照射型センサーとその製造方法を提供することを目的とする。
本発明の半導体構造は、正面と背面を有する装置基板、装置基板の正面上に設置される相互接続構造、および、相互接続構造に接続されるボンディングパッドを含む。ボンディングパッドは、誘電材料層中の凹部領域、凹部領域間に挿入される誘電材料層の誘電体メサ、および、凹部領域中と誘電体メサ上に設置される金属層を含む。
本発明により、ボンディングパッドのクラッキングと剥離問題が減少、または、完全に消去される。
本発明の実施例による半導体構造の形成方法のフローチャートである。 図１の方法に基づいた、製造の途中段階での半導体構造の一例の縦断面図である。 図２に続く、製造の途中段階での半導体構造の一例の縦断面図である。 図３に続く、製造の途中段階での半導体構造の一例の縦断面図である。 図４に続く、製造の途中段階での半導体構造の一例の縦断面図である。 図５に示す製造段階で形成される開口の実施例を３種類について説明するための平面図である。 図５に続く、製造の途中段階での半導体構造の一例の縦断面図である。 図７に続く、製造の途中段階での半導体構造の一例の縦断面図である。 図８に示す製造段階で形成されるパッド開口の実施例を３種類について説明するための平面図である。
以下の開示は、本発明の異なる特徴を実現するための多くの異なる実施形態や実施例を提供する。要素と配置の実施例を以下で示して、本発明の説明を簡潔にする。もちろん、これらの実施例は、本発明を限定するものではない。例えば、以下の開示内容で、第一の層が第二の層の上、または、上方に形成されるとある場合、第一および第二の層が直接接触して形成される実施例を含み、また、追加の層が、第一および第二の層間に形成されて、第一および第二の層が直接接触しない実施例も含む。さらに、本発明は、各種実施例において、参照符号および/または用語を重複して使用する。符号や用語の重複使用は、簡潔且つ明確にするためのものであり、各種実施例および/または外観構造間の関係を限定するものではない。以下で明確に説明されていない場合であっても、当業者なら、各種同等物を設計して、本発明の原理を具体化することができることが理解できよう。
本発明の一つまたはそれ以上の実施形態中で得られる装置の実施例は、イメージセンサーを有する半導体装置である。このような装置は、例えば、裏面照射型(BSI)イメージ感知装置である。以下の開示は、これらの例を続けて、本発明の各種実施例の説明とする。しかし、特に主張しない限り、本発明は、装置を特定のタイプに限定するものではないことが理解できよう。
図１は、一つまたはそれ以上の裏面照射型センサー(BSI)を有する半導体構造の製造方法１００のフローチャートである。方法１００は、まず、工程１０２で、正面と背面を有する装置基板が提供される。次に、工程１０４で、一つまたはそれ以上の感光センサーが装置基板に形成される。工程１０４ではまた、相互接続構造とパッシベーション層が、装置基板上に形成される。相互接続構造は第一金属層を含み、装置基板に隣接する第一金属層を有する複数の金属層を含んでも良い。その後、工程１０６で、キャリア基板が提供されて、装置基板の正面に接合される。工程１０８で、透明な第一バッファ層が装置基板の背面上に形成される。工程１１０で、開口(またはトレンチ)が接合領域に形成され、開口は第一バッファ層を通して延伸し、開口が、相互接続構造の金属層、例えば、相互接続構造の第１の金属層に達して、金属層を露出する。その後、ボンディングパッドが接合領域内の開口中に形成され、ボンディングパッドは部分的に開口を充填し、相互接続構造の金属層を結合する。工程１１２で、第二バッファ層が、第一バッファ層とボンディングパッド上に形成される。その後、シールド構造が、第二バッファ層上のシールド領域に形成される。工程１１４で、パッシベーション層が、第二バッファ層上、接合領域中のボンディングパッド、及びシールド領域中のシールド構造に形成される。工程１１６で、エッチング工程により、接合領域中のボンディングパッド上のパッシベーション層と第二バッファ層を除去する。特に、接合領域中の開口は、開口が、開口の各種部分間に挿入される誘電体メサを定義するように設計されて、形成される。ボンディングパッドは、開口中と誘電体メサ上に設置される金属層を含む。方法１００を実行する前、実行中、実行後に、追加工程を実行しても良いし、上述のある工程は、本方法の別の実施例で、代替または削除されてもよい。以下の半導体装置の異なる実施例は、図１の製造方法１００に基づいて実行する。
図２〜図７は、図１の方法１００による半導体構造、つまり、裏面照射型(BSI)イメージ感知装置２００の各種製造段階の断面図である。イメージ感知装置２００はピクセル(センサー)を有して、イメージ感知装置２００の背面に向けられた放射(例えば、光線)の強度を感知、および、記録する。イメージ感知装置２００は、相補型金属酸化膜半導体(CMOS)イメージセンサー(CIS)、電荷結合素子(CCD)、アクティブピクセルセンサー(APS)またはパッシブピクセルセンサーを含む。イメージ感知装置２００は、さらに、追加の電気回路および入力/出力を含み、センサーに隣接して、動作環境をセンサーに提供し、センサーと外部の通信をサポートする。図２〜図７は簡潔化され、よって、本発明の概念がさらに容易に理解でき、また、これらの図は、実寸に基づいて描かれていないことが理解できる。
図２を参照すると、BSIイメージ感知装置２００は、装置基板２１０を含む。装置基板２１０は正面２１２と背面２１４を有する。実施例中、装置基板２１０は、p型ドーパント、例えば、ボロンをドープしたシリコン基板(たとえば、p-型基板)である。装置基板２１０は、別の適当な半導体材料を含んでも良い。例えば、装置基板２１０は、n型ドーパント、例えば、リンまたは砒素をドープしたシリコン基板(n型基板)でも良い。装置基板２１０は、別の元素材料、例えば、ゲルマニウムとダイアモンドを含んでも良い。装置基板２１０は、化合物半導体および/または合金半導体を含むことができる。さらに、装置基板２１０は、エピタキシャル層(epi layer)を含むことができ、性能向上のために歪みを与えても良いし、シリコンオンインシュレータ(SOI)構造を含んでも良い。
装置基板２１０は、接合領域２１６、シールド領域２１７および感光領域２１８を含む。図２で示される破線は、領域間の近似境界を示す。感光領域２１８は、感光装置が形成される装置基板２１０の領域である。感光領域２１８は、例えば、(感光)センサー２２０を含む。センサー２２０は光の感知に用いられ、例えば、装置基板２１０の背面２１４に入射する入射光(以下では光線と称する)を感知し、よって、裏面照射型(BSI)センサーと称される。本実施例中、センサー２２０は、フォトダイオードを含む。別の例では、裏面照射型センサー１０４は、ピン止め層フォトダイオード、フォトゲート、相補型金属酸化膜半導体(CMOS)イメージセンサー、電荷結合素子(CCD)センサー、能動的センサー、受動的センサーおよび/または半導体基板２１０内に形成される別のタイプの装置を含んでも良い。センサー２２０は、従来のおよび/または将来発展するイメージ感知装置を含む。センサー２２０は、さらに、リセットトランジスタ（reset transistors）、ソースフォロアートランジスタ（source follower transistors）、および、トランスファートランジスタ（transfer transistors）を含んでも良い。さらに、センサー２２０は、異なる接合深さ、厚さ等を有するように変更されても良い。簡潔にするために、図２中では、センサー２２０だけが図示されているが、任意の数量のセンサーが装置基板２１０に実装されても良いことが理解できる。センサーが一個以上の時、感光領域は絶縁構造を有し、隣接するセンサー間の電気的および光学上の隔離を提供する。
シールド領域２１７は、後の処理段階で、BSIイメージ感知装置２００の一つまたはそれ以上のシールド構造を形成する領域である。接合領域２１６は、後の処理段階で、BSIイメージ感知装置２００の一つまたはそれ以上のボンディングパッドが形成される領域であり、BSIイメージ感知装置２００と外部装置間の電気的接続が構築される。領域２１６、２１７および２１８は、装置基板２１０上下に垂直に延伸することが理解できよう。
図２を参照すると、シャロートレンチアイソレーション(STI)層(またはSTI機構)２２２が、BSIイメージ感知装置２００の正面２１２上に形成される。STI層２２２は、適当な誘電材料、例えば、酸化ケイ素を含む。STI層２２２は、従来の適当な技術により形成されても良い。例えば、STI機構は、従来のフォトリソグラフィによる半導体層のパターン化、プラズマエッチングプロセスにより半導体層をエッチングして、各種トレンチを形成する、および、化学気相蒸着(CVD)工程による酸化ケイ素のような、誘電材料を用いて、トレンチを充填すること、を含む一連の工程により形成される。トレンチは、例えば、化学気相蒸着(CVD)、高密度プラズマ化学気相蒸着(HDPCVD)、プラズマ助長化学気相蒸着(PECVD)、それらの組み合わせ、または別の適当な工程等により充填されても良い。
相互接続構造２３０が装置基板２１０の正面上に形成される。相互接続構造２３０は、誘電材料層中に組み込まれる複数の導電層を含む。複数の導電層は、イメージ感知装置２００中の各種ドープ層、電気回路、入力/出力の間の相互接続を提供する。複数の導電層は、第一層、第二層から最頂層の金属ラインを含む。複数の導電層は、さらに、コンタクト（contacts）を有し、ドープ領域を第一層の金属ラインに結合する。複数の導電層は、さらに、ビア（vias）を有して、隣接する金属層を結合する。この例では、相互接続構造２３０は、層間絶縁膜(ILD)層２３２と複数の配線間絶縁材料(IMD)層２３４、２３６、２３８および２４０を含む。ILD層２３２および複数の配線間絶縁材料 (IMD)層２３４、２３６、２３８および２４０層は、適当な誘電材料を含む。例えば、この実施例中、ILD層２３２と複数の配線間絶縁材料(IMD)層２３４、２３６、２３８および２４０は、低誘電率(low-k)材料を含み、この材料は、熱酸化シリコンより低い誘電率を有する。別の実施例では、ILD層２３２と複数の配線間絶縁材料(IMD)層２３４、２３６、２３８および２４０は、誘電材料を含む。この誘電材料は、CVD、HDPCVD、PECVD、それらの組み合わせ、または別の適当な工程により形成される。
各IMD層２３４、２３６、２３８および２４０は、それぞれ、コンタクト、ビア、および、金属層２４２、２４４、２４６および２４８を含む。説明のために、図２では、４個のIMD層が示されているが、任意の層数のIMD層が形成されて良く、且つ、示されるIMD層は単なる例であり、金属層とビア/コンタクトの実際の配置と形態は設計に応じて変化する。
相互接続構造２３０は、導電材料例えば、アルミニウム、アルミニウム/シリコン/銅合金、チタニウム、窒化チタン、タングステン、ポリシリコン、金属シリサイド、または、それらの組み合わせを含み、物理的気相蒸着、CVD、HDPCVD、PECVD、それらの組み合わせ、または別の適当な工程を含む工程により形成される。相互接続を形成する別の製造技術は、フォトリソグラフィプロセスとエッチングを含み、導電材料をパターン化し、垂直接続(例えば、ビア/コンタクト)と水平接続(例えば、金属層)を形成する。または、銅マルチレイヤー相互接続を用いて、金属パターンが形成されても良い。銅相互接続構造は、銅、銅合金、チタニウム、窒化チタン、タンタル、窒化タンタル、タングステン、ポリシリコン、金属シリサイドまたはそれらの組み合わせを含んでも良い。銅相互接続は、誘電蒸着、エッチング、蒸着および研磨を含むダマシン技術により形成されても良い。蒸着は、スパッタリング、めっき、CVDまたは別の適当な工程を含んでも良い。
図２を引き続き参照すると、この例では、パッシベーション層２５０が相互接続構造２３０上に形成され、且つ、第n層の金属層２４８と直接接触する。パッシベーション層２５０は任意の適当な誘電材料を含む。この例では、パッシベーション層２５０は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素またはそれらの組み合わせを含む。パッシベーション層２５０は適当な技術、例えば、CVDにより形成されても良い。パッシベーション層２５０は、化学機械研磨(CMP)工程により平坦化されて、平坦な表面が形成されても良い。
図３を参照すると、キャリア基板２６０が、装置基板２１０と接合されて、装置基板２１０の背面２１４の処理が実行される。本実施例中のキャリア基板２６０は装置基板２１０に類似し、且つ、シリコン材料を含む。キャリア基板２６０は、ガラス基板、または、別の適当な材料を含んでも良い。キャリア基板２６０は、分子力｛直接接合または光学溶融接合（optical fusion bonding）の従来技術｝、または、従来の別の接合技術（例えば、金属拡散、共晶接合または陽極接合）により、装置基板２１０に接合されても良い。パッシベーション層２５０は、キャリア基板２６０からの電気的絶縁を提供する。キャリア基板２６０は、装置基板２１０の正面２１２に形成される各種要素、例えば、センサー２２０の保護を提供する。キャリア基板２６０は、装置基板２１０の背面２１４の処理時の機械的強度とサポートを提供する。
接合後、装置基板２１０とキャリア基板２６０が任意でアニールされて、接合強度を増加する。薄化工程を実行して、装置基板２１０を背面２１４から薄化する。薄化工程は、機械的研磨工程と化学的薄化工程を含んでも良い。まず、機械的研磨工程で、相当量の基板材料が装置基板２１０から除去される。その後、化学的薄化工程は、装置基板２１０の背面２１４に化学エッチング剤を塗布して、さらに、装置基板２１０を厚さ２６２に薄化する。一実施例においては、装置基板２１０の厚さ２６２は、約３〜約６ミクロンである。本発明で開示される特定厚さは単なる例であり、イメージ感知装置２００のアプリケーションタイプと設計需要に基づいて、別の厚さを実施してもよいことが理解できよう。図３を引き続き参照すると、一つまたはそれ以上の材料層が装置基板２１０の背面２１４に形成される。一実施例においては、反射防止膜(ARC)層２６３が装置基板２１０の背面２１４に形成されても良い。
図４は、本発明の実施例による装置基板２１０の一部を除去することにより、装置基板をパターン化し、スクリーブラインと接合領域２１６を形成することを示す図である。装置基板２１０のパターン化は、リソグラフィパターン化プロセスを含む。本実施例のフォトリソグラフィプロセスは、フォトレジストパターン化、エッチング、および、フォトレジスト剥離を含んでも良い。フォトレジストパターン化は、フォトレジストコーティング、ソフトベーキング、マスク位置合わせ（mask aligning）、パターン露光（exposing pattern）、露光後ベーキング（post-exposure baking）、フォトレジストの現像（developing photoresist）およびハードベーキング（hard baking）の処理工程を含んでも良い。別の適当な方法、例えば、マスク無しフォトリソグラフィ、電子ビーム描画、イオンビーム描画、および、分子インプリント（molecular imprint）により、フォトリソグラフィパターン化を実行、または、代替してもよい。
一実施例では、パターン化されたフォトレジスト層がARC層２６３上に形成される。パターン化されたフォトレジスト層は各種開口を含み、スクリーブラインと接合領域２１６を定義する。パターン化されたフォトレジスト層をエッチマスクとして用い、接合領域２１６(および、スクリーブ領域)においてARC層２６３と装置基板２１０がエッチングされ、接合領域２１６(およびスクリーブライン)を定義する。装置基板２１０をパターン化し、接合領域２１６とスクリーブラインを定義するためにハードマスク層が用いられても良い。
エッチングプロセスは、任意の適当なエッチング技術、例えば、ドライエッチングを含んでも良い。エッチングプロセスが実行されて、STI層２２２が露出する。一実施例では、エッチングプロセスは、適切なエッチング液により選択的にエッチングし、STI層２２２をエッチ停止層として用いる。パターン化されたフォトレジスト層は、エッチングプロセスにおいて、一部のARC層と下方の装置基板２１０を保護して、ARC層と装置基板２１０から材料を除去する。材料の除去後、フォトレジストマスクが、湿式剥離（wet stripping）またはプラズマアッシングにより除去されることは理解できよう。
図４を引き続き参照すると、バッファ層２６４が装置基板２１０の背面２１４とSTI層２２２上に形成される。バッファ層２６４は透明である。バッファ層２６４は任意の適当な誘電材料を含む。この例では、バッファ層２６４は酸化ケイ素を含み、例えば、CVDまたは別の適当な技術により形成される。別の実施例では、バッファ層２６４は適当な厚さを有しても良い。
図５を参照すると、開口(または、凹部領域)２７０が、装置基板２１０の接合領域２１６中に形成される。開口２７０は、バッファ層２６４、STI層２２２およびILD層２３２に延伸し、相互接続構造２３０の金属層、例えば、接合領域２１６内の相互接続構造２３０の第一金属層中の金属層に達して、金属層が背面２１４から露出する。また、開口２７０が少なくとも一部の相互接続構造に延伸して、金属層、例えば、第二金属層、第三金属層、・・・、または頂部金属層が、開口２７０で露出する。開口２７０は、エッチングプロセス、例えば、リソグラフィプロセスとエッチングプロセスにより形成される。エッチングプロセスは、適当な技術例えば、ドライエッチング、ウェットエッチングまたはそれらの組み合わせを含む。エッチングプロセスは、複数のエッチングステップを含んでも良い。例えば、エッチングプロセスは、酸化ケイ素を効果的にエッチングする第一エッチング工程、および、シリコン材料を効果的にエッチングする第二エッチングプロセスを含む。別の実施例では、第二エッチング工程は、エッチングされたバッファ層２６４(または、追加のSTI層２２２とILD層２３２)をエッチマスクとして用いて、シリコンをエッチングする。また、第一エッチング工程期間の間、ハードマスクを用いて、バッファ層をエッチングする。
特に、開口２７０の設計は、第一部分２７０aと第二部分２７０bを含むので、誘電体メサ２７２が、開口２７０の第一部分と第二部分間に形成され、設置される。各種実施例に従って、開口２７０の第一と第二部分は、接続されるか、または、離間される。この例では、開口２７０の第一部分２７０aと第二部分２７０bは、第一方向に沿って配置され、且つ、第一方向に直角な第二方向に沿って互いに離間している。
図６（a）、６（b）および６（c）は、各種実施例の開口２７０の平面図である。簡潔にするため、図６（a）、（b）および（c）は接合領域２１６だけを含んでいる。一実施例においては、図６（a）を参照すると、開口２７０は、第一部分(または第一トレンチ)２７０aと第二部分(または第二トレンチ)２７０ｂを有し、これらは第一方向に位置合わせし、且つ、第一方向に直角な第二方向に沿って互いに離間している。誘電体メサ２７２は幅Wを有する。開口２７０の第一と第二部分２７０a/２７０bは、第二寸法Wpを定義する。WpはWより大きい。一実施例では、Wは約１０ミクロンより大きい。本実施例では、誘電体メサ２７２の頂部材料層は、バッファ層２６４である。さらに、本実施例によると、金属層２４２は開口２７０中で露出する。また、開口２７０は、少なくとも一部の相互接続構造に延伸して、金属層、例えば、第二金属層、第三金属層、・・・または頂部金属層が開口２７０内で露出する。開口２７０の深さは、設計とその他の判断によって変化することが理解できよう。
図６（b）を参照すると、別の実施例では、開口２７０は、第一部分(または第一トレンチ)２７０aと第二部分(または、第二トレンチ)２７０ｂを有し、これらは第二方向に位置合わせし、且つ、第二方向に直角な第一方向に沿って互いに離間している。図６（b）の開口２７０は図６（a）と類似しているが、方位が異なっている。
別の実施例では、図６（c）を参照すると、開口２７０は、誘電体メサ２７２を囲む連続構造である。特定の実施例では、開口２７０は、第一部分と第二部分を有し、これらは第一方向に位置合わせし、且つ、第一方向に直角な第二方向に沿って互いに離間している。開口２７０は、さらに、第三部分と第四部分を有し、これらは第二方向に位置合わせし、且つ、開口２７０の第一方向に沿って互いに離間している。第一、第二、第三および第四部分は、内側の誘電体メサ２７２を定義する連続開口を構成する。図６（c）に示されるように、誘電体メサ２７２は、幅Wと長さLを有する。一実施例では、WとLの各々は約１０ミクロンより大きい。開口２７０は、誘電体メサ２７２の幅Wより小さい開口幅Woを有する。さらに、図６（c）に示されるように、開口２７０の範囲は、幅Wpと長さLpの領域を含む。WpはWより大きく、LpはLより大きい。同様に、別の例のボンディングパッドは、類似のサイズを有する。
図７を参照すると、ボンディングパッド２７４が、接合領域２１６中の装置基板に形成される。特に、ボンディングパッド２７４は、金属層、例えば、アルミニウム銅合金または別の適当な金属を含み、蒸着とパターン化により形成される。各種実施例では、蒸着はPVDを含み、パターン化はリソグラフィプロセスとエッチングを含む。ボンディングパッド２７４が誘電体メサ２７２に設置されて、さらに、接合領域２１６中の開口２７０に部分的に充填されて、ボンディングパッド２７４が、直接、相互接続構造、例えば、相互接続構造中の第一金属層２４２の金属層に接触する。
本実施例によると、ボンディングパッド２７４および、開口２７０間に挿入される誘電体メサ２７２を形成し、且つ、ボンディングパッド２７４が、開口２７０内の相互接続構造２３０の金属層から誘電体メサ２７２に延伸する長所は、開口中の一部のボンディングパッドと誘電体メサ上の一部のボンディングパッドが、一体成形されて、強い機械的強度を有し、これにより、ボンディングパッドに関連するクラッキングと剥離問題が抑制できることである。よって、後続のテスト(例えば、ボールせん断テスト)中、または、後続の接合工程中、圧力がボンディングパッド２７４に加えられる時、相互接続構造２３０とボンディングパッド２７４が一体に結合されて、ボンディングパッド２７４のクラッキングと後続の剥離を生成しない。よって、本発明では、ボンディングパッド２７４のクラッキングと剥離問題が減少、または、完全に消去される。
図７に示されるように、ボンディングパッド２７４は、開口２７０中の第一金属層２４２の金属と接触する。よって、ボンディングパッド２７４により、イメージ感知装置２００とイメージ感知装置２００外部の装置間の電気的接続が構築される。簡潔にするために、４個の金属層(２４２、２４４、２４６および２４８)だけが示されているが、任意の数量の金属層が相互接続構造２３０で実施されてもよいことが理解できよう。さらに、ボンディングパッド２７４が延伸して、任意の相互接続構造の金属層、例えば、頂部金属層と接触することが理解できよう。
図７を引き続き参照すると、バッファ層２８２がボンディングパッド２７４上に形成される。バッファ層２８２がボンディングパッド２７４上に設置されて、ボンディングパッド２７４がバッファ層２８２により完全に被覆される。よって、後続の金属エッチング中、バッファ層２８２がエッチ停止層として機能し、ボンディングパッド２７４をエッチングから守る。この例では、バッファ層２８２がボンディングパッド２７４上に設置されて、接合領域２１６中の開口２７０に部分的に充填される。バッファ層２８２は、シールド領域２１７と感光領域２１８中のバッファ層２６４上に形成してもよい。バッファ層２８２は、金属エッチング中のエッチ停止に適する酸化ケイ素または別の適当な誘電材料を含む。バッファ層２８２は、蒸着、例えば、CVDにより形成される。
シールド構造２７６がシールド領域２１７中のバッファ層２８２上に形成される。一実施例では、シールド構造２７６は、ボンディングパッド２７４と同じ金属材料を含む。図７に示されるように、ボンディングパッド２７４の厚さは符号２７８で示され、シールド構造２７６の厚さは符号２８０で示される。別に形成するとき、厚さ２７８と２８０は異なり、それぞれの目的に従って調整する。一実施例では、ボンディングパッドの厚さ２７８、シールド構造の厚さ２８０は、約５００〜約１０００オングストロームの範囲内である。さらに、ボンディングパッド２７４とシールド構造２７６が別に形成される時、シールド構造２７６は、異なる材料を用いて、遮蔽効果を強化する。別の例では、ボンディングパッド２７４とシールド構造２７６は、金属材料、例えば、アルミニウム、銅、アルミニウム−胴、チタニウム、タンタル、窒化チタン、窒化タンタル、タングステンまたはそれらの合金を含む。シールド構造２７６は、蒸着とパターン化を含む工程により形成される。蒸着は、本領域の適当な技術、例えば、PVD、CVD、それらの組み合わせ、または別の適当な技術を用いる。パターン化は、リソグラフィプロセスとエッチングプロセスを含む。エッチングプロセスにより、シールド構造２７６をパターン化する間、バッファ層２８２はエッチ停止層となり、ボンディングパッド２７４をダメージから保護する。
パッシベーション層２８４が、バッファ層２８２とシールド構造２７６上に形成され、開口２７０に部分的に充填される。パッシベーション層２８４は、任意の適当な誘電材料を含む。この例では、パッシベーション層２８４は、窒化ケイ素、酸化ケイ素、酸窒化ケイ素またはそれらの組み合わせを含む。パッシベーション層２８４は、適当な工程、例えば、CVDにより形成される。
図８を参照すると、バッファ層２８２とパッシベーション層２８４がさらにパターン化され、誘電体メサ２７２上の少なくとも一部のボンディングパッド２７４が露出して、後述の接合工程を実行する。特に、少なくとも一部のパッシベーション層２８４と誘電体メサ２７２上の一部のバッファ層２８２は、適当な工程によりエッチングされて、図８に示されるようなパッド開口２８８を定義する。一実施例では、バッファ層２８２とパッシベーション層２８４がパターン化され、感光領域２１８における両層が同様に除去される。別の例では、パッシベーション層をパターン化する工程は、リソグラフィプロセスとエッチングを含む。別の例で、エッチングは、任意の適当なエッチング技術、例えば、ウェットエッチングプロセスまたはドライエッチングプロセスを含む。別の例では、エッチングは二回のエッチング工程を含み、それぞれ、パッシベーション層２８４とバッファ層２８４を選択的にエッチングする。
別の例では、ボンディングパッド２７４とシールド構造２７６は、異なる順序で形成される。シールド構造２７６がシールド領域２１７中に形成される。バッファ層２８２が、基板とシールド構造２７６上に形成され、さらにパターン化され、接合領域は少なくとも一部が露出する。エッチングを含むパターン化プロセスを実施して、開口２７０と誘電体メサ２７２を形成する。その後、蒸着とエッチングにより、ボンディングパッド２７４が、誘電体メサ２７２上と、開口２７０中に形成される。パッシベーション層２８４が蒸着され、パターン化されて、パッド開口２８８を形成し、誘電体メサ２７２上のボンディングパッドが露出する。
さらに別の実施例では、ボンディングパッド２７４とシールド構造２７６は、同じ製造方法で、同時に形成される。特に、エッチングを含むパターン化プロセスが適用されて、開口２７０と誘電体メサ２７２を形成する。金属層が蒸着、パターン化されて、ボンディングパッド２７４とシールド構造２７６を形成する。さらに、バッファ層２８２が基板上に蒸着され、パッシベーション層２８４が、例えば、バッファ層２８２上に蒸着される。バッファ層２８２とパッシベーション層２８４がパターン化され、誘電体メサ２７２上のボンディングパッドが露出する。別の例では、バッファ層２８２とパッシベーション層２８４がパターン化され、感光領域２１８中のバッファ層２８２とパッシベーション層２８４が同時に除去される。
図９（a）、（b）および（c）は、本発明の各種実施例によるパッド開口２８８の平面図である。後続の接合工程、例えば、金線やソルダーボール（ボンディングボール）の取り付けのために、パッド開口２８８は、円形または別の適当な幾何学形状である。パッド開口２８８中で、ボンディングパッド２７４が露出する。開口２７０(たとえば、２７０aと２７０b)を含む接合領域２１６のその他の領域は、パッシベーション層２８４により被覆される。
図示されないが、追加工程が実行されて、イメージ感知装置２００の製造を完成する。例えば、カラーフィルターが感光領域２１８内に形成される。カラーフィルターが設置されて、光線が直接、その上に位置するか通過する。カラーフィルターは、色のスペクトル(例えば、赤、緑、および、青色)に対応する光線の特定波長域をフィルタリングするための染料系(または顔料系)のポリマーまたは樹脂を含む。その後、マイクロレンズがカラーフィルター上に形成され、装置基板２１０内の特定の感光領域、例えば、センサー２２０に光線を導くように、集光する。マイクロレンズは、マイクロレンズに用いられる材料の屈折率とセンサー表面からの距離に基づいて、様々な配置で設置され、各種形状を有する。カラーフィルターまたはマイクロレンズの形成前、装置基板２１０は、選択的なレーザーアニール（laser annealing）工程を実行してもよいことが理解できる。
以上のようにして、半導体構造が提供される。半導体構造は、正面と背面を有する装置基板;装置基板の正面上に設置される相互接続構造;および相互接続構造に接続されるボンディングパッドを含む。ボンディングパッドは、誘電材料層における凹部領域;凹部領域間に挿入された誘電材料層の誘電体メサ;および、凹部領域、且つ、誘電体メサ上に設置される金属層を含む。
ある実施例では、凹部領域は、誘電材料層に形成されるトレンチを含み;トレンチは、第一部分と第二部分を含み;誘電体メサはトレンチの第一と第二部分間に挿入される。別の例では、凹部領域は、誘電材料層に形成される第一トレンチと第二トレンチを含み;誘電体メサは第一と第二トレンチ間に挿入される。別の例では、凹部領域は、誘電材料層に形成され且つ誘電体メサを囲むトレンチを含む。金属層はアルミニウム銅合金を含む。金属層は、凹部領域内の相互接続構造の金属層と接触する。さらに別の実施例では、誘電材料層は、金属層に隣接する層間絶縁膜層(ILD);および、ILDに隣接するトレンチ絶縁層を含む。さらに別の実施例では、凹部領域は、トレンチ絶縁層とILDに延伸する凹部を含む。一実施例によると、金属層は、第一金属層中に、金属ラインを含む。誘電材料層は酸化ケイ素を含む。半導体構造は、さらに、金属層上に設置され、誘電体メサ内の一部の金属層上に位置するボンディングボールを含む。さらに別の実施例では、半導体構造は、さらに、装置基板の正面に設置される裏面照射型センサーを含み、裏面照射型センサーは、装置基板の背面から感光領域に入射する光線を感知する感光領域;感光領域に隣接し、且つ、金属を含む遮蔽層を有し、装置基板の背面に設置される遮光領域;および、ボンディングパッドを有する接合領域を含む。さらに別の実施例では、半導体構造は、さらに、装置基板の正面に設置されるパッシベーション層を含み、パッシベーション層は、凹部領域内と誘電体メサ上に形成され、且つ、遮蔽層上に形成される。
別の実施例による半導体構造が提供される。半導体構造は、感光領域と接合領域、および、正面と背面を有する半導体基板;感光領域における半導体基板の背面に形成される光センサー;半導体基板の正面に設置され、光センサーを接合領域における金属層に結合する相互接続構造;半導体基板とキャリア基板間に挟まれる相互接続構造を有する半導体基板の正面に接合されるキャリア基板;半導体基板の背面に位置し、接合領域中に形成され、誘電材料層から相互接続構造の金属層に延伸し、金属層上に位置し、且つ、誘電材料層の誘電体メサを定義する開口;および、接合領域における半導体基板の背面上の開口を部分的に充填する金属層を含み、金属層は、直接、相互接続構造の金属層と接触して、さらに、誘電体メサに延伸する。
ある例中、半導体装置は、さらに、金属層上に位置し、且つ、誘電体メサに垂直に位置合わせするボンディングボールを含み、光センサーは、裏面照射型イメージセンサーを含む。別の実施例では、開口は、誘電材料層中に、トレンチを含み;トレンチは第一部分と第二部分を含み;誘電体メサは、トレンチの第一と第二部分間に挿入される。さらに別の実施例では、開口は、誘電材料層中に、第一トレンチと第二トレンチを含み;誘電体メサは、第一と第二トレンチ間に挿入される。さらに別の実施例では、半導体構造は、さらに、半導体基板の背面上、誘電層開口中に位置し、開口を有するパッシベーション層を含み、パッシベーション層の開口は誘電体メサと位置合わせして、誘電体メサを露出する。
更に、一つの方法が提供される。本方法は、装置基板の正面に、光センサーを形成する工程;装置基板の正面に、光センサーと結合する相互接続構造を形成する工程;キャリア基板を装置基板の背面に接合する工程;誘電材料層を装置基板の背面でエッチングし、誘電材料層を通して延伸する開口を形成して、相互接続構造の金属層を露出し、開口により囲まれる誘電材料層の誘電体メサを定義する工程;開口中と、誘電体メサ上に金属層を形成し、ボンディングパッドにする工程と、を含み、ボンディングパッドは、開口中の金属層と直接接触する。
いくつかの例では、誘電材料層のエッチングは、誘電体メサを挿入する第一トレンチと第二トレンチを形成する工程を含む。別の例では、本方法は、さらに、パッシベーション層を金属層に形成し、パッシベーション層を開口中に設置する工程;および、パッシベーション層をパターン化して、誘電体メサ上の金属層を少なくとも一部露出する工程、を含む。さらに別の実施例では、本方法は、さらに、開口中のパッシベーション層および誘電体メサ上の金属層上に、接合金属を形成する工程を含む。別の例では、相互接続構造の形成は、装置基板上に、層間絶縁膜(ILD)材料を形成する工程を含み、誘電材料層のエッチングは、ILD材料をエッチングする工程を含む。別の例では、本方法は、さらに、感光装置に近接する装置基板上に、金属遮蔽層を形成する工程を含む。さらに別の実施例では、光センサーの形成工程は、感光領域中に、光センサーを形成する工程を含み、光センサーが、背面から感光領域に入射する光線を感知する配置を有する。
上述の開示は、多くの異なる実施形態や実施例を提供し、本発明の異なる特徴を実施している。以上の要素や配置の特定の実施例は、説明を簡潔にするのに用いられている。もちろん、これは、単なる実施例の説明であり、本発明を限定するものではない。よって、ここで記述される要素は、本発明の精神と領域を脱しない範囲内で、これらの実施例と異なる方式で配置、組み合わせ、設置が可能である。
本発明では好ましい実施例を前述の通り開示したが、これらは決して本発明に限定するものではなく、当該技術を熟知する者なら誰でも、本発明の精神と領域を脱しない範囲内で各種の変更や置換を加えることができ、従って本発明の保護範囲は、特許請求の範囲で規定した内容を基準とする。
１００ 方法
２００ イメージ感知装置
２１０ 装置基板
２１２ 正面
２１４ 背面
２１６ 接合領域
２１７ シールド領域
２１８ 感光領域
２２０ （光）センサー
２２２ シャロートレンチアイソレーション
２３０ 相互接続構造
２３２ 層間絶縁膜(ILD)層
２３４、２３６、２３８、２４０ 配線間絶縁材料(IMD)層
２４２ 金属層/第一金属層
２４４、２４６、２４８ 金属層
２５０、２８４ パッシベーション層
２６０ キャリア基板
２６２、２７８、２８０ 厚さ
２６３ 反射防止膜
２６４、２８２ バッファ層
２７０ 開口
２７０a 第一部分（第一トレンチ）
２７０b 第二部分（第二トレンチ）
２７２ 誘電体メサ
２７４ ボンディングパッド
２７６ シールド構造
２８８ パッド開口

Claims (10)

  1. 半導体構造であって:
    正面と背面を有する装置基板;
    前記装置基板の前記正面に設置される相互接続構造;および
    前記相互接続構造に接続されるボンディングパッドと、
    を含み、
    前記ボンディングパッドは:
    誘電材料層中の凹部領域;
    前記凹部領域間に挿入される前記誘電材料層の誘電体メサ;および
    前記凹部領域中、且つ、誘電体メサ上に設置される金属層と、
    を含み、
    前記凹部領域は前記装置基板におけるシャロートレンチアイソレーション層に延伸していることを特徴とする半導体構造。
  2. 前記凹部領域は、前記誘電材料層中に形成される第一および第二トレンチを含み;および
    前記誘電体メサは、前記第一と第二トレンチ間に挿入されることを特徴とする請求項１に記載の半導体構造。
  3. 前記凹部領域は、前記誘電材料層中に形成され、前記誘電体メサを囲むトレンチを含むことを特徴とする請求項１に記載の半導体構造。
  4. 前記金属層は、前記凹部領域内の前記相互接続構造の金属層と接触することを特徴とする請求項１に記載の半導体構造。
  5. さらに、前記金属層上に設置され、前記誘電体メサ中の一部の前記金属層上に位置するボンディングボールを含むことを特徴とする請求項１に記載の半導体構造。
  6. さらに、
    前記装置基板の前記正面中に設置される裏面照射型センサーを含み、前記裏面照射型センサーは前記装置基板の前記背面から前記感光領域に入射する光線を感知する感光領域;
    前記感光領域に隣接し、且つ、遮蔽層を含み、前記遮蔽層は金属を含み、前記装置基板の前記背面上に設置される遮光領域;および
    前記ボンディングパッドを含む接合領域、
    を含むことを特徴とする請求項１に記載の半導体構造。
  7. 半導体構造であって:
    感光領域と接合領域、および、正面と背面を有する半導体基板;
    前記感光領域中の前記半導体基板の前記正面に形成される光センサー;
    前記半導体基板の前記正面上に位置し、前記光センサーを前記接合領域中の前記相互接続構造の金属層に結合する相互接続構造;
    前記半導体基板と前記キャリア基板間に挟まれた前記相互接続構造を有する前記半導体基板の前記正面に接合されるキャリア基板;
    前記半導体基板の前記背面上に位置し、前記接合領域中に形成され、誘電材料層から前記相互接続構造の前記金属層に延伸し、前記金属層上の前記誘電材料層の誘電体メサを定義する開口;および
    前記接合領域中の前記半導体基板の前記背面上で、前記開口を部分的に充填し、前記相互接続構造の前記金属層と直接接触して、さらに、前記誘電体メサに延伸する金属層、
    を含むことを特徴とする半導体構造。
  8. さらに、前記金属層上に位置し、前記誘電体メサと垂直に位置合わせするボンディングボールを有し、前記光センサーは裏面照射型イメージセンサーを含むことを特徴とする請求項７の半導体構造。
  9. 前記開口は、前記誘電材料層中に第一および第二トレンチを含み;
    前記誘電体メサは、前記第一および第二トレンチ間に挿入されることを特徴とする請求項７に記載の半導体構造。
  10. 半導体装置の製造方法であって:
    装置基板の正面中に光センサーを形成する工程;
    前記装置基板の前記正面上に、前記光センサーに結合する相互接続構造を形成する工程;
    キャリア基板を前記装置基板の背面に接合する工程;
    前記装置基板の前記背面上で、誘電材料層をエッチングし、誘電材料層を通して延伸する開口を形成し、前記相互接続構造の金属層を露出して、これにより、前記開口により囲まれる前記誘電材料層の誘電体メサを定義する工程; および
    前記開口中と前記誘電体メサ上に金属層を形成して、ボンディングパッドを形成し、前記ボンディングパッドが、直接、前記開口中の前記金属層と接触する工程、
    を含むことを特徴とする製造方法。
JP2012150602A 2011-07-07 2012-07-04 ボンディングパッド構造を有する裏面照射型センサーとその製造方法 Active JP5676528B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/177,686 2011-07-07
US13/177,686 US8435824B2 (en) 2011-07-07 2011-07-07 Backside illumination sensor having a bonding pad structure and method of making the same

Publications (2)

Publication Number Publication Date
JP2013021323A JP2013021323A (ja) 2013-01-31
JP5676528B2 true JP5676528B2 (ja) 2015-02-25

Family

ID=47426393

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012150602A Active JP5676528B2 (ja) 2011-07-07 2012-07-04 ボンディングパッド構造を有する裏面照射型センサーとその製造方法

Country Status (6)

Country Link
US (1) US8435824B2 (ja)
JP (1) JP5676528B2 (ja)
KR (1) KR101259724B1 (ja)
CN (1) CN102867832B (ja)
DE (1) DE102011056178B4 (ja)
TW (1) TWI585916B (ja)

Families Citing this family (48)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20090128899A (ko) 2008-06-11 2009-12-16 크로스텍 캐피탈, 엘엘씨 후면 조사 이미지 센서 및 그 제조방법
JP5857399B2 (ja) 2010-11-12 2016-02-10 ソニー株式会社 固体撮像装置及び電子機器
JP2013069718A (ja) * 2011-09-20 2013-04-18 Toshiba Corp 固体撮像装置
KR20130106619A (ko) * 2012-03-20 2013-09-30 삼성전자주식회사 이미지 센서 및 그 제조 방법
US8803271B2 (en) * 2012-03-23 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. Structures for grounding metal shields in backside illumination image sensor chips
US8765608B2 (en) * 2012-05-01 2014-07-01 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for forming trenches
US8866250B2 (en) * 2012-09-05 2014-10-21 Taiwan Semiconductor Manufacturing Company, Ltd. Multiple metal film stack in BSI chips
US8796805B2 (en) * 2012-09-05 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. Multiple metal film stack in BSI chips
US8884390B2 (en) * 2013-01-30 2014-11-11 Taiwan Semiconductor Manufacturing Company, Ltd. Backside illumination image sensor chips and methods for forming the same
US9252180B2 (en) * 2013-02-08 2016-02-02 Taiwan Semiconductor Manufacturing Company, Ltd. Bonding pad on a back side illuminated image sensor
CN103117290B (zh) * 2013-03-07 2015-08-19 豪威科技(上海)有限公司 背照式cmos影像传感器及其制造方法
US20140252521A1 (en) * 2013-03-11 2014-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Image Sensor with Improved Dark Current Performance
US9691809B2 (en) * 2013-03-14 2017-06-27 Taiwan Semiconductor Manufacturing Company, Ltd. Backside illuminated image sensor device having an oxide film and method of forming an oxide film of a backside illuminated image sensor device
US9059155B2 (en) 2013-03-14 2015-06-16 Infineon Technologies Austria Ag Chip package and method for manufacturing the same
CN104103511B (zh) * 2013-04-03 2017-03-08 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法
US20140326856A1 (en) * 2013-05-06 2014-11-06 Omnivision Technologies, Inc. Integrated circuit stack with low profile contacts
US9123837B2 (en) * 2013-05-31 2015-09-01 Oxford Instruments Analytical Oy Semiconductor detector with radiation shield
PL3010825T3 (pl) * 2013-06-21 2019-05-31 Vortex Innovation Worx Pty Ltd Układ opakowaniowy
CN104517975B (zh) * 2013-09-27 2017-07-07 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制作方法
JP6200835B2 (ja) 2014-02-28 2017-09-20 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US9281338B2 (en) 2014-04-25 2016-03-08 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor image sensor device having back side illuminated image sensors with embedded color filters
US9614000B2 (en) * 2014-05-15 2017-04-04 Taiwan Semiconductor Manufacturing Company, Ltd. Biased backside illuminated sensor shield structure
JP6344991B2 (ja) * 2014-06-17 2018-06-20 キヤノン株式会社 撮像装置の製造方法
KR102374110B1 (ko) * 2014-08-22 2022-03-14 삼성전자주식회사 쉴딩 구조를 갖는 이미지 센서
JP6353354B2 (ja) * 2014-12-12 2018-07-04 ルネサスエレクトロニクス株式会社 撮像装置およびその製造方法
US9748301B2 (en) 2015-01-09 2017-08-29 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method thereof
US9536810B1 (en) * 2015-06-12 2017-01-03 Taiwan Semiconductor Manufacturing Co., Ltd. Flat pad structure for integrating complementary metal-oxide-semiconductor (CMOS) image sensor processes
US9704827B2 (en) 2015-06-25 2017-07-11 Taiwan Semiconductor Manufacturing Co., Ltd. Hybrid bond pad structure
US10038026B2 (en) 2015-06-25 2018-07-31 Taiwan Semiconductor Manufacturing Co., Ltd. Bond pad structure for bonding improvement
US9881884B2 (en) * 2015-08-14 2018-01-30 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure and method for forming the same
US10833119B2 (en) 2015-10-26 2020-11-10 Taiwan Semiconductor Manufacturing Co., Ltd. Pad structure for front side illuminated image sensor
US9847359B2 (en) 2015-11-17 2017-12-19 Semiconductor Components Industries, Llc Image sensors with improved surface planarity
US10038025B2 (en) * 2015-12-29 2018-07-31 Taiwan Semiconductor Manufacturing Co., Ltd. Via support structure under pad areas for BSI bondability improvement
US10109666B2 (en) * 2016-04-13 2018-10-23 Taiwan Semiconductor Manufacturing Co., Ltd. Pad structure for backside illuminated (BSI) image sensors
CN108346672A (zh) * 2017-01-23 2018-07-31 中芯国际集成电路制造(上海)有限公司 一种背照式图像传感器及其制造方法和电子装置
US10147754B2 (en) 2017-02-22 2018-12-04 Omnivision Technologies, Inc. Backside illuminated image sensor with improved contact area
CN108695173B (zh) * 2017-04-06 2020-05-12 中芯国际集成电路制造(北京)有限公司 一种半导体器件的制造方法
CN107195649B (zh) * 2017-06-06 2019-09-17 豪威科技(上海)有限公司 背照式cmos图像传感器及其制造方法
US10283548B1 (en) * 2017-11-08 2019-05-07 Taiwan Semiconductor Manufacturing Co., Ltd. CMOS sensors and methods of forming the same
DE102018124940B4 (de) * 2017-11-08 2024-02-01 Taiwan Semiconductor Manufacturing Co., Ltd. CMOS-Sensoren und Verfahren zur Bildung derselben
US10985199B2 (en) * 2018-10-31 2021-04-20 Taiwan Semiconductor Manufacturing Company Ltd. Image sensor having stress releasing structure and method of forming same
KR102578569B1 (ko) * 2019-01-22 2023-09-14 주식회사 디비하이텍 후면 조사형 이미지 센서 및 그 제조 방법
KR102581170B1 (ko) * 2019-01-22 2023-09-21 주식회사 디비하이텍 후면 조사형 이미지 센서 및 그 제조 방법
CN110767605B (zh) * 2019-11-04 2022-10-18 武汉新芯集成电路制造有限公司 一种金属衬垫的形成方法
CN111029352B (zh) * 2019-12-02 2022-07-01 武汉新芯集成电路制造有限公司 半导体器件及其制造方法
US11502123B2 (en) 2020-04-17 2022-11-15 Taiwan Semiconductor Manufacturing Company Limited Methods for forming image sensor devices
US11869916B2 (en) 2020-11-13 2024-01-09 Taiwan Semiconductor Manufacturing Company, Ltd. Bond pad structure for bonding improvement
CN112582277A (zh) * 2020-12-08 2021-03-30 武汉新芯集成电路制造有限公司 半导体器件的加工方法及半导体器件

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02129926A (ja) * 1988-11-09 1990-05-18 Mitsubishi Electric Corp ボンディングパッド形成体
JPH10321631A (ja) * 1997-05-19 1998-12-04 Oki Electric Ind Co Ltd 半導体装置およびその製造方法
KR100230428B1 (ko) * 1997-06-24 1999-11-15 윤종용 다층 도전성 패드를 구비하는 반도체장치 및 그 제조방법
KR20000010306A (ko) * 1998-07-31 2000-02-15 윤종용 표면에 요철이 형성된 본딩 패드를 구비한 반도체 장치
JP3324581B2 (ja) * 1999-09-21 2002-09-17 日本電気株式会社 固体撮像装置及びその製造方法
US6191023B1 (en) * 1999-11-18 2001-02-20 Taiwan Semiconductor Manufacturing Company Method of improving copper pad adhesion
US20030020163A1 (en) * 2001-07-25 2003-01-30 Cheng-Yu Hung Bonding pad structure for copper/low-k dielectric material BEOL process
JP4016340B2 (ja) 2003-06-13 2007-12-05 ソニー株式会社 半導体装置及びその実装構造、並びにその製造方法
JP4046069B2 (ja) * 2003-11-17 2008-02-13 ソニー株式会社 固体撮像素子及び固体撮像素子の製造方法
KR100801447B1 (ko) * 2006-06-19 2008-02-11 (주)실리콘화일 배면 광 포토다이오드를 이용한 이미지센서 및 그 제조방법
JP2008066440A (ja) 2006-09-06 2008-03-21 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
US7659595B2 (en) * 2007-07-16 2010-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. Embedded bonding pad for backside illuminated image sensor
DE102008046030A1 (de) * 2007-09-07 2009-06-10 Dongbu Hitek Co., Ltd. Bildsensor und Verfahren zu seiner Herstellung
EP2195837A1 (en) * 2007-10-31 2010-06-16 Agere Systems Inc. Bond pad support structure for semiconductor device
JP4609497B2 (ja) * 2008-01-21 2011-01-12 ソニー株式会社 固体撮像装置とその製造方法、及びカメラ
US8178980B2 (en) * 2008-02-05 2012-05-15 Taiwan Semiconductor Manufacturing Company, Ltd. Bond pad structure
US8278152B2 (en) * 2008-09-08 2012-10-02 Taiwan Semiconductor Manufacturing Company, Ltd. Bonding process for CMOS image sensor
JP5268618B2 (ja) * 2008-12-18 2013-08-21 株式会社東芝 半導体装置
JP2011003645A (ja) * 2009-06-17 2011-01-06 Sharp Corp 半導体装置およびその製造方法
US8344471B2 (en) 2009-07-29 2013-01-01 Taiwan Semiconductor Manufacturing Company, Ltd. CMOS image sensor big via bonding pad application for AICu process
US8502335B2 (en) * 2009-07-29 2013-08-06 Taiwan Semiconductor Manufacturing Company, Ltd. CMOS image sensor big via bonding pad application for AlCu Process
JP2011086709A (ja) * 2009-10-14 2011-04-28 Toshiba Corp 固体撮像装置及びその製造方法
JP5442394B2 (ja) * 2009-10-29 2014-03-12 ソニー株式会社 固体撮像装置とその製造方法、及び電子機器

Also Published As

Publication number Publication date
TWI585916B (zh) 2017-06-01
TW201304094A (zh) 2013-01-16
KR20130006248A (ko) 2013-01-16
US8435824B2 (en) 2013-05-07
KR101259724B1 (ko) 2013-04-30
CN102867832A (zh) 2013-01-09
CN102867832B (zh) 2016-06-01
JP2013021323A (ja) 2013-01-31
DE102011056178A1 (de) 2013-01-10
DE102011056178B4 (de) 2016-07-07
US20130009270A1 (en) 2013-01-10

Similar Documents

Publication Publication Date Title
JP5676528B2 (ja) ボンディングパッド構造を有する裏面照射型センサーとその製造方法
US11735619B2 (en) Semiconductor image sensor device having back side illuminated image sensors with embedded color filters
KR101261745B1 (ko) 본딩 패드를 갖는 반도체 디바이스 및 이의 제조 방법
KR101431309B1 (ko) 본딩 패드 및 실드 구조를 갖는 반도체 디바이스 및 이의 제조 방법
CN105789228B (zh) 半导体结构及其制造方法
KR102503508B1 (ko) 본딩 개선을 위한 본드 패드 구조물

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20131226

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140115

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140411

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20141203

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20141225

R150 Certificate of patent or registration of utility model

Ref document number: 5676528

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250