KR20000010306A - 표면에 요철이 형성된 본딩 패드를 구비한 반도체 장치 - Google Patents

Abstract

와이어 본딩 작업시 충격을 흡수할 수 있는 본딩 패드를 구비한 반도체 장치에 관해 기재하고 있다. 본 발명에 따른 반도체 장치는, 반도체 기판 상에 절연층을 개재하여 형성되고, 본딩 패드가 형성될 부분에서는 일정간격 이격된 복수개의 패턴들로 구성된 N-1 번째 금속층과, 상기 N-1 번째 금속층 상에 형성된 N-1 번째 층간절연층을 구비한다. 또한, 상기 N-1 번째 층간절연층 상에 형성되고, 상기 N-1 번째 층간절연층을 관통하는 복수개의 비아홀들을 통해 상기 N-1 번째 금속층의 패턴들과 전기적으로 접속되며, 본딩 패드가 형성될 부분에서는 올록 볼록한 요철 모양을 갖는 N 번째 금속층과, 상기 N 번째 금속층 상에 형성되고, 상기 N 번째 금속층을 부분적으로 노출시켜 본딩 패드를 구성하는 보호층을 구비한다.

Description

표면에 요철이 형성된 본딩 패드를 구비한 반도체 장치

본 발명은 반도체 장치에 관한 것으로서, 특히 와이어 본딩 작업시 충격을 흡수할 수 있는 본딩 패드를 구비한 반도체 장치에 관한 것이다.

반도체 장치에 있어서의 본딩 패드는 반도체 장치에 외부 전기신호를 인가하기 위해 형성되고, 통상 평평한 표면을 갖도록 형성된다.

도 1은 종래 기술에 따라 형성된 본딩 패드를 도시한 단면도로서, 절연층(3)이 형성된 반도체 기판(1) 상에 제1 금속층(5)이 형성되어 있으며, 제1 금속층(5) 상에 형성된 층간절연층(7)을 관통하여 상기 제1 금속층(5)과 전기적으로 접속되는 제2 금속층(9)이 형성되어 있다. 상기 제2 금속층(9) 상에는 반도체 칩을 보호하기 위한 패시베이션층(11)이 형성되어 본딩 패드를 노출시키고 있다.

상기 본딩용 패드는 와이어(wire)를 이용하여 리드 프레임(lead frame)의 본딩 리드와 연결되고, 이에 의해 반도체 칩의 전기적 특성이 회로기판 상에 연결된다.

도 1에 도시된 바와 같이, 상기 본딩 패드는 제2 금속층(9)의 일부를 노출시켜 형성되는데, 통상 사각형의 평탄한 금속막으로 구성된다.

도 2는 종래 기술에 따라 형성된 본딩 패드를 도시한 평면도로서, 본딩 패드(15) 및 본딩 패드(15)와 일정간격 이격된 주변 패턴(17)이 형성되어 있다.

본딩 패드에 와이어를 본딩하는 공정에서 통상, 패드 하단과 주변에 형성된 층들에 기계적인 충격을 가하게 된다. 그러므로, 칩 디자인시 일반적으로, 본딩 패드(15)와 주변에 형성된 패턴(17) 사이에는 도시된 바와 같이, 일정 간격을 두어 본딩시 가해지는 기계적인 충격을 완화시키고 있다.

그러나, 여러 가지 기능을 하는 칩에는 다수의 본딩 패드가 사용되고 있으며 언급된 디자인 상에서 고려되어야 하는 간격으로 인해 칩 사이즈가 커지는 문제가 있다.

본 발명이 이루고자하는 기술적 과제는, 본딩 패드와 주변에 형성된 패턴들 사이의 간격을 감소시키더라도 본딩시 가해지는 기계적 스트레스를 감소시킬 수 있어 칩 사이즈가 감소된 반도체 장치를 제공하는 것이다.

도 1은 종래 기술에 따라 형성된 본딩 패드를 도시한 단면도이다.

도 2는 종래 기술에 따라 형성된 본딩 패드를 도시한 평면도이다.

도 3은 본 발명의 제1 실시예에 따른 반도체 장치를 부분적으로 도시한 단면도이다.

도 5 및 도 6은 본 발명의 제2 및 제3 실시예에 따른 반도체 장치를 부분적으로 도시한 단면도들이다.

상기 기술적 과제를 이루기 위하여 본 발명에 따른 반도체 장치는, 반도체 기판 상에 절연층을 개재하여 형성되고, 본딩 패드가 형성될 부분에서는 일정간격 이격된 복수개의 패턴들로 구성된 N-1 번째 금속층과, 상기 N-1 번째 금속층 상에 형성된 N-1 번째 층간절연층을 구비한다.

본 발명에 따른 반도체 장치는 또한, 상기 N-1 번째 층간절연층 상에 형성되고, 상기 N-1 번째 층간절연층을 관통하는 복수개의 비아홀들을 통해 상기 N-1 번째 금속층의 패턴들과 전기적으로 접속되며, 본딩 패드가 형성될 부분에서는 올록 볼록한 요철 모양을 갖는 N 번째 금속층과, 상기 N 번째 금속층 상에 형성되고, 상기 N 번째 금속층을 부분적으로 노출시켜 본딩 패드를 구성하는 보호층을 구비한다.

본 발명에 따르면, 본딩 패드 표면이 요철 모양으로 형성되어 있다. 따라서, 반도체 칩의 와이어 본딩시, 와이어의 볼(ball)을 압착하는 과정에서 발생되는 충격을 본딩 패드 표면에 형성된 올록 볼록한 구조의 꺽이는 부분에서 흡수하게 된다. 그 결과, 본딩 패드 아래에 위치한 층에 가해지는 기계적인 스트레스가 감소하여, 칩 디자인시 기계적인 충격을 완화시키기 위해 본딩 패드와 주변에 형성된 패턴들 사이에 일정 간격을 두어야 하던 종래와는 달리, 별도의 간격을 두지 않아도 되므로, 본딩 패드와 주변 패턴들 사이에 대한 디자인 룰을 감소시킬 수 있다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.

도 3은 본 발명의 제1 실시예에 따른 반도체 장치를 부분적으로 도시한 단면도로서, 이중 금속배선(double metal)의 경우를 예로 들었다.

도 3을 참조하면, 절연층(52)이 형성된 반도체 기판(50) 상에 제1 금속층(54)이 소정의 패턴 모양으로 형성되어 있으며, 제1 금속층(54) 상에는 층간절연층(56)이 형성되어 있다. 상기 층간절연층(56) 내에는 이를 관통하는 비아홀(H)이 형성되어 있으며, 이들 비아홀(H)들을 통해 상기 제1 금속층(54)이 부분적으로 노출된다.

상기 층간절연층(56) 상에는 제2 금속층(64)과 반도체 칩을 보호하기 위한 패시베이션층(66)이 형성되어 있으며, 상기 패시베이션층(66)이 식각된 부분의 상기 제2 금속층(64)이 노출되어 본딩 패드(BP)를 구성한다.

본 발명에 따른 반도체 장치는 도시된 바와 같이, 제2 금속층(64)의 표면에 요철이 형성되어 있다. 상기 요철 모양은 하부층의 형상에 의존하며, 층간절연층(56) 중 와이어가 본딩 될 위치에 해당되는 층간절연층(56)의 표면에 형성된 굴곡에 기인한 것이다. 상기 층간절연층(56)의 굴곡은, 바람직하게는, 본딩 패드(BP)가 형성될 부분의 제1 금속층(54)을 패터닝하여 일정간격 이격시킴으로써 얻을 수 있다.

본 발명에 따른 반도체 장치는 또한, 제2 금속층(64)과 제1 금속층(54)은 비아홀(H)들을 통해 견고하게 고정되어 있다. 이에 따라 웨이퍼 상태에서의 전기적 테스트(Electrical Die Sorting) 작업시 프로우빙(probing)에 의한 패드 표면의 밀림 현상을 방지할 수 있다.

도 4는 본 발명의 제1 실시예에 따른 반도체 장치를 부분적으로 도시한 평면도로서, 도 3에서와 동일 참조부호는 동일 부재를 나타낸다.

도 4를 참조하면, 바둑판 모양의 제1 금속층(54)이 형성되어 있으며, 본딩 패드(BP) 표면에 해당되는 제2 금속층(64) 중, 제1 금속층(54) 형성되어 있는 부분에서는 볼록한 구조를 가지며 그 이외의 부분은 오목하게 들어간 구조를 가진다.

본 발명의 제1 실시예에 따르면, 노출된 제2 금속층(64) 표면 즉, 본딩 패드(BP) 표면이 요철 모양으로 형성되어 있음므로, 반도체 칩의 조립과정 중 하나인 와이어 본딩시, 와이어의 볼(ball)을 압착하는 과정에서 발생되는 충격을 제2 금속층 표면에 형성된 올록 볼록한 구조의 꺽이는 부분에서 흡수하게 된다.

따라서, 본딩 패드 아래에 위치한 층에 가해지는 기계적인 스트레스는 감소하게 된다. 칩 디자인시 기계적인 충격을 완화시키기 위해 본딩 패드와 주변에 형성된 패턴들 사이에 일정 간격을 두어야 하던 종래와는 달리, 본딩 패드와 주변 패턴들 사이에 대한 디자인 룰을 감소시킬 수 있다. 이에 따라, 최근의 대규모 로직 제품의 칩에 사용되는 매우 많은 입/출력 핀에 의한 칩의 사이즈를 상당히 작게 할 수 있다. 이와 같은 칩 사이즈의 감소는 수율의 증가를 가져오고 결국 원가 절감으로 나타난다.

실제로 상기 구조에 따른 본딩 패드를 이용하는 경우 본딩 패드와 주변 패턴들 간의 디자인 룰을 0μm 로 할 수 있다. 또한, 본딩 패드 아래에도 액티브 패턴을 삽입할 수 있으므로, 본딩 패드와 주변 패턴들 간의 디자인 룰을 0μm 이하로 설정하는 것도 가능하다.

도 5 및 도 6은 본 발명의 제2 및 제3 실시예에 따른 반도체 장치를 부분적으로 도시한 단면도로서, N 층의 금속배선이 형성된 경우를 예로 들었다. 본 발명의 제2 및 제3 실시예는 이중 배선 대신에 다층 배선인 것을 제외하고는 상기 제1 실시예와 동일하다.

도 5 및 도 6을 참조하면, 절연층(52)이 형성된 반도체 기판(50) 상에 제1 금속층(54)이 소정의 패턴 모양으로 형성되어 있으며, 제1 금속층(54) 상에는 제1 층간절연층(56)이 형성되어 있다. 상기 제1 층간절연층(56) 내에는 이를 관통하는 제1 비아홀(H1)이 형성되어 있으며, 이 제1 비아홀(H1)을 통해 상기 제1 금속층(54)이 부분적으로 노출된다.

상기 제1 층간절연층(56) 상에는 제2 금속층(58)과 제2 층간절연층(59)이 형성되어 있으며, 상기 제1 비아홀(H1)을 통해 상기 제1 금속층(54)과 제2 금속층(58)이 전기적으로 접속된다.

상기 제2 층간절연층(59) 내에는 이를 관통하는 제2 비아홀(H2)이 형성되어 있으며, 제2 비아홀(H2)을 통해 상기 제2 금속층(58)이 부분적으로 노출된다. 상기 제2 층간절연층(59) 상에는 제3 금속층(60)과 제3 층간절연층(61)이 형성되어 있으며, 상기 제2 비아홀(H2)을 통해 상기 제2 금속층(58)과 제3 금속층(60)이 전기적으로 접속된다. N-1 번째 금속층(62)은 N-2 번째 금속층(도시되지 않음)과 N-2 번째 비아홀(Hn-2)을 통해 전기적으로 접속된다.

상기 N-1 번째 층간절연층(63) 상에는 N 번째 금속층(64)이 형성되어 있으며, 상기 N 번째 금속층(64)은 N-1 번째 비아홀(Hn-1)을 통해 N-1 번째 금속층(62)과 전기적으로 접속된다.

도 5 및 도 6에 도시된 바와 같이 N 번째 금속층(64)이 노출되어 본딩 패드(BP)를 구성하며, 상기 N 번째 금속층(64)의 표면에는 요철이 형성되어 있다. 상기 요철 모양은 하부층의 형상에 의존하며, 본딩 패드(BP)가 형성될 부분에 형성된 하부 금속층들을 패터닝하여 일정간격 이격시킴으로써 얻을 수 있다.

여기서, 하부 금속층 패턴은 도 5 및 도 6에 도시된 바와 같이, 여러 가지 형태로 형성될 수 있다.

도면과 명세서에서 최적 실시예들이 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

본 발명에 따르면, 본딩 패드 표면이 요철 모양으로 형성되어 있다. 따라서, 반도체 칩의 와이어 본딩시, 와이어의 볼(ball)을 압착하는 과정에서 발생되는 충격을 본딩 패드 표면에 형성된 올록 볼록한 구조의 꺽이는 부분에서 흡수하게 된다. 그 결과, 본딩 패드 아래에 위치한 층에 가해지는 기계적인 스트레스가 감소하여, 칩 디자인시 기계적인 충격을 완화시키기 위해 본딩 패드와 주변에 형성된 패턴들 사이에 일정 간격을 두어야 하던 종래와는 달리, 별도의 간격을 두지 않아도 되므로, 본딩 패드와 주변 패턴들 사이에 대한 디자인 룰을 감소시킬 수 있다.

Claims (3)

1. 반도체 기판 상에 절연층을 개재하여 형성되고, 본딩 패드가 형성될 부분에서는 일정간격 이격된 복수개의 패턴들로 구성된 N-1 번째 금속층;

   상기 N-1 번째 금속층 상에 형성된 N-1 번째 층간절연층;

   상기 N-1 번째 층간절연층 상에 형성되고, 본딩 패드가 형성될 부분에서는 올록 볼록한 요철 모양을 갖는 N 번째 금속층; 및

   상기 N 번째 금속층 상에 형성되고, 상기 N 번째 금속층을 부분적으로 노출시켜 본딩 패드를 구성하는 보호층을 구비하는 것을 특징으로 하는 반도체 장치.
2. 제1항에 있어서, 웨이퍼 상태에서의 전기적 테스트(Electrical Die Sorting) 작업시 프로우빙(probing)에 의한 패드 표면의 밀림 현상을 방지하기 위해, 상기 N 번째 금속층은 상기 N-1 번째 층간절연층을 관통하는 복수개의 비아홀들을 통해 상기 N-1 번째 금속층의 패턴들과 전기적으로 접속되는 것을 특징으로 하는 반도체 장치.
3. 제1항에 있어서, 상기 절연층과 상기 N-1 번째 금속층 사이에,

   상기 절연층 상에 형성되고, 본딩 패드가 형성될 부분에서는 일정간격 이격된 복수개의 패턴들로 구성된 X 번째 금속층;

   상기 X 번째 금속층 상에 형성된 X 번째 층간절연층; 및

   상기 X 번째 층간절연층 상에 형성된 X+1 번째 금속층을 더 구비하는 것을 특징으로 하는 반도체 장치.