KR101431309B1 - 본딩 패드 및 실드 구조를 갖는 반도체 디바이스 및 이의 제조 방법 - Google Patents

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젠-쳉 리우
웬-데 왕
젱-스얀 린
쳉-잉 호
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Abstract

반도체 디바이스는, 반도체 디바이스의 전면 및 배면에 상응하는 전면 및 배면을 갖는 디바이스 기판; 이 디바이스 기판의 전면 상에 형성된 금속 피쳐; 반도체 디바이스의 배면 상에 금속 피쳐와 전기적으로 연통하게 배치된 본딩 패드; 및 디바이스 기판의 배면 상에 배치된 실드 구조를 포함하며, 이 실드 구조와 본딩 패드는 서로 상이한 두께를 갖는다.

Description

본딩 패드 및 실드 구조를 갖는 반도체 디바이스 및 이의 제조 방법{SEMICONDUCTOR DEVICE HAVING A BONDING PAD AND SHIELD STRUCTURE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 본딩 패드(bonding pad) 및 실드 구조(shield structure)를 갖는 반도체 디바이스 및 이의 제조 방법에 관한 것이다.
반도체 집적 회로(IC) 산업은 급속한 성장을 겪어 왔다. IC 재료 및 설계에서의 기술적 진보는 다수의 세대의 IC를 생성하였고, 각각의 세대는 이전 세대보다 더 작고 더 복잡한 회로를 가졌다. 그러나, 그러한 진보는 IC의 처리 및 제조에 있어서도 복잡성을 증가시켰고, 그러한 진보를 실현하기 위해서는 IC의 처리 및 제조에 있어서도 유사한 발전이 필요하다. IC의 진화 과정 중에, 기능적 밀도(functional density)(즉, 칩 면적당 서로 연결된 디바이스의 개수)는 대체로 증가한 반면, 기하학적 크기(즉, 소정 제조 프로세스를 이용하여 생성될 수 있는 최소 컴포넌트)는 감소하였다.
프로브 및/또는 와이어 본딩과 같은 다양한 용례에 이용되는 패드(이하에서는 전체적으로 본딩 패드라 칭함)는 흔히 IC의 기타 피쳐(feature)들과는 별도의 요건을 갖고 있다. 예를 들어, 본딩 패드는 프로빙(probing) 또는 와이어 본딩과 같은 작용으로 인한 물리적 접촉에 견디기에 충분한 크기 및 강도를 가져야 한다. 이와 동시에, 피쳐를 비교적 작게(크기 및 두께 모두에 대해) 만드는 것도 요구되고 있다. 예를 들어, 상보형 금속 산화물 반도체(complementary metal-oxide semiconductor : CMOS) 이미지 센서와 같은 용례에서는 종종 예를 들면 누화(cross-talk)의 방지를 위해 본딩 패드 및 실드 구조를 형성하도록 패터닝되는 알루미늄 구리(AlCu) 금속층과 같은 비교적 얇은 금속층을 하나 이상 구비할 것이 요구되고 있다. 한 가지 통상의 예의 경우, 금속 실드와 본딩 패드가 동일한 두께로 이루어지고 비교적 얇다.
그러나, 얇은 금속층에 있어서의 문제점은 그 금속층들에 형성된 본딩 패드에서 박리 또는 기타 결함이 나타날 수 있다는 점이다. 따라서, 그러한 피쳐들에 대한 다양한 요건을 수용할 필요성이 존재한다.
하나의 실시예에 따르면, 반도체 디바이스는, 반도체 디바이스의 전면 및 배면에 상응하는 전면 및 배면을 갖는 디바이스 기판; 이 디바이스 기판의 전면 상에 형성된 금속 피쳐; 반도체 디바이스의 배면 상에 금속 피쳐와 전기적으로 연통하게 배치된 본딩 패드; 및 디바이스 기판의 배면 상에 배치된 실드 구조를 포함하며, 이 실드 구조와 본딩 패드는 서로 상이한 두께를 갖는다.
다른 실시예에 따르면, 반도체 디바이스는, 본딩 영역과 비(非)본딩 영역을 구비하는 한편, 반도체 디바이스의 전면 및 배면에 상응하는 전면 및 배면을 갖는 기판; 이 기판의 전면 상에 배치된 금속 피쳐; 반도체 디바이스의 배면 상에서 본딩 영역의 트렌치 내에 배치된 제1 전도성 재료를 포함한다. 제1 전도성 재료는 금속 피쳐와 전기적으로 연통하고 제1 두께를 갖는다. 반도체 디바이스는 또한 기판의 배면 상에서 비본딩 영역에 배치된 제2 전도성 재료를 더 포함하며, 이 제2 전도성 재료는 제1 두께와는 다른 제2 두께를 갖는다.
또 다른 실시예에 따르면, 반도체 디바이스를 제조하는 방법은, 반도체 디바이스의 전면 및 배면에 상응하는 전면 및 배면을 갖는 디바이스 기판을 제공하는 단계; 디바이스 기판의 전면 상에 금속 피쳐를 형성하는 단계; 반도체 디바이스의 배면 상에 금속 피쳐를 노출시키는 트렌치를 형성하는 단계; 및 이 트렌치에 금속 피쳐와 전기적으로 연통하게 본딩 패드를 형성하는 단계를 포함한다. 그 방법은 또한 디바이스 기판의 배면 상에 본딩 패드의 금속층의 두께보다는 작은 두께를 갖는 금속 실드를 형성하는 단계를 더 포함한다.
본 발명에 따르면, 반도체 디바이스의 본딩 패드에서의 박리 또는 기타 결함을 감소 또는 제거할 수 있다.
본 발명은 이하의 상세한 설명을 첨부 도면과 함께 고려할 때에 가장 잘 이해할 수 있을 것이다. 관련 산업의 표준 실무에 따라 여러 피쳐들이 축척대로 도시되지는 않았고 단지 예시용으로만 이용된다는 점을 알아야 할 것이다. 실제로, 여러 피쳐들의 치수는 설명의 명료성을 위해 임으로 증가 또는 감소될 수 있다.
도 1은 본 발명의 하나의 실시예에 따라 반도체 디바이스를 제조하는 방법을 나타내는 흐름도이다.
도 2는 본 발명의 다른 실시예에 따라 반도체 디바이스를 제조하는 방법을 나타내는 흐름도이다.
도 3 내지 도 8은 도 1의 방법에 따른 다양한 제조 단계에서 반도체 디바이스의 하나의 실시예를 나타내는 개략적 측단면도들이다.
도 9 내지 도 14는 도 2의 방법에 따른 다양한 제조 단계에서 반도체 디바이스의 하나의 실시예를 나타내는 개략적 측단면도들이다.
이하의 상세한 설명은 본 발명의 상이한 특징들을 실시하기 위한 수많은 다양한 실시 형태 또는 실시예를 제공한다. 본 발명의 설명을 간략하게 하기 위해 구성 요소 및 배치의 특정 예에 대해 아래에서 설명할 것이다. 물론, 그들은 단지 일례이지 한정하고자 하는 것은 아니다. 예를 들면, 후술하는 상세한 설명에서 제1 피처를 제2 피처 위에 또는 그 상에 형성한다는 것은 제1 피처와 제2 피처가 직접 접촉하게 형성되는 실시예를 포함하고, 또한 추가의 피처가 제1 피처와 제2 피처 사이에 형성되어 제1 피처와 제2 피처가 직접 접촉하지는 않도록 되는 실시예도 포함할 수 있다. 게다가, 본 명세서에서는 다양한 실시예에서 도면 부호 및/또는 문자를 반복 사용할 것이다. 이러한 반복은 간략화와 명료성을 위한 것이지, 본질적으로 다양한 실시예들 및/또는 논의하는 구성들 간의 관계를 지시하고자 하는 것은 아니다. 당업자라면 본 명세서에서 명시적으로 언급하진 않지만 본 발명의 원리를 구현하는 다양한 등가물을 창출할 수 있다는 점을 이해할 것이다.
본 발명의 하나 이상의 실시예들이 도움이 될 수 있는 디바이스의 일례는 이미지 센서를 갖는 반도체 디바이스이다. 예시적인 디바이스는 배면 조사(back-side illuminated : BSI)형 이미지 센서 디바이스를 포함한다. 이하의 설명은 본 발명의 다양한 실시예를 예시하기 위해 그러한 예시적인 디바이스를 갖고 계속될 것이다. 그러나, 청구 범위에 구체적으로 기재하고 있는 바를 제외하면, 본 발명은 특정 형태의 디바이스에 한정되지 않는다는 점을 이해할 것이다.
게다가, 본 명세서에서 개시하는 도면들은 단일 BSI 유닛을 도시하고 있지만, 그러한 BSI 유닛과 동일하거나 유사한 많은 수의 BSI 유닛이 하나의 웨이퍼 상에서 제조될 수 있다는 점을 이해할 것이다. 실제로, 아래에서 설명하는 프로세스 단계들은 웨이퍼 수준의 프로세스 단계들을 포함하는 것으로, 본 명세서의 실시예들이 단일 BSI에 대해 언급하고 있지만 동일한 프로세스 단계들이 전체 웨이퍼에 적용되어 그 웨이퍼 상에서 많은 수의 BSI를 생성할 수 있다는 점을 이해할 것이다.
하나의 예시적인 실시예에서, BSI 이미지 센서 디바이스는 전면 및 배면을 갖는 실리콘 기판을 포함한다. 전기 경로를 위해 전면에 다중 상호접속(multi-layer interconnect : MLI) 구조가 형성된다. MLI는 층간 절연(Inter Metal Dielectric : IMD)층에 의해 분리된 복수의 금속 피쳐를 포함한다. 캐리어 웨이퍼가 부동태층 위에 접합될 수 있고, 이 부동태층 자체는 전면 상의 MLI 구조 위에 형성된다.
본 예시적인 실시예에 대해 계속 설명하면, 실리콘 기판의 배면은 복사 감지(radiation-sensing) 영역, 차폐 영역, 및 본딩 영역을 포함한다. 복사 감지 영역은 가시광 또는 비(非)가시광을 감지하는 소자와 같은 복사 감지 소자를 포함한다. 몇몇 예시적인 실시예에서, 복사 감지 소자는 반도체 기판의 전면에 형성될 수 있다.
본딩 영역은 반도체 디바이스의 배면 상의 트렌치에 형성된 본딩 패드를 포함한다. 이 트렌치는 MLI의 금속 피쳐를 노출시키고, 본딩 패드는 그 금속 피쳐와 접촉하도록 형성된다. 본딩 와이어가 본딩 패드를 캐리어 웨이퍼 상에 형성된 전기 접점에 연결할 수 있다. 그러한 전기적 연결은 센서로부터 그 디바이스 외측의 다른 컴포넌트로의 전기적 연통을 제공할 수 있다.
예시적인 디바이스는 또한 차폐 영역에 형성된 금속 실드 구조를 구비한다. 본 실시예에서, 금속 실드는 본딩 영역과 복사 감지 영역 사이에서 실리콘 기판 위에 덮인 금속 부분을 포함한다. 금속 실드의 한가지 기능은 일부 광자가 복사 감지 영역에 충돌하는 것을 차단하여 광학적 누화를 감소 또는 제거하는 것이다.
몇몇 종래의 디바이스와 달리, 예시적인 실시예에서는 별도의 프로세스에서 형성된 금속 실드와 본딩 패드를 포함한다. 그러한 피쳐는 하나 이상의 이점을 제공할 수 있다. 예를 들면, 몇몇 실시예에서 본딩 패드의 두께가 금속 실드의 두께에 비해 증가될 수 있다. 금속 실드의 감소된 두께는 칼라 필터 프로세스 중에 스트라이프 결함을 감소시키는 데에 도움이 될 수 있다. 게다가, 본딩 패드의 증가된 두께는 박리 및 패키지 결함을 방지하는 데에 도움을 줄 수 있다. 그러나, 본 발명의 실시예들의 범위는 기타 실시예들에서 두께 관계가 반대로 될 수도 있다는 점에서 금속 실드보다 두꺼운 본딩 패드를 갖는 디바이스에 한정되진 않는다.
기타 실시예로는 전술한 예시적인 BSI 디바이스를 비롯하여 이미지 센서 디바이스를 제조하는 웨이퍼 수준의 방법을 포함할 수 있다. 예시적인 방법은 금속 실드를 형성하기 전에 본딩 패드를 형성하는 것을 포함한다. 예시적인 다른 방법은 본딩 패드를 형성하기 전에 금속 실드를 형성하는 것을 포함한다. 어느 실시예에서든 2가지의 별도의 마스크 프로세스를 이용하여 그러한 배면 금속 피쳐를 형성한다. 따라서, 본딩 패드와 실드를 형성하는 금속층에 대해 단일 두께를 갖기보다는, 다양한 실시예에서는 금속 실드 구조가 하나의 두께를 갖고 본딩 패드가 다른 하나의 두께를 갖도록 제조할 수 있다. 게다가, 다양한 실시예에는 금속 실드와 본딩 패드가 상이한 재료로 이루어진 디바이스도 포함될 수 있다.
추가적인 프로세스 단계들에는 본딩 와이어를 이용하여 본딩 패드를 캐리어 기판 상의 접점 패드에 전기적으로 연결하고, 칼라 필터를 형성하며, 칼라 필터 및 복사 센서 위에 마이크로 렌즈를 형성하는 것이 포함될 수 있다. 추가로, 몇몇 실시예는 나중에 패키징될 수 있는 개별 다이를 생성하도록 웨이퍼를 다이싱하는 것을 포함한다. 다양한 실시예에 대해서는 아래에서 보다 상세하게 설명할 것이다.
도 1을 참조하여, 본 발명의 다양한 양태에 따른 반도체 디바이스를 제조하는 방법(100)을 설명한다. 이 제조 방법(100)은 본딩 패드를 형성하기 전에 금속 실드를 형성하는 프로세스를 포함한다.
제조 방법(100)은 반도체 디바이스의 전면 및 배면 각각에 상응하는 전면 및 배면을 갖는 디바이스 기판을 제공하는 단계(102)로 시작한다. 제조 방법(100)은 예를 들면 전면 프로세스를 이용하여 디바이스 기판에 센서를 형성하는 단계(104)로 이어진다. 또한, 단계(104)에서, 금속 피쳐(MLI 내의 금속 피쳐 등) 및 부동태층을 디바이스 기판 상에 형성한다. 제조 방법(100)은 캐리어 기판을 제공하여 디바이스 기판의 전면에 접합하는 단계(106)로 이어진다. 제조 방법(100)은 디바이스 기판의 배면에 투명할 수 있는 제1 버퍼층을 형성하는 단계(108)로 이어진다.
제조 방법(100)은 증착 및 에칭을 포함한 제1 프로세스를 수행하여 제1 버퍼층 상에 실드 구조를 형성하는 단계(110)로 이어진다. 제1 프로세스는 제1 버퍼층에 금속층을 증착한 후에 이 금속층을 패터닝하여 실드 구조를 형성하는 것을 포함한다. 단계(112)에서, 제2 버퍼층이 실드 구조 위에 형성된다. 단계(114)에서 트렌치에 본딩 패드를 형성하기 위해 증착 및 에칭을 포함한 제2 프로세스로 이어진다. 단계(114)에서의 제2 프로세스는 다른 하나의 금속층을 증착한 후에 이 금속층을 패터닝하여 본딩 패드를 형성하는 것을 포함한다. 또한, 단계(114)에서 본딩 패드 구조를 위한 패터닝 프로세스 중에 제2 버퍼층이 실드 구조를 보호한다. 단계(116)에서, 부동태층을 제2 버퍼층, 본딩 패드 및 실드 구조 위에 형성한다. 또한, 단계(116)에서 에칭 프로세스에 의해 부동태층의 일부분을 제거하여 본딩 패드 및 복사 감지 영역을 노출시킨다.
도 2를 참조하여, 본 발명의 다양한 양태에 따른 반도체 디바이스를 제조하는 방법(200)을 설명한다. 이 제조 방법(200)은 금속 실드를 형성하기 전에 본딩 패드를 형성하는 프로세스를 포함한다.
단계(202 내지 208)는 도 1의 단계(102 내지 108)와 유사하다. 제조 방법(200)은 전면 및 배면을 갖는 디바이스 기판을 제공하는 단계(202)로 시작한다. 제조 방법(200)은 예를 들면 전면 프로세스를 이용하여 디바이스 기판에 센서를 형성하는 단계(204)로 이어진다. 또한, 단계(204)에서, 금속 피쳐(MLI 내의 금속 피쳐 등) 및 부동태층을 디바이스 기판 상에 형성한다. 단계(206)에서, 캐리어 기판을 제공하여 디바이스 기판의 전면에 접합한다. 단계(208)에서 투명할 수 있는 제1 버퍼층을 디바이스 기판의 배면에 형성한다.
단계(210)에서 제1 프로세스를 수행하여 배면 상에 본딩 패드를 형성한다. 예를 들면 단계(210)는 제1 버퍼층에 금속층을 증착한 후에 이 금속층을 패터닝하여 본딩 패드를 형성하는 것을 포함한다. 단계(212)에서, 제1 버퍼층 및 본딩 패드 위에 제2 버퍼층을 형성한다. 단계(214)에서 제2 프로세스를 수행하여 제2 버퍼층 위에 실드 구조를 형성한다. 단계(214)에서는 제2 금속층을 증착한 후에 패터닝하여 실드 구조를 형성한다. 제2 버퍼층은 제2 금속층을 패터닝히여 실드 구조를 형성하는 중에 본딩 패드 영역의 보호를 제공한다. 단계(216)에서, 부동태층을 제2 버퍼층, 본딩 패드 및 실드 구조 위에 형성한다. 또한, 단계(216)에서는 에칭 프로세스에 의해 부동태층의 일부분(몇몇 경우에는 제2 버퍼층의 일부분도 함께)을 제거하여 본딩 패드 및 복사 감지 영역을 노출시킨다.
추가적인 단계들이 제조 방법(100) 및/또는 제조 방법(200)의 전에, 그 중간에 및 그 후에 마련될 수 있고, 설명하는 단계들의 일부는 다른 실시예에서는 대체되거나 제거될 수도 있다. 이하의 설명에서는 도 1의 제조 방법(100)에 따라 제조될 수 있는 반도체 디바이스(도 3 내지 도 8)의 다양한 실시예와, 도 2의 제조 방법(200)에 따라 제조될 수 있는 반도체 디바이스의 다른 실시예들을 예시한다.
도 3 내지 도 8에서는 도 1의 제조 방법(100)에 따른 다양한 제조 단계에서 배면 조사형(BSI) 이미지 센서 디바이스(300)로서의 반도체 디바이스의 하나의 실시예를 나타내는 개략적 측단면도들을 도시하고 있다. 이미지 센서 디바이스(300)는 이미지 센서 디바이스(200)의 배면을 향해 안내된 복사(예를 들면, 빛)의 강도를 감지하고 기록하는 픽셀(센서)을 포함한다. 이미지 센서 디바이스(300)는 전하 결합 디바이스(charge-coupled device : CCD), 상보형 금속 산화물 반도체(CMOS) 이미지 센서(CIS), 능동 픽셀 센서(active-pixel sensor : APS), 또는 수동 픽셀 센서(passive-pixel sensor)를 포함할 수 있다. 이미지 센서 디바이스(300)는 또한 센서들을 위한 작동 환경을 제공하고 센서와의 외부적 통신을 지원하도록 센서에 인접하게 마련된 추가적인 회로(도시 생략) 및 입력/출력부(도시 생략)를 더 포함할 수 있다. 도 3 내지 도 14는 본 명세서에서의 본 발명의 개념을 보다 잘 이해하도록 간략화되어 있고 축적대로 도시되진 않을 수 있다는 점을 이해할 것이다.
도 3을 참조하면, BSI 이미지 센서 디바이스(300)는 디바이스 기판(310)을 포함한다. 이 디바이스 기판(310)은 전면(312) 및 배면(314)을 구비한다. 디바이스 기판(310)은 붕소와 같은 p형 도펀트가 도핑된 실리콘 기판일 수 있다(예를 들면, p형 기판). 대안적으로, 디바이스 기판(310)은 다른 적절한 반도체 재료일 수 있다. 예를 들면, 디바이스 기판(310)은 인 또는 비소와 같은 n형 도펀트가 도핑된 실리콘 기판일 수 있다(n형 기판). 디바이스 기판(310)은 게르마늄 및 다이아몬드와 같은 기타 원소 반도체를 포함하거나, 및/또는 화합물 반도체 및/또는 혼합물 반도체(alloy semiconductor)를 포함할 수 있다. 게다가, 디바이스 기판(310)은 에피텍시얼 층(또는 에피층, 도시 생략)을 포함할 수 있고, 성능 향상을 위해 변형(strain)될 수 있고, 또한 실리콘-온-인슐레이터(SOI, 도시 생략) 구조를 포함할 수도 있다.
디바이스 기판(310)은 본딩 영역(316), 실드 영역(317) 및 복사 감지 영역(318)을 포함한다. 도 3에서의 파선은 그 영역들 간의 대략적인 경계를 나타낸다. 복사 감지 영역(318)은 디바이스 기판(310)에서 복사 감지 디바이스가 형성되는 영역이다. 복사 감지 영역(318)은 예를 들면 센서(320)를 포함한다. 센서(320)는 디바이스 기판(310)의 배면(314)을 향해 투사되는 입사광(이하에서는 빛, 가시광 혹은 비가시광으로 칭함)과 같은 복사를 감지하도록 작동할 수 있다. 센서(320)는 본 실시예에서는 광다이오드를 포함한다. 다른 실시예에서, 센서(320)는 핀드 광다이오드(pinned photodiode), 포토게이트, 리셋 트랜지스터, 소스 팔로워 트랜지스터(source follower transistor), 및/또는 트랜스퍼 트랜지스터 등을 포함할 수 있다. 게다가, 몇몇 실시예에서는 복수의 센서를 포함할 수 있고, 이들 센서는 상이한 접합 깊이, 두께 등을 갖도록 서로 다를 수 있다. 간략화를 위해, 도 3에서는 단지 하나의 센서(320)만을 도시하고 있지만, 임의의 개수의 센서가 디바이스 기판(310)에 구현될 수 있다는 점을 이해할 것이다. 2개 이상의 센서가 구현되는 경우에, 복사 감지 영역은 인접한 센서들 간의 전기적 및 광학적 격리를 제공하도록 격리 구조를 포함할 수 있다.
실드 영역(317)은 후속 프로세스 단계에서 BSI 이미지 센서 디바이스(300)의 하나 이상의 실드 구조가 형성될 영역이다. 본딩 영역(316)은 후속 프로세스 단계에서 BSI 이미지 센서(300)의 하나 이상의 본딩 패드가 형성되어 BSI 이미지 센서 디바이스(300)와 외부 디바이스 간의 전기적 연결을 달성할 수 있게 하는 영역이다. 이들 영역(316, 317, 318)은 수직으로 디바이스 기판(310) 아래위로 연장한다.
도 3을 다시 참조하면, 층간 유전층(Inter Layer Dielectric : ILD)(322)이 BSI 이미지 센서 디바이스(300)의 전면(312) 위에 형성된다. ILD(322)는 임의의 적절한 유전 재료를 포함할 수 있다. 예를 들면, ILD(322)는 실리콘 산화물 또는 기타 유전 재료를 포함할 수 있다. ILD(322)는 화학 기상 증착(CVD), 고밀도 플라즈마 화학 기상 증착(HDPCVD), 플라즈마 강화 화학 기상 증착(PECVD), 원자층 증착(ALD), 물리 기상 증착(PVD), 이들의 조합 또는 기타 적절한 프로세스와 같은 프로세스에 의해 형성될 수 있다.
상호 접속 구조가 디바이스 기판(310)의 전면 위에 형성된다. 이 상호 접속 구조는 이미지 센서 디바이스(300)의 다양한 도핑 피쳐, 회로, 및/또는 입력/출력부 간의 상호 접속을 제공하는 패터닝된 유전층(332, 334) 및 전도층(342)을 포함한다. 본 실시예에서, 상호 접속 구조는 층간 유전층(ILD)(332) 및 금속간 유전층(IMD)(334)을 포함한다. ILD층(332) 및 IMD층(334)은 적절한 유전 재료를 포함할 수 있다. 예를 들면, 본 실시예에서, ILD층(332) 및 IMD층(334)은, 열 실리콘 산화물보다 낮은 유전 상수를 갖는 저유전 상수(low-k) 재료를 포함하지만, 더 높은 유전 상수를 갖는 기타 유전 재료도 역시 이용될 수 있다. 유전 재료는 CVD, HDPCVD, PECVD, 이들의 조합 또는 기타 적절한 프로세스에 의해 형성될 수 있다.
IMD층(334)은 접점(도시 생략), 비아(도시 생략) 및 금속 피쳐 342를 포함한다. 예시를 위해 단지 하나의 IMD층과 단지 하나의 상호 접속 금속 피쳐만을 도 3에 도시하고 있지만, 임의의 개수(n개)의 IMD층과 상호 접속 피쳐들이 구현될 수 있고, 도시한 바와 같은 IMD 층은 단지 예를 들자는 것으로 금속 피쳐 및 비아/접점의 실제 위치 및 구성은 설계 요건에 따라 달라질 수 있다는 점을 이해할 것이다.
상호 접속 구조의 접점, 비아, 및 금속 피쳐(342)와 같은 전도성 피쳐는 알루미늄 상호 접속으로서 지칭되는 알루미늄, 알루미늄/규소/구리 합금, 티타늄, 티타늄 질화물, 텅스텐, 폴리실리콘, 금속 실리사이드, 또는 이들의 조합과 같은 전도성 재료를 포함할 수 있다. 알루미늄 상호 접속은 CVD, HDPCVD, PECVD, ALD, PVD, 이들의 조합 또는 기타 적절한 프로세스를 비롯한 프로세스에 의해 형성될 수 있다. 알루미늄 상호 접속을 형성하기 위한 기타 제조 기법은 수직 접속(예를 들면, 비아/접점) 및 수평 접속(예를 들면, 금속 피쳐)을 위해 전도성 재료를 패터닝하도록 포토리소그래피 프로세싱 및 에칭을 포함할 수 있다. 대안적으로, 구리 다층 상호 접속이 금속 패턴을 형성하는 데에 이용될 수도 있다. 구리 상호 접속 구조는 구리, 구리 합금, 티타늄, 티타늄 질화물, 탄탈, 탄탈 질화물, 텅스텐, 폴리실리콘, 금속 실리사이드, 또는 이들의 조합을 포함할 수 있다. 구리 상호 접속은 CVD, 스퍼터링, 도금, 또는 기타 적절한 프로세스에 의해 형성될 수 있다.
도 3을 여전히 참조하면, 본 실시예에서 부동태층(350)이 상호 접속 구조 위에 형성된다. 상호 접속 구조에 2개 이상의 층이 포함된 경우, 부동태층(350)은 최전방 층 위에 형성될 수 있다. 부동태층(350)은 임의의 적절한 유전 재료를 포함할 수 있다. 본 실시예에서, 부동태층(350)은 실리콘 산화물 또는 실리콘 질화물을 포함한다. 부동태층(350)은 CVD, HDPCVD, PECVD, 이들의 조합 또는 기타 적절한 프로세스에 의해 형성될 수 있다. 부동태층(350)은 매끈한 표면을 형성하도록 화학기계적 폴리싱(CMP) 프로세스에 의해 평탄화될 수 있다.
도 4를 참조하면, 캐리어 기판(360)이 부동태층(350)을 통해 디바이스 기판(310)에 접합되어, 디바이스 기판(310)의 배면(314)의 처리를 수행할 수 있도록 된다. 본 실시예에서의 캐리어 기판(360)은 디바이스 기판(310)과 유사한 것으로 실리콘 재료를 포함할 수 있다. 대안적으로, 캐리어 기판(360)은 유리 기판 또는 다른 적절한 기판 재료를 포함할 수 있다. 캐리어 기판(360)은 분자력(직접 접합 또는 광학적 융합 접합으로서 알려진 기법)에 의해 디바이스 기판(310)에 접합되거나, 재료 확산 또는 양극 접합(anodic bonding)과 같은 당업계에 공지된 기타 접합 기법에 의해 디바이스 기판(310)에 접합될 수 있다.
도 4를 여전히 참조하면, 부동태층(350)은 디바이스 기판(310)과 캐리어 기판(360) 간의 전기적 격리를 제공한다. 캐리어 기판(360)은 센서(320)와 같이 디바이스 기판(310)의 전면(312) 상에 형성된 다양한 피쳐를 보호한다. 캐리어 기판(360)은 또한 디바이스 기판(310)의 배면(314)의 처리를 위한 기계적 강도 및 지지를 제공한다.
접합 후에, 디바이스 기판(310)과 캐리어 기판(360)은 선택적으로는 접합 강도를 향상시키도록 어닐링될 수 있다. 배면(314)에서 디바이스 기판(310)이 얇아지도록 씨닝 프로세스(thinning process)가 수행될 수 있다. 씨닝 프로세스는 기계적 연삭 프로세스 및 화학적 씨닝 프로세스를 포함할 수 있다. 먼저, 기계적 연삭 프로세스 중에 디바이스 기판(310)으로부터 기판 재료의 상당한 양이 제거될 수 있다. 그 후에, 화학적 씨닝 프로세스는 디바이스 기판(310)의 배면(314)에 에칭성 화학물질을 적용하여 디바이스 기판(310)을 두께(362)로 더 얇게 만들 수 있다. 디바이스 기판(310)의 두께(362)는 약 1 미크론 내지 약 6 미크론 범위일 수 있다. 본 실시예에서, 두께(262)는 약 2 미크론이지만, 임의의 적절한 두께가 몇몇 실시예에서 이용될 수도 있다. 또한, 본 명세서에서 개시하는 특정 두께는 단지 예로서 기능하는 것으로, 이미지 센서 디바이스(200)의 용례 및 설계 요건의 종류에 따라 다른 두께가 구현될 수 있다는 점을 이해할 것이다. 반사방지 코팅층(antireflective coating : ARC)(363)이 디바이스 기판(310)의 배면(314) 위에 형성된다.
도 5를 참조하면, 버퍼층(364)이 디바이스 기판(310)의 배면(314) 위에 형성된다. 버퍼층(364)은 몇몇 실시예에서는 투명할 수 있다. 버퍼층(364)은 임의의 적절한 유전 재료를 포함할 수 있다. 본 실시예에서, 버퍼층(364)은 CVD와 같은 적절한 프로세스에 의해 형성될 수 있다. 버퍼층(364)은 임의의 적절한 두께를 가질 수 있다.
도 5의 프로세스는 실드 구조(376)를 형성하는 것을 이어진다. 실드 구조(376)는 알루미늄, 구리, 알루미늄-구리, 티타늄, 탄탈, 티타늄 질화물, 탄탈 질화물, 텅스텐 또는 이들의 합금과 같은 금속 재료를 포함하며, PVD, CVD 또는 이들의 조합과 같은 당업계에서의 적절한 기법이나 기타 적절한 기법을 이용하여 형성된다. 실드 구조(376)의 재료는 공지의 기법에 따라 패터닝되어, 도시한 바와 같은 폭 및 배치를 제공한다. 실드 구조(376)의 두께는 약 500 옹스트롱 내지 약 10000 옹스트롱 범위일 수 있지만, 기타 실시예에서는 실드 구조(376)에 대해 상이한 두께를 이용할 수 있다.
도 6을 살펴보면, 포토리소그래피 프로세스 및 에칭 프로세스가 본딩 영역(316)에서 수행되어, 실리콘 기판(310), ARC층(363), 및 버퍼층(364)의 일부분을 제거할 수 있다. 포토리소그래피 프로세스는 ARC층(363) 상에 포토레지스트층을 형성하고, 다양한 마스킹, 노출, 베이킹 및 세정 프로세스를 수행하여 패터닝된 포토레지스트 마스크(도시 생략)를 생성하는 것을 포함한다. 패터닝된 포토레지스트 마스크는 ARC층 및 디바이스 기판(310)으로부터 재료를 제거하기 위한 다른 에칭 프로세스에서 ARC층의 일부 및 그 아래의 디바이스 기판(310)을 보호한다. 포토레지스트 마스크는 재료의 제거 후에 벗겨진다는 점을 이해할 것이다. 에칭 프로세스는 건식 에칭 또는 습식 에칭 프로세스와 같이 당업계에 공지된 임의의 에칭 프로세스를 포함할 수 있다.
또한, 도 6을 참조하면, 버퍼층(382)이 배면(314) 위에 형성될 수 있다. 이 예에서, 버퍼층(382)은 또한 버퍼층(364) 위에 형성되고, 실드 영역(317) 내의 실드 구조(376)를 덮을 수 있다. 또한, 본 예에서 버퍼층(382)은 투명할 수 있다. 버퍼층(382)은 임의의 적절한 유전 재료를 포함할 수 있다. 버퍼층(382)은 CVD 또는 기타 적절한 기법과 같은 프로세스에 의해 형성될 수 있다.
도 7을 살펴보면, 추가적인 포토리소그래피 및 에칭 프로세스를 수행하여 본딩 영역(316)에 폭(A)을 갖는 트렌치(370)를 생성한다. 트렌치(370)는 버퍼층(382), 격리층(322), 및 ILD층(332)을 관통하여, 금속 피쳐(342)의 일부분을 노출시킨다. 트렌치(370)는 건식 에칭 또는 습식 에칭 프로세스와 같이 당업계에 공지된 에칭 프로세스에 의해 형성될 수 있다. 본 실시예에서, 트렌치(370)가 건식 에칭 프로세스에 의해 형성되어 약 5 미크론 내지 약 100 미크론의 범위의 폭(A)을 갖는다. 트렌치(370)의 깊이는 상호 접속 구조의 금속 피쳐의 총 개수에 좌우되는 것으로, 단일 금속 피쳐보다 많은 수의 금속 피쳐를 갖는 몇몇 실시예에서는 달라질 수도 있다는 점을 이해할 것이다.
도 8을 살펴보면, 다른 하나의 금속층이 형성되고 패터닝되어, 본딩 패드(374)를 생성한다. 이 본딩 패드(374)는 두께(B)를 갖고, 이 두께(B)는 약 1000 옹스트롱에서부터 약 12000 옹스트롱을 초과하는 범위일 수 있다. 본 실시예에서, 본딩 패드(374)의 두께(B)와 실드 구조(376)의 두께는 전혀 다르다. 구체적으로, 본딩 패드(374)의 두께(B)가 실드 구조(376)의 두께보다 크다. 실드 구조(376)와 마찬가지로, 본딩 패드(374)는 알루미늄, 구리, 알루미늄-구리, 티타늄, 탄탈, 티타늄 질화물, 탄탈 질화물, 텅스텐 또는 이들의 합금과 같은 금속 재료를 포함하며, PVD와 같은 당업계에서의 적절한 기법이나 기타 적절한 기법을 이용하여 형성될 수 있다. 그러나, 몇몇 실시예에서 본딩 패드(374)와 실드 구조(376)는 이들이 상이한 두 프로세스를 이용하여 형성된다는 점에서 상이한 재료로 이루어질 수 있다.
도 8에 도시한 바와 같이, 본딩 패드(374)는 트렌치(370) 내의 금속 피쳐(342)와 접촉하게 된다. 따라서, 이미지 센서 디바이스(300)와 이 이미지 센서 디바이스(300) 외부의 디바이스와의 전기적 연결이 본딩 패드(374)를 통해 이루어질 수 있다. 간략화를 위해, 단지 하나의 금속 피쳐(342)만을 도시하고 있지만, 임의의 개수(n개)의 금속 피쳐가 상호 접속 구조에 구현될 수 있다는 점을 이해할 것이다. 또한, 본딩 패드(374)와 트렌치(370)가 MLI 구조를 갖는 실시예에서 최전방 금속 피쳐까지 연장할 수 있다는 점을 이해할 것이다.
부동태층(384)이 버퍼층(382) 위에 형성되어 본딩 패드(374)도 역시 덮는다. 부동태층(384)은 임의의 적절한 유전 재료를 포함할 수 있다. 본 실시예에서, 부동태층(384)은 실리콘 산화물 또는 실리콘 질화물을 포함한다. 부동태층(384)은 CVD 또는 기타 적절한 기법과 같은 프로세스에 의해 형성될 수 있다. 그 후에, 습식 에칭 또는 건식 에칭 프로세스를 비롯한 당업계에 공지된 적절한 포토리소그래피 및 에칭 프로세스를 이용하여 본딩 영역(316) 내의 부동태층(384)의 일부분을 제거하여 본딩 패드(374)의 상부를 노출시킨다.
도시하진 않았지만, 추가적인 처리를 수행하여 이미지 센서 디바이스(300)의 제조를 완료할 수 있다. 예를 들면, 칼라 필터(도시 생략)가 복사 감지 영역(318)에 형성될 수 있다. 칼라 필터는 빛이 그 필터로 보내져 통과하도록 배치될 수 있다. 칼라 필터는 칼라 스펙트럼(예를 들면, 적색, 녹색, 및 청색)에 상응하는 빛의 특정 파장 대역을 필터링하는 염료계(또는 안료계) 폴리머 또는 수지를 포함할 수 있다. 그 후에, 마이크로 렌즈(역시 도시 생략)가 센서(320)와 같은 디바이스 기판(310)의 특정 복사 감지 영역을 향해 빛을 안내하고 집속하도록 칼라 필터 위에 형성될 수 있다. 마이크로 렌즈는 마이크로 렌즈에 이용되는 재료의 굴절률 및 센서 표면으로부터의 거리에 따라 다양한 배치로 배치될 수 있고 다양한 형상을 가질 수 있다. 또한, 디바이스 기판(310)이 칼라 필터 또는 마이크로 렌즈의 형성 전에 선택적인 레이저 어닐링 프로세스를 거칠 수도 있다는 점을 이해할 것이다.
전술한 바와 같이, 다른 실시예에서는 본딩 패드를 먼저 형성하고 나서 실드 구조를 형성한다. 도 9 내지 도 14에서는 이미지 센서 디바이스(300)(도 2 내지 도 8)와 유사한 이미지 센서 디바이스(900)에 대한 그러한 예시적인 실시예를 도시하고 있다. 이하의 실시예에서, 유사한 재료가 이용될 수 있고 이 재료를 형성하고 패터닝하는 데에 유사한 프로세스가 이용될 수 있다는 점을 이해할 것이다. 따라서, 앞서 상세하게 설명된 프로세스에 대해서는 아래의 예에서는 그 설명을 반복하지 않을 수도 있다.
도 9에서의 트렌치(970)는 도 7에 대해 전술한 바와 유사한 프로세스를 이용하여 형성된다. 게다가, 폭(A)은 도 7의 폭(A)과 동일하거나 유사할 수 있다.
도 10에서, 금속층을 증착하고 패터닝하여 도 8에 대해 전술한 바에 상응하는 두께를 갖는 본딩 패드(374)를 형성한다.
도 11에서는 산화물이 다시 증착되어 버퍼층(364)의 두께를 증가시킨다. 도 11에서, 버퍼층(364)은 본딩 패드(374)를 덮는다.
도 12에서, 금속층(995)이 버퍼층(364) 상에 형성된다. 금속층(995)은 실드 구조(376)에 대해 전술한 재료와 동일하거나 유사할 수 있다. 도 13에서는 금속층(995)을 패터닝하여 도 5에 대해 전술한 바에 상응하는 두께를 갖는 실드 구조(376)를 형성한다.
도 14에서, 부동태층(384)이 실드 구조(376) 및 버퍼층(364) 위에 증착된다. 그 후에, 버퍼층(364) 및 부동태층(384)이 패터닝되어 본딩 패드(374)의 상부를 노출시킨다. 역시, 추가적인 처리 단계에는 칼라 필터 처리, 마이크로 렌즈 적용, 다이싱 등이 포함할 수 있다.
다양한 실시예들은 다른 종래의 기법에 비해 하나 이상의 이점을 포함할 수 있다. 예를 들면, 본 발명의 몇몇 실시예는 별도의 프로세스에서 실드 구조와 본딩 패드를 형성하여, 본딩 패드 및 실드 구조 각각에 대해 상이한 두께 및/또는 재료가 이용될 수 있게 한다. 예를 들면, 몇몇 실시예에서는 상대적으로 얇은 실드 구조를 형성할 수 있어 스트라이프 결함을 감소 또는 제거하는 동시에, 상대적으로 두꺼운 본딩 패드에 대해 박리를 감소 또는 제거할 수 있다.
전술한 상세한 설명은 본 발명의 상이한 특징들을 실시하기 위한 수많은 다양한 실시 형태 또는 실시예를 제공한다. 본 발명의 설명을 간략하게 하기 위해 구성 요소 및 배치의 특정 예에 대해 위에서 설명하였다. 물론, 그들은 단지 일례이지 한정하고자 하는 것은 아니다. 따라서, 본 명세서에서 개시하는 구성 요소들은 본 발명의 범위로부터 벗어나지 않고 본 명세서에서 제시한 예시적인 실시예들과는 다른 방식으로 배치되거나, 조합되거나, 구성될 수도 있다.
앞서 당업자들이 본 발명의 양태를 보다 잘 이해할 수 있도록 다수의 실시예들의 개략적인 특징을 설명하였다. 당업자라면 본 명세서에 개시한 실시예들과 동일한 목적을 수행하거나, 및/또는 동일한 이점을 달성하기 위해 기타 프로세스 및 구조를 설계 또는 수정하기 위한 기초로서 본 명세서의 개시를 용이하게 이용할 수 있다는 점을 이해할 것이다. 또한, 당업자라면, 그러한 등가의 구성이 본 발명의 사상 및 범위로부터 벗어나지 않으며, 또한 다양한 수정, 치환 및 변경이 본 발명의 사상 및 범위로부터 벗어나지 않고 이루어질 수 있다는 점을 이해할 것이다.
300, 900 : BSI 이미지 센서 디바이스
310 : 디바이스 기판
312 : 전면
314 : 배면
316 : 본딩 영역
317 : 실드 영역
318 : 복사 감지 영역
320 : 센서
322 : 층간 유전층
332 : 층간 유전층
334 : 금속간 유전층
342 : 전도층
350 : 부동태층
360 : 캐리어 기판
364 : 버퍼층
370 : 트렌치
374 : 본딩 패드
376 : 실드 구조
382 : 버퍼층
384 : 부동태층

Claims (13)

  1. 반도체 디바이스로서,
    반도체 디바이스의 전면 및 배면에 상응하는 전면 및 배면을 갖는 디바이스 기판;
    상기 디바이스 기판의 전면 상에 형성된 유전층;
    상기 디바이스 기판의 전면 상의 상기 유전층 상에 형성된 금속 피쳐;
    상기 반도체 디바이스의 배면 상에 형성되고 상기 유전층을 관통하며 상기 금속 피쳐의 일부를 노출시키는 트렌치로서, 상기 디바이스 기판을 관통하지 않는 상기 트렌치;
    상기 반도체 디바이스의 배면에 배치된 상기 트렌치 내에 상기 금속 피쳐와 전기적으로 연통하도록 형성된 본딩 패드; 및
    상기 디바이스 기판의 배면 상에 배치된 실드 구조
    를 포함하며, 상기 실드 구조와 본딩 패드는 서로 상이한 두께를 갖는 것인 반도체 디바이스.
  2. 제1항에 있어서, 상기 디바이스 기판에 배치된 복사 감지(radiation-sensing) 영역으로서, 이 복사 감지 영역은 상기 디바이스 기판의 배면쪽에서 복사 감지 영역을 향해 투사되는 복사를 감지하도록 동작할 수 있는 것인 복사 감지 영역;
    상기 반도체 디바이스의 전면 상에 배치된 제1 부동태층(passivation layer);
    상기 제1 부동태층에 접합된 캐리어 기판;
    상기 디바이스 기판의 배면 상에 배치된 제1 버퍼층; 및
    상기 디바이스 기판의 배면 상에 배치된 제2 부동태층
    을 더 포함하는 것인 반도체 디바이스.
  3. 제2항에 있어서, 상기 디바이스 기판의 배면 상에 배치된 제2 버퍼층을 더 포함하며, 이 제2 버퍼층은 상기 제1 버퍼층과 상기 제2 부동태층 사이에 개재되는 것인 반도체 디바이스.
  4. 제1항에 있어서, 상기 본딩 패드는 상기 실드 구조보다 두꺼운 것인 반도체 디바이스.
  5. 반도체 디바이스로서,
    본딩 영역과 비(非)본딩 영역을 구비하는 한편, 반도체 디바이스의 전면 및 배면에 상응하는 전면 및 배면을 갖는 기판;
    상기 기판의 전면 상에 형성된 유전층;
    상기 기판의 전면 상의 상기 유전층 상에 배치된 금속 피쳐;
    상기 반도체 디바이스의 배면 상에 형성되고 상기 유전층을 관통하며 상기 금속 피쳐의 일부를 노출시키는 트렌치로서, 상기 기판을 관통하지 않는 상기 트렌치;
    상기 본딩 영역에서 상기 반도체 디바이스의 배면 상의 상기 트렌치 내에 배치되는 한편, 상기 금속 피쳐와 전기적으로 연통하고 제1 두께를 갖는 제1 전도성 재료; 및
    상기 기판의 배면 상에서 상기 비본딩 영역에 배치되는 한편, 상기 제1 두께와는 다른 제2 두께를 갖는 제2 전도성 재료
    를 포함하는 반도체 디바이스.
  6. 제5항에 있어서, 상기 반도체 디바이스는 배면 조사(back-side illuminated)형 이미지 센서 디바이스를 포함하는 것인 반도체 디바이스.
  7. 제5항에 있어서, 상기 기판의 전면 상에 배치된 부동태층을 더 포함하며, 이 부동태층은 실리콘 산화물과 실리콘 질화물로 이루어진 군으로부터 선택된 재료를 포함하는 것인 반도체 디바이스.
  8. 제5항에 있어서, 상기 비본딩 영역 내에 존재하고 적어도 하나의 이미지 센서를 갖는 복사 감지 영역을 더 포함하는 것인 반도체 디바이스.
  9. 반도체 디바이스를 제조하는 방법으로서,
    반도체 디바이스의 전면 및 배면에 상응하는 전면 및 배면을 갖는 디바이스 기판을 제공하는 단계;
    상기 디바이스 기판의 전면 상에 유전층을 형성하는 단계;
    상기 디바이스 기판의 전면 상의 상기 유전층 상에 금속 피쳐를 형성하는 단계;
    상기 반도체 디바이스의 배면 상에, 상기 유전층을 관통하고 상기 금속 피쳐의 일부를 노출시키며 상기 디바이스 기판을 관통하지 않는 트렌치를 형성하는 단계;
    상기 트렌치에, 상기 금속 피쳐와 전기적으로 연통하게 본딩 패드를 형성하는 단계; 및
    상기 디바이스 기판의 배면 상에, 상기 본딩 패드의 금속층의 두께보다 작은 두께를 갖는 금속 실드를 형성하는 단계
    를 포함하는 반도체 디바이스 제조 방법.
  10. 제9항에 있어서, 상기 트렌치를 형성하는 단계 전에,
    상기 디바이스 기판의 전면 상에 제1 부동태층을 형성하는 단계; 및
    상기 디바이스 기판의 배면 상에 버퍼층을 형성하는 단계
    를 더 포함하며, 상기 금속 실드가 상기 버퍼층 위에 형성되는 것인 반도체 디바이스 제조 방법.
  11. 제10항에 있어서, 상기 버퍼층을 형성하는 단계 전에, 상기 제1 부동태층에 캐리어 기판을 접합하는 단계를 더 포함하는 것인 반도체 디바이스 제조 방법.
  12. 제10항에 있어서, 상기 디바이스 기판의 배면 상에, 상기 본딩 패드 및 금속 실드를 덮는 제2 부동태층을 형성하는 단계; 및
    상기 본딩 패드를 노출시키도록 상기 제2 부동태층을 에칭하는 단계
    를 더 포함하는 것인 반도체 디바이스 제조 방법.
  13. 제9항에 있어서, 상기 금속 피쳐를 형성하는 단계 전에,
    상기 디바이스 기판의 전면 상에, 상기 반도체 디바이스의 배면을 향해 투사된 복사를 감지하도록 동작할 수 있는 센서를 형성하는 단계를 더 포함하는 것인 반도체 디바이스 제조 방법.
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