KR102300877B1 - Bsi 이미지 센서에서 자기 정렬된 그리드들을 형성하는 방법 - Google Patents

Bsi 이미지 센서에서 자기 정렬된 그리드들을 형성하는 방법 Download PDF

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Abstract

BSI 이미지 센서에서의 자기-정렬된 그리드들을 제작하는 방법이 제공된다. 본 방법은, 복수의 포토다이오드들이 내부에 형성된 기판의 후면 위에 제1 유전체층을 성막하는 단계, 트렌치들의 그리드를 형성하는 단계, 및 트렌치 아이솔레이션 그리드를 형성하기 위하여 상기 트렌치들을 유전체 재료로 충전하는 단계를 포함한다. 여기서, 트렌치는 상기 제1 유전체층을 통과하여 상기 기판으로 연장한다. 본 방법은 또한, 상기 트렌치 아이솔레이션 그리드를 덮는 리세스들을 형성하기 위하여 제1 유전체층의 상면 아래에 있는 레벨까지 상기 트렌치들에서의 유전체 재료를 에칭 백하는 단계, 및 상기 트렌치 아이솔레이션 그리드와 정렬된 금속성 그리드를 형성하기 위하여 상기 리세스들을 금속성 재료로 충전하는 단계를 포함한다.

Description

BSI 이미지 센서에서 자기 정렬된 그리드들을 형성하는 방법 {METHOD OF FORMING SELF ALIGNED GRIDS IN BSI IMAGE SENSOR}
관련 출원에의 참조
본 출원은, 2018년 10월 31일 출원된 미국 가출원 번호 62/753,323에 대한 우선권을 주장하고, 그 내용이 그 전체로 참조로서 사용되었다.
배경
디지털 카메라 및 다른 광학 이미징 디바이스들은 이미지 센서를 채용한다. 이미지 센서는 광학 이미지를, 디지털 이미지로서 표현될 수 있는 디지털 데이터로 변환시킨다. 이미지 센서는 화소 센서들과 지원 논리의 어레이를 포함한다. 이 어레이의 화소 센서는 입사광을 측정하기 위한 단위 디바이스이고, 지원 논리는 이 측정의 판독을 용이하게 한다. 광학 이미징 디바이스에서 통상적으로 사용되는 이미지 센서의 일 형태는 이면 조사형(back side illumination, BSI) 이미지 센서이다. BSI 이미지 센서 제조는, 저비용, 소형, 및 고 집적화를 위하여 종래의 반도체 프로세스에 통합될 수 있다. 또한, BSI 이미지 센서는, 저동작 전압, 저전력 소비, 고 양자 효율, 저 판독 노이즈를 갖고, 랜덤 액세스를 허용한다.
본 개시의 태양은, 첨부된 도면을 참조하여 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업 표준 관행에 따라, 다양한 피쳐들은 일정한 비례로 도시되지 않는다는 것이 주목된다. 실상, 다양한 피쳐들의 치수는 논의의 명확성을 위하여 임의의 증가되거나 감소될 수 있다.
도 1a ~ 1b는 일부 실시예들에 따른 BSI 화소 센서들에 대한 반도체 구조들의 단면도이다.
도 2는 일부 실시예들에 따른 BSI 이미지 센서 패키지에 대한 반도체 구조의 단면도이다.
도 3는, 일부 실시예들에 따른, 도 1a ~ 1b에서의 BSI 화소 센서들에 대한 반도체 구조의 일부의 단면도이다.
도 4는 일부 실시예들에 따른, 도 3의 부분적인 반도체 구조에서의 일부 치수들의 범위들을 도시한다.
도 5a ~ 5f는, 일부 실시예들에 따른, 도 3의 부분적인 반도체 구조를 제조하는 방법에 사용된 프로세스를 도시하는 중간 디바이스 구조들의 단면도이다.
도 6은, 일부 실시예들에 따른, 도 3의 부분적인 반도체 구조를 제조하는 방법에 사용된 프로세스를 도시하는 흐름도이다.
도 7a ~ 7j는, 일부 실시예들에 따라 자기-정렬된 금속성 그리드들을 제조하는 프로세스가 부가적인 단계들과 조합되는 경우, BSI 이미지 센서를 제조하기 위한 일부 예시적인 단계들을 도시하는 중간 디바이스 구조들의 단면도이다.
다음의 개시는, 제공된 서브제트 매터의 상이한 피쳐들을 구현하기 위한 많은 상이한 실시예들 또는 예들을 제공한다. 구성요소들 및 장치들의 특정 예들은 본 개시를 단순화하기 위하여 이하에 설명되었다. 물론, 이들은 단지 예들이며, 제한하고자 함이 아니다. 예컨대, 다음의 설명에서 제2 피쳐 위의 또는 그 상의 제1 피쳐의 형성은, 제1 및 제2 피쳐들이 집적 접촉하여 형성되는 실시예들을 포함할 수도 있고, 또한 제1 피쳐와 제2 피쳐 사이에 부가적인 피쳐들이 형성될 수도 있어, 제1 피쳐 및 제2 피쳐가 집적 접촉하지 않을 수도 있는 실시예들을 포함할 수도 있다. 또한, 본 개시는 다양한 예들에서 도면 부호들 및/또는 문자들을 반복할 수도 있다. 이 반복은 단순성 및 명료성을 위한 것이지, 그 자체로 논의된 다양한 실시예들 및/또는 구성들 간의 관계를 설명하지는 않는다.
또한, "아래", "밑에", "더 낮은", "위에", "상부의" 등과 같은 공간적으로 관련된 용어들이, 도면에서 도시된 바와 같이 하나의 요소 또는 피쳐의 다른 요소(들) 또는 피쳐(들)에 대한 관계를 설명하기 위하여 설명의 용이성을 위하여 여기서 사용될 수도 있다. 공간적으로 관련된 용어들은, 도면에 설명된 방향 외에, 사용 또는 동작 중의 디바이스의 상이한 방향들을 망라하고자 의도된다. 그렇지 않으면, 본 장치는 지향될 수도 있고(90도 또는 다른 방향들로 회전), 이에 따라 여기서 사용된 공간적으로 관련된 설명자들은 마찬가지로 해석될 수도 있다.
이면 조사형(BSI) 이미지 센서는 화소 센서들의 어레이를 포함한다. BSI 이미지 센서를 위한 일부 반도체 구조들은, 반도체 기판, 및 이 반도체 기판 내에 배열된 화소 센서들에 대응하는 포토다이오드들을 갖는 집적 회로를 포함한다. 집적 회로의 백-엔드-오브-라인(back-end-of-line, BEOL) 금속화 스택은 반도체 기판의 제1 전측(front side)을 따라 반도체 기판의 밑에 있다. 반도체 기판의 컬러 필터들 및 마이크로 렌즈들은, 화소 센서들에 대응하고, 반도체 기판의 제2 후측 상의 대응하는 화소 센서들의 포토다이오들 위에 그 순서로 스택된다.
BSI 이미지 센서가 반도체 기판에서의 트렌치 아이솔레이션 그리드, 및 이 트렌치 아이솔레이션 그리드를 덮는 금속 그리드를 포함하는 경우, 이웃하는 화소 센서들 간의 광학 아이솔레이션이 향상될 수 있다. 트렌치 아이솔레이션 그리드는, 포토다이오드들 주위에 그리고 포토다이오드들 사이에 반도체 기판에 배열된 딥 트렌치 아이솔레이션(deep trench isolation, DTI) 영역들을 충전시킴으로써 구현될 수 있다. 금속 그리드는, 반도체 기판을 덮는 층에서 구현될 수 있고, 트렌치 아이솔레이션 그리드와 정렬되어 제조될 수 있다.
반도체 기판을 덮는 산화물의 층 위에 금속 그리드가 건식 에칭 공정으로 제조될 때, 이 건식 에칭 공정은 반도체 기판에서 실리콘 손상을 야기할 수 있다. 또한, 금속 그리드가 제조되기 전에, 반도체 기판을 덮는 산화물의 층을 얇게 하기(thinning down) 위한 임의의 건식 에칭 공정 또한 실리콘 손상을 야기할 수 있다. 실리콘 손상 문제점 외에, 산화물의 층을 덮도록 제조된 금속 그리드가 반도체 기판에서의 트렌치 아이솔레이션 그리드와 정렬되지 않을 수도 있다는 문제점이 또한 존재한다. 상기의 관점에서, 본 개시는, 금속 그리드가 트렌치 아이솔레이션 그리드와 자기-정렬(self-aligned)되고, 금속 그리드의 제조가 실리콘을 손상시키는 건식 에칭 공정들을 수반하지 않는, BSI 이미지 센서를 제조하는 방법에 관한 것이다.
도 1a 및 도 1b 각각은, 일부 실시예들에 따른 BSI 화소 센서들에 대한 반도체 구조의 단면도이다. 도 1a 및 도 1b에서, 화소 센서들(102)는 통상적으로 BSI 이미지 센서의 화소 센서 어레이 내에 배열된다. 반도체 구조는, 화소 센서들(102)에 대응하는 포토다이오드들(106)이 그 내에 배열된 반도체 기판(104)을 포함한다. 포토다이오드들(106)은, 반도체 기판(104) 내에 행들 및/또는 열들로 배열되고, 반도체 기판(104)의 후면으로부터 포토다이오드들(106) 상에 입사하는 광자들로부터 전하(예컨대, 전자들)를 축적하도록 구성된다. 반도체 기판(104)은, 예컨대, 벌크 실리콘 기판, 또는 실리콘-온-인슐레이터(SOI) 기판과 같은 벌크 반도체 기판일 수도 있다.
도 1a 및 도 1b에서, 딥 트렌치 아이솔레이션(deep trench isolation; DTI) 영역은, 서로 인접하는 개별 직사각형 또는 정사각형과 같은, 그리드 세그먼트들로 이루어진 트렌치 아이솔레이션 그리드(110g)를 정의한다. 또한, DTI 영역은, 기판(104)의 상부 표면과 대략 평평한 레벨로부터 반도체 기판(104)으로 연장한다. 트렌치 아이솔레이션 그리드(110g)는, 이웃하는 포토다이오드들(106) 사이에 광학 아이솔레이션을 제공하기 위하여, 포토다이오드들(106) 주위에 그리고 이들 사이에 측방향으로 배열된다. 일부 실시예들에서, 트렌치 아이솔레이션 그리드를 형성하기 위한 유전체 재료는, 실리콘 산화물(예컨대, SiO2) 또는 하프늄 산화물(예컨대, HfO2)과 같은 산화물 재료일 수 있다. 일부 실시예들에서, 트렌치 아이솔레이션 그리드를 형성하기 위한 유전체 재료는, 기판(104)의 굴절률보다 작은 굴절률을 갖는 재료일 수 있다.
도 1a 및 도 1b에서, 트렌치 아이솔레이션 그리드(110g) 위에 금속성 그리드(120g)가 형성된다. 금속성 그리드(120g)에서의 금속성 그리드 세그먼트들(120)은, 트렌치 아이솔레이션 그리드(110g)에서의 트렌치 아이솔레이션 그리드 세그먼트들(110)과 정렬된다. 도 1a 및 도 1b에 도시된 바와 같은 화소 센서(102)에서, 금속성 그리드 세그먼트(120)는, 금속성 그리드 세그먼트(120)와 트렌치 아이솔레이션 그리드 세그먼트 사이의 계면(109)에서 대응하는 트렌치 아이솔레이션 그리드 세그먼트(110)와 직접 접촉한다. 계면(109)에서의 금속성 그리드 세그먼트(120)의 바닥부의 단면은, 계면(109)에서의 트렌치 아이솔레이션 그리드 세그먼트(110)의 상부의 단면과 동일하다. 일부 실시예들에서, 트렌치 아이솔레이션 그리드(110g)는 딥 트렌치 아이솔레이션 그리드이다. 일부 실시예들에서, 트렌치 아이솔레이션 그리드(110g)는 유전체 그리드이다. 일부 실시예들에서, 트렌치 아이솔레이션 그리드(110g)는, 하이브리드 그리드 세그먼트가 유전체 및 금속성 재료들 모두를 포함하는 하이브리드 그리드일 수 있다.
금속성 그리드(120g)가 인터페이스(109)에서 트렌치 아이솔레이션 그리드(110g)와 직접 접촉하므로, 금속성 그리드(120g)와 트렌치 아이솔레이션 그리드(110g)를 분리시키는 버퍼층이 존재하지 않는다. 그 결과, BSI 화소 센서(102)의 광학 성능이 높을 수도 있다. 예컨대, 광학 성능은, 1000 옴스트롱 산화물 버퍼층을 갖는 BSI 화소 센서에 비교하여 4 럭스 이상만큼 증가될 수도 있다. 부가적으로, 이하에서 볼 수 있는 바와 같이, 금속성 그리드(120g)는 건식 에칭이 없는 공정에 의하여 형성될 수도 있다. 그 결과, 반도체 기판(104)으로의 손상이 낮을 수도 있고, 백색 화소수가 낮을 수도 있다.
도 1a 및 도 1b에 도시된 바와 같은 화소 센서(102)에서, 기판(104)의 후면 상에 고 흡수 구조(112)가 형성된다. 고 흡수 구조(112)는, 포토다이오드들(106)이 기판(104)의 후면 상에 입사하는 광으로 조명될 때, 기판(104)의 후면의 반사율을 감소시키기 위하여 형성된다. 고 흡수 구조(112)의 형성으로, 화소 센서(102)에서의 포토다이오드(106)에 의하여 보다 많은 광이 흡수된다. 일부 실시예들에서, 고 흡수 구조(112)는 반도체 기판(104)의 후면을 따라 톱니형 프로파일 또는 일부 다른 주기적 패턴을 갖는다. 일부 실시예들에서, 반도체 기판(104)은 고 흡수 구조(112)에서 나노다공성(nanoporous) 실리콘 및/또는 일부 다른 고 흡수 반도체 재료를 갖는다. 일부 실시예들에서, 하이-k 유전체 재료(116)는 고 흡수 구조(112)를 라이닝한다.
도 1a 및 도 1b에서, 금속성 그리드 세그먼트(120)는, BSI 화소 센서들에 대한 추가적인 구성요소들을 수용하기 위하여, 직사각형, 정사각형, 또는 다른 설계된 형태로 상부가 개방된 그 내부 영역(127)을 가질 수 있다. 화소 센서(102)에서, 금속성 그리드(120g)에서의 금속성 그리드 세그먼트(120)의 내부 영역(127)에 컬러 필터(136)가 배치된다. 컬러 필터(136)를 덮는 마이크로 렌즈(138) 또한, 금속성 그리드 세그먼트(120)의 내부 영역(127)에 배치된다.
도 1a 및 도 1b에 도시된 바와 같은 실시예들에서, 상이한 화소 센서들(102)에 대한 컬러 필터들(136)은, 적어도 개별 금속성 그리드 세그먼트들(120)을 포함하는 금속성 그리드(120g)에 의하여 서로 분리된다. 다른 실시예들에서, 상이한 화소 센서들(102)에 대한 컬러 필터들(136)은 혼합 그리드에 의하여 서로 분리될 수 있다. 일부 실시예들에서, 도 1b에 도시된 바와 같이, 복합 그리드는, 금속성 그리드(120g)와, 이 금속성 그리드(120g)를 덮는 로우-n 그리드(120n)를 포함할 수 있다. 로우-n 그리드(120n)는 컬러 필터들(136)에 관한 "낮은" 굴절률을 가져, 총 내부 반사를 촉진시키고, 따라서 화소 센서들(102) 사이에 복사가 통과하는 것을 방지한다. 일부 실시예들에서, 혼합 그리드는, 반도체 기판(104) 위에 순서대로 스택된 금속성 그리드(120g), 로우-n 그리드(120n), 및 하드 마스크 그리드(120m)(도면에 미도시)를 포함할 수 있다. 혼합 그리드에서의 금속성 그리드(120g)가 기판(104)에서의 트렌치 아이솔레이션 그리드(110g)와 정렬되므로, 상이한 컬러 필터들을 분리시키는 혼합 그리드는 또한, 기판(104)에서의 트렌치 아이솔레이션 그리드(110g)와 정렬되도록 제조될 수 있다.
도 2는, 일부 실시예들에 따른, BSI 이미지 센서 패키지(100)에 대한 반도체 구조의 단면도이다. 도 2에서, BSI 이미지 센서 패키지(100)는, 집적 회로(150)의 후면 상에 행들 및 열들로 배열된 화소 센서들(102)의 어레이를 포함한다. 일부 실시예들에서, 화소 센서 어레이는 도 1a의 화소 센서들(102) 또는 도 1b의 화소 센서들(102)을 포함한다. 일부 실시예들에서, 화소 센서는 수백 또는 수천개의 행들 및 수백 또는 수천개의 열들로 배열된 수백만개의 화소 센서들을 포함할 수 있다.
집적 회로(150)는, 반도체 기판(104), 백-엔드-오브-라인(back-end-of-line, BEOL) 금속화 스택(140), 및 반도체 기판(104)과 BEOL 금속화 스택(140) 사이에 위치된 디바이스 영역(105)을 포함한다. 디바이스 영역(105)은, 반도체 기판(104)의 표면을 따라 배열되고, 반도체 기판(104)으로 연장한다. 디바이스 영역(105)는, 포토다이오드들(106)의 판독을 위한, 트랜지스터들과 같은, 논리 디바이스들과 화소 센서들(102)에 대응하는 포토다이오드들(106)을 포함한다. 포토다이오드들(106)은, 반도체 기판(104) 내에 행들 및 열들로 배열되고, 포토다이오드들(106) 상에 입사하는 광자들에 의하여 유도된 전하를 축적하도록 구성된다. 또한, 포토다이오드들(106)은, 반도체 기판(104)에서 트렌치 아이솔레이션 그리드(110g)에 의하여 서로 광학적으로 아이솔레이팅되어(isolated), 크로스 토크를 감소시킨다.
집적 회로(150)의 BEOL 금속화 스택(140)은 반도체 기판(104)의 밑에 있고, 층간 유전체(ILD)층(146) 내에 스택된 복수의 금속화층들(예컨대, 142, 144)을 포함한다. BEOL 금속화 스택(140)의 하나 이상의 컨택트들(148)은 금속화층(144)으로부터 디바이스 영역으로 연장한다. 또한, BEOL 금속화 스택(140)의 하나 이상의 제1 비아(145)는 금속화층들(예컨대, 142, 144) 사이에서 연장하여, 금속화층들(예컨대, 142, 144)을 상호연결시킨다. ILD층(146)은, 예컨대 로우-k 유전체(즉, 약 3.9 보다 작은 유전체 상수를 갖는 유전체), 또는 산화물일 수도 있다. 금속화층들(예컨대, 142, 144), 콘택트들(148), 및 제1 비아들(145)은, 예컨대, 구리 또는 알루미늄과 같은 금속일 수도 있다.
도 2에서, 임의의 하나의 또는 다양한 적합한 접합(bonding) 기술의 조합으로 캐리어 기판(160)이 집적 회로(150)에 접합된다(bonded). 캐리어 기판(160)의 표면들 중 하나는 패드(166)를 가질 수 있다. BEOL 금속화 스택(140)의 금속화층들(예컨대, 142, 144)은, 캐리어 기판(160)을 통하여 연장하는 하나 이상의 스루 기판 비아(through substrate via, TSV)(168)를 통하여 RDL(166)에 연결될 수 있다. TSV들(168)은, 예컨대 금속 비아들, 실리콘 비아들, 또는 일부 다른 적합한 비아들일 수도 있다. BEOL 금속화 스택(140)의 금속화층들(예컨대, 142, 144)은 또한, 캐리어 기판(160)으로 연장하는 하나 이상의 비아를 통하여 캐리어 기판(160)에서의 부가적인 ASIC에 연결될 수 있다.
도 3은, 일부 실시예들에 따른, 도 1a 및 도 1b에서의 BSI 화소 센서들에 대한 반도체 기판의 일부의 단면도이다. 도 3에서, 부분적인 반도체 기판(180)은, 포토다이오드들(106)이 제조되어 있는 기판(104)을 포함한다. 트렌치 아이솔레이션 그리드 세그먼트들(110)을 포함하는 트렌치 아이솔레이션 그리드(110g)가 기판(104)에 임베딩(embed)된다. 도 3에서, 도시된 바와 같은 포토다이오드들(106) 각각은 트렌치 아이솔레이션 그리드 세그먼트(110)에 의하여 측방향으로 둘러싸인다(위에서 아래로 볼 때). 금속성 그리드 세그먼트들(120)을 갖는 금속성 그리드(120g)가 트렌치 아이솔레이션 그리드(110g) 위에 형성된다. 도 3에서, 금속성 그리드 세그먼트(120)는, 금속성 그리드 세그먼트(120)와 트렌치 아이솔레이션 그리드 세그먼트(110) 사이의 계면(109)에서 그 대응하는 트렌치 아이솔레이션 그리드 세그먼트(110)와 정렬되고, 이와 직접 접촉한다. 계면(109)에서의 금속성 그리드 세그먼트(120)의 바닥부의 단면은, 계면(109)에서의 트렌치 아이솔레이션 그리드 세그먼트(110)의 상부부의 단면과 동일하다. 도 3에서, 적어도 기판의 후면의 일부에 고 흡수 구조(112)가 형성된다. 일부 실시예들에서, 하이-k 유전체 재료(116)의 층이 고 흡수 구조(112)를 덮도록 형성된다.
도 4는, 일부 실시예들에 따른, 도 3의 부분적인 반도체 구조(180)에서의 일부 치수들의 범위를 도시한다. 트렌치 아이솔레이션 그리드 세그먼트(110)는 1 um 내지 6 um의 범위의 높이 "Hd"를 가질 수 있다. 금속성 그리드 세그먼트(120)는 600 nm 내지 1000 nm의 범위의 높이 "Hm"를 가질 수 있다. 트렌치 아이솔레이션 그리드 세그먼트(110)은 50 nm 내지 200 nm의 범위의 폭 "Wd"을 가질 수 있다. 금속성 그리드 세그먼트(120)은 50 nm 내지 250 nm의 범위의 폭 "Wm"을 가질 수 있다. 트렌치 아이솔레이션 그리드 세그먼트들(110) 중 2개는 700 nm 내지 2000 nm의 범위의 분리 "S"만큼 분리될 수 있다. 금속성 그리드 세그먼트(120)의 측벽 및 트렌치 아이솔레이션 그리드 세그먼트(110)의 측벽 각각은 85도 내지 95도의 범위의 틸팅각 "α"를 가질 수 있다. 금속성 그리드 세그먼트(120)의 상부에서의 에지 및 트렌치 아이솔레이션 그리드 세그먼트(110)의 바닥부에서의 에지는, 0 nm 내지 50 nm의 범위의 양 "b"만큼 시프트될 수 있다. 도 4에서, 금속성 그리드 세그먼트(120)와 트렌치 아이솔레이션 그리드 세그먼트(110) 사이의 계면(109)은, 기판(104) 상의 하이-k 유전체 재료(116)의 표면으로부터 분리될 수 있다. 계면(109)과 하이-k 유전체 재료(116)의 표면 사이의 거리는, -500A 내지 +500A의 범위에 있을 수 있다.
도 5a 내지 도 5f는, 일부 실시예들에 따른, 도 3의 부분적인 반도체 기판(180)을 제조하기 위한 방법에서 사용된 공정을 도시하기 위한 중간 디바이스 구조들의 단면도이다. 도 5a에 도시된 바와 같이, 임베딩된 포토다이오드들(미도시)을 갖는 기판(104)이 제공된다. 그 후, 기판(104)의 후면에 고 흡수 구조(112)가 형성되고, 고 흡수 구조(112) 상에 하이-k 유전체 재료의 층(116)이 성막된다. 다음, 하이-k 유전체 재료의 층(116) 상에 제1 유전체층(182)이 성막된다. 그 후, 제1 유전체층(182)은 화학 기계적 연마(CMP) 공정을 이용하여 평탄화되고, 제1 유전체층(182) 상에 실리콘 질화물 캐핑층(183)이 성막된다. 도 5a에서, 고 흡수 구조(112) 상의 하이-k 유전체 재료의 예들은, 알루미늄 산화물(Al2O3), 하프늄 산화물(HfO2), 및 오산화 탄탈럼(Ta2O5)을 포함한다. 제1 유전체층(182)은, 예컨대, 실리콘 이산화물(SiO2)과 같은 산화물로 형성될 수도 있다.
다음, 도 5b에 도시된 바와 같이, 기판(104)의 후측에 트렌치들(185)이 형성된다. 마스크 설계들에 따른 패턴들은, 포토리소그래피 기술에 의하여 실리콘 질화물 캐핑층(183)의 상부 상에 포토레지스트층에 형성된다. 다음, 실리콘 질화물 캐핑층(183)은 에칭되어 마스크 패턴을 형성한 후, 에칭 공정으로 제1 유전체층(182)을 통과하여 기판(104)으로 연장하는 트렌치들(185)을 형성한다. 도 5b에서, 트렌치들(185)은, 상부에서 하부로 볼 때, 포토다이오드를 측방향으로 둘러싸는 트렌치 세그먼트를 형성할 수 있다(미도시).
다음, 도 5c에 도시된 바와 같이, 트렌치들(185)의 내부 표면들(도 5b 참조)은, 하이-k 유전체 재료(184)로 라이닝된다. 다음, 트렌치들(185)은, 실리콘 산화물과 같은 유전체 재료(186)로 충전된다. 트렌치들(185)의 내부 표면들 상에 코팅된 하이-k 유전체 재료(184)의 예들은, 알루미늄 산화물(Al2O3), 하프늄 산화물(HfO2), 및 오산화 탄탈럼(Ta2O5)을 포함한다.
다음, 도 5d에 도시된 바와 같이, 도 5c에 도시된 바와 같은, 트렌치들(185)에서의 유전체 재료(186)(예컨대, 실리콘 산화물)는, 제1 유전체층(182)의 상부 표면 아래에 있는 레벨까지 에칭 백(etch back)되어, 리세스(187)를 형성한다. 트렌치들(185)에 남아있는 유전체 재료(186)는 트렌치 아이솔레이션 그리드 세그먼트들(110)을 형성한다. 복수의 행들과 열들에서의 트렌치 아이솔레이션 그리드 세그먼트들(110)의 조합은, 도 3에서의 트렌치 아이솔레이션 그리드(110g)를 형성할 수 있다.
다음, 도 5e에 도시된 바와 같이, 도 5d에서의 리세스(187)는 배리어층(188)(예컨대, 질화탄탈럼의 층)으로 라이닝되고, 그 후 금속성 재료(189)(예컨대, 텅스턴)의 성막이 이어져, 리세스(187)를 충전한다. 배리어층용 재료들의 가능한 선택은, Ta, TaN, TiN, TiW, 또는 이들의 조합을 포함한다. 다음, 평탄화를 위하여, 그리고 실리콘 질화물 캐핑층(183)(도 5d 참조) 상의 금속성 재료(189)를 제거하고 실리콘 질화물 캐핑층(183)을 제거하기 위하여 CMP 공정이 사용되어, 평평한 표면(128)을 형성한다. 리세스(187)를 충전하는 금속성 재료(예컨대, 텅스텐)(189)는 금속성 그리드 세그먼트(120)를 형성한다. 복수의 행들 및 열들에서의 금속성 그리드 세그먼트(120)의 조합은, 도 3에서의 금속성 그리드(120g)를 형성할 수 있다.
다음, 도 5f에 도시된 바와 같이, 제1 유전체층(182)의 적어도 일부를 제거하기 위하여 제1 유전체층(182)이 에칭 백되어, 금속성 그리드 세그먼트(120)의 일부 내부 영역(127)을 노출시킨다. 일부 실시예들에서, 제1 유전체층(182)은, 플라즈마 없는 가스 화학적 에칭 공정(세르타스(Certas) 에칭 공정과 같은)으로 에칭 백된다. 일부 실시예들에서, 제1 유전체층(182)은 부가적으로 또는 선택적으로 DHF(Dilute Hydrofluoric Acid) 딥(dip) 공정으로 에칭 백된다.
상기 알 수 있는 봐와 같이, 트렌치들(185)에 트렌치 아이솔레이션 그리드 세그먼트들(11)과 금속 그리드 세그먼트들(120)을 형성함으로써, 금속 그리드 세그먼트들(120)과 트렌치 아이솔레이션 그리드 세그먼트들(110) 모두에 트렌치들(185)의 패턴(도 5b 참조)이 전사된다. 따라서, 금속 그리드 세그먼트들(120)과 트렌치 아이솔레이션 그리드 세그먼트들(110)은 자기-정렬되고, 금속 그리드 세그먼트들(120)과 트렌치 아이솔레이션 그리드 세그먼트들(110) 사이에 오버레이 에러(overlay error)는 존재하지 않는다.
또한, 금속 그리드 세그먼트들(120)은 성막 후에 평탄화를 사용함으로써 건식 에칭없이 형성될 수도 있다. 이것은, 기판(104)에의 결정 손상을 방지하고, 따라서 누설 전류(예컨대, 암전류)와 기판(104)에서의 백색 화소들을 감소시킨다. 또한, 트렌치(185)의 형성 및/또는 유전체 재료(186)의 에칭 백 동안 건식 에칭이 사용될 필요가 없지만(도 5d 참조), 사용될 수도 있다. 트렌치(185)의 형성 및/또는 유전체 재료(186)의 에칭 백 동안 건식 에칭이 사용되는 경우에, 실리콘 질화물 캐핑층(183)은 기판(104)을 손상으로부터 보호할 수도 있고, 따라서 누설 전류와 기판(104)에서의 백색 화소들을 더욱 감소시킬 수도 있다.
또한, 기판(104)에의 건식-에칭 손상이 경감되므로, 금속 그리드 세그먼트들(120)과 트렌치 아이솔레이션 그리드 세그먼트들(110)이 개입 버퍼층(intervening buffer layer) 없이 형성되어 기판(104)을 보호할 수도 있다. 이는 기판(104)의 화소 센서들의 광학 성능(예컨대, 민감도, 신호-대-잡음 등)을 향상시킨다.
도 6은, 일부 실시예들에 따른, 도 3의 부분적인 반도체 구조(180)를 제조하는 방법(200)에서 사용된 공정을 도시하는 흐름도이다. 부분적인 반도체 구조는 임베딩된 포토다이오드들을 갖는 기판 상에 제조된다. 도 6에서, 210에서, 기판의 후면의 일부들에서 고 흡수 영역들이 형성된다. 다음, 215에서, 하이-k 유전체 재료의 층이 성막되고, 220에서, 제1 유전체층이 성막된다. 일부 실시예들에서, 도 5a에 도시된 바와 같이, 기판(104)의 후면에 고 흡수 구조(112)가 형성되고, 고 흡수 구조(112) 상에 하이-k 유전체 재료의 층(116)이 성막되고, 하이-k 유전체 재료의 층(116) 상에 제1 유전체층(182)이 성막된다.
다음, 230에서, 트렌치들이 형성된다. 230에서 형성된 트렌치들은 제1 유전체층을 통과하여, 기판으로 연장된다. 일부 실시예들에서, 제1 유전체층을 덮는 실리콘 질화물의 층에서의 마스크 패턴에 따라 제1 유전체층을 에칭 쓰루하여 기판 내로 에칭함으로써 트렌치들이 형성된다. 일부 실시예들에서, 도 5b에 도시된 바와 같이, 에칭 공정에 의해 형성된 트렌치들(185)은 제1 유전체층(182)을 통과하여, 기판(104)으로 연장한다.
다음, 240에서, 트렌치들은, 실리콘 산화물과 같은 유전체 재료로 충전된다. 일부 실시예들에서, 도 5c에 도시된 바와 같이, 트렌치들(185)은, 트렌치들(185)의 내부 표면이 하이-k 유전체 재료(184)로 라이닝된 후, 유전체 재료(186)로 충전된다.
다음, 250에서, 트렌치들에서의 유전체 재료는 제1 유전체층의 상부면 아래인 레벨까지 에칭 백되어, 트렌치들에서 리세스들을 형성한다. 일부 실시예들에서, 도 5d에 도시된 바와 같이, 도 5c에 도시된 바와 같은 유전체 재료(186)가 에칭 백된 후, 트렌치들(185)에 리세스들(187)이 형성된다.
다음, 260에서, 리세스들의 내부 표면들이 배리어층으로 코팅된 후, 리세스들은 금속성 재료로 충전된다. 일부 실시예들에서, 도 5e에 도시된 바와 같이, 리세스들(187)의 내부 표면들이 배리어층(188)으로 코팅된 후, 리세스들(187)이 금속성 재료(189)로 충전되고, 또한, CMP 공정으로 과잉 재료들을 제거함으로써 평평한 표면(128)이 형성된다.
다음, 270에서, 제1 유전체층의 일부 부분들이 제거된다. 일부 실시예들에서, 도 5f에 도시된 바와 같이, 제1 유전체층(182)의 일부 부분들이 제거되어, 금속성 그리드 세그먼트(120)의 일부 내부 영역(127)을 노출시킨다.
도 7a 내지 도 7j는, 자기-정렬된 금속성 그리드들을 제조하기 위한 공정이 일부 실시예들에 따른 부가적인 단계들과 병합되는 경우, BSI 이미지 센서를 제조하기 위한 일부 예시적인 단계들을 보여주는 중간 디바이스 구조들의 단면도이다. 자기-정렬된 금속성 그리드를 제조하기 위한 공정은, 도 6에서의 흐름도로 도시된 바와 같은 공정, 또는 도 5a 내지 도 5f에서의 중간 디바이스 구조들의 단면도로 도시된 바와 같은 공정일 수 있다.
도 7a에서, 임베딩된 포토다이오드들(미도시)을 갖는 기판(104)이 제공된다. 포토다이오드들은 기판(104)의 후측으로부터 광을 수신하도록 구현된다. 기판(104)의 전측(front side)은 금속화 스택(140)으로 커버되며, 이 금속화 스택(140)은 층간 유전체층 내에 스택된 복수의 금속화층들을 포함할 수 있다. 금속화 스택(140)과 함께 기판(104)은 캐리어 기판(160)에 접합된다. 캐리어 기판(160)은 부가적인 ASIC 및 연관된 금속화 스택을 포함할 수 있다. 금속화 스택(140)은, 금속화 스택(140)과 캐리어 기판(160) 사이의 계면에서 다양한 금속성 컨택트들(175)을 통하여 캐리어 기판(160)에서의 부가적인 ASIC에 연결될 수 있다.
도 7a에서, 기판(104), 금속화 스택(140), 및 캐리어 기판(160)을 포함하는 접합된 구조에서 BSI 이미지 센서 패키지(100)가 구현된다. 접합된 구조에서의 다양한 영역들은 다양한 기능적 구조로 구현된다. 예컨대, 화소 센서들의 어레이는 화소 영역(170)에서 구현된다. 블랙 레벨 캘리브레이션(BLC, Black Level Calibration) 회로는 BLC 영역(172)에서 구현된다. 일부 비금속 결합(bounding)(예컨대, 유전체-유전체 접합)과 함께 다양한 금속성 컨택트들(175)에 대한 금속 결합은, 금속화 스택(140)과 캐리어 기판(160) 사이의 계면에서 하이브리드 결합(HB)으로 형성될 수 있다. 이러한 하이브리드 결합은 HB 영역(174)에서 발견될 수 있다. BSI 이미지 센서 패키지(100)에 대한 다양한 컨택트 패드들은 PAD 영역(176)에서 구현될 수 있다. 스크라이브 라인(SL)은 SL 영역(178에서 구현될 수 있다.
도 7a에서, 자기-정렬된 금속성 그리드를 제조하기 위한 공정에서, 제1 유전체층(182)이 기판(104)을 덮게 성막된다. 제1 유전체층(182)이 CMP 공정을 사용하여 평탄화된 후, 제1 유전체층(182) 상에 실리콘 질화물 캐핑층(183)이 성막된다. 일부 실시예들에서, 제1 유전체층(812)과 기판(104) 사이에 하이-k 유전체 재료의 층(116)이 성막될 수 있다. 일부 실시예들에서, 기판(104)의 후면에 고 흡수 구조(112)가 형성되고, 고 흡수 구조(112) 상에 하이-k 유전체 재료의 층(116)이 성막되고, 하이-k 유전체 재료의 층(116) 상에 제1 유전체층(182)이 성막된다.
도 7b에서, 기판(104)의 후측에 트렌치들(185)이 형성된다. 포토다이오드를 측방향으로 둘러싸는 트렌치 세그먼트는, 트렌치들(185)의 일부 조합에 의하여 형성될 수 있다. 트렌치들(185)은 제1 유전체층(182)을 통과하여 기판(104)으로 연장한다. 도 7c에서, 트렌치들(185)의 내부 표면들(도 7b 참조)은 하이-k 유전체 재료(184)(미도시)로 라이닝된다. 다음, 트렌치들(185)은, 산화물 재료들과 같은 유전체 재료(186)로 충전된다.
도 7d에서, 트렌치들(185)에서의 유전체 재료(186)는 제1 유전체층의 상부면 아래인 레벨까지 에칭 백되어, 리세스(187)를 형성한다. 트렌치들(185)에 남아있는 유전체 재료(186)는 트렌치 아이솔레이션 그리드 세그먼트들(110)을 형성한다.
도 7e에서, 도 7d에서의 리세스(187)는 배리어층(미도시)으로 라이닝되고, 그 후 금속성 재료(189)의 성막으로 리세스(187)를 충전한다. 다음, 평탄화 및 과잉 재료들의 제거를 위하여 CMP 공정이 사용되어, 평평한 표면(128)을 형성한다. 리세스(187)를 충전하는 금속성 재료(189)는 금속성 그리드 세그먼트들(120)을 형성한다.
도 7a 내지 도 7e에 도시된 바와 같은 공정에서의 트렌치 아이솔레이션 그리드와 금속성 그리드의 제조 후, 부가적인 호환 가능한 공정에서 BSI 이미지 센서 패키지(100)에서의 다양한 다른 구조들이 제조된다. 이러한 호환 가능한 공정들의 예는 도 7f 내지 도 7j을 참조하여 도시된다.
도 7f에서, 도 7e에 도시된 바와 같은 디바이스 구조의 제조 후, 콘택트 패드들(190)이 제조된다. 콘택트 패드들(190) 중 하나가 도 7f에 보다 상세히 도시된다. 도 7f에서의 콘택트 패드(190)는, 금속화 스택(140)에서의 하나 이상의 금속화층들에 전도성 연결된 상부 금속 콘택트(195)를 포함할 수 있다. 도 7f의 디바이스 구조의 상부 표면이 CMP 평탄화 및 과잉 재료들의 제거로 마감된 후, 상부 금속 콘택트(195)는 절연 재료(예컨대, 산화물)(191)로 덮힌다.
도 7g에서, 도 7f에 도시된 바와 같은 디바이스 구조의 제조 후, 디바이스 구조의 상부 표면 상에 후측 금속 그리드 연결부(198)가 제조된다. 다음, 도 7h에 도시된 바와 같이, 포토리소그래피 공정 후, BLC 영역(172), HB 영역(174), PAD 영역(176), 및 SL 영역(178)이 포토레지스트들(192)로 모두 덮히는 반면, 화소 영역(170)에서의 포토레지스트들은 제거된다. 다음, 화소 영역(170)에서, 제1 유전체층(182)의 일부들을 제거하기 위하여 제1 유전체층(182)이 에칭 백되어, 금속성 그리드 세그먼트들(120)의 일부 내부 영역들(127)을 노출시킨다. 화소 영역(170)에서, 제1 유전체층(182)은, DHF(Dilute Hydrofluoric Acd) 딥 공정으로 또는 플리즈마 없는 가스 화학적 에칭 공정으로 에칭 백될 수 있다.
도 7h에 도시된 바와 같은 디바이스 구조의 제조 후, 패시배이션층(199)이 성막된다. 도 7i에 도시된 바와 같은 실시예에서, 패시배이션층(199)은, 화소 영역(170), BLC 영역(172), 및 HB 영역(174)에서의 디바이스 구조의 상부면을 덮는다. 다음, 포토레지스트 마스크 패턴(194)이 포토레지스트의 층(193)에 형성되고, 그 후 에칭 공정이 이어져 절연 재료(예컨대, 산화물)(191)에서의 선택된 부분들을 에칭 쓰루하여, 콘택트 패드(190)의 상부 금속 콘택트(195)의 표면을 노출시키는 콘택트 개구부(196)를 형성한다.
도 7i에서의 포토레지스트의 층(193)이 벗겨진 후, 도 7j에 도시된 바와 같은 BSI 이미지 센서 패키지(100)가 획득된다. BSI 이미지 센서 패키지(100)은, 행들과 열들로 배열된 화소 센서들의 어레이(102)가 위치되는 화소 영역(170)을 갖는다. 화소 센서들의 포토다이오드들은 트렌치 아이솔레이션 그리드(110g)와 서로 광학적으로 절연된다(isolated). 금속성 그리드(120g)는 트렌치 아이솔레이션 그리드(110g) 위에 형성된다. 트렌치 아이솔레이션 그리드(110g)는 행들과 열들로 배열된 트렌치 아이솔레이션 그리드 세그먼트들(110)을 포함하고, 금속성 그리드(120g)는 행들과 열들로 배열된 금속성 그리드 세그먼트들(120)을 포함한다. 선택된 화소 센서(102)를 고려할 때, 이 선택된 화소 센서(120)에서의 금속성 그리드 세그먼트(120)는, 그 대응하는 트렌치 아이솔레이션 그리드 세그먼트(110)와 정렬되어 이와 직접 접촉한다.
도 7j에 도시된 바와 같은 디바이스 구조에서, 금속성 그리드 세그먼트들(120)의 내부 영역들(127) 내에 컬러 필터들 및 마이크로 렌즈들이 위치될 수 있다. 부가적으로, 도 7j의 BSI 이미지 센서 패키지(100)는, 예컨대 콘텍트 개구부(196)를 통하여 콘택트 패드(191)에서의 상부 금속 콘택트(195)에 연결시킴으로써, 이들 구성 요소들을 콘택트 패드들에 연결시킴으로써 다른 전기적 구성 요소들에 전기적으로 연결될 수 있다.
일부 실시예들에서, 본 출원은, 복수의 포토다이오드들이 내부에 형성된 기판의 후면 위에 제1 유전체층을 성막하는 단계; 트렌치들의 그리드를 형성하는 단계 - 트렌치는 상기 제1 유전체층을 통과하여 기판으로 연장함 -; 트렌치 아이솔레이션 그리드를 형성하기 위하여 유전체 재료로 트렌치들을 충전시키는 단계; 트렌치 아이솔레이션 그리드를 덮는 리세스들을 형성하기 위하여 제1 유전체층의 상면 아래에 있는 레벨까지 트렌치들에서의 유전체 재료를 에칭 백하는 단계; 및 트렌치 아이솔레이션 그리드와 정렬된 금속성 그리드를 생성하기 위하여 리세스들을 금속성 재료로 충전하는 단계를 포함하는 방법을 제공한다. 일부 실시예들에서, 본 방법은, 금속성 그리드에서의 금속성 그리드 세그먼트들의 내부 영역의 적어도 일부를 노출하도록, 제1 유전체층의 적어도 일부를 제거하는 단계를 더 포함한다. 일부 실시예들에서, 본 방법은, 금속성 그리드의 바닥부가 미리 결정된 거리만큼 기판의 표면으로부터 수직으로 떨어질 때 까지, 금속성 그리드에서의 금속성 그리드 세그먼트들의 내부 영역의 적어도 일부를 노출시키도록, 제1 유전체층의 적어도 일부와 기판의 적어도 일부를 제거하는 단계를 더 포함한다. 일부 실시예들에서, 트렌치들의 그리드를 형성하는 단계는, 제1 유전체층 위에 실리콘 질화물의 층을 성막하는 단계; 실리콘 질화물의 층에 마스크 패턴을 형성하는 단계; 및 실리콘 질화물의 층에서의 마스크 패턴에 따라 제1 유전체층을 에칭 쓰루하여 기판내로 에칭하는 단계를 포함한다. 일부 실시예들에서, 본 방법은, 기판의 후면의 일부에 고 흡수 구조를 형성하는 단계를 더 포함하고, 여기서 기판의 후면의 일부에서의 고 흡수 구조 상에 제1 유전체층이 성막된다. 일부 실시예들에서, 본 방법은, 고 흡수 구조의 표면이 노출될 때 까지, 제1 유전체층의 적어도 일부를 제거하는 단계를 더 포함한다. 일부 실시예들에서, 제1 유전체층은 산화물의 층을 포함한다. 일부 실시예들에서, 금속성 재료는 텅스텐을 포함한다. 일부 실시예들에서, 본 방법은, 기판의 후면 위에 하이-k 유전체 재료를 성막하는 단계를 더 포함하고, 여기서 하이-k 유전체 재료의 층 상에 제1 유전체층이 성막된다. 일부 실시예들에서, 본 방법은, 리세스들을 금속성 재료로 충전하는 단계 전에, 리세스들의 내부 표면들을 배리어층으로 라이닝하는 단계를 더 포함한다.
일부 실시예들에서, 본 출원은, 복수의 포토다이오드들이 내부에 형성된 기판; 기판에 임베딩된 트렌치 아이솔레이션 그리드 세그먼트들을 갖는 트렌치 아이솔레이션 그리드 - 트렌치 아이솔레이션 그리드 세그먼트는 포토다이오드를 측방향으로 둘러쌈 - ; 및 트렌치 아이솔레이션 그리드 위에 형성된 금속성 그리드 세그먼트들을 갖는 금속성 그리드 - 금속성 그리드 세그먼트는, 금속성 그리드 세그먼트와 트렌치 아이솔레이션 그리드 세그먼트 사이의 계면에서 트렌치 아이솔레이션 그리드 세그먼트와 정렬되어, 이와 직접 접촉하고, 계면에서의 금속성 그리드 세그먼트의 단면은, 계면에서의 트렌치 아이솔레이션 그리드 세그먼트의 단면과 동일함 - 을 포함하는 디바이스를 제공한다. 일부 실시예들에서, 본 디바이스는, 기판의 후측면의 적어도 일부에서의 고 흡수 구조; 및 기판의 후측면을 덮는 유전체층을 더 포함한다. 일부 실시예들에서, 금속성 그리드 세그먼트와 트렌치 아이솔레이션 그리드 세그먼트 간의 계면은, 기판의 표면으로부터 미리 결정된 거리만큼 수직으로 떨어져 있다. 일부 실시예들에서, 트렌치 아이솔레이션 그리드는, 딥 트렌치 아이솔레이션 그리드 세그먼트들을 포함하는 딥 트렌치 아이솔레이션 그리드를 포함한다. 일부 실시예들에서, 트렌치 아이솔레이션 그리드는, 유전체 그리드 세그먼트들을 포함하는 유전체 그리드를 포함한다.
일부 실시예들에서, 본 출원은, 포토검출기를 포함하는 기판; 기판의 후측으로 연장하고, 제1 DTI 세그먼트와 제2 DTI 세그먼트를 포함하는 DTI 구조 - 포토검출기는 제1 DTI 세그먼트와 제2 DTI 세그먼트 사이에 있고, 제1 DTI 세그먼트와 접해있음 - ; 및 제1 도전성 세그먼트와 제2 도전성 세그먼트를 포함하는 도전성 구조 - 제1 및 제2 도전성 세그먼트들 각각은 기판의 후측 상의 제1 및 제2 DTI 세그먼트들을 덮고, 이들과 직접 접촉함 -을 포함하는 또다른 디바이스를 제공하며, 제1 DTI 세그먼트는 기판과 직접 접촉하는 제1 DTI 측벽을 갖고, 제1 도전성 세그먼트는 제1 DTI 측벽과 정렬된 제1 도전성 측벽을 갖는다. 일부 실시예들에서, 기판의 후측은, 포토검출기에서 톱니형 프로파일을 갖고, 하이-k 유전체층으로 라이닝되며, 여기서 하이-k 유전체층은 상부면과 바닥면을 갖고, 이들 상부면과 바닥면 모두는 톱니형 프로파일에 컨포멀(conformal)하며, 하이-k 유전체층은 제1 도전성 측벽과 직접 접촉하는 하이-k 유전체 측벽을 갖는다. 일부 실시예들에서, 하이-k 유전체 측벽은 제1 DTI 측벽과 직접 접촉한다. 일부 실시예들에서, 제1 DTI 세그먼트는, 제1 DTI 측벽으로서 제1 DTI 세그먼트의 대향측 상에 제2 DTI 측벽을 갖고, 제1 도전성 세그먼트는, 제1 도전성 측벽으로서 제1 도전성 세그먼트의 대향측 상에 제2 도전성 측벽을 갖고, 제2 DTI 측벽과 제2 도전성 측벽은 서로 정렬되어 에지 대 에지(edge-to-edge)로 배열된다. 일부 실시예들에서, 본 기판은 포토검출기와 이웃하는 제2 포토검출기를 더 포함하고, 포토검출기와 제2 포토검출기 사이에 제2 DTI 세그먼트가 있으며, 제2 DTI 세그먼트와 제2 도전성 세그먼트는, 제2 DTI 세그먼트과 제2 도전성 세그먼트가 직접 접촉하는 계면에서 공통 폭을 공유한다.
상기는, 당업자들이 본 개시의 태양을 보다 잘 이해할 수 있도록 몇몇 실시예들의 특징들의 개요를 서술한다. 당업자는, 그들이 동일한 목적을 수행하고, 그리고/또는 여기에 도입된 실시예들의 동일한 이점들을 달성하기 위한 다른 공정들 및 구조들을 설계하거나 수정하기 위한 기초로서 본 개시를 용이하게 이용할 수도 있다는 것을 이해해야 한다. 당업자들은 또한, 이러한 등가 구성들은 본 개시의 사상 및 범위로부터 벗어나지 않고, 당업자들이 본 개시의 사싱 및 범위를 벗어나지 않고 여기서의 다양한 변화, 대체물, 및 변경물을 생성할 수도 있다는 것을 인식해야 한다.
<부기>
1. 방법에 있어서,
복수의 포토다이오드들이 내부에 형성된 기판의 후면 위에 제1 유전체층을 성막(deposit)하는 단계;
트렌치(trench)들의 그리드를 형성하는 단계 - 트렌치는 상기 제1 유전체층을 통과하여 상기 기판으로 연장함 -;
트렌치 아이솔레이션 그리드를 형성하기 위하여 상기 트렌치들을 유전체 재료로 충전하는 단계;
상기 트렌치 아이솔레이션 그리드를 덮는 리세스들을 형성하기 위하여, 상기 제1 유전체층의 상면 아래에 있는 레벨까지 상기 트렌치들에서의 유전체 재료를 에칭 백(back etching)하는 단계; 및
상기 트렌치 아이솔레이션 그리드와 정렬된 금속성 그리드를 형성하기 위하여, 상기 리세스들을 금속성 재료로 충전하는 단계
를 포함하는 방법.
2. 제 1 항에 있어서, 상기 금속성 그리드에서의 금속성 그리드 세그먼트들의 내부 영역의 적어도 일부를 노출시키도록, 상기 제1 유전체층의 적어도 일부를 제거하는 단계를 더 포함하는 방법.
3. 제 1 항에 있어서, 상기 금속성 그리드의 바닥부가 상기 기판의 표면으로부터 미리 결정된 거리만큼 수직으로 떨어질 때 까지, 상기 금속성 그리드에서의 금속성 그리드 세그먼트들의 내부 영역의 적어도 일부를 노출시키도록, 상기 제1 유전체층의 적어도 일부와 상기 기판의 적어도 일부를 제거하는 단계를 더 포함하는 방법.
4. 제 1 항에 있어서, 상기 트렌치들의 그리드를 형성하는 단계는,
상기 제1 유전체층 위에 실리콘 질화물의 층을 성막하는 단계;
상기 실리콘 질화물의 층에 마스크 패턴을 형성하는 단계; 및
상기 실리콘 질화물의 층에서의 상기 마스크 패턴에 따라 상기 제1 유전체층을 에칭 쓰루하여 상기 기판 내로 에칭하는 단계
를 포함하는 것인 방법.
5. 제 1 항에 있어서, 상기 기판의 상기 후면의 일부에 고 흡수 구조를 형성하는 단계를 더 포함하고, 상기 기판의 상기 후면의 일부에서의 상기 고 흡수 구조 상에 상기 제1 유전체층이 성막되는 것인 방법.
6. 제 5 항에 있어서, 상기 고 흡수 구조의 표면이 노출될 때 까지, 상기 제1 유전체층의 적어도 일부를 제거하는 단계를 더 포함하는 방법.
7. 제 1 항에 있어서, 상기 제1 유전체층은 산화물의 층을 포함하는 것인 방법.
8. 제 1 항에 있어서, 상기 금속성 재료는 텅스텐을 포함하는 것인 방법.
9. 제 1 항에 있어서, 상기 기판의 상기 후면 위에 하이-k 유전체 재료의 층을 성막하는 단계를 더 포함하고, 상기 하이-k 유전체 재료의 층 상에 상기 제1 유전체층이 성막되는 것인 방법.
10. 제 1 항에 있어서, 상기 리세스들을 금속성 재료로 충전하는 단계 전에, 상기 리세스들의 내부 표면들을 배리어층으로 라이닝(lining)하는 단계를 더 포함하는 방법.
11. 디바이스로서,
복수의 포토다이오드들이 내부에 형성된 기판;
상기 기판에 임베딩된(embedded) 트렌치 아이솔레이션 그리드 세그먼트들을 갖는 트렌치 아이솔레이션 그리드 - 트렌치 아이솔레이션 그리드 세그먼트는 포토다이오드를 측방향으로 둘러쌈 - ; 및
상기 트렌치 아이솔레이션 그리드 위에 형성된 금속성 그리드 세그먼트들을 갖는 금속성 그리드 - 금속성 그리드 세그먼트는, 상기 금속성 그리드 세그먼트와 상기 트렌치 아이솔레이션 그리드 세그먼트 사이의 계면에서 상기 트렌치 아이솔레이션 그리드 세그먼트와 정렬되어 이와 직접 접촉하고, 상기 계면에서의 상기 금속성 그리드 세그먼트의 단면은, 상기 계면에서의 상기 트렌치 아이솔레이션 그리드 세그먼트의 단면과 동일함 -
을 포함하는 디바이스.
12. 제 11 항에 있어서,
상기 기판의 후측면의 적어도 일부에서의 고 흡수 구조; 및
상기 기판의 상기 후측면을 덮는 유전체층
을 더 포함하는 디바이스.
13. 제 11 항에 있어서, 상기 금속성 그리드 세그먼트와 상기 트렌치 아이솔레이션 그리드 세그먼트 간의 상기 계면은, 상기 기판의 표면으로부터 미리 결정된 거리만큼 수직으로 떨어져 있는 것인 디바이스.
14. 제 11 항에 있어서, 상기 트렌치 아이솔레이션 그리드는, 딥 트렌치 아이솔레이션 그리드 세그먼트들을 포함하는 딥 트렌치 아이솔레이션 그리드를 포함하는 것인 디바이스.
15. 제 11 항에 있어서, 상기 트렌치 아이솔레이션 그리드는, 유전체 그리드 세그먼트들을 포함하는 유전체 그리드를 포함하는 것인 디바이스.
16. 디바이스로서,
포토검출기를 포함하는 기판;
상기 기판의 후측으로 연장되고, 제1 DTI(deep trench isolation) 세그먼트와 제2 DTI 세그먼트를 포함하는 DTI 구조 - 상기 포토검출기는 상기 제1 DTI 세그먼트와 상기 제2 DTI 세그먼트 사이에 있고, 상기 제1 DTI 세그먼트와 접해있음(border) - ; 및
제1 도전성 세그먼트와 제2 도전성 세그먼트를 포함하는 도전성 구조 - 상기 제1 및 제2 도전성 세그먼트들 각각은, 상기 기판의 상기 후측 상의 상기 제1 및 제2 DTI 세그먼트들을 덮고 이들과 직접 접촉함 -
을 포함하고,
상기 제1 DTI 세그먼트는 상기 기판과 직접 접촉하는 제1 DTI 측벽을 갖고, 상기 제1 도전성 세그먼트는 상기 제1 DTI 측벽과 정렬된 제1 도전성 측벽을 갖는 것인 디바이스.
17. 제 16 항에 있어서, 상기 기판의 상기 후측은, 상기 포토검출기에서 톱니형 프로파일을 갖고, 하이 k 유전체층으로 라이닝되며, 상기 하이 k 유전체층은 상부면과 바닥면을 갖고, 이들 상부면과 바닥면 모두는 상기 톱니형 프로파일에 컨포멀(conformal)하며, 상기 하이 k 유전체층은 상기 제1 도전성 측벽과 직접 접촉하는 하이-k 유전체 측벽을 갖는 것인 디바이스.
18. 제 17 항에 있어서, 상기 하이-k 유전체 측벽은 상기 제1 DTI 측벽과 직접 접촉하는 것인 디바이스.
19. 제 16 항에 있어서, 상기 제1 DTI 세그먼트는, 상기 제1 DTI 측벽으로서 상기 제1 DTI 세그먼트의 대향측 상에 제2 DTI 측벽을 갖고, 상기 제1 도전성 세그먼트는, 상기 제1 도전성 측벽으로서 상기 제1 도전성 세그먼트의 대향측 상에 제2 도전성 측벽을 갖고, 상기 제2 DTI 측벽과 상기 제2 도전성 측벽은 서로 정렬되어 에지-대-에지(edge-to-edge)로 배열되는 것인 디바이스.
20. 제 16 항에 있어서, 상기 기판은, 상기 포토검출기와 이웃하는 제2 포토검출기를 더 포함하고, 상기 제2 DTI 세그먼트는 상기 포토검출기와 상기 제2 포토검출기 사이에 있고, 상기 제2 DTI 세그먼트와 상기 제2 도전성 세그먼트는, 상기 제2 DTI 세그먼트과 상기 제2 도전성 세그먼트가 직접 접촉하는 계면에서 공통 폭을 공유하는 것인 디바이스.

Claims (10)

  1. 방법에 있어서,
    기판의 후면 위에 제1 유전체층을 성막(deposit)하는 단계 - 상기 기판은 상기 기판 내에 형성된 복수의 포토다이오드들을 가짐 - ;
    트렌치(trench)들의 그리드를 형성하는 단계 - 트렌치는 상기 제1 유전체층을 통과하고 상기 기판으로 연장됨 - ;
    트렌치 아이솔레이션 그리드를 형성하기 위하여, 상기 트렌치들을 유전체 재료로 충전(fill in)하는 단계;
    상기 트렌치 아이솔레이션 그리드를 덮는 리세스들을 형성하기 위하여, 상기 제1 유전체층의 상면 아래에 있는 레벨까지 상기 트렌치들 내의 유전체 재료를 에칭 백(etching back)하는 단계;
    상기 리세스들의 내부 표면들을 도전성 배리어층으로 라이닝(lining)하는 단계; 및
    상기 트렌치 아이솔레이션 그리드와 정렬된 도전성 그리드를 형성하기 위하여, 상기 리세스들을 금속성 재료로 충전하는 단계
    를 포함하는 방법.
  2. 제 1 항에 있어서, 상기 리세스들을 금속성 재료로 충전하는 단계 후에, 상기 도전성 그리드의 도전성 그리드 세그먼트들의 내부 영역의 적어도 일부를 노출시키도록, 상기 제1 유전체층의 적어도 일부를 제거하는 단계를 더 포함하는 방법.
  3. 제 1 항에 있어서, 상기 리세스들을 금속성 재료로 충전하는 단계 후에, 상기 도전성 그리드의 바닥부가 상기 기판의 표면으로부터 미리 결정된 거리만큼 수직으로 분리(separate)될 때까지, 상기 도전성 그리드의 도전성 그리드 세그먼트들의 내부 영역의 적어도 일부를 노출시키도록, 상기 제1 유전체층의 적어도 일부와 상기 기판의 적어도 일부를 제거하는 단계를 더 포함하는 방법.
  4. 제 1 항에 있어서, 상기 트렌치들의 그리드를 형성하는 단계는,
    상기 제1 유전체층 위에 실리콘 질화물의 층을 성막하는 단계;
    상기 실리콘 질화물의 층에 마스크 패턴을 형성하는 단계; 및
    상기 실리콘 질화물의 층의 마스크 패턴에 따라 상기 제1 유전체층을 에칭 쓰루하고 상기 기판 내로 에칭하는 단계
    를 포함하는 것인 방법.
  5. 제 1 항에 있어서, 상기 기판의 후면의 일부에 고 흡수 구조를 형성하는 단계를 더 포함하고, 상기 제1 유전체층은 상기 기판의 후면의 일부의 고 흡수 구조 상에 성막되는 것인 방법.
  6. 제 1 항에 있어서, 상기 제1 유전체층은 산화물의 층을 포함하는 것인 방법.
  7. 제 1 항에 있어서, 상기 기판의 후면 위에 하이-k 유전체 재료의 층을 성막하는 단계를 더 포함하고, 상기 제1 유전체층은 상기 하이-k 유전체 재료의 층 상에 성막되는 것인 방법.
  8. 삭제
  9. 디바이스로서,
    복수의 포토다이오드들을 갖는 기판 - 상기 복수의 포토다이오드들은 상기 기판 내부에 형성됨 - ;
    상기 기판에 임베딩된(embedded) 트렌치 아이솔레이션 그리드 세그먼트들을 갖는 트렌치 아이솔레이션 그리드 - 트렌치 아이솔레이션 그리드 세그먼트는 포토다이오드를 측방향으로 둘러쌈 - ; 및
    상기 트렌치 아이솔레이션 그리드 위에 형성된 도전성 그리드 세그먼트들을 갖는 도전성 그리드 - 상기 도전성 그리드는 도전성 배리어층과 금속성층을 포함하고, 도전성 그리드 세그먼트는, 상기 도전성 그리드 세그먼트와 상기 트렌치 아이솔레이션 그리드 세그먼트 사이의 계면에서 상기 트렌치 아이솔레이션 그리드 세그먼트와 정렬되고 이와 직접 접촉하며, 상기 계면에서의 상기 도전성 그리드 세그먼트의 단면은, 상기 계면에서의 상기 트렌치 아이솔레이션 그리드 세그먼트의 단면과 동일함 -
    를 포함하는 디바이스.
  10. 디바이스로서,
    포토검출기를 포함하는 기판;
    상기 기판의 후측(backside) 내로 연장되고, 제1 DTI(deep trench isolation) 세그먼트와 제2 DTI 세그먼트를 포함하는 DTI 구조 - 상기 포토검출기는 상기 제1 DTI 세그먼트와 상기 제2 DTI 세그먼트 사이에 있고, 상기 제1 DTI 세그먼트와 접해있음(border) - ; 및
    도전성 배리어층과 금속성층을 포함하는 도전성 구조 - 상기 도전성 배리어층과 상기 금속성층은 제1 도전성 세그먼트와 제2 도전성 세그먼트를 규정하고, 상기 제1 도전성 세그먼트는, 상기 기판의 후측 상의 접촉 포인트에서 상기 제1 DTI 세그먼트를 덮고 이와 직접 접촉하고, 상기 제2 도전성 세그먼트는, 상기 기판의 후측 상의 접촉 포인트에서 상기 제2 DTI 세그먼트를 덮고 이와 직접 접촉함 -
    를 포함하고,
    상기 제1 DTI 세그먼트는 상기 기판과 직접 접촉하는 제1 DTI 측벽을 갖고, 상기 제1 도전성 세그먼트는 상기 제1 DTI 측벽과 정렬된 제1 도전성 측벽을 갖고, 상기 제1 DTI 측벽의 상부 에지(edge)는 상기 제1 도전성 측벽의 하부 에지와 직접 접촉하는 것인 디바이스.
KR1020190112012A 2018-10-31 2019-09-10 Bsi 이미지 센서에서 자기 정렬된 그리드들을 형성하는 방법 KR102300877B1 (ko)

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US16/364,450 US11031434B2 (en) 2018-10-31 2019-03-26 Self aligned grids in BSI image sensor

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