TW202018928A - 形成自對準柵格的方法與用於bsi影像感測器的半導體結構 - Google Patents

形成自對準柵格的方法與用於bsi影像感測器的半導體結構 Download PDF

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Abstract

提供一種在BSI影像感測器中製造自對準柵格的方法。方法包括：於基底的背表面上沈積第一介電層，基底中具有多個光電二極體形成於其中；形成溝渠柵格；以及將介電材料填入溝渠以產生溝渠隔離柵格。於此，溝渠穿過第一介電層並延伸至基底中。方法更包括：將溝渠中的介電材料回蝕至第一介電層的上表面之下的高度，以形成覆蓋溝渠隔離柵格的凹口；以及將金屬材料填入凹口，以產生與溝渠隔離柵格對準的金屬柵格。

Description

在BSI影像感測器中形成自對準柵格的方法
數位攝影機及其他光學成像裝置採用影像感測器。影像感測器將光學影像轉換成數位資料，其可表示為數位影像。影像感測器包括像素感測器陣列及支援邏輯。所述陣列的像素感測器為用於量測入射光的單元裝置，而支援邏輯有助於量測結果的讀出。通常用於光學成像裝置中的一種類型的影像感測器為背側照明（back side illumination；BSI）影像感測器。BSI影像感測器製造可整合至習知半導體製程中，以實現低成本、小尺寸以及高度整合。另外，BSI影像感測器具有低操作電壓、低功耗、高量子效率、低讀出雜訊，並且允許隨機存取。
以下揭露內容提供用於實施所提供的標的物的不同特徵的許多不同實施例或實例。以下描述組件及配置的特定實例是為了以簡化的方式傳達本揭露為目的。當然，這些僅僅為實例而非用以限制。舉例而言，在以下描述中，在第二特徵上方或在第二特徵上形成第一特徵可包括第一特徵與第二特徵直接接觸地形成的實施例，且亦可包括在第一特徵與第二特徵之間可形成有額外特徵，使得第一特徵與第二特徵可不直接接觸的實施例。此外，本揭露可在各種實例中重複使用元件符號及/或字母。元件符號的重複使用是為了簡單及清楚起見，且並不表示所欲討論的各個實施例及/或配置本身之間的關係。
此外，為易於說明，本文中可能使用例如「在...下方（beneath）」、「在...下面（below）」、「下部的（lower）」、「上方（above）」、「上部的（upper）」等空間相對術語來闡述圖中所示的一個元件或特徵與另一（些）元件或特徵的關係。所述空間相對術語意欲涵蓋元件在使用或操作時的不同定向。設備可被另外定向（旋轉90度或在其他定向），而本文所用的空間相對術語相應地作出解釋。
背側照明（BSI）影像感測器包括像素感測器陣列。用於BSI影像感測器的一些半導體結構包括積體電路，所述積體電路具有半導體基底及對應於配置於基底內的像素感測器的光電二極體。積體電路的後段製程（back-end-of-line；BEOL）金屬化堆疊沿半導體基底的（第一）前側位於半導體基底之下。半導體結構的彩色濾光片及微透鏡對應於像素感測器，且按此順序堆疊在半導體基底的（第二）背側上的相對應像素感測器的光電二極體上。
當BSI影像感測器包括半導體基底中的溝渠隔離柵格及覆蓋所述溝渠隔離柵格的金屬柵格時，可改善相鄰像素感測器之間的光學隔離。溝渠隔離柵格可藉由填充深溝渠隔離（deep trench isolation；DTI）區域來實施，所述深溝渠隔離區域配置於光電二極體周圍及之間的半導體基底中。金屬柵格可建構於覆蓋半導體基底的層中且以與溝渠隔離柵格對準的方式來製得。
當對覆蓋半導體基底的氧化物層進行乾式蝕刻製程來製造金屬柵格時，此乾式蝕刻製程會導致半導體基底中的矽損傷（silicon damages）。此外，在製造金屬柵格之前，用於向下薄化覆蓋半導體基底的氧化物層的任何乾式蝕刻製程亦會導致矽損傷。除了矽損傷問題之外，還存在經製造以覆蓋氧化物層的金屬柵格可能無法與半導體基底中的溝渠隔離柵格對準的問題。鑒於前述內容，本揭露是關於一種用於製造BSI影像感測器的方法，在所述BSI影像感測器中，金屬柵格可自行對準溝渠隔離柵格，且金屬柵格的製造並不涉及有關矽損傷的乾式蝕刻製程。
圖1A至圖1B中的每一者為根據一些實施例的用於BSI像素感測器的半導體結構的橫截面視圖。在圖1A至圖1B中，像素感測器102通常配置於BSI影像感測器的像素感測器陣列內。半導體結構包括半導體基底104，其配置有與像素感測器102對應的光電二極體106。光電二極體106在半導體基底104內配置成行及/或列，且經組態以自半導體基底104的背側積聚來自入射於光電二極體106上的光子中的電荷（例如電子）。半導體基底104可例如是塊狀半導體基底，諸如，塊狀矽基底或絕緣層上矽（silicon-on-insulator；SOI）基底。
在圖1A至圖1B中，深溝渠隔離（DTI）區域定義為由柵格區段（例如是彼此鄰接的單獨矩形或正方形）所製成的溝渠隔離柵格110g。另外，DTI區域從與基底104的上表面大致齊平的水平延伸至半導體基底104中。溝渠隔離柵格110g橫向配置在光電二極體106周圍及之間，以在相鄰光電二極體106之間提供光學隔離。在一些實施例中，用於形成溝渠隔離柵格的介電材料可以是氧化物材料，諸如氧化矽（例如SiO2 ）或氧化鉿（例如HfO2 ）。在一些實施例中，用於形成溝渠隔離柵格的介電材料可為具有比基底104的折射率小的折射率的材料。
在圖1A至圖1B中，金屬柵格120g形成於溝渠隔離柵格110g上。金屬柵格120g中的金屬柵格區段120與溝渠隔離柵格110g中的溝渠隔離柵格區段110對準。在如圖1A至圖1B中所繪示的像素感測器102中，金屬柵格區段120在金屬柵格區段120與溝渠隔離柵格區段110之間的界面109處與對應的溝渠隔離柵格區段110直接接觸。處於界面109處的金屬柵格區段120的底部的橫截面與處於界面109處的溝渠隔離柵格區段110的頂部的橫截面相同。在一些實施例中，溝渠隔離柵格110g是深溝渠隔離柵格。在一些實施例中，溝渠隔離柵格110g是介電柵格。在一些實施例中，溝渠隔離柵格110g可以是混合柵格（hybrid grid），所述混合柵格中的混合柵格區段包括介電材料及金屬材料二者。
由於金屬柵格120g在界面109處與溝渠隔離柵格110g直接接觸，所以，不存在將金屬柵格120g與溝渠隔離柵格110g間隔開的緩衝層。因此，BSI像素感測器102的光學效能可較高。舉例而言，與具有1000埃氧化物緩衝層的BSI像素感測器相比，光學效能可增加4勒克司（lux）或大於4勒克司。另外，如下文中所見，金屬柵格120g可藉由不含乾式蝕刻的製程來形成。因此，可降低對半導體基底104的損傷，並可降低白像素計數（white pixel counts）。
在如圖1A至圖1B中所繪示的像素感測器102中，高吸收結構112形成於基底104的背表面上。當光電二極體106由入射於基底104的背表面上的光照射時，高吸收結構112被形成以降低基底104的背表面的反射率。經由高吸收結構112的形成，更多的光被像素感測器102中的光電二極體106吸收。在一些實施例中，高吸收結構112沿半導體基底104的背表面具有鋸齒形剖面或一些其他週期性圖案。在一些實施例中，半導體基底104在高吸收結構112處具有奈米多孔矽及/或一些其他高吸收半導體材料。在一些實施例中，以高介電常數（高k）介電材料116對高吸收結構112進行裝襯。
在圖1A至圖1B中，金屬柵格區段120可使其內部區域127呈矩形、正方形或其他經設計形狀的形式向上敞開，以容納BSI像素感測器的額外組件。在像素感測器102中，彩色濾光片136置放於金屬柵格120g中的金屬柵格區段120的內部區域127中。覆蓋彩色濾光片136的微透鏡138亦置放於金屬柵格區段120的內部區域127中。
在如圖1A至圖1B中所繪示的實施例中，用於不同像素感測器102的彩色濾光片136至少藉由包括個別金屬柵格區段120的金屬柵格120g彼此間隔開。在其他實施例中，用於不同像素感測器102的彩色濾光片136可藉由複合柵格彼此間隔開。在一些實施例中，如圖1B所示，複合柵格可包括金屬柵格120g及覆蓋金屬柵格120g的低折射率（低n）柵格120n。低n柵格120n相對於彩色濾光片136具有「低」折射率，以促成全內反射，且因此防止輻射在像素感測器102之間通過。在一些實施例中，複合柵格可包括金屬柵格120g、低n柵格120n以及硬罩幕柵格（圖式中未繪示），金屬柵格120g、低n柵格120n以及硬罩幕柵格按此順序堆疊於半導體基底104上。當複合柵格中的金屬柵格120g與基底104中的溝渠隔離柵格110g對準時，間隔開不同彩色濾光片的複合柵格亦可被製成以對準基底104中的溝渠隔離柵格110g。
圖2為根據一些實施例的用於BSI影像感測器封裝體100的半導體結構的橫截面視圖。在圖2中，BSI影像感測器封裝體100包括在積體電路150的背側上配置成行及列的像素感測器102的陣列。在一些實施例中，像素感測器陣列包括圖1A中的像素感測器102或圖1B中的像素感測器102。在一些實施例中，像素感測器陣列可包括配置成數百或數千行以及數百或數千列的數百萬個像素感測器。
積體電路150包括半導體基底104、後段製程（BEOL）金屬化堆疊140以及位於半導體基底104與BEOL金屬化堆疊140之間的裝置區域105。裝置區域105沿半導體基底104的表面配置，且延伸至半導體基底104中。裝置區域105包括與像素感測器102對應的光電二極體106及用於光電二極體106的讀出的邏輯裝置，例如電晶體。光電二極體106在半導體基底104內配置成行及列，且經組態以積聚由入射於光電二極體106上的光子所誘發的電荷。另外，光電二極體106藉由半導體基底104中的溝渠隔離柵格110g彼此光學隔離，從而減少串擾（cross talk）。
積體電路150的BEOL金屬化堆疊140位於半導體基底104之下且包括堆疊於層間介電（interlayer dielectric；ILD）層146內的多個金屬化層（例如金屬化層142、金屬化層144）。BEOL金屬化堆疊140的一或多個接觸窗148自金屬化層144延伸至裝置區域105。另外，BEOL金屬化堆疊140的一或多個第一通孔145在金屬化層（例如金屬化層142、金屬化層144）之間延伸以互連金屬化層（例如金屬化層142、金屬化層144）。ILD層146可例如是低k介電質（即，具有低於約3.9的介電常數的介電質）或氧化物。金屬化層（例如金屬化層142、金屬化層144）、接觸窗148以及第一通孔145可例如是金屬，諸如銅或鋁。
在圖2中，載體基底160經由各種合適的接合技術中的任一者或組合接合至積體電路150。載體基底160的表面中的一個可具有襯墊或重分配層（redistribution layer；RDL）166。BEOL金屬化堆疊140的金屬化層（例如金屬化層142、金屬化層144）可經由延伸穿過載體基底160的一或多個基底穿孔（through substrate vias；TSVs）168連接至RDL 166。TSVs 168可例如是金屬通孔、矽通孔或一些其他合適的通孔。BEOL金屬化堆疊140的金屬化層（例如金屬化層142、金屬化層144）亦可經由延伸至載體基底160中的一或多個通孔連接至載體基底160中的額外特定應用積體電路（application-specific integrated circuit；ASIC）。
圖3為根據一些實施例的用於圖1A至圖1B中的BSI像素感測器的半導體結構的一部分的橫截面視圖。在圖3中，部分半導體結構180包括製造有光電二極體106的基底104。包括溝渠隔離柵格區段110的溝渠隔離柵格110g嵌入於基底104中。在圖3中，所示的每一個光電二極體106被溝渠隔離柵格區段110橫向包圍（在自上而下觀察時）。具有金屬柵格區段120的金屬柵格120g形成於溝渠隔離柵格110g上。在圖3中，金屬柵格區段120在金屬柵格區段120與溝渠隔離柵格區段110之間的界面109處與其對應的溝渠隔離柵格區段110對準，並與其對應的溝渠隔離柵格區段110直接接觸。處於界面109處的金屬柵格區段120的底部部分的橫截面與處於界面109處的溝渠隔離柵格區段110的頂部部分的橫截面相同。在圖3中，高吸收結構112形成於基底的背表面的至少一部分中。在一些實施例中，高k介電材料116層經形成以覆蓋高吸收結構112。
圖4示出根據一些實施例的在圖3的部分半導體結構180中的一些尺寸範圍。溝渠隔離柵格區段110可具有介於1微米至6微米的範圍內的高度「Hd」。金屬柵格區段120可具有介於600奈米至1000奈米的範圍內的高度「Hm」。溝渠隔離柵格區段110可具有介於50奈米至200奈米的範圍內的寬度「Wd」。金屬柵格區段120可具有介於50奈米至250奈米的範圍內的寬度「Wm」。溝渠隔離柵格區段110中的兩個可間隔開介於700奈米至2000奈米的範圍內的間距「S」。金屬柵格區段120的側壁及溝渠隔離柵格區段110的側壁各自可具有介於85度至95度的範圍內的傾斜角「α」。金屬柵格區段120頂部的邊緣及溝渠隔離柵格區段110底部的邊緣可偏移介於0奈米至50奈米的範圍內的量「b」。在圖4中，金屬柵格區段120與溝渠隔離柵格區段110之間的界面109可與基底104上的高k介電材料116的表面間隔開。界面109與高k介電材料116之間的距離「d」可介於-500Å至+500Å的範圍內。
圖5A至圖5F繪示為根據一些實施例的用於製造圖3的部分半導體結構180的方法中所使用的製程的中間裝置結構的橫截面視圖。如圖5A所示，提供嵌入有光電二極體（圖式中未繪示）的基底104。之後，將高吸收結構112形成於基底104的背表面中，並將高k介電材料116層沈積於所述高吸收結構112上。隨後，將第一介電層182沈積於高k介電材料116層上。之後，使用化學機械研磨（Chemical Mechanical Polishing；CMP）製程平坦化第一介電層182，並將氮化矽頂蓋層183沈積於第一介電層182上。在圖5A中，高吸收結構112上的高k介電材料116的實例包括氧化鋁（Al2 O3 ）、氧化鉿（HfO2 ）以及五氧化鉭（Ta2 O5 ）。第一介電層182可例如由氧化物（諸如二氧化矽（SiO2 ））形成。
接下來，如圖5B所示，將溝渠185形成於基底104的背側中。根據罩幕設計的圖案藉由光微影技術而形成於氮化矽頂蓋層183頂部上的光阻層中。隨後，蝕刻氮化矽頂蓋層183以形成罩幕圖案，之後藉由蝕刻製程以形成穿過第一介電層182並延伸至基底104中的溝渠185。在圖5B中，在自上而下觀察時（圖式中未繪示），溝渠185可形成橫向包圍光電二極體的溝渠區段。
接下來，如圖5C所示，以高k介電材料184對溝渠185（參看圖5B）的內表面進行裝襯。隨後，將介電材料186（例如氧化矽）填入溝渠185。塗佈於溝渠185的內表面上的高k介電材料184的實例包括氧化鋁（Al2 O3 ）、氧化鉿（HfO2 ）以及五氧化鉭（Ta2 O5 ）。
接下來，如圖5D所示，將如圖5C所示的溝渠185中的介電材料186（例如氧化矽）回蝕至處於第一介電層182的上表面之下的高度，以形成凹口187。溝渠185中剩餘的介電材料186形成溝渠隔離柵格區段110。在多個行及多個列中的溝渠隔離柵格區段110的組合可形成圖3中的溝渠隔離柵格110g。
接下來，如圖5E所示，以阻障層188（例如氮化鉭層）對圖5D中的凹口187進行裝襯，隨後沈積金屬材料189（例如鎢）以填滿凹口187。用於阻障層188的材料的可能選擇包括Ta、TaN、TiN、TiW或其組合。隨後，使用CMP製程平坦化以移除氮化矽頂蓋層183（參看圖5D）上的金屬材料189並移除氮化矽頂蓋層183，以形成平坦表面128。填滿凹口187的金屬材料（例如鎢）189形成金屬柵格區段120。在多個行及多個列中的金屬柵格區段120的組合可形成圖3中的金屬柵格120g。
接下來，如圖5F所示，回蝕第一介電層182以移除至少部分第一介電層182，以暴露金屬柵格區段120的一些內部區域127。在一些實施例中，利用無電漿氣態化學蝕刻製程（plasma-less chemical etching process）（諸如西塔斯（Certas）蝕刻製程）回蝕第一介電層182。在一些實施例中，可額外地或可替代地利用稀釋氫氟酸（Dilute Hydrofluoric Acid；DHF）浸漬製程回蝕第一介電層182。
如上文所見，藉由在溝渠185（參看圖5B）中形成金屬柵格區段120及溝渠隔離柵格區段110，以將溝渠185的圖案轉移至金屬柵格區段120及溝渠隔離柵格區段110二者。因此，金屬柵格區段120及溝渠隔離柵格區段110為自行對準的，且在金屬柵格區段120與溝渠隔離柵格區段110之間不存在疊對誤差。
此外，金屬柵格區段120可藉由使用沈積並隨後進行平坦化而不進行乾式蝕刻的情況下來形成。此情況可防止對基底104的晶體損傷，且因此減少基底104中的漏電流（例如暗電流）及白像素。此外，雖然在溝渠185的形成及/或介電材料186（參看圖5D）的回蝕期間不需要使用乾式蝕刻，但亦可使用。在溝渠185的形成及/或介電材料186的回蝕期間使用乾式蝕刻的情況中，氮化矽頂蓋層183可保護基底104免受損傷且可因此進一步減少基底104中的洩漏電流及白像素。
此外，由於減輕了對基底104的乾式蝕刻損傷，因此可在不插入緩衝層形成金屬柵格區段120及溝渠隔離柵格區段110的情況下來保護基底104。此情況增強了基底104中的像素感測器的光學效能（例如靈敏度、信號雜訊比等）。
圖6繪示為根據一些實施例的在用於製造圖3的部分半導體結構180的方法200中所使用的製程的流程圖。在嵌入有光電二極體的基底上製造部分半導體結構。在圖6中，在步驟210中，於基底的部分背表面中形成高吸收區域。隨後，在步驟215中，沈積高k介電材料層，且在步驟220中，沈積第一介電層。在一些實施例中，如圖5A所示，高吸收結構112形成於基底104的背表面中，高k介電材料116層沈積於高吸收結構112上，且第一介電層182沈積於高k介電材料116層上。
接下來，在步驟230中，形成溝渠。在步驟230中形成的溝渠穿過第一介電層並延伸至基底中。在一些實施例中，藉由根據覆蓋第一介電層的氮化矽層中的罩幕圖案蝕刻穿過第一介電層並蝕刻至基底中來形成溝渠。在一些實施例中，如圖5B所示，藉由蝕刻製程形成的溝渠185穿過第一介電層182並延伸至基底104中。
接下來，在步驟240中，將介電材料（諸如氧化矽）填入溝渠。在一些實施例中，如圖5C所示，在以高k介電材料184對溝渠185的內表面進行裝襯之後，將介電材料186填入溝渠185。
接下來，在步驟250中，回蝕溝渠中的介電材料至第一介電層的上表面之下的高度，以在溝渠中形成凹口。在一些實施例中，如圖5D所示，在如圖5C所示的介電材料186被回蝕之後，凹口187形成於溝渠185中。
接下來，在步驟260中，以阻障層包覆凹口的內表面之後，將金屬材料填入凹口。在一些實施例中，如圖5E所示，以阻障層188包覆凹口187的內表面之後，將金屬材料189填入凹口187；另外，藉由使用CMP製程移除過量材料來形成平坦表面128。
接下來，在步驟270中，移除第一介電層的一些部分。在一些實施例中，如圖5F所示，移除部分第一介電層182，以暴露金屬柵格區段120的一些內部區域127。
圖7A至圖7J繪示為根據一些實施例的當製造自對準金屬柵格的製程與額外步驟結合時用於繪示用於製造BSI影像感測器的一些實例步驟的中間裝置結構的橫截面視圖。用於製造自對準金屬柵格的製程可以是如圖6中的流程圖所繪示的製程或圖5A至圖5F中的中間裝置結構的橫截面視圖所展示的製程。
在圖7A中，提供嵌入有光電二極體（圖式中未繪示）的基底104。光電二極體經實施以自基底104的背側接收光。基底104的前側被金屬化堆疊140所覆蓋，金屬化堆疊140可包括堆疊於層間介電層內的多個金屬化層。基底104以及金屬化堆疊140接合至載體基底160。載體基底160可包括額外ASIC及相關聯的金屬化堆疊。金屬化堆疊140可經由金屬化堆疊140與載體基底160之間的界面處的各種金屬接觸窗175連接至載體基底160中的額外ASIC。
在圖7A中，BSI影像感測器封裝體100實施在接合結構中，所述接合結構包括基底104、金屬化堆疊140以及載體基底160。接合結構中的各種區域具有各種功能性結構。舉例而言，像素感測器陣列建構於像素區域170中。黑色位準校正（Black Level Calibration；BLC）電路建構於BLC區域172中。用於各種金屬接觸窗175的金屬接合個別結合一些非金屬接合（例如介電質對介電質接合）可在金屬化堆疊140與載體基底160之間的界面處形成有混合接合（Hybrid Bonding；HB）。此混合接合可見於HB區域174中。用於BSI影像感測器封裝體100的各種接觸墊可建構於PAD區域176中。切割道（Scribe Line；SL）可建構於SL區域178中。
在圖7A中，在用於製造自對準金屬柵格的製程中，將第一介電層182沈積以覆蓋基底104。在使用CMP製程平面化第一介電層182之後，將氮化矽頂蓋層183沈積於第一介電層182上。在一些實施例中，可將高k介電材料116層沈積於第一介電層182與基底104之間。在一些實施例中，高吸收結構112形成於基底104的背表面中，使高k介電材料116層沈積於高吸收結構112上，並使第一介電層182沈積於高k介電材料116層上。
在圖7B中，將溝渠185形成於基底104的背側中。橫向包圍光電二極體的溝渠區段可藉由溝渠185的一些組合來形成。溝渠185穿過第一介電層182並延伸至基底104中。在圖7C中，以高k介電材料（未繪示）對溝渠185（參看圖7B）的內表面進行裝襯。隨後，將介電材料186（諸如氧化物材料）填入溝渠185中。
在圖7D中，將溝渠185中的介電材料186回蝕至處於第一介電層的上表面之下的高度，以形成凹口187。溝渠185中剩餘的介電材料186形成溝渠隔離柵格區段110。
在圖7E中，以阻障層（圖式中未繪示）對圖7D中的凹口187進行裝襯，隨後沈積金屬材料189以填滿凹口187。隨後，使用CMP製程進行平坦化並移除過量材料，以形成平坦表面128。填滿凹口187的金屬材料189形成金屬柵格區段120。
在以如圖7A至圖7E所示的製程製造溝渠隔離柵格及金屬柵格之後，BSI影像感測器封裝體100中的各種其他結構可以額外的相容製程來製造。此類相容製程的實例如圖7F至圖7J所示。
在圖7F中，在製造如圖7E所示的裝置結構之後，製造接觸墊190。在圖7F中詳細地繪示接觸墊190中的一個。圖7F中的接觸墊190可包括頂部金屬接觸件195，其以導電方式連接至金屬化堆疊140中的一或多個金屬化層。在圖7F中的裝置結構的頂表面完成CMP平坦化並移除過量材料之後，頂部金屬接觸件195被隔熱材料（例如氧化物）191所覆蓋。
在圖7G中，在製造如圖7F所示的裝置結構之後，在裝置結構的頂表面上製造背側金屬柵格連接件198。隨後，如圖7H所示，在光微影製程之後，在BLC區域172、HB區域174、PAD區域176以及SL區域178全部被光阻192覆蓋時，移除像素區域170中的光阻。接下來，在像素區域170中，回蝕第一介電層182以移除部分第一介電層182，並暴露金屬柵格區段120的一些內部區域127。在像素區域170中，可利用稀釋氫氟酸（DHF）浸漬製程或利用無電漿氣態化學蝕刻製程回蝕第一介電層182。
在製造如圖7H所示的裝置結構之後，沈積鈍化層199。在如圖7I所示的實施例中，鈍化層199覆蓋像素區域170、BLC區域172以及HB區域174中的裝置結構的頂表面。隨後，將光阻罩幕圖案194形成於光阻層193中，隨後藉由蝕刻製程以蝕刻穿過隔熱材料（例如氧化物）191中的所選擇的部分，以形成暴露接觸墊190的頂部金屬接觸件195的表面的接觸開口196。
在剝除圖7I中的光阻層193之後，得到了如圖7J所示的BSI影像感測器封裝體100。BSI影像感測器封裝體100具有像素區域170，具有配置成行及列的像素感測器102陣列。像素感測器中的光電二極體與溝渠隔離柵格110g彼此光學隔離。金屬柵格120g形成於溝渠隔離柵格110g上。溝渠隔離柵格110g包括配置成行及列的溝渠隔離柵格區段110，而金屬柵格120g包括配置成行及列的金屬柵格區段120。考慮到所選擇的像素感測器102，此所選擇的像素感測器102中的金屬柵格區段120與其對應溝渠隔離柵格區段110對準且直接接觸。
在如圖7J所示的裝置結構中，彩色濾光片及微透鏡可位於金屬柵格區段120的內部區域127內。另外，圖7J的BSI影像感測器封裝體100可藉由將此等組件連接至接觸墊（例如藉由經由接觸開口196連接至接觸墊191中的頂部金屬接觸件195）而電連接至其他電組件。
在一些實施例中，本申請案提供一種方法，包括：將第一介電層沈積於基底的背表面上，所述基底中具有多個光電二極體形成於其中；形成溝渠柵格，其中溝渠穿過第一介電層並延伸至基底中；將介電材料填入溝渠中，以產生溝渠隔離柵格；將溝渠中的介電材料回蝕至第一介電層的上表面之下的高度，以形成覆蓋溝渠隔離柵格的凹口；以及將金屬材料填入凹口，以產生與溝渠隔離柵格對準的金屬柵格。在一些實施例中，所述方法更包括：移除至少部分第一介電層，以暴露金屬柵格中的金屬柵格區段的至少部分內部區域。在一些實施例中，所述方法更包括：移除至少部分第一介電層及至少部分基底，以暴露金屬柵格中的金屬柵格區段的至少部分內部區域，直至金屬柵格的底部與基底的表面垂直地間隔開一預定距離為止。在一些實施例中，形成溝渠柵格包括：將氮化矽層沈積於第一介電層上；在氮化矽層中形成罩幕圖案；以及根據氮化矽層中的罩幕圖案來蝕刻穿過第一介電層並蝕刻至基底中。在一些實施例中，所述方法更包括：在基底的部分背表面中形成高吸收結構，其中第一介電層沈積於基底的部分背表面中的高吸收結構上。在一些實施例中，所述方法更包括：移除至少部分第一介電層，直至暴露高吸收結構的表面為止。在一些實施例中，第一介電層包括氧化物層。在一些實施例中，金屬材料包括鎢。在一些實施例中，所述方法更包括：將高k介電材料層沈積於基底的背表面上，其中第一介電層沈積於高介電材料層上。在一些實施例中，所述方法更包括：在將金屬材料填入凹口之前，以阻障層對凹口的內表面進行裝襯。
在一些實施例中，本申請案提供一種裝置，包括：基底具有多個光電二極體形成於其中；溝渠隔離柵格具有嵌入於基底中的溝渠隔離柵格區段，其中溝渠隔離柵格區段橫向包圍光電二極體；以及金屬柵格具有形成於溝渠隔離柵格上的金屬柵格區段，其中金屬柵格區段在金屬柵格區段與溝渠隔離柵格區段之間的界面處與溝渠隔離柵格區段對準並直接接觸，且其中處於所述界面處的金屬柵格區段的橫截面與處於所述界面處的溝渠隔離柵格區段的橫截面相同。在一些實施例中，所述裝置更包括：高吸收結構，處於基底的背側表面的至少一部分中；以及介電層，覆蓋基底的背側表面。在一些實施例中，金屬柵格區段與溝渠隔離柵格區段之間的界面與基底的表面垂直地間隔開預定距離。在一些實施例中，溝渠隔離柵格包括深溝渠隔離柵格，所述深溝渠隔離柵格包括深溝渠隔離柵格區段。在一些實施例中，溝渠隔離柵格包括介電柵格，所述介電柵格包括介電柵格區段。
在一些實施例中，本申請案提供另一裝置，包括：基底，包括光偵測器；DTI結構，延伸至基底的背側中且包括第一DTI區段及第二DTI區段，其中光偵測器處於所述第一DTI區段與所述第二DTI區段之間且毗鄰所述第一DTI區段；以及導電結構，包括第一導電區段及第二導電區段，其中所述第一導電區段及所述第二導電區段分別覆蓋基底的背側上的第一DTI區段及第二DTI區段並直接接觸第一DTI區段及第二DTI區段；其中第一DTI區段具有與基底直接接觸的第一DTI側壁，且第一導電區段具有與第一DTI側壁對齊的第一導電側壁。在一些實施例中，基底的背側在光偵測器處具有鋸齒形剖面，且被高k介電層裝襯，其中所述高k介電層具有均共形於所述鋸齒形剖面的頂表面及底表面，且其中所述高k介電層具有與第一導電側壁直接接觸的高k介電側壁。在一些實施例中，高k介電側壁與第一DTI側壁直接接觸。在一些實施例中，第一DTI區段具有在作為第一DTI側壁的第一DTI區段的相對側上的第二DTI側壁，其中第一導電區段具有在作為第一導電側壁的第一導電區段的相對側上的第二導電側壁，且其中所述第二DTI側壁及所述第二導電側壁彼此對齊且邊對邊地配置。在一些實施例中，基底更包括與光偵測器相鄰的第二光偵測器，其中第二DTI區段處於光偵測器與所述第二光偵測器之間，且其中第二DTI區段及第二導電區段在第二DTI區段與第二導電區段直接接觸的界面處具有共同寬度。
前文概述若干實施例的特徵，從而使得本領域的技術人員可更佳地理解本發明的態樣。本領域的技術人員應理解，其可易於使用本發明作為設計或修改用於進行本文中所引入的實施例的相同目的及/或達成相同優點的其他製程及結構的基礎。本領域的技術人員亦應認識到，此類等效構造並不脫離本發明的精神及範疇，且本領域的技術人員可在不脫離本發明的精神及範疇的情況下在本文中作出各種改變、替代以及更改。
100:BSI影像感測器封裝體 102:像素感測器 104:半導體基底 105:裝置區域 106:光電二極體 109:界面 110:溝渠隔離柵格區段 110g:溝渠隔離柵格 112:高吸收結構 116、184:高k介電材料 120:金屬柵格區段 120g:金屬柵格 120n:低n柵格 127:內部區域 128:平坦表面 136:彩色濾光片 138:微透鏡 140:後段製程金屬化堆疊 142、144:金屬化層 145:第一通孔 146:層間介電層 148:接觸窗 150:積體電路 160:載體基底 166: RDL 168:基底穿孔 170:像素區域 172:BLC區域 174:HB區域 175:金屬接觸窗 176:PAD區域 178:SL區域 180:部分半導體結構 182:第一介電層 183:氮化矽頂蓋層 185:溝渠 186:介電材料 187:凹口 188:阻障層 189:金屬材料 190:接觸墊 191:隔熱材料 192、193:光阻 194:光阻罩幕圖案 195:頂部金屬接觸件 196:接觸開口 198:背側金屬柵格連接 199:鈍化層 200:方法 210、215、220、230、240、250、260、270:步驟 α:傾斜角 b:量 d:距離 Hd、Hm:高度 Wd、Wm:寬度 S:間距
結合隨附圖式閱讀以下詳細描述時會最佳地理解本揭露的態樣。應注意，根據業界中的標準慣例，各種特徵並未按比例繪製。事實上，可出於論述清楚起見而任意地增加或縮減各種特徵的尺寸。 圖1A至圖1B為根據一些實施例的用於BSI像素感測器的半導體結構的橫截面視圖。 圖2為根據一些實施例的用於BSI影像感測器封裝體（BSI image sensor package）的半導體結構的橫截面視圖。 圖3為根據一些實施例的用於圖1A至圖1B中的BSI像素感測器的半導體結構的一部分的橫截面視圖。 圖4示出根據一些實施例的在圖3的部分半導體結構中的一些尺寸範圍。 圖5A至圖5F繪示為根據一些實施例的用於製造圖3的部分半導體結構的方法中所使用的製程的中間裝置結構的橫截面視圖。 圖6繪示為根據一些實施例的在用於製造圖3的部分半導體結構的方法中所使用的製程的流程圖。 圖7A至圖7J繪示為根據一些實施例的當製造自對準金屬柵格的製程與額外步驟結合時用於製造BSI影像感測器的一些實例步驟的中間裝置結構的橫截面視圖。
200:方法
210、215、220、230、240、250、260、270:步驟

Claims (20)

  1. 一種方法，包括： 於基底的背表面上沈積第一介電層，所述基底具有多個光電二極體形成於其中； 形成溝渠柵格，其中溝渠穿過所述第一介電層並延伸至所述基底中； 將介電材料填入所述溝渠中，以產生溝渠隔離柵格； 將所述溝渠中的所述介電材料回蝕至所述第一介電層的上表面之下的高度，以形成覆蓋所述溝渠隔離柵格的凹口；以及 將金屬材料填入所述凹口，以產生與所述溝渠隔離柵格對準的金屬柵格。
  2. 如申請專利範圍第1項所述的方法，更包括： 移除至少部分所述第一介電層，以暴露所述金屬柵格中的金屬柵格區段的至少部分內部區域。
  3. 如申請專利範圍第1項所述的方法，更包括： 移除至少部分所述第一介電層及至少部分所述基底，以暴露所述金屬柵格中的金屬柵格區段的至少部分內部區域，直至所述金屬柵格的底部與所述基底的表面垂直地間隔開一預定距離為止。
  4. 如申請專利範圍第1項所述的方法，其中形成所述溝渠柵格包括： 於所述第一介電層上沈積氮化矽層； 在所述氮化矽層中形成罩幕圖案；以及 根據所述氮化矽層中的所述罩幕圖案來蝕刻穿過所述第一介電層並蝕刻至所述基底中。
  5. 如申請專利範圍第1項所述的方法，更包括： 在所述基底的部分所述背表面中形成高吸收結構，其中所述第一介電層沈積於所述基底的所述部分所述背表面中的所述高吸收結構上。
  6. 如申請專利範圍第5項所述的方法，更包括： 移除至少部分所述第一介電層，直至暴露所述高吸收結構的表面為止。
  7. 如申請專利範圍第1項所述的方法，其中所述第一介電層包括氧化物層。
  8. 如申請專利範圍第1項所述的方法，其中所述金屬材料包括鎢。
  9. 如申請專利範圍第1項所述的方法，更包括： 於所述基底的所述背表面上沈積高介電常數介電材料層，其中所述第一介電層沈積於所述高介電常數介電材料層上。
  10. 如申請專利範圍第1項所述的方法，更包括： 在將所述金屬材料填入所述凹口之前，以阻障層裝襯在所述凹口的內表面。
  11. 一種裝置，包括： 基底，具有多個光電二極體形成於其中； 溝渠隔離柵格，具有嵌入於所述基底中的多個溝渠隔離柵格區段，其中所述溝渠隔離柵格區段橫向包圍所述光電二極體；以及 金屬柵格，具有形成於所述溝渠隔離柵格上的多個金屬柵格區段，其中所述金屬柵格區段在所述金屬柵格區段與所述溝渠隔離柵格區段之間的界面處與所述溝渠隔離柵格區段對準並與所述溝渠隔離柵格區段直接接觸，且其中處於所述界面處的所述金屬柵格區段的橫截面與處於所述界面處的所述溝渠隔離柵格區段的橫截面相同。
  12. 如申請專利範圍第11項所述的裝置，更包括： 高吸收結構，處於所述基底的背側表面的至少一部分中；以及 介電層，覆蓋所述基底的所述背側表面。
  13. 如申請專利範圍第11項所述的裝置，其中所述金屬柵格區段與所述溝渠隔離柵格區段之間的所述界面與所述基底的表面垂直地間隔開一預定距離。
  14. 如申請專利範圍第11項所述的裝置，其中所述溝渠隔離柵格包括深溝渠隔離柵格，所述深溝渠隔離柵格包括多個深溝渠隔離柵格區段。
  15. 如申請專利範圍第11項所述的裝置，其中所述溝渠隔離柵格包括介電柵格，所述介電柵格包括多個介電柵格區段。
  16. 一種裝置，包括： 基底，包括光偵測器； 深溝渠隔離（DTI）結構，延伸至所述基底的背側中且包括第一DTI區段及第二DTI區段，其中所述光偵測器處於所述第一DTI區段與所述第二DTI區段之間且毗鄰所述第一DTI區段；以及 導電結構，包括第一導電區段及第二導電區段，其中所述第一導電區段及所述第二導電區段分別覆蓋並直接接觸所述基底的所述背側上的所述第一DTI區段及所述第二DTI區段； 其中所述第一DTI區段具有與所述基底直接接觸的第一DTI側壁，而所述第一導電區段具有與所述第一DTI側壁對齊的第一導電側壁。
  17. 如申請專利範圍第16項所述的裝置，其中所述基底的所述背側在所述光偵測器處具有鋸齒形剖面，且被高介電常數（高k）介電層裝襯，其中所述高k介電層具有均共形於所述鋸齒形剖面的頂表面及底表面，且其中所述高k介電層具有與所述第一導電側壁直接接觸的高k介電側壁。
  18. 如申請專利範圍第17項所述的裝置，其中所述高k介電側壁與所述第一DTI側壁直接接觸。
  19. 如申請專利範圍第16項所述的裝置，其中所述第一DTI區段具有在作為所述第一DTI側壁的所述第一DTI區段的相對側上的第二DTI側壁，其中所述第一導電區段具有在作為所述第一導電側壁的所述第一導電區段的相對側上的第二導電側壁，且其中所述第二DTI側壁及所述第二導電側壁彼此對齊且邊對邊地配置。
  20. 如申請專利範圍第16項所述的裝置，其中所述基底更包括與所述光偵測器相鄰的第二光偵測器，其中所述第二DTI區段位於所述光偵測器與所述第二光偵測器之間，且其中所述第二DTI區段及所述第二導電區段在所述第二DTI區段與所述第二導電區段直接接觸的界面處具有共同寬度。
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